JPH0552686B1 - - Google Patents

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JPH0552686B1
JPH0552686B1 JP58500147A JP50014782A JPH0552686B1 JP H0552686 B1 JPH0552686 B1 JP H0552686B1 JP 58500147 A JP58500147 A JP 58500147A JP 50014782 A JP50014782 A JP 50014782A JP H0552686 B1 JPH0552686 B1 JP H0552686B1
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JP
Japan
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multiplexer
output
fixed
programmable
signal
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JP58500147A
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Thomas Ralph Woodward
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Unisys Corp
Original Assignee
Unisys Corp
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Description

発明の背景 この発明は、プログラム可能なマルチプレクサ
と称される特定のタイプのデジタル論理回路の構
成に関するものである。 一般には、すべてのデジタル論理回路は、実用
的に、それらが行なう特定の機能に従つて、半導
体チツプの上にパツケージされている。たとえ
ば、“The TTL Data Book for Design
Engineers，2nd Edition，Texas Ｉ
nstruments，Section １ page ９”を参照する
と、そこにはいくつかの論理回路チツプがその機
能に応じてリストされており、そして特に“デー
タセレクタマルチプレクサ”チツプはこの発明の
主題に直接関係しているので注目しなければなら
ない。 そこにリストされている各々のデータセレクタ
マルチプレクサチツプは、複数のデータ入力と、
複数の制御入力と、１つの出力とを有する回路と
して定義される１つあるいはそれ以上の固定マル
チプレクサ回路を含む。動作において、制御信号
は制御入力に与えられ、そしてそれに応答して固
定マルチプレクサ回路は、データ入力の１つから
出力へ選択的に信号を通過させる。言い換える
と、固定された所定の形式の制御信号に応答し
て、データ入力は出力へ多重化される。 典型的には、いくつかの固定マルチプレクサ回
路は単一チツプ上において組立てられる。たとえ
ば、先程引用した資料の第７部、369頁における
“Texas Instruments”のチツプ54LS253および
74LS253に注目されたい。これらのチツプは２つ
の回路を含み、回路の各々は４つのデータ入力と
１つの出力とを有し、そしてこれらの回路の双方
におけるデータ入力は双方の回路に共通な制御信
号によつて選択される。 しかしながら、これらの54LS253および
74LS253のチツプおよびいくつかの固定マルチプ
レクサ回路を含むその他の類似した先行技術によ
るチツプに対する１つの重要な制限は、それらが
あまりにも融通性に欠けるということである。さ
らに詳細に説明すると、制御信号に応答していく
つかの固定マルチプレクサ回路が選択するデータ
入力は、どのような望ましい組合わせにおいても
選ばれない。その代りに、制御信号に応答して出
力へ通過したデータ入力は固定される。典型的に
“２進の１”としてコード化された制御信号に応
答して、固定マルチプレクサ回路のすべてはそれ
らの第１のデータ入力を選択し、“２進の２”と
してコード化された制御信号に応答して、固定マ
ルチプレクサ回路のすべてのそれらの第２のデー
タ入力を選択するなどである。 この問題を克服するために、Monollthic
Memoriesという会社によつて、“プログラム可
能なマルチプレクサ”チツプが最近市場に導入さ
れた。このプログラム可能なマルチプレクサチツ
プは29693という部品番号を有しており、そのブ
ロツク図は第１図に描かれている。 図において示されているように、このプログラ
ム可能なマルチプレクサは４つの固定マルチプレ
クサ回路１１ないし１４および同数の可溶性リン
クアレイ１５ないし１８を含んでいる。動作にお
いて、入力信号i0〜i9はチツプ上においててバツ
フア２０によつて受信される。そしてそれらの出
力は可溶性リンクアレイに送信される。可溶性リ
ンクアレイ１５〜１８からの出力は、その後各々
固定マルチプレクサ回路１１〜１４へ送信され
る。 回路１１〜１４は制御信号S0〜S2の共通の組に
応答して、固定された所定の形式でそれらの入力
を出力に送る。しかしこの29693チツプは、どの
ような望ましい組合わせにおいてもヒユーズアレ
イが入力信号i0〜i8を固定マルチプレクサ回路１
１〜１４に通過可能にさせるので、前述の
“Texas Instruments”の54LS253および
74LS253のチツプよりもはるかに融通性をもつて
いる。 たとえば、001を表わすS0，S1，S2信号に応答
して、入力i7，i2，i8およびi0を各々固定マルチプ
レクサ回路１１，１２，１３および１４を介して
通過させることがが望まれていると仮定する。
001のコードが固定マルチプレクサ回路１１，１
２，１３および１４の各々における第１の入力を
選択するとすれば、入力i7が固定マルチプレクサ
回路１１の第１の入力に送信され、入力i2が固定
マルチプレクサ回路１２に送られるというよう
に、アレイ１５，１６，１７および１８における
適当なヒユーズを単に飛ばすことによつて上述の
結果は達成される。 しかしながら、第１図に示すプログラム可能な
マルチプレクサチツプの前述の望ましい特徴にも
かかわらず、そのチツプはまたいくつかの非常に
重要な欠点をも有している。そしてこの発明の特
徴および長所とともに、これらの欠点は第２図な
いし第５図に関連した以下の詳細な説明において
詳しく描かれている。 それゆえに、この発明の主な目的は第２図ない
し第５図に描かれているように、改良されたプロ
グラム可能なマルチプレクサチツプを提供するこ
とである。 発明の簡単な概要 この目的は、この発明において半導体チツプ上
に複数の固定マルチプレクサ回路および同数のプ
ログラム可能なメモリを提供することによつて達
成される。固定マルチプレクサ回路の各々は、制
御入力上におけるコード化された信号に応答し
て、固定された所定の形式でデータ入力の１つか
ら出力へ信号を通過させるために、複数のデータ
入力と、複数の制御入力と、１つの出力とを含ん
でおり、メモリの各々は、メモリアドレスのプロ
グラム可能な変換によつて信号を発生するため
に、アドレス入力および並列の出力を含む。 すべての固定マルチプレクサ回路は、それらが
同一のデータ入力信号を受信するようにそれらの
データ入力を相互結合させ、すべてのメモリは、
それらが同一のアドレスを受信するようにそれら
のアドレス入力を相互結合させ、メモリもまたそ
れらの出力を各々、複数の固定マルチプレクサ回
路の制御入力に結合させる。このように、複数の
固定マルチプレクサに対するコード化された制御
信号は、メモリアドレスの各々のプログラム可能
な変換によつて形成され、データ入力のどの組合
わせも固定マルチプレクサ回路出力に送られるよ
うに順に可能化される。
【図面の簡単な説明】
この発明の様々な特徴および長所は以下の詳細
な説明および付随した図面を参照することによつ
て最もよく理解されるであろう。 第１図は先行技術によつて設計されたプログラ
ム可能なマルチプレクサチツプの比較のためのロ
ジツクダイヤグラムである。 第２図はこの発明の１つの好ましい実施例によ
つて設計されたプログラム可能なマルチプレクサ
のロジツクダイヤグラムである。 第３図は第１図および第２図のプログラム可能
なマルチプレクサを実現するために必要とされる
ヒユーズの数を比較する図である。 第４図は第２図のプログラム可能なマルチプレ
クサチツプのデータ入力の拡張能力を示すロジツ
クダイヤグラムである。 第５図は第４図のロジツクダイヤグラムの動作
を示すチヤートである。
【発明の詳細な説明】
第２図を参照すると、この発明によつて構成さ
れたプログラム可能なマルチプレクサチツプの１
つの好ましい実施例が示されている。この実施例
は複数の同一の固定マルチプレクサを含んでお
り、その１つは第２図において参照番号30によつ
て示されている。すべて固定マルチプレクサ回路
は３２のデータ入力と、５つの制御入力と、１つ
の出力とを有しており、それらは同一のデータ入
力信号i0〜i31を受信するようにそれらのデータ入
力を互いに結合させている。 固定マルチプレクサ回路３０の各々は、それに
関連した別のプログラム可能なリードオンリメモ
リ３１を有している。メモリ３１は３２のワード
を含み、それらの各々は７ビツトの長さである。
これらのワードは、メモリのアドレス入力に与え
られた信号A0〜A4を介してメモリから読出され
る。すべてのメモリはそれらのアドレス入力を、
同一のアドレス信号A0〜A4を並列に受信できる
ように互いに結合させる。 別の論理回路は固定マルチプレクサ回路３０の
各々およびそのメモリ３１に関連し、それらの１
つは参照番号32によつて示されている。これらの
論理回路の各々は１組のANDゲート３２ａおよ
び３２ｂ、１つの排他的ORゲート３２ｃ、１つ
のORゲート３２ｄおよび１つの出力ドライバ３
２ｅを含んでいる。これらの構成要素は第２図に
示すように各々の固定マルチプレクサ回路および
メモリに相互結合されている。 動作において、アドレスA0〜A4はすべてのメ
モリ３０に並列に送信される。これらのメモリの
各々は、アドレスされたワードによつて決定され
た出力信号D0〜D6を発生することによつて応答
する。言い換えると、信号D0〜D6はアドレスの
プログラム可能な変換である。信号D0〜D4はそ
れからその出力を制御するために固定マルチプレ
クサ回路３０に送信されるが、信号4〜D6は回路
の出力を制御するために論理回路３２に送信され
る。 特定的な例として、特定のアドレスに応答して
固定マルチプレクサ回路３０がデータ入力i2をそ
の出力へ通過させると仮定する。これは、出力信
号D0〜D4が入力i2を選択するようにメモリ３１に
おけるアドレスされたワードをプログラムするこ
とによつて達成される。しかしながら、同一のメ
モリアドレスに対して、他のメモリにおけるワー
ドは異なつてコード化されることができ、このよ
うにデータ入力のどの組も特定のメモリアドレス
に応答して固定マルチプレクサ回路を介し送信さ
れることができる。 上述のプログラム可能なマルチプレクサチツプ
の１つの重要な特徴は、プログラム可能なマルチ
プレクサチツプはプログラム可能なマルチプレク
サ機能を提供するだけでなく、先行技術に必要と
されるよりも実質的に少ない回路でプログラム可
能なマルチプレクサ機能を行なうということであ
る。特に、第２図のチツプが必要とするヒユーズ
の数は実質的に減少する。 このことは、第１図および第２図に示した回路
を介して32のデータ入力および16の出力を有する
プログラム可能なマルチプレクサチツプを実現す
るのに必要とされるヒユーズの数を比較する第３
図を調べることによつて明白となる。第１図の先
行技術によるチツプに対する計算は第１行におい
てなされてるが、第２図によるチツプに対する計
算は第２行においてなされている。 第３図の１番左の欄に示されるように、双方の
実施例は32のデータ入力をもつており、その隣り
の欄において示されているようにこの計算の目的
のため、出力に対して32のマルチプレクサ機能が
存在するものと想定する。言い換えると、この比
較の目的のため、各々の固定マルチプレクサ回路
に入る５つの制御信号が存在すると想定する。こ
れらの制御信号は各々の固定マルチプレクサ回路
を指令して、32の異なつた選択を行なう32の組合
わせを有している。 それゆえに、その次の欄において示されている
ように、第１図の実施例における各々のヒユーズ
アレイは32×32のヒユーズを含む。しかしなが
ら、比較すると第２図の実施例におけるメモリ３
１のように各々のプログラム可能なメモリは32×
５のヒユーズを含むだけである。それは各々が５
ビツトから成る32ワードを提供し、そしてこれら
の５ビツトワードの各々は固定マルチプレクサ回
路を介して１つのデータ入力を通過させるであろ
う。 再度この比較のために、このチツプは16の出力
を有していると仮定する。それゆえに、第１図の
実施例におけるチツプ１つあたりのヒユーズの合
計数は32×32×16すなわち16384となり、それに
対して、第２図の実施例におけるヒユーズの合計
数は32×５×16すなわち2560となるであろう。し
たがつて、この発明によつて14124個のヒユーズ
を減らすことができる。 また、この発明のもう１つの重要な特徴は、メ
モリ３１と組合わされたた論理回路３２は先行技
術において簡単には得ることができないいくつか
の追加機能を提供するということである。これら
の機能の１つはデータ入力i0〜i81の反転信号が選
択的に論理回路出力３２ｆに転送されるというこ
とである。これらの機能のもう１つはマルチプレ
クサのデータ入力の状態にかかわらず、デジタル
“１”あるいはデジタル“０”が選択的に出力３
２ｆへ送信され得るということである。そしてさ
らにもう１つのこれらの機能は、特定のチツプの
出力に多重化されたデータ入力の数が拡張され得
るということである。 さてこれらの機能がいかに得られるかについて
詳細に考察する。第１に、特定のデータ入力の反
転信号を出力３２ｆに通過させるために、メモリ
３１はデジタル“11”として信号D5およびD6を
発生するようにプログラムされている。信号D5
に対する１つの“１”はANDゲート３２ａを介
して固定マルチプレクサ３０の出力を通過させ、
信号D5に対する１つの“１”は排他的ORゲート
３２ｃにANDゲート３２ａの出力を反転させる。
この反転された信号はそれから出力３２ｆへ送ら
れる。 比較すると、“10”としてプログラムされてい
るメモリ３１からの信号D5およびD6に応答して、
選択されたデータ入力は直線出力３２ｆへ送信さ
れるということに注目されたい。信号D5に対す
る１つの“１”はANDゲート３２ａを介してマ
ルチプレクサ３０の出力を通過させ、そして信号
D6に対する１つの“０”の値は排他的ORゲート
３２ｃを介し出力３２ｆへANDゲート３２ａの
出力を直線通過させる。 次に、データ入力i0〜i91の状態にかかわらず出
力３２ｆ上に１つの“０”を発生させるために、
メモリ３１からの信号D5およびD6は１つの“00”
としてプログラムされる。“０”である信号D5は
ANDゲート３２ａの出力を“０”に強制し、そ
して“０”である信号D6は排他的ORゲート３２
ｃを介してANDゲート３２ａの出力“０”を直
線通過させる。 次に、出力３２ｆ上に１つの“１”を発生させ
るために、メモリ３１からの信号D5およびD6は
“01”としてプログラムされる。ゲート３２ａは
“０”である信号D5に応答してその出力上に
“０”を発生させ、そして排他的ORゲート３２
ｃは“１”であるその入力の１つに応答してその
出力上に“１”を発生させる。 信号D0〜D4に加えて信号D5およびD6を発生さ
せるためにメモリ３１において１ワードあたり２
つの追加のヒユーズが必要となる。このように、
第３図の第３行に示されたように、出力あたりの
ヒユーズの合計数は32×７であり、そしてチツプ
あたりのヒユーズの合計数は3584である。しかし
これはまだ、第１図の先行技術の回路に必要とさ
れるヒユーズの合計数よりも12800も少ないもの
である。 次に、特定のチツプの出力に対し多重化された
データ入力の数がどのようにして増加させられる
かを理解するために、第４図が参照される。この
図において、この発明に従つて構成された２つの
同一のプログラム可能なマルチプレクサチツプは
“チツプ１”および“チツプ２”として表示され
ている。これらのチツプの各々は16回繰り返され
る第２図の回路のすべてを含んでいる。ボツクス
４１，４２，４３および４４はその回路の各々の
コピーを表わしている。 データ入力信号i0〜i31は、それらが各々の出力
O1およびO2に多重化され、それぞれが出力３２
Ｆに対応するチツプ１上の回路４１および４２に
送られる。同様に、データ入力信号i82〜i68は、
それらが各々の出力O1およびO2に多重化される
チツプ２上の回路４３および４４へ送られる。チ
ツプ１および２からの出力O1およびO2はそれか
ら導体５１および５２によつて相互結合される。 この回路によつて、データ入力信号i0〜i68のど
れもが望ましい結合で導体５１および５２上にゲ
ートされ得る。たとえば、信号i0およびi68を導体
５１および５２上にそれぞれゲートすることが望
まれていると仮定する。これを実現するために、
メモリアドレスA0〜A4は第５図のチヤートの第
１行に示すようにプログラム可能に変換される。 その行は回路４２および４３におけるメモリ３
１が出力信号D4およびD5を“10”として発生す
るようにプログラムされていることを示してい
る。このことはANDゲート３２ｂにその出力上
に“１”を発生させ、その“１”はORゲート３
２ｄを介してドライバ３２ｆに送られ、ドライバ
３２ｅは機能化されるためにゲート３２ｄから
“０”を受信しなければならない。それゆえに、
ドライバ３２ｄは不能化され、出力３２ｆへ３状
態の高インピーダンスを結合する。 論理回路４２および４３は導体５１および５２
上に信号を発生しないので、これらの導体上の信
号は回路４１および４４によつて単独に決定され
る。それゆえに、信号i0は、入力i0を選択するた
めに回路４１において信号D0〜D4をプログラム
することによつて、および信号D5およびD5を
“10”にプログラムすることによつて導体５１に
通過させられる。同様に、信号i68は、入力i68を
選択するために信号D1〜D4を発生させることに
より、および“10”に対する信号D5およびD6を
発生させることにより導体５２に通過させる。 データ入力のこの拡張能力は第１図の先行技術
のチツプからは簡単には得ることができない。す
べてチツプの出力O1〜O4は１つの共通信号に
応答して使用可能にされるかあるいは不能化され
る。このように、これらのチツプの２つからの出
力O1〜O4がワイヤードOR処理されたとき、入力
信号をこれらのチツプの１つから出力O1に通過
させ、そして同時に入力信号を他のチツプから出
力O2へ通過させることは不可能である。 データ入力信号i0〜i68とそれらの反転信号と内
部発生した“０”および“１”信号の組合わせが
導体５１および５２へどのように通過させられる
かに関する他の例は、第５図の残りの行において
示されている。たとえば第２行は、入力i68およ
びi0が各々どのようにして導体５１および５２へ
通過させられるかを示し、第３行はi0の反転信号
および“０”がどのようにして各々導体５１およ
び５２上に発生させられるかを示し、そして第４
行は“１”および信号i0の反転信号が各々どのよ
ううにして導体５１および５２上に発生させられ
るかを示している。それぞれの場合において、チ
ツプ１および２からの出力O1およびO2は、信号
D4，D5およびD6の丸で囲まれた“10φ”という
値によつて示されるように選択的に不能化され
る。ここで“φ”は考慮しないでもよいというこ
とを意味している。 この発明の様々な好ましい実施例および特徴と
長所は詳細に説明された。しかしながら、この発
明の本質および精神から離れることなく、さらに
多くの変化および変更がこれらの詳細に対して行
なうことが可能である。たとえば、プログラム可
能なメモリ３１は広範囲な技術によつて構成され
てもよい。たとえば、メモリ３１におけるヒユー
ズはポリシリコンからなり、そしてメモリアドレ
スデコーダおよび出力ドライバは、Intel 3628A
1K×８”のバイポーラプログラマブルメモリチ
ツプのようなバイポーラトランジスタからなつて
いてもよい。 その他にとるべき方法としては、メモリ３１
は、各々のヒユーズが浮動ゲート電界効果トラン
ジスタに置き換えられた、紫外線消去可能メモリ
として構成されてもよい。すなわち、この実施例
はヒユーズを全く含んでおらず、その代わりに第
３図の第２行および第３行に関して前述したヒユ
ーズは同じ数の浮動ゲート電界効果トランジスタ
によつて置き換えられるであろう。一般に、この
タイプのメモリにおけるビツトは、そのビツトに
応答した特定の電界効果トランジスタの浮動ゲー
トにおける電荷を選択的に記憶することによつて
“０”にプログラムされ、そしてメモリはすべて
の浮動ゲート電界効果トランジスタに紫外線を放
射することによつてすべて“1s”にプログラムさ
れる。このタイプのメモリ構造はたとえば
“Intel 2716”のプログラマブルメモリチツプに
おいて利用されている。 それゆえに、この発明は前述の詳細な説明によ
つて制限されるのではなく、以下の求の範囲によ
つて決定されるということが理解されるべきであ
る。

Claims (1)

  1. 【特許請求の範囲】 １請求の範囲 １ 単一の半導体チツプ上に集積された改良され
    たプログラム可能なマルチプレクサであつて、 並列で動作しかつ複数の出力を同時に供給する
    複数の固定マルチプレクサ手段を備え、前記各固
    定マルチプレクサ手段は、複数のデータ入力と、
    １つの出力と、複数の制御入力とを有し、前記各
    固定マルチプレクサ手段は、前記複数の制御入力
    上の制御信号に応答して、前記複数のデータ入力
    のいずれかから前記１つの出力へ、固定された形
    式でデータ信号を通過させ、 前記固定マルチプレクサ手段のすべては、それ
    らがすべて同一のデータ入力信号を受信するよう
    に、単一のデータバスに結合されたそれらのデー
    タ入力を有し、 前記固定マルチプレクサ手段の各々に関連する
    それぞれのプログラム可能なメモリ手段をさらに
    備え、 前記各メモリ手段は、前記各固定マルチプレク
    サ手段が、単一のメモリアドレスに応答して前記
    バスからその出力へ異なるデータ入力信号を通過
    させるように、その関連する前記各固定マルチプ
    レクサ手段に前記制御信号を送信する、プログラ
    ム可能なマルチプレクサ。 ２ 各メモリ手段に関連しかつそこから前記制御
    信号を受取るそれぞれの論理回路手段をさらに備
    え、前記論理回路手段の各々は、出力を有し、か
    つそのそれぞれ受信した前記制御信号に応答して
    選択的に、関連する各固定マルチプレクサ手段出
    力信号をその出力に結合するかまたは信号を全く
    その出力に結合しない、請求の範囲第１項記載の
    プログラム可能なマルチプレクサ。 ３ 前記論理回路手段の各々は、そのそれぞれ受
    信した前記制御信号に応答して、前記マルチプレ
    クサ出力に送られる信号にかかわりなく、その出
    力上に論理０あるいは論理１を選択的に発生する
    手段をさらに含む、請求の範囲第２項記載のプロ
    グラム可能なマルチプレクサ。 ４ 前記論理回路手段の各々は、そのそれぞれ受
    信した前記制御信号に応答して、各々の固定マル
    チプレクサ手段出力の反転信号とその出力とを選
    択的に結合させる手段をさらに含む、請求の範囲
    第２項記載のプログラム可能なマルチプレクサ。 ５ 前記メモリ手段の各々は、前記アドレスの前
    記変換を選択的にプログラムするためのヒユーズ
    手段のアレイを含む、請求の範囲第２項記載のプ
    ログラム可能なマルチプレクサ。 ６ 前記メモリ手段の各々は、前記アドレスの前
    記変換を選択的にプログラムするための浮動ゲー
    ト電界効果トランジスタ手段のアレイを含む、請
    求の範囲第２項記載のプログラム可能なマルチプ
    レクサ。 ７ 前記メモリ手段および固定マルチプレクサ手
    段の各々は、複数のバイポーラトランジスタを含
    む、請求の範囲第２項記載のプログラム可能なマ
    ルチプレクサ。 ８ 前記メモリ手段および固定マルチプレクサ手
    段の各々は、複数の電界効果トランジスタを含
    む、請求の範囲第２項記載のプログラム可能なマ
    ルチプレクサ。
JP58500147A 1981-11-18 1982-11-15 Pending JPH0552686B1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/322,462 US4409683A (en) 1981-11-18 1981-11-18 Programmable multiplexer

Publications (1)

Publication Number Publication Date
JPH0552686B1 true JPH0552686B1 (ja) 1993-08-06

Family

ID=23255012

Family Applications (2)

Application Number Title Priority Date Filing Date
JP58500147A Pending JPH0552686B1 (ja) 1981-11-18 1982-11-15
JP83500147A Pending JPS58501981A (ja) 1981-11-18 1982-11-15 プログラム可能なマルチプレクサ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP83500147A Pending JPS58501981A (ja) 1981-11-18 1982-11-15 プログラム可能なマルチプレクサ

Country Status (5)

Country Link
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