JP2728829B2 - ブロックライト機能を持つ半導体メモリ装置 - Google Patents
ブロックライト機能を持つ半導体メモリ装置Info
- Publication number
- JP2728829B2 JP2728829B2 JP13238992A JP13238992A JP2728829B2 JP 2728829 B2 JP2728829 B2 JP 2728829B2 JP 13238992 A JP13238992 A JP 13238992A JP 13238992 A JP13238992 A JP 13238992A JP 2728829 B2 JP2728829 B2 JP 2728829B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- block write
- block
- decoder
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 34
- 230000004044 response Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 description 21
- 230000009977 dual effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
ムアクセスメモリ装置に関するもので、特にブロックラ
イト機能を持つデュアルポートビデオランダムアクセス
メモリ装置に関するものである。
ideo Random Access Memor
y;VRAM)はノーマルダイナミックランダムアクセ
スメモリ装置(Normal Dynamic Ran
dom Access memory Normal
DRAM)にシリアルアクセスメモリ(Serial
Access Memory;SAM)部分を添加し、
デュアルポート(dualport)として動作する画
像専用メモリの一種である。この素子はランダムなデー
タリードと、ライトが可能なRAM部と、直列データア
クセスが可能なSAM部から構成されており、この2個
のメモリ群の間にデータ伝達通路が存在する。SAM部
はデータレジスターから構成され、スタティックランダ
ムアクセスメモリ(Static Random Ac
cess Memory;SRAM)セルにデータを貯
蔵しアクセスする方法のようにファーストアクセスタイ
ム(fast access time)を実現するこ
とができる。
モリ装置はビデオディスプレイにデータの高速出力とデ
ータ処理装置でメモリ内容に増加されたアクセス能力を
提供するために開発された、デュアルポートメモリはコ
ンピューターシステムのデータ処理装置により、メモリ
のランダムアクセスとアップテークのための第1ポート
と、第1ポートと非同期的で独立的なビデオディスプレ
イにメモリ内容の直列出力のための第2ポートを持つこ
とにより遂行され、これによりビデオディスプレイに端
子にデータの出力の間メモリ内容のアクセスをすること
になる。
れたデュアルポートランダムアクセスメモリ装置は、ブ
ロックライト機能では2最下位ビット列アドレス(Le
ast Singnificant Bit Colu
m Address)が4データ入力に代らなければな
らない。すなわち、デュアルポートメモリがノーマルD
RAM機能とブロックライト機能を同時に遂行するには
2LSB列アドレスと4データ入力がマルチプレキシン
グ(Multiplexing)されなければならな
い。
時にレイアウト面積を減らせるブロックライト機能を持
つ半導体メモリ装置を提供するところにある。
るために本発明のブロックライト機能を持つ半導体メモ
リ装置は、複数個のビットラインで各ブロックを形成す
る複数個のセルアレイブロック;前記複数個のセルアレ
イブロックの複数個のビットラインをそれぞれ選択する
ための複数個のカラム選択トランジスター;外部から入
力されたカラムアドレス信号の一部ビットをディコーデ
ィングし前記各セルアレイブロックを選択するための第
1選択信号を発生する第1ディコーダー;前記カラムア
ドレス信号の残りのビットをディコーディングし前記各
セルアレイブロックの各ビットラインを選択するための
第2選択信号を発生する第2ディコーダー;ブロックラ
イトモード指定信号に応答し前記第2選択信号または外
部から入力されたブロックライト信号を選択的に出力す
る選択手段;および前記選択手段及び前記第1ディコー
ダーに直接に接続され、前記選択手段の前記選択的出力
に応じて前記複数個のセルアレイブロックのうち選ばれ
た一つのブロック内の、前記複数個のカラム選択トラン
ジスターのうち選択されたカラム選択トランジスタを駆
動する複数個の伝送トランジスターを設けたことを特徴
とする。
メモリ装置によると、トランジスターの数が減ることに
よりレイアウト面積を減らすことができる。
ックライト機能を持つ半導体メモリ装置の2LSB列ア
ドレスと4データ入力のマルチプレキシングを説明する
前に従来の技術を説明すると次の通りである。
ータ入力のマルチプレキシング回路を示したものであ
る。
SB列アドレスを除外した残り6ビットの列アドレスA
Y2〜AY7を入力し、ディコードして64個の出力を
発生する。ANDゲート2はブロックライト機能をイネ
ーブルするための制御信号φBWとプリディコーダー1
の出力信号を入力し論理積する。ANDゲート4はブロ
ックライト機能をディスエイブルするためのインバータ
ー3により反転された制御信号φBWとプリディコーダ
ーの出力信号を入力し論理積する。1−4ディコーダー
5は2個のLSB列アドレスAY0,AY1,を入力し
てディコードし4個の出力を発生する。NMOS伝送ト
ランジスター6のゲートはANDゲート4の出力に連結
される。NMOS伝送トランジスター8のゲートはAN
Dゲート2の出力に連結される。NMOS伝送トランジ
スター8の一電極とNMOS伝送トランジスター6の一
電極は共通に接続され、その接続点はカラム選択トラン
ジスター9のゲートに連結されている。そして、NMO
S伝送トランジスター8のほかの電極は各データ入力端
子7に連結され、NMOS伝送トランジスター6のほか
の電極は4個の1−4ディコーダー5の各出力端子に連
結される。NMOS伝送トランジスター9の一電極は入
力/出力線10にそれぞれ連結され、ほかの電極はセン
ス増幅器11にそれぞれ連結されている。前記構成によ
る動作は次の通りである。
ANDゲート4の出力がローレベルになり、ANDゲー
ト2の出力がハイレベルになりNMOS伝送トランジス
ター8がターンオンになる。4個のデータ入力端子7か
らの信号がNMOS伝送トランジスター8を通じてNM
OS伝送トランジスター9をターンオンし、入力/出力
線10とセンス増幅器11の間にブロック単位のデータ
を伝送する。
ANDゲート2の出力がローレベルになり、ANDゲー
ト4の出力がハイレベルになりNMOS伝送トランジス
ター6がターンオンになる。1−4ディコーダー5の出
力信号がNMOS伝送トランジスター6を通じてNMO
S伝送トランジスター9のゲートに印加され、1−4デ
ィコーダー5の出力信号に対応するNMOS伝送トラン
ジスター9をターンオンし、該当する入力/出力線10
とセンス増幅器11の間にデータを伝送する。すなわ
ち、従来のブロックライト機能を遂行するための列アド
レシング方法は、列アドレスだけで遂行し、列選択トラ
ンジスター9を制御する通路で2LSB列アドレスが4
データ入力をマルチプレキシングする。この場合、NM
OS伝送トランジスター8がビットライン数ほどAND
ゲート2がビットライン数/4ほど反復されることによ
りレイアウト面積が大きくなる。
遂行するための列アドレスディコーダーを示したもので
ある。
を除外した残り6ビットの列アドレスAY2〜AY7を
入力してディコードし、64個の出力を発生する。1−
4ディコーダー5は2個のLSB列アドレスAY0,A
Y1を入力してディコードし4個の出力を発生する。マ
ルチプレクサー15は1−4ディコーダー5の出力信号
と4ビットのデータ入力信号を入力し、ブロックライト
機能を遂行するための制御信号φBWに応答して入力さ
れる2個のグループのうち一つのグループの信号を選択
して出力する。NMOS伝送トランジスター13のゲー
トにプリディコーダー1の出力信号がそれぞれ連結され
る。NMOS伝送トランジスター13はマルチプレクサ
ー15の出力信号をNMOS伝送トランジスター14の
ゲートに印加する。NMOS伝送トランジスター14は
入力/出力線10をセンス増幅器11に連結されたメモ
リセルアレイ12の間にデータの伝送を制御する。
ロックライト機能を遂行するための制御信号φBWがイ
ネーブルされるとマルチプレクサー15は4ビットのデ
ータ入力信号DIiを選択的に出力する。プリディコー
ダー1は一つの出力をイネーブルし、その出力に対応し
てNMOS伝送トランジスター13がターンオンされ
る。マルチプレクサー15の出力信号はNMOS伝送ト
ランジスター13を通じてNMOS伝送トランジスター
14のゲートに印加される。NMOS伝送トランジスタ
ー14はターンオンされ入/出力線10をセンス増幅器
11の間にブロック単位でデータの伝送が可能である。
信号φBWがディスエイブルになるとマルチプレクサー
15は1−4ディコーダー5の出力信号を出力しノーマ
ルライト機能を遂行する。
のマルチプレキシング回路を詳しく示すものである。
て反転するインバーター17と、列アドレスAY1を入
力して反転するインバーター18と、インバーター17
の出力信号とインバーター18の出力信号を入力して論
理積するNANDゲート19とインバーター20、イン
バーター18の出力信号と列アドレスAY0を入力して
論理積するNANDゲート21とインバーター22、イ
ンバーター17の出力信号と列アドレスAY1を入力し
て論理積するNANDゲート23とインバーター24、
列アドレスAY0,AT1を入力して論理積するNAN
Dゲート25とインバーター26から構成される。
信号φBWがハイ論理レベルで、インバーター27の出
力信号がロー論理レベルの場合、CMOS伝送ゲート2
8がターンオンされデータ入力DI0 ,DI1 ,D
I2 ,DI3 をそれぞれデータ出力DO0 ,DO1 ,D
O2 ,DO3 に伝送する。インバーター29、30はデ
ータ入力信号DI0 をバッファし、インバーター31、
32はデータ入力信号DI1 を、インバーター33、3
4はデータ出力DI2 をインバーター35、36はデー
タ入力信号DI3 をそれぞれバッファしCMOS伝送ゲ
ート28の入力にそれぞれ連結する。
信号φBWがロー論理レベルのときCMOS伝送ゲート
37がターンオンされ、インバーター20,22,2
4,26の出力信号がそれぞれデータ出力DO0 ,DO
1 ,DO2 ,DO3 に伝送される。
レスディコーディング回路のトランジスターの数を大略
比較してみると、従来の技術ではPMOSトランジスタ
ーが192個、NMOSトランジスターが448個必要
とされる反面、本発明ではPMOSトランジスターとN
MOSトランジスターがそれぞれ40個程度必要とされ
る。
能を遂行するための列アドレスディコーディング回路
は、2LSB列アドレスをディコーディングし、そのデ
ィコーディング出力と4個のデータ入力をマルチプレキ
シングすることにより従来の回路に比べてトランジスタ
ー数が減ることにより回路が簡略化されレイアウト面積
を減らすことができる。
列アドレスディコーダーの系統図である。
ための列アドレスディコーダーの系統図である。
示すものである。
ーター、4 ANDゲート、5 1−4ディコーダー、
6,8,9 NMOS伝送トランジスター、7データ入
力端子、10 入力/出力線、11 センス増幅器、1
2 メモリセルアレイ、13,14 NMOS伝送トラ
ンジスター、15 マルチプレクサー、17,18,2
0,22,24,26,27,29,31,33,35
インバーター、19,21,23,25 NANDゲ
ート、28,37 CMOS伝送ゲート
Claims (3)
- 【請求項1】 複数個のビットラインに各ブロックを形
成する複数個のセルアレイブロック(12);前記複数
個のセルアレイブロック(12)の複数個のビットライ
ンをそれぞれ選択するための複数個のカラム選択トラン
ジスター(14);外部から入力されたカラムアドレス
信号の一部のビットをディコーディングし、前記セルア
レイブロック(12)を選択するための第1選択信号を
発生する第1ディコーダー(1);前記カラムアドレス
信号の残りのビットをディコーディングし、前記各セル
アレイブロック(12)の各ビットラインを選択するた
めの第2選択信号を発生する第2ディコーダー(5);
ブロックライトモード指定信号に応答し、前記第2選択
信号または外部から入力されたブロックライト信号を選
択的に出力する選択手段(15);および前記選択手段
(15)及び前記第1ディコーダー(1)に直接に接続
され、前記選択手段(15)の前記選択的出力に応じて
前記複数個のセルアレイブロック(12)のうち選ばれ
た一つのブロック内の、前記複数個のカラム選択トラン
ジスター(14)のうち選択されたカラム選択トランジ
スタを駆動する複数個の伝送トランジスター(13)を
設けたことを特徴とするブロックライト機能を持つ半導
体メモリ装置。 - 【請求項2】 前記ブロックはニブリングモードからな
るビットラインを設けたことを特徴とする請求項1記載
のブロックライト機能を持つ半導体メモリ装置。 - 【請求項3】 前記選択手段は、前記ブロックライトモ
ード指定信号の第1状態に応答し、前記第2選択信号を
伝送するためのCMOS伝送ゲートと、前記ブロックラ
イトモード指定信号の第2状態に応答し、前記外部から
入力されたブロックライト信号を伝送するためのCMO
S伝送ゲートからなることを特徴とする請求項2記載の
ブロックライト機能を持つ半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1992-000265 | 1992-01-10 | ||
KR1019920000265A KR950000503B1 (ko) | 1992-01-10 | 1992-01-10 | 블럭라이트 기능을 갖는 반도체 메모리장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05234365A JPH05234365A (ja) | 1993-09-10 |
JP2728829B2 true JP2728829B2 (ja) | 1998-03-18 |
Family
ID=19327728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13238992A Expired - Fee Related JP2728829B2 (ja) | 1992-01-10 | 1992-05-25 | ブロックライト機能を持つ半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5365489A (ja) |
JP (1) | JP2728829B2 (ja) |
KR (1) | KR950000503B1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960009396B1 (ko) * | 1993-06-19 | 1996-07-18 | 김광호 | 하프샘과 풀샘의 선택적 실현이 이루어지는 비디오램 |
US5729160A (en) * | 1994-07-20 | 1998-03-17 | Mosaid Technologies Incorporated | Self-timed circuit control device and method |
JPH0991962A (ja) * | 1995-09-26 | 1997-04-04 | Texas Instr Japan Ltd | アドレスデコーダ |
US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
JP3102330B2 (ja) * | 1995-11-24 | 2000-10-23 | 日本電気株式会社 | 半導体メモリ装置 |
US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
US5680365A (en) * | 1996-05-16 | 1997-10-21 | Mitsubishi Semiconductor America, Inc. | Shared dram I/O databus for high speed operation |
US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
AU9604698A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for two step memory write operations |
US8391039B2 (en) | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4817058A (en) * | 1987-05-21 | 1989-03-28 | Texas Instruments Incorporated | Multiple input/output read/write memory having a multiple-cycle write mask |
US4807189A (en) * | 1987-08-05 | 1989-02-21 | Texas Instruments Incorporated | Read/write memory having a multiple column select mode |
US5208775A (en) * | 1990-09-07 | 1993-05-04 | Samsung Electronics Co., Ltd. | Dual-port memory device |
-
1992
- 1992-01-10 KR KR1019920000265A patent/KR950000503B1/ko not_active IP Right Cessation
- 1992-05-01 US US07/877,235 patent/US5365489A/en not_active Expired - Lifetime
- 1992-05-25 JP JP13238992A patent/JP2728829B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR950000503B1 (ko) | 1995-01-24 |
US5365489A (en) | 1994-11-15 |
JPH05234365A (ja) | 1993-09-10 |
KR930017026A (ko) | 1993-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6172916B1 (en) | Semiconductor memory device having a large band width and allowing efficient execution of redundant repair | |
JP2728829B2 (ja) | ブロックライト機能を持つ半導体メモリ装置 | |
KR100211760B1 (ko) | 멀티뱅크 구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 | |
US5155705A (en) | Semiconductor memory device having flash write function | |
US7064990B1 (en) | Method and apparatus for implementing multiple column redundancy for memory | |
US5812466A (en) | Column redundancy circuit for a semiconductor memory device | |
US5848006A (en) | Redundant semiconductor memory device using a single now address decoder for driving both sub-wordlines and redundant sub-wordlines | |
US6614710B2 (en) | Semiconductor memory device and data read method thereof | |
JPH0552686B1 (ja) | ||
JPH09265775A (ja) | 半導体記憶装置 | |
US4763302A (en) | Alternatively addressed semiconductor memory array | |
US6366526B2 (en) | Static random access memory (SRAM) array central global decoder system and method | |
JP2002237190A (ja) | 連想メモリ装置およびその構成方法 | |
KR970051152A (ko) | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 | |
JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
KR100235144B1 (ko) | 반도체 기억 장치 | |
KR100307567B1 (ko) | 용장회로를구비한반도체기억장치 | |
JP4156706B2 (ja) | 半導体記憶装置 | |
US5781493A (en) | Semiconductor memory device having block write function | |
JP3279787B2 (ja) | 半導体記憶装置 | |
US6404693B1 (en) | Integrated circuit memory devices that select sub-array blocks and input/output line pairs based on input/output bandwidth, and methods of controlling same | |
KR100301039B1 (ko) | 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더 | |
JPH0855472A (ja) | 半導体メモリ装置及びそのカラムゲーティング方法 | |
JP4191827B2 (ja) | 半導体記憶装置 | |
JPH08255479A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071212 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081212 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091212 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101212 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |