JPH05234365A - ブロックライト機能を持つ半導体メモリ装置 - Google Patents
ブロックライト機能を持つ半導体メモリ装置Info
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- JPH05234365A JPH05234365A JP13238992A JP13238992A JPH05234365A JP H05234365 A JPH05234365 A JP H05234365A JP 13238992 A JP13238992 A JP 13238992A JP 13238992 A JP13238992 A JP 13238992A JP H05234365 A JPH05234365 A JP H05234365A
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- 230000005540 biological transmission Effects 0.000 claims description 33
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- 238000003491 array Methods 0.000 abstract description 2
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- 230000006870 function Effects 0.000 description 21
- 230000009977 dual effect Effects 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G—PHYSICS
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
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- Signal Processing (AREA)
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Abstract
(57)【要約】
【構成】 複数個のビットラインに各ブロックを形成す
る複数個のセルアレイブロック；複数個のセルアレイブ
ロックの複数個のビットラインをそれぞれ選択するため
の複数個のカラム選択トランジスタ；外部入力のカラム
アドレス信号の一部ビットをディコーディングし、各セ
ルアレイブロックを選択するための第１選択信号を発生
する第１ディコーダ；カラムアドレス信号の残りビット
をディコーディングし、各セルアレイブロックの各ビッ
トラインを選択するための第２選択信号を発生する第２
ディコーダ；ブロックライトモード指定信号に応答し、
第２選択信号または外部入力のブロックライト信号を選
択的に出力する選択手段；及び第１選択信号により制御
され、複数個のカラム選択トランジスタを制御するため
に選択手段を出力信号を伝送する複数個の伝送トランジ
スタを設けた半導体メモリ装置。 【効果】 トランジスタの数が減ることによりレイアウ
ト面積が減少する。
る複数個のセルアレイブロック；複数個のセルアレイブ
ロックの複数個のビットラインをそれぞれ選択するため
の複数個のカラム選択トランジスタ；外部入力のカラム
アドレス信号の一部ビットをディコーディングし、各セ
ルアレイブロックを選択するための第１選択信号を発生
する第１ディコーダ；カラムアドレス信号の残りビット
をディコーディングし、各セルアレイブロックの各ビッ
トラインを選択するための第２選択信号を発生する第２
ディコーダ；ブロックライトモード指定信号に応答し、
第２選択信号または外部入力のブロックライト信号を選
択的に出力する選択手段；及び第１選択信号により制御
され、複数個のカラム選択トランジスタを制御するため
に選択手段を出力信号を伝送する複数個の伝送トランジ
スタを設けた半導体メモリ装置。 【効果】 トランジスタの数が減ることによりレイアウ
ト面積が減少する。
Description
【０００１】
【発明が解決しようとする課題】本発明はビデオランダ
ムアクセスメモリ装置に関するもので、特にブロックラ
イト機能を持つデュアルポートビデオランダムアクセス
メモリ装置に関するものである。
ムアクセスメモリ装置に関するもので、特にブロックラ
イト機能を持つデュアルポートビデオランダムアクセス
メモリ装置に関するものである。
【０００２】
【従来の技術】ビデオランダムアクセスメモリ装置（Ｖ
ｉｄｅｏ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ；ＶＲＡＭ）はノーマルダイナミックランダムアクセ
スメモリ装置（Ｎｏｒｍａｌ Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ Ｎｏｒｍａｌ
ＤＲＡＭ）にシリアルアクセスメモリ（Ｓｅｒｉａｌ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＡＭ）部分を添加し、
デュアルポート（ｄｕａｌｐｏｒｔ）として動作する画
像専用メモリの一種である。この素子はランダムなデー
タリードと、ライトが可能なＲＡＭ部と、直列データア
クセスが可能なＳＡＭ部から構成されており、この２個
のメモリ群の間にデータ伝達通路が存在する。ＳＡＭ部
はデータレジスターから構成され、スタティックランダ
ムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）セルにデータを貯
蔵しアクセスする方法のようにファーストアクセスタイ
ム（ｆａｓｔ ａｃｃｅｓｓ ｔｉｍｅ）を実現するこ
とができる。
ｉｄｅｏ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ；ＶＲＡＭ）はノーマルダイナミックランダムアクセ
スメモリ装置（Ｎｏｒｍａｌ Ｄｙｎａｍｉｃ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ Ｎｏｒｍａｌ
ＤＲＡＭ）にシリアルアクセスメモリ（Ｓｅｒｉａｌ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＡＭ）部分を添加し、
デュアルポート（ｄｕａｌｐｏｒｔ）として動作する画
像専用メモリの一種である。この素子はランダムなデー
タリードと、ライトが可能なＲＡＭ部と、直列データア
クセスが可能なＳＡＭ部から構成されており、この２個
のメモリ群の間にデータ伝達通路が存在する。ＳＡＭ部
はデータレジスターから構成され、スタティックランダ
ムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）セルにデータを貯
蔵しアクセスする方法のようにファーストアクセスタイ
ム（ｆａｓｔ ａｃｃｅｓｓ ｔｉｍｅ）を実現するこ
とができる。
【０００３】即ち、デュアルポートランダムアクセスメ
モリ装置はビデオディスプレイにデータの高速出力とデ
ータ処理装置でメモリ内容に増加されたアクセス能力を
提供するために開発された、デュアルポートメモリはコ
ンピューターシステムのデータ処理装置により、メモリ
のランダムアクセスとアップテークのための第１ポート
と、第１ポートと非同期的で独立的なビデオディスプレ
イにメモリ内容の直列出力のための第２ポートを持つこ
とにより遂行され、これによりビデオディスプレイに端
子にデータの出力の間メモリ内容のアクセスをすること
になる。
モリ装置はビデオディスプレイにデータの高速出力とデ
ータ処理装置でメモリ内容に増加されたアクセス能力を
提供するために開発された、デュアルポートメモリはコ
ンピューターシステムのデータ処理装置により、メモリ
のランダムアクセスとアップテークのための第１ポート
と、第１ポートと非同期的で独立的なビデオディスプレ
イにメモリ内容の直列出力のための第２ポートを持つこ
とにより遂行され、これによりビデオディスプレイに端
子にデータの出力の間メモリ内容のアクセスをすること
になる。
【０００４】米国特許第４，８０７，１８９号に記載さ
れたデュアルポートランダムアクセスメモリ装置は、ブ
ロックライト機能では２最下位ビット列アドレス（Ｌｅ
ａｓｔ Ｓｉｎｇｎｉｆｉｃａｎｔ Ｂｉｔ Ｃｏｌｕ
ｍ Ａｄｄｒｅｓｓ）が４データ入力に代らなければな
らない。すなわち、デュアルポートメモリがノーマルＤ
ＲＡＭ機能とブロックライト機能を同時に遂行するには
２ＬＳＢ列アドレスと４データ入力がマルチプレキシン
グ（Ｍｕｌｔｉｐｌｅｘｉｎｇ）されなければならな
い。
れたデュアルポートランダムアクセスメモリ装置は、ブ
ロックライト機能では２最下位ビット列アドレス（Ｌｅ
ａｓｔ Ｓｉｎｇｎｉｆｉｃａｎｔ Ｂｉｔ Ｃｏｌｕ
ｍ Ａｄｄｒｅｓｓ）が４データ入力に代らなければな
らない。すなわち、デュアルポートメモリがノーマルＤ
ＲＡＭ機能とブロックライト機能を同時に遂行するには
２ＬＳＢ列アドレスと４データ入力がマルチプレキシン
グ（Ｍｕｌｔｉｐｌｅｘｉｎｇ）されなければならな
い。
【０００５】
【発明が解決しようとする課題】本発明の目的は集積化
時にレイアウト面積を減らせるブロックライト機能を持
つ半導体メモリ装置を提供するところにある。
時にレイアウト面積を減らせるブロックライト機能を持
つ半導体メモリ装置を提供するところにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明のブロックライト機能を持つ半導体メモ
リ装置は、複数個のビットラインで各ブロックを形成す
る複数個のセルアレイブロック；前記複数個のセルアレ
イブロックの複数個のビットラインをそれぞれ選択する
ための複数個のカラム選択トランジスター；外部から入
力されたカラムアドレス信号の一部ビットをディコーデ
ィングし前記各セルアレイブロックを選択するための第
１選択信号を発生する第１ディコーダー；前記カラムア
ドレス信号の残りのビットをディコーディングし前記各
セルアレイブロックの各ビットラインを選択するための
第２選択信号を発生する第２ディコーダー；ブロックラ
イトモード指定信号に応答し前記第２選択信号または外
部から入力されたブロックライト信号を選択的に出力す
る選択手段；および前記第１選択信号により制御され前
記複数個のカラム選択トランジスターを制御するために
前記選択手段の出力信号を伝送する複数個の伝送トラン
ジスターを設けたことを特徴とする。
るために本発明のブロックライト機能を持つ半導体メモ
リ装置は、複数個のビットラインで各ブロックを形成す
る複数個のセルアレイブロック；前記複数個のセルアレ
イブロックの複数個のビットラインをそれぞれ選択する
ための複数個のカラム選択トランジスター；外部から入
力されたカラムアドレス信号の一部ビットをディコーデ
ィングし前記各セルアレイブロックを選択するための第
１選択信号を発生する第１ディコーダー；前記カラムア
ドレス信号の残りのビットをディコーディングし前記各
セルアレイブロックの各ビットラインを選択するための
第２選択信号を発生する第２ディコーダー；ブロックラ
イトモード指定信号に応答し前記第２選択信号または外
部から入力されたブロックライト信号を選択的に出力す
る選択手段；および前記第１選択信号により制御され前
記複数個のカラム選択トランジスターを制御するために
前記選択手段の出力信号を伝送する複数個の伝送トラン
ジスターを設けたことを特徴とする。
【０００７】
【作用】本発明によるブロックライト機能を持つ半導体
メモリ装置によると、トランジスターの数が減ることに
よりレイアウト面積を減らすことができる。
メモリ装置によると、トランジスターの数が減ることに
よりレイアウト面積を減らすことができる。
【０００８】
【実施例】添付された図面を参考にし本発明によるブロ
ックライト機能を持つ半導体メモリ装置の２ＬＳＢ列ア
ドレスと４データ入力のマルチプレキシングを説明する
前に従来の技術を説明すると次の通りである。
ックライト機能を持つ半導体メモリ装置の２ＬＳＢ列ア
ドレスと４データ入力のマルチプレキシングを説明する
前に従来の技術を説明すると次の通りである。
【０００９】図１は従来の２ＬＳＢＨ列アドレスと４デ
ータ入力のマルチプレキシング回路を示したものであ
る。
ータ入力のマルチプレキシング回路を示したものであ
る。
【００１０】図１において、プリディコーダー１は２Ｌ
ＳＢ列アドレスを除外した残り６ビットの列アドレスＡ
Ｙ２〜ＡＹ７を入力し、ディコードして６４個の出力を
発生する。ＡＮＤゲート２はブロックライト機能をイネ
ーブルするための制御信号φＢＷとプリディコーダー１
の出力信号を入力し論理積する。ＡＮＤゲート４はブロ
ックライト機能をディスエイブルするためのインバータ
ー３により反転された制御信号φＢＷとプリディコーダ
ーの出力信号を入力し論理積する。１−４ディコーダー
５は２個のＬＳＢ列アドレスＡＹ０，ＡＹ１，を入力し
てディコードし４個の出力を発生する。ＮＭＯＳ伝送ト
ランジスター６のゲートはＡＮＤゲート４の出力に連結
される。ＮＭＯＳ伝送トランジスター８のゲートはＡＮ
Ｄゲート２の出力に連結される。ＮＭＯＳ伝送トランジ
スター８の一電極とＮＭＯＳ伝送トランジスター６の一
電極は共通に接続され、その接続点はカラム選択トラン
ジスター９のゲートに連結されている。そして、ＮＭＯ
Ｓ伝送トランジスター８のほかの電極は各データ入力端
子７に連結され、ＮＭＯＳ伝送トランジスター６のほか
の電極は４個の１−４ディコーダー５の各出力端子に連
結される。ＮＭＯＳ伝送トランジスター９の一電極は入
力／出力線１０にそれぞれ連結され、ほかの電極はセン
ス増幅器１１にそれぞれ連結されている。前記構成によ
る動作は次の通りである。
ＳＢ列アドレスを除外した残り６ビットの列アドレスＡ
Ｙ２〜ＡＹ７を入力し、ディコードして６４個の出力を
発生する。ＡＮＤゲート２はブロックライト機能をイネ
ーブルするための制御信号φＢＷとプリディコーダー１
の出力信号を入力し論理積する。ＡＮＤゲート４はブロ
ックライト機能をディスエイブルするためのインバータ
ー３により反転された制御信号φＢＷとプリディコーダ
ーの出力信号を入力し論理積する。１−４ディコーダー
５は２個のＬＳＢ列アドレスＡＹ０，ＡＹ１，を入力し
てディコードし４個の出力を発生する。ＮＭＯＳ伝送ト
ランジスター６のゲートはＡＮＤゲート４の出力に連結
される。ＮＭＯＳ伝送トランジスター８のゲートはＡＮ
Ｄゲート２の出力に連結される。ＮＭＯＳ伝送トランジ
スター８の一電極とＮＭＯＳ伝送トランジスター６の一
電極は共通に接続され、その接続点はカラム選択トラン
ジスター９のゲートに連結されている。そして、ＮＭＯ
Ｓ伝送トランジスター８のほかの電極は各データ入力端
子７に連結され、ＮＭＯＳ伝送トランジスター６のほか
の電極は４個の１−４ディコーダー５の各出力端子に連
結される。ＮＭＯＳ伝送トランジスター９の一電極は入
力／出力線１０にそれぞれ連結され、ほかの電極はセン
ス増幅器１１にそれぞれ連結されている。前記構成によ
る動作は次の通りである。
【００１１】制御信号φＢＷがハイ理論レベルのときは
ＡＮＤゲート４の出力がローレベルになり、ＡＮＤゲー
ト２の出力がハイレベルになりＮＭＯＳ伝送トランジス
ター８がターンオンになる。４個のデータ入力端子７か
らの信号がＮＭＯＳ伝送トランジスター８を通じてＮＭ
ＯＳ伝送トランジスター９をターンオンし、入力／出力
線１０とセンス増幅器１１の間にブロック単位のデータ
を伝送する。
ＡＮＤゲート４の出力がローレベルになり、ＡＮＤゲー
ト２の出力がハイレベルになりＮＭＯＳ伝送トランジス
ター８がターンオンになる。４個のデータ入力端子７か
らの信号がＮＭＯＳ伝送トランジスター８を通じてＮＭ
ＯＳ伝送トランジスター９をターンオンし、入力／出力
線１０とセンス増幅器１１の間にブロック単位のデータ
を伝送する。
【００１２】制御信号φＢＷがロー理論レベルのときは
ＡＮＤゲート２の出力がローレベルになり、ＡＮＤゲー
ト４の出力がハイレベルになりＮＭＯＳ伝送トランジス
ター６がターンオンになる。１−４ディコーダー５の出
力信号がＮＭＯＳ伝送トランジスター６を通じてＮＭＯ
Ｓ伝送トランジスター９のゲートに印加され、１−４デ
ィコーダー５の出力信号に対応するＮＭＯＳ伝送トラン
ジスター９をターンオンし、該当する入力／出力線１０
とセンス増幅器１１の間にデータを伝送する。すなわ
ち、従来のブロックライト機能を遂行するための列アド
レシング方法は、列アドレスだけで遂行し、列選択トラ
ンジスター９を制御する通路で２ＬＳＢ列アドレスが４
データ入力をマルチプレキシングする。この場合、ＮＭ
ＯＳ伝送トランジスター８がビットライン数ほどＡＮＤ
ゲート２がビットライン数／４ほど反復されることによ
りレイアウト面積が大きくなる。
ＡＮＤゲート２の出力がローレベルになり、ＡＮＤゲー
ト４の出力がハイレベルになりＮＭＯＳ伝送トランジス
ター６がターンオンになる。１−４ディコーダー５の出
力信号がＮＭＯＳ伝送トランジスター６を通じてＮＭＯ
Ｓ伝送トランジスター９のゲートに印加され、１−４デ
ィコーダー５の出力信号に対応するＮＭＯＳ伝送トラン
ジスター９をターンオンし、該当する入力／出力線１０
とセンス増幅器１１の間にデータを伝送する。すなわ
ち、従来のブロックライト機能を遂行するための列アド
レシング方法は、列アドレスだけで遂行し、列選択トラ
ンジスター９を制御する通路で２ＬＳＢ列アドレスが４
データ入力をマルチプレキシングする。この場合、ＮＭ
ＯＳ伝送トランジスター８がビットライン数ほどＡＮＤ
ゲート２がビットライン数／４ほど反復されることによ
りレイアウト面積が大きくなる。
【００１３】図２は本発明によるブロックライト機能を
遂行するための列アドレスディコーダーを示したもので
ある。
遂行するための列アドレスディコーダーを示したもので
ある。
【００１４】プリディコーダー１は２ＬＳＢ列アドレス
を除外した残り６ビットの列アドレスＡＹ２〜ＡＹ７を
入力してディコードし、６４個の出力を発生する。１−
４ディコーダー５は２個のＬＳＢ列アドレスＡＹ０，Ａ
Ｙ１を入力してディコードし４個の出力を発生する。マ
ルチプレクサー１５は１−４ディコーダー５の出力信号
と４ビットのデータ入力信号を入力し、ブロックライト
機能を遂行するための制御信号φＢＷに応答して入力さ
れる２個のグループのうち一つのグループの信号を選択
して出力する。ＮＭＯＳ伝送トランジスター１３のゲー
トにプリディコーダー１の出力信号がそれぞれ連結され
る。ＮＭＯＳ伝送トランジスター１３はマルチプレクサ
ー１５の出力信号をＮＭＯＳ伝送トランジスター１４の
ゲートに印加する。ＮＭＯＳ伝送トランジスター１４は
入力／出力線１０をセンス増幅器１１に連結されたメモ
リセルアレイ１２の間にデータの伝送を制御する。
を除外した残り６ビットの列アドレスＡＹ２〜ＡＹ７を
入力してディコードし、６４個の出力を発生する。１−
４ディコーダー５は２個のＬＳＢ列アドレスＡＹ０，Ａ
Ｙ１を入力してディコードし４個の出力を発生する。マ
ルチプレクサー１５は１−４ディコーダー５の出力信号
と４ビットのデータ入力信号を入力し、ブロックライト
機能を遂行するための制御信号φＢＷに応答して入力さ
れる２個のグループのうち一つのグループの信号を選択
して出力する。ＮＭＯＳ伝送トランジスター１３のゲー
トにプリディコーダー１の出力信号がそれぞれ連結され
る。ＮＭＯＳ伝送トランジスター１３はマルチプレクサ
ー１５の出力信号をＮＭＯＳ伝送トランジスター１４の
ゲートに印加する。ＮＭＯＳ伝送トランジスター１４は
入力／出力線１０をセンス増幅器１１に連結されたメモ
リセルアレイ１２の間にデータの伝送を制御する。
【００１５】前記構成による動作は次の通りである。ブ
ロックライト機能を遂行するための制御信号φＢＷがイ
ネーブルされるとマルチプレクサー１５は４ビットのデ
ータ入力信号ＤＩｉを選択的に出力する。プリディコー
ダー１は一つの出力をイネーブルし、その出力に対応し
てＮＭＯＳ伝送トランジスター１３がターンオンされ
る。マルチプレクサー１５の出力信号はＮＭＯＳ伝送ト
ランジスター１３を通じてＮＭＯＳ伝送トランジスター
１４のゲートに印加される。ＮＭＯＳ伝送トランジスタ
ー１４はターンオンされ入／出力線１０をセンス増幅器
１１の間にブロック単位でデータの伝送が可能である。
ロックライト機能を遂行するための制御信号φＢＷがイ
ネーブルされるとマルチプレクサー１５は４ビットのデ
ータ入力信号ＤＩｉを選択的に出力する。プリディコー
ダー１は一つの出力をイネーブルし、その出力に対応し
てＮＭＯＳ伝送トランジスター１３がターンオンされ
る。マルチプレクサー１５の出力信号はＮＭＯＳ伝送ト
ランジスター１３を通じてＮＭＯＳ伝送トランジスター
１４のゲートに印加される。ＮＭＯＳ伝送トランジスタ
ー１４はターンオンされ入／出力線１０をセンス増幅器
１１の間にブロック単位でデータの伝送が可能である。
【００１６】ブロックライト機能を遂行するための制御
信号φＢＷがディスエイブルになるとマルチプレクサー
１５は１−４ディコーダー５の出力信号を出力しノーマ
ルライト機能を遂行する。
信号φＢＷがディスエイブルになるとマルチプレクサー
１５は１−４ディコーダー５の出力信号を出力しノーマ
ルライト機能を遂行する。
【００１７】図３は２ＬＳＢ列アドレスと４データ入力
のマルチプレキシング回路を詳しく示すものである。
のマルチプレキシング回路を詳しく示すものである。
【００１８】図３において、列アドレスＡＹ０を入力し
て反転するインバーター１７と、列アドレスＡＹ１を入
力して反転するインバーター１８と、インバーター１７
の出力信号とインバーター１８の出力信号を入力して論
理積するＮＡＮＤゲート１９とインバーター２０、イン
バーター１８の出力信号と列アドレスＡＹ０を入力して
論理積するＮＡＮＤゲート２１とインバーター２２、イ
ンバーター１７の出力信号と列アドレスＡＹ１を入力し
て論理積するＮＡＮＤゲート２３とインバーター２４、
列アドレスＡＹ０，ＡＴ１を入力して論理積するＮＡＮ
Ｄゲート２５とインバーター２６から構成される。
て反転するインバーター１７と、列アドレスＡＹ１を入
力して反転するインバーター１８と、インバーター１７
の出力信号とインバーター１８の出力信号を入力して論
理積するＮＡＮＤゲート１９とインバーター２０、イン
バーター１８の出力信号と列アドレスＡＹ０を入力して
論理積するＮＡＮＤゲート２１とインバーター２２、イ
ンバーター１７の出力信号と列アドレスＡＹ１を入力し
て論理積するＮＡＮＤゲート２３とインバーター２４、
列アドレスＡＹ０，ＡＴ１を入力して論理積するＮＡＮ
Ｄゲート２５とインバーター２６から構成される。
【００１９】ブロックライト機能を遂行するための制御
信号φＢＷがハイ論理レベルで、インバーター２７の出
力信号がロー論理レベルの場合、ＣＭＯＳ伝送ゲート２
８がターンオンされデータ入力ＤＩ0 ，ＤＩ1 ，Ｄ
Ｉ2 ，ＤＩ3 をそれぞれデータ出力ＤＯ0 ，ＤＯ1 ，Ｄ
Ｏ2 ，ＤＯ3 に伝送する。インバーター２９、３０はデ
ータ入力信号ＤＩ0 をバッファし、インバーター３１、
３２はデータ入力信号ＤＩ1 を、インバーター３３、３
４はデータ出力ＤＩ2 をインバーター３５、３６はデー
タ入力信号ＤＩ3 をそれぞれバッファしＣＭＯＳ伝送ゲ
ート２８の入力にそれぞれ連結する。
信号φＢＷがハイ論理レベルで、インバーター２７の出
力信号がロー論理レベルの場合、ＣＭＯＳ伝送ゲート２
８がターンオンされデータ入力ＤＩ0 ，ＤＩ1 ，Ｄ
Ｉ2 ，ＤＩ3 をそれぞれデータ出力ＤＯ0 ，ＤＯ1 ，Ｄ
Ｏ2 ，ＤＯ3 に伝送する。インバーター２９、３０はデ
ータ入力信号ＤＩ0 をバッファし、インバーター３１、
３２はデータ入力信号ＤＩ1 を、インバーター３３、３
４はデータ出力ＤＩ2 をインバーター３５、３６はデー
タ入力信号ＤＩ3 をそれぞれバッファしＣＭＯＳ伝送ゲ
ート２８の入力にそれぞれ連結する。
【００２０】ノーマルライト機能を遂行するために制御
信号φＢＷがロー論理レベルのときＣＭＯＳ伝送ゲート
３７がターンオンされ、インバーター２０，２２，２
４，２６の出力信号がそれぞれデータ出力ＤＯ0 ，ＤＯ
1 ，ＤＯ2 ，ＤＯ3 に伝送される。
信号φＢＷがロー論理レベルのときＣＭＯＳ伝送ゲート
３７がターンオンされ、インバーター２０，２２，２
４，２６の出力信号がそれぞれデータ出力ＤＯ0 ，ＤＯ
1 ，ＤＯ2 ，ＤＯ3 に伝送される。
【００２１】ここで、本発明と従来の技術による列アド
レスディコーディング回路のトランジスターの数を大略
比較してみると、従来の技術ではＰＭＯＳトランジスタ
ーが１９２個、ＮＭＯＳトランジスターが４４８個必要
とされる反面、本発明ではＰＭＯＳトランジスターとＮ
ＭＯＳトランジスターがそれぞれ４０個程度必要とされ
る。
レスディコーディング回路のトランジスターの数を大略
比較してみると、従来の技術ではＰＭＯＳトランジスタ
ーが１９２個、ＮＭＯＳトランジスターが４４８個必要
とされる反面、本発明ではＰＭＯＳトランジスターとＮ
ＭＯＳトランジスターがそれぞれ４０個程度必要とされ
る。
【００２２】
【発明の効果】したがって、本発明のブロックライト機
能を遂行するための列アドレスディコーディング回路
は、２ＬＳＢ列アドレスをディコーディングし、そのデ
ィコーディング出力と４個のデータ入力をマルチプレキ
シングすることにより従来の回路に比べてトランジスタ
ー数が減ることにより回路が簡略化されレイアウト面積
を減らすことができる。
能を遂行するための列アドレスディコーディング回路
は、２ＬＳＢ列アドレスをディコーディングし、そのデ
ィコーディング出力と４個のデータ入力をマルチプレキ
シングすることにより従来の回路に比べてトランジスタ
ー数が減ることにより回路が簡略化されレイアウト面積
を減らすことができる。
【図１】 従来のブロックライト機能を遂行するための
列アドレスディコーダーの系統図である。
列アドレスディコーダーの系統図である。
【図２】 本発明によるブロックライト機能を遂行する
ための列アドレスディコーダーの系統図である。
ための列アドレスディコーダーの系統図である。
【図３】 図２のマルチプレキシング回路の一実施例を
示すものである。
示すものである。
１ プリディコーダー、２ ＡＮＤゲート、３ インバ
ーター、４ ＡＮＤゲート、５ １−４ディコーダー、
６，８，９ ＮＭＯＳ伝送トランジスター、７データ入
力端子、１０ 入力／出力線、１１ センス増幅器、１
２ メモリセルアレイ、１３，１４ ＮＭＯＳ伝送トラ
ンジスター、１５ マルチプレクサー、１７，１８，２
０，２２，２４，２６，２７，２９，３１，３３，３５
インバーター、１９，２１，２３，２５ ＮＡＮＤゲ
ート、２８，３７ ＣＭＯＳ伝送ゲート
ーター、４ ＡＮＤゲート、５ １−４ディコーダー、
６，８，９ ＮＭＯＳ伝送トランジスター、７データ入
力端子、１０ 入力／出力線、１１ センス増幅器、１
２ メモリセルアレイ、１３，１４ ＮＭＯＳ伝送トラ
ンジスター、１５ マルチプレクサー、１７，１８，２
０，２２，２４，２６，２７，２９，３１，３３，３５
インバーター、１９，２１，２３，２５ ＮＡＮＤゲ
ート、２８，３７ ＣＭＯＳ伝送ゲート
Claims (3)
- 【請求項１】 複数個のビットラインに各ブロックを形
成する複数個のセルアレイブロック；前記複数個のセル
アレイブロックの複数個のビットラインをそれぞれ選択
するための複数個のカラム選択トランジスター；外部か
ら入力されたカラムアドレス信号の一部のビットをディ
コーディングし、前記セルアレイブロックを選択するた
めの第１選択信号を発生する第１ディコーダー；前記カ
ラムアドレス信号の残りのビットをディコーディング
し、前記各セルアレイブロックの各ビットラインを選択
するための第２選択信号を発生する第２ディコーダー；
ブロックライトモード指定信号に応答し、前記第２選択
信号または外部から入力されたブロックライト信号を選
択的に出力する選択手段；および前記第１選択信号によ
り制御され、前記複数個のカラム選択トランジスターを
制御するために前記選択手段の出力信号を伝送する複数
個の伝送トランジスターを設けたことを特徴とするブロ
ックライト機能を持つ半導体メモリ装置。 - 【請求項２】 前記ブロックはニブリングモードからな
るビットラインを設けたことを特徴とする請求項１記載
のブロックライト機能を持つ半導体メモリ装置。 - 【請求項３】 前記選択手段は、前記ブロックライトモ
ード指定信号の第１状態に応答し、前記第２選択信号を
伝送するためのＣＭＯＳ伝送ゲートと、前記ブロックラ
イトモード指定信号の第２状態に応答し、前記外部から
入力されたブロックライト信号を伝送するためのＣＭＯ
Ｓ伝送ゲートからなることを特徴とする請求項２記載の
ブロックライト機能を持つ半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-000265 | 1992-01-10 | ||
| KR1019920000265A KR950000503B1 (ko) | 1992-01-10 | 1992-01-10 | 블럭라이트 기능을 갖는 반도체 메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05234365A true JPH05234365A (ja) | 1993-09-10 |
| JP2728829B2 JP2728829B2 (ja) | 1998-03-18 |
Family
ID=19327728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13238992A Expired - Fee Related JP2728829B2 (ja) | 1992-01-10 | 1992-05-25 | ブロックライト機能を持つ半導体メモリ装置 |
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|---|---|
| US (1) | US5365489A (ja) |
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| KR (1) | KR950000503B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5729160A (en) * | 1994-07-20 | 1998-03-17 | Mosaid Technologies Incorporated | Self-timed circuit control device and method |
| JPH0991962A (ja) * | 1995-09-26 | 1997-04-04 | Texas Instr Japan Ltd | アドレスデコーダ |
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| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
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| US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| WO1999019805A1 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Method and apparatus for two step memory write operations |
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| US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198183A (ja) * | 1987-05-21 | 1989-04-17 | Texas Instr Inc <Ti> | 記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807189A (en) * | 1987-08-05 | 1989-02-21 | Texas Instruments Incorporated | Read/write memory having a multiple column select mode |
| US5208775A (en) * | 1990-09-07 | 1993-05-04 | Samsung Electronics Co., Ltd. | Dual-port memory device |
-
1992
- 1992-01-10 KR KR1019920000265A patent/KR950000503B1/ko not_active IP Right Cessation
- 1992-05-01 US US07/877,235 patent/US5365489A/en not_active Expired - Lifetime
- 1992-05-25 JP JP13238992A patent/JP2728829B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0198183A (ja) * | 1987-05-21 | 1989-04-17 | Texas Instr Inc <Ti> | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5365489A (en) | 1994-11-15 |
| JP2728829B2 (ja) | 1998-03-18 |
| KR950000503B1 (ko) | 1995-01-24 |
| KR930017026A (ko) | 1993-08-30 |
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