JP3072247B2

JP3072247B2 - 半導体メモリ装置及びそのカラムゲーティング方法

Info

Publication number: JP3072247B2
Application number: JP7137990A
Authority: JP
Inventors: 哲佑朴; 文會孫; 盛旭鄭
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-06-04
Filing date: 1995-06-05
Publication date: 2000-07-31
Anticipated expiration: 2015-07-31
Also published as: KR0145771B1; KR960002347A; JPH0855472A; US5579280A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、グラフィック(graphic) 用メモリのようにブ
ロック書込(block write) 機能をもったメモリ装置とそ
のカラムゲーティング(column gating) 方法に関する。

【０００２】

【従来の技術】半導体メモリ装置の場合、工程技術及び
設計技術の進歩に伴って集積度が急激に増加しているこ
とは周知事実である。そしてこれと同時に、システムの
多様化に合わせて半導体メモリ装置の多機能化も進行し
てきている。例えば最近では、グラフィックやその他の
用途のためにバイトワイド(byte wide) 化される傾向が
ある。

【０００３】一般的な半導体メモリ装置においてメモリ
セルアレイは、複数のメモリセルアレイブロック（アレ
イブロック）に分割されており、そして、各アレイブロ
ックにデータ入出力のための複数の入出力線（相補対）
がそれぞれ備えられる。通常の読出又は書込では、入力
アドレスに従って選択されるメモリセルに対するアクセ
スデータは、選択された入出力線を通じて処理される。
そして例えば、ビデオＲＡＭ(video RAM) のような特殊
用途向けの半導体メモリ装置では、アレイブロック単位
でデータを書込む機能としてブロック書込(block writ
e) 動作が可能となっている。このブロック書込を行う
際には、特定のセルデータをマスキングするためのカラ
ムマスキング(column masking)が共に行われる。

【０００４】この技術について図面を用いて説明する。
図６のブロック図に、グラフィック用途に使用される半
導体メモリ装置におけるブロック書込機能を説明してあ
る。これに示すのは、バイト単位のカラムマスキングを
独立的に行うブロック書込機能である。この場合の１バ
イトは８ビットであり、データ幅(data width)は×１６
である。

【０００５】アレイブロック２は１単位で２５６Ｋ（Ｋ
＝２¹⁰）のビット容量を有し、従って図示の構成では全
部で２Ｍ（Ｍ＝２²⁰）のビット容量をもつ。そして、こ
の２Ｍビット容量のメモリセルアレイ内のアドレスデコ
ード用に、カラムデコーダ４Ａ，４Ｂが配設されてい
る。カラムデコーダ４Ａは上位(upper) バイトの４つの
単位アレイブロック２のデコーディングを担当し、カラ
ムデコーダ４Ｂは下位(lower) バイトの４つの単位アレ
イブロック２のデコーディングを担当する。これらカラ
ムデコーダ４Ａ，４Ｂのデコーディングと伴にアレイブ
ロック２は、１つおきに（カラムデコーダ４Ａ側から数
えて奇数番目ブロック又は偶数番目ブロックのどちらか
ずつ）活性化される(activated) 。これは例えばハーフ
活性化(half activation) と呼ばれている。

【０００６】各アレイブロック２の両側には、共有タイ
プのデータ入出力線ＩＯが２対ずつ配されている。但
し、上位バイトと下位バイトの境目のアレイブロック２
間では、図７Ｂに示すように非共有タイプの４対のデー
タ入出力線ＩＯを設ける例、図７Ｃに示すように共有タ
イプの２対のデータ入出力線ＩＯを設ける例、のいずれ
の構成も可能である。

【０００７】カラムデコーダ４Ａ，４Ｂの具体的構成
は、図８の回路図に示すようなものとできる。この構成
は、具体的にはカラムデコーディングのためのプリデコ
ーダ(pre-decoder) の構成であって、本願出願人により
１９９４年３月３日付で韓国特許出願された出願番号第
９４−４１２６号に詳しい。図６及び図８を参照すると
分かるようにブロック書込みの場合、よく知られている
ように、書込時のデータ入力バッファ（図示略）を介し
たデータ入力信号Ｄｉｎ（Ｄ０〜Ｄ１５）は、図７に示
すようなカラムゲート８を制御するカラム選択線（信
号）ＣＳＬの活性状態を決定するマスキングデータとな
る。

【０００８】図８の回路において、信号φＢＷ(Block W
rite) ＝論理“ハイ”の場合には伝送制御スイッチの制
御により、アドレス信号ＣＡ０，ＣＡ１，ＣＡ２を利用
する代わりにデータ入力信号Ｄｉｎを受け入れて（図８
中のバーＤ０〜７又はバーＤ８〜１５）、出力される８
個の組合せ信号ＤＣＡ０１２の論理“ハイ”／“ロウ”
を決定する。尚、信号ＤＣＡ０１２は上記特許における
信号ＣＳＬ又は信号ＤＱに相当することになる。従って
この場合のカラムデコーダ４Ａ，４Ｂは、最大８個まで
同時にカラム選択線ＣＳＬを活性化させることができ
る。そして、各１本のデータ入出力線ＩＯに送られたデ
ータは、活性化したカラム選択線ＣＳＬに対応するカラ
ムに接続されたメモリセル全部に書込まれる。即ち、同
じデータが書込まれる。

【０００９】このときの書込データは、書込命令を受け
る前にメモリ装置内のレジスタに予め貯蔵しておいたも
ので、このレジスタは、グラフィック用途に使用される
メモリ装置ではカラーレジスタ(color register)といわ
れる。例えば、ビデオＲＡＭの場合はＬＣＲ(load colo
r register) タイミングで、また、同期式グラフィック
ＤＲＡＭ(synchronous graphic dynamic RAM) の場合は
special ＷＣＢＲタイミングで、データ入力信号Ｄｉｎ
を受け入れてカラーレジスタに貯蔵する。

【００１０】図６に示した例では、×１６で２バイトに
該当するデータ幅を有するので、各バイト（ＤＱ０〜Ｄ
Ｑ７とＤＱ８〜ＤＱ１５）にそれぞれ１つのカラムデコ
ーダブロックを割り当ててカラム方向のマスキングを制
御する。従って、これをカラムマスキングと呼んでい
る。即ち、図６に示したカラムデコーダ４Ａ，Ｂには図
８に示したＤＣＡ０１２のデコーダが含まれており、更
に、ＣＡ３以上のアドレスをデコーディングする部分が
含まれている（ページ深さ：page depth＝２５６＝２⁸
→ＣＡ０〜ＣＡ７）。そして、図６に示すように、各ア
レイブロック２の両側に各２対のデータ入出力線ＩＯを
配置しており、２５６Ｋのアレイブロック２のそれぞれ
について両側から２データＤＱずつの４データＤＱがア
クセスされる。

【００１１】このメモリ装置では、上記のようにアレイ
ブロック２を配置しておいて、上位バイトの組の各アレ
イブロック２（ＤＱ８〜ＤＱ１５）と下位バイトの組の
各アレイブロック２（ＤＱ０〜ＤＱ７）にそれぞれ専用
のカラムデコーダ４Ａ，４Ｂが提供され、互いに独立さ
せてある。そして、上位バイトの組と下位バイトの組と
にそれぞれ１０対のデータ入出力線ＩＯが必要なので、
全部で２０対のデータ入出力線ＩＯが設けられる。上位
／下位バイトの各組内におけるアレイブロック２であれ
ば、図７Ａのように、分離ゲート６を使用することで活
性化と非活性化(inactivated) のアレイブロック２を選
択接続させられるのでデータ入出力線ＩＯを共有できる
が、普通は、上位バイトと下位バイトの境目では両者の
カラム選択線ＣＳＬの制御が異なるので共有できず、図
７Ｂのようにこの間のデータ入出力線ＩＯは４対設けら
れる。従ってデータ入出力線ＩＯは全部で２０対とな
る。但し、図７Ｃに示すように、この境目の部分のデー
タ入出力線ＩＯも共有タイプとする例もある。

【００１２】

【発明が解決しようとする課題】ところで、ブロック書
込を可能とした上記のような構成において、カラムデコ
ーダを１つにまとめたり、データ入出力線を１つでも減
らせれば、それに付随する回路の簡略化等の可能性から
レイアウトにかなり有利である。しかし、カラムデコー
ダをまとめる技術に関しては未だ提案された例はなく、
また、データ入出力線を減少させる技術に関しては図７
Ｃに示したように境目も共有タイプとする例が提案され
ているが、この場合には、境目のデータ入出力線に対す
るカラム選択線が他の部分の２倍になってしまい、接合
負荷(junction loading)が増加するので適しているとは
いえない。

【００１３】そこで、本発明では、レイアウト設計によ
り有利な効果的バイト単位のマスクキングが行えるカラ
ムゲーティング方法を提供し、カラムデコーダをまとめ
られ、そして接合負荷を問題とせずに最小限のデータ入
出力線ですませられるようになった半導体メモリ装置を
提供しようとするものである。

【００１４】

【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリセルアレイを複数のアレイブ
ロックに分割形成してその各アレイブロックの両側にデ
ータ入出力線を配設し、少なくとも２バイト単位で読出
及び書込を行えるブロック書込機能を有した半導体メモ
リ装置のカラムゲーティング方法において、１つおきに
アレイブロックの活性化論理を等しくすると共にアレイ
ブロック１つおきに上位及び下位バイト両方の対応ビッ
トを順に割り振り、且つ活性化論理の異なるアレイブロ
ックどうしでビット構成が互いに等しくなるようにする
ことを特徴とする。

【００１５】このようなカラムゲーティング方法による
データアクセスが可能な半導体メモリ装置として、本発
明では、複数のアレイブロックを分割形成してなるメモ
リセルアレイと、各アレイブロックの両側に配設したデ
ータ入出力線と、メモリセルアレイの片側に設けられ、
ブロック書込でデータ入力信号によりアドレスデコーデ
ィングを行うカラムデコーダと、活性化論理が異なり且
つ対応ビットの異なるブロックアレイ間のデータ入出力
線に設けられてデータ経路を選択する選択スイッチ手段
と、を備えてなることを特徴とする半導体メモリ装置を
提供する。

【００１６】具体的には、少なくとも２バイト単位でデ
ータの読出及び書込を行えるブロック書込機能を有した
半導体メモリ装置において、２バイト中の上位バイトを
指定するカラムアドレスの入力に応答してアクセスされ
るビットと２バイト中の下位バイトを指定するカラムア
ドレスの入力に応答してアクセスされるビットとを混在
させた単位アレイブロックと、１種類のカラムアドレス
の入力に応答して活性化される少なくとも２本のカラム
選択線と、この少なくとも２本のカラム選択線をそれぞ
れ別途に制御するための制御手段と、を備え、前記上位
バイト及び下位バイトをそれぞれ指定するカラムアドレ
スの入力に応答して前記単位アレイブロックに混在する
上位バイト用ビット及び下位バイト用ビットがすべて出
力されるようになっていることを特徴とする。

【００１７】また、少なくとも２バイト単位でデータの
読出及び書込を行えるブロック書込機能を有した半導体
メモリ装置において、２バイト中の上位バイトを指定す
るカラムアドレスの入力に応答してアクセスされるビッ
トと２バイト中の下位バイトを指定するカラムアドレス
の入力に応答してアクセスされるビットとを混在させた
第１単位アレイブロックと、この第１単位アレイブロッ
クと同じビット構成の第２単位アレイブロックと、これ
ら第１単位アレイブロックと第２単位アレイブロックと
の間に形成されて第１単位アレイブロック及び第２単位
アレイブロックに共有される第１データ入出力線と、第
１単位アレイブロックを挟んで第１データ入出力線の反
対側に形成され、少なくとも第１単位アレイブロックの
ビットを伝送する第２データ入出力線と、第２単位アレ
イブロックを挟んで第１データ入出力線の反対側に形成
され、少なくとも第２単位アレイブロックのビットを伝
送する第３データ入出力線と、第１単位アレイブロック
と第２単位アレイブロックを選択的に指定するブロック
選択アドレスの入力に応答して第２データ入出力線と第
３データ入出力線を選択的にスイッチングする選択スイ
ッチ手段と、１種類のカラムアドレスの入力に応答して
上位バイト用ビット及び下位バイト用ビットを第１、第
２、第３データ入出力線を通じて伝送させるためのカラ
ム選択線と、を備えることを特徴とし、そしてこの構成
でのカラムゲーティング方法において、第１単位アレイ
ブロックの活性化時、第１データ入出力線と第２データ
入出力線対とを通じて上位バイト用ビット及び下位バイ
ト用ビットがそれぞれアクセスされるようにすることを
特徴とする。

【００１８】或いは、少なくとも２バイト単位でデータ
の読出及び書込が行えるブロック書込機能を有した半導
体メモリ装置であって、２バイト中の上位バイトを指定
するカラムアドレスの入力に応答してアクセスされるビ
ットと２バイト中の下位バイトを指定するカラムアドレ
スの入力に応答してアクセスされるビットとを混在させ
た単位アレイブロックを多数形成したメモリセルアレイ
と、このメモリセルアレイ上で所定方向に伸張して形成
され、所定の第１カラムアドレスの組合入力に応答して
上位バイト用ビットのゲーティングを担当する第１カラ
ム選択線と、この第１カラム選択線と同じ方向に平行に
伸張して形成され、第１カラムアドレスの組合入力に応
答して下位バイト用ビットのゲーティングを担当する第
２カラム選択線と、第１カラム選択線を活性化させるた
めの第１カラムデコーダと、第２カラム選択線を活性化
させるための第２カラムデコーダと、第１カラムアドレ
スの組合入力及び下位バイト用ビットをマスキングする
ための第１マスキングデータを入力とする第１カラムプ
リデコーダと、第１カラムアドレスの組合入力及び上位
バイト用ビットをマスキングするための第２マスキング
データを入力とする第２カラムプリデコーダと、を備え
た半導体メモリ装置のカラムゲーティング方法におい
て、同一のカラムアドレスの入力に対応して上位バイト
用ビット及び下位バイト用ビットを少なくとも同時にア
クセスし、ブロック書込でバイト単位のマスキングを少
なくとも遂行するようにすることを特徴とする。

【００１９】

【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。尚、図中の同じ部分には可能
な限り同じな符合を付して説明する。

【００２０】『カラムゲーティング方法』は、各単位ア
レイブロックに対するアクセスに際し、アドレス信号又
はデータ入力に応答してデータ入出力を行うアドレスを
選択するにあたってのデコーディング方法を意味する。
また、『データ』や『ビット』が使用されるが、これは
最終的にはメモリセルに記憶されるセルデータの意味を
もつ。

【００２１】図１のブロック図は、本発明によるカラム
ゲーティング方法に従って構成したアレイブロック２−
１〜２−８及びカラムデコーダ４を説明している。尚、
当該技術分野で通常の知識を有する者ならば、本発明に
よる半導体メモリ装置及びそのカラムゲーティング方法
が図示の例に限られるものではないことは容易に理解で
きるであろう。

【００２２】この例では、バイトワイド用メモリとして
×１６のデータ幅の２バイト（この場合バイトを画素：
pixcl ともいう）構成となっており、メモリセルアレイ
は２５６Ｋ単位のアレイブロック２−ｊ（ｊ＝１〜８）
の８個に分割され、全部で２Ｍビット容量を有してい
る。当然ながら、２Ｍビットのメモリセルは行（ロー）
と列（カラム）のマトリックス状に集積されている。そ
して、８個のアレイブロック２−ｊの各左右両側に、２
対ずつデータ入出力線ＩＯ（相補対）が配設されてい
る。また、８個のアレイブロック２−ｊは、１つのグル
ープとしたカラムデコーダ４によるデコーディングでア
ドレス選択されるようになっており、従って、各アレイ
ブロック２−ｊ内には、上位バイトのビットと下位バイ
トのビットとが混在している。

【００２３】即ち、図中一番左端のアレイブロック２−
１には、下位バイト用ビットＤＱ０，ＤＱ１と上位バイ
ト用ビットＤＱ８，ＤＱ９とが混在しており、また図中
左から２番目のアレイブロック２−２には、アレイブロ
ック２−１と同位ビットが混在し、アレイブロック２−
１の活性化論理と反対にされている。図中左から３番目
のアレイブロック２−３は、下位バイト用ビットＤＱ
２，ＤＱ３と上位バイト用ビットＤＱ１０，ＤＱ１１と
のビット構成で、図中左から４番目のアレイブロック２
−４もアレイブロック２−３と同じビット構成とされ、
その活性化論理を反対にしてある。図中左から５番目の
アレイブロック２−５は、下位バイト用ビットＤＱ４，
ＤＱ５と上位バイト用ビットＤＱ１２，ＤＱ１３とのビ
ット構成で、図中左から６番目のアレイブロック２−６
もアレイブロック２−５と同じビット構成とされ、その
活性化論理を反対にしてある。右から２番目のアレイブ
ロック２−７は、下位バイト用ビットＤＱ６，ＤＱ７と
上位バイト用ビットＤＱ１４，ＤＱ１５とのビット構成
で、一番右端のアレイブロック２−８もアレイブロック
２−７と同じビット構成とされ、その活性化論理を変え
てある。

【００２４】この構成から分かるように、アレイブロッ
ク２−ｊの活性化は、インターリーブ(interleave)方式
のハーフ活性化になっている。つまり、図中一番左側の
アレイブロック２−１を基準として、奇数番目のアレイ
ブロック２−ｊとその右隣の偶数番目のアレイブロック
２−ｊのビット構成を互いに同じにしてある。言い換え
ると、アレイブロックは、１つおきに活性化論理を等し
くすると共に１つおきに上位及び下位バイト両方の対応
ビットを順に割り振り且つ活性化論理が逆になるアレイ
ブロックどうしでビット構成が互いに等しくなるように
したデコーディング形式で配列されることになる。

【００２５】このようなカラムゲーティング方法では、
各アレイブロック２−ｊのデータ入出力を担当するカラ
ム選択線（信号）ＣＳＬは、上位バイト用ビットの入出
力を制御するための信号ＣＳＬｉupper （ｉ＝０〜２５
５）と、下位バイト用ビットの入出力を制御するための
信号ＣＳＬｉlower と、をもつことにする。また、図１
に示すビット構成に基づいて適切にメモリ外部とアクセ
スが行え、各ビットＤＱ０〜１５が常に対応するデータ
経路で入出力可能なように、例えば各ビットは決められ
た対応入出力パッド（図示略）で常に入出力されるよう
にしておく必要がある。

【００２６】図１中下部には、ハーフ活性化に沿ってそ
の対応出力を示している。つまり、斜線を引いた奇数番
目のアレイブロック又は偶数番目のアレイブロックが選
択的に活性化されても、同じ組み合わせの上位バイト用
ビット及び下位バイト用ビットが対応出力される。そし
て、ブロック書込時の効果的なバイト単位のマスキング
を実現するために、アレイブロック２−ｊの配置におい
て上位(upper) バイトと下位(lower) バイトに該当する
ブロックを混在させて配置することにより、データ入出
力線ＩＯを減少させ、カラムデコーダでは、組合せ信号
ＤＣＡ０１２のみ画素当たり１個ずつ割り当て、残りの
カラムアドレスのプリデコーダは共有とする（これは図
５から容易に理解できる）。本発明による方法に沿って
ブロック書込動作を実現する場合、データ入出力線ＩＯ
の数を最小限に抑えて効果的にブロック書込動作を遂行
できる。

【００２７】各アレイブロック間のカラムゲートには図
７Ａのような共有タイプを全部に使用できるので、結合
負荷については問題なく、そしてアレイブロック数を考
慮して最小限のデータ入出力線ＩＯを備えればすむこと
になる。つまり、効率的なバイト単位のマスキングを実
現でき、レイアウト設計が容易になっている。

【００２８】図２に、１つのアレイブロック２−ｊ内部
のビット配列について一例を示している。この図２に
は、図１中の一番左端のアレイブロック２−１を代表的
に示す。図中上からビットＤＱ８相当のビット、そのす
ぐ下にビットＤＱ９相当のビット、そしてその下にビッ
トＤＱ０相当のビット、そのすぐ下にビットＤＱ１相当
のビット……の順に、全部で２５６束になるまで反復配
列してある。更に、上位バイト用ビットＤＱ８，９のカ
ラムゲーティングのための上位カラム選択信号ＣＳＬｉ
upper で、ビットＤＱ８，ＤＱ９のデータ入出力線ＩＯ
に対する入出力を制御する。また、下位バイト用ビット
ＤＱ０，１のカラムゲーティングのための下位カラム選
択信号ＣＳＬｉlower で、ビットＤＱ０，ＤＱ１のデー
タ入出力線ＩＯに対する入出力を制御する。例えば、上
位カラム選択信号ＣＳＬ０upper は図２中の一番上側に
位置する上位バイト用ビットＤＱ８，ＤＱ９のビット入
出力を制御する。そして、下位カラム選択信号ＣＳＬ０
lower は図２中の一番上側の下位バイト用ビットＤＱ
０，ＤＱ１のビット入出力を制御する。このような構成
が、図１中の左から２番目のアレイブロック２−２でも
同じく形成されており、またその他のアレイブロック２
−３〜２−８でも入出力ビットは異なるが、同様にされ
ている。尚、ビットの配列順は、例えば、下位バイト用
ビットが先にくるように逆順にすることも勿論可能であ
る。

【００２９】図３は、上記構成のハーフ活性化に従った
各アレイブロック２−ｊのデータ経路の例を示してい
る。即ち、対応ビットの異なるアレイブロックとの共有
となるデータ入出力線ＩＯについては、選択スイッチ手
段としてマルチプレクサ１８ａ，１８ｂ，１８ｃ，１８
ｄを設けておき、ハーフ活性化時に各ビット用に決めら
れたパッドで入出力を行えるようにしてある。この図３
には、アレイブロック２−ｊ中の奇数番目のアレイブロ
ック２−１，２−３，…が活性化される場合を示してい
る。

【００３０】対応ビットの同じアレイブロック２−１と
アレイブロック２−２との共有に係るデータ入出力線対
ＩＯは、ハーフ活性化で、アレイブロック２−１或いは
アレイブロック２−２のどちらが選択されても常にビッ
トＤＱ８，ＤＱ９の入出力であるから、選択の必要はな
い。これは、対応ビットの同じであるアレイブロック２
−３とアレイブロック２−４との共有に係るデータ入出
力線対ＩＯでも同様であり、ハーフ活性化で、どちらの
選択であっても常にビットＤＱ１０，ＤＱ１１の入出力
である。従って、これらのデータ入出力線対ＩＯについ
ては選択スイッチ手段は不要であり、データ入出力線対
ＩＯをそのままセンスアンプ１６につないで感知増幅を
行える。

【００３１】一方、対応ビットの異なるアレイブロック
２−２とアレイブロック２−３との共有に係るデータ入
出力線対ＩＯや、アレイブロック２−４とアレイブロッ
ク２−５（図３ではこれ以降図示略）との共有に係るデ
ータ入出力線ＩＯについては、決められた対応データ経
路を通すために経路選択用の選択スイッチ手段が設けて
ある。具体的に説明すると、ハーフ活性化で偶数番目の
アレイブロックをマスクキングしている場合に、アレイ
ブロック２−１でアクセスされるべきビットＤＱ０，Ｄ
Ｑ１が、アレイブロック２−２とアレイブロック２−３
の共有データ入出力線ＩＯでもアクセスされると、ビッ
トＤＱ２，ＤＱ３のアクセスが行えなくなる。そこで、
マルチプレクサ１８ｂをＯＦＦ、マルチプレクサ１８ｃ
をＯＮにしてビットＤＱ２，ＤＱ３用の入出力パッドへ
当該データ入出力線ＩＯを接続し、データアクセスを行
う。この逆に、ハーフ活性化で奇数番目のアレイブロッ
クをマスキングする場合には、アレイブロック２−１の
ビットＤＱ０，ＤＱ１用のデータ入出力線ＩＯでデータ
アクセスがあってはならず、アレイブロック２−２とア
レイブロック２−３との共有データ入出力線対ＩＯを通
じてビットＤＱ０，ＤＱ１のデータがアクセスされなけ
ればならない。従って、マルチプレクサ１８ａ，１８ｃ
をＯＦＦ、マルチプレクサ１８ｂ，１８ｄをＯＮにして
データ経路を選択する。

【００３２】即ち、奇数番目のアレイブロック活性化時
はマルチプレクサ１８ａ，１８ｃが活性化、マルチプレ
クサ１８ｂ，１８ｄが非活性化となり、アレイブロック
２−１のビットＤＱ０，ＤＱ１はマルチプレクサ１８ａ
を介してアクセスされ、アレイブロック２−３のビット
ＤＱ２，ＤＱ３はマルチプレクサ１８ｃを介してアクセ
スされる。一方、偶数番目のアレイブロック活性化時
は、マルチプレクサ１８ａ，１８ｃが非活性化、マルチ
プレクサ１８ｂ，１８ｄが活性化となり、アレイブロッ
ク２−２のビットＤＱ０，ＤＱ１はマルチプレクサ１８
ｂを介してアクセスされ、アレイブロック２−４のビッ
トＤＱ２，ＤＱ３はマルチプレクサ１８ｄを介してアク
セスされる。これにより、各アレイブロック２−ｊごと
のビットは、図１中下部に示したようにアクセス可能と
なる。

【００３３】このようにして、結合負荷を解消したうえ
で、データ入出力線ＩＯの数を減少させられることは容
易に理解できるであろう。尚、マルチプレクサと称して
いるのは、マルチプレクサ１８ａ，１８ｂで単位回路構
成とできるので、この場合には多入力−１出力となるか
らである。

【００３４】図４は、マルチプレクサ１８ａの具体例を
代表的に示した回路図である。この他のものも同様に実
施できる。このマルチプレクサ１８ａは、ＣＭＯＳ形の
伝送ゲート(transmission gate) ＴＧ１，ＴＧ２を利用
した構成である。データ入出力線対ＩＯは勿論相補対で
あるが、簡略化して示してある。この例では制御信号と
してアドレス信号ＲＡバー８が使用されているが、これ
はローアドレスで、アレイブロック２−ｊのブロック選
択に関連するブロック選択アドレスである。

【００３５】図５に、カラム選択線ＣＳＬを制御する制
御手段であるカラムデコーダ４の詳細をブロック図で示
し、次に具体例を説明する。カラムデコーダ４は、プリ
デコード部(pre-decoder) 及びこのプリデコード部の出
力を更にデコーディングするデコード部(decoder) を有
する。プリデコード部の中で、組合せ信号ＤＣＡ０１２
を出力する部分は図８と同様構成にできる。また、その
他各ブロックの具体的回路構成も多様な構成が可能な通
常の回路であり、この回路構成に本発明の要旨があるも
のではないので、その説明については省略する。

【００３６】カラム選択線ＣＳＬは機能的に上位カラム
選択線ＣＳＬｉupper と下位カラム選択線ＣＳＬｉlowe
r とに分けられ、ノーマルの読出／書込ではアドレス信
号ＣＡ０〜ＣＡ７のデコーディングにより両者を同時に
選択可能である。そして、ブロック書込では、データ入
力信号Ｄ０〜Ｄ７（第１マスキングデータ），Ｄ８〜Ｄ
１５（第２マスキングデータ）とアドレス信号ＣＡ３〜
ＣＡ７のデコーディングにより、カラム選択線ＣＳＬｉ
upper ，ＣＳＬｉlower がそれぞれ別々に選択される。
そして、カラム選択線ＣＳＬｉupper ，ＣＳＬｉlower
は各アレイブロック２−ｊに平行であり、２５６Ｋ単位
のアレイブロックの該当カラム選択線ＣＳＬになってい
る。即ち、同じカラムアドレスのデコーディングで選択
されるカラム選択線ＣＳＬを複数（本実施例では２本）
備え、ブロック書込のように特別な場合は、その複数の
カラム選択線ＣＳＬを同じ状態にデコーディングしない
ことも可能な方法を使用したものである。

【００３７】また、図５のカラムデコーダ４で、アドレ
ス信号ＣＡ３〜ＣＡ７のデコーディング回路は、従来の
ように２つのカラムデコーダをメモリセルアレイの両側
に配置する場合には当然それぞれに必要であったもの
が、カラムデコーダをアレイの片側に１つにまとめたこ
とで１回路ですむことになる。これにより集積性が向上
している。また、同じ機能の回路を１か所にまとめられ
るので、設計上でも有利で効率的レイアウトを行える。

【００３８】ここに説明した実施例は、この発明の技術
思想に立脚して実現した最適例であるが、この他にも多
様な実施形態が可能であることは勿論である。例えば、
×１６に限らずとも、×３２等のより広いデータ幅のバ
イトワイドタイプにも適用可能であることは、特に説明
するまでもないであろう。

【００３９】

【発明の効果】以上述べてきたように本発明によれば、
レイアウトにより有利な効果的バイト単位のマスキング
を行えるカラムゲーティング方法が提供され、それによ
り、結合負荷の問題を解消したうえでアレイブロック数
を考慮して最小限のデータ入出力線を備えればすむ、つ
まりデータ入出力線数を減少させられ、また、カラムデ
コーダをアレイの片側に１つにまとめて１回路ですませ
られるようになる。従って、同じ機能の回路を１か所に
まとめられるので、設計上でも有利で効率的レイアウト
を行え、集積性が向上する。本発明は特に、グラフィッ
ク用メモリ関連回路でその効果を発揮できるものであ
る。

【図面の簡単な説明】

【図１】本発明に係る半導体メモリ装置のメモリセルア
レイ要部を概略的に示したブロック図。

【図２】図１のメモリ装置におけるアレイブロック内部
のビット配列の一例を示した説明図。

【図３】図１のメモリ装置においてハーフ活性化した場
合の各アレイブロックのデータ経路を示した説明図。

【図４】図３中のマルチプレクサ１８の具体例を示した
回路図。

【図５】図１のメモリ装置におけるカラムデコーダ４の
構成例を示すブロック図。

【図６】従来技術に係る半導体メモリ装置のメモリセル
アレイ要部を示したブロック図。

【図７】アレイブロックとデータ入出力線との間の接続
選択を行うカラムゲート回路の例を示した回路図。

【図８】カラムデコーダを構成するカラム用プリデコー
ダの例を示した回路図。

【符号の説明】

２−１〜２−８アレイブロック４カラムデコーダ１６センスアンプ（ＳＡ）１８ａ〜ｄマルチプレクサ（選択スイッチ手段）ＤＱ０〜７下位バイト用ビット（データ入力信号）ＤＱ８〜１５上位バイト用ビット（データ入力信号）ＩＯデータ入出力線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4063

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルアレイを複数のアレイブロッ
クに分割形成してその各アレイブロックの両側にデータ
入出力線を配設し、少なくとも２バイト単位で読出及び
書込を行えるブロック書込機能を有した半導体メモリ装
置のカラムゲーティング方法において、１つおきにアレイブロックの活性化論理を等しくすると
共にアレイブロック１つおきに上位及び下位バイト両方
の対応ビットを順に割り振り、且つ活性化論理の異なる
アレイブロックどうしでビット構成が互いに等しくなる
ようにし、そして、活性化したアレイブロックに対し同
一のカラムアドレスの入力に対応して上位バイト用ビッ
ト及び下位バイト用ビットを少なくとも同時にアクセス
し、ブロック書込でバイト単位のマスキングを少なくと
も遂行するようにしたことを特徴とするカラムゲーティ
ング方法。
【請求項２】少なくとも２バイト単位でデータの読出
及び書込を行えるブロック書込機能を有した半導体メモ
リ装置において、２バイト中の上位バイトを指定するカラムアドレスの入
力に応答してアクセスされるビットと２バイト中の下位
バイトを指定するカラムアドレスの入力に応答してアク
セスされるビットとを混在させた単位アレイブロック
と、１種類のカラムアドレスの入力に応答して活性化さ
れる少なくとも２本のカラム選択線と、この少なくとも
２本のカラム選択線をそれぞれ別途に制御するための制
御手段と、を備え、前記上位バイト及び下位バイトをそ
れぞれ指定するカラムアドレスの入力に応答して前記単
位アレイブロックに混在する上位バイト用ビット及び下
位バイト用ビットがすべて出力されるようになっている
ことを特徴とする半導体メモリ装置。
【請求項３】制御手段は、カラムアドレスの入力に応
答して上位バイトを指定するためのカラム選択線を活性
化させる第１のカラムデコーダと、前記カラムアドレス
の入力に応答して下位バイトを指定するためのカラム選
択線を活性化させる第２のカラムデコーダと、を含んで
なるカラムデコーダで構成される請求項２記載の半導体
メモリ装置。
【請求項４】少なくとも２バイト単位でデータの読出
及び書込が行えるブロック書込機能を有した半導体メモ
リ装置であって、２バイト中の上位バイトを指定するカ
ラムアドレスの入力に応答してアクセスされるビットと
２バイト中の下位バイトを指定するカラムアドレスの入
力に応答してアクセスされるビットとを混在させた単位
アレイブロックを多数形成したメモリセルアレイと、こ
のメモリセルアレイ上で所定方向に伸張して形成され、
所定の第１カラムアドレスの組合入力に応答して上位バ
イト用ビットのゲーティングを担当する第１カラム選択
線と、この第１カラム選択線と同じ方向に平行に伸張し
て形成され、第１カラムアドレスの組合入力に応答して
下位バイト用ビットのゲーティングを担当する第２カラ
ム選択線と、第１カラム選択線を活性化させるための第
１カラムデコーダと、第２カラム選択線を活性化させる
ための第２カラムデコーダと、第１カラムアドレスの組
合入力及び下位バイト用ビットをマスキングするための
第１マスキングデータを入力とする第１カラムプリデコ
ーダと、第１カラムアドレスの組合入力及び上位バイト
用ビットをマスキングするための第２マスキングデータ
を入力とする第２カラムプリデコーダと、を備えた半導
体メモリ装置のカラムゲーティング方法において、同一のカラムアドレスの入力に対応して上位バイト用ビ
ット及び下位バイト用ビットを少なくとも同時にアクセ
スし、ブロック書込でバイト単位のマスキングを少なく
とも遂行するようにしたことを特徴とするカラムゲーテ
ィング方法。