JP2938706B2 - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2938706B2
JP2938706B2 JP5084591A JP8459193A JP2938706B2 JP 2938706 B2 JP2938706 B2 JP 2938706B2 JP 5084591 A JP5084591 A JP 5084591A JP 8459193 A JP8459193 A JP 8459193A JP 2938706 B2 JP2938706 B2 JP 2938706B2
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崇行 宮元
毅 梶本
久 岩本
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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  • Memory System (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、外部から周期的に与えられるクロック信号に
同期して外部信号の取込を行なう同期型半導体記憶装置
に関する。より特定的には、この発明はリフレッシュ動
作を必要とする同期型ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】マイクロプロセッサ（ＭＰＵ）は近年ま
すます高速化されてきている。一方、主記憶として用い
られるダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと称す）は高速化されてきてはいるもの
の、その動作速度は依然ＭＰＵの動作速度に追随するこ
とができない。このため、ＤＲＡＭのアクセスタイムお
よびサイクルタイムがボトルネックとなり、システム全
体の性能が低下するということがよくいわれる。
【０００３】システムの性能を向上させるために、ＤＲ
ＡＭとＭＰＵとの間に、高速のスタティック・ランダム
・アクセス・メモリ（ＳＲＡＭと以後称す）からなるキ
ャッシュメモリと呼ばれる高速メモリを配置する手法が
よく用いられる。キャッシュメモリに使用頻度の高いデ
ータを格納しておき、ＭＰＵが必要とするデータがキャ
ッシュメモリ内に記憶されている場合には高速のキャッ
シュメモリへアクセスする。キャッシュメモリにＭＰＵ
が要求するデータがないときのみＤＲＡＭへアクセスす
る。使用頻度の高いデータが高速のキャッシュメモリに
格納されているため、ＤＲＡＭへのアクセス頻度が大幅
に低減され、これによりＤＲＡＭのアクセスタイムおよ
びサイクルタイムの影響を排除してシステムの性能を向
上させる。
【０００４】このキャッシュメモリを用いる方法は、Ｓ
ＲＡＭがＤＲＡＭに比べて高価であるため、パーソナル
コンピュータなどの比較的安価な装置には適していな
い。したがって、安価なＤＲＡＭを用いてかつシステム
の性能を向上させることが求められている。
【０００５】ＭＰＵとＤＲＡＭとを単に同期動作させる
だけであれば、ＤＲＡＭへシステムクロックを与え、こ
のシステムクロックに同期してＤＲＡＭを動作させれば
よい。ＤＲＡＭをシステムクロック信号に同期して動作
させる構成は、ハラによる米国特許第５０８３２９６号
に示されている。
【０００６】ハラのＤＲＡＭは、クロック信号ＣＬＫに
同期してチップセレクト信号／ＣＳおよびライトイネー
ブル信号／ＷＥをラッチする。ラッチされたチップセレ
クト信号／ＣＳが活性状態にありＤＲＡＭが選択された
ことを示している場合、クロック信号に同期して内部Ｒ
ＡＳ信号および内部ＣＡＳ信号が発生される。内部ＲＡ
Ｓ信号および内部ＣＡＳ信号に応答してアドレス信号を
ラッチして内部行アドレス信号および内部列アドレス信
号を生成する。データの入出力もクロック信号ＣＬＫに
同期して行なわれる。
【０００７】ハラは、ＤＲＡＭをクロック同期動作させ
ることにより、ＤＲＡＭをロウアドレスストローブ信号
ＲＡＳ、コラムアドレスストローブ信号ＣＡＳなどの制
御信号で動作させる際に生じるタイミングのずれなどの
問題の解決を図っている。
【０００８】
【発明が解決しようとする課題】上述のハラのＤＲＡＭ
は、単にＤＲＡＭをクロック同期動作させることのみを
意図している。アドレス信号はクロック信号ＣＬＫに同
期して発生された内部ＲＡＳ信号および内部ＣＡＳ信号
によりラッチされている。比較的低速のクロック信号か
または十分なセットアップ時間およびホールド時間のマ
ージンを有するアドレス信号であれば外部アドレス信号
に応答して所望の内部アドレス信号を生成することがで
きる。
【０００９】しかしながら、クロック信号ＣＬＫが高速
であるか、またはアドレス信号のセットアップ時間およ
びホールド時間のマージンが少ない場合、内部ＲＡＳ信
号およびＣＡＳ信号が発生された場合内部アドレス信号
がすでに無効状態に移行していることが生じる。したが
って、このハラのＤＲＡＭは高速のクロック信号に同期
して動作させることはできない。すなわち、高速のＭＰ
Ｕに対する高速の主記憶として利用できない。
【００１０】また、このハラのＤＲＡＭは、内部構成と
しては通常の標準ＤＲＡＭと同様の構成を備えており、
外部制御信号およびデータ入出力部分にのみクロックで
動作するラッチ回路が設けられているだけである。
【００１１】一方、米国ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｕｎｃｉｌ）は、高速ＭＰＵのための主記憶とし
てクロック信号に同期して動作する同期型ＤＲＡＭ（シ
ンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す）を採用
し、このＳＤＲＡＭの仕様の標準化作業を現在行なって
いる。未だ、この標準仕様の詳細については明らかにさ
れていない。日経エレクトロニクス、１９９２年２月３
日号の第８５頁の記事によると、次の構成が提案されて
いる： （１） 周期１０ないし１５ｎｓ（ナノ秒）のクロック
信号で同期をとる。
【００１２】（２） 最初のランダム・アクセスでは、
行アドレス信号入力後４ないし６クロックでデータをア
クセスする。その後、１クロックごとに連続するアドレ
スのデータをアクセスすることかできる。
【００１３】（３） チップ内回路をパイプライン動作
させ、またシリアル入出力バッファをデータ入出力部に
設けてアクセス時間を短縮する。
【００１４】この上述の構成は単に案だけであり、具体
的にどのようにこれらを実現するかについては何ら述べ
られていない。
【００１５】それゆえ、この発明の目的は、新規な構成
の高速動作するＳＤＲＡＭを提供することである。
【００１６】この発明の他の目的は、チップ占有面積の
小さいＳＤＲＡＭを提供することである。
【００１７】
【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、各々が互いに活性化およびプリチャー
ジ動作を独立して実行することのできる複数のバンクに
分割されたメモリセルアレイと、複数のバンク各々に対
応して設けられ、対応のバンクへの書込データを格納す
るための複数の書込データレジスタ手段と、複数のバン
クの各々に対応して設けられ、対応のバンクからの読出
データを格納するための複数の読出データレジスタ手段
を備える。
【００１８】請求項２に係る同期型半導体記憶装置は、
請求項１記載の半導体記憶装置においてさらに、一度に
入力または出力することのできるデータ入出力数を設定
するためのデータ入出力数設定手段と、このデータ入出
力数設定手段により設定されたデータ入出力数情報に従
って複数のバンクの数を設定する手段とを備える。
【００１９】請求項３に係る半導体記憶装置は、請求項
１記載の同期型半導体記憶装置においてさらに、連続し
てアクセスすることのできるビット数を示すラップ長を
設定するためのラップ長設定手段と、このラップ長設定
手段により設定されたラップ長情報に従ってバンクの数
を設定するバンク数設定手段とを備える。
【００２０】請求項４に係る半導体記憶装置は、所定ビ
ット数だけ連続してデータを書込む連続書込動作が可能
であり、この連続書込動作時において、外部から与えら
れる書込禁止信号に応答して、連続データのうちの書込
が禁止されるビット位置を記憶するマスクレジスタ手段
と、この連続書込において与えられた書込データを順次
格納するためのライトレジスタ手段と、マスクレジスタ
手段に格納されたマスクビット位置情報に従ってライト
レジスタ手段の書込データを選択されたメモリセルへ書
込む書込手段とを備える。
【００２１】請求項５に係る同期型半導体記憶装置は、
書込許可信号の活性化に応答して入力データに従って発
生された書込データを順次格納する書込データレジスタ
手段と、この書込データレジスタ手段に予め定められた
数のデータが書込まれたか否かを判別する判別手段と、
この判別手段の出力と書込制御信号とに応答して書込デ
ータレジスタ手段に格納されたデータを選択されたメモ
リセルへ書込むデータ書込手段を備える。このデータ書
込手段は、判別手段の出力が予め定められた数のデータ
が書込まれたことを示すことまたはこの予め定められた
数のデータが書込まれていないことを示しかつ書込許可
信号が不活性状態へ移行することに応答して書込データ
レジスタ手段に格納されたデータを選択されたメモリセ
ルへ書込む。
【００２２】請求項６に係る同期型半導体記憶装置は、
複数のメモリセルと各々に１行のメモリセルが接続され
るワード線と各々に１列のメモリセルが接続される複数
のビット線対とを有するメモリセルアレイと、書込許可
信号に応答して、このメモリセルアレイの活性化タイミ
ングをデータ書込時とデータ読出時とで異ならせる手段
を備える。この異ならせるための手段は、書込許可信号
が活性状態にありデータ書込を示している場合にはデー
タ読出時のそれよりも遅らせるタイミング遅延手段を含
む。
【００２３】請求項７に係る同期型半導体記憶装置は、
請求項６の半導体記憶装置において、さらに、入力デー
タに従って発生される書込データを順次格納するための
書込データレジスタ手段と、書込許可信号に応答して、
メモリセルアレイの活性化前に書込データレジスタ手段
へ書込データを順次格納する格納手段と、この書込デー
タレジスタ手段への所定数の書込データの格納またはこ
の書込データレジスタ手段がデータフル状態となったと
きに書込データレジスタ手段の格納データをメモリセル
アレイの選択されたメモリセルへ伝達する書込手段をさ
らに備える。
【００２４】請求項８に係る半導体記憶装置は、一連の
パルス列からなる外部から与えられるクロック信号に同
期して外部からの行アドレスストローブ信号を取込んで
第１の内部行アドレスストローブ信号を生成する手段
と、このクロック信号と外部行アドレスストローブ信号
とに応答して第２の行アドレスストローブ信号を生成す
る手段を含む。第２の内部行アドレスストローブ信号は
第１の内部行アドレスストローブ信号より早いタイミン
グで発生される。
【００２５】請求項８に係る半導体記憶装置はさらに、
この第２の内部行アドレスストローブ信号に応答してア
ドレス信号を取込んで内部行アドレス信号を発生する手
段と、第１の内部行アドレスストローブ信号に応答して
内部行アドレス信号をデコードしてメモリセルアレイの
行を選択する信号を発生する行デコード手段を備える。
【００２６】請求項９に係る半導体記憶装置は、複数の
メモリセルがマトリックス状に配列されたメモリセルア
レイと、各々にこのメモリセルアレイの１行のメモリセ
ルが接続される複数のワード線と、各々にメモリセルア
レイの１列のメモリセルが接続される複数対のビット線
とを含む。このメモリセルアレイは、ワード線を低抵抗
の導電層に接続するためのワード線シャント領域を有す
る。
【００２７】請求項９に係る半導体記憶装置はさらに、
このワード線シャント領域にビット線対と平行に配置さ
れかつメモリセルアレイにわたって延びるデータバス
と、列アドレス信号をデコードしてメモリセルアレイの
列を選択する信号を生成する列デコード手段と、ビット
線対と平行に配置され、列デコード手段からの列選択信
号が伝達される複数の列選択線と、各ビット線対に設け
られ、列選択線上の信号に応答して対応のビット線対を
データバスへ接続する列選択スイッチ手段と、データバ
スとデータビットの授受を行なうための複数のデータ入
出力端子とを含む。１本の列選択線は、データ入出力端
子の数と同数のビット線対を同時に選択する。同時に選
択されたビット線対は各々異なるデータ入出力端子に対
応する。
【００２８】請求項１０に係る半導体記憶装置は、複数
のメモリセルがマトリックス状に配列されたメモリセル
アレイと、このメモリセルアレイの１行のメモリセルが
各々に接続される複数のワード線と、メモリセルアレイ
の１列のメモリセルが各々に接続される複数対のビット
線と、複数のデータ入出力端子と、この複数のデータ入
出力端子と信号の授受を行なうためのデータバスと、列
アドレス信号をデコードしてメモリセルアレイの列を選
択する信号を生成する列デコード手段と、この列デコー
ド手段からの列選択信号が伝達される複数の列選択線
と、各ビット線対に対して設けられ、列選択線上の信号
に応答して対応のビット線対をデータバスへ接続する列
選択スイッチ手段を含む。
【００２９】この列デコード手段は複数の列選択線を同
時に選択状態とし、かつ各列選択線は複数対のビット線
を同時に選択状態とする。同時に選択状態とされる複数
の列選択線は各々異なる入出力端子に対応する。
【００３０】請求項１０に係る半導体記憶装置はさら
に、入出力端子に関してデータ書込禁止位置を示すマス
クデータに従って、このマスクデータが示すデータ入出
力端子に対応する列選択線を非活性状態に維持する手段
を備える。
【００３１】
【００３２】請求項１１に係る同期型半導体記憶装置
は、外部制御信号に含まれる第１の制御信号をクロック
信号に同期して取込み内部制御信号を発生する第１の制
御手段と、この第１の制御信号をクロック信号と非同期
で取込むことにより第２の内部制御信号を発生する第２
の制御手段と、外部信号に含まれる特定の信号が特殊動
作モード信号を指示したとき、第１の制御手段を不活性
状態としかつ第２の制御手段を活性化する第３の制御手
段と、この第１のおよび第２の内部制御信号を並列に受
け、一方が活性状態を示しているときクロック信号を取
込み内部クロック信号を生成するクロックバッファ手段
とを含む。
【００３３】請求項１２に係る同期型半導体記憶装置
は、クロックバッファ活性化信号を取込み第１のクロッ
ク信号を発生する第１のクロックバッファと、外部から
のクロックバッファ活性化信号をこの第１のクロック信
号に同期して取込み第１のクロックバッファ活性化信号
を生成する第１のクロックバッファ活性化手段と、この
第１のクロックバッファ活性化信号に応答して活性化さ
れ、外部からのクロック信号を取込み第２のクロック信
号を発生する第２のクロックバッファ手段と、クロック
バッファ活性化信号を外部クロック信号と非同期で取込
み第２のクロックバッファ活性化信号を発生して第１の
クロックバッファへ与えて第１のクロックバッファを活
性化する第２のクロックバッファ活性化手段と、外部信
号に含まれる特定の信号が特殊動作モードを示すとき、
第１のクロックバッファ活性化手段を不活性化しかつ第
２のクロックバッファ活性化手段を活性状態とする制御
手段と第２のクロック信号に同期して外部信号を取込み
内部信号を生成するバッファ手段を備える。
【００３４】請求項１３に係る同期型半導体記憶装置
は、請求項１２記載の同期型半導体記憶装置の構成に加
えてさらに、第２のクロック信号に応答してデータの入
出力を行なう入出力回路を含む。
【００３５】請求項１４に係る同期型半導体記憶装置
は、請求項１２に係る同期型半導体記憶装置に含まれる
第２のクロックバッファ手段が、第１のクロックバッフ
ァ活性化手段からの第１のクロックバッファ活性化信号
をクロック信号の１サイクル期間遅延させる遅延手段
と、この遅延手段の出力とクロック信号とに応答して第
２のクロック信号を生成する手段とを含む。請求項１５
に係る同期型半導体記憶装置は、一連のパルス列からな
るクロック信号を取込み第１の内部クロック信号を発生
する第１のクロックバッファ発生手段と、一連のパルス
列からなるクロック信号を取込み第２の内部クロック信
号を発生する第２のクロックバッファ手段と、外部信号
に含まれるクロックバッファ活性化信号をクロック信号
と非同期で取込み第１のクロックバッファ手段を活性化
するための第１の活性化手段と、このクロックバッファ
活性化手段を第１の内部クロック信号に同期して取込み
第２のクロックバッファ手段を活性化するための第２の
活性化手段と、外部信号に含まれる特殊動作モード指示
信号に応答して第１の活性化手段を活性状態としかつ第
２の活性化手段を不活性状態とする制御手段を含む。
【００３６】請求項１６に係る同期型半導体記憶装置
は、外部から与えられるクロック信号に同期して外部か
らの制御信号を取込み内部制御信号を生成する制御信号
入力バッファ手段と、外部アドレス入力ノードとアドレ
スバッファ手段との間に設けられ、この外部アドレス入
力ノードに与えられたアドレス信号を遅延してアドレス
バッファ手段へ与える遅延手段とを備える。この遅延手
段の遅延時間は、制御信号のクロック信号に対するセッ
トアップおよびホールド時間がアドレス入力ノードへ与
えられるアドレス信号のクロック信号に対するセットア
ップおよびホールド時間と実質的に等しくなるように設
定される。
【００３７】
【作用】請求項１に係る半導体記憶装置においては、メ
モリアレイがそれぞれ独立の複数のバンクに分割されて
おり、各バンクで独立にプリチャージ動作および活性化
動作を行なうことができ、１つのバンクのプリチャージ
中に別のバンクを活性化してアクセスすることができ、
高速アクセスが実現される。また各バンクに対して入力
データおよび出力データを格納するレジスタを設けてい
るため、各バンクごとにデータの連続書込および書込マ
スクなどの処理を容易に実現することができるととも
に、バンク切換時および書込／読出動作切換時において
内部でのデータ衝突が生じることはない。
【００３８】請求項２に係る半導体記憶装置において
は、データ入出力端子数に応じてバンクの数を変更する
ことができるため、同一チップのレイアウトで複数種類
の半導体記憶装置を得ることができる。
【００３９】請求項３に係る半導体記憶装置において
は、連続書込可能データ数を示すラップ長に従ってバン
ク数が決定されているため、常に処理用途に応じて最適
なバンク構成を実現することができる。
【００４０】請求項４に係る半導体記憶装置においては
連続データ書込時において所望のデータビットに対し書
込マスクをかけることができるため、柔軟なデータ処理
を実現することができる。
【００４１】請求項５に係る半導体記憶装置において
は、連続書込動作時において所定数未満のビットが書込
まれた時点で書込許可信号を不活性化することによりメ
モリセルへのデータ書込が行なわれるため、データ書込
を高速で行なうことができる。
【００４２】請求項６に係る半導体記憶装置において
は、データ書込時にはメモリセルアレイの活性化タイミ
ングが遅らされるので、データ書込のタイミングマージ
ンを十分に大きくとることができる。また、バーストラ
イトを高速に行なえる。
【００４３】請求項７に係る半導体記憶装置において
は、対応のバンクのメモリセルアレイのプリチャージ中
にデータレジスタにデータ書込が行なわれるため、デー
タ書込およびメモリセルアレイのプリチャージ動作をパ
イプライン化することができる。
【００４４】請求項８に係る半導体記憶装置において
は、行アドレスラッチを外部クロック信号ではなく内部
制御信号で駆動するため、行アドレスラッチは必要なと
きのみ駆動され、不要な消費電流をなくすことができ
る。
【００４５】請求項１０に係る半導体記憶装置において
は、１本の列選択線により異なるデータ入出力端子に対
応するビット線対が同時に選択されるため、この同時に
選択される列選択線の数を調整することにより容易にラ
ップ長変更に対応することができる。
【００４６】請求項１０に係る半導体記憶装置において
は、１本の列選択線が１つのデータ入出力端子に対応す
るため、ライトパービット動作のような特定のデータ入
力端子からのデータ書込を容易にマスクすることができ
る。
【００４７】
【００４８】請求項１１に係る同期型半導体記憶装置に
おいては、特殊動作モードが指定されたとき、クロック
信号と非同期的に取込まれた制御信号に従った内部クロ
ック信号が発生される。この制御信号がクロックバッフ
ァ不活性状態を指示しているとき、クロックバッファ手
段は不活性状態とされ、動作しない。これにより同期型
半導体記憶装置におけるクロック信号に同期した動作が
停止され、この内部クロック信号に同期して外部信号を
取込むバッファ回路の動作が禁止され、消費電流が低減
される。
【００４９】請求項１２に係る同期型半導体記憶装置に
おいては、特殊動作モードが指定されたとき、クロック
バッファ活性化信号は、クロック信号と非同期的に第２
のクロックバッファ活性化手段により取込まれる。これ
により、特殊モード動作時において、クロック信号と非
同期的に取込まれたクロックバッファ活性化信号により
第１のクロックバッファの動作が制御される。この第１
のクロックバッファからの第１のクロック信号に応答し
て、第２のクロック信号が生成される。この非同期的に
取込まれたクロックバッファ活性化信号（第２のクロッ
クバッファ活性化信号）をクロックバッファ不活性化指
示状態に設定すれば、第１のクロック信号の発生および
第２のクロック信号の発生が禁止され、このクロック信
号に応答して動作するバッファ回路の動作が禁止され、
電流消費が低減される。
【００５０】請求項１３に係る同期型半導体記憶装置に
おいては、第２のクロック信号が、データの入出力を行
なう入出力回路へ与えられている。したがって、データ
の入出力をクロックバッファ活性化信号に従って行なう
ことができ、同一データを複数サイクルにわたって持続
的に出力するなどの柔軟な処理を実現することができ
る。
【００５１】請求項１４に係る同期型半導体記憶装置に
おいて、第２のクロック信号は第１のクロックバッファ
活性化信号を１クロック遅延させた信号とクロック信号
とから発生される。第１のクロックバッファ活性化信号
が一度不活性状態とされると、次のクロックサイクルに
おいて、第２のクロック信号が発生されない。このと
き、前のクロックサイクルにおけるデータと同じデータ
の書込または読出を行なうことができ、データ書込／読
出動作タイミングを柔軟に設定することが可能となる。
請求項１５に係る同期型半導体記憶装置において、第２
の活性化手段は第１の内部クロック信号に同期してクロ
ックバッファ活性化信号を取込んでいる。特殊動作モー
ド時においては第２の活性化手段を不活性状態とするこ
とにより、第２の内部クロック信号に応答して外部信号
を取込む回路部分の動作を停止させることができ、低消
費電力動作を実現することができる。またこのとき、第
１の内部クロック信号を第１の活性化手段のみを駆動す
る構成とすれば、第１のクロックバッファ手段の出力負
荷が小さくなり、この第１のクロックバッファ手段の消
費電力が低減される。
【００５２】請求項１６に係る同期型半導体記憶装置に
おいては、アドレスバッファと外部アドレス信号入力ノ
ードとの間に遅延回路が設けられる。これにより見かけ
上アドレス信号のホールド時間を短くすることができ、
高速動作する同期型半導体記憶装置を得ることができ
る。また、アドレス信号のホールド時間を短くすること
により制御信号と同程度のホール時間とすることがで
き、各種外部信号の要求条件をほぼ同一とすることがで
き、システム構築上タイミング設定が容易となり、使い
やすい同期型半導体記憶装置を得ることができる。請求
項１７に係る同期型半導体記憶装置においては、クロッ
ク活性化信号により第２のクロックバッファ手段が活性
化される。したがって、この第２の内部クロック信号は
内部クロック活性化信号の活性状態のときのみに発生さ
れて所望の内部回路を駆動する。これにより必要な期間
のみ所望の内部回路を動作状態とすすることができる。
【００５３】
【実施例】
［メモリセルアレイ配置］ＳＤＲＡＭにおいては高速で
アクセスするために、システムクロック信号に同期して
連続したたとえば８ビットの数ビットに高速アクセスす
る仕様が提案されている。この連続アクセスのタイミン
グ図を図２に示す。
【００５４】図２においては、データ入出力端子ＤＱ０
ないしＤＱ７の８ビットのデータ（バイトデータ）の入
力および出力が可能なＳＤＲＡＭにおいて、連続して８
ビットのデータ（８×８の合計６４ビット）を書込また
は読出す動作を示す。
【００５５】図２に示すように、ＳＤＲＡＭにおいて
は、たとえばシステムクロックである外部からのクロッ
ク信号ＣＬＫの立上がりエッジで外部からの制御信号、
ロウアドレスストローブ信号／ＲＡＳ、コラムアドレス
ストローブ信号／ＣＡＳ、出力イネーブル信号（出力許
可信号）／ＯＥ、ライトイネーブル信号（書込許可信
号）／ＷＥおよびアドレス信号ＡＤＤが取込まれる。ア
ドレス信号ＡＤＤは行アドレス信号Ｘと列アドレス信号
Ｙとが時分割的に多重化されて与えられる。ロウアドレ
スストローブ信号／ＲＡＳがクロック信号ＣＬＫの立上
がりエッジにおいて活性状態の“Ｌ”にあればそのとき
のアドレス信号ＡＤＤが行アドレス信号Ｘとして取込ま
れる。
【００５６】次いでコラムアドレスストローブ信号／Ｃ
ＡＳがクロック信号ＣＬＫの立上がりエッジにおいて活
性状態のＬにあればそのときのアドレス信号ＡＤＤが列
アドレス信号Ｙとして取込まれる。この取込まれた行ア
ドレス信号Ｘａおよび列アドレス信号Ｙｂに従ってＳＤ
ＲＡＭ内において行および列の選択動作が実施される。
行アドレスストローブ信号／ＲＡＳが“Ｌ”に立下がっ
てから所定のクロック期間（図２においては６クロック
サイクル）が経過した後、出力イネーブル信号／ＯＥが
“Ｌ”にあれば最初の８ビットデータｂ０が出力され
る。以降、クロック信号の立上がりに応答して連続した
メモリセル位置（または列アドレス）からのデータが出
力される。
【００５７】書込動作時においては、行アドレス信号Ｘ
ｃの取込みはデータ読出時と同様である。クロック信号
ＣＬＫの立上がりエッジにおいてコラムアドレスストロ
ーブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが
ともに活性状態の“Ｌ”であれば、列アドレス信号Ｙｄ
が取込まれるとともに、そのときに与えられていたデー
タｄ０が最初の書込データとして取込まれる。この信号
／ＲＡＳおよび／ＣＡＳの立下がりに応答してＳＤＲＡ
Ｍ内部においては行および列選択動作が実行される。ク
ロック信号ＣＬＫに同期して順次入力データｄ１、…、
ｄ７が取込まれ、この最後の入力データｄ７が取込まれ
た後、連続するメモリセルへこの入力データが書込まれ
る。
【００５８】上述のように、従来のＤＲＡＭにおけるロ
ウアドレスストローブ信号／ＲＡＳおよびコラムアドレ
スストローブ信号／ＣＡＳという外部制御信号に同期し
てアドレス信号および入力データなどを取込んで動作さ
せる方式と異なり、ＳＤＲＡＭにおいては、外部から与
えられるたとえばシステムクロックであるクロック信号
ＣＬＫの立上がりエッジでアドレスストローブ信号／Ｒ
ＡＳ、／ＣＡＳ、アドレス信号および入力データなどを
取込む。
【００５９】このように、外部からのクロック信号に同
期させて外部からの信号およびデータを取込む同期動作
を実行することの利点は、アドレス信号のスキュー（タ
イミングのずれ）によるデータ入出力時間に対するマー
ジンを確保する必要がなく、このためサイクルタイムを
短縮することができることなどである。また、このＳＤ
ＲＡＭが用いられるシステムによっては、連続したアド
レスの数ビットのメモリセルにアクセスする頻度が高い
場合がある。このようにクロック信号に同期して連続デ
ータの書込および読出を実行することができるようにす
ることにより、連続アクセスタイムを高速化（短く）す
ることができ、このＳＤＲＡＭの平均アクセスタイムを
ＳＲＡＭに匹敵させることが可能となる。
【００６０】上述のように８ビットのデータを８個連続
して書込／読出する場合にはＳＤＲＡＭにおいては６４
ビット（８×８）のメモリセルを同時に選択状態にして
おくのが最も単純にこの連続書込／読出を実現するため
の方法として考えることができる。
【００６１】今、図３に示すようなアレイの配置を有す
るＳＤＲＡＭを考える。図３は、標準的な１６Ｍビット
ＤＲＡＭのチップ構成を示す図である。図３において、
ＤＲＡＭは、各々が４Ｍビットの記憶容量を有する４つ
のメモリマットＭＭ１、ＭＭ２、ＭＭ３、およびＭＭ４
を含む。メモリマットＭＭ１〜ＭＭ４の各々は、それぞ
れ２５６Ｋビットの記憶容量を有する１６個のメモリア
レイＭＡ１〜ＭＡ１６を含む。メモリマットＭＭ１ない
しＭＭ４のチップ長辺方向（図３の垂直方向）の一方側
に沿ってロウデコーダＲＤ１、ＲＤ２、ＲＤ３およびＲ
Ｄ４が配置される。チップ短辺方向において隣接する２
つのメモリマットに対するロウデコーダの間に、読出デ
ータの増幅を行なうプリアンプ回路ＰＡおよび書込デー
タを増幅して選択メモリセルへ伝達するための書込バッ
ファＷＢが配置される。このプリアンプ回路ＰＡおよび
書込バッファＷＢのブロックは、それぞれ４つのメモリ
アレイブロックすなわち１Ｍビットのアレイに対して１
つのブロックが設けられる。
【００６２】メモリマットＭＭ１ないしＭＭ４のそれぞ
れのチップ中央部側においてチップ短辺方向に沿ってコ
ラムデコーダＣＤ１、ＣＤ２、ＣＤ３、およびＣＤ４が
配置される。チップ中央部（コラムデコーダの間の領
域）にアドレスバッファおよび制御信号発生回路などを
含む周辺回路ＰＨが配置される。
【００６３】図３に示す１６ＭＤＲＡＭの構成は、２Ｍ
ワード×８ビットの構成を与える。動作時においては、
４個のメモリアレイが選択される。図３においては、メ
モリマットＭＭ３のメモリアレイＭＡ１およびＭＡ５
と、メモリマットＭＭ４のメモリアレイＭＡ１およびＭ
Ａ５が選択された状態が示される。各メモリアレイから
４ビットのメモリセルが選択される。したがってこの図
３に示す構成の場合、同時に１６ビットのメモリセルに
アクセスが可能である。最終的には、アドレス信号ビッ
トによりこの１６ビットから８ビットが選択される。
【００６４】メモリマットＭＭ１ないしＭＭ４の各々に
おいては、１Ｍビット（４個のメモリアレイ）単位でま
ず選択が行なわれ、次いで選択された１Ｍビットのアレ
イブロックにおいて最大１個のメモリアレイが選択され
る。図３に示すように１回のＲＡＳサイクル（信号／Ｒ
ＡＳが規定する１サイクル）において４個の２５６Ｋビ
ットアレイが活性化される。このような部分活性化は消
費電力を低減するためである。活性化されたメモリアレ
イを除くメモリアレイはプリチャージ状態に維持され
る。
【００６５】図４は、この図３に示すＤＲＡＭの４つの
メモリアレイ部の構成を概略的に示す図である。４つの
２５６ＫビットメモリアレイＭＡ＃１〜ＭＡ＃４のう
ち、動作時には最大１個のメモリアレイのみの活性化
（ワード線選択、ビット線の充放電等）が行なわれる。
【００６６】図４において、１つのメモリアレイに対し
てメモリアレイの長辺方向（チップ短辺方向）に沿っ
て、メモリアレイから選択されたデータを伝達するため
のローカルＩＯ線対ＬＩＯ１、ＬＩＯ２、ＬＩＯ３、お
よびＬＩＯ４が配置される。メモリアレイの間に配置さ
れるローカルＩＯ線対は隣接メモリアレイに共有され
る。たとえばローカルＩＯ線対ＬＩＯ３およびＬＩＯ４
は、図４においてメモリアレイＭＡ＃１とメモリアレイ
ＭＡ＃２とで共有される。メモリアレイの各ビット線対
ＢＬＰとローカルＩＯ線対ＬＩＯ（以下、ローカルＩＯ
線対を総称的に示す場合には単にＬＩＯとのみ称す）と
をコラムデコーダの出力に応じて接続するためにＩＯス
イッチＧＳ１、ＧＳ２、ＧＳ３、およびＧＳ４が設けら
れる。ＩＯスイッチＧＳ１〜ＧＳ４は、コラムデコーダ
ＣＤ（コラムデコーダを総称的に示す場合符号ＣＤを用
いる）の出力信号（列選択信号）は１本の列選択線ＣＳ
Ｌ上に伝達される。列選択線ＣＳＬは２本の信号線ＣＳ
ＬａおよびＣＳＬｂに分割される。この分割列選択線Ｃ
ＳＬａおよびＣＳＬｂはそれぞれ２つのビット線対ＢＬ
Ｐを選択する。すなわち１本の列選択線ＣＳＬにより４
つのビット線対ＢＬＰが選択されてローカルＩＯ線対Ｌ
ＩＯに接続される。
【００６７】メモリアレイＭＡは、後にその構成を詳細
に説明するが、センスアンプがビット線対ＢＬＰの両側
に交互に配置される交互配置型センスアンプ構成を有し
かつこのセンスアンプは隣接メモリアレイで共有され
る。すなわち、各メモリアレイは、交互配置型のシェア
ードセンスアンプ構成を備える。
【００６８】上述のようなシェアードセンスアンプ構成
としかつローカルＩＯ線対を共有する構成とすることに
より、信号配線面積の低減およびセンスアンプに要する
面積の低減を図るとともに、交互配置のセンスアンプ構
成とすることにより、ビット線ピッチが小さくなっても
十分なセンスアンプのピッチを確保している。列選択線
はこのメモリアレイを図の垂直方向に沿って延びる。
【００６９】４つのメモリアレイＭＡ＃１〜ＭＡ＃４に
対して共通に、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４
が配置される。グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４
とローカルＩＯ線対ＬＩＯ１〜ＬＩＯ４との交点に、ブ
ロック選択信号に応答してローカルＩＯ線対ＬＩＯ１〜
ＬＩＯ４とグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４を接
続するブロック選択スイッチＢＳ１、ＢＳ２、ＢＳ３、
およびＢＳ４が配置される。これにより、選択されて活
性状態とされたメモリアレイのみがグローバルＩＯ線対
ＧＩＯ（グローバルＩＯ線対を総称的に示す場合は符号
ＧＩＯを示す）とデータの授受を行なうことができる。
【００７０】グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４
は、それぞれ対応する入出力回路ＰＷに設けられたプリ
アンプＰＡおよびライトバッファＷＢを介してそれぞれ
リードデータバスＲＤＢおよびライトデータバスＷＤＢ
に接続される。このデータ入出力回路ＰＷに含まれるプ
リアンプＰＡおよびライトバッファＷＢはそれぞれブロ
ック選択信号と読出指示信号および書込許可信号に応答
して活性化される。
【００７１】上述の構成により、１Ｍビットの４つのメ
モリアレイから４ビットのメモリセルのデータを読出
し、かつ４ビットのメモリセルへデータを書込むことが
できる。したがって、１６ＭＤＲＡＭの構成において、
同時に１６ビットのメモリセルへアクセスすることがで
きる。
【００７２】リードデータバスＲＤＢおよびライトデー
タバスＷＤＢは入出力回路ＰＷを貫通しており、周辺回
路ＰＨを介してデータ入出力端子へ接続される。８ビッ
ト単位でのデータ入出力が必要な場合には周辺回路ＰＨ
において１６ビットのデータから８ビットのデータの選
択が実行される。８ビット単位でのデータ入出力を行な
う場合にはまたこれに代えて、１つのメモリマットのみ
が活性化される構成が利用されてもよい。
【００７３】前述のように、２Ｍワード×８ビット構成
のＤＲＡＭを利用して連続８ビット（１つのデータ入出
力端子について）アクセス可能なＳＤＲＡＭを実現する
場合、図３に示す１６ＭＤＲＡＭにおいてアクセスされ
るメモリセルの４倍のメモリセルへアクセスすることが
必要となる。活性化することのできる２５６Ｋビットの
メモリアレイの数は、消費電力の観点から容易に増加さ
せることはできない。メモリアレイを活性化すればセン
スアンプが動作してビット線の充放電が行なわれるた
め、このセンスアンプによるビット線の充放電およびプ
リチャージサイクルへ戻るためのビット線プリチャージ
のための充放電に電流が消費されるためである。
【００７４】同時に活性化できるメモリアレイの数を増
加せずに、同時にアクセスするメモリセルの数を増加さ
せるためには、１つのメモリアレイにおいて同時に選択
されるメモリセルの数を増加させる必要がある。すなわ
ちローカルＩＯ線対ＬＩＯ、グローバルＩＯ線対ＧＩ
Ｏ、プリアンプＰＡ、およびライトバッファＷＢの数を
４倍に増加することが必要となる。この状態を図５に示
す。
【００７５】図５において、ローカルＩＯ線対ＬＩＯが
１つのメモリアレイに対して１６対設けられ、かつグロ
ーバルＩＯ線対ＧＩＯも１６対設けられる。列選択線Ｃ
ＳＬは１つのメモリアレイにおいて１６対のビット線対
ＢＬＰを同時に選択してローカルＩＯ線対ＬＩＯへ接続
する。図５においても列選択線ＣＳＬから分割された分
割列選択線は同時に２対のビット線対を選択してローカ
ルＩＯ線対ＬＩＯへ接続する。
【００７６】同様に、ローカルＩＯ線対ＬＩＯはブロッ
ク選択スイッチＢＳを介してグローバルＩＯ線対ＧＩＯ
へ接続される。
【００７７】図５の構成から明らかなように、ローカル
ＩＯ線対ＬＩＯ、およびグローバルＩＯ線対ＧＩＯの数
を増加させると配線面積が大幅に増加し、チップ面積が
著しく増大する。したがって、この図３に示すような構
成の１６ＭビットＤＲＡＭを８ビット連続アクセス可能
なＳＤＲＡＭを実現するために用いることは得策ではな
い。
【００７８】連続ビットアクセスをチップ面積を増大さ
せることなく実現するためのチップレイアウトを図６に
示す。
【００７９】図６は、この発明の好ましい実施例である
ＳＤＲＡＭのチップレイアウトを示す図である。図６に
おいては、一例として、２Ｍワード×８ビット構成の１
６ＭＳＤＲＡＭが示される。ＳＤＲＡＭは、各々が４Ｍ
ビットの記憶容量を有する４つのメモリマットＭＭ１な
いしＭＭ４を含む。メモリマットＭＭ１ないしＭＭ４の
各々は、それぞれ２５６Ｋビットの記憶容量を有する１
６個のメモリアレイＭＡ１〜ＭＡ１６を含む。メモリマ
ットＭＭ１ないしＭＭ４の一方側にチップ長辺方向に沿
ってロウデコーダＲＤ１ないしＲＤ４がそれぞれ配置さ
れる。また、メモリマットＭＭ１ないしＭＭ４のチップ
中央側に短辺方向に沿ってコラムデコーダＣＤ１ないし
ＣＤ４がそれぞれ配置される。コラムデコーダＣＤ（コ
ラムデコーダＣＤ１ないしＣＤ４を総称的に称す場合、
符号ＣＤを用いる）からは、対応のメモリマットＭＭ
（メモリマットＭＭ１〜ＭＭ４を総称的に示す）の各ア
レイを横切って延びる列選択線ＣＳＬが配置される。１
本の列選択線ＣＳＬは、後に詳細に説明するように、８
対のビット線を同時に選択状態とする。
【００８０】内部データを伝達するためのグローバルＩ
Ｏ線対ＧＩＯがまたメモリマットＭＭの長辺方向に沿っ
て各アレイを横切るように配置される。
【００８１】メモリマットＭＭ１ないしＭＭ４各々に対
して、チップ中央側に、選択されたメモリセルのデータ
の増幅を行なうためのプリアンプＰＡと選択されたメモ
リセルへの書込データを伝達するためのライトバッファ
ＷＢとからなる入出力回路ＰＷ１ないしＰＷ４が配置さ
れる。
【００８２】チップ中央部には、アドレス信号を発生す
るための回路、および制御信号を発生するための回路な
どの周辺回路ＰＨが配置される。
【００８３】この図６に示すＳＤＲＡＭは互いに独立に
プリチャージ動作および活性化動作を行なうことのでき
る２つのバンク、＃１および＃２を備える。バンク＃１
は、メモリマットＭＭ１およびＭＭ２から構成され、バ
ンク＃２はメモリマットＭＭ３およびＭＭ４から構成さ
れる。後に詳細に説明するように、このバンクの数は変
更可能である。
【００８４】メモリマットＭＭ１ないしＭＭ４各々は２
つのアレイブロックを備え、１つのアレイブロックはメ
モリアレイＭＡ１ないしＭＡ８から構成され、他方のア
レイブロックはメモリアレイＭＡ９ないしＭＡ１６から
構成される。１つのアレイブロックにおいて最大１つの
メモリアレイが選択される。同時に活性化されるメモリ
アレイの数は４個であり、図６においては、メモリマッ
トＭＭ３のメモリアレイＭＡ１およびＭＡ９と、メモリ
マットＭＭ４のメモリアレイＭＡ１とＭＡ９が活性化さ
れた状態が示される。すなわち、選択されたバンクにお
いて、各メモリマットのアレイブロックから１つのメモ
リアレイが選択される。
【００８５】同時に選択される列選択線ＣＳＬの数は８
本である。１本の列選択線ＣＳＬは８対のビット線を選
択する。したがって、同時に８×８＝６４ビットのメモ
リセルが選択される。
【００８６】入出力回路ＰＷは、対応のメモリマットＭ
Ｍの各メモリアレイに対し共通に利用される。１つの入
出力回路ＰＷに含まれるプリアンプＰＡおよびライトバ
ッファＷＢの数はそれぞれ３２個であり、ＳＤＲＡＭ全
体ではそれぞれ１２８個である。図３の構成を拡張した
図５に示す構成の場合のプリアンプＰＡおよびライトバ
ッファＷＢ各々の数の２５６個に比べると半減される。
これによりチップ占有面積は大幅に低減される。
【００８７】入出力回路ＰＷに含まれるプリアンプＰＡ
およびライトバッファＷＢはチップ中央部に集中的に配
置される。これらは、周辺回路ＰＨに含まれる制御回路
により駆動される。このため、プリアンプＰＡおよびラ
イトバッファＷＢの動作を制御するための信号線も短く
なり、したがって信号線の負荷が小さくなり、高速動作
を実現することができる。
【００８８】また周辺回路ＰＨをチップ中央部に集中的
に配置することにより、データの入出力はこのチップ中
央部を介して行なわれることになり、パッケージ実装時
においてピン配置として、データ入出力端子がパッケー
ジ中央部に配置されることになり、周辺回路ＰＨとデー
タ入出力端子との距離が短くなり、高速でデータの入出
力を行なうことができる。
【００８９】この図６に示すＳＤＲＡＭは、先に図３に
おいて示した１６ＭＤＲＡＭと同様交互配置型シェアー
ドセンスアンプ構成を備える。すなわち、選択されたメ
モリアレイのみが活性化されて非選択メモリアレイはプ
リチャージ状態に維持される。同時に活性化されるメモ
リアレイの数は４であり、図３に示すＤＲＡＭの構成に
比べて消費電流は増加しない。
【００９０】図７は、図６に示すＳＤＲＡＭのＩＯ線配
置を具体的に示す図である。図７においては、２つの１
ＭビットメモリアレイＭＳ１およびＭＳ２が示される。
１ＭビットメモリアレイＭＳ１は、チップ中央部から遠
い位置に配置される２Ｍビットアレイブロックに含まれ
る１Ｍビットメモリアレイであり、１Ｍビットメモリア
レイＭＳ２は、チップ中央部に近い２Ｍビットアレイブ
ロックに含まれるメモリアレイを示す。
【００９１】１ＭビットメモリアレイＭＳ１およびＭＳ
２は、ともに、８行８列に配置された３２Ｋビットメモ
リアレイＭＫを含む。１ＭビットメモリアレイＭＳ（メ
モリアレイＭＳ１およびＭＳ２を総称的に示す）はワー
ド線ＷＬの延びる方向に沿って４つのアレイグループＡ
Ｇ１，ＡＧ２、ＡＧ３およびＡＧ４に分割される。ワー
ド線ＷＬの方向に沿って隣接する３２Ｋビットメモリア
レイＭＫの間にはワード線シャント領域ＷＳが設けられ
る。通常、ＤＲＡＭにおいてはワード線の抵抗を下げる
ために、ポリシリコンで構成されるワード線ＷＬと平行
に、アルミニウムなどの低抵抗の金属配線を配置し、こ
のポリシリコンワード線と低抵抗金属配線とを所定の間
隔で電気的に接続する。このワード線シャント領域につ
いて以下に説明する。
【００９２】図８は、メモリセルを構成するトランジス
タの断面構造を概略的に示す図である。メモリセルに含
まれるアクセストランジスタは、半導体基板ＳＵＢの表
面に形成される不純物領域ＩＰＲと、この不純物領域Ｉ
ＰＲ上にゲート絶縁膜を介して形成されるポリシリコン
からなるゲート電極ＰＬを備える。一方の不純物領域Ｉ
ＰＲは、たとえば第１層アルミニウム配線からなるビッ
ト線ＢＬに接続される。このビット線ＢＬの上層に、ワ
ード線コンタクト用のアルミニウムなどからなる低抵抗
導電層ＡＬが配置される。
【００９３】図９に示すように、この低抵抗導電層ＡＬ
とポリシリコンゲート電極（ワード線）ＰＬとが所定の
間隔をおいてコンタクト領域ＣＮＴにより電気的接続が
とられる。この電気的接続ＣＮＴが設けられる領域をワ
ード線シャント領域ＷＳと称す。ワード線駆動信号ＤＷ
Ｌは低抵抗導電層ＡＬへ伝達される。それにより１本の
ワード線においてその終端にまで高速でワード線駆動信
号ＤＷＬが伝達され、ワード線電位の立上げを高速で行
なうことができる。
【００９４】このような電気的接続ＣＮＴは、図８に示
すように、ビット線ＢＬの下層に存在するポリシリコン
ゲート電極（ワード線）ＰＬと、ビット線ＢＬの上層に
存在する低抵抗導電層ＡＬとを接続する必要がある。こ
のため、電気的接続ＣＮＴはビット線ＢＬが存在しない
領域、すなわちメモリセルが存在しない領域において設
ける必要がある。このメモリセルが存在しない領域は、
図７においてワード線ＷＬの方向に沿って隣接するメモ
リアレイＭＫの間の領域である。このワード線シャント
領域ＷＳにおいてポリシリコンゲート電極（ワード線）
ＰＬと低抵抗導電層ＡＬとの電気的接続がとられる。
【００９５】再び第７図を参照して、グローバルＩＯ線
対ＧＩＯはこのワード線シャント領域ＷＳに配置され
る。１つのワード線シャント領域ＷＳにおいて、チップ
中央部に近い２Ｍビットメモリアレイ領域においては４
つのグローバルＩＯ線対が配置される。この４対のグロ
ーバルＩＯ線のうち２つのグローバルＩＯ線はさらにチ
ップ中央部より遠い２Ｍビットメモリアレイ領域におい
て延びる。すなわち、チップ中央部よりも遠い２Ｍビッ
トメモリアレイ領域におけるワード線シャント領域ＷＳ
においては、２つのグローバルＩＯ線対ＧＩＯが配設さ
れる。
【００９６】選択されたメモリアレイとデータの授受を
行なうためのローカルＩＯ線対ＬＩＯは、各アレイグル
ープＡＧ１、ＡＧ２、ＡＧ３、およびＡＧ４に対応して
設けられる。１つの３２ＫビットメモリアレイＭＫに対
しては、一方側に配設される２つのローカルＩＯ線対Ｌ
ＩＯと他方側に配置される２つのローカルＩＯ線対ＬＩ
Ｏと合計４対のローカルＩＯ線対が配置される。ローカ
ルＩＯ線対ＬＩＯは、ワード線ＷＬの方向に沿って隣接
する同一のアレイグループ内の３２Ｋビットメモリアレ
イＭＫにより共有されるとともに、ビット線ＢＬの方向
に沿って隣接する３２ＫビットメモリアレイＭＫによっ
ても共有される。メモリアレイＭＫは、後に詳細にその
構成を説明するように、交互配置型シェアードセンスア
ンプ構成を備える。ビット線ＢＬの方向において隣接す
る２つの３２ＫビットメモリアレイＭＫの間の領域にセ
ンスアンプが配置される。グローバルＩＯ線対ＧＩＯと
ローカルＩＯ線対ＬＩＯとを接続するためにブロック選
択スイッチＢＳが配置される。ブロック選択スイッチＢ
Ｓはワード線シャント領域ＷＳとセンスアンプ列との交
点に配置される。
【００９７】コラムデコーダからの列選択信号を伝達す
る列選択線ＣＳＬは、アレイグループＡＧ１〜ＡＧ４各
々において１本が選択状態とされる。１本の列選択線Ｃ
ＳＬはチップ中央部から遠い領域において４対のビット
線ＢＬＰを選択してローカルＩＯ線対ＬＩＯへ接続し、
かつチップ中央部に近い２Ｍビットメモリアレイ領域に
おいて４対のビット線ＢＬＰを選択してローカルＩＯ線
対ＬＩＯへ接続する。すなわち、１本の列選択線ＣＳＬ
により８つのビット線対ＢＬＰが選択状態とされ、ロー
カルＩＯ線対ＬＩＯを介して８個のグローバルＩＯ線対
ＧＩＯに接続される。１つのメモリマットＭＭにおいて
８×４＝３２個のビット線対ＢＬＰが選択されるため、
合計６４個のビット線対ＢＬＰが選択されることにな
り、全体で合計６４ビットのメモリセルに同時にアクセ
スすることが可能である。
【００９８】図１０は、１つの３２Ｋビットメモリアレ
イに関連する部分の構成を示す図である。図１０におい
て、３２ＫビットメモリアレイＭＫ２は、ロウデコーダ
からの行選択信号が伝達されるワード線ＷＬと、このワ
ード線ＷＬと交差する方向に配置されるビット線対ＢＬ
Ｐと、ワード線ＷＬとビット線対ＢＬＰとの交差部に対
応して配置されるダイナミック型メモリセルＭＳを含
む。メモリセルＭＳは、アクセス用のトランジスタと、
情報記憶用のキャパシタとを含む。ビット線対ＢＬＰ
は、互いに相補な信号が伝達されるビット線ＢＬおよび
／ＢＬを含む。図１０においては、ビット線ＢＬとワー
ド線ＷＬとの交差部に対応してメモリセルＭＳが配置さ
れている場合が示される。
【００９９】メモリアレイＭＫ２の両側に、アレイ選択
ゲートＳＡＧ１およびＳＡＧ２が配置される。アレイ選
択ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２とは各ビ
ット線対ＢＬＰに対して交互に配置される。アレイ選択
ゲートＳＡＧ１は、アレイ選択信号φＡ１に応答して導
通状態となり、アレイ選択ゲートＳＡＧ２は、アレイ選
択信号φＡ２に応答して導通状態となる。
【０１００】ビット線対ＢＬＰはそれぞれアレイ選択ゲ
ートＳＡＧ１およびアレイ選択ゲートＳＡＧ２を介して
センスアンプＳＡ１およびセンスアンプＳＡ２に接続さ
れる。すなわち、センスアンプＳＡ１は、メモリアレイ
ＭＫ２の一方側にワード線ＷＬと平行に配置され、セン
スアンプＳＡ２は、メモリアレイＭＫ２の他方側にワー
ド線ＷＬと平行に配置される。センスアンプＳＡ１およ
びＳＡ２は、メモリアレイＭＫ２のビット線対ＢＬＰに
対して交互に両側に配置される。センスアンプＳＡ１
は、メモリアレイＭＫ１とメモリアレイＭＫ２とで共有
される。センスアンプＳＡ２は、メモリアレイＭＫ２と
メモリアレイＭＫ３とで共有される。
【０１０１】センスアンプＳＡ１の列と平行に、ローカ
ルＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。ま
た、センスアンプＳＡ２の列と平行に、ローカルＩＯ線
対ＬＩＯ３およびＬＩＯ４が配置される。図１０におい
ては、２つのローカルＩＯ線対がセンスアンプＳＡの一
方側に設けられている配置が示される。ローカルＩＯ線
対は、センスアンプＳＡの両側に配置されてもよい。
【０１０２】センスアンプＳＡ１に対し、このセンスア
ンプＳＡ１により検知増幅されたデータをローカルＩＯ
線対ＬＩＯ１，ＬＩＯ２へ伝達するための列選択ゲート
ＣＳＧ１が設けられる。同様にセンスアンプＳＡ２に対
しては、センスアンプＳＡ２により検知増幅されたデー
タをローカルＩＯ線対ＬＩＯ３，ＬＩＯ４へ伝達するた
めの列選択ゲートＣＳＧ２が設けられる。コラムデコー
ダからの列選択線ＣＳＬは２つの列選択ゲートＣＳＧ１
と２つの列選択ゲートＣＳＧ２を同時に導通状態とす
る。これにより４つのビット線対ＢＬＰがローカルＩＯ
線対ＬＩＯ１、ＬＩＯ２、ＬＩＯ３およびＬＩＯ４へ同
時に接続される。センスアンプＳＡ１で検知増幅された
データはローカルＩＯ線対ＬＩＯ１およびＬＩＯ２へ伝
達される。センスアンプＳＡ２により検知増幅されたデ
ータはローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達
される。
【０１０３】ローカルＩＯ線対ＬＩＯをグローバルＩＯ
線対ＧＩＯへ接続するために、ブロック選択信号φＢに
応答して導通するブロック選択スイッチＢＳが設けられ
る。図１０においては、ローカルＩＯ線対ＬＩＯ１をグ
ローバルＩＯ線対ＧＩＯ１へ接続するためのブロック選
択スイッチＢＳ１と、ローカルＩＯ線対ＬＩＯ２をグロ
ーバルＩＯ線対ＧＩＯ２へ接続するブロック選択スイッ
チＢＳ２とが示される。
【０１０４】ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４
は、図７に示すように、隣接のグローバルＩＯ線対ＧＩ
Ｏへそれぞれブロック選択スイッチを介して接続される
（ただし図１０には示さず）。
【０１０５】次に動作について簡単に説明する。選択さ
れたワード線ＷＬがメモリアレイＭＫ２に含まれる場
合、アレイ選択信号φＡ１およびφＡ２が活性状態とな
り、メモリアレイＭＫ２に含まれるビット線対ＢＬＰが
センスアンプＳＡ１およびＳＡ２へ接続される。メモリ
アレイＭＫ１およびＭＫ３に対して設けられたアレイ選
択ゲートＳＡＧ０およびＳＡＧ３は非導通状態であり、
メモリアレイＭＫ１，ＭＫ３はプリチャージ状態を維持
する。
【０１０６】各ビット線対ＢＬＰにおいてメモリセルデ
ータが現われた後、センスアンプＳＡ１およびＳＡ２が
活性化され、このメモリセルデータを検知し増幅する。
【０１０７】次いで列選択線ＣＳＬ上の信号が活性状態
の“Ｈ”に立上がると、列選択ゲートＣＳＧ１およびＣ
ＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で検
知増幅されたデータがローカルＩＯ線対ＬＩＯ１ないし
ＬＩＯ４へ伝達される。
【０１０８】続いてまたは同時にブロック選択信号φＢ
が活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１
ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧ
ＩＯ４へ接続される。データ読出時においこはこのグロ
ーバルＩＯ線対のデータがプリアンプＰＡを介して増幅
されて出力される。データ書込時においてはライトバッ
ファＷＢにより与えられた書込データがグローバルＩＯ
線対ＧＩＯ、ローカルＩＯ線対ＬＩＯを介して各ビット
線対ＢＬＰへ伝達され、メモリセルへのデータの書込が
実行される。
【０１０９】ブロック選択信号φＢは、このワード線Ｗ
Ｌが属するメモリアレイＭＫ２に対してのみ活性状態と
なる。アレイ選択信号φＡ１およびφＡ２も同様であ
る。このブロック選択信号φＢ、アレイ選択信号φＡ
１、およびφＡ２は、行アドレス信号の所定数のビット
（たとえば上位４ビット）を用いて生成することができ
る。
【０１１０】上述のように、ワード線シャント領域ＷＳ
にグローバルＩＯ線対ＧＩＯを配設し、センスアンプを
交互配置型シェアードセンスアンプ構成で配置すること
により、たとえ６４ビットのメモリセルを同時に選択す
る構成であっても、信号線の配線領域が増加することは
なく、また同時に活性化される２５６Ｋメモリアレイの
数は標準の１６ＭＤＲＡＭと同じ４個であるため消費電
流が増大することもない。
【０１１１】図１１は、１対のビット線ＢＬＰに関連す
るデータ出力経路の構成を示す図である。図１１におい
て、センスアンプＳＡは、交差結合されたｐチャネルＭ
ＯＳ（絶縁ゲート型）トランジスタＰ１およびＰ２と、
交差結合されたｎチャネルＭＯＳトランジスタＮ１およ
びＮ２を含む。ｐチャネルＭＯＳトランジスタＰ１およ
びＰ２からなるセンスアンプ部分は、センスアンプ駆動
信号φＳＰが“Ｈ”に立上がったときに、ビット線対Ｂ
ＬＰにおける高電位のビット線の電位を“Ｈ”へ充電す
る。ｎチャネルＭＯＳトランジスタＮ１およびＮ２から
なるセンスアンプ部分は、センスアンプ駆動信号φＳＮ
が“Ｌ”へ降下したときに、ビット線対ＢＬＰの低電位
のビット線の電位を接地電位へと放電する。ビット線対
ＢＬＰは列選択線ＣＳＬ上の信号電位に応答して導通す
る列選択ゲートＣＳＧを介してローカルＩＯ線対ＬＩＯ
へ接続される。
【０１１２】ローカルＩＯ線対ＬＩＯは互いに相補な信
号を伝達するローカルＩＯ線ＬＩＯａおよび／ＬＩＯａ
を含む。ローカルＩＯ線対ＬＩＯは、ブロック選択信号
φＢに応答して導通するブロック選択ゲートＢＳを介し
てグローバルＩＯ線対ＧＩＯに接続される。グローバル
ＩＯ線対ＧＩＯは、互いに相補な信号を伝達するための
グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａを含む。グ
ローバルＩＯ線対ＧＩＯは、入出力回路ＰＷに含まれる
プリアンプＰＡに結合される。
【０１１３】プリアンプＰＡは、カレントミラー型差動
増幅回路の構成を備える。すなわち、プリアンプＰＡ
は、電源電位Ｖｃｃから電流を供給するための、カレン
トミラ回路を構成するｐチャネルＭＯＳトランジスタＰ
３およびＰ４と、グローバルＩＯ線ＧＩＯａおよび／Ｇ
ＩＯａがそのゲートに接続される差動増幅部を構成する
ｎチャネルＭＯＳトランジスタＮ３およびＮ４と、プリ
アンプ活性化信号φＰＡＥに応答して導通し、このプリ
アンプＰＡを活性状態にするｎチャネルＭＯＳトランジ
スタＮ５を含む。トランジスタＰ３およびＰ４のゲート
は、トランジスタＮ３およびトランジスタＰ３の接続点
に接続される。トランジスタＰ４およびトランジスタＮ
４の接続点から増幅データＲＤが出力される。次に動作
について簡単に説明する。
【０１１４】ワード線選択により、このビット線対ＢＬ
Ｐに接続されるメモリセルのデータはビット線ＢＬまた
は／ＢＬに伝達される。次いでセンスアンプ駆動信号φ
ＳＮが“Ｌ”に立下がり、次いでセンスアンプ駆動信号
φＳＰが“Ｈ”と立上がることにより、このビット線対
ＢＬＰにおける電位差が増幅されるとともにラッチされ
る。
【０１１５】次いで、列選択線ＣＳＬ上の信号が“Ｈ”
に立上がり、列選択ゲートＣＳＧが導通状態となり、ビ
ット線対ＢＬＰにおけるビット線ＢＬおよび／ＢＬはロ
ーカルＩＯ線対ＬＩＯにおけるローカルＩＯ線ＬＩＯａ
および／ＬＩＯａに接続される。次いでまたは同時に、
ブロック選択信号φＢが“Ｈ”へ立上がりブロック選択
スイッチＢＳが導通し、ローカルＩＯ線対ＬＩＯのロー
カルＩＯ線ＬＩＯａおよび／ＬＩＯａがそれぞれグロー
バルＩＯ線対ＧＩＯのグローバルＩＯ線ＧＩＯａおよび
／ＧＩＯａへ接続される。
【０１１６】次いでプリアンプ活性化信号φＰＡＥが
“Ｈ”へ立上がると、トランジスタＮ５が導通し、プリ
アンプＰＡが活性化される。グローバルＩＯ線ＧＩＯａ
の電位がグローバルＩＯ線／ＧＩＯａの電位よりも高い
場合には、トランジスタＮ３のコンダクタンスがトラン
ジスタＮ４のコンダクタンスよりも大きくなり、トラン
ジスタＮ３を介してより多くの電流が流れる。このトラ
ンジスタＮ３を介して多く電流が流れると、トランジス
タＰ３およびＰ４のゲート電位が低下し、カレントミラ
ー効果により、トランジスタＰ４に多くの電流が流れ
る。トランジスタＮ４のコンダクタンスは小さいため、
増幅データＲＤが高速で“Ｈ”となる。この増幅後のデ
ータＲＤは、後に説明する読出データ格納用のリードレ
ジスタへ伝達される。
【０１１７】この図１１に示す構成においては、信号伝
達経路におけるローカルＩＯ線対ＬＩＯ、グローバルＩ
Ｏ線対ＧＩＯはともに相補な信号線の対を含む。チップ
の面積を小さくするためには、できるだけ信号線の数を
少なくすることが重要である。このための構成を図１２
に示す。
【０１１８】図１２は、１対のビット線に関連するデー
タ読出経路の他の構成例を示す図である。図１２におい
て、ビット線対ＢＬＰの一方のビット線ＢＬが列選択ゲ
ートＣＳＧを介してローカルＩＯ線ＬＩＯに接続され
る。ローカルＩＯ線は１本の信号線から構成される。ロ
ーカルＩＯ線ＬＩＯはブロック選択スイッチＢＳを介し
て１本の信号線からなるグローバルＩＯ線ＧＩＯに接続
される。すなわち、この図１２に示す構成においては、
内部データを伝達するＩＯ線は相補信号線の対ではな
い。１本の信号線で内部データの伝達が行なわれる。
【０１１９】プリアンプＰＡは、この１本のグローバル
ＩＯ線ＧＩＯの信号電位を増幅して内部読出データＲＤ
を生成する。プリアンプＰＡは、電荷閉じ込め型プリア
ンプの構成を備える。すなわち、プリアンプＰＡは、セ
ンスアンプＳＡと同様の構成を備えるクロスカップル型
アンプを構成するｐチャネルＭＯＳトランジスタＰ１
０、Ｐ１１およびｎチャネルＭＯＳトランジスタＮ１
０、Ｎ１１と、このクロスカップル型アンプを活性化す
るためのｐチャネルＭＯＳトランジスタＰ１２およびｎ
チャネルＭＯＳトランジスタＮ１２を含む。トランジス
タＰ１２はそのゲートにプリアンプ活性化信号／φＰＡ
Ｅを受け、クロスカップル型アンプへ電源電位Ｖｃｃを
供給する。トランジスタＮ１２は、プリアンプ活性化信
号φＰＡＥに応答してこのクロスカップル型アンプへ接
地電位を供給する。
【０１２０】プリアンプＰＡはさらに、イコライズ信号
φＩＯＥＱに応答してノードＡおよびノードＢへ所定の
基準電位Ｖｒｅｆを伝達するプリチャージ用のｎチャネ
ルＭＯＳトランジスタＮ１４およびＮ１５と、転送信号
φＤＬに応答してノードＡとグローバルＩＯ線ＧＩＯと
を接続するｎチャネルＭＯＳトランジスタＮ１３を含
む。ノードＡから増幅後の内部読出データＲＤが発生さ
れる。クロスカップル型アンプはノードＡとノードＢの
電位を差動的に増幅する。基準電位Ｖｒｅｆは、たとえ
ばＶｃｃ／２の中間電位に設定される。次にこの図１２
に示す構成の動作をその動作波形図である図１３を参照
して説明する。
【０１２１】ワード線ＷＬの電位が立上がると、このワ
ード線ＷＬに接続されるメモリセルのデータが各ビット
線対ＢＬＰに伝達される。ビット線対ＢＬＰのビット線
ＢＬおよび／ＢＬはそれぞれＶｃｃ／２の中間電位にプ
リチャージされている。ワード線選択に従ってメモリセ
ルのデータがビット線ＢＬまたは／ＢＬに伝達され、こ
のメモリセルデータに応じてビット線ＢＬおよび／ＢＬ
の電位が変化する。メモリセルが接続されないビット線
の電位は中間電位Ｖｃｃ／２を維持する。図１３におい
ては、“Ｈ”のデータがビット線に読出された場合およ
び“Ｌ”のデータがビット線に読出された場合が合わせ
て示される。ビット線対ＢＬＰにおける電位差が十分な
大きさになると、それまでＶｃｃ／２の電位に保持され
ていたセンスアンプ駆動信号φＳＮおよびφＳＰがそれ
ぞれ“Ｌ”および“Ｈ”へ移行する。これにより、セン
スアンプＳＡが活性化され、ビット線対ＢＬＰにおける
高電位のビット線の電位が電源電位Ｖｃｃレベルの
“Ｈ”に、低電位のビット線の電位が接地電位Ｖｓｓレ
ベルの“Ｌ”へと低下する。
【０１２２】センスアンプＳＡによるセンス動作が完了
し、ビット線対ＢＬＰにおける各ビット線ＢＬおよび／
ＢＬの電位が確定すると、列選択線ＣＳＬの電位が
“Ｈ”に立上がり、列選択ゲートＣＳＧが導通する。こ
れによりビット線ＢＬのデータがローカルＩＯ線ＬＩＯ
へ伝達される。ローカルＩＯ線ＬＩＯの電位がそれまで
の中間電位（プリチャージ電位）から読出されたメモリ
セルデータに対応した値に変化する。
【０１２３】次いでブロック選択信号φＢが“Ｈ”に立
上がり、ブロック選択スイッチＢＳが導通し、ローカル
ＩＯ線ＬＯをグローバルＩＯ線ＧＩＯへ接続する。これ
により、それまで中間電位にあったグローバルＩＯ線Ｇ
ＩＯの電位がローカルＩＯ線ＬＩＯの電位に対応したも
のに変化する。
【０１２４】グローバルＩＯ線ＧＩＯの電位が確定する
と、プリチャージ信号φＩＯＥＱが“Ｈ”から“Ｌ”へ
立下がる。これによりトランジスタＮ１４およびＮ１５
が非導通状態となり、ノードＡおよびノードＢは基準電
位Ｖｒｅｆのフローティング状態となる。
【０１２５】次いで、転送信号φＤＬが“Ｈ”へ所定期
間立上がり、ノードＡの電位がグローバルＩＯ線ＧＩＯ
の電位に対応した電位へと変化する。転送信号φＤＬが
“Ｌ”に立下がり、ノードＡに電荷が閉じ込められた
後、プリアンプ活性化信号φＰＡＥおよび／φＰＡＥが
それぞれ“Ｈ”および“Ｌ”へ移行する。それによりク
ロスカップル型アンプが活性化され、ノードＡとノード
Ｂのうち高電位のノードの電位が“Ｈ”に、低電位のノ
ードの電位が“Ｌ”へ低下する。ノードＡの電位が内部
読出データＲＤとして、後に説明するリードレジスタへ
伝達される。
【０１２６】この図１２に示すプリアンプの構成におい
ては、トランジスタＮ１３により、ノードＡとグローバ
ルＩＯ線ＧＩＯとが切離される。グローバルＩＯ線ＧＩ
ＯがノードＡから切離された後にクロスカップル型アン
プが動作する。クローバルＩＯ線ＧＩＯは少なくとも２
Ｍビットアレイ領域にわたって延び、最大４Ｍビットア
レイすべての領域にわたって延びる。このためグローバ
ルＩＯ線ＧＩＯは大きな負荷容量を有する。トランジス
タＮ１３によりノードＡとグローバルＩＯ線ＧＩＯとを
切離すことにより、ノードＡに付随する負荷容量を十分
に小さくすることができる。クロスカップル型アンプは
この小さな負荷容量のため、高速でノードＡおよびノー
ドＢの信号電位を差動的に増幅することができ、高速で
データの読出を行なうことができる。
【０１２７】この図１２に示すように、ビット線対ＢＬ
ＰからプリアンプＰＡまでの信号伝達経路を１本の信号
線で行なうことにより、信号線の数を半減することがで
き、配線占有面積を低減することが可能となる。
【０１２８】なおグローバルＩＯ線ＧＩＯにはプリアン
プＰＡのみが接続されている場合が示されているが、グ
ローバルＩＯ線ＧＩＯには、ライトバッファＷＢも接続
される。この場合においても同様の動作が行なわれる。
信号の伝達経路がデータ読出時と異なるだけである。
【０１２９】なお図１２に示す構成においてはプリアン
プＰＡとして電荷閉じ込め型プリアンプを示している。
図１１（Ｂ）に示すプリアンプＰＡがこの図１２に示す
プリアンプに代えて用いられてもよい。図１１（Ｂ）に
示すカレントミラー型プリアンプを用いる場合、グロー
バルＩＯ線／ＧＩＯａに代えて基準電位Ｖｒｅｆがトラ
ンジスタＮ４のゲートへ与えられる。
【０１３０】［グローバルＩＯ線とデータ入出力端子と
の対応関係］上述のように、１本の列選択線ＣＳＬによ
り８つのビット線対ＢＬＰを選択し、１つのメモリマッ
トにおいて４本の列選択線ＣＳＬを選択状態とすること
により、２つのメモリマットが同時に活性化されるた
め、合計６４ビットのメモリセルへ１度のアドレス指定
によりアクセスすることができる。
【０１３１】図１４に示すように、１本の列選択線ＣＳ
Ｌは８対のグローバルＩＯ線に対応する。１つのメモリ
マットＭＭにおいて各アレイグループＡＧにおいて１本
の列選択線ＣＳＬが選択される。アレイグループ１つに
ついて８対のグローバルＩＯ線ＧＩＯ０〜ＧＩＯ７が配
設される。同時に２つのメモリマットＭＭＡおよびＭＭ
Ｂが選択される。したがって、合計６４のグローバルＩ
Ｏ線対ＧＩＯがアクセス可能状態にある。この６４個の
グローバルＩＯ線対すなわち６４ビットのメモリセルと
データ入出力端子ＤＱとの対応関係については様々な方
法が考えられる。以下このデータ入出力端子ＤＱと６４
ビットのメモリセルとの対応関係について説明する。
【０１３２】（１） 方法１ データ入出力端子ＤＱはＤＱ０ないしＤＱ７と８個存在
する。この方法１においては、１本の列選択線ＣＳＬに
対応する８対のグローバルＩＯ線ＧＩＯ０〜ＧＩＯ７を
それぞれ８個のデータ入出力端子ＤＱ０ないしＤＱ７へ
対応付ける。この対応関係を図１５（Ａ）に示す。
【０１３３】この図１５（Ａ）に示す対応関係の場合、
１本の列選択線ＣＳＬによりデータ入出力端子ＤＱ０〜
ＤＱ７へ同時にグローバルＩＯ線を対を対応付けること
ができる。この場合、ラップ長（連続のアクセス可能な
データの数）が変わった場合に内部構成の変更を容易に
実行できる。すなわち、たとえばラップ長が８の場合に
は列選択線ＣＳＬを同時に８本選択状態とすることによ
り８つの連続データを連続的に順次列選択線へ対応付け
ることができる。ラップ長が４の場合には、列選択線を
同時に４本選択状態とすればよい。
【０１３４】このラップ長の変更に従って選択される列
選択線の数を変更する構成は、ラップ長設定情報とコラ
ムデコーダへ与えられる列アドレスビットを１ビット用
いて、コラムデコーダにおいて同時に選択状態となる単
位デコーダ回路の数を変更すればよい。すなわち、各ア
レイグループまたはメモリマットに対応して設けられる
コラムデコーダ部分に対しラップ長設定情報に従って１
ビットの列アドレスを活性化信号として与えれば同時に
選択される列選択線の数をラップ長に応じて変更するこ
とができる。またこの場合、プリアンプＰＡまたはライ
トバッファＷＢをクロック信号に同期して順次アレイグ
ループごとに切換えていけば連続データ書込／読出を実
現することができる。図１５（Ｂ）に８ビットデータを
連続して８個アクセスする場合の列選択線ＣＳＬと入力
（または出力）データａとの対応関係を示す。図１５
（Ｂ）には、ラップ長に応じて選択される列選択線の数
を変更する構成も示す。ラップ長設定信号φＬＡは
“Ｈ”のときラップ長８を示す。ＣＡ２は列アドレスビ
ットである。列選択線ＣＳＬ０〜ＣＳＬ３と列選択線Ｃ
ＳＬ４〜ＣＳＬ７の２つのグループに分割される。
【０１３５】列アドレスビットＣＡ０およびＣＡ１を用
いて列選択線の２つのグループ（ＣＳＬ０〜ＣＳＬ３お
よびＣＳＬ４〜ＣＳＬ７）から各々１本の列選択線を選
択する。ラップ長が８に設定されている場合には、さら
に列アドレスビットＣＡ２を用いて２つの列選択線グル
ープのうちの一方を選択する。
【０１３６】（２） 方法２ 第１番目の方法は、図１６（Ａ）に示すように、１本の
列選択線ＣＳＬを１つのデータ入出力端子ＤＱに対応さ
せる。すなわちラップ長８の場合、グローバルＩＯ線対
ＧＩＯ０〜ＧＩＯ７を、１つのデータ入出力端子に関す
る８ビットのラップデータに対応付ける。
【０１３７】この構成の場合、１つのアレイグループに
おいて、プリアンプＰＡまたはライトバッファＷＢがシ
ーケンシャルに活性化される。
【０１３８】図１６（Ａ）に示すように、１本の列選択
線を１つのデータ入出力端子ＤＱに対応付ける場合、た
とえばライトパービット動作に容易に対応することがで
きる。ライトパービット動作においては、データ入出力
端子ＤＱ０ないしＤＱ７それぞれに対し個々独立にデー
タの書込を禁止する。この場合、データ書込が禁止され
るデータ入出力端子ＤＱに対応する列選択線ＣＳＬを非
選択状態とするという方法を利用することができる。こ
の構成を図１６（Ｂ）に示す。
【０１３９】図１６（Ｂ）においては、データ入出力端
子が８個の場合において書込禁止を行なうための構成を
示す。マスクデータレジスタＭＤＲは、８ビットのマス
クデータＷＭを受けてそれぞれ格納する。コラムデコー
ダＣＤは、それぞれ８個のブロックに分割されており、
各ブロックから１本の列選択線を選択する。この場合、
マスクデータレジスタＭＤＲに格納されたマスクデータ
に従って対応の列デコーダブロックを不活性状態とすれ
ば、対応の列デコーダブロックからは列選択線へは列選
択信号が伝達されない。
【０１４０】この構成を用いることにより、容易にライ
トパービット動作などのように所定のデータ入出力端子
ＤＱに対しデータの書込にマスクをかけることができ
る。
【０１４１】マスクデータＷＭの取込みは、所定のたと
えばライトイネーブルおよびＣＡＳビフォーＲＡＳ（Ｗ
ＣＢＲ）のタイミングにおいて各データ入出力端子ＤＱ
に与えられたデータをマスクデータＷＭとして取込む構
成が用いられてもよい。
【０１４２】［バンク構成］ＳＤＲＡＭにおいてはメモ
リアレイが複数のバンクに分割される。バンクはそれぞ
れ互いに独立にプリチャージ動作および活性化動作（ワ
ード線の選択、センスアンプの活性化など）を実行する
ことが必要とされる。図６に示す配置においては、４つ
のメモリマットＭＭ１ないしＭＭ４が２つのバンク＃１
および＃２に分割される。バンク＃１はメモリマットＭ
Ｍ１およびＭＭ２からなり、バンク＃２は、メモリマッ
トＭＭ３およびＭＭ４から構成される。
【０１４３】この構成においては、ロウデコーダおよび
コラムデコーダがそれぞれのメモリマットに対応して設
けられておりかつ内部データ伝達線も各メモリマット個
々に独立しているためにバンクの条件を満足している。
【０１４４】さらに図６に示す構成においては、プリア
ンプＰＡおよびライトバッファＷＢを含む入出力回路Ｐ
Ｗも各メモリマットに対して設けられているため、バン
ク＃１とバンク＃２が交互にアクセスされるようなイン
ターリーブ動作をも実現することができる。
【０１４５】［バンク数の切換］標準ＤＲＡＭにおいて
は、同一のチップで構成されたＤＲＡＭを、ワイヤボン
ディングにより×８構成と×４構成とに変更することが
よく行なわれる。この場合、通常、内部回路は×８構成
で動作するよう構成されており、特定のパッドを電源電
位Ｖｃｃまたは接地電位Ｖｓｓに接続することにより内
部構成が×４構成に変更される。この場合、８ビットの
内部データ伝達バスのうち特定のパッドのワイヤボンデ
ィングによる電位設定により４ビットのデータバスのみ
が選択的にデータ入出力端子へ接続される構成が用いら
れてもよい。一般には、×４構成に変換された場合メモ
リアレイの活性化も×４構成に対応するように変換され
る。
【０１４６】データ入出力が８ビット単位で行なわれる
×８構成のＳＤＲＡＭの場合には、８（ＤＱ）×８（ラ
ップ長）×２（バンク）＝１２８ビット分のグローバル
ＩＯ線対などが必要とされる。１ＲＡＳサイクルで６４
ビットのメモリセルが同時に選択されるためである。し
かしながら、×４構成の場合には、４（ＤＱ）×８（ラ
ップ長）×２（バンク）＝６４ビットのメモリセルが同
時に選択されることが必要とされるだけである。ＳＤＲ
ＡＭにはすでに×８構成のために１つのバンクにおいて
６４ビットのメモリセルが同時に選択される構成が準備
されている。したがって、×４構成に設定された場合に
は、ＳＤＲＡＭ内部のバンクの数を４にすることが可能
となる。この場合、バンクの分け方としては、種々の方
法が考えられる。図６に示す配置においてメモリマット
ＭＭ１、ＭＭ２、ＭＭ３、およびＭＭ４がそれぞれ１つ
のバンクに対応付けられてもよい。
【０１４７】図１７はこの×８構成と×４構成とでバン
ク数を切換えるための制御系の構成を示す図である。図
１７において、パッドＰＤが電源電位Ｖｃｃまたは接地
電位Ｖｓｓに接続される。パッド電位検出回路１００
は、このパッドＰＤの電位を検出し、“Ｈ”の信号また
は“Ｌ”の信号を出力する。バンク選択回路１０２は、
このパッド電位検出回路１００からの信号電位に応答し
て、２ビットデコード動作または１ビットデコード動作
を行なってバンク選択信号を発生する。バンク選択回路
１０２へは、たとえば２ビットのアドレス信号ビットＡ
１１およびＡ１０が与えられる。パッド電位検出回路１
００の出力信号が×４構成を示している場合には、バン
ク選択回路１０２は、この２ビットの信号Ａ１１および
Ａ１０をデコードして４ビットのバンク選択信号ＢＡ０
〜ＢＡ３のうちのいずれかを選択状態とする。
【０１４８】一方、パッド電位検出回路１００の出力信
号が×８構成を示している場合には、パンク選択回路１
０２は、アドレス信号ビットＡ１１に従って２ビットの
バンク選択信号Ｂ０およびＢ１を発生する。バンク選択
回路１０２の出力はアレイ活性化制御系（図６に示す周
辺回路に含まれる）へ与えられる。
【０１４９】チップ製造時においては、バンクは４個準
備され、各バンクに対応してバンク選択信号ＢＡ０ない
しＢＡ３が発生される。パッドＰＤが電源電位Ｖｃｃま
たはＶｓｓ（接地電位）に設定された場合に、パッド電
位検出回路１００の出力は×４構成または×８構成を示
す信号電位に固定される。バンク選択回路１０２は、こ
のパッド電位検出回路１００の出力により１ビットのア
ドレス信号Ａ１０の有効化／無効化を実行する。
【０１５０】バンク選択回路１０２は、パッド電位検出
回路１００が×４構成を示している場合にはアドレス信
号ビットＡ１０を有効とし、２ビットのデコード動作を
実行する。パッド電位検出回路１００が×８構成を示し
ている場合には、バンク選択回路１０２は、このアドレ
ス信号ビットＡ１０を無効化し、“Ｈ”または“Ｌ”の
電位に固定する。この場合、バンク選択回路１０２へは
等価的に（Ａ１１、Ｘ）の信号の組が与えられる。ただ
し、Ｘは任意の信号レベルを示す。この場合、アドレス
信号ビットＡ１１に応じてバンク選択動作が行なわれる
ことになり、バンク選択信号Ｂ０またはＢ１のいずれか
が選択状態とされる。
【０１５１】このバンク選択信号ＢＡ０、ＢＡ１、ＢＡ
２、およびＢＡ３をそれぞれメモリマットＭＭ１、ＭＭ
２、ＭＭ３、およびＭＭ４のそれぞれの関連の回路を活
性化するための制御信号として利用し、アドレスビット
Ａ１０およびＡ１１の値に従って１つのメモリアレイを
活性化する。
【０１５２】データ入出力系の切換においては、図１６
に示すように列選択線とデータ入出力端子とが１対１に
対応する場合には、このパッド電位検出回路１００の出
力電位により、上位ビット側のデータバスが下位ビット
側のデータバスへ切換えられる（ただし、×４構成の場
合にデータ入出力端子ＤＱ０〜ＤＱ３が用いられる場
合）図１５に示す列選択線とデータ入出力端子との対応
関係では、１つの列選択線へ２つのラップデータ（個々
のラップデータは４ビット）が与えられるようにこのパ
ッド電位検出回路１００の出力によりプリアンプＰＡの
出力経路およびライトバッファＷＢの入力経路が切換え
られ、この４ビットのプリアンプＰＡおよびライトバッ
ファＷＢが順次活性化される。これにより４ビットのラ
ップデータが８個連続して与えられても容易に対応する
ことができる。
【０１５３】上述の構成ではバンクを各メモリマットに
対応付けている。このＳＤＲＡＭにおいては、図７に示
すようにアレイグループ単位で列選択線が選択されてい
る。したがって、別のバンクの構成も可能である。
【０１５４】図１８にメモリアレイのバンク構成の他の
構成を示す。図１８においては、１つのメモリマットＭ
Ｍが２つのバンクに分割される。すなわち１つのメモリ
マットＭＭが４つの１Ｍビットのアレイに分割される。
４個のメモリマットＭＭ１ないしＭＭ４において、図の
垂直方向に配設される１Ｍビットのアレイ領域が１つの
バンクを構成する。このようなバンク構成にメモリアレ
イを分割することも可能である。この場合でも、プリア
ンプＰＡおよびライトバッファＷＢおよびグローバルＩ
Ｏ線は各バンクごとに独立に動作させることができ、か
つ列選択動作も独立に実行することができる。この場
合、２バンク構成となるときにはバンク＃０とバンク＃
３とが１つのバンクを構成し、バンク＃１とバンク＃２
とが１つのバンクを構成する。
【０１５５】同様の考え方を利用すると、×８構成にお
いてラップ長が４に設定された場合にもグローバルＩＯ
線などが６４ビット分不必要となる。この場合にもバン
クの数を４に設定することが可能である。この構成は、
図１７において、パッド電位検出回路１００をラップ長
設定回路で置き換えればよい。この場合においても、ラ
ップ長が８の場合と４の場合とワイヤボンディングで切
換える場合、このパッド電位検出回路１００そのものを
ラップ長設定回路として利用することができる。パッド
電位検出回路１００が省略され、パッドＰＤが直接バン
ク選択回路１０２へ接続される構成が用いられてもよ
い。
【０１５６】［ＳＤＲＡＭの機能的構成］図１はこの発
明に従うＳＤＲＡＭの主要部の構成を機能的に示すブロ
ック図である。図１においては、×８ビット構成のＳＤ
ＲＡＭの１ビットに関連する機能的構成の部分が示され
る。
【０１５７】データ入出力端子ＤＱｉに関連するアレイ
部分は、バンク＃１を構成するメモリアレイ１ａと、バ
ンク＃２を構成するメモリアレイ１ｂを含む。
【０１５８】バンク＃１のメモリアレイ１ａに対して
は、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレ
イ１ａの対応の行を選択するロウデコーダを構成するＸ
デコーダ群２ａと、列アドレス信号Ｙ３〜Ｙｋをデコー
ドしてメモリアレイ１ａの対応の列を選択する列選択信
号を発生するコラムデコーダを構成するＹデコーダ群４
ａと、メモリアレイ１ａの選択された行に接続されるメ
モリセルのデータを検知し増幅するセンスアンプ群６ａ
を含む。
【０１５９】Ｘデコーダ群２ａは、メモリアレイの各ワ
ード線に対応して設けられるＸデコーダを含む。アドレ
ス信号Ｘ０〜Ｘｊに従って、対応のＸデコーダが選択状
態となり、対応のワード線を選択状態とする。Ｙデコー
ダ群４ａは、列選択線それぞれに対して設けられるＹデ
コーダを含む。一本の列選択線ＣＳＬは８対のビット線
を選択状態とする。Ｘデコーダ群２ａおよびＹデコーダ
群４ａにより、メモリアレイ１ａにおいて８ビットのメ
モリセルが同時に選択状態とされる。Ｘデコーダ群２ａ
およびＹデコーダ群４ａはそれぞれバンク指定信号Ｂ１
により活性化される。
【０１６０】バンク＃１に対してさらに、センスアンプ
群６ａにより検知増幅されたデータを伝達するとともに
書込データをメモリアレイ１ａの選択されたメモリセル
へ伝達するための内部データ伝達線（グローバルＩＯ
線）のバスＧＩＯが設けられる。このグローバルＩＯ線
バスＧＩＯは８対のグローバルＩＯ線を含む。
【０１６１】データ読出のために、このグローバルＩＯ
線バスＧＩＯ上のデータをプリアンプ活性化信号φＰＡ
１に応答して活性化されて増幅するプリアンプ群８ａ
と、プリアンプ群８ａで増幅されたデータを格納するた
めのリード用レジスタ１０ａと、リード用レジスタ１０
ａに格納されたデータを順次出力するための出力バッフ
ァ１２ａが設けられる。プリアンプ群８ａ、リード用レ
ジスタ１０ａおよび出力バッファ１２ａは、この８ビッ
トのグローバルＩＯ線対に対応してそれぞれ８ビット幅
の構成を備える。リード用レジスタ１０ａはレジスタ活
性化信号φＲｒ１に応答してプリアンプ群８ａの出力デ
ータをラッチし、順次出力する。出力バッファ１２ａは
出力イネーブル信号φＯＥ１に応答して、リード用レジ
スタ１０ａに格納された８ビットのデータを順次データ
入出力端子ＤＱｉへ伝達する。データ入出力端子ＤＱｉ
を介しては、データ入力およびデータ出力が共通に行な
われる。
【０１６２】データの書込を行なうために、入力バッフ
ァ活性化信号φＤＢ１に応答して活性化され、データ入
出力端子ＤＱｉに与えられた入力データから書込データ
を生成する１ビット幅の入力バッファ１８ａと、レジス
タ活性化信号φＲｗ１に応答して活性化され、入力バッ
ファ１８ａからの書込データを順次格納するライト用レ
ジスタ１６ａと、書込バッファ活性化信号φＷＢ１に応
答して活性化され、ライト用レジスタ１６ａに格納され
たデータを増幅してグローバルＩＯ線対ＧＩＯへ伝達す
るライトバッファ群１４ａを含む。ライトバッファ群１
４ａおよびライト用レジスタ１６ａはそれぞれ８ビット
幅を有する。
【０１６３】バンク＃２も同様にＸデコーダ群２ｂ、Ｙ
デコーダ群４ｂ、センスアンプ活性化信号φＳＡ２に応
答して活性化されるセンスアンプ群６ｂ、プリアンプ活
性化信号φＰＡ２に応答して活性化されるプリアンプ群
８ｂ、レジスタ活性化信号φＲｒ２に応答して活性化さ
れるリード用レジスタ１０ｂ、出力イネーブル信号φＯ
Ｅ２に応答して活性化される出力バッファ１２ｂ、バッ
ファ活性化信号φＷＢ２に応答して活性化されるライト
バッファ群１４ｂ、レジスタ活性化信号φＲｗ２に応答
して活性化されるライト用レジスタ１６ｂ、バッファ活
性化信号φＤＢ２に応答て活性化される入力バッファ１
８ｂを含む。
【０１６４】バンク＃１に対する構成とバンク＃２に対
する構成は同一である。リード用レジスタ１０ａ、１０
ｂおよびライト用レジスタ１６ａおよび１６ｂは、それ
ぞれ連続アクセスするためのラップデータを格納するた
めのレジスタである。
【０１６５】バンク＃１および＃２に対する各制御信号
は、バンク指定信号Ｂ１およびＢ２に応答していずれか
の一方バンクに対する制御信号のみが発生される。
【０１６６】図６のチップ配置との対応において、リー
ド用レジスタ１０ａ、１０ｂ、ライト用レジスタ１６
ａ、１６ｂ、入力バッファ１８ａ、１８ｂ、出力バッフ
ァ１２ａ、１２ｂは周辺回路ＰＨに配置される。プリア
ンプ群８ａ、８ｂ、およびライトバッファ群１４ａおよ
び１４ｂは入出力回路ＰＷ内に配置される。
【０１６７】この機能ブロック２００が、各データ入出
力端子に対して設けられる×８ビット構成の場合機能ブ
ロック２００が８個設けられる。
【０１６８】上述のように、バンク＃１およびバンク＃
２に対してほぼ同一構成とし、それぞれの動作をバンク
指定信号Ｂ１およびＢ２により一方のみを活性化するこ
とにより、バンク＃１および＃２は互いにほぼ完全に独
立して動作することが可能となる。また、データ読出用
のレジスタ１０ａおよび１０ｂとデータ書込用のレジス
タ１６ａおよび１６ｂとを別々にかつ各バンク＃１およ
び＃２に対して設けることにより、データの読出および
書込切換時およびバンク切換時においてデータが衝突す
ることがなく、正確なデータの読出および書込を実行す
ることができる。
【０１６９】バンク＃１およびバンク＃２それぞれ独立
にメモリアレイを活性化するための制御系として、外部
から与えられる制御信号、すなわち、外部ロウアドレス
ストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル
信号ｅｘｔ．／ＯＥ、外部書込イネーブル信号（書込許
可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをた
とえばシステムクロックである外部クロック信号ＣＬＫ
に同期して取込み内部制御信号φｘａ、φｙａ、φＷ、
φＯ、φＲ、φＣを発生する第１の制御信号発生回路２
０と、バンク指定信号Ｂ１およびＢ２と、内部制御信号
φＷ、φＯ、φＲ、およびφＣとクロック信号ＣＬＫに
応答してバンク＃１および＃２それぞれ独立に駆動する
ための制御信号、すなわちセンスアンプ活性化信号φＳ
Ａ１、φＳＡ２、プリアンプ活性化信号φＰＡ１、φＰ
Ａ２、ライトバッファ活性化信号φＷＢ１、φＷＢ２、
入力バッファ活性化信号φＤＢ１、φＤＢ２、および出
力バッファ活性化信号φＯＥ1 、φＯＥ２を発生する第
２の制御信号発生回路２２を含む。
【０１７０】内部制御信号φＷは外部書込許可信号ｅｘ
ｔ．／ＷＥに同期して発生される内部書込許可信号であ
る。内部制御信号φＯは外部読出許可（読出イネーブ
ル）信号ｅｘｔ．／ＯＥに同期して発生される内部読出
許可信号である。内部制御信号φＲは、外部ロウアドレ
スストローブ信号ｅｘｔ．／ＲＡＳに同期して発生され
る内部ロウアドレスストローブ信号（内部ＲＡＳ信号）
である。内部制御信号φＣは、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳに同期して発生される内部
コラムアドレスストローブ信号（内部ＣＡＳ信号）であ
る。内部制御信号φｘａ、およびφｙａは、それぞれ外
部制御信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳに
同期して発生される内部アドレスバッファ活性化信号で
ある。
【０１７１】第２の制御信号発生回路２２は、バンク指
定信号Ｂ１およびＢ２に従って、この指定されたバンク
に対応する制御信号のみを活性状態とする。第２の制御
信号発生回路２２が発生する制御信号のタイミングはク
ロック信号ＣＬＫにより制御される。たとえば読出許可
信号φＯＥ１またはφＯＥ２は、外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ（または内部ロウアドレス
ストローブ信号φＲ）が活性状態となってからクロック
信号ＣＬＫを６カウントした後に発生される。また、ラ
イトバッファ活性化信号φＷＢ１またはφＷＢ２は、書
込データが８個与えられた後のクロック信号に応答して
発生される。すなわち、外部書込許可信号ｅｘｔ．／Ｗ
Ｅが活性状態となってからクロックがＣＬＫが８個カウ
ントされた後にメモリアレイの選択されたメモリセルへ
の書込データの伝達が行なわれる。これはラップ長８を
想定しており、通常動作モードにおいては常時、ラップ
長８を想定してＳＤＲＡＭは動作する。
【０１７２】ＳＤＲＡＭはさらに、周辺回路として、内
部制御信号φｘａに応答して、外部アドレス信号ｅｘ
ｔ．Ａ０ないしｅｘｔ．Ａｉを取込み内部アドレス信号
Ｘ０〜Ｘｊと、バンク選択信号Ｂ１およびＢ２を発生す
るＸアドレスバッファ２４と、内部制御信号φｙａに応
答して活性化され、列選択線を指定するための列アドレ
スＹ３〜ＹＫと、連続アクセス時における最初のビット
線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ
２を発生するＹアドレスバッファ２６と、クロック信号
ＣＬＫに応答して、このラップアドレス用ビットＹ０〜
Ｙ２をデコードしてラップアドレスＷＹ０〜ＷＹ７、リ
ード用レジスタ１０ａ、１０ｂを制御するためのレジス
タ駆動用信号φＲｒ１およびφＲｒ２、およびライト用
レジスタ１６ａおよび１６ｂを駆動するための制御信号
φＲｗ１およびφＲｗ２を発生するレジスタ制御回路２
８を含む。レジスタ制御回路２８へは、またバンク指定
信号Ｂ１およびＢ２が与えられ、選択されたバンクに対
してのみレジスタ駆動用信号が発生される構成が用いら
れてもよい。次に具体的な内部動作について説明する。
【０１７３】［連続ライトマスク機能］ＳＤＲＡＭにお
いては、通常動作モード時においては１つのデータ入出
力端子に８ビットのデータが連続して書込まれる。たと
えば、一連のデータ列において偶数番目のバイトデータ
のみを書換えたい場合、奇数番目のデータに対してはマ
スクをかければ、所望の偶数番目のデータのみが書換え
られる。この連続アクセス動作時において所望のバイト
データに対してマスクをかける構成について以下に説明
する。
【０１７４】図１９は、連続アドレス時におけるマスク
をかける動作を示すタイミング図である。図１９におい
て、各制御信号はすべて外部制御信号であるが、この外
部制御信号であることを示す符号“ｅｘｔ．”は省略す
る。データ書込動作時においては、まず外部ロウアドレ
スストローブ信号／ＲＡＳを“Ｌ”に立下げる。これに
より外部アドレスＡＤＤが行アドレス信号Ｘａとして取
込まれ、内部行アドレス信号が発生される。これに従っ
てバンクの選択および選択されたバンクにおけるメモリ
アレイの活性化（ワード線の選択およびセンスアンプの
駆動）が行なわれる。
【０１７５】次いで外部コラムアドレスストローブ信号
／ＣＡＳおよび外部書込許可信号／ＷＥを“Ｌ”に立下
げる。ここで、通常、仕様として、外部ロウアドレスス
トローブ信号／ＲＡＳが立下がってから外部コラムアド
レスストローブ信号／ＣＡＳを立下げるまでに必要とさ
れる時間すなわちＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤは２
クロックサイクル必要とされる。
【０１７６】書込許可信号／ＷＥが“Ｌ”へ立下がるこ
とにより、選択されたバンクにおける入力バッファが活
性化され、ライト用レジスタへデータが書込まれる。こ
のライト用レジスタへのデータの書込位置は、外部コラ
ムアドレスストローブ信号／ＣＡＳが立下がったときに
取込まれた外部アドレス信号ＡＤＤにより発生される内
部列アドレス信号Ｙｂの下位３ビットＹ０〜Ｙ２により
指定される。次いでクロック信号の立上がりエッジで入
力バッファを介してデータが順次ライト用レジスタへ書
込まれる。これにより連続して８バイトのデータｂ０〜
ｂ７が書込まれる。８バイトのデータｂ０〜ｂ７が書込
まれた後、すでに選択されている６４ビットのメモリセ
ルへ同時にこの８バイトのデータが書込まれる。この選
択されたメモリセルへの書込データの伝達は、書込許可
信号／ＷＥが“Ｌ”に立下がってからクロック信号ＣＬ
Ｋを８カウントした後の次のクロック信号ＣＬＫの立上
がりに応答して行なわれる。
【０１７７】この連続ライト動作時において所望のバイ
トデータにマスクをかけるマスクトライト動作時におい
ては、マスクをかけたいデータに対応して外部からのマ
スク指示信号ＷＭを“Ｈ”に立上げる。図１９において
は２番目のバイトデータｄ１および５番目のバイトデー
タｄ４に対しマスクをかける場合が示される。この場
合、６４ビットのメモリセルが同時に選択されてはいる
ものの、その対応のメモリセルへは書込データは伝達さ
れない。この場合、マスクされたデータに対応するメモ
リセルへは再書込動作を実行しているだけである。次に
この連続ライト動作時におけるマスクをかけるための構
成について説明する。
【０１７８】図２０は、連続ライト動作時におけるマス
クトライト機能を実現するための回路構成を示す図であ
る。図２０（Ａ）にライト用レジスタ１６と入力バッフ
ァ１８とを示す。入力バッファ１８は、データ入出力端
子ＤＱｉに与えられた入力データを取込み書込データを
生成する。入力バッファ１８は、入力バッファ活性化信
号φＤＢに応答して活性化される。この入力バッファ活
性化信号φＤＢは、図１に示す第２の制御信号発生回路
２２から、内部書込信号φＷに応答して発生される。入
力バッファ１８の出力は８ビットの単位レジスタを有す
るライト用レジスタ１６へ与えられる。ライト用レジス
タ１６は、ラップアドレスｗｙ０〜ｗｙ７のうち活性化
されているラップアドレスに対応する単位レジスタにこ
の入力バッファ１８からの書込データをラッチする。ラ
イト用レジスタ１６は、ライトレジスタ活性化信号φＲ
ｗに応答して活性化され、同時に書込データＷＤ０〜Ｗ
Ｄ７を発生する。ラップアドレスｗｙ０〜ｗｙ７はいず
れか１つのみが活性状態とされる。各クロックサイクル
ごとにこの活性化されたラップアドレスが順次シフトす
る。
【０１７９】図２０（Ｂ）はマスクデータを生成するた
めの構成を示す図である。図２０（Ｂ）において、マス
クデータ発生系は、入力バッファ活性化信号φＤＢに応
答して活性化されライトマスク指示信号ＷＭを取込んで
ライトマスクデータを発生するライトマスクデータ発生
回路１６０と、このライトマスクデータ発生回路１６０
からのライトマスクデータを取込むライトマスクレジス
タ１６２を含む。ライトマスクレジスタ１６２は、８ビ
ットの単位レジスタを含む。ライトマスクレジスタ１６
２では、ライト動作が始まる前はセット信号により各単
位レジスタはセット状態とされ、保持データは“１”に
設定される。単位レジスタの保持するデータが“１”の
場合には書込が禁止され、保持データが“０”の場合に
は書込が実行される。
【０１８０】ライトマスクレジスタ１６２は、このライ
トマスクデータ発生回路１６０からのライトマスクデー
タを、ラップアドレスｗｙ０〜ｗｙ７に従って順次単位
レジスタに格納する。ライトマスクレジスタ１６２の保
持データはライトマスクレジスタ活性化信号φＷＭに応
答して同時にマスクデータＭＤ０〜ＭＤ７として出力さ
れる。このライトマスクレジスタ活性化信号φＷＭは、
ライト用レジスタ活性化信号φＲｗとほぼ同じタイミン
グで発生される。このライトマスクレジスタ１６２の保
持するマスクデータＭＤ０〜ＭＤ７は後に説明するよう
にライト用バッファへ伝達され、対応のライト用バッフ
ァの出力を制御する。
【０１８１】図２０（ｃ）はラップアドレスを発生する
ための構成を示す図である。図２０（ｃ）において、ラ
ップアドレス発生系は、３ビットの内部列アドレスＹ０
〜Ｙ２をデコードするラップアドレスデコーダ１６６
と、ラップアドレスデコーダ１６６の出力をラッチし、
かつクロック信号ＣＬＫに応答して順次シフトするラッ
プアドレスレジスタ１６４を含む。ラップアドレスデコ
ーダ１６６は３ビットの列アドレスＹ０〜Ｙ２をデコー
ドし、その出力ｙ０〜ｙ７のうちの１つのみを選択状態
とする。
【０１８２】ラップアドレスレジスタ１６４は、８段の
シフトレジスタ構成を備え、このラップアドレスデコー
ダ１６６の出力ｙ０〜ｙ７を単位シフトレジスタにラッ
チし、クロック信号ＣＬＫに従って順次シフトする。こ
のラップアドレスレジスタ１６４の各単位シフトレジス
タから最初にデータが書込まれるメモリセル位置を示す
ラップアドレスｗｙ０〜ｗｙ７が発生される。ラップア
ドレスレジスタ１６４は、図１に示す構成においてレジ
スタ制御回路２８に含まれる。ライトマスクレジスタ１
６２は、図１の構成において、第１の制御信号発生回路
２０に含まれてもよく、第２の制御信号発生回路２２に
含まれてもよい。次にこの図２０に示すマスクトライト
機能を実現する回路の動作についてその動作タイミング
図である図２１を参照して説明する。今、図１９に示す
ように、２番目の入力データｄ１および５番目の入力デ
ータｄ４に対しマスクをかける場合を考える。
【０１８３】ラップアドレスデコーダ１６６は、３ビッ
トの内部列アドレスＹ０〜Ｙ２をデコードしてラップア
ドレスｙ０〜ｙ７を発生する。今、３ビットの列アドレ
スＹ０〜Ｙ２が（Ｙ０，Ｙ１，Ｙ２）＝（０，１，０）
であれば、最初に、ラップアドレスデコーダ１６６から
の出力ｙ２のみが選択状態とされる。この出力信号ｙ２
がラップアドレスレジスタ１６４に取込まれる。ラップ
アドレスレジスタ１６４のラップアドレスｗｙ２が選択
状態とされる。以降、クロック信号ＣＬＫがトグルされ
るごとにラップアドレスレジスタ１６４の出力するラッ
プアドレスは順次ｗｙ３→ｗｙ４→ｗｙ５→ｗｙ６→ｗ
ｙ７→ｗｙ０→ｗｙ１と活性化される。
【０１８４】外部からのマスクビット指示信号ＷＭは、
入力データｄ１とｄ４に対応して発生される。ライトマ
スクレジスタ１６２においては、書込許可信号／ＷＥに
応答して各単位レジスタの保持データは“１”に設定さ
れる。ライトマスクレジスタ１６２の各単位レジスタ
は、ラップアドレスｗｙに従って、ライトマスクデータ
発生回路１６０からのライトマスクデータＷＭを格納す
る。したがって、ライトマスクレジスタ１６２において
は、マスクデータＭＤ３およびＭＤ６が活性状態の
“１”となり、残りのマスクデータＭＤ２、ＭＤ４、Ｍ
Ｄ５、ＭＤ７、ＭＤ０およびＭＤ１は書込状態を示すデ
ータ“０”を格納する。
【０１８５】ライト用レジスタ１６は、入力バッファ１
８から与えられたデータをラップアドレスｗｙ０〜ｗｙ
７に従って格納する。８ビットのデータが書込まれた
後、クロック信号ＣＬＫの立上がりに応答してライトレ
ジスタ活性化信号φＲｗおよびライトマスクレジスタ活
性化信号φＷＭが活性化され、それぞれのレジスタに格
納されているデータが並列にライトバッファへ伝達され
る。ライトバッファは、後に詳細に説明するように、こ
のマスクデータＭＤ０〜ＭＤ７に従って書込データＷＤ
０〜ＷＤ７を対応のグローバルＩＯ線対ＧＩＯへ伝達す
る。次に、各レジスタの具体的構成について説明する。
【０１８６】図２２は、図２０に示すライト用レジスタ
１６の単位レジスタの構成を示す図である。図２２にお
いて、単位ライトレジスタは、入力バッファ１８からの
書込データＤをラップアドレスｗｙｉに応答して通過さ
せるｎチャネルＭＯＳトランジスタ２１６と、トランジ
スタ２１６を介して伝達された書込データをラッチする
ためのインバータラッチ回路を構成するインバータ回路
２１７および２１８と、このインバータラッチ回路（イ
ンバータ回路２１７および２１８）の出力を反転するイ
ンバータ回路２１９と、インバータ回路２１９の出力
を、レジスタ活性化信号φＲｗに応答して出力するｎチ
ャネルＭＯＳトランジスタ２２０を含む。インバータ回
路２１７の出力はインバータ回路２１８の入力に結合さ
れ、インバータ回路２１８の出力がインバータ回路２１
７の入力に結合される。
【０１８７】動作時においては、この単位レジスタは、
ラップアドレスｗｙｉが活性状態（“Ｈ”）となったと
きに入力バッファ１８からの書込データＤを取込んでイ
ンバータラッチ回路でラッチする。活性化信号φＲｗが
活性されるとトランジスタ２２０が導通して内部書込デ
ータＷＤｉが生成される。この図２２に示す構成におい
て、トランジスタ２２０はインバータ回路２１９の入力
とインバータラッチ回路（インバータ回路２１７および
２１８）の出力との間に設けられてもよい。またインバ
ータラッチ回路の入力部（インバータ回路２１７の入力
部）は通常時は所定の電位にプリチャージされる構成が
用いられてもよい。
【０１８８】図２３は、図２０に示すライトマスクレジ
スタの単位レジスタの構成を示す図である。図２３にお
いて単位マスクレジスタは、ラップアドレスｗｙｉに応
答してライトマスクデータ発生回路１６０から発生され
たマスクデータＭを通過させるｎチャネルＭＯＳトラン
ジスタ２２２と、トランジスタ２２２を介して与えられ
たマスクデータをラッチするためのインバータラッチ回
路を構成するインバータ回路２２６および２２８と、ラ
イトマスクレジスタ活性化信号φＷＭに応答して、この
インバータラッチ回路の出力（インバータ回路２２６の
出力）を通過させてマスクデータＭＤｉを生成するｎチ
ャネルＭＯＳトランジスタ２３０と、セット信号に応答
してインバータラッチ回路の入力部（インバータ回路２
２６の入力）を接地電位へ設定するｎチャネルＭＯＳト
ランジスタ２２４を含む。セット信号は、ロウアドレス
ストローブ信号／ＲＡＳに応答して発生されてもよい。
ライトマスクデータＭが発生される前にセット信号によ
りこのインバータラッチ回路の入力部が接地電位に設定
されていればよい。
【０１８９】動作時において、まずセット信号によりイ
ンバータ回路２２６の入力部の電位が接地電位に設定さ
れる。これにより単位ライトマスクレジスタにデータ
“１”が初期設定される。次いで、ラップアドレスｗｙ
ｉに従ってトランジスタ２２２が導通し、ライトマスク
データ発生回路１６０からのマスクデータＭがインバー
タ回路２２６の入力部へ与える。トランジスタ２２４は
すでにオフ状態となっている。これにより、マスクデー
タＭがインバータ回路２２６および２２８によりラッチ
される。ライトマスクレジスタ活性化信号φＷＭが活性
化されるとトランジスタ２３０がオン状態となり、イン
バータ回路２２６の出力を通過させてライトマスク指示
信号ＭＤｉを発生する。
【０１９０】図２４は図２０に示すラップアドレスレジ
スタ１６４の単位レジスタの構成を示す図である。図２
４において、単位ラップアドレスレジスタは、大きな駆
動能力を有するインバータ回路２３２と比較的小さな駆
動能力を有するインバータ回路２３４と、クロック信号
ＣＬＫに応答して、インバータ回路２３２の出力を伝達
するｎチャネルＭＯＳトランジスタ２３８と、トランジ
スタ２３８を介して伝達される信号を反転する比較的大
きな駆動能力を有するインバータ回路２４０と、インバ
ータ回路２４０の出力を反転する比較的小さな駆動能力
を有するインバータ回路２４２を含む。
【０１９１】インバータ回路２３２の出力はトランジス
タ２３８へ与えられるとともに、インバータ回路２３４
の入力へ与えられる。インバータ回路２３４の出力はイ
ンバータ回路２３２の入力へ与えられる。単位ラップア
ドレスレジスタはさらに、セット信号に応答してラップ
アドレスデコーダ１６６から発生される選択信号ｙｉを
取込むためのｎチャネルＭＯＳトランジスタ２３６を含
む。このトランジスタ２３６の出力はインバータ回路２
３２の入力およびインバータ回路２３４の出力へ与えら
れる。このインバータ回路２３４の出力からラップアド
レスｗｙｉが発生される。
【０１９２】トランジスタ２３６のゲートへ与えられる
セット信号は、ラップアドレスデコーダ１６６を活性化
するための制御信号に応答して所定の期間発生されるワ
ンショットのパルス信号が利用されてもよい。またコラ
ムアドレスストローブ信号／ＣＡＳの活性化に応答して
クロック信号ＣＬＫの立上がりエッジで発生されるワン
ショットパルスが用いられてもよい。次に動作について
説明する。
【０１９３】セット信号が活性化されることにより、ト
ランジスタ２３６がオン状態となり、ラップアドレスデ
コーダ１６６の出力ｙｉを取込みラッチする。この取込
まれた信号ｙｉはラップアドレスｗｙｉとして出力され
る。このセット信号の発生時においては、クロック信号
ＣＬＫが“Ｈ”、相補クロック信号／ＣＬＫが“Ｌ”で
ある。インバータ回路２３２の出力は、トランジスタ２
３８を介してインバータ回路２４０へ与えられ、インバ
ータ回路２４０および２４２によりラッチされる。
【０１９４】次いでクロック信号ＣＬＫが“Ｌ”に立下
がり、相補クロック信号／ＣＬＫが“Ｈ”に立下がる
と、このインバータ回路の出力が隣接する単位ラップア
ドレスレジスタへ伝達され、隣接するラップアドレスが
活性状態となる。インバータ回路２４０は比較的大きな
駆動力を有しており、隣接する単位ラップアドレスレジ
スタの入力部に設けられているインバータラッチ回路の
ラッチ状態をその出力状態に合わせて修正する。これに
より、クロック信号ＣＬＫに従って順次ラップアドレス
が活性状態とされる。
【０１９５】上述のラップアドレス発生系においては、
最初に設定されたラップアドレスｗｙを初期アドレスと
して隣接する列を順次選択しており、ラップアドレスの
発生方法は一意的である。このラップアドレスの発生順
序をプログラムする構成を以下に示す。
【０１９６】図２５はラップアドレスプログラム回路の
構成を示す図である。図２５において、ラップアドレス
プログラム回路は、クロック信号ＣＬＫの立上がりエッ
ジで、外部書込許可信号／ＷＥおよび外部コラムアドレ
スストローブ信号／ＣＡＳおよび外部ロウアドレススト
ローブ信号／ＲＡＳがすべて“Ｌ”にあるＷＣＢＲモー
ドを検出するＷＣＢＲ検出回路５０と、このＷＣＢＲ検
出回路５０からのＷＣＢＲ検出信号に応答して、ラップ
アドレスの進みかたを設定するラップアドレス進行設定
回路５２と、このラップアドレス進行設定回路５２の出
力に従ってラップアドレスを順次発生するラップアドレ
ス発生回路５４を含む。
【０１９７】ラップアドレス進行設定回路５２は、クロ
ック信号ＣＬＫの立上がりエッジで外部アドレス信号Ａ
０〜Ａ２およびＡ６をラッチするラッチ回路５２１と、
ＷＣＢＲ検出回路５０からのＷＣＢＲ検出信号に応答し
て活性化され、ラッチ回路５２１でラッチされた４ビッ
トのアドレス信号に従ってラップアドレス進行のシーケ
ンスを設定するシーケンス設定回路５２４を含む。シー
ケンス設定回路５２４は、ラップアドレスをシーケンシ
ャルに変更するシーケンシャルラップアドレスのシーケ
ンスと、ラップアドレスを初期ラップアドレスからイン
ターリーブ態様で変化させるインタリーブラップアドレ
スシーケンスのいずれかに設定する。
【０１９８】ラップアドレス発生回路５４は、このシー
ケンス設定回路５２４からのシーケンス情報に従って、
ラップアドレスｗｙ０〜ｗｙ７のうちの１つを選択状態
とする。
【０１９９】ラップアドレスのシーケンスの設定を図２
６に示す。図２６において、ラップアドレスのシーケン
スはラップ長が８の場合が示される。この場合３ビット
の入力アドレスＡ０〜Ａ２に従ってラップアドレスの発
生順序が決定される。初期ラップアドレスはこの３ビッ
トのアドレスＡ０〜Ａ２により指定されるとともに、以
降のラップアドレス発生順序も決定される。ラップアド
レスがシーケンシャルに発生されるかインターリーブ態
様で発生されるかはアドレスビットＡ６により設定され
る。シーケンシャルな順序でラップアドレスを発生する
場合、前述の図２０（Ｃ）に示すシフトレジスタ構成の
ラッチアドレスレジスタを利用することができる。イン
ターリーブ態様で発生する場合、シーケンス設定回路５
２４はこのラッチ回路５２１からの３ビットのアドレス
信号Ａ０〜Ａ２をデコードし、所望の順序でラップアド
レスが発生されるようにそのシーケンスを設定する。ラ
ップアドレス発生回路５４は、このシーケンス設定回路
５２４により設定されシーケンスに従ってラップアドレ
スｗｙ０〜ｗｙ７を発生する。
【０２００】このラップアドレスのシーケンスがＷＣＢ
Ｒ条件により設定された場合、以後のクロックサイクル
では図２０に示すラップアドレスデコーダからのラップ
アドレスは無視する必要がある。この場合、ＷＣＢＲ検
出回路５０の出力によりラップアドレス発生回路５４の
出力とラップアドレスレジスタ１６４の出力の一方が選
択される構成が利用されてもよい。またＷＣＢＲ検出回
路５０はＷＣＢＲ条件を検出した場合図２０（Ｃ）に示
すラップアドレスデコーダの動作を禁止する構成が用い
られてもよい。また、さらに、ＷＣＢＲ条件によりシー
ケンスのみが設定され、以後のアクセスサイクルでは、
そのときのラップアドレスにより先頭ラップアドレスが
指定される構成が用いられてもよい。
【０２０１】インタリーブ態様でラップアドレスを発生
する構成はランダムロジックなどを用いて容易に実現す
ることができる。
【０２０２】［ライトバッファ］図２７はライトバッフ
ァの構成を示す図である。図１に示すライトバッファ群
１４はこの図２７に示すライトバッファを８個備える。
図２７を参照して、ライトバッファは、ライトレジスタ
１６からの書込データＷＤｉを受けるインバータ回路
と、ライトバッファ活性化信号／φＷＢと、ライトマス
クレジスタ１６２からのマスクデータＭＤｉとを受ける
２入力ＮＯＲ回路６１と、ＮＯＲ回路６１の出力を受け
るインバータ回路６２を含む。ライトバッファ制御信号
／φＷＢは“Ｌ”となったとき活性状態となり、データ
書込を指示する。
【０２０３】ライトバッファは、さらに、電源電位Ｖｃ
ｃと接地電位Ｖｓｓとの間に縦列接続されるｐチャネル
ＭＯＳトランジスタ６３、６４と、ｎチャネルＭＯＳト
ランジスタ６５と６６を含む。トランジスタ６３および
６６のゲートへはインバータ回路６０の出力が与えられ
る。トランジスタ６４のゲートへはインバータ回路６２
の出力が与えられる。トランジスタ６５のゲートへはＮ
ＯＲ回路６１の出力が与えられる。
【０２０４】ライトバッファはさらに、電源電位Ｖｃｃ
と接地電位Ｖｓｓとの間に縦列接続されるｐチャネルＭ
ＯＳトランジスタ６７および６８と、ｎチャネルＭＯＳ
トランジスタ６９および７０を含む。トランジスタ６７
および７０のゲートへ書込データＷＤｉが与えられ、ト
ランジスタ６８のゲートへインバータ回路６２の出力が
与えられ、トランジスタ６９のゲートへＮＯＲ回路６１
の出力が与えられる。トランジスタ６４とトランジスタ
６５の接続点がグローバルＩＯ線対ＧＩＯの一方のグロ
ーバルＩＯ線ＧＩＯｉへ接続され、トランジスタ６８お
よび６９の接続点が他方グローバルＩＯ線／ＧＩＯｉに
接続される。次に動作について説明する。
【０２０５】（ｉ） マスクデータＭＤｉが“１”
（“Ｈ”）にあり、書込データに対するマスクを指示し
ている場合を考える。この場合、ＮＯＲ回路６１の出力
が“Ｌ”となり、インバータ回路６２の出力が“Ｈ”と
なる。これにより、トランジスタ６４、６５、６８およ
び６９がオフ状態となり、グローバルＩＯ線ＧＩＯｉお
よび／ＧＩＯｉはそのときの電位保持状態となり、書込
データの伝達は行なわれない。
【０２０６】（ｉｉ）マスクデータＭＤｉが“０”のと
き この場合は書込データＷＤｉに従ってデータの書込が行
なわれる。すなわちＮＯＲ回路６１の出力がライトバッ
ファ活性化信号／φＷＢの立下がりに応答して“Ｈ”と
なり、インバータ回路６２の出力が“Ｌ”となる。それ
によりトランジスタ６４、６５、６８、および６９が導
通状態となる。書込データＷＤｉが“１”であり“Ｈ”
の場合、トランジスタ６３がオン状態となりトランジス
タ６６がオフ状態となる。また同時にトランジスタ６７
がオフ状態、トランジスタ７０がオン状態となる。これ
によりグローバルＩＯ線対ＧＩＯｉはトランジスタ６３
および６４を介して電源電位Ｖｃｃレベルに充電され、
一方、グローバルＩＯ線／ＧＩＯｉはトランジスタ６９
および７０を介して接地電位Ｖｓｓに放電される。
【０２０７】書込データＷＤｉが“０”を示す“Ｌ”レ
ベルの場合には、インバータ回路６０の出力が“Ｈ”と
なる。この場合は、トランジスタ６３がオフ状態、トラ
ンジスタ６６がオン状態、トランジスタ６７がオン状
態、トランジスタ７０がオフ状態となる。それによりグ
ローバルＩＯ線ＧＩＯｉがトランジスタ６５および６６
を介して放電されて接地電位Ｖｓｓレベルの“Ｌ”レベ
ルとなり、グローバルＩＯ線／ＧＩＯｉがトランジスタ
６７および６８を介して充電されて“Ｈ”となる。
【０２０８】上述の構成により、連続書込時において所
望のデータに対してのみマスクをかけることが可能とな
る。
【０２０９】［高速連続ライト動作］図１９に示す連続
ライト動作においては、１つのデータ入出力端子につい
て８ビットのデータが連続して与えられた後にライトバ
ッファ活性化信号／φＷＢが発生されて選択メモリセル
へのデータの書込が行なわれている。すなわち、書込許
可信号／ＷＥが“Ｌ”に立下がってから、クロック信号
ＣＬＫを８個カウントした後に選択メモリセルへのデー
タの書込が行なわれている。この書込バッファ活性化信
号φＷＢおよび／φＷＢの発生は図１に示す第２の制御
信号発生回路２２において行なわれている。常に連続し
て８ビットのデータが書込まれるとは限らない。５ビッ
トの連続書込動作で終了する場合もある。ラップ長が８
ビットに設定された場合、ＳＤＲＡＭの内部で常に８ビ
ットの連続書込を想定して内部信号が動作するように固
定的に設定されていた場合には、たとえ５ビットの連続
ライト動作が行なわれた場合であっても、残りの３ビッ
トのデータが書込まれる期間待機状態となり、３クロッ
ク分無駄な時間が発生する。すなわち、連続ライト動作
において８ビット連続ライト動作を行なう場合であって
も５ビット連続ライト動作であっても書込みに要する時
間は同じことになる。したがってこの連続ライト動作時
においては、連続ライトのビット数に応じてメモリセル
への書込データの伝達タイミングすなわちライトバッフ
ァ活性化タイミングを調整するのが好ましい。
【０２１０】図２８はこの連続ライト動作におけるビッ
ト数に応じて選択メモリセルへの書込データ伝達タイミ
ングを変更する動作を示すタイミング図である。図２８
においては、ラップ長８ビットを想定する。８ビットの
データ（１つのデータ入出力端子について）ｂ０〜ｂ７
をすべて書込む場合には、外部からの書込許可信号（ラ
イトイネーブル信号）／ＷＥは、外部コラムアドレスス
トローブ信号／ＣＡＳが活性化されるクロックサイクル
から８ビット目のデータｂ７が入力されるクロックサイ
クルまで“Ｌ”に保持する。この場合、８番目のクロッ
ク信号の立上がりに応答してデータｂ７が内部のライト
用レジスタに取込まれ、次いでライトバッファ活性化信
号φＷＢが発生され、グローバルＩＯ線対への書込デー
タの転送が実行される。このときの信号φＷＢの発生タ
イミングは信号／ＷＥの立下がりからのクロックカウン
ト数により決定される。
【０２１１】５ビットデータを連続して書込む場合に
は、書込許可信号／ＷＥは、コラムアドレスストローブ
信号／ＣＡＳが活性状態となったクロックサイクルから
４クロックサイクルの期間のみ“Ｌ”に保持し、５番目
のデータｄ４が与えられる場合にはこの書込許可信号
（ライトイネーブル信号）／ＷＥを“Ｈ”へ立上げる。
この場合、５ビット目のデータｄ４が入力されるクロッ
ク信号ＣＬＫの立上がりエッジでデータｄ４が取込まれ
るとともに、このときにライトイネーブル信号／ＷＥが
不活性状態の“Ｈ”となっていることにより連続ライト
動作の終了を検知する。このライトイネーブル信号／Ｗ
Ｅの不活性状態とこの次のクロック信号ＣＬＫの立上が
りエッジに応答してライトバッファ活性化信号φＷＢが
発生される。これにより、ラップ長が８に設定されたＳ
ＤＲＡＭにおいても、５ビット連続書込時に５ビット目
のデータが書込まれた時点で選択されたメモリセルへ書
込データを伝達することができ、高速でデータを書込む
ことができる。
【０２１２】ライト用レジスタは、８ビット分設けられ
ている。この場合、ライトイネーブル信号／ＷＥの活性
状態に応答して、マスクレジスタの各単位レジスタをす
べてセット状態（“１”）に設定する。この場合、何ら
マスク制御信号ＷＭは発生されないため、５ビットのデ
ータレジスタに格納された場合、残りの３ビットのライ
トレジスタにおいては、この書込許可信号／ＷＥが
“Ｈ”へ立上がることにより、マスクデータがセット状
態すなわち書込禁止状態となる。これにより、３ビット
のデータ書込時間を待つことなく５ビット目のデータｄ
４が書込まれたクロック信号をトリガ信号として選択メ
モリセルへ書込が実行されるため、高速でデータ書込を
行なうことができる。
【０２１３】図２９は、連続ライト動作時における選択
メモリセルへのデータ書込タイミングを調整する書込調
整回路の構成を示す図である。図２９において、この書
込タイミング調整回路は、書込許可信号（ライトイネー
ブル信号／ＷＥ）の活性化に応答して起動されてクロッ
ク信号ＣＬＫを所定数カウントするカウンタ７０と、書
込許可信号／ＷＥとクロック信号ＣＬＫとに応答して連
続ライト動作中断を検出する中断検出回路７１とを含
む。カウンタ回路７０は、ラップ長８の場合、書込許可
信号／ＷＥが“Ｌ”となると起動されてクロック信号Ｃ
ＬＫを８カウントする。この８番目のクロック信号ＣＬ
Ｋの立上がりエッジに応答して書込バッファ活性化信号
φＤＷ１を発生する。これにより、通常のラップ長８に
おける連続８ビットライト動作時における書込タイミン
グが決定される。
【０２１４】中断検出回路７１は、この書込許可信号／
ＷＥの活性状態への移行に応答して起動されてクロック
信号ＣＬＫをカウントする。このクロック信号ＣＬＫを
所定数（８）カウントする前に書込許可信号／ＷＥが不
活性状態の“Ｈ”とされた場合には、その次のクロック
信号の立上がりエッジに応答して書込制御信号φＤＷ２
を発生する。書込制御信号φＤＷ２は、連続ライト動作
時においてラップ長未満のデータビット数でライト動作
が中断されたことを示す。
【０２１５】書込制御信号φＤＷ１およびφＤＷ２はＯ
Ｒゲート７２へ与えられる。ＯＲゲート７２は、ライト
バッファ活性化信号φＷＢを発生してライトバッファ群
１４へ与える。これにより、連続ライト動作時における
データ書込タイミングを連続ライトデータ数に応じて調
整することができる。
【０２１６】図３０は、図２９に示す中断検出回路７１
の具体的構成および動作を示す図である。図３０（Ａ）
において、中断検出回路７１は、書込許可信号／ＷＥに
応答して活性化され、クロック信号ＣＬＫをカウント
し、クロック信号ＣＬＫのカウント数が８個に到達した
場合にカウントアップ信号ＣＵＰを発生するカウンタ７
１１と、カウンタ７１１からのカウントアップ信号ＣＵ
Ｐを反転するインバータ回路７１２と、書込許可信号／
ＷＥ、インバータ回路７１２の出力およびクロック信号
ＣＬＫを受ける３入力ＡＮＤ回路７１３と、ＡＮＤ回路
７１３の出力に応答して所定のタイミングでワンショッ
トのパルスを発生するワンショットパルス発生回路７１
４を含む。次に図３０（Ｂ）を参照してこの中断検出回
路７１の動作について説明する。
【０２１７】書込許可信号／ＷＥが“Ｌ”へ立下がる
と、カウンタ回路７１１が起動される。カウンタ回路７
１１は、起動状態においてクロック信号ＣＬＫの立上が
りエッジでカウント動作を実行する。カウンタ７１１は
そのクロック信号ＣＬＫを８個カウントした場合にはカ
ウントアップ信号ＣＵＰを発生する。カウントアップ信
号ＣＵＰは活性状態が“Ｈ”である。いまクロック信号
ＣＬＫの５回目の立上がりエッジ前に書込許可信号／Ｗ
Ｅが“Ｈ”に立上げられると、ＡＮＤ回路７１３の出力
は、クロック信号ＣＬＫの５回目の立上がりに応答して
“Ｈ”に立上がる。ワンショットパルス発生回路７１４
はこのＡＮＤ回路７１３の出力に応答して活性化され、
所定のタイミングでワッショットのパルス信号をライト
バッファ活性化用信号φＤＷ２として発生する。これに
より、５番目の書込データが書込まれたときに、選択さ
れたメモリセルへの同時データ転送を行なうことができ
る。
【０２１８】なお図２９および図３０（Ａ）に示す構成
において、カウンタ７０とカウンタ７１１とは共用され
る構成が利用されてもよい。また、ＯＲ回路７２の出力
がライトバッファ活性化信号を発生するための制御回路
へトリガ信号として与えられる構成が利用されてもよ
い。また図３０（Ａ）に示すワンショットパルス発生回
路７１４は、５番目のクロック信号の立下がりに応答し
てライトバッファ活性化信号φＤＷ２を発生する構成が
用いられてもよい。確実にライト用レジスタにデータが
書込まれた後にライトバッファを活性化するためであ
る。
【０２１９】上述の構成を利用することにより、ラップ
途中でデータ書込中止を行なっても無駄時間が生じるこ
とはなく、高速でデータを書込むことができる。
【０２２０】［連続ライト動作の高速化２］連続アクセ
ス動作には、８ビット連続して読出す８ビット連続リー
ド動作と、８ビット連続して書込む８ビット連続ライト
動作がある。通常のライトサイクルにおいては、外部ロ
ウアドレスストローブ信号／ＲＡＳの立下がり時点にお
いてそのサイクルがリードサイクルであるかライトサイ
クルであるか判別することはできない。書込許可信号／
ＷＥはコラムアドレスストローブ信号／ＣＡＳと同様の
タイミングで設定される。またライトサイクルの後にリ
ードサイクルが行なわれるかライトサイクルが行なわれ
るかは判断することはできない。したがって、連続リー
ド動作および連続ライト動作いずれにおいても、アレイ
活性化動作開始タイミングすなわち、ワード線立上げタ
イミングは、リードサイクルおよびライトサイクルとも
に同じタイミングで行アドレスが指定された後に直ちに
ワード線選択が行なわれるように設定される。
【０２２１】８ビット連続リードサイクルにおいては、
図２にその動作波形図を示すように、外部ロウアドレス
ストローブ信号／ＲＡＳが“Ｌ”に立下がってからクロ
ックが６カウントされた後に出力データＱが出力され
る。この場合、読出用データを格納するためのリード用
レジスタにすでに８ビットのデータ（８バイトのデー
タ）が格納されている。コラムアドレスストローブ信号
／ＣＡＳの活性化に従って即座に列選択線ＣＳＬが選択
状態とされ、データのリード用レジスタへの読込みが実
行される。内部動作サイクルとしては、したがって、内
部ロウアドレスストローブ信号／ＲＡＳが立下がってか
ら６クロックサイクル必要とされるだけである。
【０２２２】一方、連続ライト動作時においては、８ビ
ットのデータ（８バイトデータ）がライト用レジスタに
すべて格納された後にデータを転送して選択されたメモ
リセルに書込む必要がある。８ビットのデータは外部コ
ラムアドレスストローブ信号／ＣＡＳが立下がってから
８クロックのサイクルを必要とする。この後にデータの
書込が行なわれる。したがって動作サイクルについては
メモリアレイへのデータ書込が完了するまでリード動作
に比べて大幅にその動作完了に要する時間が長くなる。
したがって、リードサイクルとそのアレイ活性化タイミ
ングを同じように外部ロウアドレスストローブ信号／Ｒ
ＡＳの立下がり直後に行なう構成の場合にはライトサイ
クルがリードサイクルよりも長くなるという問題が生じ
る。この問題を図３１を参照して説明する。
【０２２３】図３１は、リードサイクルとライトサイク
ルとで内部アレイ活性化タイミングが同じように設定さ
れた場合における連続ライト動作のタイミングを示す図
である。図３１においては同じバンクの異なるページ
（ワード線）に対する連続ライト動作を実行する場合の
動作波形が示される。
【０２２４】まず外部ロウアドレスストローブ信号／Ｒ
ＡＳが“Ｌ”へ立下がると行アドレス信号Ｘａがデコー
ドされ、対応のワード線ＷＬが選択される。この後セン
スアンプの活性化などが実行される。
【０２２５】次いで、外部コラムアドレスストローブ信
号／ＣＡＳが“Ｌ”に立下がると、そのときのアドレス
信号が取込まれ列アドレス信号Ｙｂが発生される。この
状態において、リードサイクルにおいては、外部ロウア
ドレスストローブ信号／ＲＡＳが立下がってから所定の
クロック数がカウントされた後にこの取込まれた列アド
レス信号Ｙｂに従って列選択動作が実行され列選択線Ｃ
ＳＬが立上げられ、データの読出が実行される。
【０２２６】しかしながらライトサイクルにおいては、
書込許可信号／ＷＥが立下がることによりクロックのカ
ウント数が変更され、内部書込データがすべてライト用
レジスタに格納されるまで列選択線ＣＳＬの選択動作は
行なわれない。書込許可信号／ＷＥが立下がってから所
定のクロック数（たとえば８）がカウントされるかまた
は連続データ数の書込が完了した時点に応答してデータ
選択線ＣＳＬが立上げられる。このとき同時にライトバ
ッファ群も活性化され、グローバルＩＯ線対に書込みデ
ータが伝達され、ローカルＩＯ線対を介してビット線対
ＢＬＰ上へ書込データが伝達される。ビット線対ＢＬＰ
の電位が書込データに応じたものになった後にワード線
ＷＬが非選択状態とされる。その後メモリアレイのプリ
チャージ動作が完了され、次いで次のワード線選択動作
に備える。
【０２２７】したがってこの場合、図３１に示すように
１つのライト動作に対するサイクルタイムは１６クロッ
クとなる。（１クロックサイクルは通常１０ｎｓであ
る）。一方、連続リードサイクルにおいては、外部ロウ
アドレスストローブ信号／ＲＡＳが立ち下がってから６
クロックカウントした後に読出データがデータ入出力端
子へ出力される。したがって、アレイ内部の動作におい
ては、ライトサイクルが大幅に長くなり、連続ライトを
高速で行なうことがてきなくなってしまう。そこで、以
下において，リードサイクルとライトサイクルとをとも
に高速で行なうために、メモリアレイの活性化開始タイ
ミングすなわちワード線立上げタイミングをリードサイ
クルとライトサイクルとで異ならせる構成について説明
する。
【０２２８】図３２は連続ライトサイクルを実行すると
きの動作を示すタイミング図である。連続ライトサイク
ルが繰返し行なわれることが指定された場合には、メモ
リアレイにおいてワード線立上げを急ぐ必要はない。ラ
ップにおける最終書込データが入力されるときにワード
線が活性化されていれば十分である。ライトサイクルが
連続して行なわれるときにメモリアレイの活性化タイミ
ングを後へずらせることにより、メモリアレイのプリチ
ャージ状態の間に書込レジスタへ入力データを書込むと
いうパイプライン動作が可能となり、サイクルタイムを
短縮することが可能となる。
【０２２９】ライトサイクルが連続して行なわれること
の指定は、ＷＣＢＲの条件下で特定のアドレス入力端子
に与えられるアドレス信号により行なう。これによりバ
ーストライトモードが設定される。ＷＣＢＲ条件は、通
常、ライトイネーブル信号／ＷＥ、コラムアドレススト
ローブ信号／ＣＡＳが内部ロウアドレスストローブ信号
／ＲＡＳよりも先に活性状態の“Ｌ”に設定される。Ｓ
ＤＲＡＭにおいては、クロック信号ＣＬＫの立上がりエ
ッジにおいてこの信号／ＲＡＳ、／ＣＡＳおよび／ＷＥ
がすべて“Ｌ”に設定される。図３２に示すように、特
定のアドレス信号によりバーストライトモードを設定す
る場合、このバーストライトモード設定サイクルにおい
ては、信号／ＲＡＳの立下がりに応答してメモリアレイ
の活性化が行なわれる。しかしながら、信号／ＣＡＳが
再び活性化されないため、列アドレスの取込みが行なわ
れず、列選択動作は実行されない。選択されたワード線
による接続されるメモリセルの再書込（リフレッシュ動
作）が行なわれるだけである。このときのワード線ＷＬ
の立上がりタイミングはリードサイクル時のものと同じ
である。
【０２３０】バーストライトモードが設定された場合、
次のサイクルからはデータの書込が行なわれる。この場
合、信号／ＲＡＳが立下がってからたとえば７クロック
サイクル経過後にワード線ＷＬが立上げられる。このと
きまだラップの最終データは書込用レジスタには書込ま
れていない。最終のデータｄ７が書込まれた時点におい
てメモリアレイにおいてビット線対ＢＬＰの電位が確定
しており、列選択線ＣＳＬが選択状態とされ、グローバ
ルＩＯ線対ＧＩＯに伝達された書込データが選択メモリ
セルへ書込まれる。内部のメモリセルアレイにおいてデ
ータの書込みが実行された後メモリアレイがプリチャー
ジ状態へ移行するプリチャージサイクルにおいて、次の
サイクルの書込データが順次ライト用レジスタに書込ま
れる。
【０２３１】図３１に示す連続ライトサイクル時のタイ
ミング図と比べれば明らかなように、バーストライトモ
ード時において内部アレイの活性化タイミングを遅らせ
ることにより、サイクルタイムを短くして高速でデータ
の書込みを行なうことができる。このように、メモリア
レイのプリチャージ状態の間にライト用レジスタへデー
タ書込を行なうパイプライン動作を行なうことにより、
サイクルタイムを大幅に短縮することができる。
【０２３２】図３３はこのバーストライトモードを検出
するための構成を示す図である。図３３において、バー
ストライトモード検出系は、外部制御信号／ＷＥ、／Ｃ
ＡＳ、／ＲＡＳおよび外部クロック信号ＣＬＫに応答し
てＷＣＢＲモードを検出するＷＣＢＲ検出回路２５０
と、クロック信号ＣＬＫに応答して所定のアドレスビッ
トを取込み、アドレスキーを検出するキー検出回路２５
２と、このキー検出回路２５２で検出されたアドレスキ
ーが予め定められたアドレスキーに一致するか否かを判
別する一致検出回路２５４と、ＷＣＢＲ検出回路２５０
からのＷＣＢＲ検出信号と一致検出回路２５４からの一
致検出信号とに応答してバーストライトモードが設定さ
れたことを検出するバーストライトモード検出回路２５
６を含む。バーストライトモード検出回路２５６からの
バーストライトモード検出信号ＢＷはアレイ活性化制御
系へ与えられる。このアレイ活性化制御系は図１の機能
的構成において第２の制御信号発生回路２２に含まれ
る。
【０２３３】第２の制御信号発生回路２２（図１参照）
はクロック信号ＣＬＫをカウントしてそのクロックカウ
ント数に応じて各内部制御信号を発生している。バース
トライトモード検出信号ＢＷに応じてこの内部制御信号
を発生するためのクロックカウント数を多くする。リー
ドサイクルとライトサイクルとでは、ともにアレイ不活
性化から活性化状態への移行タイミングが内部ロウアド
レスストローブ信号／ＲＡＳの立下げにより決定され
る。外部ロウアドレスストローブ信号／ＲＡＳが立下が
ってから所定のクロック数をカウントした後にメモリア
レイのプリチャージが解放される。バーストライトサイ
クルでは、ＲＡＳに関連する回路の動作開始タイミング
が遅らされ、ライトバッファの活性化タイミングは通常
のライトサイクルと同じに設定される。ラップ長８の場
合、８ビット連続データが書込まれた後に書込データの
選択メモリセルへの伝達が実行される。
【０２３４】図３４は、このメモリアレイの活性化開始
タイミングを遅らせるための構成を示す図である。この
アレイ活性化開始タイミング調整回路は、図１に示す第
１の制御信号発生回路２０から発生される内部ＲＡＳ制
御信号φＲを利用する。
【０２３５】図３４においてメモリアレイ活性化開始タ
イミング調整回路は、図１に示す第１の制御信号発生回
路２０から発生される内部ＲＡＳ系制御信号φＲに応答
して起動されて所定のクロック数をカウントし、所定の
クロック数ごとにカウントアップ信号を発生するカウン
タ２６０と、カウンタ２６０からの所定のカウントアッ
プ信号に応答してＲＡＳ系制御信号、たとえばセンスア
ンプ活性化信号φＳＡ、ワード線駆動信号φＷＬ、ビッ
ト線プリチャージ信号φＥＱなどを発生するＲＡＳ系制
御信号発生回路２６２を含む。ＲＡＳ系制御信号発生回
路２６２からはまたＸデコーダ群（２：図１参照）のデ
コードタイミングを遅らせる信号が発生されてもよい。
【０２３６】カウンタ２６０はバーストライト検出信号
ＢＷが与えられたとき、そのクロックカウント数を多く
し、カウンタから２６０から発生されるＲＡＳ系回路の
ためのカウントアップ信号の発生タイミングを遅らせ
る。それにより、バーストライトモード時においてメモ
リアレイの活性化開始タイミングを遅らせることが可能
となる。ＣＡＳ系回路についても同様であり、列選択が
遅延される。
【０２３７】［バッファ回路の構成］ＳＤＲＡＭにおい
ては、クロック信号ＣＬＫに応答して外部制御信号を取
込み内部信号を生成している。このようなラッチ機能を
備えるバッファ回路の構成について以下に説明する。
【０２３８】図３５は、アドレスバッファおよびロウア
ドレスストローブ信号をラッチする／ＲＡＳバッファに
用いられるダイナミックラッチの構成を示す図である。
図３５に示されるバッファ回路はラッチ回路の構成を示
す。ダイナミックラッチは、ラッチイネーブル信号φＬ
Ｅに応答して導通し電源電位Ｖｃｃを出力ノード／ＯＵ
へ接続するｐチャネルＭＯＳトランジスタ３０１と、出
力ノードＯＵの電位に応答して電源電位Ｖｃｃを出力ノ
ード／ＯＵへ接続するｐチャネルＭＯＳトランジスタ３
０２と、入力信号ＩＮに応答して相補出力ノード／ＯＵ
をノード３１０へ接続するｎチャネルＭＯＳトランジス
タ３０５と、出力ノードＯＵの電位に応答して相補出力
ノード／ＯＵをノード３１０へ接続するｎチャネルＭＯ
Ｓトランジスタ３０６と、相補出力ノード／ＯＵの電位
に応答して電源電位Ｖｃｃを出力ノードＯＵへ伝達する
ｐチャネルＭＯＳトランジスタ３０３と、ラッチイネー
ブル信号φＬＥに応答して電源電位Ｖｃｃを出力ノード
ＯＵに接続するｐチャネルＭＯＳトランジスタ３０４
と、基準電位Ｖｒｅｆをそのゲートに受けて出力ノード
ＯＵをノード３１０へ接続するｎチャネルＭＯＳトラン
ジスタ３０８と、相補出力ノード／ＯＵの信号電位に応
答して出力ノードＯＵをノード３１０へ接続するｎチャ
ネルＭＯＳトランジスタ３０７と、ラッチイネーブル信
号φＬＥに応答してノード３１０を接地電位Ｖｓｓに接
続するｎチャネルＭＯＳトランジスタ３０９を含む。
【０２３９】このダイナミックラッチは、入力信号ＩＮ
の電位レベルを基準電位Ｖｒｅｆと比較してその比較結
果に応じて出力ノードＯＵおよび／ＯＵに出力信号を発
生する。基準電位Ｖｒｅｆは、入力信号ＩＮに対する基
準電位であり、たとえばＴＴＬインターフェースの場合
には約１．６Ｖ程度に設定される。次にこの図３５に示
すダイナミックラッチの動作をその動作波形図である図
３６を参照して説明する。
【０２４０】ラッチイネーブル信号φＬＥが“Ｌ”の場
合には、トランジスタ３０１および３０４が導通状態、
トランジスタ３０９がオフ状態となる。これにより出力
ノードＯＵおよび／ＯＵは電源電位Ｖｃｃから充電され
“Ｈ”レベルとなる。この期間は出力プリチャージ期間
である。
【０２４１】ラッチイネーブル信号φＬＥが“Ｈ”とな
ると、トランジスタ３０１および３０４がオフ状態、ト
ランジスタ３０９がオン状態となり、ダイナミックラッ
チが活性化され、入力信号ＩＮと基準電位Ｖｒｅｆとの
比較が行なわれる。入力信号ＩＮのレベルが基準電位Ｖ
ｒｅｆよりも低い場合には、トランジスタ３０５よりも
トランジスタ３０８を介してより多くの電流が流れ、出
力ノードＯＵがＬとなる。一方、トランジスタ３０２が
オン状態となり、出力ノード／ＯＵは“Ｈ”レベルを維
持する。
【０２４２】入力信号ＩＮが基準電位Ｖｒｅｆよりも高
い場合には、逆に相補出力ノード／ＯＵの電位が“Ｌ”
となり、出力ノードＯＵがトランジスタ３０３により充
電されて“Ｈ”となる。この状態において、入力信号Ｉ
Ｎの電位レベルが変化しても、トランジスタ３０５およ
び３０８の電流駆動力はトランジスタ３０２および３０
３の電流駆動力よりも小さいためにその状態はラッチさ
れ不変である。
【０２４３】ラッチイネーブル信号φＬＥが“Ｈ”の状
態において、入力信号ＩＮが“Ｌ”から“Ｈ”へ立上が
った場合、トランジスタ３０５を介してトランジスタ３
０８よりもより多くの電流が流れる。この場合、前述の
ごとくトランジスタ３０５の電流駆動力は小さいためラ
ッチ状態に変動は生じない。すなわち、出力ノードＯＵ
が“Ｌ”であり、トランジスタ３０２がオン状態である
ため、相補出力ノード／ＯＵは“Ｈ”状態に維持され
る。
【０２４４】ラッチイネーブル信号φＬＥが“Ｈ”に立
上がりラッチ状態が決定した後に入力信号ＩＮが“Ｈ”
から“Ｌ”へ立下がった状態を考える。この場合、トラ
ンジスタ３０５はオフ状態となり、トランジスタ３０６
がオン状態であり、トランジスタ３０１および３０２は
オフ状態のため、相補出力ノード／ＯＵは“Ｌ”レベル
に保持される。出力ノードＯＵは、トランジスタ３０３
がオン状態、トランジスタ３０７がオフ状態であるた
め、電源電位Ｖｃｃから電流を供給されて“Ｈ”レベル
を維持する。
【０２４５】上述のようにダイナミックラッチは、ラッ
チイネーブル信号φＬＥに従ってプリチャージ状態およ
び出力信号確定状態を繰返す。この図３５に示すダイナ
ミックラッチがＳＤＲＡＭのバッファとして用いられる
場合には、ラッチイネーブル信号φＬＥとしてクロック
信号ＣＬＫが利用される。
【０２４６】図３７は、このダイナミックラッチを用い
た／ＲＡＳバッファとアドレスバッファの構成を示す図
である。
【０２４７】図３７において、／ＲＡＳバッファは、ク
ロック信号ＣＬＫをラッチイネーブル入力φＬＥに受け
かつ外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ
を入力ノードＩＮに受けるダイナミックラッチ３１０
と、このラッチ３１０の出力ノードＯＵおよび／ＯＵに
結合されるＮＡＮＤ型フリップフロップを含む。ＮＡＮ
Ｄ型フリップフロップは、その一方入力がダイナミック
ラッチ３１０の出力ノード／ＯＵに結合されるＮＡＮＤ
回路３１２と、その一方入力がダイナミックラッチ３１
０の出力ノードＯＵに接続され、その他方入力がＮＡＮ
Ｄ回路３１２の出力ノードに接続されるＮＡＮＤ回路３
１４を含む。ＮＡＮＤ回路３１２の他方入力はＮＡＮＤ
回路３１４の出力に結合される。ＮＡＮＤ回路３１２か
ら内部制御信号ｉｎｔ．／ＲＡＳが発生される。この内
部制御信号ｉｎｔ．／ＲＡＳは図１に示す構成において
内部制御信号φｘａおよびφＲを含む。
【０２４８】アドレスバッファは、クロック信号ＣＬＫ
をラッチイネーブル入力φＬＥに受けかつ外部アドレス
ビットｅｘｔ．Ａｉをその入力ＩＮに受けるダイナミッ
クラッチ３１５と、内部制御信号ｉｎｔ．／ＲＡＳを受
ける２段の縦続接続されたインバータ回路３１６，３１
８を含む。インバータ回路３１６および３１８は、遅延
回路として機能する。アドレスバッファはさらに、内部
制御信号ｉｎｔ．／ＲＡＳとダイナミックラッチ３１５
の出力ノード／ＯＵの出力とを受けるＮＯＲ回路３２０
と、内部制御信号ｉｎｔ．／ＲＡＳとダイナミックラッ
チ３１５の出力ノードＯＵの出力を受けるＮＯＲ回路３
２２を含む。ＮＯＲ回路３２０および３２０は後に説明
するようにインバータ回路３３６の出力をも受ける。
【０２４９】アドレスバッファはさらにこのインバータ
回路３１８の出力とＮＯＲ回路３２０の出力を受けるＮ
ＯＲ型フリップフロップを含む。ＮＯＲフリップフロッ
プは、インバータ回路３１８の出力をその一方入力に受
けるＮＯＲ回路３２４と、ＮＯＲ回路３２０の出力とＮ
ＯＲ回路３２４の出力とを受けるＮＯＲ回路３２６を含
む。ＮＯＲ回路３２６の出力はＮＯＲ回路３２４の入力
に結合される。ＮＯＲ回路３２４から内部アドレスビッ
トＡｉが発生される。
【０２５０】アドレスバッファはさらにＮＯＲ回路３２
２の出力を受けるＮＯＲ回路３２８と、インバータ回路
３１８の出力とＮＯＲ回路３２８の出力を受けるＮＯＲ
回路３３０と、ＮＯＲ回路３２４の出力とＮＯＲ回路３
３０の出力を受けるＮＯＲ回路３３２と、ＮＯＲ回路３
３２の出力を受けるインバータ回路３３６を含む。ＮＯ
Ｒ回路３２８の出力はＮＯＲ回路３３０の入力に結合さ
れ、ＮＯＲ回路３３０の出力はＮＯＲ回路３２８の入力
にも結合される。ＮＯＲ回路３３０の出力から内部アド
レスビット／Ａｉが発生される。次にこの動作について
図３８に示す動作波形図を参照して説明する。
【０２５１】ダイナミックラッチ３１０は、クロック信
号ＣＬＫの立上がりエッジで外部ロウアドレスストロー
ブ信号ｅｘｔ．／ＲＡＳを取込み、出力ノードＯＵを
“Ｌ”に立下げる。ダイナミックラッチ３１０はダイナ
ミック動作をしており、クロック信号ＣＬＫが“Ｌ”と
なるとその出力ノードＯＵおよび／ＯＵはともに“Ｈ”
となる。ノードＮＡが“Ｈ”となり、ノードＮＢが外部
ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳの立下が
りに応答して“Ｌ”となると、ＮＡＮＤ回路３１２の出
力である内部制御信号ｉｎｔ．／ＲＡＳは“Ｌ”に立下
がる。
【０２５２】ＮＡＮＤ回路は一般に、その入力がともに
“Ｈ”となったときのみ“Ｌ”の信号を発生する。内部
制御信号ｉｎｔ．／ＲＡＳが“Ｌ”に一旦立下がると、
ＮＡＮＤ回路３１４の出力は常時“Ｌ”であり、ノード
ＮＢおよびＮＡがともに“Ｈ”にプリチャージされても
このＮＡＮＤ回路３１２および３１４の出力は常時
“Ｌ”である。この内部制御信号ｉｎｔ．／ＲＡＳが
“Ｌ”である期間は外部制御信号ｅｘｔ．／ＲＡＳが
“Ｌ”であるクロックサイクル期間である。この内部制
御信号ｉｎｔ．／ＲＡＳはアドレスバッファへ与えられ
る。
【０２５３】ダイナミックラッチ３１５は、クロック信
号ＣＬＫに応答して外部アドレス信号ビットｅｘｔ．Ａ
ｉを取込み、その状態に応じた信号を出力する。内部制
御信号ｉｎｔ．／ＲＡＳが“Ｈ”の期間においてはノー
ドＮＥの電位が“Ｈ”であり、内部アドレス信号ビット
Ａｉおよび／Ａｉはともに“Ｌ”に設定される。
【０２５４】内部制御信号ｉｎｔ．／ＲＡＳが“Ｌ”へ
立下がると、ＮＯＲ回路３２０および３２２がインバー
タとして機能する。初期状態においてインバータ回路３
３６の出力は“Ｌ”である。ノードＮＥへは内部制御信
号ｉｎｔ．／ＲＡＳが遅れて伝達される。したがって、
このノードＮＥの電位が“Ｈ”のときには、まだ内部ア
ドレスビットＡｉおよび／Ａｉは“Ｌ”の初期状態にあ
る。ノードＮＥの電位が“Ｌ”に立下がると、内部アド
レス信号ビットＡｉおよび／Ａｉの電位レベルはノード
ＮＧおよびＮＨの電位に対応した値となる。
【０２５５】内部アドレス信号ビットＡｉおよび／Ａｉ
の電位レベルが確定すると、アドレス信号ビットＡｉお
よび／Ａｉの一方は“Ｈ”であり、ＮＯＲ回路３３２の
出力が“Ｌ”となり、インバータ回路３３６の出力が
“Ｈ”に立上がる。これにより、ＮＯＲ回路３２０およ
び３２２の出力は“Ｌ”に固定され、アドレス信号ビッ
トＡｉおよび／Ａｉはラッチ状態となる。この状態にお
いてはダイナミックラッチ３１５がダイナミック動作を
してもその電位変化は何ら内部アドレス信号ビットＡｉ
および／Ａｉへは影響を及ぼさない。
【０２５６】上述のようにアドレスバッファをもクロッ
ク信号ＣＬＫを受けるダイナミックラッチで構成してい
るのは、アドレスセットアップ時間がきわめて小さいた
め、内部制御信号ｉｎｔ．／ＲＡＳに応答して外部アド
レス信号ビットｅｘｔ．Ａｉを取込んだのでは、この内
部制御信号ｉｎｔ．／ＲＡＳが“Ｌ”に立下がり確定状
態となった場合において、外部アドレス信号ビットｅｘ
ｔ．Ａｉが無効状態となっている場合が生じる懸念があ
るためである。図３７に示すように、アドレス信号ビッ
トｅｘｔ．Ａｉをクロック信号ＣＬＫで取込み、その後
内部制御信号ｉｎｔ．／ＲＡＳでラッチすることにより
確実に外部アドレス信号ビットｅｘｔ．Ａｉを取込み、
内部アドレスを発生することができる。
【０２５７】アドレスバッファ（行アドレスバッファ）
は１６ＭビットＳＤＲＡＭの場合１２個設けられる（ア
ドレスビットはＡ０〜Ａ１１の１２ビットである）。列
アドレスに関連するアドレスバッファは内部制御信号ｉ
ｎｔ．／ＲＡＳが活性状態となってからコラムアドレス
ストローブ信号ｅｘｔ．／ＣＡＳに従って駆動される。
この場合、列アドレスバッファ自体はクロック信号ＣＬ
Ｋに従って駆動する必要はない。しかしながら、このよ
うな１２個のアドレスバッファをクロック信号ＣＬＫに
より各クロックサイクルごとに駆動すると、ダイナミッ
ク動作をしているため、プリチャージ電流が多くなり、
このアドレスバッファにおける消費電力が大きくなり、
低消費電力を要求される分野においては少し工夫が必要
とされる。次に、より消費電流を低減するための構成に
ついて説明する。
【０２５８】図３９（Ａ）は、ＲＡＳバッファおよびア
ドレスバッファの他の構成例を示す図である。図３９
（Ａ）において、／ＲＡＳバッファの構成は図３７に示
すものと同じであり、対応する部分には同一の参照番号
を付す。／ＲＡＳバッファの出力信号ｉｎｔ．ＲＡＳは
図３９（Ｂ）に示すようにロウデコーダＲＤへ与えら
れ、そのデコードタイミングを決定する。
【０２５９】アドレスバッファは外部アドレス信号ｅｘ
ｔ．／ＲＡＳを受けるインバータ回路３５０と、インバ
ータ回路３５０の出力とクロック信号ＣＬＫを受けるＮ
ＡＮＤ回路３５２と、ＮＡＮＤ回路３５２の出力をその
一方入力に受けるＮＡＮＤ回路３５４と、ＲＡＳバッフ
ァからの内部制御信号ｉｎｔ．／ＲＡＳを受けるＮＡＮ
Ｄ回路３５６と、ＮＡＮＤ回路３５４の出力をラッチイ
ネーブル入力ノードφＬＥに受けかつ外部アドレス信号
ビットｅｘｔ．Ａｉを入力ＩＮに受けるダイナミックラ
ッチ３５８を含む。
【０２６０】このダイナミックラッチ３５８から内部ア
ドレス信号ビットＡｉおよび／Ａｉが発生される。ＮＡ
ＮＤ回路３５４と３５６はフリップフロップを構成し、
ＮＡＮＤ回路３５４の出力はＮＡＮＤ回路３５６の他方
入力へ与えられ、ＮＡＮＤ回路３５６の出力はＮＡＮＤ
回路３５４の他方入力へ与えられる。次にこの図３９に
示す／ＲＡＳバッファおよびアドレスバッファの動作に
ついてその動作波形図である図４０を参照して説明す
る。
【０２６１】／ＲＡＳバッファの動作は図３７に示すも
のと同じであり、その説明は繰返さない。外部ロウアド
レスストローブ信号ｅｘｔ．／ＲＡＳが“Ｌ”に立下が
ると、インバータ回路３５０の出力は“Ｈ”に立上がる
（ノードＮＡ）。これに応答して、ＮＡＮＤ回路３５２
の出力ノードＮＢの電位はクロック信号ＣＬＫに従って
“Ｈ”および“Ｌ”を繰返す。クロック信号ＣＬＫが
“Ｈ”に立上がるまで、ノードＮＢの電位は“Ｈ”であ
る。ノードＮＢの電位が“Ｌ”に立下がると、ＮＡＮＤ
回路３５４の出力が“Ｈ”に立上がる（ノードＮＣ）。
このノードＮＣの電位によりダイナミックラッチ３５８
がそのときに与えられているアドレス信号ビットｅｘ
ｔ．Ａｉを取込み、内部アドレス信号ビットＡｉおよび
／Ａｉを発生する。ノードＮＣが“Ｈ”へ立上がった後
に、内部制御信号ｉｎｔ．ＲＡＳが“Ｈ”に立上がる。
【０２６２】内部制御信号ｉｎｔ．ＲＡＳが発生される
のは、ダイナミックラッチ３１０においてクロック信号
ＣＬＫの立上がりエッジで外部制御信号ｅｘｔ．／ＲＡ
Ｓが取込まれ、かつフリップフロップ（ＮＡＮＤ回路３
１２および３１４から構成される）でその出力状態が確
定した後である。したがって、内部制御信号ｉｎｔ．Ｒ
ＡＳが“Ｈ”に立上がるのはノードＮＣの電位が“Ｈ”
に立上がった後である。内部制御信号ｉｎｔ．／ＲＡＳ
が“Ｈ”に立上がると、ＮＡＮＤ回路３５６はその両入
力が“Ｈ”となりその出力は“Ｌ”となり、ノードＮＣ
の電位は“Ｈ”に固定される。この状態は、内部制御信
号ｉｎｔ．ＲＡＳ が“Ｈ”の間保持される。したがっ
てダイナミックラッチ３５８へはクロック信号ＣＬＫは
伝達されず、最初のノードＮＣの立上がりエッジで取込
まれたアドレス信号ビットＡｉおよび／Ａｉが持続的に
出力される。信号ｅｘｔ．／ＲＡＳが“Ｈ”のとき、ノ
ードＮＣは“Ｌ”であり、ラッチ３５８はクロック信号
ＣＬＫに無関係にプリチャージ状態にある。
【０２６３】上述のように、内部制御信号ｉｎｔ．ＲＡ
Ｓよりも先にノードＮＣの電位を“Ｈ”に立上げ、この
信号により外部制御アドレス信号ビットｅｘｔ．Ａｉを
取込むことによりダイナミックラッチ３５８はクロック
信号ＣＬＫが与えられても何らダイナミック動作をする
ことがなく、また確実にクロック信号ＣＬＫの立上がり
エッジで外部アドレス信号ビットｅｘｔ．Ａｉを取込む
ことができる。これにより、低消費電力で確実に有効な
内部アドレス信号ビットを発生することのできるアドレ
スバッファを実現することができる。
【０２６４】［周波数−レイテンシ］ＳＤＲＡＭにおい
ては、読出データが出力されるタイミングはクロック信
号ＣＬＫのトグル数により決定される。このクロックの
トグル数と読出データの出力されるタイミングとの関係
をレイテンシと呼ぶ。たとえば、クロック信号ＣＬＫの
周波数が１００ＭＨｚの場合、外部ロウアドレスストロ
ーブ信号／ＲＡＳが立下がったサイクルから６クロック
サイクル目に有効データが出力される。
【０２６５】しかしながら、クロック信号ＣＬＫの周波
数が５０ＭＨｚのシステムでこのＳＤＲＡＭを用いる場
合、同じように、外部ロウアドレスストローブ信号／Ｒ
ＡＳが立下がってから６クロックカウント後読出データ
が出力される場合には、アクセスタイムは１２０ナノ秒
となり、高速動作性というＳＤＲＡＭの性能を有効に発
揮することができなくなる。クロック周波数が変更され
てもＳＤＲＡＭの高速動作性という性能を十分に引き出
すことのできる構成を以下に説明する。
【０２６６】図４１は、本発明に従うＳＤＲＡＭにおけ
る周波数とレイテンシとの関係を示す図である。レイテ
ンシはアドレスビットＡ４およびＡ５の組合せにより決
定される。このレイテンシセットサイクルはＷＣＢＲの
条件で実行される。クロック周波数が１００ＭＨｚの場
合、ＲＡＳアクセスタイムｔＲＡＣは６クロックサイク
ルとし、ＣＡＳアクセスタイムｔＣＡＣは４クロックサ
イクルとし、ＲＡＳプリチャージサイクル時間を４クロ
ックサイクルとし、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤを
最小２クロックサイクルと設定する。以下、クロック信
号ＣＬＫの周波数が小さくなるにつれて、各アクセス時
間およびプリチャージ時間が要求するクロックサイクル
数を小さくする。
【０２６７】図４２はこのＲＡＳアクセスタイム、ＣＡ
ＳアクセスタイムおよびＲＡＳプリチャージ時間および
ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤを説明する図である。
【０２６８】ＲＡＳアクセス時間ｔＲＡＣは、外部ロウ
アドレスストローブ信号／ＲＡＳが“Ｌ”に立下がって
から有効データが出力されるまでに必要とされる時間で
ある（ＳＤＲＡＭにおいては、すべてクロックのサイク
ル数で示される）。
【０２６９】ＣＡＳアクセス時間は、コラムアドレスス
トローブ信号／ＣＡＳが“Ｌ”に立下がってから有効デ
ータが出力されるまでに要する時間である。ＲＡＳプリ
チャージ時間はメモリアレイをプリチャージするために
必要とされ、信号／ＲＡＳを“Ｈ”に維持するのに必要
とされる時間である。ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ
は、行アドレス信号と列アドレス信号がマルチプレクス
して与えられるために、これらのアドレス信号を確実に
分離して確定状態に設定するために必要とされる時間で
あり、外部アドレスストローブ信号／ＲＡＳが立下がっ
てから、コラムアドレスストローブ信号／ＣＡＳを
“Ｌ”へ立下げるまでに要求される時間である。次にこ
のレイテンシを周波数に応じて変更するための構成につ
いて図４３を参照して説明する。
【０２７０】図４３において、レイテンシ変更回路は、
ＷＣＢＲの条件を検出するためのＷＣＢＲ検出回路３８
０と、クロック信号ＣＬＫに応答してアドレス信号ビッ
トＡ４およびＡ５を取込むアドレスセット回路３８２
と、ＷＣＢＲ検出回路３８０の出力に応答して活性化さ
れ、アドレスセット回路３８２にラッチされたアドレス
ビットをデコードしてレイテンシを検出するレイテンシ
デコーダ３８４と、レイテンシデコーダ３８４からのレ
イテンシ設定信号に応答して出力タイミングを調整する
出力制御回路３８６を含む。出力制御回路３８６は図１
に示す第１の制御信号発生回路２０からの内部制御信号
φＲ（またはｉｎｔ．ＲＡＳ）に応答して、所定数のク
ロック信号ＣＬＫをカウントして出力バッファ制御信号
φＯＥを発生する。出力制御回路３８６がカウントする
クロック数がレイテンシデコーダ３８４からのレイテン
シ設定信号に応じて調整される。
【０２７１】アドレスセット回路３８２は、アドレスバ
ッファからの内部アドレスビットＡ４およびＡ５をＷＣ
ＢＲ検出回路３８０からのＷＣＢＲ検出信号に応答して
ラッチする構成が利用されてもよい。この場合におい
て、レイテンシが変更された場合、データ出力タイミン
グがクロックのカウント数に応じて調整されるだけであ
り、ワード線立上げタイミングなどが内部制御信号φＲ
に応答して実行される場合には特にこのレイテンシデコ
ーダ３８４の出力はＲＡＳ制御系およびＣＡＳ制御系へ
与えられる必要はない。センスアンプ活性化タイミング
および列選択信号発生タイミングなどがクロックのカウ
ント数に応じて設定されている場合にはこのレイテンシ
デコーダ３８４からのレイテンシ設定信号に応じて各セ
ンスアンプ活性化信号および列選択信号発生タイミング
が調整される。この場合においてもクロックのカウント
数が変更されるだけである。
【０２７２】上述のように、クロック信号ＣＬＫの周波
数に応じてデータ出力タイミングを調整することによ
り、クロック信号ＣＬＫの周波数に関わらず、ＳＤＲＡ
Ｍの性能を十分に引き出すことができる。
【０２７３】［ラップ長変更］前述の説明においては、
ラップ長は８に設定されている。しかしながら、１度の
アクセスサイクルにおいて連続して書込まれるデータ数
はそれぞれの場合において可変な場合がある。たとえば
標準ＤＲＡＭにおいても、ニブルモード、ページモー
ド、スタティックコラムモードなどが設けられている。
この場合、連続して書込まれるまたは読出されるデータ
の数はニブルモードを除いて、容易に変更することでき
る。そこで、ＳＤＲＡＭにおいてもラップ長を変更でき
る構成を設ける。
【０２７４】図４４はラップ長をプログラムする際の方
法を一覧にして示す図である。ラップ長は、ＷＣＢＲの
条件下でのアドレスキーの設定により行なわれる。アド
レスキーとしては３ビットのアドレス信号Ａ０、Ａ１お
よびＡ２が一例として利用される。ラップ長の単位とし
ては４、８、１６、３２および全ページ（１行）が利用
できる。
【０２７５】図４５はこのラップ長設定制御系の構成を
示す図である。図４５において、ラップ長設定制御系
は、ＷＣＢＲの条件を検出するＷＣＢＲ検出回路３９０
と、ＷＣＢＲ検出回路３９０の出力に応答して、アドレ
スバッファから発生された内部アドレスビットＡ０、Ａ
１およびＡ２をラッチするラップ長ラッチ回路３９２
と、ラップ長ラッチ回路３９２にラッチされたデータに
従って、ラップ長を示すクロック数を選択するクロック
数選択回路３９４と、クロック数選択回路３９４からの
クロック数情報に従って、クロック信号ＣＬＫをカウン
トし、ライトバッファ活性化信号／φＷＢを発生する／
φＷＢ発生回路３９６を含む。
【０２７６】／φＷＢ発生回路３９６は、内部ＣＡＳ系
制御信号φＣ（信号／ＣＡＳに同期して発生される）に
応答して活性化され、所定のクロック数をカウントした
後にライトレジスタ活性化信号／φＷＢを発生する。こ
の図４５において、データを書込む構成しか示していな
いが、同様に、読出を行なう場合には、読出用のリード
用レジスタ活性化信号φＲｒを発生する回路がクロック
数選択回路３９４の出力により制御される。／φＷＢ発
生回路３９６は、内部書込可能許可信号φＷと内部ＣＡ
Ｓ系制御信号φＣに応答してライトレジスタ活性化信号
／φＷＢを発生する。／φＲｒ発生回路（図示せず）は
内部ＲＡＳ制御信号φＲに応答してリード用レジスタ制
御信号を発生する。
【０２７７】出力バッファおよび入力バッファはそのラ
ップサイクル期間中活性状態とされてもよい。
【０２７８】ラップ長制御回路はさらに、クロック数選
択回路３９４からのクロック数情報に応じてシフトクロ
ックを発生するシフトクロック発生回路３９８を含む。
シフトクロック発生回路３９８は、設定されたクロック
数に応じてコラムデコーダが選択する列選択線ＣＳＬの
位置を１つずつずらすためのシフトクロックを発生す
る。通常、ラップ長は８に設定されており、クロック数
選択回路３９４は、このラップ長８とプログラムされた
ラップ長との差に応じてシフトクロックを発生する。
【０２７９】プログラムされたラップ長が８の場合に
は、通常時と同様であり、シフトクロックは発生されな
い。ラップ長が１６の場合にはシフトクロックが１つ発
生され、ラップ長が３２の場合にはシフトクロックが３
発生される。この場合、基本ラップ長は８であり、８ビ
ットのラップデータが格納された時点でデータの転送が
行なわれる（データ書込の場合）。すなわち、このラッ
プ長が標準値のたとえば８よりも大きい場合には、書込
データのうち、連続８ビットのラップデータがライト用
レジスタに格納された時点でデータの転送が行なわれる
（図２８のタイミング参照）。データの転送が行なわれ
た後、次の連続８ビットデータがレジスタ（ライト用レ
ジスタ）へ格納される。この間において、シフトクロッ
ク発生回路３９８からのシフトクロックに従って、コラ
ムデコーダからの列選択線が１つシフトされる。この期
間は十分あり（次の連続８ビットデータが書込まれる前
に次の列選択線が立上げられればよい）、十分に連続し
て所望のラップ長データを書込むことができる。この列
選択線を順次立上げる構成について次に説明する。
【０２８０】図４６は、ラップ長プログラム時における
列選択信号を発生するための構成を示す図である。図４
６において、列選択信号発生系は、内部制御信号φｙａ
に応答して外部からのアドレス信号Ａ３〜Ａｋを取込ん
で内部列アドレス信号Ｙ３〜Ｙｋを発生するコラムアド
レスバッファ２６ａと、外部コラムアドレスストローブ
信号／ＣＡＳに同期して発生される内部制御信号φＣに
応答して活性化され、コラムアドレスバッファ２６ａか
ら発生された内部列アドレス信号Ｙ３〜Ｙｋを初期カウ
ント値として取込むカウンタ４００と、クロック数選択
回路３９４（図４５参照）からのラップ長情報に応答し
て、カウンタ４００の出力およびコラムアドレスバッフ
ァ２６ａの出力の一方を選択する選択回路４０２と、選
択回路４０２からの列アドレス信号をデコードして列選
択線ＣＳＬを活性化するＹデコーダ群４０４を含む。
【０２８１】カウンタ４００は、そのカウント値がシフ
トクロック信号ＳＣに応じて１ずつ増分（または減分）
される。カウンタ４００は、図４５に示すシフトクロッ
ク発生回路３９８からのシフトクロック信号ＳＣに応答
してそのカウント値を１増分する。
【０２８２】選択回路４０２は、クロック数選択回路３
９４からのクロック数情報が１以上、すなわち、ラップ
長が１６以上の場合を示している場合には、カウンタ４
００の出力を選択してＹデコーダ群４０４へ与える。
【０２８３】Ｙデコーダ群４０４はデコーダ活性化信号
φＣＤに応答してこの選択回路４０２から与えられた信
号をデコードして列選択線を選択する。ラップ長が8 以
下の場合には、選択回路４０２は、コラムアドレスバッ
ファ２６ａの出力を選択する。
【０２８４】Ｙデコーダ群４０４へ与えられるデコーダ
活性化信号φＣＤは、このクロック数選択回路からの情
報に従って、外部コラムアドレスストローブ信号／ＣＡ
Ｓ（またはライトイネーブル信号（書込許可信号））が
立下がってから所定のクロック数か経過したときに一旦
不活性状態となり、再び活性状態となる。この図４６に
示す構成において、カウンタ４００は、シフトクロック
ＳＣではなく、Ｙデコーダ活性化信号φＣＤの立下がり
に応答してそのカウント値が１増分される構成が利用さ
れてもよい。このとき、シフトクロック信号ＳＣは、Ｙ
デコーダ制御系へ与えられ、そのシフトクロック信号Ｓ
Ｃの発生タイミングで活性化信号φＣＤの活性化／不活
性化の制御が行なわれる。次にこの通常ラップ長が８に
設定されているＳＤＲＡＭにおいて、ラップ長１６が選
択された場合の動作をその動作波形図である図４７を参
照して説明する。
【０２８５】まず、外部ロウアドレスストローブ信号／
ＲＡＳが“Ｌ”に立下がると、次のクロック信号ＣＬＫ
の立上がりエッジでアドレス信号ＡＤＤが取込まれ、内
部行アドレス信号Ｘａが発生される。この内部行アドレ
ス信号Ｘａに従って、ワード線ＷＬの電位が立上がり、
この１行のメモリセルの電位が各ビット線対ＢＬＰに伝
達される。
【０２８６】次いで、外部コラムアドレスストローブ信
号／ＣＡＳおよび書込許可信号（ライトイネーブル信
号）／ＷＥが“Ｌ”に立下がると、そのときデータ入出
力端子ＤＱに与えられていたデータがクロック信号ＣＬ
Ｋの立上がりエッジで取込まれ、ライト用レジスタにラ
ッチされる。このライト用レジスタへのラッチ時には先
に示したように、ラップアドレスが示すレジスタ位置に
格納される。そのときには、列アドレス信号Ｙｂがすで
に取込まれている。
【０２８７】選択回路４０２は、クロック数選択回路３
９４（図４５参照）からのラップ長が１６であることを
示す情報に従って、カウンタ４００の出力を選択する。
カウンタ４００は、内部制御信号φＣに従ってコラムア
ドレスバッファ２６ａの出力をその初期カウント値とし
てラッチしている。Ｙデコーダ群４０４は、次いで、デ
コーダ活性化信号φＣＤに応答して活性化されて列デコ
ード動作を行ない１本の列選択線ＣＳ１を選択状態とす
る。ライト用レジスタには８ビットのラップデータｂ０
〜ｂ７が順次格納される。８ビット目のラップデータｂ
７がラッチされるクロック信号の立上がりエッジでライ
トバッファ活性化信号φＷＢが発生される。このときに
は、すでに列選択線ＣＳＬは選択されている。これによ
り、８ビットのラップデータｂ０〜ｂ７が各選択された
メモリセルへ書込まれる。このラップデータｂ０〜ｂ７
のメモリセルへの書込と平行して、ライト用レジスタに
は次の８ビットのラップデータｂ８〜ｂ１５が順次クロ
ック信号の立上がりエッジで取込まれてラッチされる。
【０２８８】ラップデータｂ７が取込まれたクロック信
号の立上がりエッジでライト用レジスタからのデータの
書込が行なわれ、次のクロック信号の立上がりに従って
次のラップデータの取込みが行なわれているため、誤っ
たデータの書込が生じない。この列選択線ＣＳＬ１の選
択により、メモリセルへのデータの書込が行なわれた
後、一旦デコーダ活性化信号φＣＤは不活性状態へ移行
する。この列デコーダの不活性化に応答してカウンタ４
００のカウント値が１増分される。メモリアレイは、列
選択系のみが一旦プリチャージ状態に復帰する。
【０２８９】ワード線ＷＬは選択状態を維持する。した
がって、各ビット線対ＢＬＰの電位はそれぞれセンスア
ンプによりラッチされた状態を維持する。所定クロック
数がカウントされると、すなわち、ライト用レジスタに
次のラップデータｂ８〜ｂ１５がすべて書込まれる前
に、Ｙデコーダ群４０４が活性化される。選択回路４０
２はカウンタ４００の出力をＹデコーダ群４０４に与え
ている。カウンタ４００のカウント値は１増分されてい
る。したがって、Ｙデコーダ群４０４は、隣接する列選
択線を選択する。
【０２９０】この選択された列選択線ＣＳＬ２に対しラ
イト用レジスタにラッチされている８ビットラップデー
タｂ８〜ｂ１５がこのライト用レジスタ活性化信号φＷ
Ｂに応答して転送され、グローバルＩＯ線対ＧＩＯを介
して選択されたメモリセルへデータが書込まれる。
【０２９１】この上述の動作を繰返すことにより、１行
のワード線に接続されるすべてのメモリセルへの連続ア
クセスが可能となる。
【０２９２】ここで、ライト用レジスタからのデータ転
送タイミングは、ラップ長の中間でデータを転送する場
合には、先に示した、ラップデータの中途でデータの書
込を停止した構成と同様、８ビットラップデータが書込
まれた時点におけるクロック信号の立上がりに応答して
ライト用レジスタの活性化信号が発生されてデータの書
込が行なわれる。最終ラップデータが書込まれた場合に
は、通常のデータ書込タイミングと同様最終ラップデー
タが書込まれた後のクロック信号の立上がりエッジでデ
ータの転送が行なわれる。この場合、最終ラップデータ
が書込まれた時点におけるクロック信号の立上がりエッ
ジでデータの書込が実行されてもよい。
【０２９３】図４６に示す構成においては、選択回路４
０２は、クロック数選択回路のラップ長データに従って
常時カウンタ４００の出力を選択している。この場合、
最初のサイクルにおいてはコラムアドレスバッファ２６
ａの出力を選択し、次のサイクルにはカウンタ４００の
出力を選択するように構成されてもよい。
【０２９４】なおこの図４５ないし４７に示す構成にお
いてはデータ書込に対するラップ長の拡張の構成のみを
示している。しかしながら、この場合ライト用レジスタ
の代わりにリード用レジスタを用いれば同様にデータ読
出時におけるラップ長をも拡張することはできる。すな
わち、連続リードサイクルにおいて、メモリアレイの動
作は連続データ書込時と同様である。ライト用レジスタ
活性化信号に代えてリード用レジスタ活性化信号が利用
されるだけである。連続リードサイクルにおいては、出
力バッファを介して８ビット目のラップデータが読出さ
れた時点で、次の８ビットラップデータがリード用レジ
スタに格納される。リード用レジスタからのデータ読出
と平行してメモリアレイにおいて、次のラップデータ用
のための列選択動作が実行される。
【０２９５】ラップ長８に標準設定されたＳＤＲＡＭに
おいて、ラップ長４を設定する場合、バンクの数が増加
される構成が利用されてもよく、またバンク数を２とし
たままで、マスクデータを用いて４ビットのラップデー
タのみの書込が行なわれてもよい。データ読出時におい
て、ラップアドレスにより、この４ビットラップデータ
の先頭アドレスが指定されるため、マスクデータなどを
特に用いる必要はなく、４ビット目のデータが読出され
た時点てデータの読出が終了される。
【０２９６】［ピン配置］図４８はこの発明の一実施例
であるＳＤＲＡＭを収納するパッケージの外観を示す図
である。この発明の一実施例である１６ＭＳＤＲＡＭ
は、４４ピン、リードピッチ０．８ｍｍ，４００ｍｉ
ｌ，ＴＳＯＰ ＴｙｐｅＩＩに収納される。このパッケ
ージは、標準１６ＭＤＲＡＭが収納されるＳＯＪ（シン
グルアウトラインジェイリーディットパッケージ）など
と同じ大きさでありながら、リードピッチが小さく、ピ
ン数を多くとれるという長所を有する。
【０２９７】図４８において、このパッケージに収納さ
れるＳＤＲＡＭは、ボンディングワイヤの切換により、
×４構成と×８構成を実現する。
【０２９８】ピン番号１、２２に電源電位Ｖｃｃが与え
られる。データ入出力端子はパッケージ中央部に配置さ
れ、ピン番号９、１０、１２、１３、３２、３３、３５
および３６のピン番号のピン端子がデータ入出力端子Ｄ
Ｑ０〜ＤＱ７として利用される（ただし×８構成の場
合）。
【０２９９】データ入出力端子ＤＱ０、ＤＱ１およびＤ
Ｑ７ならびにＤＱ６を挟んで、入出力バッファに用いら
れるための電源電位Ｖｃｃ（Ｑ）を受けるピン端子（番
号１１および３４）と、接地電位Ｖｓｓ（Ｑ）を受ける
ピン番号８および３７のピン端子が配置される。このデ
ータ入出力に対して入出力バッファ専用に用いられる電
源電位Ｖｃｃ（Ｑ）およびＶｓｓ（Ｑ）を利用すること
により、高速でデータの入出力を行なう際に生じるデー
タ入出力端子の充放電に伴うノイズを効果的に低減する
ことができ、内部動作の安定化を保証する。
【０３００】パッケージの両端のピン番号１および２２
のピン端子には電源電位Ｖｃｃが与えられ、ピン番号２
３および４４のピン端子には接地電位Ｖｓｓが与えられ
る。ピン番号２のピン端に子は書込許可信号／ＷＥが与
えられ、ピン番号３のピン端子には外部ロウアドレスス
トローブ信号／ＲＡＳが与えられる。ピン番号４の端子
へはクロックイネーブル信号／ＣＫＥが与えられる。こ
のクロックイネーブル信号／ＣＫＥは、先の実施例にお
いては特に説明していないが、このＳＤＲＡＭにおいて
固有の動作モード設定時にクロックバッファを選択的に
不活性化するために利用される。ピン番号５のピン端子
にクロック信号ＣＬＫが与えられる。アドレス信号ビッ
トＡ０〜Ａ１１は、ピン番号１８ないし２１、２４ない
し２９、１７および１６へそれぞれ与えられる。ピン番
号１６へ与えられるアドレス信号ビットＡ１１は、バン
ク選択信号ＢＳとして利用される。すなわちこの場合、
２バンク構成が利用される。このアドレスピン端子１６
ないし２９へ与えられるアドレス信号は行アドレス信号
と列アドレス信号とが時分割して与えられる。×８構成
においては、アドレス信号ビットＡ０〜Ａ８またはＡ０
〜Ａ９が列アドレス信号として用いられる。いずれが用
いられるかは、内部のリフレッシュサイクルにおけるリ
フレッシュ単位により決定される。
【０３０１】ピン番号４１のピン端子へはライトマスク
指示信号ＷＭが与えられ、ピン番号４２のピン端子には
出力許可信号（出力イネーブル信号）／ＯＥが与えら
れ、ピン番号４３のピン端子にはコラムアドレスストロ
ーブ信号／ＣＡＳが与えられる。ピン番号７、３８のピ
ン端子へ与えられる電圧ＶＴおよびピン番号１５および
３０のピン端子へ与えられる電圧Ｖｒｅｆは、このＳＤ
ＲＡＭがＧＴＬインターフェースで利用される場合に必
要とされる基準電位である。ＧＴＬレベルとは、“Ｈ”
および“Ｌ”の比較基準電位が０．８Ｖであり、その信
号の論理振幅が０．８Ｖのレベルの信号である。近年、
高速で動作するマイクロプロセッサにおいて提案されて
いる。
【０３０２】ピン番号６、３９、４０のピン端子は未使
用であり、その仕様は定義されていない。
【０３０３】×４構成の場合には、ピン端子１２、１
３、３２および３３のピン端子（データ入出力端子）は
マスクデータ入出力端子として利用される。このマスク
データＭ０〜Ｍ３は、特定のデータ入出力ピン端子を介
してのデータの書込に対しマスクをかける。このような
ライトパービット動作を実現する構成は、容易に実現す
ることができ、データ入出力端子と同時にマスクデータ
が与えられてその入力バッファを不活性状態にする構成
が利用されてもよい。またこれに代えて、特定のたとえ
ばＷＣＢＲ条件下においてマスクデータを取込んで内部
のレジスタ回路でラッチしておき、連続アクセス中はそ
のレジスタに保持されたマスクデータに従って特定のデ
ータ入出力端子を介して与えられるデータを無効とする
かまたは入力バッファを不活性状態に維持する構成が利
用されればよい。
【０３０４】マスクデータとＭ０〜Ｍ３とデータ入出力
ＤＱ０〜ＤＱ３との対応関係は、たとえばマスクデータ
Ｍ０を“Ｈ”に設定するとデータ入出力端子ＤＱ０が書
込禁止状態とされる。このマスク機能は、以下の点にお
いて有益である。
【０３０５】図４９に示すように、各々が４Ｍワード×
４ビットの構成を備える８個の記憶装置ＳＴ０〜ＳＴ７
が１つのモジュールを構成する記憶ユニットを考える。
通常、データ処理においては、８ビットに対して１ビッ
トのエラーチェック用のパリティビットが付加される。
この場合、パリティビット用として４Ｍワード×４構成
のＳＤＲＡＭ、ＳＤ８を利用する。このメモリ装置ＳＤ
８は、各々４Ｍワード×１のメモリユニットＰＢ０〜Ｐ
Ｂ３を含む。メモリユニットＰＢ０〜ＰＢ３はそれぞれ
データ入出力端子ＤＱ０〜ＤＱ３に対応する。１つのメ
モリユニットＰＢは記憶モジュールを構成するメモリ装
置ＳＴ０〜ＳＴ７のうちの２つのメモリ装置に対応す
る。
【０３０６】この場合、データバスＤＢへは４×８プラ
ス４の合計３６ビットのデータが伝達される。パリティ
チェックを行なって、パリティビットを書換える必要が
ない場合には、このマスクデータＭを“Ｈ”に設定す
る。この場合、パリティビットの書換が禁止され、この
書換は実行されない。たとえば、記憶ユニットＳＴ８に
おいてメモリユニットＰＢ０がメモリ装置ＳＴ０および
ＳＴ１に対するパリティビットを記憶するためのユニッ
トとして用いられた場合、このメモリユニットＳＴ０お
よびＳＴ１の書込データに応じたパリティビットの書換
／書込禁止が行なわれる。この場合、メモリモジュール
において、単位データビットそれぞれ独立にパリティビ
ットの書換／書換禁止を実行することができ、柔軟にパ
リティビットの格納を行なうことができる。通常、デー
タは３２ビットデータワードにおいても８ビット単位の
データワードが存在する場合もある。このため、パリテ
ィビットをこのデータワードの構成に応じて柔軟に設定
することもできる。
【０３０７】［実施例２］先に示した同期型半導体記憶
装置においては、外部から与えられるクロック信号に同
期して制御信号、アドレス信号および入力データなどの
装置内部への取込みが実行されている。同期型半導体記
憶装置は複数のバンクを備えている。このバンクを交互
にアクセスすることにより、インターリーブ方法をＳＤ
ＲＡＭ内部で実現することができる。メモリサイクルは
制御信号／ＲＡＳの活性化期間（“Ｌ”の期間）で決定
されている。バンクを切換えるためには、この制御信号
／ＲＡＳを一旦“Ｈ”の不活性状態に立上げる必要があ
る。バンクアドレスを設定するためである。連続的にバ
ンク＃１およびバンク＃２を交互にアクセスするために
は２つの方法が考えられる。
【０３０８】第１の方法は、バンク＃１およびバンク＃
２に対しそれぞれ独立に制御信号／ＲＡＳを設けること
である。第２の方法は、外部制御信号をすべてワンショ
ットのパルスに設定する方法である。動作モードの指定
は、この外部制御信号の組合せで決定する。動作モード
を指定する必要があるときのみ制御信号を所定の組合せ
に設定する。ＳＤＲＡＭ内部ではこの設定された動作に
従って必要な動作が実行される。このように制御信号を
パルス化することにより、制御信号／ＲＡＳに従ってア
ドレス信号を取込む場合においても、一方のバンクにア
クセス中に他方のバンクをプリチャージすることが可能
となる。またこの制御信号をすべてパルス化する方式
は、制御信号がアドレス信号と同様の信号形態となり、
制御信号の生成が極めて容易となるという利点をも合わ
せて有する。必要とされる信号をすべて同一の形態の信
号で生成すればよく、外部処理装置に余分の負荷をかけ
る必要がないためである。以下この制御信号をパルス方
式とする構成について説明する。
【０３０９】［信号の定義］信号はすべてパルス化され
ており、実行される動作は制御信号の組合せにより決定
される。まず、各制御信号の状態とそのときに行なわれ
る動作モードとの対応関係について説明する。
【０３１０】図５０は、この発明の第２の実施例である
パルス方式同期型半導体記憶装置のピン配置を示す図で
ある。図５０に示す同期型半導体記憶装置は、図４８に
示す第１の実施例の同期型半導体装置と同様、１ワード
が４ビットの構成と、１ワードが８ビットの構成を備え
る。ワード構成の設定はパッドのボンディングにより切
換える。
【０３１１】ピン番号１、５、９、２２、３６、および
４０のピン端子へ動作電源電圧Ｖｃｃが与えられる。ピ
ン番号５、９、３６、および４０へ与えられる動作電源
電圧Ｖｃｃ（図５０においてはＶｃｃＱと示す）は、入
出力回路（特に、入出力バッファ）に利用される。ピン
番号３、７、２３、３８、および４２のピン端子へ接地
電位Ｖｓｓが与えられる。ピン番号３、７、３８、およ
び４２へ与えられる接地電位Ｖｓｓ（図５０において符
号ＶｓｓＱで示す）は入出力回路に利用される。動作電
源電圧を入出力回路用と残りの回路用と２つに分けてい
るのは、電源線および接地線におけるノイズの発生を防
止するためである。特に、入出力回路用に動作電源電圧
ＶｃｃＱためのピン端子および接地電位ＶｓｓＱのため
のピン端子をそれぞれ４つ設けているのは、グランドバ
ウンスなどによるノイズの発生を確実に防止するためで
ある。電源線および接地線を分散させることにより、配
線の寄生インダクタンス成分を低減し、リンギングの発
生を防止し、また同様スパイクノイズが発生してもその
スパイクノイズの影響をごく部分的に抑制する。
【０３１２】ピン番号２、４、６、８、３７、３９、４
１および４３のピン端子はデータ入出力のために用いら
れる（１ワード８ビットの構成の場合）。１ワードが４
ビット構成の場合、ピン番号２、６、３９および４３の
ピン端子はマスクデータＭ０〜Ｍ３を入力するために利
用される。
【０３１３】ピン番号１７ないし２１および２４ないし
２９のピン端子ははアドレス信号入力端子として用いら
れる。ピン番号１６のピン端子へはバンクを指定するた
めのバンクアドレスＢＡが与えられる。ピン番号１２の
ピン端子へライトイネーブル信号／ＷＥが与えられる。
ピン番号１３のピン端子へ列アドレスストローブ信号／
ＣＡＳが与えられる。ピン番号１４のピン端子へ行アド
レスストローブ信号／ＲＡＳが与えられる。ピン番号３
３のピン端子へデータ入出力／マスク信号ＤＱＭが与え
られる。この信号ＤＱＭは先の実施例における出力イネ
ーブル信号／ＯＥおよびライトマスク信号ＷＭ両者の組
合せに対応する。ピン番号３２のピン端子へクロック信
号ＣＬＫが与えられる。ピン番号３１のピン端子へ、ク
ロック信号ＣＬＫを取込み内部クロック信号を発生する
クロックバッファの活性化／不活性化を制御するための
クロックバッファイネーブル信号／ＣＫＥが与えられ
る。ピン番号１５のピン端子へは半導体記憶装置が選択
状態であることを示すチップセレクト信号／ＣＳが与え
られる。
【０３１４】これらの制御信号はパルスの形態で動作モ
ードを指定するサイクルにおいてのみ与えられる。すべ
ての制御信号、アドレス信号およびデータはすべてクロ
ック信号ＣＬＫの立上がりエッジで内部に取込まれる。
制御信号／ＷＥ、／ＣＡＳ、／ＲＡＳ、／ＣＳおよびＤ
ＱＭのクロック信号ＣＬＫの立上がりエッジにおける状
態の組合せに従って装置内部で指定された動作モードの
判別が実行される。次にこの制御信号と指定された動作
モードとの対応関係について説明する。
【０３１５】図５１は、制御信号の状態とそのときに指
定される動作モードとの対応関係を示す図である。以
下、図５１を参照して、制御信号と動作モードとの関係
について説明する。
【０３１６】（ａ） ／ＣＳ＝／ＲＡＳ＝“Ｌ”かつ／
ＣＡＳ＝／ＷＥ＝“Ｈ” この状態では、行アドレスの取込みが指定されかつアレ
イの活性化が指定される。すなわち、行アドレスを取込
みかつ併せてバンクアドレスも取込み選択されたバンク
において行選択に関連する動作が実行される。
【０３１７】（ｂ） ／ＣＳ＝／ＣＡＳ＝“Ｌ”かつ／
ＲＡＳ＝／ＷＥ＝“Ｈ” この状態では列アドレスの取込みが指定されかつデータ
読出動作モードが指定される。この動作モードにおいて
は、読出データレジスタが選択され、選択されたメモリ
セルの読出データレジスタへのデータ転送動作が実行さ
れる。
【０３１８】（ｃ） ／ＣＳ＝／ＣＡＳ＝／ＷＥ＝
“Ｌ”かつ／ＲＡＳ＝“Ｈ” この状態は、列アドレスの取込みおよびデータ書込動作
を指定する。この動作モードにおいては、書込レジスタ
の活性化が行なわれ、与えられたデータの書込レジスタ
および選択メモリセルへの書込が行なわれる。
【０３１９】（ｄ） ／ＣＳ＝／ＲＡＳ＝／ＷＥ＝
“Ｌ”かつ／ＣＡＳ＝“Ｈ” アレイがプリチャージ状態とされかつセルリフレッシュ
の終了が指定される。
【０３２０】（ｅ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝
“Ｌ”かつ／ＷＥ＝“Ｈ” この状態ではリフレッシュが指定されかつセルフリフレ
ッシュ動作が開始される。この動作モードにおいては、
内部でリフレッシュアドレスの生成が行なわれ、選択行
におけるメモリセルのリフレッシュが、内蔵されたアド
レスカウンタおよびタイマを用いて実行される。
【０３２１】 （ｆ） ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝“Ｌ” この動作モードにおいては、モードレジスタにデータが
セットされる。このモードレジスタは、特に説明してい
ないが、同期型半導体記憶装置における固有の動作モー
ドを指定するためにモードレジスタが設けられており、
このモードレジスタに設定されたデータに従って、所望
の動作が実行される。このようなモードレジスタの用途
としては、先の実施例におけるラップ長の設定、ラップ
長シーケンスの設定などがある。
【０３２２】（ｇ） ＤＱＭ＝“Ｌ” この動作モードにおいては、先に信号／ＣＡＳおよび／
ＷＥにより決定された動作モードにおいて、データの書
込または読出が実行される。すなわち、外部から与えら
れた書込データの書込レジスタへの格納または読出デー
タレジスタに格納されたデータの読出が実行される。
【０３２３】（ｈ） ＤＱＭ＝“Ｈ” この動作モードにおいては、データの読出が不活性状態
とされ、かつライトマスク動作（連続ビットデータ（ラ
ップデータ）におけるマスク動作）が指定される。書込
データに対するマスキングは、この信号ＤＱＭが“Ｈ”
となった次のクロック信号ＣＬＫの立上がりエッジにお
いて与えられたデータに対し行なわれる。１クロック遅
らせて書込データにマスクをかけることにより、制御信
号のタイミング設定が容易となる（図２０ないし図２７
参照）。
【０３２４】（ｉ） ／ＣＳ＝“Ｌ”かつ／ＲＡＳ＝／
ＣＡＳ＝／ＷＥ＝“Ｈ” この状態においては動作に変化はない。どの動作モード
も指定されない。半導体記憶装置が選択状態にあるだけ
である。
【０３２５】（ｊ） ／ＣＳ＝“Ｈ” この状態においては、ＳＤＲＡＭは非選択状態であり、
信号／ＲＡＳ、／ＣＡＳ、および／ＷＥは無視される。
【０３２６】ここで、図５１において符号“−”で示さ
れる信号状態は「ドントケア」状態，および“Ｘ”は
「任意」状態を示す。次に具体的動作について説明す
る。
【０３２７】図５２は、第２の実施例であるＳＤＲＡＭ
のデータ読出時における動作を示す外部信号の状態を示
すタイミングチャート図である。以下、データ読出動作
について説明する。
【０３２８】サイクル１において、クロック信号ＣＬＫ
の立上がりエッジにおいて、信号／ＲＡＳが“Ｌ”、信
号／ＣＡＳおよび／ＷＥがともに“Ｈ”に設定される。
このとき、行アドレス信号ビットＡ０〜Ａ１０が行アド
レス信号Ｘａとして取込まれ内部アドレスが生成され
る。このとき同時に、バンクアドレス信号ＢＡも取込ま
れる。バンクアドレス信号ＢＡは“０”である。この場
合、バンクアドレスＢＡに対応するバンクが選択され
る。バンクアドレスに合わせてＳＤＲＡＭはバンク０お
よびバンク１を有すると想定する。バンク０において、
行デコード動作およびアレイの活性化が実行される。
【０３２９】１クロック置いて、サイクル３において、
クロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳお
よび／ＷＥが“Ｈ”に設定され、信号／ＣＡＳが“Ｌ”
に設定される。この状態は、データの読出を示しかつこ
のサイクル３のクロック信号ＣＬＫの立上がりエッジで
アドレス信号ビットＡ０〜Ａ１０が列アドレス信号Ｙｂ
として取込まれる。これにより内部で行アドレス信号Ｘ
ａおよび列アドレス信号Ｙｂに従う行および列の選択動
作が実行され、選択されたメモリセルのデータが読出デ
ータレジスタへ格納される。６クロックサイクル後のサ
イクル７においてデータが読出される。この場合、信号
ＤＱＭが予め“Ｌ”に設定される。これによりデータ読
出が可能となる。
【０３３０】サイクル７において、読出用レジスタに格
納された８個のデータが順次クロック信号ＣＬＫの立上
がりエッジに同期して読出される。連続８ビットのデー
タをｂ０〜ｂ７として示す。このデータ読出と並行し
て、サイクル７においてクロック信号ＣＬＫの立上がり
エッジで信号／ＲＡＳおよび／ＷＥを“Ｌ”に設定し、
信号／ＣＡＳを“Ｈ”に設定する。このとき併せてバン
クアドレスＢＡが“０”に設定される。これによりバン
ク０のプリチャージが指定され、バンク０のアレイのプ
リチャージが実行される。
【０３３１】ここで、信号ＤＱＭはデータ読出時におい
て２クロックサイクル遅れて読出用レジスタの活性化／
不活性化を制御する。データの読出のための制御信号の
タイミング設定を容易とするためである。出力バッファ
およびリードレジスタのシフトの制御をこの信号ＤＱＭ
が“Ｌ”となってから２クロック経過した後に活性化す
る構成が利用されればよい。この構成は、信号ＤＱＭを
２クロック期間遅延させる遅延回路を利用することによ
り容易に実現される。
【０３３２】プリチャージ状態に入ったバンク０は所定
のＲＡＳプリチャージ期間（２ないし３クロックサイク
ル）が経過した後再び活性化することができる。
【０３３３】サイクル１１においてクロック信号ＣＬＫ
の立上がりエッジで、信号／ＲＡＳが“Ｌ”、信号／Ｃ
ＡＳおよび／ＷＥがともに“Ｈ”となる。バンクアドレ
ス信号ＢＡは“０”となる。バンク０が再び活性化され
る。同時に行アドレス信号Ｘｃの取込みが実行される。
【０３３４】サイクル１３におけるクロック信号ＣＬＫ
の立上がりエッジで信号／ＣＡＳが“Ｌ”、信号／ＲＡ
Ｓおよび／ＷＥがともに“Ｈ”に設定される。列アドレ
ス信号Ｙｄの取込みが行なわれるとともにデータ読出動
作が指定される。バンク０において、行アドレスＸｃお
よび列アドレスＹｄに従って選択動作が実行され、選択
されたメモリセルのデータが再び読出データレジスタへ
転送される。データの出力は信号／ＲＡＳが“Ｌ”に入
ったメモリサイクルの開始から６クロックをカウントし
た後に実行される。この状態においては、信号ＤＱＭは
“Ｌ”となっており、出力イネーブル状態を示してい
る。
【０３３５】サイクル１７においてクロック信号ＣＬＫ
の立上がりエッジでアドレスＸｃおよびＹｄにより選択
された８個のデータｄ０〜ｄ７が順次クロック信号ＣＬ
Ｋの立上がりに応答して読出される。サイクル１７にお
いて同時に信号／ＲＡＳおよび／ＷＥを“Ｌ”とし、バ
ンクアドレス信号ＢＡを“Ｌ”とする。これによりバン
ク０は再びプリチャージ状態に入る。
【０３３６】次にサイクル１９において、信号／ＲＡＳ
を“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”とし、バ
ンクアドレスＢＡを“１”とする。この状態においては
バンク１が選択され、そのときに与えられていたアドレ
ス信号ビットＡ０〜Ａ１０が行アドレスＸｅとして取込
まれる。これにより、バンク１において行アドレスＸｅ
に従った行選択動作が実行される。
【０３３７】サイクル２１におけるクロック信号ＣＬＫ
の立上がりエッジで信号／ＲＡＳおよび／ＷＥを“Ｈ”
に設定しかつ信号／ＣＡＳを“Ｌ”に設定する。これに
よりバンク１に対するデータ読出動作が指定される。こ
のとき同時に、列アドレスＹｆが取込まれる。信号ＤＱ
Ｍは“Ｌ”の状態にあり出力イネーブル状態を示してい
る。バンク０からデータｄ７が読出された後、次のクロ
ックサイクル２５のクロック信号ＣＬＫの立上がりエッ
ジでバンク１からのデータｆ０が読出される。このとき
また信号／ＲＡＳが“Ｌ”、信号／ＷＥが“Ｌ”および
信号／ＣＡＳが“Ｈ”に設定され、バンクアドレス信号
ＢＡが“１”であり、バンク１のプリチャージが指定さ
れる。データレジスタからは続いてバンク１のデータが
読出される。バンク１においてはプリチャージが実行さ
れる。
【０３３８】サイクル２８において、再び信号／ＲＡＳ
“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”に設定し、
バンクアドレス信号ＢＡを“０”と設定することにより
バンク０が再び活性化される。
【０３３９】サイクル２８のクロック信号ＣＬＫの立上
がり時において、クロックバッファイネーブル信号／Ｃ
ＫＥを“Ｈ”に設定する。信号／ＣＫＥはクロックバッ
ファをイネーブル／ディセーブルする信号である。信号
／ＣＫＥが“Ｈ”となると、読出用レジスタにおけるレ
ジスタのシフトクロックの発生が次のクロックサイクル
において禁止される。すなわち、サイクル２９において
読出されたデータｆ４が次のサイクル３０においても連
続して読出される。これにより、ＳＤＲＡＭ外部におい
て、データを処理している装置においてデータの処理速
度がこのデータ読出に追随できないかまたは必要なデー
タが揃わない場合にこのクロックバッファイネーブル信
号／ＣＫＥを“Ｈ”と設定することにより所定期間同一
データを出力し続けることができる。この動作は“サス
ペンデッドアウトプット”と呼ばれる。
【０３４０】サイクル３０において、バンク０における
列アドレスＹｈの取込みが行なわれ、サイクル３４にお
いてバンク０のプリチャージが実行される。
【０３４１】上述のように、信号／ＲＡＳをパルス方式
で印加することにより、動作サイクルの最初の期間のみ
制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを所定の状態
に組合せることにより動作モードが指定されるため、容
易にバンクの切換を行なうことができ、バンク０の活性
化時にバンク１のプリチャージを行なうことができる。
したがって、ＲＡＳプリチャージ時間を考慮する必要が
なく、連続して交互にバンク０およびバンク１からデー
タを読出すことができ、高速でデータを読出すことが可
能となる。
【０３４２】また「サスペンデッドアウトプット」動作
モードを設けることにより、容易に連続データ読出中に
おいても処理装置の動作速度に併せてデータの取込みを
行なうことが可能となり、システムのタイミング設計が
容易となる。ここで、外部から見た場合、信号／ＣＫＥ
が“Ｈ”となってから２つ目のクロック信号が消去され
ているように示される。これは内部的には、次のクロッ
ク信号の立上がりエッジでレジスタのシフト動作が実行
されるため、内部的には信号／ＣＫＥが“Ｈ”となった
次のサイクルのクロックが消去される。
【０３４３】図５３はこの発明の第２の実施例であるＳ
ＤＲＡＭのデータ書込動作を示す図である。書込動作は
信号／ＣＡＳの立下がりと同時に信号／ＷＥを“Ｌ”と
設定することにより指定される。図５３においては、ま
ずバンク０に対するデータ書込動作が指定される。この
状態においては、信号／ＣＡＳおよび／ＷＥの“Ｌ”へ
の設定と同時に書込レジスタへのデータの書込すなわち
外部データの取込みが実行される。書込動作時において
は信号ＤＱＭは外部的には、１クロック遅れてデータの
取込みをイネーブル／ディセーブルする。
【０３４４】データ書込時においては、入力バッファへ
のデータの取込みを書込指示と同時に行なえばよいだけ
であるためである。このときまだ書込レジスタの状態が
完全にリセットされていなくてもよい。次のクロックサ
イクルまでにレジスタのリセット状態が確定し、データ
ｂ０の書込が行なえればよいためである。このため読出
動作時と異なり信号ＤＱＭはデータ書込よりも１クロッ
ク遅れてデータ書込のイネーブル／ディセーブルを制御
する。データ読出時においては、メモリサイクル開始後
クロック信号ＣＬＫ６個カウントした後に読出動作が行
なわれる。このときまでに出力バッファを動作可能状態
としておく必要があるとともに、レジスタから与えられ
たデータを出力バッファに取込み読出す必要がある。こ
のため信号ＤＱＭは書込モード時より早くイネーブルさ
れる。
【０３４５】信号ＤＱＭを“Ｈ”に設定すると、次のク
ロックサイクルで与えられる書込データに対しマスクが
かけられる。１クロックサイクル遅れたデータに対しマ
スクがかけられるのは、タイミングの設定を容易とする
ためである。この１クロック遅れてデータに対しマスク
をかける構成は、図２０に示す構成において、書込マス
クデータＷＭが１クロック遅れてライトマスクデータ発
生回路へ与えられる構成が利用されればよい。この１ク
ロック遅れたデータに対しマスクをかける構成とするこ
とにより、ラップアドレスデコーダからのラップアドレ
スに対するタイミング設計が容易となる。
【０３４６】このデータ書込モード時においても、信号
／ＣＫＥを“Ｈ”に設定すると、次のクロックサイクル
で与えられるデータｆ６がその次のクロックサイクルに
おいても引き続き入力される。書込用レジスタにおける
レジスタのシフト動作が禁止される。これにより、デー
タ書込時において、必要なデータが揃ったときにデータ
を書込むことが可能となる。この動作は「サスベンデッ
ドインプット」と呼ばれる。
【０３４７】上述のように、各命令およびアドレス信号
は外部クロック信号ＣＬＫの立上がりエッジで取込まれ
る。命令およびアドレス信号はいつ与えられるか予め想
定することはできない。このため、外部クロック信号Ｃ
ＬＫの立上がりエッジでこれらの外部制御信号を取込み
内部制御信号を発生し状態を安定させる必要がある。こ
のための入力部の構成について次に説明する。
【０３４８】図５４は、信号／ＲＡＳ、／ＣＡＳおよび
／ＷＥを外部クロック信号ＣＬＫに同期して取込むバッ
ファ回路の構成を示す図である。図５４においては、外
部信号と内部信号とを区別するために、外部信号に対し
ては符号“ｅｘｔ．”を付す。
【０３４９】図５４において、ＲＡＳバッファは、外部
制御信号ｅｘｔ．／ＣＳが“Ｌ”のときに活性化され、
外部クロック信号ｅｘｔ．ＣＬＫに同期して外部制御信
号ｅｘｔ．／ＲＡＳを取込み内部制御信号／ＲＡＳを発
生する。ＣＡＳバッファ５０４は、外部制御信号ｅｘ
ｔ．／ＣＳの“Ｌ”に応答して活性化され、外部クロッ
ク信号ｅｘｔ．ＣＬＫの立上がりエッジで外部制御信号
ｅｘｔ．／ＣＳを取込み内部制御信号／ＣＡＳを発生す
る。ＷＥバッファ５０６は、外部制御信号ｅｘｔ．／Ｃ
Ｓの“Ｌ”に応答して活性化され、外部クロック信号ｅ
ｘｔ．ＣＬＫの立上りエッジで信号ｅｘｔ．／ＷＥを取
込み内部信号／ＷＥを発生する。バッファ５０２、５０
４および５０６は図３５に示すようなダイナミックラッ
チを用いて構成される。この図３５に示すダイナミック
ラッチを外部制御信号ｅｘｔ．／ＣＳでイネーブル／デ
ィセーブルする構成には、ラッチイネーブル信号φＬＥ
発生系として、外部クロック信号ｅｘｔ．ＣＬＫをその
真入力に受け、外部制御信号／ＣＳをその偽入力に受け
るＡＮＤ回路が利用されればよい。
【０３５０】図５５は、内部アドレス信号を発生するた
めの回路構成を示す図である。図５５において、クロッ
クバッファ５０８は、外部クロック信号ｅｘｔ．ＣＬＫ
をバッファ処理して内部クロック信号ＣＬＫを生成す
る。状態デコーダ５１０は、内部制御信号／ＲＡＳ、／
ＣＳおよび／ＷＥをこのクロックバッファ５０８からの
内部クロック信号ＣＬＫの立上がりエッジで取込みその
信号の状態を判別し、必要な内部制御信号を生成する。
状態デコーダ５１０は、信号／ＲＡＳ、／ＣＡＳおよび
／ＷＥがアドレス信号の取込みを指定している場合に
は、アドレスバッファ５１２を活性化する。アドレスバ
ッファ５１２は、この状態デコーダ５１０からのデコー
ド結果信号に従って外部クロック信号ｅｘｔ．ＣＬＫの
立上がりエッジで外部アドレスｅｘｔ．Ａｉを取込み内
部アドレスＡｉを生成する。
【０３５１】上述のように、バッファ５０２、５０４、
５０６を外部クロック信号ｅｘｔ．ＣＬＫの立上がりエ
ッジごとに動作させる必要がある。特に、アドレスバッ
ファは行および列アドレス信号ビットそれぞれに対して
設ける必要があり数が多い（行アドレス信号ビットＡ０
〜Ａ１０および列アドレス信号ビットＡ０〜Ａ１０の合
計２０）。したがってアドレスバッファをクロック信号
ｅｘｔ．ＣＬＫの立上りエッジごとに動作させると、消
費電力が極めて大きくなる。
【０３５２】このアドレスバッファにおける消費電力を
低減する構成として図５５に示すように制御信号／ＲＡ
Ｓ、／ＣＡＳ、および／ＷＥがアドレス信号の取込みの
みを指定しているときのみに活性化する。この場合、ア
ドレス信号に要求されるホールド時間が長くなる問題が
生じる。すなわち、アドレスバッファ５１２は、状態デ
コーダ５１０の判別結果が確定した後に外部アドレス信
号ｅｘｔ．Ａｉを取込む。外部から見たアドレス信号の
ホールド時間は制御信号／ＲＡＳなどの制御信号を取込
むクロック信号ＣＬＫと同じクロック信号の立上がりエ
ッジから定義される。したがって、この状態デコーダ５
１０における命令の判定時間分だけアドレス信号のホー
ルド時間が長くなる。たとえば制御信号／ＲＡＳなどに
要求されるホールド時間は３ｎｓであり、一方アドレス
信号に要求されるホールド時間は６ｎｓというような事
態が発生する。これは制御信号をアドレス信号と同様の
パルス信号で与える利点を損なう。各信号に要求される
条件が異なるためである。アドレス信号のセットアップ
時間およびホールド時間は高速化された装置に対しては
できるだけ短くするのが好ましい。
【０３５３】また図５５に示すようなクロックバッファ
５０８は、いつ活性化されるか予測できない外部制御信
号を取込む必要があるため、常に動作させる必要があ
る。これはスタンドバイ電流の増大を招く。
【０３５４】［バッファ回路の構成］そこで、以下に図
５４および図５５に示す構成の有する欠点を除去するた
めの外部信号入力用バッファ回路の構成について順に説
明する。
【０３５５】図５６は、この発明の第２の実施例である
ＳＤＲＡＭの内部制御信号発生系の構成を概略的に示す
ブロック図である。図５６においては、メモリアレイは
第１のバンク（バンク０）６００ａと第２のバンク（バ
ンク１）６００ｂと２つのバンクを含む。このバンク６
００ａおよび６００ｂは、図１に示す回路部分２００を
含む。図５６においては、図面の煩雑化を避けるため
に、内部制御信号はバンク６００ａおよび６００ｂ共通
に発生するように示される。バンクアドレス信号ＢＡに
従って一方のバンクのみが活性化され、活性化されたバ
ンクに対してのみ制御信号が与えられる。バンク６００
ａおよび６００ｂの内部構成は先の実施例のものと同様
である。
【０３５６】図５６において、内部制御系は、外部制御
信号ｅｘｔ．／ＣＳをバッファ処理して内部制御信号／
ＣＳを発生するＣＳバッファ６１４と、外部から与えら
れるクロックバッファイネーブル信号ｅｘｔ．／ＣＫＥ
に応答して制御信号ＣＬＫＢＥおよび／ＣＫＥを発生す
るＣＫＥバッファ６１２と、制御信号ＣＬＫＢＥおよび
／ＣＫＥに応答して活性化され、外部からのクロック信
号ｅｘｔ．ＣＬＫをバッファ処理して内部クロック信号
ＣＬＫ１およびＣＬＫ２を発生するクロックバッファ６
１０を含む。
【０３５７】ＣＫＥバッファ６１２は、外部制御信号ｅ
ｘｔ．／ＣＫＥが不活性状態のとき（“Ｈ”レベルのと
き）、クロックバッファ６１０からのクロック信号ＣＬ
Ｋ１およびＣＬＫ２の発生を停止させる。ＣＫＥバッフ
ァ６１２はクロックバッファ６１０からの第１の内部ク
ロック信号ＣＬＫ１に同期して外部制御信号ｅｘｔ．／
ＣＫＥを取込み内部制御信号／ＣＫＥを発生する。制御
信号／ＣＫＥはクロックバッファ６１０へまた与えられ
る。クロックバッファ６１０はこの内部制御信号／ＣＫ
Ｅに応答して、外部クロック信号ｅｘｔ．ＣＬＫに同期
した第２の内部クロック信号ＣＬＫ２を発生する。ＣＫ
Ｅバッファ６１２はまたは、後に詳細にその構成を説明
するが、特殊モードが設定されたとき、外部制御信号ｅ
ｘｔ．／ＣＫＥをクロック信号ＣＬＫ１（すなわち外部
クロック信号ｅｘｔ．ＣＬＫ）と非同期で取込み制御信
号ＣＬＫＢＥを発生しかつクロック信号ＣＬＫ１および
ＣＬＫ２の発生を禁止する。
【０３５８】すなわち、クロックバッファ６１０は、Ｃ
ＫＥバッファ６１２からの制御信号ＣＬＫＢＥおよび／
ＣＫＥを並列に受け、その活性化／不活性化が制御され
る。制御信号ＣＬＫＢＥおよび／ＣＫＥの一方が活性状
態にあれば、クロックバッファ６１０は内部クロック信
号を発生する。特殊モードが指定されたときのみクロッ
クバッファ６１０の内部クロック信号の発生が停止され
る。ここで、クロックバッファ６１０から第１の内部ク
ロック信号ＣＬＫ１および第２のクロック信号ＣＬＫ２
と２つのクロック信号が発生されているのはセルフリフ
レッシュ時、およびスタンバイ動作時において不必要な
バッファ回路の動作を禁止するためである。すなわち第
１の内部クロック信号ＣＬＫ１は、外部制御信号ｅｘ
ｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥ
などの制御信号を取込むために用いられる。第２の内部
クロック信号ＣＬＫ２はデータの入出力を制御するため
に利用される。この第２のクロック信号ＣＬＫ２をデー
タの入出力制御系のみに与えることにより、前述のサス
ペンデッドインプット動作およびサスペンデッドアウト
プット動作を実現することができる。
【０３５９】ＳＤＲＡＭはさらに、ＣＳバッファ６１４
からの内部制御信号／ＣＳに応答して活性化され、外部
制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘ
ｔ．／ＷＥおよびｅｘｔ．ＤＱＭを取込み内部制御信号
を発生する第１の制御信号発生回路６１６と、第１の制
御信号発生回路６１６からの制御信号に応答して、選択
されたアレイを駆動する制御信号を発生する第２の制御
信号発生回路６１８と、第１の制御信号発生回路６１６
からのリフレッシュ指示に応答してリフレッシュ動作を
行なうリフレッシュ回路６２０を含む。
【０３６０】第１の制御信号発生回路６１６は、第１の
内部クロック信号ＣＬＫ１に応答して外部制御信号ｅｘ
ｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、およびｅｘｔ．／Ｗ
Ｅを取込みそのときの信号の状態の組合せにより指定さ
れた動作モードを判別する。この判別結果に従って、第
１の制御信号発生回路６１６は、書込制御信号φＷ、読
出制御信号φＯ、行選択制御信号φＲおよび列選択制御
信号φＣ、行アドレスバッファ活性化信号ＲＡＤＥおよ
び列アドレスバッファ活性化信号ＣＡＤＥを発生する。
第１の制御信号発生回路６１６はまた外部制御信号ｅｘ
ｔ．ＤＱＭを第１の内部クロック信号ＣＬＫ１の立上が
りエッジで取込み、入出力バッファをイネーブル状態と
する。
【０３６１】第２の制御信号発生回路６１８は、第１の
内部クロック信号ＣＬＫ１およびバンクアドレス信号Ｂ
Ａを受け、第１の制御信号発生回路６１６からの制御信
号に従って、センスアンプ活性化信号φＳＡ、プリアン
プ活性化信号φＰＡ、書込用レジスタ活性化信号φＷ
Ｂ、入力バッファ活性化信号φＤＢ、および出力バッフ
ァイネーブル信号φＯＥを発生する。第２の制御信号発
生回路６１８から発生される制御信号φＷＢ、φＤＢお
よびφＯＥは、第１の内部クロック信号ＣＬＫ１により
決定される。すなわち、内部クロック信号ＣＬＫ１の所
定のカウント数に従ってこれらの制御信号φＷＢ、φＤ
ＢおよびφＯＥが発生される。
【０３６２】リフレッシュ回路６２０は、第１の制御信
号発生回路６１６からのリフレッシュ指示に従ってリフ
レッシュアドレスＳＲＡを発生するとともに、アドレス
バッファから与えられる内部行アドレスＸａに代えてこ
のリフレッシュアドレスＳＲＡをバンク６００ａおよび
６００ｂへ与える（バンク６００ａおよび６００ｂが同
時にリフレッシュされる場合）。リフレッシュ回路６２
０は、このリフレッシュアドレスを発生するためのアド
レスカウンタ、およびリフレッシュアドレスと通常の内
部行アドレスとを切換るためのマルチプレクサを含む。
リフレッシュ間隔を規定するタイマは第１の制御信号発
生回路６１６に含まれる。リフレッシュ回路６２０から
のリフレッシュアドレスＳＲＡは、後に説明するアドレ
スバッファ６２４へ与えられ、アドレスバッファ６２４
の前段にこのリフレッシュアドレスＳＲＡと通常の外部
アドレスｅｘｔ．Ａとを切換るマルチプレクサが設けら
れてもよい。この場合、第１の制御信号発生回路６１６
が、リフレッシュ指示が与えられた場合には、行アドレ
スバッファ活性化信号ＲＡＤＥおよび行選択制御信号φ
Ｒを発生する。
【０３６３】ＳＤＲＡＭはさらに、第１の制御信号発生
回路６１６からの行アドレスバッファ活性化信号ＲＡＤ
Ｅおよび列アドレスバッファ活性化信号ＣＡＤＥに応答
して活性化され、外部アドレス信号ｅｘｔ．Ａをそれぞ
れ行アドレス信号および列アドレス信号として取込み内
部行アドレス信号Ｘａおよび内部列アドレス信号Ｙａお
よびバンクアドレス信号ＢＡを発生するアドレスバッフ
ァ６２４と、第２の内部クロック信号ＣＬＫ２に応答し
て動作し、アドレスバッファ６２４からの所定のビット
の内部列アドレス信号Ｙｍを受けて図１に示すリード用
レジスタおよびライト用レジスタを制御する信号すなわ
ち、ラップアドレスＷＹ、リードレジスタ駆動信号φＲ
ｒおよびライト用レジスタ駆動信号φＲＷを発生するレ
ジスタ制御回路６２２を含む。このレジスタ制御回路６
２２を第２の内部クロック信号ＣＬＫに同期して動作さ
せることにより、第２の内部クロック信号ＣＬＫ２の発
生を停止させた場合に、先に説明したサスペンディッド
インプットおよびサスペンディッドアウトプットの動作
を実現することができる。制御信号φＲｒまたはφＲｗ
が第２の内部クロック信号ＣＬＫ２が与えられない場合
発生されないため、レジスタにおけるシフト動作が行な
われないためである。
【０３６４】この図５６に示すように、第１の制御信号
発生回路６１６への入力としてクロックバッファの活性
化／非活性化を制御する制御信号ｅｘｔ．／ＣＫＥを設
け、この制御信号によりクロックバッファのバッファ動
作を制御する。クロックバッファ６１０からは外部クロ
ック信号ｅｘｔ．ＣＬＫに同期した内部クロック信号Ｃ
ＬＫ１およびＣＬＫ２が生成される。外部制御信号ｅｘ
ｔ．／ＲＡＳ等を取込む第１の制御信号発生回路６１６
は、第１の内部クロック信号ＣＬＫ１に同期して（すな
わち外部クロック信号ｅｘｔ．ＣＬＫに同期して）外部
制御信号を取込む。ＣＳバッファ６１４はこの第１の内
部クロック信号ＣＬＫ１に立上がりエッジで外部制御信
号ｅｘｔ．／ＣＳを取込む。
【０３６５】第１の制御信号発生回路６１６はこの内部
制御信号／ＣＳが活性状態のときのみ外部制御信号を取
込む。内部クロック信号ＣＬＫ１が発生されない場合、
第１の制御信号発生回路６１６およびＣＳバッファ６１
４における外部制御信号の取込みは行なわれない。これ
により、外部制御信号を取込むバッファ回路を常時動作
させる必要がなくなり、消費電力を低減することができ
る。また、クロック信号ＣＬＫ１が発生されている場合
においても、内部制御信号／ＣＳが不活性状態にあれ
ば、内部制御信号ｅｘｔ．／ＲＡＳなどの取込みは行な
われないため、同様消費電力を低減することができる。
【０３６６】またアドレスバッファ６２４は、内部制御
信号ＲＡＤＥおよびＣＡＤＥが発生されたときのみ外部
アドレス信号ｅｘｔ．Ａの取込みを行なう。したがって
アドレスバッファ６２４もアドレス指定が行なわれたと
きのみアドレスの取込みおよびラッチを行なうため、外
部クロック信号ｅｘｔ．ＣＬＫの各サイクルで動作する
ことがなくなり、消費電力が低減される。
【０３６７】またクロックバッファ６１０においては、
ＣＫＥバッファ６１２からの制御信号ＣＬＫＢＥおよび
／ＣＫＥに従って必要なときのみ活性状態とされる。こ
れにより、クロックバッファ６１０はＳＤＲＡＭがアク
セスされないスタンバイ状態時などにおいて外部クロッ
ク信号ｅｘｔ．ＣＬＫの取込みを禁止できる。これによ
り必要時においてのみ内部クロック信号ＣＬＫ１および
ＣＬＫ２が発生されるため、外部クロック信号ｅｘｔ．
ＣＬＫを常時取込む動作を行なう必要がなくなり、同様
消費電力が低減される。次に各回路の具体的構成につい
て説明する。
【０３６８】図５７は、図５６に示すＣＫＥバッファお
よびクロックバッファの具体構成を示すブロック図であ
る。図５７において、ＣＫＥバッファ６１２は、外部制
御信号ｅｘｔ．／ＣＫＥを外部クロック信号ｅｘｔ．Ｃ
ＬＫと非同期で取込み第１のクロックバッファ活性化信
号ＣＬＫＢＥを発生する非同期／ＣＫＥバッファ７０２
と、外部クロック信号ｅｘｔ．ＣＬＫ（すなわち第１の
内部クロック信号ＣＬＫ１）に同期して外部制御信号ｅ
ｘｔ．／ＣＫＥを取込み第２のクロックバッファ活性化
信号ＣＫＥを発生する同期／ＣＫＥバッファ７０４と、
外部制御信号ｅｘｔ．／ＣＫＥが所定回数トグルされた
ときに特殊モードが指定されたことを検出し、特殊モー
ド指令信号ＬＰＥを生成するＬＰＥ発生回路７０６を含
む。
【０３６９】非同期／ＣＫＥバッファ７０２は、ＬＰＥ
発生回路７０６からの信号ＬＰＥが不活性状態のとき信
号ＣＬＫＢＥを外部制御信号ｅｘｔ．／ＣＫＥの状態に
関わらず活性状態とする。信号ＬＰＥが活性状態となり
特殊動作モードを示すとき、非同期／ＣＫＥバッファ７
０２は外部制御信号ｅｘｔ．／ＣＫＥに従って第１のク
ロックバッファ活性化信号ＣＬＫＢＥを発生する。
【０３７０】同期／ＣＫＥバッファ７０４は第１の内部
クロック信号ＣＬＫ１に同期して外部制御信号ｅｘｔ．
／ＣＫＥを取込み第２のクロックバッファ活性化信号／
ＣＫＥを発生する。第１の内部クロック信号ＣＬＫ１は
外部クロック信号ｅｘｔ．ＣＬＫと同期している。した
がって同期／ＣＫＥバッファ７０４は外部クロック信号
ｅｘｔ．ＣＬＫに同期して内部制御信号ｅｘｔ．／ＣＫ
Ｅを取込み内部制御信号（第２のクロックバッファ活性
化信号／ＣＫＥ）を発生する。信号ＬＰＥが活性状態と
なり、特殊動作モードが指定された場合同期／ＣＫＥバ
ッファ７０４は動作が禁止され、第２のクロックバッフ
ァ活性化信号／ＣＫＥを不活性状態とする。
【０３７１】ＬＰＥ発生回路７０６は、特殊動作モード
を検出する。この特殊動作モードの指定は、たとえば外
部制御信号ｅｘｔ．／ＣＫＥが８回連続してトグルされ
たことにより行なわれる。この外部制御信号ｅｘｔ．／
ＣＫＥの８回のトグルによる特殊動作モードの指定は単
なる一例であり、この外部制御信号ｅｘｔ．／ＣＫＥと
他の外部制御信号の状態の組合せにより特殊動作モード
が指定される構成が用いられてもよい。
【０３７２】クロックバッファ６１０は、第１のクロッ
クバッファ活性化信号ＣＬＫＢＥに応答して活性化さ
れ、外部クロック信号ｅｘｔ．ＣＬＫを取込み第１の内
部クロック信号ＣＬＫ１を発生する第１のＣＬＫバッフ
ァ７０８と、第２のクロックバッファ活性化信号／ＣＫ
Ｅに応答して活性化され、第１の内部クロック信号ＣＬ
Ｋ１を取込み第２の内部クロック信号ＣＬＫ２を発生す
る第２のＣＬＫバッファ７１０を含む。第１のＣＬＫバ
ッファ７０８は、信号ＣＬＫＢＥが活性状態のときのみ
外部クロック信号ｅｘｔ．ＣＬＫを取込み第１の内部ク
ロック信号ＣＬＫ１を発生する。第２のクロックバッフ
ァ７１０は、信号／ＣＫＥが活性状態のときのみ第１の
内部クロック信号ＣＬＫ１を取込み第２の内部クロック
信号ＣＬＫ２を発生する。次にこの図５７に示す回路の
具体的構成について説明する。
【０３７３】図５８は、図５７に示す非同期／ＣＫＥバ
ッファの具体的構成を示す図である。非同期／ＣＫＥバ
ッファ７０２は、特殊動作モード指示信号ＬＰＥと外部
制御信号ｅｘｔ．／ＣＫＥを受けるＮＡＮＤ回路７５０
を含む。信号ＬＰＥが“Ｌ”のとき、信号ＣＬＫＢＥは
外部制御信号ｅｘｔ．／ＣＫＥの状態に関わらず“Ｈ”
である。信号ＬＰＥが“Ｈ”にあり特殊動作モードを指
定しているとき、ＮＡＮＤ回路７５０はインバータ回路
として機能する。したがって、第１のクロックバッファ
７０８は、特殊動作モードが指定されたときには外部制
御信号ｅｘｔ．／ＣＫＥに従って内部クロック信号ＣＬ
Ｋ１の発生が制御される。通常、信号ＬＰＥが“Ｈ”に
設定され特殊動作モードが示されたときには、クロック
バッファの動作が禁止される状態であり、外部制御信号
ｅｘｔ．／ＣＫＥは“Ｈ”の状態に設定される。
【０３７４】図５９は図５７に示す同期／ＣＫＥバッフ
ァの具体的構成を示す図である。図５９において、同期
／ＣＫＥバッファ７０４は、特殊動作モード指示信号Ｌ
ＰＥと第１の内部クロック信号ＣＬＫ１を受けるＯＲ回
路７５２と、ＯＲ回路７５２の信号の立上がりエッジで
外部制御信号ｅｘｔ．／ＣＫＥを取込むラッチ回路７５
４と、ラッチ回路７５４の出力をラッチするフリップフ
ロップを構成するＮＡＮＤ回路７５６および７５８を含
む。このラッチ回路７５４には、たとえば図３５に示す
ダイナミック型ラッチ回路が用いられる。ダイナミック
型ラッチ回路の場合、クロック入力φＬＥに与えられる
信号の立下がりエッジで出力が“Ｈ”にプリチャージさ
れる。この状態における出力信号の変化を防止するため
にＮＡＮＤ回路７５６および７５８が設けられる。
【０３７５】信号ＬＰＥが“Ｌ”のとき、ＯＲ回路７５
２の出力は第１の内部クロック信号ＣＬＫ１に従って変
化する。ラッチ回路７５４は、このＯＲ回路７５２から
の第１のクロック信号ＣＬＫ１の立上がりエッジで外部
制御信号ｅｘｔ．／ＣＫＥを取込む。内部信号／ＣＫＥ
がこの取込まれた外部制御信号ｅｘｔ．／ＣＫＥの状態
に応じて変化する。ＮＡＮＤ回路７５６および７５８に
より、ラッチ回路７５４のプリチャージ期間中も信号／
ＣＫＥはラッチした状態に保持される。
【０３７６】信号ＬＰＥが“Ｈ”になると、ＯＲ回路７
５２の出力は“Ｈ”となる。ラッチ回路７５４はしたが
ってこのＯＲ回路７５２の出力の立上がり時に与えられ
ていた信号のラッチ状態となる。信号ＬＰＥが“Ｈ”と
されるとき、外部制御信号ｅｘｔ．／ＣＫＥは“Ｈ”に
設定される。これにより内部制御信号／ＣＫＥも“Ｈ”
となる。これにより、第２のクロックバッファ７１０の
動作が禁止される。
【０３７７】図６０は、図５７に示すＬＰＥ発生回路の
構成を示す図である。図６０において、ＬＰＥ発生回路
７０６は、外部制御信号ｅｘｔ．／ＣＫＥを所定数（た
とえば８個）カウントし、その所定のカウント値に到達
したときに特殊モード指示信号ＬＰＥを発生するカウン
タ７６０を含む。カウンタ７６０はそのリセット入力に
リセット信号が与えられるまで、所定のカウント値に到
達したときに発生される信号ＬＰＥを持続的に出力し続
ける。
【０３７８】ＬＰＥ発生回路７０６はさらに、特殊動作
モード指示信号ＬＰＥと第１のクロックバッファ活性化
信号ＣＬＫＢＥを受けるＡＮＤ回路７６２と、外部クロ
ック信号ｅｘｔ．ＣＬＫをその真入力に受け、内部制御
信号／ＣＫＥをその偽入力に受けるゲート回路７６６
と、ＡＮＤ回路７６２とゲート回路７６６の出力を受け
るＯＲ回路７６４を含む。ＯＲ回路７６４からカウンタ
７６０に対しリセット信号が与えられる。カウンタ７６
０はこのＯＲ回路７６４の出力が“Ｈ”に立上がるとそ
のカウント値が初期値にリセットされかつ信号ＬＰＥが
“Ｌ”に設定される。ＡＮＤ回路７６２は、特殊動作モ
ードから通常のクロックバッファを動作させるモードへ
復帰するために利用される。信号ＬＰＥが“Ｈ”になる
特殊モード時において、“Ｌ”であった信号ＣＬＫＢＥ
を“Ｈ”に立上げる。これによりカウンタ７６０がリセ
ットされ、信号ＬＰＥが“Ｌ”に立下がり特殊動作モー
ドが完了する。
【０３７９】ゲート回路７６６は、この特殊動作モード
へ入るために利用される。特殊動作モードに入る場合に
は、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジ
で外部制御信号ｅｘｔ．／ＣＫＥが“Ｈ”である。した
がってこの特殊動作モード設定時においては信号／ＣＫ
Ｅは持続的に“Ｈ”となる。これにより、ゲート回路７
６６の出力は“Ｌ”となり、特殊動作モード設定時にお
けるカウンタ７６０のリセットが禁止される。通常動作
モード時においては、信号／ＣＫＥは“Ｌ”である。ゲ
ート回路７６６の出力が外部クロック信号ｅｘｔ．ＣＬ
Ｋに従って変化する。カウンタ７６０はしたがってこの
外部クロック信号ｅｘｔ．ＣＬＫに従ってリセットされ
る。
【０３８０】図６１は図５７に示す第１のクロックバッ
ファの具体的構成を示す図である。図６１において、第
１のクロックバッファ７０８は、第１のクロックバッフ
ァ活性化信号ＣＬＫＢＥと外部クロック信号ｅｘｔ．Ｃ
ＬＫを受けるＡＮＤ回路７７０を備える。第１の内部ク
ロック信号ＣＬＫ１は、第１のクロックバッファ活性化
信号ＣＬＫＢＥが“Ｈ”のときに外部クロック信号ｅｘ
ｔ．ＣＬＫに従って発生される。第１のクロックバッフ
ァ活性化信号ＣＬＫＢＥが“Ｌ”のとき、第１の内部ク
ロック信号ＣＬＫ１の発生は禁止される。
【０３８１】図６２は図５７に示す第２のクロックバッ
ファ７１０の具体的構成を示す図である。図６２におい
て、第２のクロックバッファ７１０は、制御信号／ＣＫ
Ｅを第１の内部クロック信号ＣＬＫ１の１クロック期間
遅延させるためのレジスタ７７２と、内部クロック信号
ＣＬＫ１をその真入力に受け、レジスタ７７２の出力を
その偽入力に受けるゲート回路７７４を含む。レジスタ
７７２は、１段のシフトレジスタで構成され、内部クロ
ック信号ＣＬＫ１の立上がりエッジで与えられた信号を
取込み次のサイクルのクロックの立上がりエッジに従っ
てこの取込んだ信号を出力する。このレジスタ７７２を
設けることにより、先に説明したサスペンデッドインプ
ットおよびサスペンデッドアウトプット動作が実現され
る。第２の内部クロック信号ＣＬＫ２が書込レジスタお
よび読出レジスタの動作を制御するレジスタ制御回路へ
与えられないため、レジスタのシフト動作が停止される
ためである。
【０３８２】図６３は外部制御信号を取込み内部制御信
号を発生する制御信号用バッファ回路の構成を示す図で
ある。図６３において、ＲＡＳバッファ８０２は、ＣＳ
バッファ６１４からの内部制御信号／ＣＳに応答して活
性化され、第１の内部クロック信号ＣＬＫ１の立上がり
エッジで外部制御信号ｅｘｔ．／ＲＡＳを取込み内部制
御信号／ＲＡＳを発生する。
【０３８３】ＣＡＳバッファ８０４は、信号／ＣＳに応
答して活性化され、第１の内部クロック信号ＣＬＫ１の
立上がりエッジで外部制御信号ｅｘｔ．／ＣＡＳを取込
み内部制御信号／ＣＡＳを発生する。ＷＥバッファ８０
６は、信号／ＣＳに応答して活性化され、外部制御信号
ｅｘｔ．／ＷＥを内部クロック信号ＣＬＫ１の立上がり
エッジで取込み内部制御信号／ＷＥを生成する。このＲ
ＡＳバッファ８０２、ＣＡＳバッファ８０４およびＷＥ
バッファ８０６は、図５６に示す第１の制御信号発生回
路６１６に含まれる。この内部制御信号／ＲＡＳ、／Ｃ
Ｓおよび／ＷＥの状態の組合せにより動作モードの指定
が実行される。
【０３８４】図６４は、図５７ないし図６２に示すクロ
ック制御系の動作を示す信号波形図である。以下、図５
７ないし図６４を参照して内部クロック発生動作につい
て説明する。
【０３８５】通常動作時、外部制御信号ｅｘｔ．／ＣＫ
Ｅおよび信号がＬＰＥ“Ｌ”のとき、非同期／ＣＫＥバ
ッファ７０２から生成される第１のクロックバッファ活
性化信号ＣＬＫＢＥは“Ｈ”であり、第１のクロックバ
ッファ７０８は外部クロック信号ｅｘｔ．ＣＬＫを取込
み第１の内部クロック信号ＣＬＫ１を生成する。同期／
ＣＫＥバッファ７０４からは、この第１の内部クロック
信号ＣＬＫ１に同期して、すなわち外部クロック信号ｅ
ｘｔ．ＣＬＫに同期して外部制御信号ｅｘｔ．ＣＫＥの
取込みが行なわれ、内部制御信号／ＣＫＥが生成され
る。制御信号／ＣＫＥは“Ｌ”であり、第２のクロック
バッファ７１０は、第１の内部クロック信号ＣＬＫ１に
従って第２の内部クロック信号ＣＬＫ２を生成する。し
たがって、この状態においては外部クロック信号ｅｘ
ｔ．ＣＬＫに同期した内部クロック信号ＣＬＫ１および
ＣＬＫ２が生成される。この第１の内部クロック信号Ｃ
ＬＫ１に従って外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘ
ｔ．／ＣＡＳおよびｅｘ．／ＷＥの取込みがバッファ８
０２、８０４および８０６において行なわれ、内部制御
信号／ＲＡＳ、／ＣＳおよび／ＷＥが生成される（信号
／ＣＳが“Ｌ”の活性状態のとき）。
【０３８６】外部制御信号ｅｘｔ．／ＣＫＥを“Ｈ”に
設定する。これに応答して、同期／ＣＫＥバッファ７０
４は第１の内部クロック信号ＣＬＫ１の立上がりエッジ
で外部制御信号ｅｘｔ．／ＣＫＥを取込み、“Ｈ”の信
号／ＣＫＥを生成する。この信号／ＣＫＥが“Ｈ”に立
上がると、内部クロック信号ＣＬＫ１の次のクロックサ
イクルにおいて図６２に示すゲート回路７７４が不活性
化され、内部クロック信号ＣＬＫ２の発生が停止され
る。
【０３８７】この外部制御信号ｅｘｔ．／ＣＫＥを連続
して所定回数（図６４においては８回）トグルする。こ
のトグル期間においては、同期／ＣＫＥバッファ７０４
はクロック信号ＣＬＫ１の立上がりエッジで与えられた
信号を取込むため、信号／ＣＫＥは持続的に“Ｈ”とな
る。これにより図６０に示すゲート回路７６６が不活性
化され、カウンタ７６０のリセットが禁止される。この
外部制御信号ｅｘｔ．／ＣＫＥの８回目の“立上がりエ
ッジで信号ＬＰＥが“Ｈ”に立上がる。これにより、同
期／ＣＫＥバッファ７０４はそのクロック入力へ持続的
に“Ｈ”の信号が与えられ、ラッチ状態となる。外部制
御信号ｅｘｔ．／ＣＫＥはこの内部制御信号ＬＰＥより
も先に“Ｈ”に立上がる。したがって、同期／ＣＫＥバ
ッファ７０４からは持続的に引き続き“Ｈ”の信号／Ｃ
ＫＥが発生される。
【０３８８】一方、非同期／ＣＫＥバッファ７０２は、
この信号ＬＰＥが“Ｈ”となりかつ外部制御信号ｅｘ
ｔ．／ＣＫＥが“Ｈ”となるため、信号ＣＬＫＢＥを
“Ｈ”から“Ｌ”に立下げる。これにより、第１のクロ
ックバッファ７０８の動作が禁止され、内部クロック信
号ＣＬＫ１の発生が停止される。第２のクロックバッフ
ァ７１０においては、信号／ＣＫＥが“Ｈ”となると、
第２の内部クロック信号ＣＬＫ２の発生が禁止される。
したがって、特殊モード設定期間から引き続き第２の内
部クロック信号ＣＬＫ２の発生が停止される。なおここ
で、特殊動作モード設定期間中に第２の内部クロック信
号ＣＬＫ２を発生させることも可能である。この構成
は、信号ＬＰＥがレジスタ７７２へ、制御信号／ＣＫＥ
が信号ＬＰＥが“Ｌ”のときには伝達され、信号ＬＰＥ
が“Ｈ”となると、伝達が禁止されかつゲート回路７７
４の出力が“Ｌ”に強制的に固定される構成により実現
される。
【０３８９】特殊動作モードが指定された期間、すなわ
ち信号ＬＰＥが“Ｈ”の期間中は、信号ＣＬＫＢＥが
“Ｌ”となり、第１のクロックバッファ７０８は動作禁
止状態とされ、第１の内部クロック信号ＣＬＫ１は発生
されない。これに応じて第２の内部クロック信号ＣＬＫ
２も発生されない。クロック信号ＣＬＫ１が発生されな
いため、図６３に示すＣＳバッファ６１４、ＲＳバッフ
ァ８０２、ＣＡＳバッファ８０４、およびＷＥバッファ
８０６の動作が禁止される。これにより、この期間中バ
ッファ回路の消費電流および電力が削減される。特殊動
作モードからクロック信号を内部で発生する通常動作モ
ードへ復帰するためには、外部制御信号ｅｘｔ．／ＣＫ
Ｅを“Ｈ”から“Ｌ”に立下げる。これに応答して、非
同期／ＣＫＥバッファ７０２から発生されるクロックバ
ッファ活性化信号ＣＬＫＢＥが“Ｈ”となる。今、信号
ＬＰＥは“Ｈ”であるため、図６０に示すＡＮＤ回路７
６２の出力が“Ｈ”へ立上がり、カウンタ７６０がリセ
ットされ、信号ＬＰＥが“Ｌ”へ立下がる。信号ＬＰＥ
が“Ｌ”に立下がることにより、図５９に示すＯＲ回路
７５２の出力は第１の内部クロック信号ＣＬＫ１に従っ
て変化する。第１のクロックバッファ７０８は信号ＣＬ
ＫＢＥの活性化に応答して、外部クロック信号ｅｘｔ．
ＣＬＫを取込み内部クロック信号ＣＬＫ１を発生してい
る。したがって、信号ＬＰＥが“Ｌ”となることによ
り、同期／ＣＫＥバッファ７０４が外部制御信号ｅｘ
ｔ．／ＣＫＥをクロック信号ＣＬＫ１の立上がりエッジ
で取込み内部制御信号／ＣＫＥを“Ｌ”に立下げる。以
降、同期／ＣＫＥバッファ７０４はクロック信号ＣＬＫ
１の立上がりエッジで外部制御信号ｅｘｔ．／ＣＫＥを
取込み内部制御信号／ＣＫＥを発生する。
【０３９０】上述の動作により、特殊動作モード時にお
いて外部クロック信号に同期して外部制御信号を取込む
回路の動作を停止させることができ、消費電力を低減す
ることができる。この特殊動作モードはスタンバイ状態
またはセルフリフレッシュ状態時に設定すれば有効であ
る。標準的な低消費電力ＤＲＡＭにおいては、動作時電
流は１００ｍＡ程度であり、一方、スタンバイ電流は５
０μＡ以下かつセルフリフレッシュ時の電流は数１００
μＡである。第１のクロックバッファ７０８における消
費電流は３ｍＡ程度である。この第１のクロックバッフ
ァ７０８だけでスタンバイ電流が標準的な低消費電力Ｄ
ＲＡＭの１００倍程度の大きさになる。したがって、こ
の特殊動作モードを利用すれば、通常の標準的な低消費
電力ＤＲＡＭと同程度の消費電流特性を備えるＳＤＲＡ
Ｍを実現することができる。
【０３９１】［クロックバッファの変更例］図６５はク
ロックバッファ６１０の変更例を示す図である。図６５
において、クロックバッファ６１０は、第２のクロック
バッファ７１０が、第１の内部信号ＣＬＫ１に代えて外
部からのクロック信号ｅｘｔ．ＣＬＫを受ける点が図５
７に示す構成と異なっている。他の構成は図５７に示す
ものと同様であり、対応する部分には同一の参照番号を
付している。第２のクロックバッファ７１０からの第２
の内部クロック信号ＣＬＫ２が図６３に示す第１のクロ
ック信号ＣＬＫ１の代わりに用いられる。すなわち、こ
の図６５に示すクロックバッファ６１０の変更例におい
ては、第２のクロックバッファ７１０から発生される第
２の内部クロック信号ＣＬＫ２によりロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＳ、外部アドレス信号、およびデータ入出力時におけ
るデータの取込み（サンプリング）動作を制御する。
【０３９２】第１のクロックバッファ７０８から発生さ
れる第１の内部クロック信号ＣＬＫ１は、同期／ＣＫＥ
バッファ７０４の外部制御信号ｅｘｔ．／ＣＫＥの取込
みタイミングを制御する。第１のクロックバッファ７０
８からの第１の内部クロック信号ＣＬＫ１により同期／
ＣＫＥバッファ７０４のみを駆動することにより、第１
のクロックバッファ７０８の出力負荷が最小とされ、こ
の第１のクロックバッファ７０８が外部クロック信号ｅ
ｘｔ．ＣＬＫに応答して常時動作してもこの回路部分に
おける消費電力を大幅に低減することができる。他の回
路構成の動作は先に図５７に示すクロックバッファを参
照して説明したものと同様であり、ＬＰＥ発生回路７０
６が特殊動作モードを検出したときには、同期／ＣＫＥ
バッファ７０４が不活性状態とされ、第２のクロックバ
ッファ７１０の動作が停止し、第２の内部クロック信号
ＣＬＫ２の発生が停止される。したがって、この図６５
に示すクロックバッファの動作は図６４に示す動作波形
図と同様となる。
【０３９３】この図６５に示すようなクロックバッファ
の構成を用いることにより、ＳＤＲＡＭにおける消費電
力を大幅に低減することができる。
【０３９４】［アドレスホールドタイムの改善］上述の
構成により、低消費電力化に適した入力回路構成が得ら
れる。先の説明では外部制御信号を取込む回路部分につ
いて説明している。一番数多く必要とされるのはアドレ
ス信号を取込むアドレスバッファである。次にアドレス
バッファの構成について説明する。
【０３９５】図６６は、アドレスバッファを制御する制
御信号ＲＡＤＥおよびＣＡＤＥを発生する回路部分を示
す図である。アドレスバッファ制御回路８１０は、図５
６に示す第１の制御信号発生回路６１６に含まれる。こ
のアドレスバッファ制御回路８１０は第２の内部クロッ
ク信号ＣＬＫ２により駆動されてもよい。アドレスバッ
ファ制御回路８１０は、内部制御信号／ＲＡＳ、／ＣＡ
Ｓおよび／ＷＥの状態の組合せに従って行アドレスバッ
ファ活性化信号ＲＡＤＥおよび列アドレスバッファ活性
化信号ＣＡＤＥを発生する。
【０３９６】図６７は、図５６に示すアドレスバッファ
の構成を示す図である。図６７において、アドレスバッ
ファ６２４は、外部アドレス信号ｅｘｔ．Ａを所定時間
遅延させる遅延回路８１２と、遅延回路８１２からの外
部アドレス信号ｅｘｔ．Ａを活性化信号ＲＡＤＥに応答
して取込みかつラッチして内部行アドレスｉｎｔ．ＸＡ
を発生するＸアドレスバッファ８１４と、列アドレスバ
ッファ活性化信号ＣＡＤＥに応答して活性化され、遅延
回路８１２からの外部アドレス信号ｅｘｔ．Ａ−ｄを取
込みかつラッチして内部列アドレス信号ｉｎｔ．ＹＡを
発生するＹアドレスバッファ８１６を含む。遅延回路８
１２は、たとえば縦続接続されたインバータ回路または
ポリシリコン抵抗とキャパシタとからなるＲＣ遅延回路
で構成することができる。遅延回路８１２が設けられて
いる理由について次に説明する。
【０３９７】Ｘアドレスバッファ８１４の活性化タイミ
ングは信号ＲＡＤＥにより決定され、Ｙアドレスバッフ
ァ８１６の活性化タイミングは信号ＣＡＤＥにより決定
される。この信号ＲＡＤＥおよび信号ＣＡＤＥはアドレ
スバッファ制御回路８１０から発生される。アドレスバ
ッファ制御回路８１０は、制御信号／ＲＡＳ、／ＣＡＳ
および／ＷＥの状態を判定し、これらの信号状態がアド
レスラッチを指定しているときに信号ＲＡＤＥおよび信
号ＣＡＤＥを発生する。したがって、Ｘアドレスバッフ
ァ８１４およびＹアドレスバッファ８１６の活性化タイ
ミングはアドレスバッファ制御回路８１０からの出力信
号の確定後である。この期間まで外部アドレス信号ｅｘ
ｔ．Ａを保持する必要がある。この状態について図６８
を参照して説明する。
【０３９８】図６８には、遅延回路が設けられていない
ときの行アドレス信号および列アドレス信号を取込むタ
イミングが併せて示される。１つのクロックサイクルに
おいては行アドレス信号および列アドレス信号の一方の
みが取込まれる。以下、図６６ないし図６８を参照して
アドレスのホールド動作について説明する。
【０３９９】時刻ｔ０において外部クロック信号ｅｘ
ｔ．ＣＬＫが“Ｈ”に立上がる。ＣＳバッファが動作
し、時刻ｔ０で外部制御信号ｅｘｔ．／ＣＳを取込む。
外部制御信号ｅｘｔ．／ＣＳは時刻ｔ１で“Ｈ”に立上
がる。ＣＳバッファから発生される内部制御信号／ＣＳ
は時刻ｔ１で“Ｌ”に立下がる。この信号／ＣＳの立下
がりに応答してＲＡＳバッファ８０２、バッファ８０４
およびＷＥバッファ８０６が活性化され、内部制御信号
／ＲＡＳ、または／ＣＡＳが“Ｌ”に立下がりかつ信号
／ＷＥが“Ｌ”に立下がる。時刻ｔ２において、信号／
ＲＡＳ、／ＣＡＳおよび／ＷＥは内部でラッチされる。
外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＳおよび
ｅｘｔ．／ＷＥは変化してもよい。すなわち、これらの
制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅ
ｘｔ．／ＷＥに要求されるホールドタイムはｔ２−ｔ０
である。
【０４００】次に、アドレスバッファ制御回路８１０が
この内部制御信号ｅｘｔ．／ＲＡＳ、／ＣＡＳおよび／
ＷＥの状態を判別する。アドレス指定が行なわれたと
き、アドレスバッファ活性化信号ＲＡＤＥ（またはＣＡ
ＤＥ）が時刻ｔ３において“Ｈ”に立上がる。アドレス
バッファ活性化信号ＲＡＤＥ（またはＣＡＤＥ）に応答
して外部アドレス信号ｅｘｔ．Ａの取込みが行なわれ
る。取込まれたアドレス信号は内部でラッチされるた
め、外部アドレス信号ｅｘｔ．Ａは変化してもよい。し
たがって、アドレス信号に要求されるホールドタイムは
ｔ３−ｔ０となる。
【０４０１】アドレス信号に要求されるアドレスホール
ドタイムは、制御信号に要求されるホールドタイムより
このアドレスバッファ制御回路８１０における判別時間
ｔ３−ｔ２だけ長くなる。ＳＤＲＡＭの特徴の１つは外
部信号をすべてパルス信号の形にすることである。この
とき、各信号に要求される特性の１つであるホールドタ
イムが異なれば、タイミング設計が煩雑となり、ＳＤＲ
ＡＭの使いやすさが損なわれる。そこで、図６７に示す
ように遅延回路８１２が設けられる。
【０４０２】図６９は、アドレスバッファに遅延回路を
設けた際の行アドレス指定時の動作を示す信号波形図で
ある。以下、この行アドレス取込み動作について図６９
を参照して説明する。
【０４０３】時刻ｔ０において外部クロック信号ｅｘ
ｔ．ＣＬＫが“Ｈ”に立上がり、ＣＳバッファが外部制
御信号ｅｘｔ．／ＣＳを取込む。ＣＳバッファから発生
される内部制御信号／ＣＳが時刻ｔ１において立下が
る。この内部制御信号／ＣＳの時刻ｔ１における降下に
応答してＲＡＳバッファ、ＣＡＳバッファおよびＷＥバ
ッファが活性化され、外部制御信号ｅｘｔ．／ＲＡＳ、
ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥを取込む。行ア
ドレス取込み指定時においては、信号ｅｘｔ．／ＲＡＳ
が“Ｌ”、信号ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥ
が“Ｈ”である。内部制御信号／ＲＡＳが時刻ｔ２にお
いて“Ｌ”に立下がる。この場合、制御信号に要求され
るホールドタイムは、先に図６８において示したものと
同様ｔ２−ｔ０である。
【０４０４】次に、この内部制御信号／ＲＡＳ、／ＣＡ
Ｓおよび／ＷＥの状態が判定され、行アドレスストロー
ブが指定されたとして信号ＲＡＤＥが時刻ｔ３において
立上がる。
【０４０５】外部アドレス信号ｅｘｔ．Ａは遅延回路８
１２により所定時間遅延される。この遅延回路８１２が
有する遅延時間がｔ３−ｔ２であれば、Ｘアドレスバッ
ファ８１４へは、外部アドレス信号ｅｘｔ．Ａがアドレ
スバッファ制御回路８１０における判別時間だけ遅れて
Ｘアドレスバッファ８１４へ到達する。時刻ｔ３におい
て信号ＲＡＤＥが“Ｈ”に立上がるとＸアドレスバッフ
ァ８１４が活性化され、この遅延された外部アドレス信
号ｅｘｔ．Ａ−ｄを取込みラッチする。したがって、外
部アドレス信号ｅｘｔ．Ａは時刻ｔ２まで確定した状態
を保持していればよい。すなわち、アドレスホールドタ
イムは制御信号に要求されるホールドタイムと同じｔ２
−ｔ０となる。これにより、制御信号に要求されるホー
ルドタイムとアドレス信号に要求されるホールドタイム
が同一となり、かつアドレスホールドタイムを短縮する
ことができるため、ＳＤＲＡＭの高速化および使いやす
さが改善される。
【０４０６】この外部アドレス信号ｅｘｔ．Ａを遅延さ
せてアドレスバッファへ与える場合、アドレスセットア
ップタイムが正の値となる（外部クロック信号ｅｘｔ．
ＣＬＫの立下がりエッジよりも時間的に前になる）。図
６８に示す構成においては、外部アドレス信号ｅｘｔ．
Ａのアドレスセットアップタイムは負の時間であり、制
御信号に要求されるセットアップタイムよりも条件が緩
やかであった（アドレスバッファ制御回路８１０におけ
る判別時間を見込んでいたため）。外部アドレス信号ｅ
ｘｔ．Ａのセットアップタイムが条件が少し厳しくなっ
ても、これは制御信号に要求されるセットアップタイム
と同じになるだけであり、何ら問題は生じない。
【０４０７】図７０は、列アドレスを取込む際の動作を
示す信号波形図である。列アドレスの取込みの指定は、
信号ｅｘｔ．／ＲＡＳを“Ｈ”、信号ｅｘｔ．／ＣＡＳ
を“Ｌ”に設定する。信号ｅｘｔ．／ＷＥはデータ読出
またはデータ書込みに応じて“Ｈ”または“Ｌ”に設定
される。制御信号の発生タイミングは図６９に示すもの
と同じであり、時刻ｔ３において列アドレスバッファを
活性化する信号ＣＡＤＥが発生される。これによりＹア
ドレスバッファ８１６が活性化され、遅延回路８１２か
らの遅延アドレス信号ｅｘｔ．Ａ−ｄを取込む。したが
って列アドレスについてもホールドタイムはｔ２−ｔ０
となり、制御信号と同じになる。すなわち列アドレス信
号についての事情は先に述べた行アドレス信号と同じで
ある。
【０４０８】遅延回路８１２は、制御信号のセットアッ
プ／ホールドタイムよりも時間的に後にずれていたアド
レスセットアップ／ホールドタイムを時間的に前に平行
移動させる機能を備え、アドレス信号に要求されるセッ
トアップ／ホールドタイムと制御信号に要求されるセッ
トアップ／ホールドタイムをほぼ実質的に同一とする。
これにより制御信号をパルス化した構成の利点を十全に
発揮することができ、高速動作する低消費電力のＳＤＲ
ＡＭが実現される。
【０４０９】なお、アドレスバッファ制御回路８１０
は、信号ＲＡＤＥおよびＣＡＤＥそれぞれに対して設け
られる３入力のゲート回路により構成することができ
る。この場合、判定時間に要する時間はこの３入力ゲー
ト回路における遅延時間と等価である。
【０４１０】
【発明の効果】請求項１記載の発明によれば、メモリア
レイをそれぞれが独立に動作する複数のバンクに分割
し、各バンク対応に読出データを格納するためのレジス
タおよび書込データを格納するためのレジスタおよび書
込データを格納するためのレジスタを設けたため、バン
ク切換時およびデータ書込／データ読出動作切換時にお
いて内部でデータの衝突が生じず、高速かつ確実にデー
タき書込および読出を行なうことのできる同期型半導体
記憶装置を得ることができる。
【０４１１】請求項２記載の発明によれば、データ入出
力端子数に応じてバンク数を変更することができるた
め、同一チップレイアウトで複数種類の同期型半導体記
憶装置を得ることができる。また、データ入出力端子数
に応じてバンク数が変更されるため、不必要にメモリア
レイが活性化されることがなく、消費電力が低減され
る。
【０４１２】請求項３記載の発明によれば、連続アクセ
ス可能なデータ数を示すラップ長に従ってバンク数が設
定されるため、処理用途に応じて容易に最適なバンク構
成を設定することが可能となる。
【０４１３】請求項４記載の発明によれば、連続データ
書込時において、所望のビットに対しマスクをかけるこ
とができるため、柔軟なデータ処理を実現することがで
きる。
【０４１４】請求項５記載の発明によれば、連続データ
書込時において、ラップ長未満のデータが書込まれた時
点でメモリセルへのデータ書込が行なわれるため、デー
タ書込時間に無駄が生じず、高速にデータを書込むこと
が可能となる。
【０４１５】請求項６記載の発明によれば、連続的にデ
ータ書込サイクルが繰返される場合には、メモリセルア
レイの活性化タイミングが遅らされるため、データ書込
に対するタイミングマージンを十分に大きくすることが
できかつ高速でデータの連続書込を行なうことができ
る。
【０４１６】請求項７記載の発明によれば、データ書込
のタイミングが遅らされた場合において、対応のメモリ
アレイのプリチャージ中にデータレジスタに書込データ
が格納されるため、データの書込動作とメモリアレイの
活性化動作およびデータ書込動作をパイプライン化する
ことかでき、高速で動作する同期型半導体記憶装置を得
ることができる。
【０４１７】請求項８記載の発明においては、内部行ア
ドレス信号を発生する行アドレスラッチが、ＲＡＳバッ
ファから発生される内部ＲＡＳ信号よりも早く発生され
る第２の内部ＲＡＳ信号で駆動されるため、正確に有効
アドレス信号をラッチすることができるとともに、クロ
ック信号がアドレスラッチ時以外無効とされるため、同
期型半導体記憶装置の消費電流を大幅に低減することが
できる。
【０４１８】請求項９記載の発明によれば、列選択線１
本によりデータ入出力端子それぞれに対応するビット線
対が選択されるため、ラップ長変更に容易に対応するこ
とが可能となる。
【０４１９】請求項１０記載の発明によれば、１本の列
選択線が１つのデータ入出力端子に対応するため、ライ
トパービット動作のような特定のデータ入出力端子にマ
スクをかける動作を容易に実現することができる。
【０４２０】
【０４２１】請求項１１記載の発明に従えば、特殊動作
モードが指定されたときのみ内部クロックの発生を停止
しており、この内部クロックに応答して動作するバッフ
ァ回路の消費電力および内部クロック信号を発生するバ
ッファの消費電力を低減することができ、低消費電力の
同期型半導体記憶装置を得ることができる。
【０４２２】請求項１２記載の発明によれば、外部クロ
ック信号に同期して第１の内部クロック信号を発生する
第１のクロックバッファと、この外部クロック信号に応
答して第２の内部クロックを発生する第２のクロックバ
ッファとでクロックバッファを構成しかつクロックバッ
ファ活性化信号を外部クロック信号と非同期で取込むバ
ッファの出力で第１のクロックバッファの動作を制御し
かつこのクロックバッファ活性化信号を第１のクロック
信号に同期して取込むバッファの出力で第２のクロック
バッファの動作を制御しかつ特殊動作モード時において
はクロックバッファ活性化信号を外部クロック信号と非
同期で取込む非同期バッファを動作状態、クロックバッ
ファ活性化信号を外部クロック信号と同期して取込む同
期バッファを非活性状態としている。これにより、特殊
動作モード時において第１および第２の内部クロック信
号の発生を容易に停止させることができかつ特殊動作モ
ードから通常動作モードへの復帰も容易に行なうことが
でき、クロック信号に応答して動作する回路における消
費電力を容易に低減することができ、低消費電力の同期
型半導体記憶装置を得ることができる。
【０４２３】請求項１３記載の発明によれば、第２の内
部クロック信号はデータ入出力に関連する部分の制御の
ために用いられている。これにより、所定の時間持続的
に同一データを書込または読出す動作を容易に実現する
ことができ、システムにおける処理装置に対する動作速
度の差を容易に吸収することのできる同期型半導体記憶
装置を得ることができる。
【０４２４】請求項１４記載の発明によれば、クロック
バッファ活性化信号を１クロックサイクル遅延させて第
２のクロックバッファの動作を制御している。これによ
り、第１の内部クロック発生期間中に第２の内部クロッ
クの発生を停止させることができ、入出力データを所定
期間保持する多機能の同期型半導体記憶装置を得ること
ができる。請求項１５記載の発明によれば、第１および
第２のクロックバッファへ外部クロック信号を与え、こ
の第１のクロックバッファの出力で第２の活性化手段で
ある同期／ＣＫＥバッファを駆動し、第２のクロックバ
ッファから発生される第２の内部クロック信号を用いて
外部信号の取込みを制御するように構成したため、第１
のクロックバッファの出力負荷が低減され、この回路部
分における消費電力が大幅に低減される。
【０４２５】請求項１６記載の発明によれば、外部アド
レス信号を所定時間遅延させてアドレスバッファへ与え
ているため、アドレスホールドタイムが短くなり、かつ
外部制御信号および外部アドレス信号に要求されるホー
ルドタイムをすべて同じとすることができ高速で動作す
る同期型半導体記憶装置を得ることができる。また、制
御信号およびアドレス信号に要求されるホールド時間が
同じとなるため、システムタイミング設計が容易となる
同期型半導体記憶装置を得ることができる。請求項１７
記載の発明に従えば、第２の内部クロック信号はクロッ
ク信号に同期して発生される内部クロック活性化信号に
よりその活性状態／不活性状態が制御される。したがっ
て、内部クロック活性化信号を不活性状態とすれば、こ
の第２の内部クロック信号に従って動作する回路を不動
作状態とすることができ、この回路部分における消費電
力を低減することができる。
【図面の簡単な説明】
【図１】この発明の一実施例である同期型半導体記憶装
置の要部の構成を示すブロック図である。
【図２】同期型半導体記憶装置の標準的な動作を示す信
号波形図である。
【図３】標準的な１６ＭＤＲＡＭのチップ構成を示す図
である。
【図４】図３に示すＤＲＡＭの内部データ伝達線（ＩＯ
線）の配置を示す図である。
【図５】図４に示すＩＯ線配置をラップ長８の同期型半
導体記憶装置に適用した際の問題点を示すための図であ
る。
【図６】この発明の一実施例である同期型半導体記憶装
置のチップ構成を示す図である。
【図７】図６に示す同期型半導体記憶装置のアレイ構成
およびＩＯ線の配置を示す図である。
【図８】同期型半導体記憶装置のメモリセルのトランジ
スタ部の断面構造を示す図である。
【図９】ワード線シャント領域を説明するための図であ
る。
【図１０】図７に示す同期型半導体記憶装置における１
つの３２Ｋビットメモリアレイの構成を示す図である。
【図１１】この発明による同期型半導体記憶装置におけ
るデータ読出に関連する部分の構成を示す図である。
【図１２】図１１に示すデータ読出系回路の改良例を示
す図である。
【図１３】図１２に示す回路の動作を示す信号波形図で
ある。
【図１４】列選択線とグローバルＩＯ線との対応関係を
示す図である。
【図１５】１本の列選択線により選択されるグローバル
ＩＯ線とデータ入出力端子との対応関係を示す図であ
る。
【図１６】列選択線とデータ入出力端子との対応関係お
よびその利点を説明するための図である。
【図１７】バンク数を切換えるための回路構成を示す図
である。
【図１８】１６ＭビットＳＤＲＡＭにおけるバンクの構
成例を示す図である。
【図１９】連続アクセスサイクルにおけるデータをマス
クする際の動作を示す信号波形図である。
【図２０】連続アクセスサイクルにおいて所望のデータ
ビットをマスクするための構成を示す図である。
【図２１】図２０に示す回路の動作を図示する図であ
る。
【図２２】図２０に示すライトレジスタの単位回路の構
成を示す図である。
【図２３】図２０に示すライトマスクレジスタの単位レ
ジスタの構成を示す図である。
【図２４】図２０に示すラップアドレスレジスタの単位
レジスタの構成を示す図である。
【図２５】ラップアドレスの発生シーケンスを変更する
ための回路構成を示す図である。
【図２６】ラップアドレスの発生順序とそのときのアド
レスキーとの対応関係を示す図である。
【図２７】図１に示すライトバッファ群に含まれるライ
トバッファの構成を示す図である。
【図２８】連続ライト動作時の信号タイミングを示す図
である。
【図２９】図２８に示す連続ライト動作を実現するため
の回路構成を示す図である。
【図３０】図２９に示す中断検出回路の具体的構成およ
びその動作を示す図である。
【図３１】同期型半導体記憶装置における同バンク異ペ
ージに対する連続ライトの標準的な信号タイミングを示
す図である。
【図３２】同バンク異ページに対する連続ライト動作の
改良例を示すタイミング図である。
【図３３】図３２に示す動作タイミングを実現するため
の回路構成を示す図である。
【図３４】連続ライト動作時におけるアレイ活性化開始
タイミングをずらせるための回路構成を示す図である。
【図３５】外部信号を取込む入力バッファに用いられる
ダイナミックラッチの構成を示す図である。
【図３６】図３５に示すダイナミックラッチの動作を示
す信号波形図である。
【図３７】外部ロウアドレスストローブ信号および外部
アドレス信号ビットを取込むためのバッファの構成を示
す図である。
【図３８】図３７に示すバッファの動作を示す信号波形
図である。
【図３９】ロウアドレスストローブ信号を取込むための
バッファおよびアドレス信号を取込むためのバッファの
他の構成例を示す図である。
【図４０】図３９に示す回路の動作を示す信号波形図で
ある。
【図４１】この発明に従う同期型半導体記憶装置におけ
るクロック周波数とレイテンシとの関係を示す図であ
る。
【図４２】図４１に示す各パラメータを具体的に示す図
である。
【図４３】レイテンシを変更するための回路構成を示す
図である。
【図４４】ラップ長をプログラムするときのラップ長と
ラップ長設定データとの対応関係を示す図である。
【図４５】ラップ長変更時における列選択系を制御する
ための信号を発生する回路構成を示す図である。
【図４６】ラップ長変更時における列選択動作を実行す
るための回路構成を示す図である。
【図４７】ラップ長が１６以上となったときの動作を示
す信号波形図である。
【図４８】この発明による同期型半導体記憶装置を収納
するパッケージの外観を示す図である。
【図４９】マスクデータが有益である状況を例示する図
である。
【図５０】この発明の第２の実施例であるパルス方式同
期型半導体記憶装置のピン配置を示す図である。
【図５１】この発明の第２の実施例である同期型半導体
記憶装置の制御信号の状態と指定される動作モードとの
対応関係を一覧にして示す図である。
【図５２】この発明の第２の実施例である同期型半導体
記憶装置のデータ読出動作を示すタイミングチャート図
である。
【図５３】この発明の第２の実施例である同期型半導体
記憶装置のデータ書込動作を示すタイミングチャート図
である。
【図５４】外部制御信号を取込み内部制御信号を発生す
るバッファ回路の問題点を説明するための図である。
【図５５】制御信号の状態に従って外部アドレス信号を
取込む構成の問題点を説明するための図である。
【図５６】この発明の第２の実施例である同期型半導体
記憶装置の内部構成を概略的に示す図である。
【図５７】図５６に示すクロックバッファおよびＣＫＥ
バッファの具体的構成を示す図である。
【図５８】図５７に示す非同期／ＣＫＥバッファの構成
を一例を示す図である。
【図５９】図５７に示す同期／ＣＫＥバッファの具体的
構成の一例を示す図である。
【図６０】図５７に示すＬＰＥ発生回路の具体的構成の
一例を示す図である。
【図６１】図５７に示す第１のクロックバッファの具体
的構成の一例を示す図である。
【図６２】図５７に示す第２のクロックバッファの具体
的構成の一例を示す図である。
【図６３】この発明の第２の実施例である同期型半導体
記憶装置における外部制御信号を取込み内部制御信号を
発生するバッファ回路の構成を示す図である。
【図６４】図５７に示すクロックバッファおよびＣＫＥ
バッファの動作を示す信号波形図である。
【図６５】図５６に示すクロックバッファの変更例を示
す図である。
【図６６】アドレスバッファ制御回路の構成を示す図で
ある。
【図６７】この発明の第２の実施例である同期型半導体
記憶装置におけるアドレスバッファの具体的構成の一例
を示す図である。
【図６８】アドレスバッファに遅延回路が設けられてい
ない際の問題点を説明するための図である。
【図６９】図６７に示すアドレスバッファの行アドレス
取込動作を示す信号波形図である。
【図７０】図６７に示すアドレスバッファの列アドレス
取込動作を示す信号波形図である。
【符号の説明】
１、１ａ、１ｂ メモリアレイ ２ａ、２ｂ Ｘデコーダ群 ４ａ、４ｂ Ｙデコーダ群 ６ａ、６ｂ センスアンプ群 ８ａ、８ｂ プリアンプ群 １０ａ、１０ｂ リード用レジスタ １２ａ、１２ｂ 出力バッファ １４ａ、１４ｂ ライトバッファ群 １６ａ、１６ｂ ライト用レジスタ １８ａ、１８ｂ 入力バッファ ２０ 第１の制御信号発生回路 ２２ 第２の制御信号発生回路 ２４ Ｘアドレスバッファ ２６ Ｙアドレスバッファ ２８ レジスタ制御回路 ６１０ クロックバッファ ６１２ ＣＫＥバッファ ６１４ ＣＳバッファ ６１６ 第１の制御信号発生回路 ６１８ 第２の制御信号発生回路 ６２２ レジスタ制御回路 ６２４ アドレスバッファ ７０２ 非同期／ＣＫＥバッファ ７０４ 同期／ＣＫＥバッファ ７０６ ＬＰＥ発生回路 ７０８ 第１のクロックバッファ ７１０ 第２のクロックバッファ ８０２ ＲＡＳバッファ ８０４ ＣＡＳバッファ ８０６ ＷＥバッファ ８１０ アドレスバッファ制御回路 ８１２ 遅延回路 ８１４ Ｘアドレスバッファ ８１６ Ｙアドレスバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/41 Ｇ１１Ｃ 11/34 ３５４Ｂ 11/413 Ｊ Ｈ０１Ｌ 21/8242 ３０１Ｅ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ (72)発明者 岩本 久 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平６−84351（ＪＰ，Ａ) 特開 平５−334867（ＪＰ，Ａ) 特開 平６−318391（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 一連のパルス列からなるクロック信号に
    同期して、制御信号、アドレス信号および入力データを
    含む外部信号を取込む同期型半導体記憶装置であって、 複数のメモリセルを有し、かつ各々が互いに活性化およ
    びプリチャージ動作が独立して実行される複数のバンク
    に分割されるメモリセルアレイ、 前記複数のバンクの各々に対応して設けられ、対応のバ
    ンクへの書込データを格納するための複数の書込データ
    レジスタ手段、および前記複数のバンクの各々に対応し
    て設けられ、対応のバンクからの読出データを格納する
    ための複数の読出データレジスタ手段を備える、同期型
    半導体記憶装置。
  2. 【請求項２】 一度に入力または出力することのできる
    データ入出力数を設定するためのデータ入出力数設定手
    段、および前記データ入出力数設定手段により設定され
    たデータ入出力数情報に応答して前記複数のバンクの数
    を設定するバンク数設定手段をさらに備える、請求項１
    記載の同期型半導体記憶装置。
  3. 【請求項３】 一度のアドレス入力により連続してアク
    セスすることのできるビット数を示すラップ長を設定す
    るためのラップ長設定手段、および前記ラップ長設定手
    段により設定されたラップ長情報に従って、前記バンク
    の数を設定するためのバンク数設定手段をさらに備え
    る、請求項１記載の同期型半導体記憶装置。
  4. 【請求項４】 一連のパルス列からなるクロック信号に
    同期して制御信号、アドレス信号および入力データを含
    む外部信号を取込み、かつ予め定められたビット数だけ
    連続して入力データを取込む連続書込動作が可能な同期
    型半導体記憶装置であって、 前記連続書込動作時において、外部から与えられる書込
    禁止信号に応答して連続して与えられる入力データのう
    ち書込が禁止されるビットの位置を記憶するためのマス
    クレジスタ手段、 前記連続書込動作時において連続して与えられた入力デ
    ータから生成された書込データを順次格納するためのラ
    イトレジスタ手段、および前記マスクレジスタ手段に格
    納されたビット位置情報に従って前記ライトレジスタ手
    段の書込データを選択されたメモリセルへ書込む書込手
    段とを備える、同期型半導体記憶装置。
  5. 【請求項５】 一連のパスル列からなるクロック信号に
    同期して、書込許可信号を含む制御信号、アドレス信号
    および入力データを含む外部信号を取込み、かつ予め定
    められたビット数だけ連続して入力データを取込むこと
    が可能な同期型半導体記憶装置であって、 前記書込許可信号の活性化に応答して、与えられた入力
    データから生成された書込データを順次格納するための
    書込データレジスタ手段、 前記書込データレジスタ手段に前記予め定められた数の
    データが書込まれたか否かを判別する判別手段、および
    前記判別手段からの前記予め定められた数が書込まれた
    ことを示す書込完了指示信号の発生または前記書込完了
    指示信号の未発生と前記書込許可信号の不活性化への移
    行に応答して、前記書込データレジスタ手段に格納され
    たデータを選択されたメモリセルへ書込むデータ書込手
    段を備える、同期型半導体記憶装置。
  6. 【請求項６】 一連のパスル列からなるクロック信号に
    同期して書込許可信号を含む制御信号、アドレス信号お
    よび入力データを含む外部信号を取込み、かつ所定のビ
    ット数の入力データを連続して書込むことのできる同期
    型半導体記憶装置であって、 行列状に配置されたメモリセル、各々に１行のメモリセ
    ルが接続されるワード線、および各々に一列のメモリセ
    ルが接続されるビット線対を含むメモリセルアレイ、 前記クロック信号に同期して取込まれたメモリサイクル
    開始指示信号に応答して前記メモリセルアレイを活性化
    するためのアレイ活性化手段、および前記書込許可信号
    に応答して、データ書込時における前記アレイ活性化手
    段によるアレイの活性化タイミングをデータ読出時にお
    けるそれよりも遅らせるタイミング遅延手段を備える、
    同期型半導体記憶装置。
  7. 【請求項７】 前記入力データから生成された書込デー
    タを順次格納するための書込データレジスタ手段、 前記書込許可信号の活性状態に応答して、前記メモリセ
    ルアレイの活性化前に、前記書込データレジスタ手段へ
    書込データを順次格納する格納手段、および前記書込デ
    ータレジスタ手段への前記所定のビット数のデータの格
    納または前記書込データレジスタ手段がデータ格納フル
    状態となったとき、前記書込データレジスタ手段の格納
    データを前記メモリセルアレイの選択されたメモリセル
    へ伝達する書込手段をさらに備える、請求項６記載の同
    期型半導体記憶装置。
  8. 【請求項８】 一連のパルス列からなるクロック信号に
    同期して、行アドレスストローブ信号を含む制御信号、
    アドレス信号および入力データを含む外部信号を取込む
    同期型半導体記憶装置であって、 複数のメモリセルを有するメモリセルアレイ、 前記クロック信号に同期して、前記行アドレスストロー
    ブ信号を取込み、第１の内部行アドレスストローブ信号
    （ｉｎｔ．ＲＡＳ）を生成する手段、および前記クロッ
    ク信号と前記行アドレスストローブ信号とに応答して第
    ２の内部行アドレスストローブ信号（ノードＮＣ上の信
    号）を生成する手段を備え、前記第２の内部行アドレス
    ストローブ信号は前記第１の内部行アドレスストローブ
    信号よりも早いタイミングで発生され、さらに前記第２
    の内部行アドレスストローブ信号に応答して前記アドレ
    ス信号を取込み内部行アドレス信号を発生する手段、お
    よび前記第１の内部行アドレスストローブ信号に応答し
    て前記メモリセルアレイを活性化する手段を備える、同
    期型半導体記憶装置。
  9. 【請求項９】 複数のデータ入出力端子、 複数のメモリセルが行および列のマトリックス状に配設
    されたメモリセルアレイ、 各々に前記メモリセルアレイの１行のメモリセルが接続
    されかつ各々が、ワード線シャント領域において低抵抗
    の導電層と接続される複数のワード線、 各々に前記メモリセルアレイの１列のメモリセルが接続
    される複数対のビット線、 前記ワード線シャント領域に前記ビット線対と平行に前
    記メモリセルアレイにわたって配置されるデータバス、 列アドレス信号をデコードして前記メモリセルアレイの
    列を選択する列選択信号を生成する列デコード手段、 前記ビット線対と平行に配置され、前記列デコード手段
    からの列選択信号が伝達される列選択線、 前記ビット線対の各々に設けられ、前記列選択線上の信
    号に応答して対応するビット線対を前記データバスへ接
    続する列選択スイッチ手段を備え、 １本の列選択線は前記データ入出力端子と同数のビット
    線対を同時に選択するように前記列選択スイッチ手段に
    結合され、かつ同時に選択されたビット線対は各々異な
    るデータ入出力端子に対応するように前記データバスに
    前記列選択スイッチ手段を介して接続される、同期型半
    導体記憶装置。
  10. 【請求項１０】 複数のデータ入出力端子、 複数のメモリセルが行および列のマトリックス状に配置
    されたメモリセルアレイ、 各々に前記メモリセルアレイの１行のメモリセルが接続
    される複数のワード線、 各々に前記メモリセルアレイの１列のメモリセルが接続
    される複数対のビット線、 前記データ入出力端子とデータの授受を行なうためのデ
    ータバス、 列アドレス信号をデコードして前記メモリセルアレイの
    列を選択する列選択信号を生成する列デコード手段、 前記列デコード手段からの列選択信号を伝達するための
    列選択線、および前記ビット線対の各々に設けられ、前
    記列選択線上の信号に応答して対応のビット線対を前記
    データバスへ接続する列選択スイッチ手段を備え、 前記列デコード手段は複数本の列選択線を同時に選択状
    態とし、かつ選択された列選択線は各々異なるデータ入
    出力端子に対応し、さらにデータ入出力端子を介しての
    データ書込に対しマスクをかけるためのマスクデータに
    従って、該マスクデータが示すデータ入出力端子に対応
    する列選択線を非活性状態に維持する手段を備える、同
    期型半導体記憶装置。
  11. 【請求項１１】 一連のパルス列からなるクロック信号
    に同期して制御信号、アドレス信号および入力データを
    含む外部信号を取込む同期型半導体記憶装置であって、 前記制御信号に含まれるクロックバッファ活性化信号を
    前記クロック信号に同期して取込み第１の制御信号を発
    生する第１の制御手段、 前記クロックバッファ活性化信号を前記クロック信号と
    非同期で取込む第２の制御手段、 前記外部信号に含まれる特殊動作モード指示信号に応答
    して、前記第１の制御手段を不活性状態とし、かつ前記
    第２の制御手段を活性化する第３の制御手段、および前
    記第１および第２の制御手段からの前記第１および第２
    の制御信号に並列に応答して活性化され、前記クロック
    信号を取込むクロックバッファ手段とを備える、同期型
    半導体記憶装置。
  12. 【請求項１２】 一連のパルス列からなるクロック信号
    に同期して制御信号、アドレス信号および入力データを
    含む外部信号を取込む同期型半導体記憶装置であって、 前記クロック信号を取込み第１のクロック信号を発生す
    る第１のクロックバッファ手段、 前記外部信号に含まれるクロックバッファ活性化信号を
    前記第１のクロック信号に同期して取込み第１のクロッ
    クバッファ活性化信号を発生する第１のクロックバッフ
    ァ活性化手段、 前記第１のクロックバッファ活性化手段に応答して活性
    化され、前記クロック信号を取込み第２のクロック信号
    を発生する第２のクロックバッファ手段、 前記クロックバッファ活性化信号を前記クロック信号と
    非同期で取込み第２のクロックバッファ活性化信号を発
    生して前記第１のクロックバッファを活性化する第２の
    クロックバッファ活性化手段、 前記外部信号に含まれる予め定められた信号が特殊動作
    モードを示すとき、前記第１のクロックバッファ活性化
    手段を不活性化しかつ前記第２のクロックバッファ活性
    化手段を活性状態とする制御手段、および前記第２のク
    ロック信号に同期して、前記外部信号を取込み内部信号
    を生成するバッファ手段を備える、同期型半導体記憶装
    置。
  13. 【請求項１３】 前記第２のクロック信号に応答してデ
    ータの入出力を行なう入出力回路手段をさらに備える、
    請求項１２に記載の同期型半導体記憶装置。
  14. 【請求項１４】 前記第１のクロックバッファ活性化手
    段は、 前記クロックバッファ活性化信号を前記クロック信号の
    １サイクル期間遅延させる遅延手段と、 前記遅延手段の出力に応答して前記クロック信号を取込
    んで前記第２のクロック信号を発生する手段とを含む、
    請求項１２に記載の同期型半導体記憶装置。
  15. 【請求項１５】 一連のパルス列からなるクロック信号
    に同期して外部信号を取込む同期型半導体記憶装置であ
    って、 前記クロック信号を取込み第１の内部クロック信号を発
    生する第１のクロックバッファ手段、 前記クロック信号を取込み第２の内部クロック信号を発
    生する第２のクロックバッファ手段、 前記外部信号に含まれるクロックバッファ活性化信号を
    前記クロック信号と非同期で取込み前記第１のクロック
    バッファ手段を活性化するための第１の活性化手段、 前記クロックバッファ活性化信号を前記第１の内部クロ
    ック信号に同期して取込み前記第２のクロックバッファ
    手段を活性化するための第２の活性化手段、および前記
    外部信号に含まれる特殊動作モード指示信号に応答して
    前記第１の活性化手段を活性状態としかつ前記第２の活
    性化手段を不活性状態とする制御手段を備える、同期型
    半導体記憶装置。
  16. 【請求項１６】 外部から与えられるクロック信号に同
    期して外部からの制御信号を取込み内部制御信号を生成
    する制御信号入力バッファ手段、 与えられたアドレス信号をラッチして内部アドレス信号
    を生成するアドレスバッファ手段、および 外部アドレス
    入力ノードと前記アドレスバッファ手段との間に設けら
    れ、前記 外部アドレス入力ノードに与えられたアドレス
    信号を遅延して前記アドレスバッファ手段へ与える遅延
    手段を備え、 前記遅延手段の遅延時間は、前記制御信号の前記クロッ
    ク信号に対するセットアップおよびホールド時間が前記
    アドレス入力ノードへ印加されるアドレス信号の前記ク
    ロック信号に対するセットアップおよびホールド時間と
    実質的に等しくなるように設定される、同期型半導体記
    憶装置。
  17. 【請求項１７】 一連のパルス列からなるクロック信号
    に同期して、制御信号、アドレス信号および入力データ
    を含む外部信号を取込む同期型半導体記憶装置であっ
    て、 前記クロック信号を取込み、第１の内部クロック信号を
    発生する第１のクロックバッファ手段、 前記第１の内部クロック信号に同期して、前記制御信号
    に含まれるクロック活性化信号を取込み内部クロック活
    性化信号を発生する第１の制御手段、および前記内部ク
    ロック活性化信号により活性化され、前記クロック信号
    を取込み第２の内部クロック信号を発生する第２のクロ
    ックバッファ手段を備える、同期型半導体記憶装置。
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JP2988804B2 (ja) * 1993-03-19 1999-12-13 株式会社東芝 半導体メモリ装置
JP2838967B2 (ja) * 1993-12-17 1998-12-16 日本電気株式会社 同期型半導体装置用パワーカット回路
US5537346A (en) * 1994-05-20 1996-07-16 Samsung Electronics Co., Ltd. Semiconductor memory device obtaining high bandwidth and signal line layout method thereof
KR0145771B1 (ko) * 1994-06-04 1998-11-02 김광호 반도체메모리장치 및 그 컬럼게이팅방법
JP2697634B2 (ja) * 1994-09-30 1998-01-14 日本電気株式会社 同期型半導体記憶装置
JP2970434B2 (ja) * 1994-10-31 1999-11-02 日本電気株式会社 同期型半導体記憶装置およびセンス制御方法
JPH09161476A (ja) 1995-10-04 1997-06-20 Toshiba Corp 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム
JPH1031886A (ja) * 1996-07-17 1998-02-03 Nec Corp ランダムアクセスメモリ
JP4221764B2 (ja) * 1997-04-25 2009-02-12 沖電気工業株式会社 半導体記憶装置
JP3317187B2 (ja) * 1997-04-25 2002-08-26 日本電気株式会社 半導体記憶装置
EP0935199B1 (en) 1998-02-04 2011-05-04 Panasonic Corporation Memory control unit and memory control method and medium containing program for realizing the same
KR100318420B1 (ko) 1999-06-28 2001-12-24 박종섭 동기식 반도체 메모리 소자의 파이프 레지스터
KR100316183B1 (ko) * 1999-12-28 2001-12-12 박종섭 입출력라인의 부하를 분산시킬 수 있는 입출력 구조를갖는 반도체 메모리 장치
JP4005909B2 (ja) * 2002-12-26 2007-11-14 スパンション インク 半導体記憶装置、および半導体記憶装置の制御方法
JP2005346922A (ja) * 2005-09-01 2005-12-15 Renesas Technology Corp 同期型半導体記憶装置
US7505342B2 (en) * 2006-10-30 2009-03-17 Qualcomm Incorporated Memory bus output driver of a multi-bank memory device and method therefor

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