KR0154558B1 - 클록 동기형 반도체 기억장치 - Google Patents

클록 동기형 반도체 기억장치 Download PDF

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KR0154558B1
KR0154558B1 KR1019940023062A KR19940023062A KR0154558B1 KR 0154558 B1 KR0154558 B1 KR 0154558B1 KR 1019940023062 A KR1019940023062 A KR 1019940023062A KR 19940023062 A KR19940023062 A KR 19940023062A KR 0154558 B1 KR0154558 B1 KR 0154558B1
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아끼라 야마자끼
가쭈미 도사까
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

신호 입력 버퍼(116; 206; 210; 108)는 외부 클럭 신호 Ka가 비활성 상태에 있을 때 스루 상태로 되고, 외부 신호에 응답하여 내부 신호를 발생하며, 외부 클럭 신호가 비활성 상태에 있는 경우에 래치 상태로 된다.
슬레이브 데이터 레지스터(SDTBR)를 통과하는 DRAM 어레이(102)에 데이터를 기억하는 마스터 데이터 레지스터(MDTBR)로부터의 데이터 전송은 사용되는 슬레이브 데이터 레지스터의 검출에 응답하여 실행된다.
슬레이브 데이터 레지스터는 SRAM 어레이(104)로 전송되는 데이터나 외부에 액세스되는 데이터를 기억한다.
따라서, 노웨이트로 고속에서 액세스될 수 있는 동기형 반도체 기억장치가 제공된다.
부가하여 내부 클럭 신호는 정확한 내부 동작 타이밍을 보장하는 외부 클럭 신호의 활성화에 응답하여 소정 시간동안 활성화된다.

Description

클록 동기형 반도체 기억장치
제1도는 본 발명의 일 실시예에 의한 CDRAM의 전체적인 구성을 표시하는 블록도.
제2도는 본 발명의 일 실시예에 의한 CDRAM의 구조를 기능적으로 표시하는 도면.
제3도는 본 발명의 일 실시예에 의한 DRAM의 동작모드와 제어신호의 대응상태를 표시하는 테이블.
제4도는 본 발명의 일 실시예에 의한 CDRAM의 동작모드와 제어신호의 대응상태를 표시하는 테이블.
제5도는 제1도에 표시된 DRAM 제어회로의 구조를 개략적으로 표시하는 도면.
제6도는 제1도에 표시된 SRAM 제어회로의 구조를 개략적으로 표시하는 도면
제7도는 입력버퍼 구조의 일예를 표시하는 도면.
제8도는 제7도에 표시된 입력버퍼 동작을 표시하는 신호 파형도.
제9도는 본 발명에 따라서 형성된 입력버퍼의 기본 구조를 표시하는 도면.
제10도는 제9도에 표시된 입력버퍼의 동작을 표시하는 신호 파형도.
제11도는 본 발명에 따라서 형성된 SRAM 워드선 선택 회로의 일예를 표시하는 도면.
제12도는 제11도에 표시된 회로의 동작을 표시하는 신호 파형도.
제13도는 제11도에 표시된 회로의 변형을 표시하는 도면.
제14도는 제13도에 표시된 회로의 동작을 표시하는 신호 파형도.
제15도는 본 발명에 따라서 형성된 DRAM 워드선 구동회로의 일예를 표시하는 도면.
제16a도 및 제16b도는 제15도에 표시된 회로의 동작을 표시하는 신호 파형도.
제17도는 제1도에 표시된 CDRAM의 DRAM 어레이의 구조를 표시하는 도면.
제18도는 제1도의 SRAM 어레이의 구체적인 구조를 표시하는 도면.
제19도는 제1도에 표시된 칼럼 디코더 및 센스 증폭기부의 구조를 표시하는 기능적인 블록도.
제20도는 제1도에 표시된 CDRAM의 동작을 표시하는 타이밍도.
제21도는 제1도 및 제19도에 표시된 리드 데이터 전송 버퍼회로의 구체적인 구조를 표시하는 도면.
제22도는 제21도에 표시된 리드 데이터 전송 버퍼회로의 동작을 표시하는 신호 파형도.
제23도는 데이터 전송회로의 제어신호 발생회로를 개략적으로 표시하는 블록도.
제24도는 리드 데이터 전송 버퍼회로의 리드 데이터 전송지시신호발생회로의 구조의 일예를 표시하는 도면.
제25도는 리드 데이터 전송 버퍼회로부의 구조를 표시하는 간략화된 블록도.
제26도는 제24도 및 제25도에 표시된 회로의 동작을 표시하는 신호 파형도.
제27도는 제24도 및 제25도에 표시된 회로의 다른 동작 시퀀스를 표시하는 타이밍도.
제28도는 제24도에 표시된 레이턴시(latency) 카운터의 구조의 일예를 표시하는 도면.
제29도는 제28도에 표시된 플립플롭의 구체적인 구조를 표시하는 도면.
제30도는 제29도에 표시된 플립플롭의 동작을 표시하는 신호 파형도.
제31도는 제28도에 표시된 레이턴시 카운터의 동작을 표시하는 신호 파형도.
제32도는 본 발명에 의한 CDRAM의 데이터 리드 동작 시퀀스의 일예를 표시하는 도면.
제33도는 본 발명에 의한 내부 클록 발생회로의 구조를 개략적으로 표시하는 블록도.
제34도는 제33도에 표시된 회로의 동작을 표시하는 신호 파형도.
제35도는 본 발명에 의한 내부 클록 발생회로의 구체적인 구조를 표시하는 블록도.
제36도는 제35도에 표시된 클록 마스크 신호 입력버퍼의 구체적인 구조를 표시하는 도면.
제37도는 제35도에 표시된 파워 다운 모드 판정용 내부 클록신호 발생회로의 구성을 구체적으로 표시하는 도면.
제38도는 제37도에 표시된 NOR 회로의 구성을 구체적으로 표시하는 도면.
제39도는 제37도에 표시된 회로의 동작을 표시하는 신호 파형도.
제40도는 제35도에 표시된 클록 마스크 래치 신호 발생회로의 구성을 구체적으로 표시하는 도면.
제41도는 제35도에 표시된 파워 다운 신호 발생회로의 구성을 구체적으로 표시하는 도면.
제42도는 제35도에 표시된 SRAM 클록신호 발생회로의 구성을 구체적으로 표시하는 도면.
제43도는 제42도에 표시된 내부 클록신호 발생회로의 동작을 표시하는 신호 파형도.
제44도는 제35도에 표시된 회로의 전체의 동작을 개략적으로 설명하는데 사용되는 동작 파형도.
제45a도 및 제45b도는 본 발명에 의한 내부 클록신호 발생회로의 또 다른 구성을 표시하는 도면이며, 여기에서 제45a도는 구성을 개략적으로 설명하며 제45b도는 동작 파형을 설명한다.
제46도는 제45도에 표시된 내부 클록신호 발생회로의 구성을 구체적으로 표시하는 도면.
제47도는 제46도에 표시된 레지스터 회로의 구성을 구체적으로 표시하는 도면.
제48도는 제46도에 표시된 내부 클록 발생회로의 동작을 표시하는 신호 파형도.
제49도는 본 발명에 의한 내부 클록 발생회로의 또 다른 구성을 개략적으로 표시하는 블록도.
제50도는 제49도에 표시된 제2내부 클록신호 발생회로의 구성을 구체적으로 표시하는 도면.
제51도는 제50도에 표시된 레지스터 회로의 구성을 구체적으로 표시하는 도면.
제52도는 제50도에 표시된 제2내부 클록신호 발생회로의 동작을 표시하는 신호 파형도.
제53a도 및 제53b도는 제49도에 표시된 제1내부 컬럭 신호 발생회로의 구체적인 구성과 그의 개략적인 동작을 표시하는 신호 파형을 각각 표시한다.
제54a도 및 제54b도는 제49도에 표시된 제3내부 클록신호 발생회로의 동작과 동작 파형을 각각 구체적으로 표시하는 도면.
제55도는 본 발명에 의한 또 다른 내부 클록신호 발생회로를 표시하는 블록도.
제56도는 제55도에 표시된 DRAM의 클록신호 발생회로의 구성을 구체적으로 표시하는 도면.
제57도는 제55도에 표시된 DRAM 클록 마스크 신호 발생회로의 구성을 구체적으로 표시하는 도면.
제58도는 제57도에 표시된 회로의 동작을 표시하는 신호 파형도.
제59도는 제55도에 표시된 제1타이밍 신호 발생회로의 구성을 구체적으로 표시하는 도면.
제60도는 제55도에 표시된 제2타이밍 신호 발생회로의 구성을 구체적으로 표시하는 도면.
제61도는 제55도에 표시된 DRAM 파워 다운 신호 발생회로의 구성을 구체적으로 표시하는 도면.
제62도는 제55도에 표시된 SRAM 클록 마스크 신호 발생회로 및 SRAM 파워 다운 신호 발생회로의 구성을 구체적으로 표시하는 도면.
제63도는 제55도에 표시된 SRAM 내부 클록신호 발생회로의 구성을 구체적으로 표시하는 도면.
제64a도 및 제64b도는 본 발명에 의한 샘플링 펄스 발생회로의 개략적인 구성과 그의 동작 파형을 각각 표시하는 도면.
제65도는 본 발명에 따른 샘플링 발생회로의 구성을 구체적으로 표시하는 블록도.
제66도는 제65도에 표시된 CS 버퍼회로의 구성을 구체적으로 표시하는 도면.
제67도는 제65도에 표시된 입력버퍼회로의 구성을 구체적으로 표시하는 도면.
제68도는 제65도에 표시된 내부 제어신호 발생회로의 구성을 구체적으로 표시하는 도면.
제69a도 및 제69b도는 제65도에 표시된 래치 이네이블 회로의 구체적인 구성과 그의 개략적인 동작을 표시하는 신호 파형을 표시하는 도면.
제70도는 제65도에 표시된 래치 신호 발생회로의 구성을 상세히 표시하는 도면.
제71도는 제70도에 표시된 래치 신호 발생회로의 동작을 표시하는데 사용되는 신호 파형도.
본 발명은 일반적으로 반도체 기억장치에 관한 것으로, 특히 외부에서 인가된 클록신호에 동기하여 동작하는 클록 동기형 반도체 기억장치에 관한 것이다.
더욱이, 본 발명은 다이나믹 메모리셀을 가지는 DRAM(Dynamic Random Access Memory)과 스태틱 메모리셀을 가지는 SRAM(Static Ramdom Access Memory) 어레이를 포함하는 캐쉬(cache) DRAM에 관한 것이다.
최근, 마이크로프로세싱 유니트(MPUs)는 동작 클록 주파수가 25MHz나 그 이상의 아주 높은 속도로 동작하게 되었다.
데이터 처리 시스템에 있어서, 표준 DRAM은 그의 비트당 가격이 낮기 때문에 대기억 용량의 주메모리로 자주 사용된다.
표준 DRAM이 액세스 시간을 감소시킨다 하더라도, 고속 동작의 면에서 MPUs의 개발 속도를 유지할 수 없다.
표준 DRAM을 주메모리로 사용하는 데이터 처리 시스템은 대기상태의 증가와 같은 단점에 직면한다.
MPU의 동작 속도와 표준 DRAM 사이의 캡은 표준 DRAM의 다음과 같은 특성을 가지기 때문에 본질적이다.
(i)로우 어드레스 신호와 칼럼 어드레스 신호는 시간 분할적으로 다중화되어 공통 어드레스 핀단자에 부여된다.
로우 어드레스 신호는 로우 어드레스 스트로브 신호 /RAS의 하강에지에서 장치내부로 들어간다.
칼럼 어드레스 신호는 칼럼 어드레스 스트로브 신호 /CAS의 하강에지에서 장치내부로 들어간다.
로우 어드레스 스트로브 신호 /RAS는 메모리셀 사이클의 개시를 규정하고 로우 선택회로를 활성화한다.
칼럼 어드레스 스트로브 신호 /CAS는 칼럼 선택회로를 활성화한다.
RAS-CAS 지연 시간(tRCD)이라고 불리는 소정의 시간 간격은 신호 /RAS의 활성화와 신호 /CAS의 활성화 사이에서 필요하다.
이러한 어드레스 다중화는 액세스 시간의 단축을 제한한다.
(ii)로우 어드레스 스트로부 신호 /RAS를 일단 상승되어 DRAM을 대기상태로 설정하면, 로우 어드레스 스트로브 신호 /RAS는 RAS 프리챠지 시간(tRP)이라고 불리우는 시간이 경과할 때까지 활성 상태나 L에 다시 한 번 하강될 수 없다.
RAS 프리챠지 시간 tRP은 DRAM의 여러 신호선을 소정의 전위에 확실하게 프리챠지 하기 위해 필요하다.
RAS 프리챠지 시간 tRPDP 의해서 DRAM의 사이클 시간이 감소되지 않게 한다.
DRAM의 사이클 시간을 단축하는 것은 DRAM에 있어서 신호선의 충전/방전의 회수를 증가시킨다.
(iii)구동 방법의 향상등의 적용에 관한 향상 뿐만 아니라 회로의 고집적화나 레이 아웃의 향상등의 회로 기술과 프로세스 기술을 향상시키는 것에 의해 DRAMs의 동작 속도를 향상시킬 수 있다.
그러나, MPUs의 동작 속도의 발전은 DRAMs의 동작 속도의 발전보가 더욱 앞선다. 반도체 메모리의 동작 속도의 계층적인 구조에는, ELCRAM(Emitter Coupled RAM) 등의 바이폴라 트랜지스터를 사용하는 고속 바이폴라 RAMs와 MOS 트랜지스터(insulating gate field effect transistors)를 사용하는 비교적 저 속의 DRAMs이 있다.
구성 요소로써 MOS 트랜지스터를 가지는 표준 DRAM에서 수십 ns(nano second)의 스피드(사이클 타임)를 기대한다는 것은 무리이다.
상기 문제점들은 해결하고 비교적 값이 싸고 소규모인 시스템을 충족하기 위한 방법으로는 고속 캐시 메모리(SRAM)를 DRAM에 내장하는 것이 있다.
특히, 주메모리로써의 DRAM과 캐시 메모리로써의 SRAM을 포함하는 계층적인 구조를 가지는 1개의 칩 메모리를 고려할 수 있다.
이러한 계층적인 1개의 칩 메모리를 캐시 DRAM(CDRAM)이라 한다.
CDRAM에 있어서, DRAM과 SRAM은 단일 칩상에 집적화되어 있다.
SRAM은 캐시 히트(hit)시에 액세스되고, DRAM은 캐시 미스(miss)시에 액세스된다.
특히, 고속 동작하는 SRAM은 캐시 메모리로 사용되고, 대기억 용량을 가지는 DRAM은 주메모리로 사용된다.
소위 캐시의 블럭 사이즈는 SRAM에서 1회의 데이터 전송을 통하여 내용이 다시 쓰여지는 비트의 수로써 고려될 수 있다.
캐시 히트율은 블럭의 사이즈의 기능에 따라서 일반적으로 증대한다.
그러나, 동일한 캐시 메모리 사이즈의 경우, 세트의 수는 블럭 사이즈에 반비례하여 감소되기 때문에, 히트율은 반대로 감소한다.
예를 들면, 4K의 캐시 사이즈의 경우, 1024비트의 블럭 사이즈에 대하여 세트수는 4이지만, 32비트에 대하여 세트수는 128이다.
따라서, 블럭 사이즈는 적절히 세트되어야만 한다.
적절한 블럭 사이즈를 가지는 CDRAM은 예를 들어 후지시마등의 특개평 1-146187호 공보에 도시되어 있다.
선행 기술에 있어서, DRAM 어레이는 복수의 칼럼 그룹으로 분할된다.
데이터 레지스터는 각각의 칼럼에 설치되어 있다.
데이터 레지스터 역시 DRAM 어레이와 동일한 그룹으로 분할되어 있다.
캐시 미스시에 의해, DRAM 어레이의 칼럼 그룹의 데이터만이 블럭 어드레스에 따라서 데이터 레지스터에 전송된다.
데이터 전송파 병렬로 데이터 레지스터로부터 데이터가 판독된다.
상술한 종래의 CDRAM에 있어서, 캐시 미스시에 데이터는 DRAM 어레이에서 데이터 레지스터로 전송된다.
전송시에, CDRAM은 액세스될 수 없다.
외부 처리장치는 데이터 레지스터에 유효 데이터가 전송되는 것이 완료될 때까지 기다려야만 한다.
이는 시스템의 성능을 저하시킨다.
단일 칩상에서 집적화된 DRAM 어레이와 SRAM 어레이를 가지며 DRAM 어레이와 SRAM 어레이 사이에서 쌍방향의 전송 게이트를 가지는 CDRAM이 제안되어 왔다.
DRAM 어레이와 SRAM 어레이는 독립적으로 어드레스될 수 있다.
쌍방향 전송 게이트는 외부적으로 액세스될 수 있는 데이터 레지스터를 포함한다.
따라서, 그래픽 처리에도 적용할 수 있는 고기능의 CDRAM이 실현된다.
그러나, 그러한 CDRAM에 있어서, DRAM에서 쌍방향 전송 게이트로 데이터를 전송하는 경우 데이터로의 액세스가 금지된다.
따라서, 그러한 고기능의 CDRAM에서 여전히 개량의 여지가 있다.
반도체 기억장치를 고속으로 동작하기 위해, 시스템 클록신호등의 외부적으로 인가된 클록신호에 동기하여 반도체 기억장치를 작동한다(예를 들어, 하라의 미국 특허 번호 5,083,296호 참조).
선행 기술은 /RAS과 /CAS 등의 외부 제어신호의 왜곡에 기인하는 타이밍의 변동을 해결하기 위해 제공된다.
그러한 클록 동기형 반도체 기억장치는, 외부 클록신호가 활성화될 때, 외부 신호를 받는 입력버퍼의 출력을 확정한다.
따라서, 내부 클록신호를 활성화한 후에 내부 신호를 확정한 다음 내부 동작을 실행하기 때문에, 내부 동작의 개시 타이밍은 지연된다.
특히, 외부 클록신호로 고속 동작하는 이점이 손상된다.
따라서 본 발명의 목적은 고속으로 동작하는 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고속 데이터 처리 시스템을 구축할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 더욱 또 다른 목적은 외부 클록신호에 동기하여 가능한 한 빠른 타이밍으로 내부 클록신호를 확정할 수 있는 동기형 반도체 기억장치를 제공하는 것이다.
본 발명의 특별한 목적은 대기하지 않고 고속으로 액세스할 수 있는 클록 동기형 캐시 내장 반도체 기억장치를 제공하는 것이다.
본 발명에 의한 반도체 기억장치는 복수의 메모리셀을 가지는 메모리셀 어레이와, 메모리셀 어레이에서 동시에 선택된 복수의 메모리셀로부터의 데이터를 일시적으로 유지하기 위한 제1데이터 레지스터와, 제1데이터 레지스터에 의해 유지된 데이터를 받아서 저장하기 위한 제2데이터 레지스터와, 제2데이터 레지스터의 액세스의 부재와 데이터 전송지시에 응답하여, 제1데이터 레지스터에서 제2데이터 레지스터로의 데이터 전송을 실행하기 위한 전송수단을 포함한다.
본 발명에 의한 반도체 기억장치에 있어서, 제2데이터 레지스터의 데이터가 사용되지 않는 경우 제1데이터 레지스터로부터 제2데이터 레지스터로 데이터를 전송한다.
따라서, 데이터 전송 동작은 반도체 기억장치의 액세스에 역으로 영향을 주지 않으며, 고속 동작을 수행한다.
외부 처리장치는 반도체 기억장치내의 데이터 전송으로 인하여 대기 상태에 들어가지 않으며, 환언하면, 장치는 대기하지 않는 상태에서 동작할 수 있기 때문에, 고속 데이터 처리 시스템을 구축할 수 있다.
이하, 본 발명의 상기 목적, 특징, 태양 및 이점들은 첨부한 도면과 관련하는 본 발명의 상세한 설명으로부터 더욱 명백하게 될 것이다.
제1도는 본 발명의 일 실시예에 의한 CDRAM의 전체 구성을 표시하는 블록도이다.
제1도에서, CDRAM 400은 로우 및 칼럼의 매트릭스상으로 배열된 복수의 다이나믹 메모리셀을 포함하는 DRAM 어레이 102와, 로우와 칼럼의 매크릭스상으로 배열된 복수의 스태틱 메모리셀을 포함하는 SRAM 어레이 104와, DRAM 어레이 102와 SRAM 어레이 104 사이에서의 데이터 전송을 위한 데이터 전송회로 106를 포함한다.
CDRAM 400은 4비트 단위로 데이터의 입/출력을 행하는 구성을 가지며, 따라서 DRAM 어레이 102는 4개의 메모리 플레인(planes)을 포함한다.
DRAM 어레이 102의 4개의 메모리 플레인은 각각 4M 비트의 기억 용량을 구비하고, 한번에 입력되고 출력된 다른 데이터 비트에 대응한다.
동일하게, DRAM 어레이 104는 각각 4K 비트 기억 용량을 포함하는 4개의 메모리 플레인을 구비한다.
4개의 데이터 전송회로 106는 DRAM 어레이 102와 SRAM 어레이 104의 모든 플레인에서 데이터 전송을 행하기 위하여 2개의 메모리 플레인에 구비된다.
CDRAM 400은 외부에서 인가된 DRAM 어드레스 Ad0∼Ad11을 받고 내부 어드레스를 발생하는 DRAM 어드레스 버퍼 108와, DRAM 어드레스 버퍼 108로부터 내부 로우 어드레스 Row0∼Row11를 받고 DRAM 어레이 102에서 대응하는 행을 선택하는 로우 디코더 110와, DRAM 어드레스 버퍼 108로부터의 내부 칼럼 어드레스의 소정 비트나 칼럼 블럭 어드레스 Co14∼Co19를 받고, DRAM 어레이 102에서 복수의 칼럼(이 실시예에 있어서는 1개의 메모리 플레인에 16칼럼)을 동시에 선택하는 칼럼 블럭 디코더 112와, DRAM 어레이 102에서 선택된 메모리셀의 데이터를 검출하고 증폭하기 위한 센스 증폭기와, DRAM 어레이 102에서 선택된 메모리셀과 데이터 전송회로 106 사이에서의 데이터 전송을 위한 IO 컨트롤을 포함한다.
제1도를 보면, 센스 증폭기와 IO 컨트롤은 단일 블럭 114으로 표시된다.
로우 어드레스 신호와 칼럼 어드레스 신호는 복합되어 DRAM 어드레스 버퍼 108에 적용된다.
전송회로 106의 데이터의 마스크에의 마스크 데이터의 세트/리세트 및 데이터 전송모드를 설정하기 위한 코맨드로써는 4비트의 어드레스 신호 Ad0∼Ad3가 사용된다.
더욱이, CDRAM 400은 외부적으로 인가된 SRAM 어드레스 신호 As0∼As11을 받고 내부 어드레스 신호를 발생하는 SRAM 어드레스 버퍼 116와, SRAM 어드레스 버퍼 116로부터의 어드레스 신호 As4∼As11을 디코드하고 SRAM 어레이 104에서 대응하는 로우를 선택하는 로우 디코더 118와, SRAM 어드레스 버퍼 116로부터의 칼럼 어드레스 신호 As0∼As3를 디코드하고, SRAM 어레이 104에서 대응하는 칼럼을 선택하고, 데이터 전송회로 106에서 대응하는 전송 게이트를 선택하는 칼럼 디코더 120와, SRAM 어레이 104에서 선택된 메모리셀의 데이터를 검출하고 증폭하며 SRAM 어레이 104의 선택된 칼럼과 선택된 전송 게이트를 내부 데이터 버스 123에 접속하는 IO회로를 포함한다.
SRAM용 센스 증폭기와 IO회로는 블럭 122로써 표시된다.
SRAM 어레이 104는 1개의 행에 16비트를 포함한다.
SRAM 어레이 104에서, 선택된 1개의 행의 메모리셀이나 16비트의 메모리셀은 선택 상태로 된다.
전송회로 106는 1개의 메모리 플레인에 대하여 16개의 전송 게이트를 포함한다.
따라서, 데이터 전송은 DRAM 어레이 102에서 선택된 16비트의 메모리셀과 SRAM 어레이 104에서 선택된 1개의 행의 메모리셀 사이에서 하나의 메모리 플레인에서 데이터 전송회로 106을 통하여 수행된다.
더욱이, CDRAM 400에서, 하나의 메모리 플레인에서는 16비트에 대응하는 데이터가 전송되고, 합계 16비트에 대응하는 데이터가 전송된다.
DRAM 어레이 102에 대한 어드레스 신호 Ad0∼Ad11과 SRAM 104에 대한 어드레스 신호 As0∼As11를 독립적으로 제공하는 것에 의해서, DRAM 어레이 102의 임의의 위치의 데이터는 SRAM 어레이 104에 전송될 수 있거나, 임의의 맵핑(세트 조합 맵핑 방식, 전(全) 조합 맵핑 방식, 또는 직접 맵핑 방식)이 캐시 메모리의 적용에 따라서 용이하게 수행될 수 있다.
더욱이, CDRAM 400은 시스템 클록 등의 외부 클록신호 K와 칩 선택신호 CS#를 받는 K 버퍼/타이밍 회로 124와, 외부에서 인가된 마스크 컨트롤 신호 CMd에 따라서 K 버퍼/타이밍 회로 124로부터 발생된 내부 클록신호를 마스크하기 위한 클록 마스크 회로 126와, 클록 마스크 회로 128로부터의 클록신호에 동기하여 외부에서 인가된 컨트롤 신호 RAS#, CAS#, 및 DTD#를 받아서 각각의 신호의 상태에 따라서 필요한 제어신호를 발생하는 DRAM 컨트롤 회로 128를 포함한다.
각 외부 제어신호의 정의는 후에 설명한다.
더욱이 CDRAM 400은 제어신호 CMs#에 따라서 K 버퍼/타이밍 회로 124로부터의 내부 클록신호를 마스크하기 위한 마스크 회로 130와, 마스크 회로 132로부터의 내부 클록신호에 따라서 외부에서 인가된 제어신호, CC0#, CC1#, 및 WE#를 받고 제어신호의 상태를 조합하는 것에 의해서 필요한 제어신호를 발생하는 SRAM 제어회로 132와, 신호 DQC 및 G#에 응답하여 데이터를 입/출력하는 입/출력회로 135를 포함한다.
입/출력회로 135는 외부에서 인가된 데이터 DQ0∼DQ3와 마스크 데이터 M0∼M3(또는, 기록 데이터 D0∼D3)를 받는 딘(Din) 버퍼 434와, 마스크 데이터 M0∼M3에 따라서 딘 버퍼 434로부터 제공된 기록 데이터를 마스크하기 위한 마스크 회로 436와, 단자 DQ0∼DQ3(또는 Q0∼Q3)에 데이터를 출력하기 위한 메인 증폭 회로 438를 포함한다.
입/출력회로 135는 내부 데이터 버스 123를 통하여 블럭 122에 접속된다.
블럭 122은 전송회로 106나 SRAM 어레이 104로부터 1개의 전송 게이트(하나의 메모리 플레인에 대하여)나 1비트의 SRAM 메모리셀(하이의 메모리 플레인에 대하여)을 선택하고, 선택된 게이트나 셀을 내부 데이터 버스 123에 접속한다.
따라서, CDRAM 400에 의해서, SRAM 어레이 104가 외부에서 액세스될 수 있거나, 전송회로 106가 액세스될 수 있다.
DRAM 제어회로 128 및 SRAM 제어회로 132는 서로 독립적으로 동작한다.
따라서, SARM 어레이 104는 DRAM 어레이와 데이터 전송회로 106 사이에서의 데이터 전송시에 외부에서 액세스될 수 있다.
CDRAM 400은 데이터가 입/출력되는 방법을 변경할 수 있다.
가능한 배치로는, 입력 데이터(기록 데이터) D 및 출력 데이터 1가 별도의 핀단자를 통하여 전송되는 DQ 분리 배치와, 기록 데이터 D 및 판독 데이터(출력 데이터) Q가 동일한 핀단자를 통하여 전송되는 마스크 기록 모드가 있다.
기록 데이터는 데이터 입력 및 데이터 출력이 동일한 핀단자를 통하여 수행되는 마스크 기록 모드에서 마스크될 수 있다.
DQ 분리 배치에서 기록 데이터 D0∼D3을 받는 핀단자는 마스크 기록 모드에서 마스크 데이터 M0∼M3를 받기 위한 핀단자로써 사용된다.
핀단자의 설정은 표시되지 않은 커맨드 레지스터에 의해서 행해진다.
[외부 제어신호의 정의]
CDRAM 400은, 외부적으로 인가된 클록신호 K에 동기하여 모두 데이터와 외부 제어신호를 받아들인다.
어떠한 외부 제어신호도 펄스에서 부여된다.
수행되는 동작모드는 외부 클록신호 K의 상승에지에서 외부 제어신호의 조합에 의해서 결정된다.
외부 클록신호 G#만이 외부 클록신호 K와 비동기적으로 입력된다.
이제, 각각의 외부 제어신호를 설명한다.
[외부 클록신호 K]
외부 클록신호 K는 CDRAM 400의 기본적인 타이밍, 즉, 입력신호를 받아들이는 타이밍과 동작 클록 주파수를 결정한다.
외부 신호의 타이밍 파라미터(후에 설명하는 신호 G#을 제외)는 외부 클록신호 K의 하강에지나 상승에지에 따라서 규정된다.
[DRAM용 클록 마스크 CMd]
DRAM용 클록 마스크 CMd는 K 버퍼/타이밍 회로 124로부터 발생된 내부 DRAM 클록 신호의 전송을 제어한다.
DRAM 클록 마스크 CMd가 외부 클록신호 K의 상승에지에서 활성 상태에 있다면, 다음의 클록 사이클에 있어서 DRAM용의 내부 클록신호의 발생이 정지된다.
이러한 상태에 있어서, 제어신호를 받아들이는 동작은 다음의 사이클에서 DRAM부분에서 수행되지 않는다.
이는 DRAM부분의 전력 소비를 감소시킨다.
[로우 어드레스 스트로브 신호 RAS#]
로우 어드레스 스트로브 신호 RAS#는 외부 클록신호 K와 함께 사용되고(그때의 다른 신호 CMd, CAS#, DTD#의 상태에 의존) DRAM부분을 활성화한다.
특히, 로우 어드레스 스트로브 신호 RAS#는 DRAM 로우 어드레스 신호 Ad0∼Ad11의 래치, DRAM 어레이 102에서 로우의 선택, DRAM부분을 초기 상태로 설정하는 프리챠지 사이클의 개시, DRAM 어레이 102와 데이터 전송회로 106 사이에서의 데이터 전송, 오토 리프레시 사이클의 개시, DRAM NOP 사이클의 발생과, DRAM부분의 파워다운을 행하는데 사용된다.
따라서 로우 어드레스 스트로브 신호 RAS#는 DRAM부분에서 동작 사이클을 결정한다.
[칼럼 어드레스 스트로브 신호 CAS#]
칼럼 어드레스 스트로브 신호 CAS#는 외부 클록신호와 함께 사용되어 DRAM 칼럼 어드레스 신호를 래치한다.
로우 어드레스 스트로브 신호 RAS#가 DRAM 액세스 사이클에서 미리 부여된다면, 데이터 전송회로 106에서 DRAM 어레이 102로의 데이터 전송이나 DRAM 어레이 102에서 데이터 전송회로 106로의 데이터 전송은 다음에 부여된 칼럼 어드레스 스트로브 신호 CAS#와 함께 수행되며, 여기에서 방향의 데이터 전송은 제어신호 DTD#에 의해서 결정된다.
[데이터 전송지시신호 DTD#]
데이터 전송지시신호 DTD#는 DRAM 어레이 102와 데이터 전송회로 106 사이에서 데이터의 전송과 그의 방향을 결정한다.
로우 어드레스 스트로브 신호 RAS#가 이전의 사이클에서 로우 레벨인 경우와, 칼럼 어드레스 스트로브 신호 CAS#와 데이터 전송지시신호 DTD#의 양방이 외부 클록신호 K의 상승에지에서 로우 레벨인 경우, 데이터 전송회로 106에서 DRAM 어레이의 데이터의 전송을 행하는 DRAM 기록 전송 사이클이 수행된다.
데이터 전송지시신호 DTD#가 하이 레벨인 경우, DRAM 어레이로부터 데이터 전송회로 106로의 데이터 전송을 위한 DRAM 판독 전송 사이클이 수행된다.
로우 어드레스 스트로브 신호 RAS#에 동기하여 데이터 전송지시신호 DTD#가 로우 레벨로 낮아지는 경우, DRAM부는 프리챠지 모드로 들어간다.
프리챠지 사이클이 완성될 때까지는 DRAM부로의 어떠한 액세스 동작도 금지된다.
[DRAM의 Ad0∼Ad11용 어드레스 신호]
DRAM 어레이 102는 각각 4M 비트의 기억 용량을 포함하는 4개의 메모리 플레인을 포함한다.
하나의 DRAM 메모리 플레인은 4K 로우×64칼럼×16블럭의 배치를 갖는다.
1개의 블럭은 64칼럼을 포함한다.
DRAM 어드레스 신호 Ad0∼Ad11, DRAM 로우 어드레스 신호 및 DRAM 칼럼 어드레스 신호는 다중복합되어 부여된다.
외부 클록신호 K의 상승에지에서 로우 어드레스 스트로브 신호 RAS#가 로우 레벨이고 데이터 전송지시신호 DTD#가 하이 레벨인 경우, DRAM 어드레스 신호 Ad0∼Ad11는 로우 어드레스 신호로 받아들여지고, DRAM 어레이 102에서 대응하는 로우를 지정하는 내부 로우 어드레스 신호가 발생된다.
칼럼 어드레스 스트로브 신호 CAS#가 외부 클록신호 K의 상승에지에서 로우 레벨에 있는 경우에, DRAM 어드레스 신호 Ad0∼Ad9는 DRAM 어레이 102에서 16비트에 대응하는 메모리셀(16블럭의 각각으로부터 1비트;제1도에 있어서는 메모리 0∼15)을 지정하기 위한 블럭 어드레스로 사용된다.
[SRAM 클록 마스크 신호 CMs]
SRAM 클록 마스크 신호 CMs는 내부 SRAM 클록신호(K 버퍼/타이밍 회로 124로부터 발생된다)의 전송을 제어한다.
SRAM 클록 마스크 신호 CMs가 외부 클록신호 K의 상승에지시에 활성 상태에 있는 경우, 내부 SRAM 클록신호의 발생은 다음의 사이클에서 정지되며, SRAM부는 이전의 사이클의 상태를 유지한다.
SRAM 클록 마스크 신호 CMs는 동일한 입/출력 데이터를 복수의 클록 사이클상에 연속적으로 유지하기 위해서 사용되기도 한다.
[칩 선택신호 CS#]
칩 선택신호 CS#는 DRAM 제어회로 128와 SRAM 제어회로 132의 활성화/불활성화를 제어한다.
더욱이, 외부 제어신호 RAS#, CAS#, DTD#, CC0#, CC1# 및 WE#는 모두 외부 클록신호 K와 칩 선택신호 CS#에 응답하여 내부로 받아들여진다.
칩 선택신호 CS#가 불활성 상태에 대응하는 하이 레벨에 있는 경우, CDRAM은 비선택 상태에 있고, 내부 동작은 실행되지 않는다.
[기록 이네이블 신호 WE#]
기록 이네이블 신호 WE#는 SRAM부와 데이터 전송회로 106에의 데이터의 기록/판독 동작을 제어한다.
칩 선택신호 CS#가 외부 클록신호 K의 상승에지에서 로우 레벨의 활성 상태에 있으면, 데이터 전송회로 106로부터의 데이터 판독, SRAM 어레이 104로부터의 데이터 판독, 또는 데이터 전송회로 106에서 SRAM 어레이 104로의 데이터 전송이 하이 레벨의 기록 이네이블 신호 WE#와 함께 수행된다(아래에 설명된 제어신호 CC0#∼CC1#의 상태에 의존.)
기록 이네이블 신호 WE#가 로우 레벨인 경우, 데이터 전송회로 106로의 데이터 기록, SRAM 어레이 104의 선택된 메모리셀로의 데이터 기록, 또는 SRAM 어레이 104에서 데이터 전송회로 106로의 데이터 전송이 수행된다(이하 기술된 제어신호 CC0#∼CC1#에 의존).
[제어 클록신호 CC0#∼CC1#]
이러한 제어신호 CC0# 및 CC1#는 SRAM부와 데이터 전송회로 106로의 액세스를 제어한다.
칩 선택신호 CS#가 외부 클록신호 K의 상승에지에서 로우 레벨의 활성 상태에 있다면, 실행되는 동작모드는 제어 클록신호 CC0#∼CC1#의 상태에 따라서 결정된다.
[SRAM 어드레스 신호 As0∼As11]
SRMA 어레이 104는 각각 256개의 로우와 16개의 칼럼내에 배치된 메모리셀을 포함하는 4개의 메모리 플레인을 갖는다.
SRAM 어레이 104가 캐시 메모리로써 사용되는 경우, 캐시의 블럭 사이즈는 16×4(IO는 4비트에 대응한다)이다.
SRAM 어드레스 신호 As0∼As3가 1개의 캐시 블럭(1 로우)에 있어서 1비트를 선택하기 위한 블럭 어드레스로 사용되는 반면, SRAM 어드레스 신호 As4∼As11는 SRAM 어레이 104에서 로우를 선택하기 위한 로우 어드레스 신호로 사용된다.
[출력 이네이블 신호 G#]
출력 이네이블 신호 G#는 데이터 출력을 제어한다.
출력 이네이블 신호 G#는 외부 클록신호 K와 비동기적으로 인가된다.
출력 이네이블 신호 G#가 하이 레벨에 있는 경우, DQ 분리나 공통 DQ 핀 배치중의 하나에서, 출력은 하이 임피던스 상태로 된다.
출력 이네이블 신호 G#가 로우 레벨인 경우 데이터가 출력될 수 있다.
입/출력 DQ0∼DQ3는 공통 DQ 모드(마스크된 기록 모드)가 선택되는 경우에 CDRAM의 데이터가 된다.
외부 출력 데이터의 상태는 출력 이네이블 신호 G#에 의해서 제어된다.
데이터는 트랜스패런트(transparent) 모드, 래치 모드 및 레지스터 모드 중의 하나에서 출력된다.
트랜스패런트 출력 모드에서, 내부 데이터 버스 123상의 데이터는 메인 증폭기 438에 직접 전송된다.
칩 선택신호 CS#가 회부 클록신호 K의 상승에지에의 하이 레벨에 있는 경우, 디셀렉트 모드로 되고, 출력 하이 임피던스 상태로 된다.
동일하게, 출력 이네이블 신호 G#가 하이 레벨에 있는 경우, 출력 하이 임피던스 상태로 된다.
데이터가 출력될 수 있다면, 데이터의 판독은 외부 클록신호 K의 상승에 응답하여 사이클에서 수행된다.
레지스터 출력 모드에서, 데이터는 1개의 사이클에 의해서 지연되어 출력된다.
이러한 모드에서, 출력 레지스터는 내부 데이터 버스 123와 메인 증폭기 438 사이에 제공된다.
래치 출력 모드에서, 출력 래치회로는 내부 데이터 버스 123와 메인 증폭기 438 사이에 제공된다.
이러한 배치에서, 판독 데이터는 래치회로에서 래치되고 메인 증폭기를 통하여 출력된다.
내부 데이터 버스 123상에 무효 데이터가 나타나는 기간중에도, 무효 데이터는 외부에서 출력된다.
따라서, 출력 데이터를 받아들이도록 CPU 등의 외부 처리장치에 충분한 시간이 보장될 수 있다.
상술한 출력 모드는 커맨드 레지스터(도시않음)에 커맨드 데이터를 설정하는 것에 의해서 실행된다.
[입력 D0∼D3]
입력 D0∼D3은 DQ 분리 모드가 지정되는 경우에 입력 데이터를 표시한다.
데이터 전송회로 106에 데이터를 기록하기 위한 기록 버퍼 사이클에 있어서나 SRAM 어레이 104에 데이터를 기록하기 위한 기록 SRAM 모드에 있어서와 같은 데이터 기록시에 있어서, 입력 데이터 D0∼D3는 외부 클록신호 K의 상승에지시에 래치된다.
[마스크 이네이블 신호 M0∼M3]
마스크 이네이블 신호 M0∼M3는 공통 DQ 모드가 지정되는 경우에 이네이블된다.
마스크 이네이블 신호 M0∼M3는 입/출력 데이터 DQ0∼DQ3에 대응하고, 대응하는 DQ 비트에 마스크를 할지의 여부를 결정한다.
마스크 데이터의 설정은 외부 클록신호 K의 상승에지시에 마스크 이네이블 신호 M0∼M3의 상태에 따라서 결정된다.
마스크 이네이블 신호 M0∼M3에 따라서, SRAM 어레이나 전송회로에 데이터를 기록하기 위한 사이클에 있어서 소망하는 입력 데이터가 마스크될 수 있다.
제어신호의 상기 설명에서 명백히 보여지는 바와 같이, CDRAM 400에 있어서, DRAM부에 관련된 동작과 SRAM부에 관련된 동작은 분리하여 실행된다.
데이터는 데이터 전송회로 106에서/로부터 직접적으로 기록/판독될 수 있다.
따라서, DRAM부와 SRAM부를 독립적으로 구동하는 제어를 용이하게 하기 때문에, DRAM 페이지 모드와 같은 고속 모드를 사용하는 데이터 전송이 수행될 수 있고, 캐시 미스시의 액세스 타임이 단축될 수 있고, 버스트 모드가 수행될 수 있게 된다.
데이터 전송회로 106는 외부에서 직접적으로 액세스되기 때문에, DRAM 어레이 104에 기억된 데이터는 데이터 전송회로 106에 외부로부터 직접 액세스시에 역으로 영향받지 않기 때문에, 그래픽 데이터와 캐시 데이터(외부 처리장치에 의해서 사용되는 데이터, CPU)의 양방이 DRAM 어레이 102에서 기억될 수 있다.
제1도에서 데이터 전송회로 106는 16개의 전송 게이트를 포함한다는 것을 주목한다.
전송 게이트 각각은 DRAM 어레이 102에서 SRAM 어레이 104나 입/출력회로 135로 데이터를 전달하기 위한 판독 전송 버퍼 140와, SRAM 104이나 내부 데이터 버스 132의 기록 데이터를 기억하기 위한 임시 레지스터 142와, 임시 레지스터 142에 기억된 데이터를 DRAM 어레이 102에 전달하기 위한 기록 전송 버퍼 144와, 기록 전송 버퍼 144로부터 DRAM 어레이 102로의 데이터 전송을 마스크하기 위한 마스크 레지스터 146를 포함한다.
판독 전송 버퍼 140의 구성은 마스터 전송 버퍼와 슬레이브 전송 버퍼를 후에 상세히 설명할 것이다.
제2도는 제1도에 표시된 CDRAM의 기능적인 구성을 표시하는 도면이다.
제2도에 있어서, DRAM 어레이 102는 4K 로우×64칼럼×16블럭×4(IO)의 배치를 포함한다.
1개의 블럭에 있어서는 64칼럼의 DRAM 비트선쌍의 배치되어 있고, 그의 한개의 칼럼이 선택된다.
SRAM 어레이 104는 256로우×16칼럼×4(IO)비트의 배치를 갖는다.
SRAM 어레이 104에서 하나의 로우(합계 4개의 로우)가 선택되고, 선택된 하나의 로우에 있어서의 16비트의 메모리셀과 DRAM 어레이 102에서 선택된 16비트(각각의 블럭으로부터 1비트) 사이에서 동시에 데이터 전송을 실행할 수 있다.
데이터 전송회로 106는 DRAM 어레이 102로부터 데이터를 받아서 SRAM 어레이 104나 IO(입/출력)에 데이터를 전송하기 위한 판독 데이터 전송 버퍼 DTBR(16비트×4(IO))와, SRAM 어레이 104나 입/출력회로 135로부터 데이터를 받아서 수신된 데이터를 DRAM 어레이 102에 전달하기 위한 기록 데이터 전송 버퍼 DTBW(16비트×4(IO))를 포함한다.
기록 데이터 전송 버퍼 DTBW와 판독 데이터 전송 버퍼 DTBR의 구제적인 구성은 후에 상세히 설명한다.
제2도에 있어서, 데이터는 판독 데이터 전송 버퍼 DTBR로부터 기록 데이터 전송 버퍼 DTBW로 칼럼 디코더 120을 통하여 전송되도록 표시된다.
이는 후에 설명되는 것처럼 판독 데이터 전송 버퍼 DTBR에 기억된 16×4의 데이터를 기록 데이터 전송 버퍼 DTBW에 직접 전달하기 위한 동작모드에 대응한다.
칼럼 디코더 120는 판독 데이터 전송 버퍼 DTBR(16비트×4(IO))로부터 4비트(16비트당 1비트)를 선택하고, 선택된 4비트의 데이터를 입/출력회로 135를 통하여 데이터 입/출력핀 DQ에 전달한다.
제2도에 있어서, 데이터 입/출력 단자 DQ는 기록 데이터와 판독 데이터의 양방을 입력/출력하기 위한 공통 DQ 배치로 표시된다.
칼럼 디코더 120는 SRAM 어레이 104에/로부터 데이터를 기록/판독하기 위한 동작모드에서 SRAM 어레이 104에서 4비트의 메모리셀을 선택한다.
칼럼 디코더 120 역시 전송회로 106에 외부로부터 인가된 데이터를 직접 기록할때에 기록 데이터 전송 버퍼 DTBW로부터 4개의 전송 게이트를 선택하고 선택된 전송 게이트와 입/출력회로 135를 접속한다.
DRAM 제어회로 128(제1도 참조)는 DRAM 어레이 102로부터 판독 데이터 전송 버퍼 DTBR로의 데이터 전송과, 기록 데이터 전송 버퍼 DTBW로부터 DRAM 어레이 102로의 데이터 전송을 제어한다.
SRAM 제어회로 132(제1도 참조)는 SRAM 어레이 104로부터 데이터 입/출력 단자 DQ로의 데이터 기록, 데이터 입/출력 단자 DQ로부터 SRAM 어레이 104로의 데이터 기록, 판독 데이터 전송 버퍼 DTBR로부터 SRAM 어레이 104로의 데이터 전송, SRAM 어레이 104로부터 기록 데이터 전송 버퍼 DTBW로의 데이터 전송, 기록 데이터 전송 버퍼 DTBW로부터 데이터 입/출력 단자 DQ로의 데이터 기록, 판독 데이터 전송 버퍼 DTBR로부터 데이터 입/출력 단자 DQ로의 데이터 판독, 및 데이터 입/출력 단자 DQ에 부여된 데이터의 SRAM 어레이 104와 기록 데이터 전송 버퍼 DTWB로의 기록을 제어한다.
[외부 제어신호의 논리]
제3도는 본 발명의 일실시예의 외부 제어신호의 상태에 대응하여 실행되는 동작을 표시하는 테이블이다.
[비동작]
칩 선택신호 CS#가 하이 레벨에 있는 경우, 출력은 하이 임피던스 상태로 되고, SRAM부는 비 동작모드 NOP가 된다.
비 동작모드 NOP에서, SRAM부는 이전의 상태를 유지한다.
각각의 클록 사이클에 대하여 동작하는 SRAM부는 프리챠지 상태나, 비선택 상태를 유지한다.
[SRAM 파워 다운 모드]
SRAM 클록 마스크 신호 CMs#가 로우 레벨에 있는 경우, SRAM 파워 다운 모드 SPD가 지정된다.
이러한 모드에 있어서, SRAM의 클록신호 전송은 금지되고, SRAM부는 이전의 사이클 상태를 유지한다.
따라서, 데이터 출력부에 있어서, 이전의 사이클 상태가 유지되고, 출력 데이터가 이전의 사이클에서 출력된다면, 연속적으로 출력되는 데이터, 즉, 데이터 정지 상태로 된다.
[디-셀렉트 SRAM 모드]
제어 클록신호 CC0# 및 CC1#의 양방이 하이 레벨에 있는 경우, 디-셀렉트 SRAM 모드 DES가 지정되고, 출력은 하이 임피던스 상태로 된다.
내부 동작이 수행된다.
이러한 상태에 있어서, 출력 임피던스를 제어하기 위한 DQ 제어신호 DQC의 상태는 임의적이다.
칩 선택신호 CS# 및 클록 마스크 신호 CMs#는 로우 레벨과 하이 레벨에 각각 설정된다는 것을 주목하자.
이하, 설명에서, 달리 특정하지 않으면 이러한 상태가 만족된다.
[SRAM 판독 모드]
제어 클록신호 CC1#가 로우 레벨에 설정되고, 제어 클록신호 CC0# 및 기록 이네이블 신호 WE#가 하이 레벨에 설정되는 경우, SRAM 판독 모드 SR가 지정된다.
메모리셀은 SRAM 어레이에서 선택되고, 선택된 메모리셀의 데이터는 판독을 위해 지정된다.
DQ 제어신호 DQC가 하이 레벨에 있는 경우, SRAM 어레이에 있어서 선택된 메모리셀로부터 판독된 데이터는 출력 데이터 Dout로써 출력된다.
DQ 제어신호 DQC가 로우 레벨에 있는 경우, 메인 증폭기 회로 438는 동작하지 않으며, 디-셀렉트 SRAM 모드와 동일한 상태로 된다.
[SRAM 기록 모드]
제어 클록신호 CC0#가 하이 레벨에 설정되고, 제어 클록신호 CC1# 및 기록 이네이블 신호 WE#가 로우 레벨에 설정되는 경우, SRAM 기록 모드 SW가 지정된다.
DQ 제어신호 DQC가 하이 레벨에 있는 경우, 이때 부여된 외부 데이터가 받아들여지고 내부 기록 데이터가 생성된다.
생성된 내부 기록 데이터는 이때 부여된 SRAM 어드레스 As0∼As11에 의해 선택된 SRAM 어레이 104내의 메모리셀에 기록된다.
DQ 제어신호 DQC에 의한 제어보다는, 기록 모드의 지정의 결과에 따라서 이러한 SRAM 기록 모드 SW에서 동작중에 출력 Dout는 하이 임피던스 상태로 된다.
[버퍼 판독 전송모드]
제어 클록신호 CC0# 및 DQ 제어신호 DQC의 양방이 로우 레벨에 설정되고 제어 클록신호 CC1# 및 기록 이네이블 신호 WE#가 하이 레벨에 설정되는 경우, 버퍼 판독 전송모드 BRT가 지정된다.
판독 데이터 전송 버퍼회로 DTBR로부터 SRAM 어레이에 전송된 데이터가 잘못 출력되는 것을 방지하기 위하여, DQ 제어신호 DQC는 로우 레벨에 설정되어 하이 임피던스 상태를 설정한다.
버퍼 판독 전송모드 BRT에 있어서, 판독 데이터 전송 버퍼회로 DTBR에서 래치된 데이터는 SRAM 어레이에 동시에 전송된다.
전송 동작중, SRAM 어드레스 신호 As4∼As11는 SRAM 로우 어드레스 신호로 사용되어 로우 선택 동작을 실행한다.
여기에서, 제2도의 유즈는 그 안에 래치된 데이터의 이용을 나타낸다.
격납/유즈 SMS 데이터가 격납되어 사용되는 것을 의미한다.
[버퍼 기록 전송모드]
제어 클록신호 CC1#가 하이 레벨에 설정되고, 제어 클록신호 CC0#, 기록 이네이블 신호 WE# 및 DQ 제어신호 DQC가 로우 레벨에 설정되는 경우, 버퍼 판독 전송 모드 BRT가 지정된다.
이러한 모드에 있어서, SRAM 어레이 104로부터 기록 데이터 전송 버퍼회로 DTBW로 데이터가 전송된다.
기록 데이터 전송 버퍼회로 DTBW와 마스크 레지스트 회로(146a)의 양방은 일시적인 2단의 래치의 배열을 가지는 래치회로를 포함한다.
이러한 버퍼 기록 전송모드 BWT에 있어서, 기록 데이터 전송 버퍼회로에 포함된 일시적인 래치는 SRAM 어레이 104로부터의 데이터를 기억한다.
동시에, 마스크 레지스터 회로에 있어서, 임시 마스크 레지스트의 마스크 데이터는 SRAM 어레이 104로부터 DRAM 어레이에 전송된 모든 데이터를 전송하도록 모두 리세트된다.
SRAM 어드레스 신호 As4∼As11가 SRAM 로우 어드레스 신호로써 받아들여지고 SRAM 어레이 104에 있어서의 로우 선택 동작이 실행된다.
이렇게 선택된 하나의 로우의 16비트의 메모리셀의 데이터는 기록 데이터 전송 버퍼회로 DTWB에 전송된다.
[버퍼 판독 전송 및 판독 모드]
제어 클록신호 CC0#가 로우 레벨에 설정되고, 클록신호 CC1#, 기록 이네이블 신호 WE# 및 DQ 제어신호 DQC가 하이 레벨에 설정되는 경우, 버퍼 판독 전송 및 기록 모드 BRTR가 지정된다.
이러한 모드에 있어서, 판독 데이터 전송 버퍼회로 DTBR에 기억된 데이터는 SRAM 어레이에 전송되고 데이터는 외부에 출력된다.
데이터는 판독 데이터 전송 버퍼회로 DTBR에서 SRAM 어레이의 메모리셀로 전송된다.
하나의 전송 게이트는 판독 데이터 전송 버퍼회로 DTBR에서 16개의 전송 게이트(하나의 메모리 플레인이나 하나의 입/출력 단자 DQ용)로부터 선택되고, 선택된 전송 게이트의 데이터가 출력된다.
따라서, 이러한 동작모드에 있어서, SRAM 어드레스 신호 As0∼As11가 모두 이용된다.
버퍼 판독 전송모드 BRT와 버퍼 판독 및 판독 모드 BRTR는 DQ 제어신호 DQC의 상태에서 약간 다르다.
[버퍼 기록 전송 및 기록 모드]
제어 클록신호 CC0#와 기록 이네이블 신호 WE#의 양방이 로우 레벨에 설정되고, 제어 클록신호 CC1# 및 DQ 제어신호 DQC가 하이 레벨에 설정되는 경우, 버퍼 기록 전송 및 기록 모드 BWTW가 지정된다.
모드 BWTW에 있어서, 외부에서 인가된 기록 데이터는 SRAM 어레이의 대응하는 메모리셀에 기록되고, 데이터 기록을 받는 메모리셀을 포함하는 하나의 로우의 메모리셀의 데이터는 기록 데이터 전송 버퍼회로 DTBW에 전송된다.
마스크 레지스터의 마스크 데이터는 모두 리세트된다.
버퍼 기록 전송 및 기록 모드 BWTW의 동작 중, DQ 제어신호 DQC를 로우 레벨에 설정하면, 버퍼 기록 전송 동작만이 제공된다.
[버퍼 판독 모드]
제어 클록신호 CC0# 및 CC1#의 양방이 로우 레벨에 설정되고, 기록 이네이블 신호 WE# 및 DQ 제어신호 DQC가 하이 레벨에 설정되는 경우, 버퍼 판독 모드 BR가 지정된다.
버퍼 판독 모드 BR의 동작중에서, 하나의 전송 게이트(하나의 데이터 입/출력 단자용)는 SRAM 어드레스 As0∼As3에 의한 판독 데이터 전송 버퍼회로 DTBR에서 선택되고, 선택된 전송 게이트에 의해서 래치된 데이터가 출력된다.
이러한 동작모드에 있어서, DQ 제어신호 DQC를 로우 레벨에 설정하면 데이터 판독이 없는 디-셀렉트 SRAM 모드 동작이 제공된다.
[버퍼 기록 모드]
제어 클록신호 CC0# 및 CC1와 기록 이네이블 신호 WE가 로우 레벨에 설정되고, DQ 제어신호 DQC가 하이 레벨에 설정되는 경우, 버퍼 기록 모드 BW가 지정된다.
이러한 경우에, 기록 데이터 전송 버퍼회로 DTBW의 전송 게이트(데이터 레지스터)는 SRAM 어드레스 신호 As0∼As3에 의해서 선택되고, 외부에 인가된 데이터는 선택된 데이터 레지스터에 기록된다.
이러한 동작모드에 있어서, 기록 데이터 전송 버퍼회로 DTBW에서, 데이터가 기록되는 레지스터에 대응하는 마스크 데이터만이 리세트된다.
제3도에 표시된 테이블에서, DRAM 어레이의 동작에 관련된 제어신호 및 DRAM 어드레스의 상태는 표시되지 않는다.
SRAM부분의 구동과 DRAM부분의 구동은 독립적으로 실행된다.
따라서, 제3도에 표시된 테이블에서, DRAM 어레이의 동작과 연관된 제어신호와 DRAM 어드레스 신호의 상태는 임의적이다.
제4도는 DRAM부에 인가된 제어신호의 상태와 그에 대응하여 실현된 동작모드를 표시하는 테이블이다.
제4도에서, DRAM부의 동작은 SRAM 어레이부의 동작 및 데이터 입/출력과 무관하다.
더욱이, SRAM부에 관련된 제어신호 CC0#, CC1#, WE# 및 DQC의 상태는 임의적이며, 따라서 이러한 제어신호의 상태가 표시되지 않는다.
[DRAM 파워 다운 모드]
DRAM 클록 마스크 신호 CMd#가 이전의 사이클에서 로우 레벨에 있는 경우, DRAM 어레이는 DRAM 파워 다운 모드 DPD에 들어간다.
이러한 모드에서, 이전의 사이클에서 지정된 상태가 유지된다(내부 클록신호가 전송되지 않기 때문에).
칩 선택신호 CS#는 SRAM부와 DRAM부가 새로운 동작 상태(모드)에 설정되는 것을 방지하도록 사용된다.
활성 상태에서, 칩 선택신호 CS#가 하이 레벨에 설정된다면, DRAM은 어떠한 새로운 동작을 만들지 않을 것이다.
칩 선택신호 CS#에 관하여, 불활성 상태에서 하이 레벨에 있는 칩 선택신호 CS#가 DRAM 제어회로 128와 SRAM 제어회로 132의 양방에 부여되지 않는 구성이 사용된다.
이러한 상태에서, DRAM부와 SRAM부는 이전의 사이클의 상태를 유지한다.
칩 선택신호 CS#가 하이 레벨에 있을 때, SRAM부가 리세트되고 출력 하이 임피던스 상태로 되고, DRAM부는 이전의 사이클에서 지정된 동작을 계속적으로 실행하는 구성을 택일적으로 사용할 수 있다.
[DRAM 비 동작모드]
칩 선택신호 CS#는 로우 레벨에 설정되고(동작의 뒤따르는 설명은 이러한 조건을 따른다), 이전의 클록 사이클에 있어서 마스크 신호 CMd가 하이 레벨에 있고(다음에 설명에 역시 부여된 이러한 조건), 어드레스 스트로브 신호 RAS#와 칼럼 어드레스 스트로브 신호 CAS#의 양방이 하이 레벨에 있는 경우, DRAM 비 동작모드(DNOP)가 지정된다.
이러한 모드에서, DRAM 어레이는 이전의 사이클 상태를 유지하고, 새로운 동작모드에 들어가지 않는다.
DRAM 비 동작모드 DNOP를 사용하여 DRAM부가 새로운 동작모드에 들어가는 것을 방지한다.
어떠한 동작모드가 이전의 사이클에서 지정되고, DRAM 비 동작모드 DNOP가 지정되는 경우, 이전의 사이클에서 지정된 동작은 내부에서 계속적으로 실행된다.
[DRAM 판독 전송모드]
로우 어드레스 스트로브 신호 RAS#와 데이터 전송지시신호 DTD#의 양방이 하이 레벨에 설정되고, 칼럼 어드레스 스트로브 신호 CAS#가 로우 레벨에 설정되는 경우, DRAM 판독 전송모드 DRT가 지정된다.
DRAM 판독 전송모드 DRT에 있어서, DRAM 어레이 102에서, 메모리셀 블럭(16비트의 메모리셀)은 블럭 디코더 112에 의해서 선택되고, 선택된 칼럼 블럭(16비트의 메모리셀)의 데이터는 판독 데이터 전송 버퍼회로 DTBR에 전송된다.
[DRAM 활성모드]
로우 어드레스 스트로브 신호 RAS#가 로우 레벨에 설정되고, 칼럼 어드레스 스트로브 신호 CAS#와 데이터 전송지시신호 DTD#의 양방이 하이 레벨에 설정되는 경우, DRAM 활성 모드 ACT가 지정된다.
이러한 모드에서, 동시에 부여된 어드레스 신호 Ad0∼Ad11는 DRAM 로우 어드레스 신호로 받아들여지고, 로우 선택 동작은 로우 어드레스 신호에 따라서 DRAM 어레이 102에서 수행된다.
DRAM 활성 모드 ACT가 지정되는 경우, 후에 설명되는 DRAM 프리챠지 모드가 지정될 때까지 로우 선택 상태가 유지된다.
DRAM 활성 모드 ACT를 효과적으로 이용하는 것에 의해, DRAM의 센스 증폭기가 데이터 래치상태가 되도록 하고, 페이지 모드를 활용하는 데이터 전송이 실행된다.
[DRAM 프리챠지 모드]
로우 어드레스 스트로브 신호 RAS#와 데이터 전송지시신호 DTD#의 양방이 로우 레벨에 설정되고, 칼럼 어드레스 스트로브 신호 CAS#가 하이 레벨에 설정되는 경우, DRAM 프리챠지 모드 PCG가 지정된다.
이러한 모드에서, DRAM 어레이의 선택 워드선은 비선택 상태로 이행하고, DRAM은 초기 상태(대기 상태)로 복귀한다.
상이한 로우가 DRAM 어레이에서 선택되는 경우, DRAM 프리챠지 모드 PCG의 실행이 DRAM 활성모드 ACT와 다음의 DRAM 활성 모드 ACT 사이에서 요구된다.
[오토 리프레시 모드]
어드레스 스트로브 신호 RAS# 및 CAS#의 양방이 로우 레벨에 설정되고, 데이터 전송지시신호 DTD#가 하이 레벨에 설정되는 경우, DRAM부는 오토 리프레시 모드 ARF로 들어간다.
이러한 모드에서, CDRAM 내부에 설치된 어드레스 카운터(제1도에 표시되지 않음)는 메모리셀의 데이터가 리프레시되는 것에 의하여, 리프레시 어드레스를 발생한다.
오토 리프레시 모드를 완료하기 위하여, DRAM 프리챠지 모드 PCG가 수행되어야만 한다.
[기록 데이터 전송 버퍼회로에서 DRAM 어레이로의 데이터 전송 동작모드]
기록 데이터 전송 버퍼회로 DTBW로부터 DRAM 어레이로의 데이터 전송에는 4종류가 있다.
기록 데이터 전송 버퍼회로 DTBW에서 DRAM 어레이로의 데이터 전송 동작은 로우 어드레스 스트로브 신호 RAS#를 하이 레벨에 설정하고, 칼럼 어드레스 스트로브 신호 CAS#와 데이터 전송지시신호 DTD의 양방을 로우 레벨에 설정하는 것에 의해서 지정된다.
이러한 상태에서, 동시에 인가된 어드레스 신호 Ad4∼Ad9는 블럭 디코더 112(제1도에 표시)에 부여되고, DRAM 어레이에서 선택된 칼럼 블록(16비트의 메모리셀)에 대응하는 데이터가 전송된다.
4개의 데이터 전송모드중의 하나를 실행하는 것을 칼럼 어드레스 스트로브 신호 CAS#가 로우 레벨에 설정될 때, 즉 기록 데이터 전송모드가 지정될 때 부여된 어드레스 신호 Ad0∼Ad3에 응답하여 결정된다.
어드레스 신호 Ad4∼Ad11는 데이터 전송시에 필요하다.
잔류하는 하위 어드레스 신호 Ad0∼Ad3는 메모리셀 선택에 사용되지 않기 때문에, 이러한 미사용 어드레스 신호는 기록 데이터 모드를 지정하기 위한 커맨드로써 사용된다.
[DRAM 기록 전송 1모드]
DRAM 기록 데이터 전송 커맨드(신호 RAS#를 하이 레벨에, 그리고 신호 CAS#를 로우 레벨에 설정)와 동시에 부여된 어드레스 신호 Ad0과 Ad1를 0에 설정하는 것에 의해 모드 DWT1를 지정한다.
모드 DWT1에 있어서, 임시 레지스터로부터의 데이터는 기록 데이터 전송 버퍼 DTBW에 격납되고, 격납된 데이터는 DRAM 어레이에 전송된다.
기록 데이터 전송 버퍼회로 DTBW의 임시 레지스터(Tm)에서 데이터 전송 버퍼 DTBW로의 데이터 전송에 동기하여, 임시 레지스터(Tm)로부터의 마스크 데이터는 전송 마스크 회로에서 마스크 레지스터에 전송되고 상기 전송은 마스크된다.
이러한 모드 DWT1에서, 데이터 전송이 완료된 후에. 임시 레지스터의 마스크 데이터는 세트 상태(데이터 전송을 마스크하기 위한 상태:이는 데이터가 버퍼 기록 모드에서 기록될 때, DRAM 어레이의 필요한 데이터만을 기록하고 마스크를 리세트하기 위한 것이다)로 된다.
[DRAM 기록 전송 1/판독 모드]
기록 데이터 전송 커맨드와 동시에 인가된 어드레스 신호 Ad0과 Ad1를 1과 0에 각각 설정하는 것에 의해서 모드 DWT1R를 지정한다.
모드 DWT1R에 있어서, 기록 데이터 전송 버퍼회로 DTBW의 데이터는 선택된 칼럼 블럭(16비트의 메모리셀)에 전송되고, 선택된 칼럼 블럭에 있어서 메모리셀의 데이터는 판독 데이터 전송 버퍼회로 DTBR에 전송된다.
따라서, 캐시 미스 기록 동작중에, 동일한 칼럼 블럭이 다음에 지정된다면, 데이터 판독은 판독 데이터 전송 버퍼회로로부터 수행될 수 있고, 판독 데이터 전송 버퍼회로 DTBR로부터 SRAM 어레이 104에 데이터를 기록하는 것에 의해서 액세스가 미스된 SRAM 104내의 내용을 다시 기록할 수 있기 때문에, 캐시 미스시에 패널티를 감소시킬 수 있다.
[DRAM 기록 전송 2/판독 모드]
칼럼 어드레스 신호 Ad0∼Ad1를 0과 1에 각각 설정하는 것에 의해서 모드 DWT2가 지정된다.
동작모드 DWT2에서, 기록 데이터 전송 버퍼회로 DTBW로부터 DRAM 어레이내의 선택된 칼럼 블럭으로 데이터가 전송된다.
이러한 경우에 있어서, 기록 데이터 전송 회로 DTBW에서, 임시 레지스터로부터 기록 데이터 전송 버퍼로 데이터가 전송되지 않는다.
이는 마스크 레지스터에도 인가된다.
기록 데이터 전송 버퍼회로 DTBW에 있어서, DRAM 어레이에 데이터를 실질적으로 전송하는 임시 레지스터와 버퍼 레지스터는 분리된다.
DRAM 기록 전송 2모드 ETW2를 반복적으로 수행하는 것에 의해서 동일한 데이터를 DRAM 어레이에 전송한다.
DRAM 어레이 102에 있어서, 칼럼 블럭이 페이지 모드에서 선택되는 경우, DRAM 어레이내의 내용은 고속으로 동일한 데이터로 재기록될 수 있다.
특히, 소위 그래픽 처리용도에 있어서 영역 채움(페이팅 아웃)을 고속으로 달성할 수 있다.
[DRAM 기록 전송 2/판독 모드]
기록 전송 커맨드와 동시에 부여된 어드레스 신호 Ad0와 Ad1를 1에 설정하는 것에 의해서 모드 DWT2R를 지정한다.
전송 동작모드 DWT2에 있어서, DRAM 기록 전송 2모드의 동작에 더하여, DRAM 어레이에서 선택된 칼럼 블럭의 데이터는 판독 데이터 전송 버퍼회로 DTBR에 전송된다.
이러한 동작모드 DWT2R에 있어서, 영역 채움이 고속으로 실행될 수 있다.
[제어회로]
제5도는 제1도에 표시된 DRAM 제어회로와 마스크 회로의 구성을 개략적으로 표시하는 도면이다.
상기 구성을 후에 상세히 설명한다.
제5도에 있어서, K 버퍼/타이밍 회로 124는 외부 클록신호 K를 받아 내부 클록 신호 Ki를 생성하는 K 버퍼 203을 포함하고, 내부 클록신호 Ki에 동기하여 칩 선택신호 CS#를 받고 내부 칩 선택신호 CS를 생성하는 CS 버퍼 201를 포함한다.
K 버퍼/타이밍 회로 124는 K 버퍼 203로부터 출력된 외부 클록신호 Ki와 비동기적으로 동작하여, 칩 선택신호 CS#가 활성 레벨(로우 레벨)에 있을 때 K 버퍼 203로부터 출력된 내부 클록신호 Ki를 전송하도록 구성될 수 있다.
마스크 회로 126는 DRAM 클록 마스크 신호 CMd를 K 버퍼 203로부터의 내부 클록신호 Ki의 하나의 클록 사이클만을 지연하는 시프트(shift) 레지스터 202와, 지연된 클록 마스크 신호 CMdR에 따라서 내부 클록신호 Ki를 통과하기 위한 게이트 회로 204를 포함한다.
게이트 회로 204에 대해서는, n채널 MOS(insulating gate type field effect) 트랜지스터로 형성된 구성이 일예로써 표시되어 있다.
클록 사이클에 있어서, 클록 마스크 신호 CMd가 로우 레벨의 비활성 상태로 설정되는 경우, 내부 클록신호 Ki의 전송은 다음의 클록 사이클에서 금지되며, 따라서 DRAM 클록신호 DK의 발생이 정지된다.
DRAM 제어회로 128는 게이트 회로 204로부터 전송된 클록신호 DK에 동기하여 동작한다.
DRAM 제어회로 128는 로우 어드레스 스트로브 신호 RAS#로부터 내부 로우 어드레스 스트로브 신호 RAS를 발생하는 RAS 버퍼 206과, 칼럼 어드레스 스트로브 신호 CAS#로부터 내부 칼럼 어드레스 스트로브 신호 CAS를 발생하는 CAS 버퍼 208와, 데이터 전송지시신호 DTD#로부터 내부 전송지시신호 DTD를 발생하는 DTD 버퍼 210와, DRAM 클록신호 DK의 상승에지에서 버퍼 206,108로부터의 신호 RAS, CAS 및 DTD의 상태를 조합하는 것에 의해 지정된 동작모드를 판정하고 판정 결과에 따라서 제어신호를 발생하는 DRAM 제어신호 발생회로 212를 포함한다.
DRAM 제어신호 발생회로 212는 버퍼 201로부터의 칩 선택신호 CS#에 응답하여 활성화된다.
칩 선택신호 CS#가 하이 레벨의 비활성 상태에 있을 경우, DRAM 제어신호 발생회로 212는 동작모드를 판정하지 않으며 비 동작모드와 동일한 상태로 된다.
버퍼 206,208 및 210은 클록신호 DK의 상승에지시에 부여된 신호를 받아들여 래치하고 내부 제어신호를 발생한다.
DRAM 제어신호 발생회로 212 역시 DRAM 클록신호 DK에 따라서 데이터 전송시에 필요한 레이턴시 기간을 감시한다.
DRAM 제어신호 발생회로 212는 데이터 전송회로(판독 데이터 전송 버퍼회로와 기록 데이터 전송 버퍼회로)와 DRAM 어레이 사이의 데이터 전송과 DRAM 어레이부의 구동에 필요한 다양한 제어신호를 발생한다.
전송회로의 동작을 제어하기 위한 전송 제어신호 øDT와, DRAM 어레이에 있어서 로우 선택 동작등의 신호에 RAS에 관련된 회로의 동작을 제어하는 RAS 회로 제어신호 øRA와, CAS 회로의 동작(칼럼 선택)에 관련된 회로부의 동작을 제어하기 위한 제어신호 øCA는 그러한 신호들의 일예로써 표시된다.
어드레스 버퍼 108는 DRAM 클록신호 DK와 RAS 회로 제어신호 øRA에 응답하여 외부 DRAM 어드레스 신호 Ad(Ad0∼Ad11)를 래치하고 DRAM 로우 어드레스 신호 Adr를 발생하는 로우 버퍼 214와, DRAM 클록신호 DK와 CAS 회로 제어신호 øCA에 응답하여 DRAM 어드레스 신호 Ad를 래치하고 DRAM 칼럼 어드레스 신호 Adc를 발생하는 칼럼 버퍼 216를 포함한다.
로우 어드레스 신호 Adr은 제1도에 표시된 로우 디코더 110에 부여되고, 칼럼 버퍼 216로부터의 칼럼 어드레스 신호 Adc의 좀더 상위의 비트(Ad4∼Ad9)는 제1도에 표시된 칼럼 블럭 디코더 112에 부여된다.
제6도는 SRAM 제어회로부의 구성을 표시하는 도면이다.
제6도는 입/출력회로 135의 메인 증폭기 438의 부분만을 표시한다.
Din 버퍼와 마스크 회로 436의 구성은 표시되지 않는다.
마스크 회로 130는 K 버퍼/타이밍 회로 124로부터의 내부 클록신호 Ki와 동기하여 동작하고 1클록 사이클의 기간정도 SRAM 클록 마스크 신호를 지연하는 시프트 레지스터 152와, 시프트 레지스터 152의 출력 CMsR에 근거하여 내부 클록신호 Ki를 통과하는 게이트 회로 164를 포함한다.
게이트 회로 164는 예를 들어 n채널 MOS 트랜지스터의 전송게이트로 형성된다.
클록 마스크 신호 CMs가 로우 레벨에 있을 경우, 게이트 회로 164는 내부 클록신호 Ki의 전달을 금지한다.
게이트 회로 164는 논리 게이트를 사용하여 형성될 수도 있다.
SRAM 클록신호 SK는 마스크 회로 130로부터 발생된다.
SRAM 제어회로 132는 SRAM 클록신호 SK에 응답하여 기록 이네이블 신호 WE#를 래치하는 WE 버퍼 156와, SRAM 클록신호 SK에 응답하여 제어신호 CC0# 및 CC1#를 래치하는 버퍼 158 및 160를 포함한다.
이들 버퍼 156,158 및 160는 내부 클록신호 SK의 상승에지와 동기하여 그에 부여된 외부 클록신호를 래치한다.
SRAM 제어회로 132는 CS 버퍼 201로부터의 칩 선택신호 CS에 응답하여 활성화되고, SRAM 마스크 클록신호 SK에 의해서 규정된 타이밍에서 버퍼 156,158 및 160로부터 부여된 제어신호 WE, CC0 및 CC1를 수신하고, 그들의 상태의 조합에 의해서 지정된 동작모드를 판정하고, 판정 결과에 따라 필요한 제어신호를 발생하는 제어신호 발생회로 166를 부가하여 구비한다.
제어신호 발생회로 166는 데이터 전송회로를 구동하기 위한 데이터 전송 제어신호와 SRAM 어레이 104를 구동하기 위한 SRAM 구동 제어신호를 발생한다.
SRAM 어레이와 데이터 전송회로 사이의 데이터 전송중에, 데이터를 확실하게 전송하기 위해서, 전송의 기간은 SRAM 클록신호 SK에 의해서 규정된다.
출력 이네이블 신호 G#를 수신하는 G 버퍼 162 역시 클록신호 SK와 비동기적으로 동작한다.
DQ 제어신호 DQC를 수신하는 DQC 버퍼 163 역시 클록신호 CK와 비동기적으로 동작하는 것처럼 표시된다.
SRAM 제어회로 132는 제어신호 발생회로 166로부터의 출력 허가 신호 E와, G 버퍼 162로부터의 출력 이네이블 신호 G와, DQC 버퍼 163로부터의 출력신호 DQC를 수신하는 게이트 회로와, 게이트 회로 176의 출력과 클록 마스크 신호 CMsR를 수신하는 게이트 회로 178를 구비하여 포함한다.
게이트 회로 178는, 출력 허가 신호 E와 출력 이네이블 신호 G의 양방이 로우 레벨에 있고, DQ 제어신호 DQC가 하이 레벨에 있는 경우에 하이 레벨의 신호를 출력한다.
게이트 회로 178는, 마스크 신호 CmsR가 로우 레벨에 있고 게이트 회로 176의 출력이 하이 레벨에 있을 때에 하이 레벨의 신호를 출력한다.
메인 증폭기 회로 438는 내부 데이터 버스 123a(판독 전용 데이터 버스가 표시된다:버스는 기록 데이터 버스를 위하여 사용될 수도 있다.)로부터의 신호를 반전하는 인버터 172와, 인버터 회로 172의 출력을 반전하는 3상태 인버터 버퍼 170와, 마스크 신호 CMsR에 응답하여 도통하는 p채널 MOS 트랜지스터 173와, 인버터 172의 출력에 전달하기 위해 트랜지스터 173의 출력(인버터 170의 입력)을 반전하는 인버터 회로 174를 포함한다.
3상태 인버터 버퍼 170가 이네이블 상태에 있을 경우, 트랜지스터 173가 도통상태에 있다면 인버터 버퍼 170와 인버터 회로 174는 래치회로를 구성한다.
동작을 간략하게 설명하겠다.
1클록 사이클 지연된 클록 마스크 신호 MsR는 시프트 레지스터 152로부터 출력된다.
게이트 회로 164는 이러한 1클록 사이클 지연된 클록 마스크 신호 CMsR에 따라서 내부 클록신호 Ki를 통과한다.
따라서, SRAM 클록 마스크 신호 CMs#가 외부에서 발생된다면, SRAM 클록신호 SK를 SRAM 제어회로 132에 전달하는 것은 다음의 클록 사이클에 있어서 금지된다.
제어신호 발생회로 166는 SRAM 클록신호 SK에 의해서 그의 동작 타이밍을 규정하고, 필요한 내부 제어신호를 발생한다.
버퍼 156,158 및 160는 클록신호 SK에 따라서 부여된 데이터를 래치한다.
SRAM 클록신호 SK가 부여되지 않는다면, 버퍼 156,158 및 160은 전에 래치된 신호를 계속해서 래치한다.
CS 버퍼 201로부터의 칩 선택신호 CS가 하이 레벨에서 비선택 상태를 표시하는 경우, 제어신호 발생회로 166는 리세트되어 동작하지 않는다.
이런 경우에 있어서, 제어신호 발생회로 168로부터의 출력 허가 신호 E는 응답하여 하이 레벨, 비활성 상태로 설정된다.
이러한 출력 허가 신호 E는 버퍼 156,158 및 160로부터의 제어신호 WE, CC0 및 CC1의 상태의 조합에 따라서 발생되기도 한다(데이터 판독 동작이 표시되는 경우:버퍼 판독 모드 BR, SRAM 판독 모드 SR등이 지정되는 경우).
SRAM 클록신호 SK는 마스크 클록신호 CMs#가 발생되는 사이클 다음의 클록 사이클에서 클록 마스크 신호 CMsR에 의해서 마스크된다.
따라서, SRAM 클록 마스크 신호 CMs#가 외부에서 부여되는 경우, 내부 칩 선택신호 CS와 SRAM 클록신호 SK는 그러한 사이클에서 발생되고, 따라서 이때에 인가된 제어신호에 의한 동작이 수행된다.
내부 클록신호는 다음 사이클에서 발생되지 않으며, 제어신호 발생회로 166는 이전의 사이클 상태를 유지한다.
클록 마스크 신호 CMsR가 로우 레벨에 있는 경우, 게이트 회로 178의 출력은 하이 레벨로 되고, 3상태 인버터 버퍼 170은 동작 상태로 되며, 접속 게이트 173(p채널 MOS 트랜지스터)는 도통한다.
따라서, 인버터 버퍼 170와 인버터 회로 174는 래치회로를 구성한다.
G 버퍼 162의 출력 G이 활성상태(로우 레벨)에 있는 동안, 출력 데이터 DQ는 인버터 회로 170 및 174의 기능에 의해 동일한 데이터 상태를 유지한다.
칩 선택신호 CS#가 하이 레벨에 있는 경우, 제어신호 발생회로 166는 리세트되고, 출력 허가 신호 E는 하이 레벨의 불활성 상태로 되며, 게이트 회로 176의 출력은 로우 레벨이 된다.
클록 마스크 신호 CMsR가 하이 레벨이 되는 경우, 게이트 회로 178의 출력은 게이트 회로 176의 출력에 의해서 판정된다.
G 버퍼 162로부터의 출력 이네이블 신호 G가 하이 레벨에 있는 경우, 게이트 회로 176의 출력은 로우 레벨로 된다.
따라서, 출력 허가 신호 E가 발생된다 하더라도, 3상태 인버터 버퍼 170는 출력 하이 임피던스 상태로 된다.
더욱이, 출력 허가 신호 E와 출력 이네이블 신호 G의 양방이 데이터 판독을 지시하는 로우 레벨에 있는 경우, 게이트 회로 176의 출력은 로우 레벨로 되고 3상태 인버터 버퍼 170는 출력 임피던스 상태로 된다.
상술한 바와 같이, 출력의 임피던스 상태는 클록 마스크 신호 CMsR 및 칩 선택신호 CS#와 출력 이네이블 신호 G 및 DQ 제어신호 DQC로 설정될 수 있다.
[입력버퍼]
외부 신호를 받아들이는 입력버퍼는 클록신호와 동기하여 동작한다.
입력버퍼에 대하여, 비활성 상태의 레벨(로우 레벨)에서 클록신호로 출력 하이 임피던스 상태로 되는 3상태 인버터 버퍼가 사용될 수 있다.
그러나, 그러한 출력 하이 임피던스 상태에 있어서, 출력은 불안정하며, 오동작이 발생될 수 있다.
따라서, 클록신호와 동기하여 동작하고 출력이 불안정한 회로로써 다이나믹형 래치가 입력버퍼에 사용될 수 있다.
제7도는 다이나믹형 래치를 포함하는 입력버퍼의 구성을 표시하는 도면이다.
제7도에서, 다이나믹형 래치는 그의 게이트에서 외부 신호 IN를 받는 n채널 MOS 트랜지스터 501와, 그의 게이트에서 기준 전압 Vref을 받는 n채널 MOS 트랜지스터 504와, 그의 게이트에서 클록신호 Ki를 받고 트랜지스터 501 및 502의 전류 경로를 제공하는 n채널 MOS 트랜지스터 503를 포함한다.
트랜지스터 501 및 502의 각각의 하나의 도통 단자(소스)는 트랜지스터 503의 다른 도통 단자(드레인)에 접속된다.
트랜지스터 503의 하나의 도통 단자(소스)는 접지 전위를 받도록 접속된다.
다이나믹 래치 500는 게이트에서 클록신호 Ki(DK 또는 SK에 대응하는)를 받는 p채널 MOS 트랜지스터 504와, 트랜지스터 504에 병행하여 접속된 p채널 MOS 트랜지스터 505와, 그의 게이트에서 클록신호 Ki를 받는 p채널 MOS 트랜지스터 506와, 트랜지스터 506에 병행하여 접속된 p채널 MOS 트랜지스터 507와, 트랜지스터 504 및 505와 트랜지스터 502 사이에 구비된 n채널 MOS 트랜지스터 511와, 트랜지스터 506 및 507과 트랜지스터 501 사이에 구비된 n채널 MOS 트랜지스터 510를 부가하여 구비한다.
트랜지스터 504 및 505는 전원 전위 공급 노드와 내부 노드 513 사이에 구비되어 있고, 트랜지스터 506 및 507은 동작 전원 전위 공급 노드와 내부 노드 512 사이에 구비되어 있다.
트랜지스터 505 및 511는 그의 게이트가 내부 노드 512에 접속되도록 하며, 트랜지스터 507 및 510은 그의 게이트가 내부 노드 513에 접속되도록 한다.
다이나믹 래치 500는 노드 513상의 신호를 반전하여 출력하는 인버터 회로 508와, 내부 노드 512상의 신호 전위를 반전하여 출력하는 인버터 회로 509를 부가하여 구비한다.
출력 OUT는 인버터 회로 509로부터 출력되고, 반전된 출력신호 /OUT는 인버터 회로 508로부터 출력된다.
제8도와 관련하여 래치 500의 동작을 간략하게 설명하겠다.
내부 클록신호 Ki가 로우 레벨에 있을 경우, 트랜지스터 506 및 504의 양방이 온 상태로 되고, 내부 노드 512 및 513는 동작 전원 전위의 레벨로 충전되고, 출력 OUT 및 /OUT의 양방은 로우 레벨의 상태로 된다.
이 때 트랜지스터 503은 오프 상태에 있다.
내부 클록신호 Ki가 하이 레벨로 상승하는 경우, 트랜지스터 504 및 506의 양방은 오프 상태로 되고, 트랜지스터 503는 온상태로 된다.
입력신호(외부에서 부여된 신호) IN가 기준 전압 Vref보다 높은 레벨에 있을 경우, 트랜지스터 501의 컨덕턴스는 트랜지스터 502의 컨덕턴스보다 크게되며, 트랜지스터 506,510,501 및 503을 통하여 전류가 통과된다.
트랜지스터 501는 소스 팔로우어(follower) 상태에서 동작한다.
따라서, 트랜지스터 501가 도통함에 따라서, 트랜지스터 503의 다른 도통 단자는 입력신호 IN의 레벨로부터 트랜지스터 501의 임계 전압을 감하는 것에 의해서 생산된 전위 레벨로 되고, 트랜지스터 501는 실질상 오프 상태로 되고, 전류는 트랜지스터 502를 거의 통과하지 않는다.
내부 노드 512는 트랜지스터 501의 도통에 의해서 방전되고, 그의 전위 레벨은 저하된다.
트랜지스터 505는 온상태로 되고, 내부 노드 513의 전위는 상승된다.
내부 노드 513의 전위 상승에 따라서, 트랜지스터 507은 오프 상태로 되고, 내부 노드 512의 전위는 고속으로 저하된다.
내부 노드 512의 전위 저하에 따라서, 트랜지스터 511는 오프 상태로 되고, 내부 노드 513의 전위는 더욱 증가한다.
일련의 이러한 동작에 따라서, 내부 노드 513위 전위 레벨은 하이 레벨로 되고, 인버터 회로 510의 출력 OUT은 로우 레벨로 하강한다.
일련의 이러한 동작에 따라서, 내부 노드 513위 전위 레벨은 하이 레벨로 되고, 내부 노드 512의 전위 레벨은 로우 레벨로 되며, 인버터 회로 510의 출력 OUT은 하이 레벨로 된다.
내부 클록신호 Ki가 로우 레벨로 하강하는 경우, 트랜지스터 504 및 506은 온 상태로 되고, 노드 512 및 513은 다시 한번 전원 전위 레벨로 충전되고, 출력 OUT은 로우 레벨로 하강한다(트랜지스터 503는 오프 상태로 되고 전류 경로는 차단된다).
내부 클록신호 Ki가 하이 레벨로 이송하고, 내부 신호 IN가 로우 레벨에 있을 경우, 출력신호 OUT는 로우 레벨로 되고 앞선 설명에 반대되는 것처럼 상보 출력/OUT은 하이 레벨로 된다.
그러한 다이나믹 래치 500로, 내부 클록신호 Ki가 하이 레벨의 활성 상태에 있을 경우, 입력신호 IN의 레벨에 대응하는 신호가 출력될 수 있으며, 클록신호 Ki가 로우 레벨에 있을 경우, 출력신호 OUT 및 /OUT의 양방은 로우 레벨로 설정될 수 있다.
따라서 출력 하이 임피던스 상태를 피할 수 있으며, 노이즈 등에 의한 오동작이 거의 발생하지 않는다.
그러나, 상술한 바와 같은 다이나믹 래치가 사용되는 경우, 출력신호 OUT, 즉, 내부 제어신호의 상태는 클록신호 Ki가 하이 레벨의 활성 상태로 된 후에만 결정된다.
클록신호 Ki가 하이 레벨로 되어 내부 제어신호를 결정한 후, 내부 제어신호의 상태가 결정되며, 내부 동작은 결정의 결과에 따라서 실행된다.
동작 개시 타이밍의 지연 및 액세스 시간시의 그의 영향은 고속 클록신호의 경우에 있어서 무시될 수 없다.
더욱이, CDRAM의 선택 여부는 칩 선택신호 CS#로 결정되고, 칩 선택신호 CS#의 결정 타이밍은 가능한 한 많이 바람직하게 진전된다.
[바람직한 입력버퍼의 구성]
제9도는 입력버퍼의 바람직한 구성을 표시하는 도면이다.
제9도에 있어서, 입력버퍼 700는 클록 버퍼 203로부터의 내부 클록신호 Ka가 활성 상태(하이 레벨)에 있을 때 비도통 상태와 출력 래치 상태로 되고(이하, 래치상태라고 함), 클록신호 Ka가 비활성 상태(로우 레벨)에 있는 경우에는 도통하여 외부신호를 통과하는 상태로 된다.(이하, 통과상태라고 함).
클록 버퍼 203는 2단의 종속 접속된 인버터 회로 203a 및 203b를 포함한다.
클록 버퍼로부터의 내부 클록신호 Ka와 인버터 회로 203c에서 내부 클록신호 Ka를 반전하는 것에 의해서 생산된 상부 클록신호 /Ka는 입력버퍼를 구동하기 위한 클록신호로써 사용된다.
입력버퍼 700는 외부신호 øc를 수신하기 위한 인버터 회로 701와, 인버터 회로 701의 출력을 수신하기 위한 인버터 회로 702와, 클록신호 Ka 및 /Ka에 응답하여 인버터 회로 702의 출력을 선택적으로 통과하는 전송 게이트와, 전송 게이트 703의 출력을 래치하기 위한 인버터 회로 704 및 705를 포함한다.
전송 게이트 703는 클록신호 Ka가 로우 레벨에 있는 경우에 도통 상태로 되고, 클록신호 Ka가 하이 레벨에 있는 경우에 비도통 상태가 된다.
인버터 회로 704는 전송 게이트 703를 반전하는 것에 의해서 내부 신호 øca를 생성한다.
인버터 회로 705는 인버터 704의 출력을 반전하여 인버터 회로 704의 입력부에 전달한다.
제9도에 표시된 입력버퍼의 동작은 그의 동작의 파형도인 제10도와 관련하여 설명한다.
시각 t1에서, 외부 신호øc는 로우 레벨의 활성 상태로 된다.
이때, 클록신호 K(즉, 내부 클록신호 Ka)는 로우 레벨에 설정되고, 전송 게이트 703는 도통 상태에 있으며, 입력버퍼 700는 통과 상태에 있다.
따라서, 내부 신호 øca는 로우 레벨로 외부 클록신호 øc가 하강하는 것에 응답하여 하이 레벨로 상승한다.
시각 t2에서, 클록신호 K의 상승에 응답하여, 전송 게이트 703는 비선택 상태로 되고 입력버퍼 700는 래치 상태로 된다.
래치 상태에 있어서, 내부 신호 øca의 상태는 내부 클록신호 øc가 하이 레벨로 상승하더라도 변화하지 않는다.
시각 t3에서, 클록신호 K가 로우 레벨로 하강하는 것에 응답하여, 입력버퍼 700는 통과 상태로 되고, 내부 신호 øca는 외부 신호 øc의 상태에 따라서 변한다(로우 레벨로 하강).
제10도에 설명된 것처럼, 내부 신호 øc는 외부 신호 øc의 셋업 시간 Ts 중에 발생(활성화)된다.
따라서, 이러한 셋업 시간 Ts 중에, 내부 회로가 동작할 수 있으며, 외부 신호 øc에 의하여 동작의 실행 개시 타이밍은 진전될 수 있다.
제11도는 제6도에 표시된 SRAM 제어회로부의 구성의 일부분을 구체적으로 표시하는 도면이다.
제6도에 표시된 구성에 있어서, CS 버퍼 201는 클록 버퍼 203로부터의 내부 클록신호 Ki에 응답하여 외부 칩 선택신호 CS#를 래치한다.
제9도에 표시된 구성은 그러한 CS 버퍼 201에 사용될 수 있다.
제11도에 표시된 구성에 있어서, CS 버퍼, WE 버퍼, CC0 버퍼, 및 CC1 버퍼는 모두 동일하게 구성되어 있다.
칩 선택신호 CS#에 의한 칩(DRAM)의 선택/비선택의 판정은 제11도에서 제어회로 166에서 실행된다.
설명된 것처럼, 신호 CS#는 외부 제어신호의 억셉턴스를 제어하기 위해서 사용될 수 있다.
제11도에 있어서, 모든 외부 제어신호는 extøc로 표시된다.
제11도에 있어서, 외부 제어신호 입력버퍼 520는 종속 접속된 2단의 인버터 회로 552 및 524를 포함한다.
클록신호 Ka와 비동기하는 내부 클록신호 øc는 입력버퍼 520로부터 발생된다. 제어신호 발생회로 166는 내부 제어신호의 상태에 따라서 지정된 동작모드를 판정하고 판정된 동작모드에 대응하는 제어신호를 발생하기 위한 판정 회로 530와, 내부 클록신호 Ka 및 /Ka에 응답하여 판정 회로 530의 출력을 래치하기 위한 래치회로 540와, 래치회로 540와 내부 클록신호 Ka에 응답하여 동작모드 지정신호 øm을 발생하기 위한 동작모드 지정 신호 발생회로 500를 포함한다.
판정 회로 530는 제어신호 입력버퍼 520로부터 부여된 내부 제어신호를 디코드하기 위한 NAND 디코드 회로 532와, NAND 디코드 회로 532의 출력을 반전하기 위한 인버터 회로 534를 포함한다.
디코드 회로 532는 칩 선택신호 CS, 기록 이네이블 신호 WE, 제어신호 CC0 및 CC1를 구체적으로 받고, 디코드 동작을 수행한다.
소정의 동작모드가 지정되는 경우, NAND 디코드 532의 출력은 하이 레벨로 된다. 래치회로 540는 클록신호 Ka에 응답하여 선택적으로 온/오프 상태가 되는 전송 게이트 542와, 전송 게이트 542의 출력을 래치하기 위한 인버터 회로 544 및 546를 포함한다.
인버터 회로 544의 출력은 인버터 회로 546을 통하여 인버터 회로 544의 입력에 전달된다.
전송 게이트 542는 내부 클록신호 Ka가 로우 레벨로 되는 경우에 도통 상태로 되고, 클록신호 Ka가 하이 레벨로 되는 경우에 비선택 상태로 된다.
래치회로 540는 외부 클록신호 Ka가 로우 레벨의 비활성 상태에 있는 경우에 통과 상태로 되고, 클록신호 Ka가 하이 레벨의 활성 상태에 있는 경우에는 래치 상태로 된다.
동작모드 지정 신호 발생회로 500는 래치회로 540의 출력과 내부 클록신호 Ka를 받는 2-입력 NAND 회로 522와, NAND 회로 522의 출력을 반전하기 위한 인버터 회로 554를 포함한다.
NAND 회로 522는, 내부 클록신호 Ka가 로우 레벨에 있는 경우에 하이 레벨의 신호를 출력하고, 내부 클록신호 Ka가 하이 레벨로 되는 경우에 인버터로써 작용한다.
SRAM 워드선을 선택하는 동작모드가 동작모드 지정 신호 발생회로 500로부터 발생된 동작모드 지정신호 øm에 의해서 지정되는 방법은 일예로써 표시된다.
제3도에 설명되는 것처럼 버퍼 판독 모드 BR 및 버퍼 기록 WE을 제외한 SRAM 액세스 모드는 SRAM 워드선이 선택되는 동작모드이다.
버퍼 판독 동작 BR과 버퍼 기록 모드 BW에 있어서, 전송회로에 포함된 전송 게이트에의 액세스가 실행되기 때문에, SRAM의 칼럼 디코더(제1도의 칼럼 디코더 120를 참조)가 동작하지만, SRAM 로우 디코더는 동작하지 않는다.
동작모드 지정 신호 발생회로 500로부터 발생된 동작모드 지정 신호 øm는 SRAM 액세스 사이클이 하나의 클록 사이클에서 완료되기 때문에, 비활성 상태에서 내부 클록신호 Ka에 응답하여 비활성 상태로 된다.
내부 클록신호 Ka를 동작모드 지정 신호 발생회로 500에 부여하는 것은, 내부 클록신호 Ka의 활성화 타이밍에 의한 동작모드 지정 신호 øm의 발생(활성화) 타이밍을 결정한다.
동작모드 지정 신호(제11도에 표시된 실시예에서 SRAM 워드선 선택신호) øm는 SRAM 로우 디코더 118에 부여된다.
어드레스 버퍼 116는 외부 어드레스 신호 extøa를 받는 버퍼회로 610와, 클록신호 Ka 및 /Ka에 응답하여 버퍼회로 610의 출력을 선택적으로 통과하기 위한 래치회로 620를 포함한다.
버퍼회로 610는 종속 접속된 2단의 인버터 회로의 612 및 614를 포함한다.
래치회로 620는 클록신호 Ka가 로우 레벨에 있을 경우에 온상태로 되고, 클록신호 Ka가 하이 레벨에 있을 경우에 오프 상태로 되는 전송 게이트 622와, 전송 게이트 622의 출력을 래치하기 위한 인버터 회로 624 및 626를 포함한다.
인버터 회로 624의 출력은 로우 디코더 118에 부여되며, 인버터 626를 통하여 인버터 회로 624의 입력부에 전달된다.
제11도 역시 1비트의 어드레스 extøa에 대한 어드레스 버퍼의 구성을 표시한다는 점에 주의하자.
로우 디코더 118는 어드레스 버퍼 116으로부터의 출력을 프리 디코드하기 위한 프리 디코드 회로 630와, 동작모드 지정 신호 øm에 응답하여 활성화되어 프리 디코드 회로 630의 출력을 디코드하고 대응하는 워드선을 선택 상태로 하는 워드선 구동신호 øWL를 발생하는 로우 디코드 회로 640를 포함한다.
워드선 구동신호 øWL는 선택 워드선상에 직접 전달된 신호일 수도 있고, 또는 각각의 워드선에 대응하여 설치된 워드선 구동회로를 동작 상태로 하여 선택 워드선이 워드선 구동회로를 통하여 선택 상태로 되게 하는 신호일 수도 있다.
프리 디코드 회로 630는 내부 어드레스 신호의 소정 조합을 디코드하기 위한 NAND 디코드 회로 632와, NAND 디코드 회로 632의 출력을 반전하기 위한 인버터 회로 634를 포함한다.
NAND 디코드 회로 632는 하이 레벨에 있는 어드레스 신호의 소정 조합이 인가될 경우에 선택 상태로 되어 로우 레벨의 신호를 출력한다.
로우 디코더 회로 640는 프리 디코더 회로 630로부터의 소정 셋트의 출력과 동작모드 지정 신호 øm를 받는 NAND 디코드 회로 642와, NAND 디코드 회로 642의 출력을 반전하는 인버터 회로 644를 포함한다.
NAND 디코드 회로 642는 동작모드 지정 레벨 øm이 활성 상태에 있을 경우에 이네이블되고, 프리 디코드회로 630가 래치회로 620의 소정 셋트의 출력으로 선택 상태가 될 경우에 로우 레벨의 신호를 출력한다.
제11도에 표시된 SRAM 워드선 구동회로의 동작을 그의 동작 파형도인 제12도와 관련해서 설명한다.
외부 클록신호 extøc 및 외부 어드레스 신호 extøa의 상태는 외부 클록신호 extK의 상승전에 결정된다.
이때, 외부 클록신호 extK는 로우 레벨에 있다.
제어신호 입력버퍼 520는 외부 제어신호 extøc로부터 내부 제어신호 øc를 생성하여 판정 회로 530에 인가한다.
외부 제어신호 extøc로부터 내부 제어신호 øc를 생성하는데 요구되는 시간은 제어 입력버퍼 520에서 지연 시간 Δt6이다.
판정 회로 530는 제어신호 입력버퍼 520로부터 부여된 내부 제어신호 øc의 상태에 의해 지정된 동작모드를 판정한다.
판정동작은 외부 클록신호 extK(내부 클록신호 Ka)와 비동기하여 실행된다.
따라서 판정 회로 530의 출력은 외부 제어신호 øc의 상태의 변화에 따라 변한다.
클록신호 Ka가 로우 레벨에 있기 때문에, 판정 회로 530의 출력은 래치회로 540를 통하여 동작모드 지정 신호 발생회로 550에 인가된다.
클록신호 Ka가 하이 레벨로 상승하는 경우, 래치회로 540는 래치 상태로 되고, 이전에 인가된 판정 회로 530의 출력을 래치한다.
동작모드 신호 발생회로 500는 내부 클록신호 Ka를 하이 레벨로 상승하는 것에 응답하여 활성화되고, 래치회로 540으로부터 인가된 신호에 의하여 동작모드 지정신호 øm를 활성 상태로 한다.
래치회로 540의 출력은 클록신호 Ka가 하이 레벨에 상승하기 전에 결정되기 때문에, 내부 클록신호 Ka의 상승으로부터의 시각 Δt7의 경과후, 동작모드 지정 신호 øm는 결정 상태로 된다.
외부 제어신호 extøc의 셋업 시간 Tsc 중에, 판정 동작은 판정 회로 530에서 실행되고, 따라서 동작모드 지정 신호 øm는 외부 클록신호 extK가 하이 레벨로 상승하면서부터 시간 Δt7의 경과후에 활성화되어 동작모드 개시 타이밍을 진전할 수 있다.
한편, 어드레스 버퍼 116에서, 외부 클록신호 extK가 로우 레벨에 있을 경우, 래치회로 620는 통과 상태에 있다.
따라서, 외부 어드레스 신호 extøa가 결정되는 경우에, 내부 어드레스 신호 øa가 즉시 발생된다(어드레스 버퍼 116의 지연 시간은 Δt8로 된다.)
내부 어드레스 신호 øa는 프리디코드 회로 630에 부여되어 프리디코드 한다.
외부 클록신호 extK가 이때 하이 레벨로 상승하더라도, 래치신호 620만이 래치 상태로 되고, 프리디코드 회로 630는 이미 프리디코드 동작을 실행하며, 따라서 로우 프리디코드 신호 øax는 내부 어드레스 신호 øa가 결정된 후에 결정된다. 로우 디코드 회로 640는 동작 지정 모드 신호 øa가 활성화되는 경우에(표시된 실시예에서 하이 레벨) 디코드 회로 630로부터의 프리디코드 신호 øax를 디코드 한다.
프리디코드 신호 øax의 상태는 그때까지 이미 결정되기 때문에, 워드선 구동신호 øWL는 동작모드 지정신호 øm가 인가된 후 시간 Δt10가 경과한 후에 활성화된다.
또한, 이 경우에, 외부 어드레스 신호 extøa의 셋업 시간 Tsa 중에, 프리디코드 동작이 실행되고, 로우 어드레스의 프리디코드 타이밍이 진전되고, 따라서 워드선의 선택 타이밍을 진전할 수 있다.
제11도에 표시된 구성에 있어서, 판정 회로 530의 출력은 내부 클록신호 Ka가 하이 레벨의 활성 상태로 되기 전에 확정된다.
판정 회로 530은 제어신호의 적은 수의 상태만을 판정하기 때문에, 판정 회로 530에서 지연 시간을 충분히 짧게 유지될 수 있다.
그러한 회로 540은 제어신호 입력버퍼 520와 판정 회로 530의 사이에 설치될 수 있다.
칩 선택신호 CS#가 하이 레벨에 설정되는 경우, SRAM부는 비활성화된다.
칩 선택신호 CS#의 상태의 판정은 판정 회로 530에서 실행된다.
판정 회로 530에 부여되는 신호의 수를 감소시키고 판정 동작에 요구되는 시간을 감소하기 위해서, 칩 선택신호 CS는 제9도에 표시된 입력버퍼로부터 발생될 수 있고, 내부 칩 선택신호 CS로써 동작모드 지정 신호 발생회로 550의 NAND 회로 552에 부여될 수 있다.
제11도에 표시된 구성은 SRAM의 워드선 구동부에 관련된 회로부에 대응한다는 점을 주목하자.
동일한 구성은 제1도의 칼럼 디코더의 동작에 관련된 부분에 사용될 수 있다. SRAM 칼럼 디코더는 전송회로의 전송 게이트의 선택을 실행하기 때문에, 동작모드 지정신호는 SRAM부가 액세스될 때마다 SRAM 칼럼 디코더에 인가된다.
따라서, 칼럼 디코더에 관련된 회로부에서, 칼럼 디코더를 구동하기 위한 동작모드 지정신호는 칩 선택신호 CS#의 상태에 의거하여 발생된다.
제13도는 로우 선택신호를 발생하기 위한 또 다른 구성을 표시하는 도면이다. 제13도의 구성에서, 프리디코드 회로 630는 동작모드 지정신호 øm를 구비한다.
로우 디코더 회로 640는 프리디코드 회로 630로부터 발생된 프리디코드 신호 øax를 디코드하고 워드선 구동신호 øWL를 발생한다.
입력버퍼 116에 있어서, 프리디코드 회로 630와 로우 디코드 회로 640는 제11도와 실질적으로 동일하게 구성된다.
프리디코드 회로 630의 NAND 회로 632는 동작모드 지정 신호 øm로 구비되기도 하며, 로우 디코드 회로 640의 NAND 회로 642는 동작모드 지정 신호 øm를 구비하지 않는다.
제13도에 표시된 구성에서, 프리디코드 신호 øax는 동작모드 지정 신호 øm가 제14도의 동작 파형도에 나타낸 것처럼 확정된 후에 유효하게 되기 때문에, 프리디코드 개시 타이밍이 제11도에 표시된 구성에 비하여 약간 지연된다.
그러나, 이러한 구성에 있어서 외부 제어신호 extøc와 외부 어드레스 신호 extøa의 셋업 시간중에 내부 동작을 실행하여, 로우 선택 동작은 내부 신호가 클록 신호의 상승에 동기하여 확정되는 통상의 구성보다 고속으로 행할 수 있다.
제15도는 DRAM 로우 선택에 관련된 회로부의 구성을 표시하는 도면이다.
제15도에 표시된 구성은 제5도에 표시된 DRAM 제어회로 128의 내부 RAS 신호(DRAM 로우 선택에 관련된 회로를 제어하기 위한 신호)에 관련된 부분의 구성과 로우 버퍼 214의 구성에 대응한다.
제15도에 있어서, 클록 버퍼/타이밍 회로 124는 외부 클록신호 extK를 버퍼처리하고 내부 클록신호 Ka를 발생한다.
제15도에서, 클록 버퍼 124로부터 발생된 내부 클록신호 Ka는 클록 마스크 회로 126를 통하여 발생된다.
클록 마스크 회로는 간략화를 위해서 표시되지 않는다.
따라서 내부 클록신호 Ka는 제5도의 내부 클록신호 DK에 대응한다.
RAS 버퍼 206은 외부 로우 어드레스 스트로브 신호 RAS#를 버퍼처리하여 통과하는 버퍼회로 650와, 내부 클록신호 Ka에 응답하여 버퍼회로 650의 출력을 선택적으로 통과하기 위한 래치회로 655를 포함한다.
래치회로 655는 내부 클록신호 Ka가 활성 상태에서 로우 레벨에 있을 경우에 통과 상태로 되고, 내부 클록신호 Ka가 하이 레벨에 있을 경우에 래치상태로 된다. DTD 버퍼 210는 버퍼회로 652와 래치회로 654 역시 포함한다.
RAS 버퍼 206와 DTD 버퍼 210는 내부 클록신호 Ka가 활성 상태로 되기 전에 이미 확정된 내부 제어신호를 출력한다.
따라서, 내부 제어신호는 외부 제어신호 RAS# 및 DTD#의 셋업 시간중에 발생될 수 있다.
DRAM 제어신호 발생회로 212는 RAS 버퍼 206 및 DTD 버퍼 210의 출력에 의해서 DRAM부로의 액세스가 지정되는지의 여부를 판정하는 판정 회로 660와, 내부 클록신호 Ka에 응답하여 판정 회로 660의 출력을 통과하기 위한 게이트 회로 670 및 672와, 게이트 회로 670 및 672의 출력에 응답하여 DRAM 어레이를 구동용 내부 RAS 신호 øRAS를 발생하는 플립플롭 674을 포함한다.
판정 회로 660에 대하여, DRAM 활성 모드 ACT와 DRAM 프리챠지 모드 PCG를 판정하기 위해 사용된 회로 구성만이 표시된다.
판정 회로 660는 DRAM 활성 모드 ACT를 검출하기 위한 게이트 회로 662와 DRAM 프리챠지 모드 PCG를 검출하기 위한 게이트 회로 664를 포함한다.
게이트 회로 662는 래치회로 654의 출력이 로우 레벨에 있고 래치회로 655의 출력이 하이 레벨에 있는 경우에 하이 레벨의 신호를 출력한다.
특히, 게이트 회로 662는 외부 로우 어드레스 스트로브 신호 RAS#가 로우 레벨에 있고 외부 데이터 전송지시신호 DTD#가 하이 레벨에 있는 경우에 활성 상태(하이 레벨)의 신호를 발생한다.
게이트 회로 664는 래치회로 654 및 655 양방의 출력이 하이 레벨이 되는 경우에 하이 레벨 신호를 출력한다.
또한, 게이트 회로 654는 신호 RAS# 및 DTD#의 양방이 로우 레벨에 있는 경우에 하이 레벨 신호를 출력한다.
게이트 회로 670는 내부 클록신호 Ka가 하이 레벨에 있을 경우에 이네이블되고 버퍼로써 기능한다.
게이트 회로 670 및 672는 내부 클록신호 Ka가 로우 레벨에 있는 경우 그의 출력을 로우 레벨의 활성 상태에 설정한다.
게이트 회로 670의 출력은 게이트 회로 662의 출력이 하이 레벨에 있고 내부 클록신호 Ka가 하이 레벨에 있는 경우에 하이 레벨로 된다.
따라서, 게이트 회로 670는 DRAM 활성 모드 ACT가 지정되는 경우에 내부 클록신호 Ka의 상승과 동기하여 하이 레벨의 출력신호로 끌어당긴다.
게이트 회로 672는 DRAM 프리챠지 모드가 지정될 때 내부 클록신호 Ka의 출력과 동기하여 하이 레벨로 상승하는 신호를 출력한다.
플립플롭 회로 674는 리셋 입력 S에 게이트 회로 670의 출력을 받고, 리셋 입력 R에 게이트 회로 672의 출력을 받는다.
플립플롭 674은 DRAM 활성 모드 ACT가 지정될 때 설정되고, 그의 Q 출력으로부터의 내부 RAS 신호 øRAS를 하이 레벨의 활성 상태로 설정한다.
DRAM 프리챠지 모드 PCG가 지정될 때, 플립플롭 674가 리셋되어, 내부 RAS 신호 øRAS를 하이 레벨의 비활성 상태로 끌어당긴다.
내부 RAS 신호 øRAS에 응답하여, 로우 선택동작과 센스동작등이 DRAM부에 실행된다.
어드레스 버퍼 108는, 외부 어드레스 신호 extøa를 버퍼처리하는 2단의 종속접속된 인버터로 형성된 버퍼회로 676와, 내부 클록신호 Ka에 응답하여 버퍼회로 678의 출력을 선택적으로 통과하기 위한 래치회로 678를 포함한다.
래치회로 678는 내부 클록신호 Ka가 로우 레벨에 있을 경우에 통과 상태로 되며, 내부 클록신호가 하이 레벨에 있는 경우에는 래치 상태로 된다.
따라서, 내부 어드레스 신호는 어드레스 셋업 기간중에 발생될 수 있다.
로우 어드레스 버퍼 214(제5도 참조)는 내부 RAS 신호 øRAS에 응답하여 래치회로 678의 출력을 래치하는 래치회로 680를 포함한다.
래치회로 680는 내부 RAS 신호 øRAS가 로우 레벨인 경우에 통과 상태로 되며, 내부 RAS 신호 øRAS가 하이 레벨인 경우에 래치 상태로 된다.
따라서, 내부 어드레스 신호는 내부 RAS 신호 øRAS가 비활성 상태인 경우에 즉시 래치회로 680로부터 발생된다.
칼럼 래치회로 686는 로우 래치회로 680와 병렬로 설치되어 있다.
칼럼 래치회로 686는 내부 CAS 신호 øCAS에 응답하여 래치 동작을 행한다.
내부 CAS 신호 øCAS는 DRAM 어레이에서 칼럼 블럭(16비트의 메모리셀)을 선택하는 동작모드시에 발생된다.
제5도와 반대로, 버퍼회로 676와 래치회로 678 및 680는 로우 어드레스 버퍼 214를 구성하고, 버퍼회로 676 및 678와 칼럼 래치회로 786는 칼럼 어드레스 버퍼 216를 구성한다.
로우 디코더 110는 래치회로 680의 출력을 프리디코드하는 프리디코드 회로 682와, 프리디코드 회로 682의 출력을 부가하여 디코드하고 DRAM 어레이에서 워드선을 선택하기 위한 신호 øWL룰 발생하는 로우 디코드 회로 684를 포함한다.
로우 디코드 회로 684는 내부 RAS 신호 øRAS에 응답하여 활성화되고 디코드 동작을 행한다.
프리디코드 회로 682는 복수의 래치회로 680로부터의 소정 셋트의 출력신호로 구비된다.
복수의 프리디코드 회로 682가 구비되고 로우 디코드 회로 684는 복수의 프리디코드 회로 사이의 소정 셋트의 프리디코드 회로의 출력을 받는다.
제16a도는 DRAM 활성 모드가 지정될 때 제15도에 표시된 회로의 동작을 표시하는데 사용되는 신호 파형도이다.
제15도에 표시된 회로의 동작을 제16a도와 관련하여 설명한다.
외부 제어신호 RAS# 및 DTD#의 상태가 확정되는 경우, RAS 버퍼 206 및 DTD 버퍼 210의 출력은 변화되고 따라서 확정된다.
외부 클록신호 extK가 로우 레벨에 있고, 버퍼 206 및 210는 통과 상태에 있다.
제16a도에 있어서, 내부 신호 RAS 및 DTD는 신호 øc로 표시된다.
내부 신호 øc에 응답하여, 판정 회로 660는 판정 동작을 실행하고, 활성 모드 지시신호 øa를 활성 상태의 하이 레벨로 끌어올린다.
클록신호 extK를 하이 레벨로 상승시키는 것에 응답하여, 내부 클록신호 Ka는 하이 레벨로 상승하고, 게이트 회로 670로부터 출력된 활성 모드 이네이블 신호 ACT는 하이 레벨로 상승하고, 플립플롭 674가 설정된다.
따라서, 내부 RAS 신호 øRAS가 발생된다.
내부 클록신호 Ka가 로우 레벨로 하강하는 경우, 게이트 회로 670의 출력은 로우 레벨로 상승한다.
그러나, 플립플롭 674의 출력 øRAS은 활성상태의 하이 레벨을 유지한다.
한편, 어드레스 버퍼 108에 있어서, 외부 어드레스 신호 extøa가 부여되고 외부 클록신호 extK가 로우 레벨에 있는 경우, 내부 어드레스 신호 øa는 따라서 변화된다.
내부 어드레스 신호 øa가 변하는 경우, 래치신호 680는 통과 상태로 된다(내부 RAS 신호 øRAS는 아직 발생되지 않고 로우 레벨에 있다).
따라서 프리디코드 회로 682는 내부 RAS 신호 øRAS가 확정된 하이 레벨에 상승하기 전에 프리디코드 동작을 행하여, 프리디코드 신호 øax를 발생한다.
로우 디코드 회로 684는 내부 RAS 신호 øRAS가 하이 레벨로 끌어당겨지는 경우에 활성화되고, 프리디코드 신호 øax를 디코드하고, 워드선 구동신호 øWL를 발생한다.
따라서 워드선 구동신호 øWL이 발생되는 타이밍은, 클록신호 Ka(또는 extK)가 로우 레벨에 있는 경우에 프리디코드 동작이 실행되기 때문에, 진전된다.
워드선 구동신호 øWL는 DRAM 프리챠지 모드 PCG가 지정될 때까지 그의 활성 상태의 하이 레벨을 유지한다(내부 RAS 신호 øRAS가 하이 레벨을 유지하기 위해). 칩 선택신호 CS#가 하이 레벨의 비활성 상태로 되는 경우에, DRAM부는 비 동작모드나 파워 다운 모드로 된다는 것에 주목하자.
이러한 경우에 있어서, DRAM부는 내부 칩 선택신호에 응답하여 내부 클록신호 Ka의 선택적인 통과를 제어하는 게이트 회로로 구비될 수 있다.
상술한 바와 같이, 래치 상태와 통과 상태가 되는 래치회로롤 입력버퍼를 형성하는 것에 의해, 내부 클록신호가 활성화되는 경우에 진전된 타이밍으로 내부 동작을 개시할 수 있으며, 고속으로 동작하는 CDRAM을 얻을 수 있다.
제15도에 표시된 구성은 다음의 이점 또한 제공한다.
특히, 외부 제어신호 RAS# 및 DTD#는 내부 클록신호 Ka에 응답하여 래치회로 654 및 655에서 래치되고, 외부 어드레스 신호 extøa는 클록신호 Ka와 동기하여 래치된다.
또한, 외부 제어신호 RAS# 및 DTD#와 외부 어드레스 신호 extøa는 동일한 타이밍으로 래치된다.
따라서, 제16b도에 설명된 것처럼, 외부 어드레스 신호 extøa 및 외부 제어신호 DTD# 및 RAS#에 대한 셋업시간 Tscu 및 홀드시간 Thd은 동일하게 될 수 있다.
따라서, 외부 신호는 하나의 짧은 펄스의 형태로 될 수 있는, 즉, 외부 신호의 형성의 용이화의 이점이 더욱 개선될 수 있고, 외부 장치는 동일한 파라미터 조건하에서 제어신호 및 어드레스 신호를 발생할 수 있고, 따라서 외부 장치에 커다란 유용성을 제공하는 동기형 반도체 기억장치가 실현될 수 있다.
입력버퍼의 구성은 CDRAMs에 제한되지 않고, 일반적으로 외부 클록신호에 동기하여 동작하는 동기형 반도체 기억장치에 대하여도 적용가능하다는 것을 주목하자.
[데이터 전송회로]
제17도는 DRAM 어레이의 배치를 표시하는 도면이다.
2비트의 메모리셀은 제17도에 표시된 메모리 어레이 블럭에서 동시에 선택된다.
DRAM 메모리 어레이 블럭 MB은 로우 및 칼럼의 매트릭스상으로 배열된 복수의 다이나믹 메모리셀 DMC을 포함한다.
다이나믹 메모리셀 DMC은 하나의 메모리 트랜지스터 Q0와 하나의 메모리 커패시터 C0를 포함한다.
메모리 커패시터 C0의 하나의 전극(셀 플레이트)은 일정한 전압 Vgg(통상 중간 전위 Vcc/2)이 제공된다.
메모리 블럭 MB은 각각 로우 DRAM 셀(다이나믹 메모리셀) DMC에 접속된 DRAM 워드선 DWL과, 각각이 DRAM 셀 DMC의 칼럼에 접속된 DRAM 비트선쌍 DBL을 포함한다. DRAM 비트선쌍 DBL은 상보의 비트선 BL 및 /BL을 포함한다.
DRAM 셀 DMC은 DRAM 워드선 DWL과 DRAM 비트선쌍 DBL의 교점에 배열되어 있다. 각각의 DRAM 비트선쌍 DBL은 대응하는 비트선쌍의 전위차를 감지하고 증폭하기 위한 DRAM 센스 증폭기 DSA를 구비하고 있다.
DRAM 센스 증폭기 DSA는 교차 결합된 p채널 MOS 트랜지스터 P3 및 P4를 포함하는 p채널 센스 증폭부와, 교차 결합된 n채널 MOS 트랜지스터 N5 및 N6를 포함하는 n채널 센스 증폭부를 포함한다.
DRAM 센스 증폭기 DSA는 센스 증폭기 활성화 신호 /øSAPE 및 øSANE에 응답하여 p채널 MOS 트랜지스터 TR1 및 n채널 MOS 트랜지스터 TR2로부터 발생된 센스 증폭기 구동신호 /øSAP 및 øSAN로 그의 동작을 제어한다.
p채널 센스 증폭기 부분은 센스 증폭기 구동신호 /øSAP에 응답하여 고전위 비트선의 전위를 동작 전원 전위 Vcc의 레벨까지 증가시킨다.
n채널 센스 증폭기 부분은 센스 증폭기 구동신호 /øSAN에 응답하여, 저전위 비트선의 전위를 예를 들어 접지 전위 레벨의 전위 Vss에 방전한다.
p채널 MOS 트랜지스터 PR1는 센스 증폭기 활성화 신호 /øSAP가 로우 레벨로 되는 경우에 하이 레벨의 센스 증폭기 구동신호 /øSAP를 발생하고, 발생된 신호를 DRAM 센스 증폭기 DSA의 하나의 전원 노드에 전송한다.
n채널 MOS 트랜지스터 TR2는 센스 증폭기 활성화 신호 øSANE가 하이 레벨로 되는 경우에 접지 전위 레벨의 센스 증폭기 구동신호 øSAN을 DRAM 센스 증폭기 DSA의 다른 전원 노드에 전달한다.
센스 증폭기 구동신호 øSAN 및 /øSAT는 레이턴시 모드시에 중간 전위 Vcc/2로 프리챠지된다.
간략화를 위하여, 센스 증폭기 구동신호선을 프리챠지하기 위한 회로는 제17도에 표시되지 않는다.
각각의 DRAM 비트선쌍 DBL에 대하여, 프리챠지/이퀄라이즈 신호에 응답하여 활성화되어 대응하는 비트선쌍의 각각의 비트선을 소정의 전위 VB1로 프리챠지하고 대응하는 비트선쌍의 프리챠지된 전위를 이퀄라이즈하는 프리챠지/이퀄라이즈 회로 DEQ가 설치된다.
프리챠지/이퀄라이즈 회로 DEQ는 프리챠지 전위 VB1를 비트선 BL 및 /BL에 각각 전달하기 위한 n채널 MOS 트랜지스터 N7 및 N8와, 비트선 BL 및 /BL의 전위를 이퀄라이즈하기 위한 n채널 MOS 트랜지스터 N2를 포함한다.
DRAM 메모리 블럭 MB은 각각의 DRAM 선쌍 DBL에 구비되어 칼럼 선택된 CSL상의 신호 전위에 응답하여 접속하고 대응하는 DRAM 비트선쌍 DBL을 로컬 IO 선쌍 LIO와 접속하는 DRAM 칼럼 선택 게이트 DSG를 포함한다.
칼럼 선택신호는 제1도에 표시된 칼럼 블럭 디코더 112로부터 칼럼 선택선 CSL상에 전달된다.
칼럼 선택선 CSL은 2쌍의 DRAM 비트선에 공통으로 구비되어 있다.
따라서, 2개의 DRAM 비트선쌍 DBL은 동시에 선택되고, 로컬 IO 선쌍 LIOa 및 LIOb에 접속된다.
로컬 IO 선쌍 LIOa 및 LIOb은 프리챠지/이퀄라이즈 회로로 구비되지만, 회로는 간략화를 위해서 표시되지 않는다.
DRAM 메모리 블럭 MB은 블럭 활성화 신호 øBA에 응답하여, 로컬 IO 선쌍 LIOa 및 LIOb을 글로벌 로컬 IO 선쌍 DIOa 및 DIOb에 각각 접속하기 위한 DRAM IO 게이트 IOGa 및 IOGb를 더욱 포함한다.
CDRAM에서, 선택된 로우(워드선)를 구비하는 메모리 어레이 블럭만이 선택된 상태로 된다.
선택된 블럭에 있어서만, DRAM IO 게이트 IOGa 및 IOG가 블럭 활성화 신호 øBA에 응답하여 도통한다.
따라서 블럭 활성화 신호 øBA는, 예를 들면 워드선을 선택하는데 사용되는 DRAM 로우 어드레스 신호의 상위 4비트를 디코드하는 것에 의해서 발생된다(그러한 경우에, 16개의 로우 블럭중 하나의 로우 블럭만이 선택된 상태로 된다).
로컬 IO 선쌍 LIOa 및 LIOb은 메모리 블럭 MB에 대하여만 구비되어 있다.
글로벌 IO 선쌍 GIOa 및 GIOb은 제17도에서 비트선이 연장하는 방향에 존재하는 메모리 블럭에 대하여 공통으로 설치되어 있다.
하나의 메모리 블럭(로우 블럭)이 선택되고, 로컬 IO 선쌍 LIOa 및 LIOb을 통하여 글로벌 IO 선쌍 GIOa 및 GIOb에 접속된다.
글로벌 IO 선쌍 GIOa 및 GIOb을 워드선 션트 영역에 구비하는 것에 의해 칩 면적의 증가없이 16비트의 메모리셀의 데이터를 병렬로 전달하는 것이 가능하다.
제18도는 SRAM 어레이의 구성을 표시하는 도면이다.
제18도에 있어서, 하나의 SRAM 메모리 플레인의 구성만이 표시된다.
제18도에 있어서, SRAM 어레이 104는 로우 및 칼럼의 매트릭스상으로 배열된 스태틱형 메모리셀 SMC를 포함한다.
스태틱형 메모리셀 SMC은 교차 결합된 p채널 MOS 트랜지스터 P1 및 P2와, 교차 결합된 n채널 MOS 1 N1 및 N2를 포함한다.
p채널 MOS 트랜지스터 P1 및 P2는 고저항 부하형 트랜지스터이며, 메모리셀의 기억 노드의 전위를 끌어올리는 기능을 갖는다.
스태틱형 메모리셀 SMC는, SRAM 워드선 SWL 상의 신호 전위에 응답하여 트랜지스터 P1 및 N1의 접속 노드를 SRAM 비트선 SBLa에 접속하는 n채널 MOS 트랜지스터 N3와, SRAM 워드선 SWL의 신호전위에 응답하여 트랜지스터 P2 및 N2의 접속 노드를 SRAM 비트선 /SBLa에 접속하는 n채널 MOS 트랜지스터 N4를 추가로 구비한다.
하나의 SRAM 워드선 WL은 스태틱 메모리셀 SMC의 하나의 로우에 접속되고, 하나의 SRAM 비트선쌍 SBL은 하나의 칼럼에 배열된 스태틱 메모리셀 SMC에 접속된다.
제18도에 있어서, 3개의 SRAM 워드선 SWL1∼SWL3는 설명에 의해서 표시된다.
SRAM 센스 증폭기 SSA 및 쌍방향의 전송 게이트 DTG는 각각의 SRAM 비트선쌍 SBL에 설치되어 있다.
쌍방향의 전송 게이트 BTG는 전송 제어신호 øTSD 및 øTDS에 따라서 SRAM 어레이의 선택된 메모리셀과 DRAM 어레이의 선택된 메모리셀 사이의 데이터 전송을 실행하고, 그의 구성은 후에 상세히 설명한다.
여기에서, 전송 제어신호 øTSD 및 øTDS는 각각 간략화를 위해서 포괄적인 제어 신호로 표시한다.
쌍방향의 전송 게이트 BTG는 SRAM 비트선쌍 SBL과 글로벌 IO 선쌍 GIO(GIOa 및 GIOb) 사이에서 데이터 전송을 실행한다.
글로벌 IO 선쌍 GIOa 및 GIOb의 수는 모두 16개이다.
따라서, 16비트의 메모리셀의 동시 전송이 실현된다.
제19도는 제1도의 데이터 전송회로 106의 구성을 상세히 표시하는 도면이다.
제19도에 있어서, DRAM 판독 전송모드 DRT가 지정되는 경우의 데이터의 흐름을 또한 표시한다.
제19도에 있어서, 기록 데이터를 일시적으로 저장하는 임시 레지스터 142와, 임시 레지스터 142로부터의 데이터를 저장하는 전송 버퍼 144와, 마스크 데이터를 저장하는 마스크 레지스터 146a와, 제1도에 표시된 것처럼 마스크 레지스터로부터의 마스크 데이터에 따라서 기록 데이터 전송 버퍼 114로부터 기록 전송 데이터를 마스크하기 위한 마스크 회로 106가 기록 데이터 전송회로 800로써 일반적으로 대표된다.
제19도에 있어서, 전송회로 액세스 제어계는 SRAM 어레이로부터 판독된 데이터나 판독 데이터 전송회로 140로부터 전송된 데이터 중의 하나를 증폭하기 위한 제1센스 증폭기 812와, 제1센스 증폭기 812로부터 출력된 데이터를 더욱 증폭하기 위한 제2센스 증폭기 814와, SRAM 어레이 104의 선택된 메모리셀에서 기록 데이터를 기록하기 위한 기록 구동회로 810를 포함한다.
Din 버퍼 434로부터의 기록 데이터는 기록 데이터 전송회로 800에도 제공된다.
따라서, 16비트의 데이터는 판독 데이터 전송회로 140와 기록 데이터 전송회로 800에 병렬로 전송될 수 있다.
따라서, 기록 구동회로 810, 제1센스 증폭기 812 및 제2센스 증폭기 814의 각각은 16비트의 용량을 갖는다.
제1센스 증폭기 812는 SRAM 어레이 104로부터의 데이터 판독이 지정되는 경우에 SRAM 어레이 104로부터의 데이터를 선택하여 증폭한다.
판독 데이터 전송회로 106로의 액세스가 지정되는 경우에, 제1센스 증폭기 812는 판독 데이터 전송회로 104로부터의 데이터를 선택한다.
칼럼 디코더 120는 4비트의 어드레스 신호 As0∼As3를 디코드하고, 16비트의 용량을 가지는 제2센스 증폭기 114의 1-비트의 센스 증폭기를 선택한다.
동일하게, 칼럼 디코더 120는 16비트의 용량을 구비하는 기록 구동회로 810로부터 1-비트 구동회로를 선택한다.
제2센스 증폭기 회로 814의 출력은 메인 증폭기 438에 제공된다.
DRAM 판독 전송모드 DRT가 지정되는 경우에, 메모리셀의 하나의 로우는 DRAM 어레이 102에서 선택되고, 다음에 16비트의 메모리셀이 선택되고, 선택된 메모리셀의 데이터는 판독 데이터 전송회로 140에 전송된다.
판독 데이터 전송회로 140에 의해서 래치된 데이터는 제1센스 증폭기 812를 통하여 기록 데이터 전송회로 800에 전송된다.
DRAM 판독 전송모드 DRT가 지정되고 나서 버퍼 판독 모드 BRE가 지정되는 경우에, 판독 데이터 전송회로 140에 의해서 래치된 데이터는 제1센스 증폭기 812, 제2센스 증폭기 814 및 메인 증폭기 438를 통해서 판독될 수 있다.
데이터 기록시에, Din 버퍼 434로부터의 내부 기록 데이터는 기록 구동회로 810를 통해서 SRAM 어레이 104내의 선택된 메모리셀에서 기록될 수 있다.
버퍼 기록 모드 BW가 지정되는 경우, Din 버퍼 434로부터의 외부 기록 데이터는 기록 데이터 전송회로 800에서 기록될 수 있다.
기록 데이터 전송회로 800의 하나의 레지스터는 칼럼 디코더 120에 의해 선택된다.
제20도는 DRAM 어레이로부터 판독 데이터 전송 버퍼회로로의 데이터 전송 동작의 시이퀀스를 표시하는 파형도이다.
DRAM 어레이로서 판독 데이터 전송 버퍼회로로의 데이터 전송 동작은 제20도와 관련하여 설명한다.
외부 클록신호 K의 제1사이클에서, 로우 어드레스 스트로브 신호 RAS#는 로우 레벨로 설정되고, 칼럼 어드레스 스트로브 신호 CAS#와 데이터 전송지시신호 DTD#는 하이 레벨로 설정되며, DRAM 활성화 모드 ACT는 결과로써 지정된다.
DRAM부분에 있어서, 그때 제공된 어드레스 신호 Ad0∼Ad11는 로우 선택 동작을 위한 로우 어드레스(R)로써 사용된다.
RAS-CAS 지연 시간 tRCD이 경과한 후의 사이클에 있어서, 즉, 외부 클록신호 K의 제4사이클에서, 칼럼 어드레스 스트로브 신호 CAS#가 로우 레벨로 설정되고 로우 어드레스 스트로브 신호 RAS# 및 데이터 전송지시신호 DTD#가 하이 레벨로 설정되는 경우, DRAM 판독 전송모드 DRT가 지정된다.
DRAM 어레이 102에 있어서, 어드레스 신호 Ad4∼Ad9는 칼럼 블럭(하나의 메모리 플레인에 있어서 16비트의 메모리셀)을 선택하기 위한 칼럼 블럭 어드레스 신호 C1으로써 사용된다.
선택된 칼럼 블럭의 데이터는 판독 데이터 전송 버퍼회로 140에 전송된다.
DRAM 어레이로부터 판독 데이터 전송 버퍼회로 140로의 데이터 전송 타이밍은 외부 클록신호 K에 의해서 결정된다.
이제, 3개의 클록 사이클이 레이턴시되는 것을 가정된다.
또한, DRAM 판독 전송모드 DRT가 지정된 후 3개의 클록 싸이클이 경과하는 경우에, 판독 데이터 전송 버퍼회로 140에는 유효 데이터가 기억된다.
레이턴시는 새로운 유효 데이터가 DRAM 어레이에서 판독 데이터 전송 버퍼회로에 전송될 때까지에 필요한 클록 싸이클의 수에 대응한다.
n클록 싸이클의 레이턴시시(n-1)-th 사이클에서, DRAM 어레이에서 판독 전송 버퍼회로 140로의 데이터 전송이 실행된다.
이 기간중에, 판독 데이터 전송 버퍼회로 140의 데이터는 불확정상태 다음에 확정 상태로 된다.
외부 클록신호 K의 제7사이클에서, 판독 데이터 전송 버퍼회로의 데이터를 일단 다시 확정 상태로 된다.
제7사이클에서, DRAM 전송모드 DRT는 일단 다시 지정된다.
새롭게 지정된 DRAM 판독 전송모드 DRT에 따라서, 칼럼 블럭은 칼럼 블럭 어드레스 신호 C2에 응답하여 선택되고, 선택된 메모리셀의 데이터는 판독 데이터 전송 버퍼회로(DTBR)에 전송되며, 제10사이클에서 확정상태로 된다.
한편, SRAM부분에 있어서, 외부 클록신호 K의 제7사이클에서, 제어 클록신호 CC0# 및 CC1#의 양방은 로우 레벨에 설정되고, 기록 이네이블 신호 WE#는 하이 레벨로 설정된다.
DQ 제어신호 DQC는 하이 레벨에 있고, 데이터의 입/출력을 가능하게 한다.
이러한 상태에 있어서, 버퍼 판독 모드 BR가 지정되고, 칼럼 디코더는 이때에 부여된 어드레스 신호 As∼As3에 의하여 선택 동작을 행하고, 판독 데이터 전송 버퍼회로 DTBR에 기억된 데이터 사이의 대응하는 데이터를 판독한다.
제20도에 있어서, 제8클록 사이클에서, 데이터 B1가 판독된다.
DRAM 판독 전송모드 DRT가 실행되고 난후, 버퍼 판독 모드 DR가 CAS 레이턴시 경과후 싸이클에서 실행되면, 판독 데이터는 버퍼 판독 전송모드 BR가 지정되는 것으로부터의 기간 tCAC의 경과후에 얻어질 수 있다.
외부 클록신호 K의 제10사이클에서, 칼럼 블럭 어드레스(C2)에 의해서 선택된 메모리셀의 데이터는 판독 데이터 전송 버퍼회로 140내에 기억된다.
사이클에 있어서, 버퍼 판독 모드 BR는 일단 다시 지정되어 실행되고, 판독 데이터 전송 버퍼회로 140에 기억된 데이터(B2,B3,B4,B5)는 모든 뒤따르는 클록 사이클에 대하여 연속적으로 판독된다.
이러한 버퍼 판독 모드 동작과 병행하여, DRAM 판독 전송모드 DRT는 외부 클록신호 K의 12번째 사이클에서 일단 다시 지정되고, 판독 데이터 전송 버퍼회로 140의 데이터는 2개의 클록 사이클이 경과한 후에 새로운 데이터로 재기록된다.
외부 클록신호 K의 제15사이클에서, 버퍼 판독 모드 BR는 일단 다시 지정되고, 판독 데이터 전송 버퍼회로 140에 기억된 데이터 B6가 판독된다.
외부 클록신호 K의 제15사이클에서, 로우 어드레스 스트로브 신호 RAS# 및 데이터 전송지시신호 DTD#은 로우 레벨에 설정되고, 칼럼 어드레스 스트로브 신호 CAS#는 하이 레벨에 설정되며, DRAM 프리챠지 모드 PCG가 결과로써 지정된다.
따라서, DRAM 어레이에서 선택된 로우는 비선택 상태로 된다.
상술한 바와 같이, DRAM 판독 전송모드 DRT와 버퍼 판독 모드 BR를 조합하여 사용하는 것에 의해서 SRAM 어레이에 어떤 영향을 주지 않고 판독 전송 버퍼회로 140를 통하여 DRAM 어레이의 데이터를 판독할 수 있다.
이러한 동작모드는 DRAM의 페이지 모드를 사용하여 실행될 수 있기 때문에(DRAM 활성화 모드 동작은 DRAM 프리챠지 모드 PCG가 지정될 때까지 계속해서 유지된다), 고속의 데이터 판독을 달성한다.
버퍼 판독 전송모드 BRT가 버퍼 판독 모드 대신에 지정되는 경우, DRAM 페이지 모드는 버퍼 판독 전송모드와 조합되며, 따라서 데이터는 DRAM의 페이지 모드를 사용하여 DRAM 어레이로부터 SRAM 어레이로 전송되어, SRAM 어레이의 내용이 고속으로 재기록될 수 있게 한다.
또한, 이러한 구성은 소망의 캐시 블럭 사이즈를 실현한다.
제21도는 판독 데이터 전송 버퍼회로의 구성을 표시하는 도면이다.
제21도에서, 판독 데이터 전송 버퍼회로 140는 DRAM 증폭기 이네이블 신호 DPAE에 응답하여 글로벌 IO 선 GIOa 및 /GIOa 상의 전위를 증폭하기 위한 판독 증폭기 1004 및 1008와, DRAM 전치 증폭기 이네이블 신호 DPAE에 응답하여 판독 증폭기 1004 및 1008에 의해서 증폭된 데이터를 증폭하기 위한 전치 증폭기 1006와, 전치 증폭기 1006에 의해서 증폭된 데이터를 래치하기 위한 마스터 데이터 레지스터 1000와, DRAM 판독 전송 이네이블 신호 DRTE에 응답하여 마스터 데이터 레지스터 1000에 저장된 데이터를 수신하는 슬레이브 데이터 레지스터 1002를 포함한다.
판독 증폭기 1004는 글로벌 IO 선 GIOa 상의 신호를 게이트에 수신하는 p채널 MOS 트랜지스터 1004와, 글로벌 IO 선 GIOa 상의 신호를 그의 게이트에 수신하는 n채널 MOS 트랜지스터 1004와, DRAM 전치 증폭기 이네이블 신호 DPAE에 응답하여 도통하는 n채널 MOS 트랜지스터 1042를 포함한다.
트랜지스터 1040,1042,1044는 전원 전위 노드와 접지 전위 노드 사이에서 직렬로 접속된다.
증폭된 출력은 트랜지스터 1040 및 1042의 접속 노드로부터 얻어진다.
판독 증폭기 1008는, 글로벌 IO 선 /GIOa 상의 신호를 그의 게이트에서 받는 p채널 MOS 트랜지스터 1041 및 n채널 MOS 트랜지스터 1045와, DRAM 전치 증폭기 이네이블 신호 DPAE에 응답하여 온상태로 되는 n채널 MOS 트랜지스터 1043를 포함한다.
트랜지스터 1041,1043 및 1045는 전원 전위 노드와 접지 전위 노드 사이에 직렬로 접속된다.
글로벌 IO/GIOa 상의 신호를 증폭하는 것에 의해서 감지된 신호는 트랜지스터 1041 및 1043의 접속노드로부터 출력된다.
전치 증폭기 1006는 전원 전위 노드와 노드 J 사이에 병렬로 접속된 p채널 MOS 트랜지스터 1060 및 1062와, 전원 전위 노드와 노드 /J의 사이에 병렬로 접속된 p채널 MOS 트랜지스터 1064 및 1066를 포함한다.
트랜지스터 1060 및 1066는 DRAM 전치 증폭기 이네이블 신호 DPAE를 그의 게이트에서 받는다.
트랜지스터 1062에 의해서 그의 게이트는 노드 /J에 접속되고, 트랜지스터 1064에 의해서 그의 게이트는 노드 J에 접속된다.
마스터 데이터 레지스터 1000 역시 인버터 래치의 구성으로 되어 있다.
전치 증폭기의 출력노드 J 및 /J와 마스터 레지스터 1000의 래치노드 N 및 /N 사이에는, 노드 J 및 /J의 신호 전위에 각각 응답하여 선택적으로 온상태가 되어 전원 전위를 노드 N 및 /N에 전달하는 p채널 MOS 트랜지스터 1068 및 1070가 설치되어 있다.
마스터 데이터 레지스터 1000는 DRAM 전치 증폭기 이네이블 신호 DAPE에 응답하여 온상태가 되는 n채널 MOS 트랜지스터 1072 및 1074와, 노드 J 및 /J 상의 신호를 그의 각각의 게이트에 수신하는 n채널 MOS 트랜지스터 1076 및 1078를 부가하여 포함한다.
트랜지스터 1072 및 1076는 래치노드 N와 접지전위 노드 사이에 직렬로 접속된다.
트랜지스터 1074 및 1078는 래치노드 /N와 접지전위 노드 사이에서 직렬로 접속된다.
슬레이브 데이터 레지스터 1000는 인버터 래치의 구성으로 된다.
슬레이브 데이터 레지스터 1002는 DRAM 판독 전송 이네이블 신호 DRTE에 응답하여 온상태로 되는 n채널 MOS 트랜지스터 1080 및 1082와, 래치노드 N 및 /N 상의 신호를 그의 각각의 게이트에서 수신하는 n채널 MOS 트랜지스터 1084 및 1086를 더욱 구비하고 있다.
트랜지스터 1080 및 1084는 슬레이브 데이터 레지스터 1002의 래치노드 N와 접지전위 노드 사이에 직렬로 접속되어 있다.
트랜지스터 1082 및 1086는 래치노드 /N와 접지전위 노드 사이에 직렬로 접속되어 있다.
판독 데이터 전송 버퍼회로 140는, 슬레이브 데이터 레지스터 1002의 래치노드 N 및 /N의 전위를 각각 반전하고 증폭하는 인버터 회로 1052 및 1054와, 버퍼 판독 전송 이네이블 신호 BRTE에 응답하여 도통하고 인버터 회로 1052 및 1054의 출력을 SRAM 비트선 SBLa 및 /SBLa에 전달하는 전송 게이트 1058 및 1056를 포함한다.
슬레이브 데이터 레지스터 1002의 래치노드 N 및 /N의 신호는 게이트 Txa 및 Txb를 통하여 제19도에 표시된 메인 증폭기 430에 전달된다.
경로는, 버퍼 판독 모드 동작시에 판독 데이터 전송 버퍼회로로부터 데이터를 판독하기 위한 경로를 제공한다.
게이트 Txa 및 Txb는 제1도에 표시된 제1 및 제2증폭기의 구성을 포함한다.
제21도에 표시된 판독 데이터 전송 버퍼회로의 동작은 동작 파형을 표시하는 제22도와 관련하여 설명한다.
DRAM 판독 전송모드 DRT가 지정되는 경우, 로우 및 메모리 블럭은 DRAM 어레이에서 선택되고, 글로벌 IO 선 GIOa 및 /GIOa 상의 신호 전위는 판독된 DRAM 메모리셀의 데이터에 따라서 변화한다.
다음에, DRAM 전치 증폭기 이네이블 신호 DPAE가 발생되는 경우, 판독 증폭기 1004 및 1008과, 전치 증폭기 1006가 활성화된다.
글로벌 IO 선 GIOa 상의 신호가 하이 레벨에 있고, 글로벌 IO 선 /GIOa 상의 신호 전위는 로우 레벨에 있다고 가정하자.
이러한 경우에, 노드 J 및 /J의 전위는 각각 로우 레벨과 하이 레벨에 있다.
노드 J 및 /J에 전달된 신호 전위는 트랜지스터 1062 및 1064에 의해서 고속으로 증폭된다.
트랜지스터 1060 및 1066는 DRAM 전치 증폭기 이네이블 신호 DPAE에 응답하여 오프 상태로 된다.
트랜지스터 1060 및 1066는 전원 전위에 노드 J 및 /J를 프리챠지하기 위해서 사용된다.
트랜지스터 1062 및 1064는 DRAM 전치 증폭기 이네이블 신호 DPAE가 로우 레벨에 있는 프리챠지 상태에서 노드 J 및 /J를 동일한 전위로 유지하는 기능을 갖는다. 노드 J 및 /J에 전달된 신호는 트랜지스터 1068,1070,1076,1078,1072, 및 1074를 통하여 마스터 데이터 레지스터 1000에 전달된다.
트랜지스터 1072 및 1074는 DRAM 전치 증폭기 이네이블 신호 DPAE에 응답하여 온상태로 된다.
노드 J의 전위가 로우 레벨에 있고, 노드 /J의 전위는 하이 레벨에 있다고 가정하자.
트랜지스터 1068 및 1078은 온상태에 있으며, 트랜지스터 1070 및 1076는 오프 상태에 있다.
따라서, 마스터 레지스터 1000의 래치노드 N 및 /N의 전위는 각각 하이 레벨과 로우 레벨에 있다.
일련의 이러한 동작들을 통하여, 판독 데이터 전송 버퍼회로에 있어서 마스터 데이터 레지스터 1000를 통과하는 데이터 전송 동작이 완료된다.
다음에, DRAM 판독 전송 이네이블 신호 DRTE가 발생된다.
따라서, 트랜지스터 1080 및 1082는 온상태로 되고, 마스터 데이터 레지스터 1000에서 래치노드 M, /M에 기억된 데이터는 슬레이브 데이터 레지스터 1002에서 래치노드 N, /N에 전달된다.
래치노드 M의 전위는 하이 레벨에 있기 때문에, 트랜지스터 1084는 온 상태에 있고, 트랜지스터 1086는 오프 상태에 있다.
따라서, 래치노드 N 및 /N에서의 신호전위는 각각 로우 레벨과 하이 레벨로 된다.
일련의 이러한 동작들을 통하여, 판독 데이터 전송 버퍼회로 140에 있어서 슬레이브 데이터 레지스터 1002에 데이터를 기억하는 것이 완료된다.
래치노드 N, /N의 신호 전위는 게이트 Txb, Txa를 통하여 판독될 수 있다.
특히, 레이턴시 경과후 버퍼 판독 모드 동작을 실행하는 것에 의해, 판독 데이터 전송 버퍼회로내에 기억된 데이터는 고속으로 판독될 수 있다.
SRAM 이레이로의 데이터 전송시에는, 버퍼 판독 전송 이네이블 신호 BRTE가 발생된다.
따라서, 인버터 회로 1052 및 1054의 출력은 게이트 1058 및 1056를 통하여 SRAM 비트선 SBLa 및 /SBLa 상으로 전달된다.
제21도에 표시된 구성에서, 인버터 회로 1052 및 1054는 버퍼 판독 전송 이네이블 신호 BRTE에 응답하여 활성화된 3상태 인버터 회로일 수도 있다.
판독 데이터 전송 버퍼회로의 전송 동작에 있어서, DRAM 판독 전송 이네이블 신호 DRTE는 그의 발생 타이밍이 클록신호에 응답하여 결정된다.
DRAM 판독 전송모드 DRTE는 3의 레이턴시로 지정되고, DRAM 판독 전송 이네이블 신호 DRTE는 제2클록 사이클에서 발생된다.
따라서, 판독 데이터 전송 버퍼회로에의 데이터 전송 타이밍은 판독 데이터 전송 버퍼회로로의 확정 데이터의 전송에 대하여 용이하게 제어될 수 있다.
상술한 바와 같이, 판독 전송 버퍼회로에 대한 슬레이브 데이터 레지스터와 마스터 레지스터의 2단의 래치회로 구성으로, 데이터 전송은 확실하게 실행될 수 있다.
레이턴시 제어 역시 용이하고 확실하게 행해질 수 있다.
DRAM 판독 전송 이네이블 신호 DRTE의 발생 타이밍의 클록신호 Ka의 발생 타이밍에 의해 결정되는 경우, 슬레이브 레지스터 1002의 데이터는 마스터 레지스터 1000로부터 슬레이브 레지스터 1002로의 데이터 전송시에 불안정하게 되기 때문에, 슬레이브 레지스터 1002는 데이터 판독을 위하여 액세스될 수 없다.
그러한 불안정한 데이터의 판독을 방지하기 위해서, 슬레이브 레지스터 1002로의 액세스는 레이턴시의 하나의 클록 사이클의 기간중에 DTBR 클록 아웃으로써 금지될 수 있다.
제23도는 데이터 전송에 관련된 제어신호를 발생하기 위한 회로 구성을 개략적으로 표시하는 도면이다.
제23도에서, SRAM 제어회로 132는, 제어 클록신호 CC0, CC1와 내부 기록 이네이블 신호 WE에 응답하여, 기록 데이터 전송 버퍼회로에 데이터 기록 동작모드를 지정하는 신호 BWT와, 판독 데이터 전송 버퍼회로로부터의 데이터 판독(데이터 입/출력 핀이나 SRAM 어레이의 데이터 판독)의 동작을 지시하는 신호 BRT를 발생하고, 데이터 기록 및 데이터 판독 중의 하나를 지시하는 신호 W/R 역시 발생하는 SRAM 제어회로 850와, SRAM 제어신호 850로부터의 신호 BWTm 및 BRTm에 따라서 데이터 전송에 필요한 신호 BWT, BRTE 및 BRE를 발생하는 SRAM 구동회로 852를 포함한다.
신호 BWTm는 버퍼 기록 모드 BW, 버퍼 기록 전송모드 BWT 및 버퍼 기록 전송 BWTW 중의 하나를 지정한다.
신호 BRTm는 버퍼 판독 모드 BR, 버퍼 판독 전송모드 BRT 및 버퍼 판독전송 판독 모드 BRTR 중의 하나를 지정한다.
신호 BWTE는 데이터가 SRAM 어레이나 판독 데이터 전송 버퍼회로로부터 0기록 데이터 전송 버퍼회로의 초단의 레지스터(임시 기록 데이터 전송 버퍼회로 TDTBW)로 전달되는 기록 동작모드시에 발생되는 버퍼 기록 전송/버퍼 기록 이네이블 신호이다.
신호 BRTE는 판독 데이터 전송회로로부터 SRAM 어레이로의 데이터 전송시에 발생되는 버퍼 판독 전송 이네이블 신호이다.
신호 BRE는 판독 데이터 전송회로의 데이터가 출력을 위해서 판독되는 경우에 발생되는 버퍼 판독 이네이블 신호이다.
게이트 회로 860는 판독/기록 신호 W/R와 칼럼 디코더 120의 출력을 받는 게이트 회로 854와, 기록/판독 신호 W/R와 칼럼 디코더 120의 출력을 받는 게이트 회로 856를 포함한다.
게이트 회로 854는 기록/판독 신호 W/R가 데이터 기록 모드를 표시하는 경우에 버퍼회로로써 작용하고, 그를 통하여 칼럼 디코더 120로부터의 출력을 통과하여 신호 BYW를 생성한다.
신호 BYW는 기록 데이터 전송 버퍼회로의 임시 레지스터와 SRAM 기록 구동회로 810(제19도에 표시)에 부여된다.
따라서, 16비트의 메모리셀의 1-비트의 메모리셀이나 기록 데이터 전송 버퍼(TDTBW)가 선택되고, 데이터는 선택된 메모리셀이나 버퍼내에 기록된다.
게이트 회로 856는 기록/판독 신호 W/R가 데이터 판독 모드를 표시하는 경우에 칼럼 디코더로부터의 출력을 통과하고 신호 RYW를 발생한다.
신호 RYW는 제2센스 증폭기 814에 부여된 후, 16개의 센스 증폭기중의 하나의 센스 증폭기가 선택되고, 선택된 센스 증폭기의 출력은 메인 증폭기 회로를 통하여 판독된다.
DRAM 제어회로 128는 내부 제어신호 RAS, CAS 및 DTD를 받고, 지정된 동작모드를 결정하고, 결정의 결과에 의거하여 신호 DWTm 및 DRTm를 발생하는 DRAM 제어회로 860와, DRAM 제어회로 860로부터의 신호 DWTm 및 DRTm에 따라서 데이터 전송에 필요한 신호 DPAE, DRTE, DWTE 및 DWDE를 발생하는 DRAM 구동회로 862를 포함한다. 신호 DWTm는 판독 데이터 전송 버퍼회로로부터 DRAM 어레이로의 데이터 전송시에 발생된 신호이다.
신호 DRTm는 데이터가 DRAM 어레이에서 판독 데이터 전송 버퍼회로로 전달되는 경우에 발생되는 신호이다.
제4도에 표시된 동작모드 DWT1R 및 DWT2R가 지정되는 경우, 신호 DWTm 및 DRTm의 양방이 발생된다.
신호 DPAE는 DRAM 전치 증폭기 이네이블 신호이고 신호 DRTE는 DRAM 판독 전송 이네이블 신호이다.
신호 DRTE에 응답하여, 데이터는 판독 데이터 전송 버퍼회로의 슬레이브 레지스터에 의해서 래치된다.
신호 DWTE는 임시 기록 레지스터에서 마스터 레지스터(DTDW)로의 데이터 전송시에 발생된 신호이다.
신호 DWDE는 기록 데이터 전송회로의 마스터 레지스터에 기억된 데이터가 DRAM 어레이에 전달되는 경우에 발생된 신호이다.
SRAM 구동회로 852와 DRAM 구동회로 862의 양방은 내부 클록신호 K(Ka)를 받는다.
이는 데이터 전송 타이밍이 클록에 의해서 규정되어 있고, 전송 타이밍은 레이턴시에 의해서 결정되어 있기 때문이다.
레이턴시의 길이는 결정된다.
커맨드 레지스터(도시 않음)에 설정된 데이터에 따라서 결정된다.
제24도는 판독 데이터 전송 버퍼의 전송지시신호 DRTE를 발생하기 위한 일부분의 구성을 표시하는 도면이다.
제24도에서, DRAM 데이터 전송 구동계는 신호 RAS, CAS 및 DTD에 응답하여 DRAM 어레이내의 데이터의 판독이 지정되는가의 여부(이하 커맨드는 DRAM 판독 커맨드라고 칭함)를 검출하기 위한 DRAM 판독 커맨드 검출 회로 902와, DRAM 판독 커맨드 검출 회로 902의 출력에 응답하여 활성화되어, 내부 클록신호 Ka를 카운트하고 소정의 수가 카운트업될 때 카운트된 신호를 발생하는 레이턴시 카운터 904와, DRAM 구동회로(제23도에 표시)로부터의 신호 BRTE 및 BRE에 응답하여 판독 데이터 전송 버퍼회로를 통한 액세스가 지정되는지의 여부를 검출하기 위한 버퍼 판독 커맨드 검출 회로 910와, 레이턴시 카운터 904의 출력과 버퍼 커맨드 검출 회로 910의 출력에 응답하여 세트 신호를 발생하기 위한 게이트 회로 906와, 게이트 회로 906에 응답하여 세트되고 DRAM 판독 커맨드 검출 회로 902의 출력에 응답하여 리세트된 플립플롭 908을 포함한다.
제4도의 제어신호의 논리로부터 명백히 표시된 것처럼, DRAM 판독 커맨드 검출 회로 902로부터의 판독 커맨드 검출신호 DRTm는 DRAM 판독 전송모드 DRT, DRAM 기록 전송모드 DWT1R, DRAM 기록 전송 2판독 모드 DWT2R에서, 즉, 데이터가 판독 데이터 전송 버퍼회로로 로도되는 동작모드시에 발생된다.
DRAM 판독 커맨드 검출회로 902는 제23도에 표시된 DRAM 제어회로 860에 포함된다.
레이턴시 카운터 904는 DRAM 판독 커맨드 검출신호 DRTm에 응답하여 내부 클록신호 Ka를 카운트한다.
카운트치가 미리 설정된 레이턴시보다도 1정도 작을 경우, 레이턴시 카운터 904는 카운트업 신호를 발생한다.
레이턴시가 3으로 지정되는 경우, 레이턴시 카운터 904는 DRAM 판독 커맨드 검출신호 DRTm가 구비된 클록 사이클로부터 클록신호 Ka를 카운트하고, 카운트치가 2로 되면, 다음의 클록신호 Ka의 상승에 응답하여 카운트업 신호를 발생한다. 버퍼 판독 커맨드 검출 회로 910는 SRAM 구동회로 852로부터의 신호 BRE 및 BRT를 반전하기 위한 인버터 버퍼를 구비한다.
신호 BRE 및 BRTE가 발생되는 경우에, 판독 데이터 전송 버퍼회로로부터 SRAM 어레이로의 데이터 전송은 진행중에 있거나, 판독 데이터 전송 버퍼회로의 슬레이브 판독 데이터 전송 버퍼는 외부에서 액세스되고 있다.
게이트 회로 906는 제공된 신호 모두가 하이 레벨에 있을 때 하이 레벨의 신호를 출력한다.
판독 데이터 전송 버퍼회로의 데이터가 사용되고 있을 때, 카운터 904의 출력신호가 H의 활성 상태로 되더라도, 게이트 회로 906는 활성(하이) 레벨의 신호를 출력하지 않는다.
플립플롭 908은 활성 레벨로 되는 게이트 회로 906의 출력에 응답하여 설정되고, 그의 Q 출력으로부터 발생된 데이터 전송지시신호 DRTE을 활성화한다.
플립플롭 908 역시, 판독 커맨드 검출신호 DRTm가 다음에 제공될 때까지 그의 설정된 상태를 유지한다.
따라서, 판독 데이터 전송지시신호 DRTE의 발생 타이밍을 용이하게 제어할 수 있다.
더욱이, 플립플롭 908으로 판독 데이터 전송지시신호 DRTE를 발생하는 것에 의해서, 활성 상태의 신호 DRT는 판독 데이터 전송 버퍼회로의 데이터의 사용(전송)이 완료된 후에 레이턴시 카운터의 출력에 의해서 즉시 발생될 수 있다.
제25도는 간략화에 의해 판독 데이터 전송 버퍼회로의 구성을 표시하는 도면이다.
판독 데이터 전송 버퍼회로는 제21도에 상세히 표시되지만 다음 설명의 편리를 위해서 간략화된 형태로 표시된다.
판독 데이터 전송 버퍼회로는, DRAM 어레이로부터의 데이터를 수신하는 마스터 데이터 레지스터 MDTBR와, 마스터 데이터 레지스터 MDTBR로부터의 데이터를 기억하는 슬레이브 데이터 레지스터 SDTBR와, 데이터 전송지시신호 DRTE에 응답하여 도통하고 마스터 데이터 레지스터 MDTBR로부터 슬레이브 데이터 레지스터 SDTBR로 데이터를 전송하는 전송 게이트 Tz를 포함한다.
마스터 데이터 레지스터 MDTBR는 제21도의 회로 블럭 1000,1004 및 1006과, 전송 게이트 1072,1074,1076 및 1078에 대응한다.
전송 게이트 Tz는 제21도의 게이트 1080,1082,1084 및 1086에 대응한다.
슬레이브 데이터 레지스터 SDTBR는 제21도에 표시된 구성에 있어서 회로 블럭 1002와 인버터 1052 및 1054에 대응한다.
슬레이브 데이터 레지스터 SDTBR에 유지된 데이터는 전송 게이트를 Ty를 통하여 SRAM 어레이 1004에 부여되거나, 전송 게이트 Tx를 통하여 메인 증폭기에 부여된다.
전송 게이트 Ty는 신호 BRTE에 응답하여 도통하고, 전송 게이트 Tx는 신호 BRE에 응답하여 도통한다.
전송 게이트 Tx는 제21도에 표시된 전송 게이트 Txa 및 Txb에 대응하고, 전송 게이트 Ty는 전송 게이트 1056 및 1058에 대응한다.
제21도에 표시된 구성은 1-비트의 데이터의 회로 구성이며, 제25도에 표시된 구성에 있어서, 16-비트의 데이터의 전송이 도통된다.
제24도에 표시된 회로의 동작은 제26도의 동작의 파형과 관련하여 설명될 것이다.
제26도는 3의 레이턴시 기간의 동작을 표시한다.
외부 클록신호 extK의 사이클 0에 있어서는, DRAM 판독 전송모드 DRT가 지정된다.
응답하여, DRAM 어레이의 선택된 로우에 접속된 메모리셀 사이에서, 칼럼 블럭(하나의 메모리 플레인에 대하여 16비트의 메모리셀)은 그때 제공된 DRAM 칼럼 어드레스 신호에 따라서 선택되고 그의 데이터는 마스터 레지스터 MDTBR에 전달된다.
DRAM 어레이 102로부터 마스터 데이터 레지스터 MDTBR로의 데이터 전송 타이밍, 즉 전치 증폭기 이네이블 신호 DPAE를 발생하는 타이밍도 레이턴시에 의거하여 통상적으로 결정되고, 클록 사이클 1에서, DRAM 어레이에서 마스터 데이터 레지스터 MDTBR로의 데이터 전송이 실행된다.
따라서 마스터 데이터 레지스터 MDTBR에 기억되어 있는 데이터는 새로이 전송된 데이터로 재기록된다.
제2클록 사이클 2에 있어서, 버퍼 판독 모드 BR가 지정된다.
이에 의해서 버퍼 판독 이네이블 신호 BRE는 전송 게이트 Tx를 온상태로 하는 활성 상태(하이 레벨)로 된다.
이때, 버퍼 판독 커맨드 검출 회로 910으로부터의 검출신호 /BRE는 로우 레벨로 되기 때문에, 게이트 회로 906의 출력은, 레이턴시 카운트 904의 출력이 활성상태나 하이 레벨로 되더라도 그의 비활성의 로우 레벨를 유지한다.
따라서, 마스터 데이터 레지스터 MDTBR로부터 슬레이브 데이터 레지스터 SDTBR로의 데이터 전송은 실행되지 않는다.
이는 DRAM 판독 전송 이네이블 신호 DRTE가 비활성의 로우 레벨에 있기 때문이고, 전송 게이트 Tz가 비도통 상태에 있기 때문이다.
버퍼 판독 모드 BR에 있어서, 슬레이브 데이터 레지스터 SDTBR에 기억된 모든 데이터는 판독되고 출력 메인 증폭기에 전달된다(칼럼 디코더에 의한 선택 동작이 수행된다).
버퍼 판독 이네이블 신호 BRE가 로우 레벨로 하강하는 것에 응답하여, 레이턴시 카운터 904의 출력이 그의 하이 레벨을 유지하기 때문에 게이트 회로 906의 출력은 활성 상태의 하이 레벨로 상승한다.
응답하여, 플립플롭 903이 설정되고, DRAM 판독 데이터 전송 이네이블 신호 DRT는 활성 상태의 하이 레벨로 되며, 전송 게이트 Tz는 도통한다.
그 결과, 마스터 데이터 레지스터 MDTBR내의 기억 데이터는 슬레이브 데이터 레지스터 SDTBR에 전송된다.
슬레이브 데이터 레지스터의 기억 데이터는 짧은 기간의 시간동안에만 불안정하게 되고, 클록 사이클 3에 있어서, 슬레이브 데이터 레지스터 SDTBR내에 기억된 새로운 데이터는 버퍼 판독 모드 BR가 지정되는 경우에 판독될 수 있다.
플립플롭 908은 DRAM 판독 전송모드 DRT가 다음에 지정될 때까지 그의 설정 상태를 유지한다.
플립플롭 908의 사용으로 인하여, 게이트 회로 906의 출력이 하나의 짧은 펄스에 대하여 짧은 펄스폭을 가지더라도 충분한 기간의 펄스폭을 가지는 전송 이네이블 신호 DRTE가 생성되며, 마스터 데이터 레지스터 MDTBR로부터 슬레이브 데이터 레지스터 SDTBR로의 데이터 전송은 타이밍의 설계를 복잡하게 하지 않고도 보장된다.
클록 사이클 4에 있어서, 모드 DRT가 지정되는 경우, 플립플롭 908은 DRAM 판독 커맨드 검출 회로 902로부터의 리드 커맨드 검출신호 DRTm에 응답하여 리세트되고, 전송 이네이블 신호 DRTE는 로우 레벨로 하강하며, 마스터 레지스터 MDTBR 및 슬레이브 데이터 레지스터 SDTBR는 분리된다.
이러한 클록 사이클로부터, 새로운 데이터 전송 동작이 실행되며, 클록 사이클 4로부터 2클록의 경과후에, DRAM 어레이로부터 슬레이브 데이터 레지스터 SDTBR로의 데이터 전송은 마스터 데이터 레지스터를 통하여 실행된다.
제26도에 있어서, 클록 사이클 4에 있어서, DRAM 판독 전송모드 DRT가 지정되면, 이러한 실시예에서, 상술한 바와 같은 입력버퍼는 로우 레벨의 클록신호 K에 대하여 통과 상태로 되고, 판독 커맨드는 클록 신호 extK가 활성 상태로 이행되기 전에 검출되고, 플립플롭 908은 검출의 결과에 의하여 리세트되기 때문에, 전송 이네이블 신호 DRTE는 클록 사이클 4의 클록신호 extK의 상승전에 비활성 상태의 로우 레벨로 하강한다.
제27도는 판독 데이터 전송 버퍼회로의 또 다른 동작 시퀀스를 표시하는 도면이다.
제27도의 동작 시퀀스에서, DRAM 판독 전송모드 DRT는 초기에 지정되고, 다음에 판독 데이터 전송모드 DRT는 판독 데이터 전송 버퍼회로 내부에서의 데이터 전송 사이클에서 새로이 지정된다.
제27도의 동작 시퀀스에서, 3의 레이턴시 기간이 가정된다.
클록 사이클 0에서, DRAM 판독 전송모드 DRT가 지정된다.
DRAM 판독 전송모드 DRT에 의거하여, 데이터는 DRAM 어레이에서 마스터 데이터 레지스터 MDBRT로 전달된다(클록 사이클 1에서).
클록 사이클 2에서, DRAM 판독 전송모드 DRT는 새로이 지정된다.
새로이 부여된 DRAM 판독 모드 DRT는 레이턴시 카운트의 카운트치를 초기치에 리세트한다.
따라서, 클록 사이클 2에 있어서 발생되는 레이턴시 카운터의 출력이(제27도에 파선으로 표시) 발생되지 않으며(활성 상태로 되지 않는다), 따라서 DRAM 판독 전송 이네이블 신호 DRTE는 활성화되지도 않는다.
새로이 부여된 DRAM 판독 전송모드 DRT에 의해, DRAM 어레이에서 선택된 메모리셀의 데이터는 마스터 레지스터로 전달된다(클록 사이클 3에서).
따라서, 클록 사이클 0에서 지정된 DRAM 판독 전송모드 DRT에 의해 마스터 데이터 레지스터 MDTBR내에 기억된 데이터는 클록 사이클 2에 제공된 DRAM 판독 전송모드 DRT에 의해서 선택된 메모리셀의 데이터로 재기록된다.
클록 사이클 2에서 새로 부여된 DRAM 판독 전송모드 DRT에 의해서, 레이턴시 카운터는 카운트 동작을 실행하고, 레이턴시 카운터의 출력은 클록 싸이클 2로부터 2클록 싸이클의 경과후에 클록 싸이클 4에서 활성화되고, 데이터 전송 이네이블 신호 DRTE는 활성 상태로 된다(버퍼 판독 이네이블 신호 BRE 및 버퍼 판독 전송 이네이블 DRTE의 양자는 로우 레벨인 비활성 상태에 있다).
클록 싸이클 4에서 발생된 데이터 전송 이네이블 신호 DRTE에 응답하여, 전송 게이트 Tz가 도통하고, 데이터는 마스터 데이터 레지스터 MDTBR에서 슬레이브 데이터 레지스터 SDTBR로 전송된다.
상기 동작모드에서, 클록 싸이클 0에 부여된 DRAM 판독 전송모드 DRT는 무시된다(판독 취소).
그러한 동작모드에서, 데이터는 전송시에 슬레이브 데이터 레지스터 SDTBR에서 불안정 상태로 되고, 슬레이브 데이터 레지스터는 어떤 사이클에 액세스될 수 있다.
제28도는 제24도에 표시된 레이턴시 카운터의 구성을 상세히 표시하는 도면이다.
제28도에서, 레이턴시 카운터 908는 복수의 종속접속된 플립플롭 920∼925을 포함한다.
플립플롭 921∼925은 각각 클록신호 입력 단자 CLK, 신호 입력 단자 D 및 /D, 리세트 단자 R, 신호 출력 단자 Q 및 /Q를 포함한다.
플립플롭 920,922 및 924의 클록 입력 단자 CLK에는 내부 클록신호 Ka(DRAM 내부 클록신호 DK에 대응한다)가 제공되며, 플립플롭 921,923 및 925의 클록 내부 단자 CLK에는 인버터 926를 통하여 내부 클록신호 Ka의 반전이 제공된다.
플립플롭 920∼925의 각각은 클록 입력 단자 CLK에 부여된 클록신호가 하이 레벨에 있을 경우에 통과 상태로 되고, 클록 입력 단자 CLK에 부여된 클록신호가 로우 레벨인 경우에 래치 상태로 된다.
초단의 플립플롭 920의 신호 입력 단자 D에는 DRAM 판독 커맨드 검출신호 DRTm가 제공되어 있고, 초단의 플립플롭 920의 신호 입력 단자 /D는 인버터 927를 통하여 판독 커맨드 검출신호 DRTm를 받는다.
각각의 플립플롭 921∼925에 대하여, 전단의 플립플롭의 출력 Q 및 /Q은 입력 단자 D 및 /D에 접속되어 있다.
레이턴시 카운터 930는 레이턴시 1설정 신호 LAT1에 응답하여 플립플롭의 출력신호 및 반전/지연 회로 3234의 출력신호를 받는 NAND 회로 3236와, NAND 회로 3236의 출력신호를 받는 인버터 회로 3238와, 인버터 회로 3238의 출력신호를 받는 인버터 회로 3239를 포함한다.
내부 클록신호 CLK 및 ZCLK는 인버터 회로 3238 및 3238로부터 각각 발생된다. 반전/지연 회로 3234는 복수의(설명된 구성에서는 9개) 종속 접속된 인버터로 형성되어 있다.
제46도 및 제47도에 표시된 내부 클록신호 발생회로의 동작을 제48도인 그의 파형도의 동작과 관련하여 설명한다.
외부 클록신호 extK가 H로 상승하는 것에 응답하여, 인버터 회로 3232로부터의 클록 이네이블 신호 CLKE는 소정 기간동안 H로 상승한다.
내부 클록 이네이블 신호 CLKE가 H에 있는 기간은 반전/지연 회로 3208에 의해서 주어진 지연 시간에 의해서 결정된다.
인버터 회로 3206로부터의 클록 이네이블 신호 ZCLKE는 외부 클록신호 extK의 상승에 응답하여 L로 하강한다.
따라서, 제2내부 클록 발생회로 2132에 있어서, NAND 회로 3220 및 3221의 출력신호는 H에 고정되고, 클록신호 CK1 및 ZCK1의 상태는 이 기간동안 변하지 않는다.
내부 클록 이네이블 신호 CLKE가 H에 있는 경우, 레지스터 3214는 동작 상태로 되고, 외부 클록 이네이블 신호 extCKE를 채택하고 래치한다.
외부 클록 이네이블 신호 extCKE가 H에 있는 경우, 출력노드 NOa는 트랜지스터 3214a 및 3214b를 통하여 방전되고, 그의 전위는 저하된다.
응답하여, MOS 트랜지스터 3214k는 오프 상태로 되고, 출력노드 NOb는 MOS 트랜지스터 3214e를 통하여 전원 전위 레벨에 충전된다.
따라서, 레지스터 3214로부터 출력된 클록 이네이블 신호 CKE0 및 ZCKE0는 H 및 L로 된다.
표시되지 않았지만, 클록 이네이블 신호 CKE0 및 ZCKE0이 구비되어 있는 회로는 DRAM 제어회로에 구비된 셀프 리프레시를 지정하기 위한 커맨드를 디코드하는 회로이다.
이는 앞선 타이밍에 있어서 리프레시 동작이 지정되는지의 여부를 결정하기 위한 것이다.
H의 클록 이네이블 신호 CKE0 및 L의 클록 이네이블 신호 ZCKE0는 인버터 회로 3216 및 3215를 통하여 NAND 회로 3217 및 3218의 플립플롭 형태에 의해서 래치된다.
따라서, 이러한 상태에서, 내부 클록 이네이블 신호 CKE0는 H에 있고, 상보적인 내부 클록 이네이블 신호 ZCKE0D는 L에 있다.
소정의 시간에서, 클록 이네이블 신호 CLKE는 L로 되고, 레지스터 출력신호 ZCKE0 및 CKE0는 L로 된다.
응답하여, 인버터 회로 3215 및 3216의 출력신호는 양방은 H로 되고, NAND 회로 3217 및 3218의 출력신호 ZCKE0D의 상태는 변하지 않는다.
외부 클록신호 extK가 하강하는 것에 응답하여, 내부 클록신호 ZCLKE는 L 및 H로 상승하고, NAND 회로 3220 및 3221는 인버터로써 작용한다.
따라서, NAND 회로 3220의 출력신호는 H로 되고, NAND 회로 3221의 출력은 L로 되고, 제2내부 클록 이네이블 신호 CKE1는 H로 되고, 제1내부 클록 이네이블 신호 ZCKE1는 L로 된다.
제1내부 클록 이네이블 신호 CKE1가 H에 있는 경우, 제3내부 클록 발생회로 2134에서, 내부 클록신호 CLK 및 ZCLK는 외부 클록신호 extK에 따라서 NAND 회로 3230 및 인버터 회로 3232로부터 발생된다.
NAND 회로 3236의 출력신호가 H인 시간은 반전/지연 회로 3234에 의해 주어진 시간 지연에 의해서 결정된다.
따라서 인버터 회로 3238로부터 발생된 내부 클록신호 CLK는 외부 클록신호 extK의 상승에 응답하여 H로 상승하고, 반전/지연 회로 3234에 의해서 주어진 시간 지연에 의해서 결정된 시간동안 H에 남아있고, 다음에 L로 하강한다.
또한 이러한 구성에서, 내부 클록신호 CLK는 외부 클록신호 extK가 하강하는 시간과는 무관하게 일정한 펄스폭을 항상 갖는다.
외부 클록 이네이블 신호 extCKE가 외부 클록신호 extK의 상승시에 L에 설정되는 경우, 레지스터 회로 3214로부터 발생된 클록 이네이블 신호 CKE0 및 ZCKE0는 각각 L 및 H로 되고, 응답하여, 제1내부 클록 이네이블 신호 ZCKE0D 및 CKE0D는 각각 L 및 H로 된다.
NAND 회로 3217 및 3218의 출력신호의 상태는 외부 클록신호 extK의 다음의 상승까지 유지된다.
외부 클록신호 extK가 다시 상승하는 경우, 제2내부 클록 이네이블 신호 CKE1가 여전히 H인 시간에, 소정의 시간폭을 가지는 내부 클록신호 CLK는 제3클록 발생회로 2134로부터 발생된다.
외부 클록신호 extK가 L로 하강하는 경우, 제2내부 클록 발생회로 2132에서, NAND 회로 3222 및 3223의 출력신호의 상태는 반전되고, 제2내부 클록 이네이블 신호 CKE1는 L로 된다.
이러한 상태는 외부 클록신호 extK의 다음의 하강까지 유지된다.
따라서, 외부 클록신호 extCLK가 다음의 사이클에 있어서 H로 상승하더라도, 내부 클록신호 CLK는 제3내부 클록 발생회로 2134로부터 발생되지 않는다.
[내부 클록 발생회로의 또 다른 구성]
제49도는 내부 클록신호 발생계의 또 다른 구성을 표시하는 도면이다.
제49도에서, 내부 클록신호 발생계는 외부 클록신호 extK를 버퍼하기 위한 버퍼회로 2138와, 외부 클록 이네이블 신호 extCLK를 버퍼하기 위한 버퍼회로 2137와, 버퍼회로 2138로부터의 클록신호 K0와 제2내부 클록 발생회로 2133로부터의 파워 다운 검출신호 ZPDE에 따라서 클록 이네이블 신호 CLKE를 발생하기 위한 제1내부 클록 발생회로 2131와, 클록 이네이블 신호 CLKE와 리프레시 모드 검출신호 RFS와 버퍼회로 2137로부터 수신된 클록 이네이블 신호 CKE에 따라서 내부 클록 이네이블 신호 CKE0, CKE1 및 파워 다운 모드 검출신호 ZPDE를 발생하기 위한 제2내부 클록 발생회로 2133와, 제2내부 클록 발생회로로부터의 내부 클록 이네이블 신호 CKE1와 클록신호 K0에 따라서 내부 클록신호 CLK를 발생하기 위한 제3내부 클록 발생회로 2134를 포함한다.
제2내부 클록 발생회로로부터의 클록 이네이블 신호 CKE0는 제어회로에 포함된 리프레시 커맨드 디코더 2138에 부여된다.
리프레시 커맨드 디코더 2139는 클록 이네이블 신호 CKE0에 응답하여 활성화되고, 외부 제어신호의 상태의 결정에 따라서 리프레시 모드가 지정되는지의 여부를 표시하는 리프레시 모드 검출신호 RFS를 발생한다.
제49도에 표시된 구성에서, 파워 다운 모드 검출신호 ZPDE가 사용된다.
그러나, 내부 클록신호 CLK는 외부 클록신호 extKK0에 따라서 소정 시간동안 H에서 발생된다.
따라서 제49도에 표시된 구성에 있어서도, 소정의 펄스폭을 가지는 내부 클록 신호 CLK가 외부 클록신호 extK의 다음의 변경의 영향과는 무관하게 확실하게 발생될 수 있다.
각각의 회로의 구성을 구체적으로 설명한다.
제49도에 표시된 버퍼회로 2137 및 2138는 각각 2단의 종속접속된 인버터 회로로 형성된다.
따라서 구성은 구체적으로 설명되지 않는다.
제50도는 제49도에 표시된 제2내부 클록 발생회로 2133의 구성을 상세히 표시하는 도면이다.
제50도를 참조하여, 제2내부 클록 발생회로 2133는, 제1내부 클록 발생회로 2132로부터의 클록 이네이블 신호 CLKE와 내부 클록 이네이블 신호 CKE를 발생하는 파워 다운 검출신호 ZPDE를 수신하여 제1내부 클록 이네이블 신호 ZCKE0를 발생하는 레지스터 3250를 포함한다.
레지스터 3250는 동작 상태로 되어 신호 CLKE 및 ZPDE의 양방이 H로 될 때만 클록 이네이블 신호 CKECKE0, ZCKE0를 채택하고 출력한다.
신호 CLK 및 ZPDE 중의 적어도 하나가 L에 있는 경우, 레지스터 3250로부터의 출력신호 CKE0 및 ZCKE0의 양방은 L에 있다.
레지스터 3250의 구체적인 구성은 제51도에 표시된다.
제51도를 참조하여, 레지스터 3250는 출력노드 ORL 상의 신호를 반전하기 위한 3단의 종속접속된 인버터 회로 4019a,4019b, 및 4019c와, 출력노드 ZORL 상의 신호의 전위를 받는 3단의 종속접속된 인버터 회로 4018a,4018b,4018c와, 전원 전위 노드와 노드 NDe의 사이에서 병렬로 구비된 p채널 MOS 트랜지스터 4012,4014, 및 4016와, 노드 NDe와 노드 NDc 사이에 접속된 n채널 MOS 트랜지스터 4010a,4010b,4008a 및 4008b와, 노드 NDf와 노드 NDb 사이에 구비된 n채널 MOS 트랜지스터 4011a,4011b,4009a,4009b를 포함한다.
MOS 트랜지스터 4012는 L에서 신호 ZPDE에 응답하여 도통하고, 전원 전위 노드로부터 노드 NDe에 전압을 전달한다.
p채널 MOS 트랜지스터 4014는 L에서 신호 CLKE에 응답하여 도통하고, 전원 전위 노드로부터 노드 NDe에 전류를 공급한다.
p채널 MOS 트랜지스터 4016는 출력노드 ZORL를 L에서 도통하고, 전원 전위 노드로부터 노드 NDe로 전압/전류를 전달한다.
MOS 트랜지스터 4010a 및 4010b는 그의 게이트에서 신호 CLKE를 받고, MOS 트랜지스터 4008a 및 4008b는 그의 게이트에서 신호 ZPDE를 받는다.
트랜지스터 4018a 및 4008a는 직렬로 접속되고, 트랜지스터 4010b 및 4008b는 직렬로 접속된다.
노드 NDe는 트랜지스터 4012 및 4014의 양방을 통하여 때때로 충전되고 따라서 노드 NDe에서의 방전 전류는 충전 전류를 수용해야만 하기 때문에, 신호 CLKE를 받는 2개의 트랜지스터는 병렬로 구비되어 있고 신호 ZPDE를 받는 2개의 트랜지스터는 병렬로 접속되어 있다.
p채널 MOS 트랜지스터 4013는 그의 게이트에 파워 다운 모드 검출신호 ZPDE를 받고, MOS 트랜지스터 4015는 그의 게이트에 클록 이네이블 신호 CLKE를 받고, MOS 트랜지스터 4017는 그의 게이트를 출력노드 ORL에 접속시킨다.
MOS 트랜지스터 4011a 및 4011b는 그의 게이트에 클록 이네이블 신호 CLKE를 수신한다.
MOS 트랜지스터 4009a 및 4009b는 그의 게이트에 신호 ZPDE를 수신한다.
더욱이, 레지스터 3250는 그의 게이트에 출력노드 ZORL 상의 신호의 전위를 받는 n채널 MOS 트랜지스터 4004a,4004b, 및 4004c와, 출력노드 NORL 상의 신호를 그의 게이트에 수신하는 n채널 MOS 트랜지스터 4005a,4005b,4005c와, 출력노드 ZORL 상의 신호 전위가 H인 경우에 도통하고 노드 NDc를 접지 전위 레벨에 방전하는 n채널 MOS 트랜지스터 4006a 및 4006b와, 출력노드 ORL 상의 신호 전위가 H인 경우에 도통하고 노드 NDd를 접지 전위 레벨에 방전하는 n채널 MOS 트랜지스터 4007a 및 4007b를 포함한다.
MOS 트랜지스터 4004b 및 4004c는 노드 NDc 및 노드 NDa 사이에 병렬로 설치되어 있다.
MOS 트랜지스터 4005 및 4005c는 노드 NDb 및 노드 NDd 사이에 병렬로 설치되어 있다.
MOS 트랜지스터 4004a 및 4005a는 그의 일측의 도통 단자를 노드 NDa 및 NDb에 각각 접속시키고, 타측의 도통 단자를 부유 상태로 되게 한다.
이는 출력노드 ORL 및 ZORL에 부수하는 게이트 용량을 조절하고 각각의 트랜지스터의 사이즈를 감소시키기 위한 것이다.
더욱이, 레지스터 3250는 그의 게이트에 클록 이네이블 신호 CKE를 받는 n채널 MOS 트랜지스터 4002a,4002b,4002c와, 그의 게이트에 기준 전압 Vref을 받는 n채널 MOS 트랜지스터 4003a,4003b,4003c를 포함한다.
MOS 트랜지스터 4002b 및 4002c는 노드 NDa 및 접지 전위 노드의 사이에 병렬로 구비되어 있고, MOS 트랜지스터 4003b 및 4003c는 노드 NDb 및 접지 전위 노드의 사이에 병렬로 구비되어 있다.
MOS 트랜지스터 4002a 및 4002a는 그의 일측의 도통 단자가 접지 전위를 받도록 접속되어 있고, 그의 타측의 도통 단자는 부유 상태로 되도록 한다.
신호 CKE, CLKE 및 ZPDE의 부하 용량은 최적치와 동일하도록 만들어져서, 신호 CKE가 H인 경우의 노드 ND의 방전 속도는 출력노드 ZORL가 H이고 신호 CKE가 L인 경우의 노드 NDc의 방전 속도와 같다.
제51도에 표시된 레지스터에서, 신호 CLKE 및 ZPDE의 양방이 L에 있는 경우, 노드 NDe 및 NDf는 트랜지스터 4012 및 4014에 의해서 각각 전원 전위 레벨에 충전되고, 출력노드 ORL 및 ZORL는 H로 된다.
이러한 상태에서, 신호 CKE0 및 ZKE0의 양방은 L로 된다.
그때, 노드 NDc 및 NDd는 트랜지스터 4006a 및 4006b와 4007a 및 4007b에 의해 접지 전위에 방전된다.
신호 CKE가 기준 전위 Vref보다 높은 전위에 있는 경우, 노드 NDc는 트랜지스터 4004b,4004c,4002b 및 4002c에 의해서 방전된다.
신호 CLKE 및 ZPDE의 양방이 H인 경우에, MOS 트랜지스터 4012,4014,4013 및 4015는 오프 상태로 되고, 트랜지스터 4010a,4010b,4008a,
4008b,4009a,4009b,4011a, 및 4011b는 온 상태로 된다.
신호 CKE가 그때에 H인 경우, 트랜지스터 4002c 및 4002b는 도통하여 노드 NDc를 접지 전위 레벨에 방전한다.
이는 노드 NDe의 전위를 낮추며, 출력노드 ZORL는 출력노드 ORL가 접지 전위 레벨에 방전되는 동안 MOS 트랜지스터 4017를 통하여 계속하여 충전되어 전원 전위 레벨을 유지하고, 신호 CKE0는 H로 되고 신호 ZCKE0는 L로 된다.
신호 CKE가 L인 경우, 신호 CKE0는 L에 있고, 신호 ZCKE0는 H에 있다.
상술한 바와 같이, 레지스터 3250은 신호 CLKE 및 ZPDE의 양방이 H인 경우에만 신호 CKE에 따라서 신호 CKE0 및 ZCKE0를 발생한다.
제50도를 참조하면, 제2내부 클록 발생회로 2113는 일측의 입력노드에 전원 전위 Vdd를 받고 타측의 입력에 신호 ZCKE0 및 CKE0를 받는 NAND 회로 3252 및 3253와, NAND 회로 3252 및 3253의 출력신호에 따라서 세트/리세트된 플립플롭 3254과, 신호 ZCLKE에 의해서 활성화되고 플립플롭 3254의 출력신호 Q 및 /Q를 반전하여 통과하는 NAND 회로 3255 및 3256와, NAND 회로 3255 및 3256과 인버터 회로 3258 및 3259의 출력신호에 따라서 세트와 리세트되어 플립플롭 3257의 출력 Q 및 /Q를 반전하는 플립플롭 3257을 각각 포함한다.
클록 이네이블 신호 CKE1는 인버터 회로 3258로부터 발생되고, 상보적인 클록 이네이블 신호 ZCKE1는 인버터 회로 3259로부터 발생된다.
NAND 회로 3255 및 3256에 인가된 ZCLKE는 레지스터 3250에 부여된 신호 CLKE의 반전이다.
따라서, 신호 CLKE가 H이고 레지스터 3250의 출력이 확립된 경우, 플립플롭 3254의 출력신호는 신호 CLKE의 하강에 응답하여 플립플롭 3257에 전달된다.
더욱이, 제2내부 클록 발생회로 2133는 클록 이네이블 신호 CKE 및 리프레시 모드 검출신호 RFS를 받는 NAND 회로 3260와, NAND 회로 3260의 출력신호를 받는 인버터 회로 3261와, 인버터 회로 3261의 L의 신호를 유지하기 위한 p채널 MOS 트랜지스터 3262와, 신호 ZCKE1 및 리프레시 모드 검출신호 RFS를 받는 NAND 회로와, 인버터 회로 3261의 출력신호 CKE2 및 NAND 회로 3263의 출력신호를 받는 NOR 회로 3264와, NOR 회로 3264의 출력신호를 반전하는 인버터 회로 3265를 포함한다.
신호 PDE는 NOR 회로 3264로부터 발생되고, 신호 ZPDE는 인버터 회로 3265로부터 발생된다.
제50도에 표시된 제2내부 클록신호 발생회로의 동작을 제52도인 그의 동작 파형도와 관련하여 설명한다.
내부 클록신호 CKE1 및 ZCKE1는 클록 이네이블 신호 CLKE의 상승시에 전의 클록 싸이클의 상태를 유지한다(신호 CKE1 및 ZCKE1의 상태에서의 변화는 신호 ZCLKE에 의해서 실행된다).
리프레시 모드 검출신호 RFS가 L에 있고, 이전 사이클내의 클록 이네이블 신호 CKE1가 H에 있는 경우, 인버터 회로 3261의 출력신호는 신호 CKE의 상태와는 무관하게 L에 있고, NAND 회로 3263의 출력신호는 H에 있으며, 따라서 신호 PDE는 L로 되고, 신호 ZPDE는 H로 된다.
이제, 신호 CKE가 L로 설정된다고 가정하자.
신호 ZPDE는 그때 여전히 H에 있다(신호 ZCKE1는 이전의 싸이클에서 L에 설정된다).
따라서, 레지스터 3250는 래치 동작을 실행하고, 신호 CK0를 L로 되게 한다. 이러한 상태는 신호 ZCLKE의 상승에 응답하여 플립플롭 3에 의해서 래치된다. 응답하여, 신호 ZCKE1는 H레벨로 된다.
그러나, 리프레시 모드 검출신호 RFS가 L에 있는 경우, 신호 PDE는 L을 유지한다.
리프레시 모드 검출신호 RFS가 H에 있는 경우, 신호 CKE1는 신호 CKE의 하강에 응답하여 L로 하강한다.
응답하여, 신호 PDE는 H로 상승하고, 신호 CKE가 L에 있는 기간동안 H를 유지한다.
셀프 리프레시 검출신호 RFS가 H일 때 신호 CKE가 H로 상승되는 경우, 신호 CKE2는 H로 상승하고, 다음에 신호 PDE는 NOR 회로 3264를 통하여 H로 상승한다.
신호 PDE의 상승은 외부 클록신호 K와 비동기적으로 실행된다.
클록신호 K의 다음 상승에지에서, 프리챠지 모드가 지정되고, 리프레시 모드 검출신호 RFS는 L로 하강한다(신호 PDE는 L에 있고, 신호 CKE0 ALA ZCKE0는 내부 클록신호 K와 동기하여 발생한다).
신호 RFS가 L로 하강하는 경우, 신호 CKE2는 L로 하강하고, NAND 회로 3264로부터 출력된 신호 PDE는 리프레시 모드 검출신호 RFS에 따라서 L에 유지된다.
외부 클록신호 K가 H로 상승하는 경우, 신호 CLKE가 발생되고, 응답하여 신호 CKE1는 H로 상승한다.
이하, 신호 CKE1가 H에 있는 기간동안, 내부 클록신호 CLK는 외부 클록신호 K에 따라서 발생된다.
제53a도는 제49도에 표시된 제1내부 클록 발생회로의 구성을 구체적으로 표시하는 도면이다.
제53a도를 참조하면, 제1내부 클록 발생회로 2131는 신호 ZPDE 및 클록신호 KO(또는 extK)를 받는 NAND 회로 3270와, NAND 회로 3270의 출력을 반전하는 인버터 회로 3272와, 인버터 회로 3272의 출력을 지연하는 지연 회로 3276a,3276b,
3276c와, 인버터 회로 3272의 출력신호와 지연 회로 3276c의 출력신호를 받는 NAND 회로 3277와, NAND 회로 3277의 출력신호를 받는 인버터 회로 3278를 포함한다.
클록 이네이블 신호 CLKE는 인버터 회로 3278로부터 발생되고, 상보 클록 이네이블 신호 ZCLKE는 인버터 회로 3279로부터 발생된다.
그의 게이트에 인버터 회로 3272의 출력신호를 받는 p채널 MOS 트랜지스터 3274는 인버터 회로 3272의 출력신호가 L에 있을 때 인버터 회로 3272의 입력을 전원 전위 레벨에 충전하고, 인버터 회로 3272로부터의 L신호를 안정하게 유지한다.
지연 회로 3276a는 스위치 회로 SW의 스위칭에 의해 근사치에 교대로 설정하는 비교적 큰 지연 시간을 가지는 짝수개의 인버터 회로 IGA를 포함한다.
지연 회로 3276b는 스위치 회로 SW의 접점의 스위칭에 의해서 근사치에 설정되는 지연 시간을 가지는 짝수개의 인버터 회로 IGB를 포함한다.
지연 회로 3262b는 비교적 작은 시간 지연을 가지며, 지연 시간을 미세하게 조절하기 위하여 사용된다.
지연 회로 3276c는 홀수단의 인버터 회로 ICG를 포함하고, 소정 시간동안 지연 회로 3276a 및 3276b로부터 인가된 신호를 지연하고 논리를 반전하여 출력한다.
제53a도에 표시된 제1내부 클록신호 발생회로의 동작을 제53b도인 동작 파형도와 관련하여 설명한다.
신호 ZPDE가 H에 있는 경우, NAND 회로 3270는 인버터로써 작용한다.
따라서, 클록신호는 외부 클록신호 extK(K0)에 따라서 인버터 3272로부터 발생된다.
NAND 회로 3277는 양방의 입력에 인가된 H의 신호에 응답하여 L에서 신호를 출력한다.
지연 회로 3276a 및 3276b는 2개의 인버터 회로를 단위로 하여 그의 지연 시간을 설정한다.
지연 회로 3276a 및 3276b는 인버터 회로 3272의 출력신호를 소정 시간 동안 지연한다.
지연 회로 3276c는 지연 회로 3276a나 3276b의 신호를 소정 시간동안 반전하고 지연한다.
따라서, 클록신호 K0의 상승에 응답하여 NAND 회로 3277로부터 발생된 신호는 지연 회로 3276a∼3276c에 의해 인가된 지연 시간동안 L에 있는다.
특히, 외부 클록신호 extK(K0)의 상승에 응답하여 발생된 인버터 회로 3278의 신호 CLKE는 소정 시간동안 H에 있다.
신호 CLKE의 펄스폭은 지연 회로 3276a 및 3276c에 의해 결정되고, 제50도에 표시된 레지스터 3250의 외부 클록 이네이블 신호 extCKE의 샘플링과 래치는 신호 CLKE를 사용하여 실행된다.
신호 ZPDE가 L에 있을 때, NAND 회로 3270의 출력은 H에 있고, 인버터 회로 3272의 출력신호는 L에 있다.
따라서 NAND 회로 3277의 출력신호는 H에 있고, 인버터 회로 3278로부터의 신호 CLKE는 L에 있다.
이러한 상태에서, 클록 이네이블 신호 CKE는 샘플링되지 않는다.
제54a도는 제49도에 표시된 제3내부 클록 발생회로의 구성을 구체적으로 표시한 도면이다.
제54a도를 참조하면, 제3내부 클록 발생회로 2134는 그의 일측의 도통 단자가 출력노드 3281에 접속되고, 그의 게이트에 클록 이네이블 신호 CKE1를 받는 n채널 MOS 트랜지스터 3282와, 전원 전위 노드와 출력노드 3281 사이에 설치되어 그의 게이트에 클록 이네이블 신호 CKE1를 받는 p채널 MOS 트랜지스터 3284와, 출력노드 3281와 전원 전위 노드의 사이에 병렬로 설치되어 그의 게이트에 클록신호 K0를 받는 p채널 MOS 트랜지스터 3285a,3285b,3285c와, MOS 트랜지스터 3282와 접지 전위 노드 사이에 병렬로 구비되어 그의 게이트에 클록신호 K0를 받는 n채널 MOS 트랜지스터 3286a,3286b,3286c와, 노드 3281 상의 신호를 받는 인버터 회로 3285와, 소정 시간동안 인버터 회로 3285의 출력신호를 지연하기 위한 지연 회로 3281a,3281b,
3281c와, 인버터 회로 3285 및 지연 회로 3288c의 출력을 받는 NAND 회로 3280와, NAND 회로 3280의 출력신호를 받는 인버터 회로 3289a와, 인버터 회로 3289a의 출력신호를 받는 인버터 회로 3289b를 포함한다.
클록신호 CLK는 인버터 회로 3289a로부터 발생되고, 상보 내부 클록신호 ZCLK는 인버터 회로 3289b로부터 발생된다.
클록신호 K0를 받는 3개의 트랜지스터는 고속에서 비교적 큰 구동력을 가지는 인버터 회로 3285를 구동하기 위하여 병렬로 설치된다.
신호 CKE1는 클록신호 K의 상승시에 H이지만, L에 있기만 하면 되며, 고속에서 그에 대한 응답성은 요구되지 않는다.
따라서, CKE1를 받기 위한 1개의 트랜지스터만이 설치된다.
그의 게이트에 신호 CKE1를 받는 n채널 MOS 트랜지스터 3282의 전류 공급력은 MOS 트랜지스터 3286a,3286b,3286c보다 충분히 크다.
지연 회로 3288a는 인버터 회로 IGA의 각각이 비교적 작은 구동력을 가지는 경우에 형성되며, 그의 지연 시간을 비교적 크다.
지연 시간은 그 안의 스위치 회로 SW의 스위칭에 의해서 근사치로 조절된다.
지연 회로 3288b는 비교적 큰 구동력을 가지는 인버터 회로 IGB로 형성되고, 그의 지연 시간은 더욱 미세하게 설정될 수 있다.
홀수단의 인버터 회로 IG로 형성된 지연회로 3288c는 소정 시간동안 지연 회로 3288a나 3288b로부터의 지연 신호를 지연하고 수신된 논리를 반전하여 출력한다.
제54a도에 표시된 회로의 동작을 제54b인 그의 동작 파형도와 관련하여 설명한다.
신호 CKE1가 'H인 경우, 트랜지스터 3284는 오프 상태로 되고 트랜지스터 3282는 온 상태로 된다.
이러한 상태에서, 클록신호 K0의 반전은 출력노드 3281 상에 나타나고, 인버터 회로 3285의 출력은 클록신호 K0에 대응하는 전위이다.
따라서, 지연 회로 3288a∼3288c에 의해 주어진 지연 시간에 대응하는 시간폭을 가지는 L의 신호는 인버터 회로 3289a로부터 출력되고, 일정한 시간폭을 가지고 클록신호 K0에 응답하여 고속에서 H로 상승하는 내부 클록신호 CLK는 인버터 회로 3289a로부터 발생된다.
신호 CKE1가 L에 있을 때, 트랜지스터 3282는 오프 상태로 되고, 트랜지스터 3284는 온 상태로 된다.
따라서, 이러한 상태에서, 출력노드 3281는 클록신호 K0의 상태와는 무관하게 H에 있고, 응답하여 내부 클록신호 CLK는 L에 고정된다.
[내부 클록 발생회로의 또 다른 구성]
제55도는 클록 마스크 기능을 가지는 내부 클록 발생회로의 또 다른 구성을 개략적으로 표시하는 클록도이다.
제55도에 있어서, 내부 클록 발생회로는 DRAM 파워 다운 모드가 내부 클록 마스크 신호 CMd# 및 외부 클록신호 extK에 따라서 지정되는지의 여부를 판단하기 위한 DRAM 파워 다운 모드 판정 블럭 2150과, DRAM 파워 다운 모드 판정 블럭 2150으로부터의 파워 다운 모드 검출신호 ZPDE에 따라서 DRAM 내부 클록신호 DK 및 DKT와 외부 클록신호 extK를 발생하기 위한 DRAM 내부 클록 발생회로 2160와, 외부 클록 마스크 신호 CMs# 및 외부 클록신호 extK에 따라서 SRAM 파워 다운 모드가 지정되는지의 여부를 판정하기 위한 SRAM 파워 다운 모드 판정 블럭 2170과, SRAM 파워 다운 모드 판정 블럭 2170으로부터의 파워 다운 모드 검출신호 ZSPDE에 따라서 SRAM 내부 클록신호 SK 및 SKT와 외부 클록신호 extK를 발생하는 SRAM 내부 클록 발생회로 2184를 포함한다.
DRAM 파워 다운 모드 판정 블럭 2150은 외부 클록 마스크 신호 CMd#, 재생 모드 검출신호 RFS와 파워 다운 모드 검출신호 DPDE에 의거하여 내부 클록 마스크신호 SRFPD 및 ZSRFPD를 발생하기 위한 DRAM 클록 마스크신호 발생회로 2152; 외부 클록신호 extK와 내부 클록 마스크신호 SRFPD에 의거하여 제1타임신호 CLK2, CLK2F를 발생하기 위한 제1타이밍 신호 발생회로 2154; 클록마스크 신호 ZSRFPD, 타이밍 신호 CLK2, CLK2F와 오부 클록 마스크신호 CMd#에 의거하여 내부 클록 이네이블 신호 CKE0, ZCKE0를 발생하기 위한 제2타이밍 신호 발생회로 2156와 내부 클록 이네이블 신호 CKE0, ZCKE0, 내부 타이밍 신호 CLK2, CLK2F, SRAM과 파워 다운 모드 검출회로 ZSPDE에 의거하여 DRAM 파워 다운 모드 검출신호 DPDE, ZDPDE를 발생하기 위한 DRAM 파워 다운 발생회로 2158를 포함한다.
파워 다운 모드 검출 회로 DPDE와 재생 모드 검출신호 RFS가 불활성일 때, DRAM 클록 마스크 신호 발생회로 2152는 외부 클록 마스크 신호 CMd#에 의거하여 내부 클록 마스크 신호 SRFPD, ZSRFPD를 발생한다.
내부 클록 마스크 신호 SRFPD가 클록 마스크를 가리키지 않으면 제1타이밍 신호 발생회로 2154는 외부 클록신호 extK에 의거하여 소정의 시간폭을 가지는 타이밍 신호 CLK2, CLK2F를 발생한다.
제2타이밍 신호 발생회로 2156는 신호 CMd#, ZSRFPD를 래치하고 유지하며, 내부 클록 이네이블 신호 CKE0, ZCKE0를 발생한다.
DRAM 파워 다운 신호 발생회로 2158은 클록신호 ZCLK2에 의거하여 클록 이네이블 신호 CKE0, ZCKE0를 래치하고 파워 다운 모드 검출신호 ZDPDE, DPDE를 발생한다.
SRAM 파워 다운 모드 검출 블럭 2170은 타이밍 신호 CLK2, 재생 모드 검출 회로 ZRFS 및 외부 클록 마스크 신호 CMs#에 의거하여 내부 클록 마스크 신호 CMSF, ZCMSF를 발생하기 위한 SRAM 클록 마스크 신호 발생회로 2172; 타이밍 신호 CLK2에 의거하여 SRAM 내부 클록 마스크 신호 CMSF, ZCMSF를 래치하기 위한 SRAM 파워 다운 신호 발생회로 2174을 포함한다.
재생 모드 검출신호 RFS, ZRFS는 제어회로에 포함된 도시하지 않은 재생 명령 디코더로부터 발생하고, 재생 모드 검출신호 RFS는 재생 모드 검출신호 ZRFS에 의거하여 발생한다.
비록 그들 타이밍 및 논리가 다르다 하더라도, 여기에서 신호 RFS, ZRFS가 실질적으로 동일한 타이밍에서 발생하고 논리에서 서로 보완적인 것이 전제된다.
제55도에 도시한 구성에서, 이전의 사이클에서의 파워 다운모드 검출신호는 외부 클록신호 extK로부터 만들어진 타이밍 신호 CLK2, CLK2F에 의거하여 만들어지고, 내부 클록신호 DK 또는 SK는 파워 다운 모드 검출신호 ZDPDF 또는 ZSPDE와 외부 클록신호 extK의 논리를 가지고서 발생되며, 내부 클록신호 DK 또는 SK로의 정확한 마스킹이 확보된다.
타이밍 신호 CLK2는 외부 클록신호 extK의 펄스폭의 영향을 받지 않는 일정한 펄스폭을 가지기 때문에, 파워 다운 모드 검출신호는 정확한 타이밍에 발생될 수 있다.
제56도는 제55도에서 보인 DRAM 내부 클록 발생회로 2160의 구성을 명확히 도시한 도면이다.
제56도에서 DRAM 내부 클록 발생회로 2150은 외부 클록신호 extK와 파워 다운 검출신호 ZDPDE가 입력되는 NAND 회로 3300와, NAND 회로 3300의 출력이 입력되는 인버터 회로 3302와, 인버터 회로 3302의 입력노드와 접지 전위 노드 사이에 연결되고 그 게이트에 인버터 회로 3302의 출력이 입력되는 n채널 MOS 트랜지스터 3304와 플립플롭을 형성하는 NAND 회로 3306,3308을 포함한다.
MOS 트랜지스터 3304는 인버터 회로 3302의 출력신호 DKF가 H일 때 도통하여, 인버터 회로 3302의 입력노드를 접지 전위 레벨로 방전한다.
NAND 회로 3306에는 클록 샘플링 디스에이블 신호(clock sampling disable signal) KDIS, 파워 다운 모드 검출신호 ZPDPE와 NAND 회로 3308의 출력신호가 입력된다.
NAND 회로 3308에는 인버터 회로 3302와 NAND 회로 3306의 출력신호가 입력된다.
NAND 회로 3306의 출력신호가 H일 때는, 내부 클록신호의 발생이 불가능하다.
DRAM 내부 클록 발생회로 2160는 또한 NAND 회로 3306의 출력신호가 입력되는 인버터 회로 3310, 외부 클록신호 extK와 인버터 회로 3310의 출력신호가 입력되는 NAND 회로 3312, NAND 회로 3312로부터 입력되는 출력신호에 응답하여 클록신호 DKT를 발생하기 위한 인버터 회로 3314와 접지 전위 노드와 NAND 회로 3314의 입력노드 사이에 연결되고 그의 게이트에 NAND 회로 3314의 출력신호 DKT가 입력되는 n채널 MOS 트랜지스터 3316를 포함한다.
MOS 트랜지스터 3316는 클록신호 DKT가 H일 때 도통하여 NAND 회로 3314의 입력노드를 접지 전위 레벨로 방전한다.
MOS 트랜지스터 3316는 클록신호 DKT를 고속으로 만들고 신호 DKT의 H 레벨로 지속적으로 유지하는 기능을 갖는다.
NAND 회로 3310의 출력신호가 L일 때, 클록신호 DKT는 외부 클록신호 extK의 상태에 관계없이 L에 고정된다.
만약에 NAND 회로 3310의 출력신호가 H이면, 클록신호 DK는 외부 클록신호 extK에 의거하여 H가 된다.
DRAM 내부 클록 발생회로 2160는 또한 노드 3329에서 신호를 인버팅하고 내부 클록신호 DK를 발생하기 위한 인버터 회로 3318, 내부 클록신호 DK를 상기 시간 간격동안 지연시키기 위한 지연회로 3320, 지연회로 3320의 출력신호와 내부 클록신호 DK가 입력되는 NAND 회로 3322, NAND 회로 3322의 출력신호가 입력되는 인버터 회로 3324, 인버터 회로 3324의 출력신호와 내부 클록신호 DK가 입력되는 NAND 호로 3328, 전원 전위 노드와 노드 3329 사이의 회로에 연결되고 그 게이트에 NAND 호로 3328의 출력신호가 입력되는 p채널 MOS 트랜지스터 3330와 전원 전위 노드와 노드 3329 사이에 연결되고 그 게이트에 내부클록신호 DK가 입력되는 p채널 MOS 트랜지스터 3326를 포함한다.
NAND 회로와 인버터 회로를 포함하는 지연회로 3320는 그 내부에 포함된 스위치의 접점을 스위칭함으로서 지정된 그 지연시간을 가질 수 있다.
내부 클록신호 DK가 L일 때, MOS 트랜지스터 3326는 노드 3329를 전원 전위 레벨로 방전한다.
MOS 트랜지스터 3326의 전류 공급 능력은 크다.
내부 클록신호 DK가 H 레벨을 가질 때, MOS 트랜지스터 3330는 노드 3329를 전원 전위 레벨로 유지한다.
MOS 트랜지스터 3330는 단지 노드 3329의 전위를 H레벨로 유지하는 기능을 가지며, 그 전류 공급 능력은 작다.
DRAM 내부 클록 발생회로 2160는 또한 노드 3329와 전원 전위 노드 사이에 직렬로 연결되고 그 각각의 게이트에 클록신호 DKT, DK가 입력되는 p채널 MOS 트랜지스터 3325, 3327와, 노드 3329와 접지 전위노드 사이에 연결되고 그 게이트에 내부 클록신호 DK가 입력되는 p채널 MOS 트랜지스터 3323와, 노드 3329와 접지 전위 노드 사이에 직렬로 연결되고 그 게이트에 내부 클록신호 DK가 입력되는 n채널 MOS 트랜지스터 3321a,3321b를 포함한다.
MOS 트랜지스터 3321a,3321b,3323,3325,3327는 2입력의 NOR 회로를 형성한다.
n채널 MOS 트랜지스터 3321a, 3321b는 노드 3329와 접지 전위 노드 사이에 직렬로 연결된다.
큰 전류 구동 능력을 갖는 MOS 트랜지스터 3323가 도통한 후에, 노드 3329의 전위를 접지 전위 레벨로 만드는 것만이 필요하므로, 트랜지스터 3321a,3321b의 각각의 전류 공급 능력은 작고, 신호 DKT, DT가 L인 경우와 신호 DK가 H인 경우 정전 용량은 균형을 이룬다(충전전류와 방전전류는 균형을 이룬다).
노드 3329가 트랜지스터 3321a와 트랜지스터 3321b를 통하여 방전하는 반면, 트랜지스터 3325와 트랜지스터 3327을 통하여 방전한다.
내부 클록신호 DK가 입력되는 인버터 회로 3301의 출력신호 또는 노드 3329의 신호는 클록 샘플링 디스에이블 신호 KDIS를 위한 지연시간을 NAND 회로 3306에 적당한 크기로 설정하기 위하여 스위치 회로를 통하여 NAND 회로 3309에 제공된다.
제55도에 도시한 DRAM 내부 클록 발생회로의 구성은 제42도에서 나타낸 내부 클록 발생회로 2188의 구성과 실질적으로 동일하다.
그러므로 상세한 설명은 여기에서 하지 않고, 단지 동작만 간단하게 설명하겠다.
신호 ZPDE가 H이고, 외부 클록신호 extK가 H로 상승할 때, 플립플롭(NAND 회로 3306, 3308로 형성됨)은 인버터 회로 3310의 출력신호를 H로 만들기 위해 설치되며, 내부 클록신호 DK는 인버터 회로 3318의 기능에 의해 H로 증가한다.
노드 3329의 전위가 접지전위 레벨로 방전될 때, 신호 KDIS는 L로 하강하고, 인버터 회로 3310의 출력신호는 L로 증가하며, 클록신호 DKT는 L로 하강한다. 이 상태에서는 노드 3329는 MOS 트랜지스터 3321a,3321b의 기능에 의하여 접지 지연 레벨로 유지된다.
상기 시간 동안, 인버터 회로 3324로부터의 출력신호 DKRST는 H로 증가하고, MOS 트랜지스터 3330는 NAND 회로 3328를 통하여 도통하고, 트랜지스터 3321a,3321b의 전류 공급량은 물론이고 트랜지스터 3330의 전류공급능력이 충분히 크기 때문에 노드 2239의 전위는 빠른 속도로 증가하게 된다.
그러므로, 인버터 회로 3318로부터 출력된 내부 클록신호 DK는 L로 하강하고, MOS 트랜지스터 3321a,3321b는 둘다 오프 상태로 되며, 노드 3329는 트랜지스터 3325,2237를 통하여 다시 충전된다.
인버터 회로 3310의 출력신호가 L로 설정되기 때문에, 파워 다운 모드 검출신호 ZPDE가 L일 때 내부 클록신호 DK, DKT는 L로 유지된다.
특히, 내부 클록신호 DK, DKT는 마스크된 상태를 유지한다.
제56도에서 도시한 DRAM 내부 클록 발생회로 2160에서, 고정된 펄스폭을 가지는 내부 클록신호 DK는 외부 클록신호 extK의 증가에 따라 고속으로 발생될 수 있다.
제57도는 제56도에서 도시한 DRAM 클록 마스크 신호 발생회로 2152의 구성을 명백하게 보이는 도면이다.
제57도에 관련하여, DRAM 클록 마스크 발생회로 2152는 외부 클록 마스크 신호 CMd#와 재생모드 검출신호 RFS가 입력되는 NAND 회로 3350, NAND 회로 3350의 출력신호가 입력되는 인버터 회로 3352, 재생 모드 검출신호 RFS와 파워 다운 모드 검출신호 DPDE가 입력되는 NAND 회로 3324, 인버터 회로 3352의 출력신호와 NAND 회로 3354의 출력신호가 입력되는 NOR 회로 3356와 NOR 회로 3356의 출력신호가 입력되는 인버터 회로 3358를 포함한다.
클록 마스크 신호 SRFPD는 NOR 회로 3356에서 발생하며, 상보 클록 마스크 신호 ZRFDP는 인버터 회로 3358로부터 발생한다.
이하, 동작원리에 대하여 제58도를 참조하여 간단하게 설명한다.
재생 모드 검출회로 RFS가 L일 때, NAND 회로 3354의 출력은 H이고, NOR 회로 3356에서 출력된 신호 SRFPD는 L이다.
결과적으로, 재생 모드 동작이 수행되면, 신호 SRFPD는 클록 마스크신호 CMd#의 상태에 관계없이 L로 고정된다.
또한, 신호 CKE2는 L이다.
재생모드 검출신호 RFS가 H이면, NAND 회로 3350,3354는 인버터 회로로서 작동한다.
외부 클록 마스크 신호 CMd#가 H이면, NAND 회로 3350의 출력신호는 L이고, 인버터 회로 3352로부터의 신호 CKE2는 H로 되고, 신호 SRFPD는 L이 된다.
신호 CMd#가 L로의 감소함에 따라, 신호 CKE2는 L로 된다.
내부 파워 다운 모드 디스에이블 신호 DPDE가 외부 마스크 신호 CMd#에 따라 H로 증가할 때, NOR 회로 3356에서의 출력신호 SRFRD은 H로 커진다.
이러한 상태에서, 클록 마스크 신호 CMd#가 H로 커짐에 따라 신호 CKE2는 H로, 신호 SRFPD는 L로 끌어 내려진다.
더욱 분명하게 말하면, 신호 SRFPD는 클록 마스크 신호 CMd#가 재생 모드 동작에서 활성상태로 외부적으로 적용될 때만 발생되거나 또는 활성상태가 된다.
제59도는 제55도에 도시한 제1타이밍 신호 발생회로의 구성을 보이는 도면이다.
제59도에 도시한 제1타이밍 신호 발생회로 2154이 구성은 제56도에서 보인 DRAM 내부 클록 발생회로 2160의 구성과 동일하다.
제59도에 도시한 제1타이밍 신호 발생회로는 단지 신호 ZSFRPD는 신호 ZDPDE를 대신하여 주어지고, 신호 CKE2와 신호 CKE2F가 발생되는 점에서 제56도에 도시한 구성과 다르다.
그러므로, 그 구성과 동작에 대해서 상세하게 설명하지 않겠다.
제59도에 도시한 제1타이밍 신호 발생회로에서, 신호 ZSRFPD가 L인 경우에, 내부 클록신호 CLK2, CLK2F는 발생하지 않는다.
내부 클록신호 CLK2, CLK2F는 단지 신호 ZSRFPD가 H일 때에만 외부 클록신호 extK에 의거하여 발생된다.
클록신호 CLK2는 일정한 펄스 폭을 가지며, 클록신호 CLK2F의 폭은 내부 클록신호 extK에 의거하여 결정된다.
보다 상세하게는, 활성 클록 마스크 신호 CMd#가 재생 모드에서 주어질 때는 클록신호 CLK2, CLK2F의 발생은 허용되지 않는다.
제60도는 제55도에 도시한 제2타이밍 신호 발생회로의 구성을 명백하게 보이는 도면이다.
제60도를 참조하면, 제2타이밍 신호 발생회로 2156는 외부 클록 마스크 신호 CMd#와 신호 ZSRFPD를 입력으로 하는 NAND 회로 3400, NAND 회로 3400의 출력신호를 입력으로 하는 인버터 회로 3402, 클록신호 CLK2, ZCLK2에 의거하여 인버터 회로 3404의 출력을 통과시키는 양방향 전송 게이트 3404와 건송 게이트 3404에 의하여 통과되는 신호의 래칭을 위한 인버터 회로 3406a,3406b를 포함한다.
인버터 회로 3402의 출력신호가 L일 때, 도통하는 p채널 MOS 트랜지스터 3401는 인버터 회로 3402의 입력 전극과 전원 전위 노드 사이에 연결된다.
전송 게이트 3404는 클록신호 CLK2가 H일 때 도통한다.
결과적으로 양방향 전송 게이트 3404와 인버터 회로 3406a,3406b는 클록신호 CLK2가 H일 때 주어지는 신호를 받아 래치하며, 클록신호 CLK2가 L인 기간 동안 래치 상태를 유지하기 위한 래치회로를 구성한다.
제2타이밍 신호 발생회로 2156는 또한 인버터 회로 3046a의 출력을 입력으로 하는 인버터 회로 3407; 인버터 회로 3406a의 출력신호, 클록신호 CLK2와 신호 ZSRFPD를 입력으로 하느 NAND 회로 3408a; NAND 회로 3408a의 출력신호를 입력으로 하는 인버터 회로 3409a; 클록신호 CLK2, 신호 ZSRFPD와 인버터 회로 3407의 출력신호를 입력으로 하는 NAND 회로 3408와; 그리고 NAND 회로 3408b의 출력신호를 입력으로 하는 인버터 3409b로 구성된다. 신호 ZCKE0는 인버터 회로 3409a로부터 발생하며, 신호 CKE0는 인버터 회로 3409b로부터 발생한다.
신호 ZSRFPD가 H이고 자기 재생 모드가 지정되지 않으면, 클록신호 CLK2는 외부 클록신호 extK에 의거하여 발생된다.
결과적으로, 클로신호 CLK2의 커짐에 따라 양방향 전송 게이트 3404는 도통하고, 인버터 회로 3406a,3406b의 기능에 의하여 전송 게이트 3404로부터 주어지는 신호는 래치된다.
신호 CMd#가 H인 경우, 인버터 회로 3402의 출력신호는 H이다.
그러므로, 인버터 회로 3406a의 출력신호는 L이고, 신호 ZCKE0는 L이다.
신호 ZCKE0의 상태는 클록신호 CKE2의 상태에 관계없이 유지된다.
그러는 동안, 인버터 회로 3407의 출력신호는 H이고, 클록신호 CLK2가 H로 커짐에 따라, NAND 회로 3408b의 출력신호는 L로 끌어 내려지고 신호 CKE는 H로 커진다.
클록 마스크 신호 CMd#가 L이면, 신호 ZCKE0는 H이고 신호 CKE0는 L이다.
신호 ZSRFPD가 L인 동안에는, 신호 CKE0와 신호 ZCKE0는 둘다 L이다.
보다 상세하게는, 재생 모드 동작에서 내부 클록 마스크 신호를 마스크하는 동작이 필요하면, 신호 CKE0와 신호 ZCKE0는 둘다 L로 끌어 내려진다.
신호 CKE0, ZCKE0의 상태가 1클록 싸이클 기간 동안 전송 게이트 3404에 의하여 유지된다(신호 ZSRFPD는 H이다).
결과적으로 외부 클록 마스크 신호 CMd#가 L로 설정되면, 신호 CKE0와 신호 ZCKE0는 클록 싸이클 기간 동안 각각 L과 H로 된다(클록신호 CLK2가 H인 기간 동안).
제61도는 제55도에 도시한 DRAM 파워 다운 신호 발생회로 2158의 구성을 명백하게 보이는 도면이다.
제61도에서, DRAM 파워 다운 강하 신호 발생회로 3158는 파워 다운 이네이블 신호 ZDPDE와 ZSPDE를 입력으로 하는 NAND 회로 3424, NAND 회로 3420의 출력신호와 클록신호 CLK2F를 입력으로 하는 NAND 회로 3422와 NAND 회로 3422의 출력신호와 클록신호 CLK2를 입력으로 하는 NOR 회로 3424을 포함하고 있다.
클록신호 ZCLK2는 NOR 회로 3424로부터 발생한다.
신호 ZSRFPD가 H이면 즉, 정상동작 상태에 있으면, 클록신호 CLK2, CLK2F는 외부 클록신호 extK에 의거하여 발생된다.
최소한 신호 ZDPDE와 신호 ZSPDE의 하나가 그때 L이면, NAND 회로 3420의 출력신호는 H가 되고, AND 회로 3422는 클록신호 CLK2F를 통과시킨다.
NAND 회로 3422의 출력신호와 클록신호 CLK2가 둘다 L이면, NOR 회로 3424의 출력신호 ZCLK2는 H가 된다.
신호 ZDPDE, ZSDPDE가 둘다 H이면, NAND 회로 3420의 출력신호는 L 상태를 유지하고, AND 회로 3422의 출력신호는 L이 된다.
이 경우에, NOR 회로 3424는 인버터로서의 기능을 하고 클록신호 CLK2를 반전시킨다.
결과적으로, 파워 다운 모드 동작에서, 클록신호 ZCLK2는 다른 활성 신호폭을 갖는다.
신호 ZSRFPD가 L일 때, 클록신호 CLK2F, CLK2는 둘다 L이고, 신호 ZCLK2는 H이다.
DRAM 파워 다운 신호 발생회로 2158은 또한 한 입력에서 전원전위 Vdd, 다른 입력에서 신호 ZCKE0, CK0을 받는 NAND 회로 3426, 3428와; NAND 회로 3426, 3428의 출력신호에 의거하여 세트/리셋되는 플립플롭 3430과; 클록신호 ZCLK2가 H일 때 통과를 위해서 플립플롭 3430의 Q 및 /Q의 출력을 역전시키기 위한 NAND 회로 3432, 3433와; NAND 회로 3422, 3423의 출력신호에 응답하여 세트/리셋되는 플립플롭 3437과 플립플롭 3434의 출력신호 Q 및 /Q을 반전시키는 인버터 회로 3436a, 3436b를 포함한다.
신호 ZDPDE는 인버터 회로 3436b로부터 발생된다.
제60도에서 설명된 바와 같이, 신호 CKE0, ZCKE0는 클록신호 CLK2가 L일 때 L로 놓여진다.
NAND 회로 3426, 3428는 이러한 상황 아래서는 인버터 회로로서 작용하며 각각은 플립플롭 3430에 H 크기의 신호를 전달한다.
이 상태에서, 플립플롭 3430의 출력신호의 상태는 바뀌지 않는다.
이 기간 동안, 신호 ZCLK2는 H이고, NAND 회로 3432, 3433는 인버터 회로로서 작용하며, 플립플롭 3434의 출력신호 Q 및 /Q의 상태는 플립플롭 3430의 출력신호 Q 및 /Q에 의거하여 결정된다.
신호 CLK2가 H로 상승하는 것에 응답하여, 신호 ZCKE0 및 CKE0는 신호 CMd# 및 ZSRFPD의 상태에 따라서 그의 상태를 결정하고 플립플롭 3430에 전달된다.
이때, 신호 ZCLK2는 L에 있고, 플립플롭 3430의 출력신호는 플립플롭 3434에 전달되지 않는다.
신호 ZRFPD가 H에 있고, 클록 마스크 신호 CMd#가 H에 있는 경우, 클록신호 CLK2의 상승에 응답하여, 신호 CKE0는 H로 되고, 신호 ZCKE0는 L로 된다.
플립플롭 3430의 Q 출력 및 /Q 출력은 각각 L 및 H로 된다.
클록신호 CLK가 L로 되고 클록신호 ZCLK2가 H로 상승하는 경우, 플립플롭 3434의 출력 Q 및 /Q는 L 및 H에 설정된다.
이러한 상태에서, 신호 DPDE는 L로 되고, 신호 ZDPDE는 H로 된다.
외부 클록 마스크 신호 CMd#가 L로 하강하는 것에 응답하여, 신호 ZCKE0 및 CKE0는 클록신호 CLK2의 상승에 응답하여 H 및 L로 된다.
신호 ZCLK2가 H로 순차적으로 상승하는 것에 응답하여, 플립플롭 3434의 Q 출력 및 /Q 출력은 각각 H 및 L로 되고, 신호 DPDE 및 ZDPDE는 H 및 L로 된다.
신호 ZDPDE가 L로 하강하는 경우, 신호 ZCLK2는 다음의 클록 사이클의 클록신호 CLK2F에 따라 발생된다.
그 결과, 신호 DPDE는 DRAM 내부 클록 발생회로 2160에 인가되어 다음의 클록 사이클에서 내부 클록신호 DK의 발생을 금지한다.
신호 ZSRFPD가 셀프 리프세시 모드에서 L에 설정되는 경우, 신호 CKE0 및 ZCKE0는 L에 설정된다.
이러한 상태에서, 플립플롭 3430의 상태를 래치하는 신호는 변하지 않으며, 내부 클록신호 CLK2, CLK2F, ZCLK2가 발생하는 것이 금지된다.
따라서, 클록신호 ZCLK2는 H에 남아있고, 신호 DPDE 및 ZDPDE는 그 이전의 상태를 유지한다.
신호 ZSRFPD는 셀프 리프레시 모드에서 외부 마스크 신호 CMd#가 L에 설정되고 신호 DPDE가 H로 상승한 후에 L로 하강한다(제58도 참조).
따라서, 리프레시 모드가 지시되는 경우, 외부 클록 마스크 신호 CMd#가 활성 상태로 되면, 내부 클록신호 DK의 발생은 확실하게 방지될 수 있다.
그 결과, 리프레시 모드 지시시의 이러한 구성에 있어서, 외부 클록 마스크 신호를 인가하는 것에 의해 내부 클록신호가 발생하는 것을 방지한다.
제62도는 제55도에 도시된 SRAM 클록 마스크 발생회로 및 SRAM 파워 다운 신호 발생회로의 구성을 개략적으로 표시하는 도면이다.
제62도에서, SRAM 클록 마스크 신호 발생회로 2172는 그의 입력에 전원 전위 Vdd를 그의 타측의 입력에 외부 클록 마스크 신호 CMs#를 받는 NAND 회로 3450와, NAND 회로 3450의 출력신호를 받는 인버터 회로 3452와, 클록신호 CLK2 및 ZCLK2에 따라서 인버터 회로 3452의 출력을 통과하는 양방향의 트랜스미션 게이트 3454와, 트랜스미션 게이트 3454에 의해 전달된 신호와 리프레시 모드 검출신호 ZRFSF를 받는 NAND 회로 3458를 포함한다.
L의 인버터 회로 3452의 출력신호에 응답하여 도통하는 p채널 MOS 트랜지스터 3451는 인버터 회로 3452의 입력노드와 전원 전위노드 사이에 설치된다.
양방향의 트랜스미션 게이트는 3454는 클록신호 CLK2가 L에 있는 경우 도통한다. NAND 회로 3458의 출력신호는 인버터 회로 3456를 통하여 그의 일측의 입력에 피드백된다.
더욱이, SRAM 클록 마스크 신호 발생회로 2174는 NAND 회로 3458의 출력신호를 받는 인버터 회로 3460와, NAND 회로 3458의 출력신호와 클록신호 CLK2를 받는 NAND 회로 3462와, 인버터 회로 3460의 출력신호와 클록신호 CLK2를 받는 NAND 회로 3464를 포함한다.
NAND 회로 3462 및 3464는 각각 클록신호 CLK2가 H 레벨로 되는 경우에 인버터 회로로써 작용한다.
양방향의 트랜스미션 게이트 3454는 클록신호 CLK2가 H로 상승하는 경우에 비도통 상태로 된다.
특히, 외부 클록신호 extK의 상승시의 외부 클록 마스크 신호 CMs#의 상태는 NAND 회로 3458 및 인버터 회로 3456에 의해 구성된 래치회로에 의해서 래치된다. 신호 ZRFSF가 H이고, 외부 클록 마스크 신호 CMs#가 외부 클록 신호 extK의 상승시에 L에 설정되는 경우, NAND 회로 3458의 출력신호는 H로 상승하고, 신호 ZCMSF는 L로 하강하며, 신호 CMSF는 H로 상승한다(클록신호 CLK2의 상승에 응답하여).
클록신호 CLK2가 L에 있는 경우, 신호 ZCMSF 및 CMSF의 양방은 H에 있다.
리프레시 모드에서, 신호 ZRFSF는 L에 설정된다.
이러한 상태에서, 외부 클록 마스크 신호 CMS#가 L에 설정되는 이러한 상태와 동일하게, 클록 마스크 신호 CMSF는 H로 상승하고 신호 ZCMFS는 L로 하강한다.
따라서, 리프레시 모드 검출신호 ZRFSF가 발생되는 경우, 내부 클록신호는 외부 클록 마스크 신호 CMs#가 활성 상태로 되는 마스크된 상태로 된다.
SRAM 파워 다운 신호 발생회로 2174는 신호 ZCMSF 및 CMSF를 받는 플립플롭 3470과, 클록신호 ZCLK2가 H에 있을 때 통과하도록 플립플롭 3470의 출력 Q 및 /Q를 반전하는 NAND 회로 3472a 및 3472b와, NAND 회로 3472a 및 3472b의 출력신호에 응답하여 세트/리세트된 플립플롭 3474와, 플립플롭 3474의 출력 Q 및 /Q를 받는 인버터 회로 3476A 및 3476b를 포함한다.
신호 ZSPDE는 인버터 회로 3476a로부터 발생되고, 신호 SPDE는 인버터 회로 3476b로부터 발생된다.
신호 ZCMSF가 L인 경우, 신호 ZSPDE는 L로 하강하고, 신호 CMSF가 L에 있는 경우, 신호 SPDE는 L로 하강한다.
또한, 신호 ZCMSF 및 CMSF는 클록신호 ZCLK2의 상승에 따라서 전달되고 신호 ZSPDE 및 SPDE로 된다.
클록신호 CLK2는 제59도에 도시된 외부 클록신호 extK의 상승에 응답하여 발생된다.
따라서, 플립플롭 3470은 외부 클록 마스크 신호 CMs#의 상태를 우선 래치한다.
클록신호 CLK2가 하강하고 클록신호 ZCLK2가 상승하는 경우, 신호 ZSPDE 및 SPDE는 신호 ZZCMSF 및 CMSF의 상태에 따라서 변한다.
플립플롭 3470 및 3474는 클록신호 CLK2 및 ZCLK2의 하나의 사이클동안 그의 각각의 상태를 유지한다.
따라서, 클록 마스크 신호 CMs#가 활성화(L)되는 경우, 신호 SPDE는 클록 싸이클에서 내부 클록신호 CLK2의 하강에 응답하여 H로 상승하고, 신호 ZSPDE는 L로 하강한다.
따라서, 다음 클록 싸이클에서 외부 클록신호 extK의 상승시에, 내부 클록신호의 발생이 금지된다(신호 SPDE가 H에 있기 때문에).
상술한 바와 같이, 외부 클록 마스크 신호 CMs#의 상태는 클록신호 CLK2 및 ZCLK2를 사용하여 전달되고, 클록신호 CLK2 및 ZCLK2의 펄스폭은 외부 클록신호 extK와는 무관하게 일정하게 유지되고, 따라서 신호 SPDE 및 ZSPDE는 소정의 타이밍에서 확실하게 발생될 수 있고 내부 신호가 마스크될 수 있다.
제63도는 제55도에 도시된 SRAM 내부 클록 발생회로 2180의 구성을 개략적으로 나타낸 도면이다.
제63도의 SRAM 내부 클록 발생회로 2180의 구성은 제56도에 도시된 DRAM 내부 클록 발생회로의 구성과 실질적으로 동일하다.
제63도에 도시된 구성은 참조 부호와 제56도에 도시된 구성의 클록신호 및 파워 다운 모드 검출신호는 명칭에 있어서 다른다.
제63도에 도시된 구성에서, 내부 클록신호 SK 및 SKT는 파워 다운 모드 검출신호 ZSPDE 및 외부 클록신호 extK에 따라서 발생된다.
제63도에 도시된 구성은 제56도에 도시된 회로와 동일하며, 따라서 구조 및 동작은 여기에서 상세히 설명하지 않는다.
제63도에 도시된 구성에서, L의 파워 다운 모드 검출신호 ZSPDE에 대하여, 내부 클록신호 SK의 발생은 정지되고, H의 신호 ZSPDE에 대하여, 일정한 펄스폭을 가지는 내부 클록신호 SK는 외부 클록신호 extK에 따라서 발생된다.
[펄스 발생회로를 샘플링하는 외부신호]
제5도 및 6도에 도시된 구성에 있어서, 어드레스 버퍼와 WE 버퍼와 같은 입력 버퍼는 내부 클록 SK나 DK에 따라 외부 신호를 채택하는 것처럼 표시된다.
칩 선택신호 CS는 제어신호 발생회로에 인가되고, 그의 이네이블/디스에이블이 결정된다.
그러나, 이러한 경우에, 신호 CS에 따라서 외부 제어신호 샘플링 펄스를 발생하는 것에 의해 입력버퍼내의 불필요한 샘플링 동작이 금지되고, 따라서 전력 소비가 감소될 수 있다.
이하, 구성을 설명한다.
제64a도는 샘플링 펄스 발생부의 구성을 개략적으로 나타낸 도면이다.
제64a도에 있어서, 샘플링 펄스 발생부는 내부 클록신호 SK 및 ZSK에 따라 CS 버퍼(도시하지 않음)로부터의 내부 칩 선택신호 CS를 통과하는 전송 게이트 3550와, 전송 게이트 3350의 출력에 응답하여 도통하는 n채널 MOS 트랜지스터 3558와, 소정의 시간동안 내부 클록신호 SK를 반전하고 지연하는 지연 인버터 회로 3560와, 지연 인버터 회로 3560의 ZSKD로부터의 출력신호에 응답하여 도통하는 n채널 MOS 트랜지스터 3546와, 내부 클록신호 SK에 응답하여 도통하는 n채널 MOS 트랜지스터 3562와, 트랜지스터 3558의 게이트 전위를 래치하는 인버터 회로 3554 및 3556를 포함한다.
트랜지스터 3558, 3564 및 3568는 노드 3551 및 접지 전위 노드 사이에 직렬로 접속된다.
전송 게이트 3550는 게이트에 내부 클록신호 SK를 받는 n채널 MOS 트랜지스터 3550a와, 게이트에 반전된 내부 클록신호 ZSK를 받는 n채널 MOS 트랜지스터 3550b를 포함한다.
인버터 회로 3556는 그의 입력은 트랜지스터 3558의 게이트에 접속시킨다.
H의 내부 클록신호 SK에 응답하여, 인버터 회로 3554는 동작 이네이블 상태로 되고, 인버터 회로 3556의 출력신호를 반전하여 트랜지스터 3558의 게이트에 전달한다.
인버터 회로 3554는 내부 클록신호 SK가 L에 있을 때 출력 하이 임피던스 상태로 된다.
트랜지스터 3562는 내부 클록신호 SK의 상승에 응답하여 고속에서 노드 3551를 방전하기 위하여 노드 3551에 접속된다.
더욱이, 샘플링 펄스 발생계는 노드 3551 상의 신호 ZSLC를 받는 인버터 회로 3566와, 인버터 3566의 출력을 소정의 시간동안 지연하는 지연 회로 3570와, 인버터 회로 3566의 출력신호와 지연 회로 570의 출력신호를 받는 NAND 회로 3572와, 전원 전위 노드와 노드 3551 사이에 설치되어 게이트에 NAND 회로 3572의 출력신호를 받는 p채널 MOS 트랜지스터 3574와, 인버터 회로 3566의 출력신호 SLC를 반전하여 노드 3551에 전달하는 인버터 회로 3568를 포함한다.
인버터 회로 3566는 충분히 큰 구동력을 가지며, 인버터 회로 3568는 비교적 작은 구동력을 갖는다.
인버터 회로 3568는 신호 SLC를 H 레벨에 유지하도록 작용할 뿐이다.
트랜지스터 3562, 3564 및 3558는 비교적 큰 구동력을 가지며, p채널 MOS 트랜지스터 3574 역시 비교적 큰 구동력을 갖는다.
이하, 제64a도에 도시된 회로의 동작을 제64b인 그의 동작 파형도와 관련시켜 설명한다.
CS 버퍼의 출력신호 CS가 H에 있을 때 동작을 설명한다.
내부 클록신호 SK가 H로 상승하는 것에 응답하여, 전송 게이트 3350는 비도통 상태로 되고, 칩 선택신호 CS는 트랜지스터 3558의 게이트에서 유지된다.
내부 클록신호 SK가 H로 상승하는 경우, 클록 인버터 3554는 이네이블되어, MOS 트랜지스터 3358의 게이트를 래치한다.
신호 CS가 H에 있기 때문에, MOS 트랜지스터 3358는 온 상태로 된다.
또한, 신호 SK가 H로 상승하는 것에 응답하여, MOS 트랜지스터 3562는 온 상태로 된다.
인버터 회로 3560는 비교적 큰 시간 지연을 가지며, 신호 ZSKD는 신호 SK가 H로 상승하는 경우 여전히 H에 있다.
따라서 MOS 트랜지스터 3562, 3564 및 3558는 온 상태로 되며, 접지 전위에 노드 3551를 방전한다.
노드 3551상의 신호 ZSLC의 레벨이 감소함에 따라, 인버터 회로 3566는 래치 신호 SLC를 고속에서 H로 상승시킨다.
소정의 시간에서, NAND 회로 3572의 출력신호는 L로 하강하고, MOS 트랜지스터 3574는 온상태로 되며, 노드 3551를 전원 전위 레벨에 충전한다.
트랜지스터 3574를 통하여 충전할 때, 신호 ZSKD는 이미 L에 있기 때문에, 방전 경로는 노드 3551에 대하여 존재하지 않는다.
따라서, 인버터 회로 3556는 신호 SLC를 L에 구동한다.
제63도에 도시된 내부 클록 발생회로의 클록신호 SK는 MOS 트랜지스터 3562만을 구동하고 샘플링 펄스신호 SLC를 발생한다.
내부 클록 발생회로는 비교적 작은 구동력을 필요로 하기 때문에, 내부 클록 발생회로의 회로 규모는 감소될 수 있다.
MOS 트랜지스터 3562, 3564 및 3558는 노드 3551의 전위를 낮추는 능력만을 필요로 한다.
노드 3551상의 신호 전위는 큰 구동력을 가지는 인버터 3556에 의해 증폭된다.
따라서, 트랜지스터 3562, 3560 및 3554는 비교적 작은 전류 구동력만을 필요로한다.
더욱이, 샘플링 펄스신호 SLC는 1단의 MOS 트랜지스터 에 의해서 내부 클록신호 SK에 따라서 발생되고, 따라서 샘플링 펄스신호는 고속에서 발생될 수 있다.
샘플링 펄스신호 SLC가 H에 있는 기간은 지연 회로 3570에 의해서 주어진 지연 시간에 의해서 결정되고, 일정한 펄스폭을 가지는 샘플링 펄스가 항상 발생될 수 있다.
여기에서 샘플링 기간은 통상 칩 선택신호에 요구되는 셋업 시간 및 하강 시간에 의해서 형성된 시간을 의미하고, 샘플링 시간을 감소하는 것에 의해서 고속에서 신호를 변경하여, 고속 동작을 수행할 수 있게 된다.
칩 선택신호 CS가 L에 있을 때, MOS 트랜지스터 3558는 오프 상태에 있고, 노드 3551는 방전되지 않으며, 샘플링 펄스신호 SLC는 L을 유지한다.
샘플링 펄스신호 SLC가 L로 하강하는 것에 응답하여, NAND 회로 3572의 출력신호는 H로 상승하고, 따라서 MOS 트랜지스터 3574는 오프 상태로 되어, 이러한 경로에서 전류 소비를 크게 감소시킨다.
샘플링 펄스신호 SLC는 제64a도에 도시된 입력버퍼 3570에 인가된다.
입력버퍼 3570는 샘플링 펄스신호 SLC에 따라서 외부 신호 extø를 래치하고 내부 신호 intø를 발생한다.
따라서, 샘플링 펄스신호 SLC는 소정의 시간동안 동일한 타이밍에서 외부 클록신호(내부 클록신호 SK)에 따라서 항상 발생하며, 내부신호 intø를 확립하기 위한 타이밍은 항상 고정되며, 내부 동작이 안정하게 실행될 수 있다.
샘플링 펄스신호 SLC는 내부 클록신호 SK에 따라서 고속에서 발생할 수 있기 때문에, 내부 동작을 초기화하는 타이밍은 진전될 수 있고, 따라서 고속 동작이 이행된다.
[샘플링 펄스 발생회로의 구체적인 구성]
제65도는 외부 제어신호로부터 내부 제어신호를 발생하는 버퍼회로의 구성을 개략적으로 표시하는 블럭도이다.
제65도에 있어서, 내부 제어신호 발생회로는, 제55도에 표시된 회로로부터 발생된 파워 다운 모드 검출신호 ZDPDE 및 ZSPDE에 따라서 외부에서 인가된 칩 선택신호 CS#, 외부 제어신호 CC0#, CC1#, DQC 및 WE#를 받아들이고, 내부 제어신호 ZCC0F, ZCMBTF, ZCMDSAF, ZDQCF 및 ZWEF를 발생하는 CS 버퍼회로 2300를 포함한다.
CS 버퍼회로 2300의 신호 CSFS는 SRAM 어레이에 대한 칩 선택신호를 가리키고, 신호 CSFD는 DRAM 어레이부에 대한 칩 선택신호를 가리킨다.
신호 ZCC0F, ZDQCF 및 ZWEF는 대응하는 외부 제어신호를 버퍼하는 것에 의해 생성된 신호이다.
신호 ZCMDBTF 및 ZCMDSAF는 버퍼 전송모드와 SRAM 어레이 액세스를 지시하는 내부 제어신호이다.
더욱이, 내부 제어신호 발생회로는 제55도에 도시된 SRAM 내부 클록 발생회로의 내부 클록신호 SK 및 SKT와 CS 버퍼회로 2300의 내부 칩 선택신호 CSFS에 따라 래치 신호 SLC를 발생하는 래치 신호 발생회로 2340와, 래치 신호 발생회로 2340의 래치 신호 SLC에 따라서 CS 버퍼회로 2300 및 입력버퍼회로 2310의 신호를 래치하여 제6도에 도시된 제어신호 발생회로에 인가하는 내부 제어신호 발생회로 2320와, 클록신호 SKT에 따라서 내부 클록신호 ZCMDBT 및 ZCMDSA를 샘플링하고 이네이블 신호 SWLE를 발생시키는 래치 이네이블 회로 2330를 포함한다.
제어신호 발생회로 2320의 내부 제어신호 CSD, CSS, ZCC0, ZCMDBT, ZCMDSA, ZDQC 및 ZWE는 제6도에 도시된 제어신호 발생회로에 인가된다.
제66도는 제65도에 도시된 CS 버퍼회로의 구성의 예를 구체적으로 표시하는 도면이다.
제66도에 도시된 구성은 SRAM 부에 대한 칩 선택신호 CSFS를 발생하기 위한 것이다.
DRAM부에 대한 칩 선택신호 CSFD는 동일한 구성에 의해서 발생된다는 점에 주목하라.
제66도에 있어서, CS 버퍼회로 2300는 예를들면, 제55도에 도시된 SRAM 파워 다운 신호 발생회로의 파워 다운 모드 검출신호 ZSPDE와 외부에서 인가된 칩 선택신호 CS#를 받는 NAND 회로 2301와, NAND 회로 2301의 출력을 반전하고 내부 칩 선택신호 CSFS를 발생하는 인버터 회로 2302를 포함한다.
인버터 회로 2302의 출력부 L에 있는 인버터 회로 2302의 출력에 응답하여 도통하는 p채널 MOS 트랜지스터를 구비하고, 인버터 회로 2302의 입력부를 전원전위 Vdd의 레벨에 충전한다.
파워 다운 모드 검출신호 ZSPDE가 L에 있고 파워 다운 모드가 지정되는 경우, NAND 회로 2301의 출력신호는 H에 있고, 내부 칩 선택신호 CSFS는 L에 있다.
파워 다운 모드 검출신호 ZSPDE가 H에 있고, 칩 선택신호 CS#가 L에 있는 경우, 내부 칩 선택신호 CSFS는 L 레벨로 된다.
제66도에 구성된 DRAM에 대하여 칩 선택신호 CSFD를 발생하는 회로에서, 파워 다운 모드 검출신호 ZDPDE는 파워 다운 모드 검출신호 ZSPDE 대신에 제공된다.
제60도에 도시된 입력버퍼회로에서는, 버퍼회로에 대하여 제66도에 표시된 것과 동일한 구성을 사용하여 내부 신호 ZCC0F, ZDQCF 및 ZWEF를 발생한다.
대응하는 외부 제어신호는 칩 선택신호 CS# 대신에 인가된다.
제67도는 제65도에 도시된 입력버퍼회로의 구성을 도시하는 도면이다.
제67도에서, 입력버퍼회로 2310는 외부 제어신호 CC0#, CC1#, DQC# 및 WE#와 내부 파워 다운 모드 검출신호 ZSPDE에 따라 내부 클록신호 ZCC0F, ZCC1F, ZDQCF 및 ZWEF를 발생하는 버퍼회로 2311와, 버퍼회로 2311로부터 신호 ZCC0F를 받는 인버터 회로 2312와, 버퍼회로 2311로부터 신호 ZCC1F 및 ZDQCF를 받는 NOR 회로 2314와, 인버터 회로 2312의 출력신호, CS 버퍼회로 2300의 내부 칩 선택신호 CSFS 및 버퍼회로 2311의 내부 신호 ZCC1F를 받는 NAND 회로 2316와, NOR 회로 2314의 출력신호와 신호 ZCC0F 및 CSFS를 받는 NAND 회로 2318를 포함한다.
버퍼 전송모드를 표시하는 신호 ZCMDBTF는 NAND 회로 2316로부터 발생되고, SRAM 어레이로의 액세스를 표시하는 신호 ZCMDSAF는 NAND 회로 2318로부터 발생된다.
신호 ZCMDBTF 및 ZCMDSAF에 의해서 표시된 동작은 제3도의 신호 논리 테이블로부터 명백히 보여진다.
특히, 신호 ZCMDBTF는 신호 CSFS 및 ZCC1F가 H일 때 활성 상태인, L로 되고, 신호 ZCC0F는 L에 있다.
이러한 상태에서, 제3도의 신호의 상태를 표시하는 테이블로부터 보여지는 바와 같이, 데이터 전송은 양방향의 전송회로와 SRAM 어레이 사이에서 수행된다.
신호 ZCC0F가 H에 있고 신호 ZCC1F 및 DQC의 양방이 L에 있을 때 신호 ZCMDSAF는 L로 된다.
이러한 상태는 SRAM 어레이에 액세스하는 동작모드에 대응한다.
신호 ZCMDBTF 및 ZCMDSAF는 신호 CSFS가 H에 있는 경우에 발생되고 반도체 기억장치는 액세스된다.
버퍼회로 2311는 각각의 외부 제어신호에 대하여 제66도에 표시된 회로와 동일한 구성을 갖는다.
제68도는 제65도에 도시된 내부 제어신호 발생회로의 구성을 개략적으로 표시하는 도면이다.
제68도에서, 내부 제어신호 발생회로 2302내의 하나의 내부 제어신호에 대한 구성만이 표시된다.
제68도에 도시된 회로 구성은 각각의 내부 제어신호에 대하여 구비된다.
제68도에서, 내부 제어신호 발생회로는 지시신호 SLC 및 ZSLC에 응답하여 도통하고 내부 제어신호 ZCC0F를 통과하는 양방향의 전송 게이트 2322와, 전송 게이트 2322에 의해서 전달된 신호를 래치하는 인버터 회로 2324 및 2326를 포함한다.
양방향의 전송 게이트 2322는 H의 래치 지시신호 SLC에 대하여 비도통 상태로 되고, L의 래치 지시신호에 대하여 도통 상태로 된다.
인버터 회로 2306는 전송 게이트 2322를 통과하는 신호를 반전하는 것에 의해서 제어신호 CC0를 발생한다.
인버터 회로 2324는 인버터 회로 2326로부터의 출력신호를 반전하여 인버터 회로 2326의 입력부에 전달한다.
제68도에 도시된 회로 구성에서, 래치 상태는 래치 지시신호 SLC가 H에 있는 경우에 이루어지고, 래치 지시신호 SLC의 상승시의 신호 CC0의 상태는 내부 제어신호 ZCC0F의 상태와는 무관하게 유지된다.
제69a도는 제65도의 래치 이네이블 회로 2330의 구성을 구체적으로 도시하는 도면이다.
제69a도에서, 래치 이네이블 회로 2330는 내부 제어신호 CMDSA 및 CMDBT를 받는 NOR 회로 2331와, 내부 클록신호 SKT에 따라서 NOR 회로 2331의 출력신호를 샘플링하는 n채널 MOS 트랜지스터 2332와, n채널 MOS 트랜지스터 2332에 의해서 샘플링된 신호 ZSWLEF를 반전하는 인버터 회로 2333와, 인버터 회로 2333로부터 출력된 이네이블 신호(SRAM 워드선 선택 이네이블링 신호) SWLE와 내부 클록 리세트 신호 SKRST를 받는 NAND 회로 2334와, NAND 회로 2334의 출력에 응답하여 전원 전위 레벨에 신호 ZSWLE를 충전하는 p채널 MOS 트랜지스터 2335를 포함한다. 인버터 회로 2334는 신호 SWLE를 래치하도록 설치되어 있다.
제69a도에 도시된 구성에서, 내부 클록 SKT을 발생하는 회로는 n채널 MOS 트랜지스터 2332을 구동하기만 하면 된다.
MOS 트랜지스터 2332는 인버터 회로 2333의 입력노드의 전위를 낮추는 전류 구동력만이 필요하다.
MOS 트랜지스터 2335는 전원 전위에 신호 ZSWLEF를 충전할 필요만 있다.
인버터 회로 2334는 신호 SWLE의 상태를 유지하는 능력만 필요하다.
따라서, 회로는 실질적으로 작은 사이즈로 실행될 수도 있다.
제69a도에 도시된 래치 이네이블 신호 발생회로의 동작을 제69b도인 그의 동작 파형도와 관련하여 설명한다.
신호 CMDSA 및 CMDBT는 SRAM 어레이로의 액세스와 양방향의 전송회로와 SRAM 어레이 사이의 데이터 전송을 각각 표시한다.
따라서, 신호 CMDSA 및 CMDBT 중의 하나는 활성 상태인 H로 되고, 워드선은 SRAM 어레이에서 선택된다.
그때, NOR 회로 2331의 출력신호는 L로 된다.
외부 클록신호 extK의 상승에 응답하여, 내부 클록신호 SKT는 소정의 시간에서 H로 상승하고, NOR 회로 2331의 출력신호는 샘플링되며 신호 ZSWLEF가 발생된다.
L의 NOR 회로 2331의 출력신호에 대하여 인버터 회로 2333는 신호 SWLE를 고속에서 H로 상승시킨다.
내부 클록신호 SKT를 H로 상승시킨 후 소정의 시간에서, 내부 클록 리세트 신호 SKRST는 H로 상승한다.
따라서, NAND 회로 2334의 출력신호는 L 레벨로 되고, MOS 트랜지스터 2335는 온상태로 되며, 신호 SWLE는 L로 하강한다.
제69b도에서, 내부 클록신호 SK는 내부 클록 리세트 신호 SKRST의 의미를 명확히 하기 위하여 표시된다.
양방향의 전달 회로가 직접 외부에서 액세스되는 경우, SRAM 어레이내의 워드선 선택은 수행되지 않는다.
이러한 경우에 있어서, NOR 회로 2331의 출력신호는 H로 되며, 그러한 경우에 신호 SWLE는 L의 상태를 유지한다.
제70도는 제69도에 도시된 래치 신호 발생회로의 구성을 구체적으로 표시하는 도면이다.
제70도에 도시된 구성은 제64도와 관련하여 설명된 CS 샘플링 회로의 구성에 대응한다.
제70도에 있어서, 래치 신호 발생회로 2340는 내부 클록신호 SK를 받는 인버터 회로 4560와, 인버터 회로 4560로부터 출력된 상보 내부 클록신호 ZSK와 내부 클록신호 SK에 따라서 내부 칩 선택신호 CSF를 통과하는 양방향의 전송 게이트 4550와, 양방향 전송 게이트 4550와 내부 클록신호 SK 및 ZSK에 응답하여 활성화되어 전송 게이트 4550로부터 신호를 래치하는 인버터 4556 및 클록된 인버터 4554를 포함한다.
양방향 전송 게이트 4550는 내부 클록신호 ZSK가 L인 경우에 도통 상태로 되고, 내부 클록신호 SK가 H인 경우에 비도통 상태로 된다.
클록된 인버터 4554는 H의 내부 클록신호 SK에 대하여 동작 상태로 되고, L의 내부 클록신호 SK에 대하여 출력 하이 임피던스 상태로 된다.
더욱이, 래치 신호 발생회로 2340는 그의 게이트에 스위치 회로 SWX를 통하여 인가된 신호를 받는 n채널 MOS 트랜지스터 4558와, 인버터 회로 4560의 내부 클록신호 ZSK를 그의 게이트에 받는 n채널 MOS 트랜지스터 4562를 포함한다.
MOS 트랜지스터 4558, 4564 및 4561는 노드 NY3 및 접지 전위 노드 사이에 직렬로 접속된다.
스위치 회로 SWX는 제6도에 도시된 CS 버퍼회로 2300로부터 구비된 칩 선택신호 CSF나 전송 게이트 4550로부터 전달된 신호를 MOS 트랜지스터 4558의 게이트에 인가한다.
스위치 회로 SWX의 접속 상태는 금속 마스크와이어에 의해서 결정된다.
이러한 스위치 SWX는 적절한 지연 시간을 구비하기 위해서 제공된다.
MOS 트랜지스터 4562는 다음의 이유로 노드 NY3에 접속된다.
클록신호 ZSD가 H에 있는 경우, MOS 트랜지스터 4562는 온상태에 있고, 내부 신호 SKT는 이러한 기간중에 H로 상승한다.
따라서 MOS 트랜지스터 4564는 노드 NY3의 로드의 변동을 방지하면서 온/오프 상태로 된다.
더욱이, 래치 신호 발생회로 2340는 노드 NY3 상의 신호를 반전하고 래치 신호 SLC를 발생하기 위한 인버터 회로 4566와 소정 시간동안 신호 SLC를 지연하기 위한 지연 회로 4570를 포함한다.
지연 회로 4570는 인버터 회로와 NAND 회로의 직렬 접속을 갖는다.
인버터 회로의 출력과 NAND 회로의 입력은 스위치 회로 SW에 의해서 스위치된다.
이는 적절한 지연 시간과 적절한 펄스폭을 가지는 펄스신호를 구비한다.
더욱이, 래치 신호 발생회로 2340는 지연 회로 4570의 출력신호와 스위치 회로 SWY를 통하여 인가된 신호를 받는 NAND 회로 4572와, NAND 회로 4572의 리세트 신호 SLRST에 응답하여 전원 전위 레벨에 노드 NY3를 충전하는 p채널 MOS 트랜지스터 4574를 포함한다.
스위치 회로 SWY는 전원 전위 Vdd나 인버터 회로 4580의 출력신호중의 하나를 선택하여 NAND 회로 4572에 인가한다.
인버터 회로 4580는 이네이블 신호 SWLE를 받는다.
스위치 회로 SWY의 설치는 내부 동작 타이밍 마진을 제공한다.
스위치 회로 SWY가 인버터 회로 4580의 출력신호를 선택한다면, 리세트 신호 SLRST는 신호 SWLE가 L로 하강한 후 발생되고, 래치신호 SLC는 비활성 상태로 된다. 제70도에 도시된 회로의 동작은 제71도인 그의 동작 파형도와 관련하여 설명한다.
다음의 설명에서, 지연 회로 4570내에 포함된 스위치 회로 SW1Q, SWQ2 및 SWQ3가 모두 선단의 회로의 출력신호를 선택하는 상태에 설정된다고 가정하다.
이러한 상태에서, 인버터 VIG1는 래치 신호 SLC가 H로 상승한 후 소정의 시간에서 H로 상승하는 신호를 발생한다.
인버터 회로 IVG2는 인버터 회로 IVG1에 의해 발생된 펄스신호의 펄스폭보다 짧은 펄스폭을 가지는 L의 펄스신호를 발생한다.
스위치 회로 SWX는 양방향 전송 게이트 4550의 신호를 선택하여 MOS 트랜지스터 4558의 게이트에 인가한다.
스위치 회로 SWY는 인버터 회로 4580의 출력신호를 선택하여 NAND 회로 4572에 제공한다.
외부 클록신호 ext1K가 H로 상승하는 것에 응답하여, 내부 클록신호 SKT는 H로 우선 상승한다.
이러한 상태에서, 인버터 회로 4560의 내부 클록신호 ZSK는 H에 있으며, MOS 트랜지스터 4562는 온상태에 있다.
내부 클록신호 SK의 상승에 응답하여, 양방향 전송 게이트 4550는 비도통 상태로 되고, 노드 NY1 상의 신호 전위는 고정된다.
칩 선택신호 CSF가 H로 설정되고, MOS 트랜지스터 4558가 온상태로 된다고 가정하자.
이때, 내부 클록신호 SK의 상승에 응답하여, 내부 클록신호 ZSK는 L로 하강한다.
내부 클록신호 SKT가 H에 있고, MOS 트랜지스터 4562 및 4564의 양쪽은 내부 클록신호 ZSK가 L로 하강할 때까지 온상태에 있는 경우, 그 기간동안 노드 NY3는 접지 전위 레벨에 방전되고 신호 ZSLC는 L로 하강한다.
신호 ZSK 및 SKT가 상이한 논리를 가지는 기간은 일단 노드 NY3의 전위가 트랜지스터 4562, 4564 및 4558에 의해 방전되는 CSF 샘플링 기간이며, 큰 전류 구동력을 가지는 인버터 회로 4560로부터 발생된 래치신호 SLC는 고속으로 H로 상승한다.
소정의 기간에, 인버터 회로 IVG1의 출력신호는 H로 상승하고, 인버터 회로 IVG2의 출력신호는 H로 상승한다.
응답하여, AND 회로 NAG1의 출력신호는 L 레벨로 되고, 인버터 회로 VIG3의 출력신호는 H 레벨로 된다.
신호 SWLE를 받는 인버터 회로 4580는 신호 SWLE가 L로 하강하는 것에 응답하여 그의 출력신호를 H로 상승시킨다.
NAND 회로 4572는 인버터 회로 4580의 출력신호가 H에 있고 인버터 회로 IVG3의 출력신호가 H인 경우에 L에서 신호를 출력한다.
L의 신호 SLRST에 응답하여, MOS 트랜지스터 4574는 온상태로 되고, 노드 NY3를 충전하며 신호 ZSLC를 H로 상승시킨다.
응답하여, 인버터 회로 4566로부터 출력된 신호 SLC는 L로 된다.
소정 시간에서, 각각의 회로 소자의 신호가 리세트된 후, 신호 SLRST는 H로 상승한다.
이는 회로를 초기 상태로 되돌린다.
상술한 구성에 의해, 신호 CSF의 샘플링 시간은 크게 단축될 수 있다.
회로 내부에서, 래치회로 SLC는 노드를 충전/방전하는 것에 의해서만 발생된다.
따라서 래치 신호 SLC는 고속으로 발생될 수 있고, 개선된 외부 응답 특성을 갖는 샘플링 펄스 발생회로는 짧은 샘플링 시간동안 실행된다.
신호 SWLC의 반전을 NAND 회로 4570에 인가하는 것에 의해서 신호 SLC를 리세트함으로써 내부 제어신호 발생회로 2320(제65도에 표시)를 하나의 메모리 사이클이 완료된 후 다음의 신호를 채택하는 상태로 확실하게 설정할 수 있고, 따라서 내부 신호는 안정하게 동작할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 내부 클록신호는 외부 클록신호 extK의 상승에 응답하여 고속으로 소정 시간동안 발생되며, 그의 내부 제어신호는 일정한 펄스폭을 가지는 내부 클록신호를 사용하여 발생된다.
따라서, 래치 신호 발생 타이밍과 파워 다운 모드 검출신호 발생 타이밍은 항상 일정하게 유지될 수 있고, 고속으로 안정하고 확실하게 동작하는 동기형 반도체 기억장치가 제공된다.
내부 클록 발생회로와 샘플링 펄스를 발생하는 방법은 일반적인 클록 동기형 반도체 장치뿐 아니라 클록신호와 동기하여 동작하는 동기형 반도체 장치에도 적용할 수 있다.
본 발명에 의한 중요한 효과는 다음과 같이 요약된다.
(1) 데이터는 제2데이터 레지스터내의 데이터(슬레이브 데이터 레지스터)가 사용되지 않는 동안 제1데이터 레지스터(마스터 레지스터)로부터 제2데이터 레지스터로 전달된다.
따라서, 판독 데이터 전송 버퍼회로로의 DRAM 어레이로 형성된 데이터 전송 동작은 반도체 기억장치로의 액세스에 역으로 영향을 주지 않으며, 고속의 동작이 실행된다.
특히, 제2데이터 레지스터, 슬레이브 레지스터는 기억 데이터가 확립되지 않는 사이클을 가지지 않으며, 따라서 슬레이브 데이터 레지스터는 어떠한 사이클에서도 액세스될 수 있으며, 따라서 외부 처리장치는 대기하지 않는 상태로 반도체 기억장치를 액세스할 수 있고, 고속의 데이터 처리 시스템이 설치된다.
(2) 다음의 데이터 전송지시가 주어질 때까지, 제1데이터 레지스터(마스터 레지스터)와 제2데이터 레지스터(슬레이브 레지스터)는 전기적으로 접속되고, 따라서 마스터 레지스터로부터 슬레이브 레지스터로의 데이터 전송 타이밍을 조절하는 것이 용이하게 되고, 충분한 펄스폭을 가지는 데이터 전송지시신호를 얻고, 마스터 레지스터로부터 슬레이브 데이터 레지스터로의 데이터 전송이 보장된다.
(3) 판독 커맨드 검출신호에 따라, 레이턴시 카운터의 제1단의 카운트를 배재하는 카운터(플립플롭)가 리세트된다.
따라서, 새로운 판독 커맨드 검출신호가 주어지더라도, 소정수의 카운트 동작은 판독 커맨드가 주어지는 클록 싸이클에서 확실하게 행해질 수 있고, 따라서 레이턴시 기간의 수는 확실하게 카운트될 수 있다.
(4) 제어신호 입력버퍼는 클록신호가 비활성 상태에 있을 때 스루 상태로 되고 클록신호가 활성 상태에 있을 때 래치 상태로 되며, 내부 제어신호는 비활성 레벨의 클록신호에 대해서도 발생될 수 있고 내부 동작은 제어신호의 셋업 시간을 사용하여 초기화될 수 있고, 따라서 고속으로 동작하는 반도체 기억장치를 얻을 수 있다.
(5) 어드레스 신호 입력버퍼는 외부 클록신호가 비활성 상태인 경우에 통과 상태로 되고, 외부 클록신호가 활성 상태인 경우에 래치 상태로 되며, 내부 어드레스 신호는 진전된 타이밍에서 발생될 수 있다.
내부 어드레스 신호를 디코드하는 것에 의해서 선택신호를 발생하는 디코드 회로는 외부 클록신호가 활성화될 때 확립되는 동작 제어신호에 응답하여 활성화되고, 디코더는 외부 클록신호와 동기하여 동작될 수 있고 내부 회로의 동작 타이밍은 정확히 설정될 수 있다.
(6) 입력버퍼는 클록신호의 활성화된 레벨에서 래치 상태로 되고, 외부 클록신호의 비활성 레벨에서는 도통 상태, 즉 통과 상태로 되며, 내부 제어신호는 외부 신호의 셋업 타임에서 발생될 수 있으며, 내부 신호는 진전된 타이밍에서 발생될 수 있고, 따라서 고속에서 동작하는 반도체 기억장치를 제공할 수 있다.
(7) 외부 클록신호와 동기하여 제어신호를 채택하고 채택된 제어신호에 따라서 어드레스 홀드 지시신호를 발생하는 제어회로계와, 제공된 어드레스 신호를 유지하고 출력하는 홀드 회로와 어드레스 홀드 지시신호에 응답하여 홀드 회로에 의해서 유지된 어드레스 신호를 래치하고 내부 어드레스 신호를 발생하는 래치회로가 구비된다.
따라서, 외부 제어신호 및 어드레스 신호에 대한 셋업 시간 및 홀드 시간은 동일하게 되며, 고속 동작이 설명되고, 제어신호 및 어드레스 신호는 외부 장치에 의한 복잡한 타이밍의 조절없이 용이하게 발생될 수 있다.
(8) 클록신호와 동기하여 내부 클록신호를 발생하는 클록 발생회로와, 클록 발생회로로부터 내부 클록신호를 받아 소정 시간동안 수신된 클록신호의 활성화를 지연하고 활성상태에서 제어신호를 발생하는 회로와, 제어신호에 따라서 내부 클록신호를 비활성 상태로 되게 하는 리세트 소자가 설치된다.
따라서, 내부 클록신호는 내부 클록신호의 펄스폭과는 무관하게 항상 일정할 수 있고, 내부회로의 동작 타이밍은 항상 일정하게 유지될 수 있다.
(9) 외부 클록신호에 응답하여 서로로부터 제1 및 제2내부 클록신호의 위상을 발생하는 회로와, 제1 및 제2내부 클록신호가 동일한 레벨에 있는 경우에 장치 활성화 신호를 샘플링하는 회로와, 샘플링 회로에 의하여 샘플링된 신호에 응답하여 소정의 시간폭을 가지는 펄스신호를 발생하는 회로와, 펄스신호에 응답하여 인가된 제어신호를 래치하고 내부 제어신호를 발생하는 회로가 구비된다.
따라서, 장치 활성화 신호의 샘플링 시간은 제1 및 제2내부 클록신호가 짧을 수 있는 동일한 논리 레벨에 있는 시간 폭에 대응하고, 따라서 장치 활성화 신호의 샘플링 기간은 짧을 수 있고, 따라서 장치의 고속 동작 및 외부 응답 특성에 있어서의 커다란 향상을 얻을 수 있다.
더욱이, 래치하기 위한 펄스신호의 펄스폭은 외부 클록신호의 펄스폭과는 무관하게 항상 일정하고, 따라서 인가된 신호는 안정하게 래치될 수 있다.
(10) 서로로부터의 위상에서의 제1 및 제2내부 클록신호는 외부 클록신호에 응답하여 발생되고 이들 제1 및 제2내부 클록신호와 장치 활성화 신호는 논리적인 생성 동작을 수행하여 샘플링 펄스를 발생한다.
따라서, 샘플링 시간은 제1 및 제2내부 클록신호가 동일한 논리 레벨에 있는 기간만큼 짧아질 수 있고, 개선된 외부 응답 특성을 가지는 샘플링 펄스 발생회로가 구비된다.
샘플링 기간은 외부 신호의 셋업 및 홀드 시간에 대응하기 때문에, 액세스에 요구되는 시간 역시 감소된다.
샘플링 펄스신호는 논리적인 생산 동작을 행하는 게이트 회로에 의해서 발생되기 때문에, 제1 및 제2내부 클록신호를 발생하는 회로는 커다란 구동력을 필요로 하지 않으며, 따라서, 샘플링 펄스는 감소된 전력 소비와 함께 고속으로 발생될 수 있다.
(11) 클록 마스크 신호를 래치하고 출력하는 제1래치와, 클록신호의 제2에지에 따라서 제1래치의 출력신호를 래치하고 출력하는 제2래치와, 제2래치의 출력신호와 클록신호에 응답하여 내부 클록신호를 발생하는 회로가 설치된다. 따라서, 클록 사이클에서 내부 클록신호의 발생은 이전의 사이클에서 클록 마스크 신호의 상태에 따라서 확실하고 안정하게 결정될 수 있고, 내부 클록신호는 정확히 마스크될 수 있다.
(12) 내부 클록신호는 트랜지스터 소자를 구동하는 것에 의해서 발생되고, 따라서 내부 클록신호는 소규모의 회로에서 고속으로 외부 클록신호에 응답하여 발생될 수 있다.
본 발명이 상세히 설명되고 예시되었다 하더라도, 설명과 실시예에 의해서만 제한되고, 본 발명의 정신과 범위는 첨부된 청구항의 내용에 의해서만이 제한됨은 명백하다.

Claims (44)

  1. 복수의 메모리셀을 가지는 메모리셀 어레이(102)와; 상기 메모리실 어레이에서 한 번에 선택된 복수의 메모리셀의 데이터를 일시적으로 유지하는 제1데이터 레지스터(MDTBR)와; 상기 제1데이터 레지스터에 의해 유지된 데이터를 받아들여 기억하는 제2데이터 레지스터(SDTBR)와; 상기 제2데이터 레지스터의 액세스의 비존재와 데이터 전송지시신호에 응답하여 상기 제1데이터 레지스터로부터 상기 제2데이터 레지스터로의 데이터 전송을 전송 수단(Tz)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 전송 수단은 데이터 전송이 행해진 후 또 다른 데이터 전송지시신호가 주어질 때까지 상기 제1데이터 레지스터(MDTBR)와 상기 제2데이터 레지스터(SDTBR)를 접촉상태에 유지하는 수단(908)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 전송 수단은, 클록신호를 발생하는 클록발생수단(203)과, 주어진 데이터 판독 지시를 검출하는 검출수단(902)과, 복수의 종속 접속된 2진 카운터(920-925)를 구비하고 상기 검출수단으로부터의 검출신호(DRTm)에 응답하여 활성화되고 상기 클록신호를 카운트하는 카운트 수단(904)과, 상기 카운트수단에 의한 소정수의 상기 클록신호의 카운트업(countup)에 응답하여 상기 데이터 전송지시신호를 발생하기 위한 게이트수단(906)과, 상기 데이터 판독 지시에 응답하여 상기 카은트 수단의 제1단의 1비트의 2진 카운터 이외의 카운터를 리세트하는 리세트 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제2데이터 레지스터(SDTBR)가 액세스되는 것을 지시하는 동작모드 지시신호에 응답하여, 상기 게이트 수단(906)으로부터 상기 데이터 전송지시신호의 발생을 금지하는 금지수단(910)을 더욱 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 로우 및 칼럼으로 배치된 복수의 메모리셀을 가지는 또 다른 메모리셀 어레이(104)와; 외부 데이터를 공급하는 출력버퍼(438)와, 제1전송지시신호(BRTE)에 응답하여 상기 제2데이터 레지스터(SDTBR)내에 유지된 데이터를 상기 또 다른 메모리셀 어레이에 전송하는 제1전송 수단(Ty)과, 제2전송지시신호(BRE)에 응답하여 상기 제2데이터 레지스터내에 유지된 데이터를 상기 출력버퍼에 전송하는 제2전송 수단(Tx)을 더욱 포함하는 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 어드레스 신호에 응답하고 상기 제2전송 수단(Tx)의 출력을 선택하여 상기 출력버퍼에 전송하는 선택수단(120,856)을 더욱 포함하는 것을 특징으로 하는 반도체 기억장치.
  7. 외부 제어신호를 수신하여 상기 외부 제어신호에 대응하는 내부 제어신호를 발생하는 입력버퍼(520;150,652)와; 상기 내부 제어신호를 수신하여 실행되어지는 동작모드를 결정하고, 외부 클록신호의 비활성화 레벨에서 상기 동작모드를 지시하는 모드 지시신호를 발생하고 상기 외부 클록신호의 활성화 레벨에서 상기 내부 제어신호로부터 분리하여 상기 모드 지시신호를 계속적으로 공급하는 제어신호 발생기(530,542; 654,655,660)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 제어신호 발생기(530,542,654,655,660)는 상기 입력버퍼(520)로부터의 내부 제어신호에 응답하여 실행되는 동작을 판정하고 상기 모드 지시신호를 발생하는 모드 결정수단(530)과; 상기 외부 클록신호의 비활성 레벨시에 상기 모드 판정수단으로부터 상기 모드 지시신호를 통과시키고, 상기 외부 클록신호의 활성 레벨시에 상기 모드 결정수단의 출력을 분리하는 동안 상기 모드 지시신호를 유지하는 래치수단(540)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 외부 클록신호의 활성 레벨에 응답하여 활성화되어 상기 모드 결정수단의 상기 모드 지시신호에 대응하는 동작 제어신호를 발생하는 수단(550)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 외부 클록신호의 비활성 레벨시에 외부 어드레스 신호를 통과시키고 상기 외부 클록신호의 활성 레벨시에 래치 상태를 유지하는 어드레스 입력버퍼(116)와; 상기 동작 제어신호에 응답하여 활성화되어 상기 어드레스 입력버퍼의 출력을 디코드하고, 상기 어드레스 신호에 의해 어드레스된 메모리셀을 선택하는 선택신호를 발생하는 어드레스 디코드 수단(118)을 더욱 포함하는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 어드레스 디코드 수단(118)은, 상기 어드레스 입력버퍼(116)의 출력신호를 프리디코드하여 프리디코드 신호를 발생하는 프리디코더(630)와, 상기 동작 제어신호에 응답하여 활성화되어 상기 선택신호를 발생하는 상기 프리디코드 신호를 디코드하는 디코더(640)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 어드레스 디코드 수단(118)은 상기 동작 제어신호에 응답하여 프리디코드 신호를 발생하는 상기 어드레스 입력버퍼(116)의 출력신호를 프리디코드하도록 활성화되는 프리디코더(630)와, 상기 프리디코드 신호를 디코드하여 상기 선택신호를 발생하는 디코더(640)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  13. 제7항에 있어서, 상기 제어신호 발생기(530,542; 654,655,660)는 상기 외부 클록신호의 활성 레벨시에 상기 내부 제어신호를 통과시키고, 상기 외부 클록신호의 비활성 레벨시에 상기 입력버퍼의 출력을 분리하는 동안 상기 내부 제어신호를 유지하는 래치 수단(654,655)과, 상기 래치수단의 출력을 수신하여 디코드하고 실행되는 동작을 판정하여 상기 모드 지시신호를 발생하는 모드 결정수단(660)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  14. 제7항에 있어서, 상기 외부 클록신호의 활성 레벨에 응답하여 활성화되어 상기 모드 지시신호에 대응하는 동작 제어신호를 발생하는 수단(670,672,674)을 더욱 포함하는 것을 특징으로 하는 반도체 기억장치.
  15. 제14항에 있어서, 상기 외부 클록신호의 비활성 레벨시에 내부 어드레스 신호를 발생하는 외부 어드레스 신호를 통과시키고, 상기 외부 어드레스 신호에서 상기 내부 어드레스 신호를 분리하는 동안 내부 어드레스 신호를 유지하는 래치 상태를 유지하는 어드레스 입력버퍼(108)와, 상기 동작 제어신호의 비활성 레벨시에 상기 내부 어드레스 신호를 통과시키고 상기 동작 제어신호의 활성 레벨시에 래치 상태를 유지하는 어드레스 래치(680,686)와, 상기 동작 제어신호의 활성 레벨에 응답하여 활성화되고 상기 어드레스 래치의 내부 어드레스 신호를 디코더하여 상기 외부 어드레스 신호에 의해 어드레스된 메모리셀을 선택하는 선택신호를 발생하는 디코드 회로(110)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 디코드 회로(110)는 상기 어드레스 래치의 내부 어드레스 신호를 프리디코드하여 프리디코드 신호를 발생하는 프리디코더(682)와, 상기 동작 제어신호의 활성 레벨에 응답하여 활성화되어 상기 선택신호를 발생하도록 프리디코드 신호를 디코드하는 디코더(684)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  17. 외부 클록신호와 동기하여 외부 신호를 받아들이는 반도체 기억장치에 있어서, 상기 외부 클록신호의 비활성 레벨에 응답하여 상기 외부신호를 통과시키는 통과 상태로 되고, 상기 외부 클록신호의 활성 레벨에 응답하여 상기 외부 신호를 전송할 때에 인가된 외부 신호에 상응하는 논리 레벨의 신호를 상기 활성 레벨로 유지하는 래치 상태를 유지하는 입력버퍼(116,654,655,676,678,700)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  18. 외부 클록신호에 동기하는 제어신호 및 어드레스 신호를 포함하는 외부 신호를 받아들이는 동기형 반도체 기억장치에 있어서, 상기 외부 클록신호와 동기하여 제어신호를 받아들이고 상기 외부 클록신호에 응답하여 제어신호에 받아들이는 것에 따라 어드레스 유지 지시신호를 발생하는 제어수단(206,210,212)과; 상기 외부 클록신호에 동기하여 인가된 어드레스 신호를 유지하고 출력하는 유지수단(678)과; 상기 어드레스 유지 지시신호에 응답하여 상기 유지 수단으로부터 어드레스 신호를 래치하고 내부 어드레스 신호를 발생하는 래치수단(680)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  19. 외부 클록신호와 동기하는 제어신호와 어드레스 신호를 포함하는 외부 신호를 받아들이는 동기형 반도체 기억장치에 있어서, 상기 외부 클록신호와 동기하여 내부 클록신호를 발생하는 클록 발생수단(2002,2003,2004,2005,2007)과; 상기 클록 발생수단으로부터 내부 클록신호를 받아들여 상기 내부 클록신호의 활성화로부터 소정 시간후 활성상태를 유지하는 제어신호를 발생하는 리세트 수단(2008,2009; 3020,
    3022)과; 상기 제어신호에 응답하여 상기 클록 발생수단으로부터의 내부 클록신호를 비활성화하는 리세트 소자(2010; 3028)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  20. 제19항에 있어서, 상기 클록 발생수단(2002,2003,2004,2005,2007)은, 상기 외부 클록신호에 응답하여 세트되는 플립플롭(2002)과; 상기 외부 클록신호와 상기 플립플롭의 출력에 응답하여 구동신호(SKT)를 발생하는 논리 게이트(2003,2004)와; 상기 구동신호에 응답하여 제1노드의 전위를 제1논리 레벨로 끌어올리는 게이트 소자(2005; 2016)와; 상기 제1모드의 제1논리 레벨의 전위를 래치하는 동안 상기 제1노드의 제1논리 레벨에 응답하여 상기 내부 클록신호를 발생하는 래치(2006,2007)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  21. 제20항에 있어서, 상기 래치(2006,2007)는, 제1구동력을 가지며 상기 제1노드의 전위를 논리로 반전하여 상기 내부 클록신호를 발생하는 제1인버터와, 상기 제1구동 능력보다 작은 제2구동 능력을 가지며 상기 내부 클록신호를 반전하여 상기 제1노드에 전송하는 제2인버터를 포함하는 것을 특징으로 하는 반도체 기억장치.
  22. 제20항에 있어서, 상기 리세트 소자(2010)는 상기 제1노드와 제2논리 레벨의 전위를 받는 노드사이에 설치되며 상기 제어신호를 받는 게이트를 가지는 절연 게이트형 전계효과 트랜지스터(2010)를 구비하는포함하는 것을 특징으로 하는 반도체 기억장치.
  23. 제20항에 있어서, 상기 게이트 소자(2005; 3016)는 상기 제1노드와 상기 제1논리 레벨의 전위를 받는 노드사이에 설치되며, 상기 구동신호를 받는 게이트를 가지는 절연 게이트형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억장치.
  24. 제20항에 있어서, 상기 게이트 소자(2005,3016)는 상기 내부 클록신호와 상기 구동신호를 받아서 상기 내부 클록신호와 구동신호를 상기 노드에 제공하도록 소정의 논리동작을 수행하는 논리 게이트(3016)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  25. 제19항에 있어서, 상기 리세트 소자는 제1전류 공급능력을 가지며 상기 제어신호의 활성화에 응답하여 제2논리 레벨의 전위를 상기 제1노드에 전송하는 제1절연 게이트형 트랜지스터(3028)와, 상기 제1절연 게이트형 트랜지스터와 병렬로 설치되고 상기 제1전류 공급능력보다 작은 제2전류 공급능력을 가지며 상기 내부 클록신호의 비활성화에 응답하여 상기 제2논리의 상기 전위를 상기 제1노드에 전송하는 제2절연 게이트형 트랜지스터(3030)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  26. 제19항에 있어서, 상기 리세트 수단(3020,3022)은, 복수쌍의 인버터(IG)와 제1논리 게이트(NA)를 구비하며, 상기 제1논리 게이트의 각각은 상기 내부 클록신호를 받도록 접속된 하나의 입력과, 상기 내부 클록신호중 하나를 선택하는 스위치 소자의 출력과 전단 인버터의 출력을 받는 또 다른 입력을 가지는 지연 회로(3020)와, 상기 내부 클록신호와 상기 제어신호를 출력하는 상기 지연회로의 출력을 받아 소정의 논리동작을 수행하는 제2논리 게이트(3022,3024)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  27. 제19항에 있어서, 상기 클록 발생수단(3002,3004,3008,3012,3014)은 클록 이네이블 신호(PKE)의 활성화에 응답하여 활성화되어 상기 외부 클록신호를 통과시키는 제1게이트(3002)와, 상기 클록 이네이블 신호에 응답하여 활성화되는 플립플롭(3006,3008,3010)와, 상기 외부 클록신호에 응답하여 이네이블되어 구동신호를 발생하고 상기 플립플롭의 세트 출력에 응답하여 디스에이블(disabled)되어 상기 구동신호를 디스에이블하는 제2게이트(3012,3014)와, 상기 구동신호와 상기 내부 클록신호에 응답하여 트리거 신호를 발생하는 제3게이트(3016)와, 상기 트리거 신호에 응답하여 상기 내부 클록신호를 발생하는 제4게이트(3018)와, 상기 트리거 신호에 응답하여 상기 제2게이트를 디스에이블하는 디스에이블 상태로 상기 플립플롭의 세트 출력을 리세트하는 수단(3017,3018,SWA)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  28. 제27항에 있어서, 상기 내부 클록신호(PK)와 상기 구동신호(PKT)에 응답하여 제1노드(3042Y)를 상기 제1논리에서 전위로 구동하는 제4게이트(3040,3042,3044)와, 래치신호(PLC)를 발생하도록 상기 제1노드의 전위를 래치하는 래치수단(3046,3048)과, 소정의 시간 동안 상기 래치 신호를 지연하는 지연 수단(3050,3052,3056,3054,3060)과, 상기 지연수단의 출력에 응답하여 상기 제1노드를 제2논리의 전위로 구동하는 트랜지스터 소자(3062)와, 상기 래치신호에 응답하여 소정의 입력신호를 래치하는 래치회로(2113; 2110,2112)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  29. 제28항에 있어서, 상기 제4게이트(3040,3042,3044)는, 상기 내부 클록신호의 비활성화에 응답하여 턴온되는 제1트랜지스터 소자(3042)와, 상기 구동신호의 활성화에 응답하여 턴온되며, 상기 제1 및 제2트랜지스터 소자는 상기 제1노드(3042Y)와 상기 제1논리의 전위를 받는 노드 사이에 직렬로 접속되는 제2트랜지스터 소자(3044)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  30. 제28항에 있어서, 상기 래치회로의 출력을 상기 래치회로로부터 분리하는 동안 상기 내부 클록신호(PK)의 활성화에 응답하여 상기 래치회로(2113)의 출력이 통과하도록 설정되고 상기 내부 클록신호의 비활성화에 응답하여 상기 래치회로의 상기 출력을 래치하도록 설정되는 제1플립플롭(3070)과, 상기 제1플립플롭의 출력을 제1플립플롭으로부터 분리하는 동안 상기 내부 클록신호의 비활성화에 응답하여 상기 제1플립플롭의 출력을 혼합하여 통과시키도록 설정되고 상기 내부 클록신호의 활성에 응답하여 상기 제1플립플롭의 출력을 래치하도록 설정된 제2플립플롭(3080)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  31. 제30항에 있어서, 상기 제2플립플롭(3080)의 출력에 응답하여 또 다른 내부 클록신호(SK,DK)를 발생하도록 상기 외부 클록신호를 혼합하는 클록신호 발생기(2117,2120)를 더욱 포함하는 것을 특징으로 하는 반도체 기억장치.
  32. 제30항에 있어서, 상기 클록신호 발생기(2118,2120)는 상기 내부 클록신호의 비활성화에 응답하여 상기 또 다른 내부 클록신호를 디스에이블하는 수단(3108,3110)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  33. 외부 클록신호와 동기하는 제어신호 및 어드레스 신호를 포함하는 외부신호를 받아들이는 동기형 반도체 기억장치에 있어서, 상기 외부 클록신호에 응답하여 서로 위상이 어긋난 제1 및 제2내부 클록신호(SK,ZSKD)를 발생하는 클록수단(2180,3560)과; 상기 제1 및 제2내부 클록신호가 동일한 논리 레벨에 있는 경우에 장치 활성화 신호를 샘플링하는 샘플링 수단(3562,3564,3550,3558)과; 상기 상기 샘플링 수단에 의해 샘플링된 신호에 응답하여 소정의 시간 주기를 가지는 펄스신호를 발생하는 발생기 수단(3566,3568,3570,3572,3574)과; 상기 펄스신호에 응답하여 인가된 제어신호를 래치하고 내부 제어신호를 발생하는 수단(3570,2320)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  34. 제33항에 있어서, 상기 클록 수단(2180,3560)은, 상기 외부 클록신호에 응답하여 상기 제1내부 클록신호(SK; SKT)를 발생하는 클록 버퍼(2180)와, 상기 내부 클록신호를 소정의 시간 주기동안 반전하고 지연하여 상기 제2내부 클록신호(ZSKD; SK)를 발생하는 지연 회로(3560; 3512,3514)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  35. 제33항에 있어서, 상기 샘플링 수단(3550,3558,3562,3564)은, 상기 제1내부 클록신호에 응답하여 턴온되는 제1트랜지스터(3562;4562)와, 상기 제2내부 클록신호에 응답하여 턴온되는 제2트랜지스터 소자(3564;포4564)와, 상기 제1내부 클록신호에 응답하여 상기 장치 활성화 신호를 전송하는 전송 게이트(3550; 4550)와, 상기 전송 게이트의 출력에 응답하여 턴온되는 제3트랜지스터 소자(3558; 4558)와, 상기 발생기 수단(3566,3568,3570,3572,3574)의 입력노드(3551)와 제1논리의 전위를 받는 노드 사이에 직렬로 접속된 상기 제1, 제2 및 제3트랜지스터 소자를 포함하는 것을 특징으로 하는 반도체 기억장치.
  36. 제33항에 있어서, 상기 발생기 수단(3566,3568,3570,3572,3574)은, 상기 샘플링 수단의 출력을 받는 입력노드(3551)와, 상기 입력노드의 신호에 응답하여 상기 입력노드의 신호를 래치하는 동안 상기 펄스신호에 대응하는 래치 신호를 발생하는 래치(3566,3568)와, 상기 소정의 시간 주기에 대응하는 소정의 시간 주기 동안 상기 래치 신호를 지연하는 지연 회로(3570,2572)와, 상기 지연 회로의 출력에 응답하여 상기 샘플링 수단의 출력을 리세트하는 소정의 논리 레벨로 상기 입력노드의 전위를 끌어올리는 트랜지스터 소자(3574)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  37. 제35항에 있어서, 상기 전송게이트(4550)의 출력과 상기 장치 활성화 신호중의 하나를 선택하여 상기 제3트랜지스터 소자의 제어 게이트에 인가하는 셀렉터(SWX)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  38. 제33항에 있어서, 상기 내부 제어신호를 메모리셀 어레이(104)내의 메모리셀에 액세스되도록 지시하는 액세스 지시신호를 포함하며, 상기 제1내부 클록신호(SKT)에 응답하여 상기 액세스 지시신호를 제1노드에 전송하는 전송 게이트(2332)와, 상기 제1노드상의 상기 액세스 지시신호에 응답하여 상기 제1노드상의 전위를 래치하는 동안 메모리셀 선택신호를 발생하는 래치(2333,2334)와, 상기 펄스신호의 비활성화와 상기 메모리셀 선택신호의 활성화에 응답하여 리세트 신호를 발생하는 논리 게이트(2334)와, 상기 리세트 신호에 응답하여 상기 메모리셀 선택신호를 디스에이블하도록 상기 제1노드에 제1논리 전위를 전송하는 트랜지스터 소자(2335)를 더욱 포함하는 것을 특징으로 하는 반도체 기억장치.
  39. 외부 클록신호와 동기하는 제어신호 및 어드레스 신호를 포함하는 외부 신호를 받아들이는 반도체 기억장치에 있어서, 상기 외부 클록신호에 응답하여 서로 위상이 어긋난 제1 및 제2내부 클록신호를 발생하는 내부 클록 발생수단(2180)과; 상기 동기형 반도체 기억장치에 대한 액세스 요청을 지시하는 장치 활성화 신호와 상기 제1 및 제2내부 클록신호의 논리 생성 동작을 행하고 상기 외부 신호에 따라 발생된 내부 신호의 래치를 지시하는 래치 지시신호를 발생하는 게이트 수단(2340)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  40. 사이클에 제1에지와 제2에지를 가지는 클록신호와 동기하여 동작하는 반도체 기억장치에 있어서, 상기 클록신호의 제1에지에 응답하여 외부로부터 인가된 클록 마스크 신호를 래치하고 내부 클록 마스크 신호를 출력하는 제1래치 수단(2130; 3250,3252,3253,3254)과; 상기 클록신호의 제2에지에 응답하여 상기 제1래치 수단의 출력신호를 래치하고 출력하는 제2래치 수단(2132)과; 상기 제2래치 수단의 출력신호와 상기 클록신호에 응답하여 내부 클록신호를 발생하는 발생기 수단(2134)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  41. 제40항에 있어서, 상기 제1래치 수단(2130)은, 상기 클록신호에 따라서 제1내부 클록 이네이블 신호(ZCLKE)를 발생하는 제1게이트(3202,3204,3206)와, 상기 클록신호에 응답하여 소정의 폭을 가지는 펄스신호를 발생하는 펄스 발생기(3202,3204,3208,3210,3212)와, 상기 펄스신호에 응답하여 외부 클록 마스크 신호를 혼합하는 레지스터(3214)와; 상기 레지스터의 출력을 래치하는 제1플립플롭(3217,3218)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  42. 제41항에 있어서, 상기 제2래치 수단(2132)은, 상기 제1내부 클럭 이네이블 신호에 응답하여 상기 제1플립플롭의 출력을 전송하는 패스 게이트(3220,3221)와, 상기 패스 게이트의 출력을 래치하는 제2플립플롭(3222,3223,3224,3225)을 포함하는 것을 특징으로 하는 반도체 기억장치.
  43. 제40항에 있어서, 상기 발생기 수단(2134)은, 상기 제2플립플롭(3222,3223,3224,3225)의 출력의 활성화에 응답하여 상기 클록신호를 통과시키는 논리 게이트(3230,3232)와, 상기 논리 게이트의 출력에 응답하여 상기 내부 클록신호로서 소정의 폭의 펄스신호를 발생하는 제2펄스 발생기(3234,3236,3238)를 포함하는 것을 특징으로 하는 반도체 기억장치.
  44. 내부 클록신호에 응답하여 동작하는 내부 회로를 포함하는 반도체 기억장치에 있어서, 외부 클록신호와 동기하여 소정의 시간폭을 가지는 클록 발생 지시신호를 발생하는 수단(2106)과; 상기 클록 발생 지시신호에 응답하여 도통하여 소정의 기준 전위로 내부 노드를 구동하는 트랜지스터 소자(3042,3044)와; 상기 내부 노드에 결합되고 상기 내부 노드의 전위에 응답하여 상기 내부 회로에 인가되는 상기 내부 클록신호를 발생하는 수단(3048,3050,3052,3056,3060,3062)을 포함하는 것을 특징으로 하는 반도체 기억장치.
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