JP2005346922A - 同期型半導体記憶装置 - Google Patents

Abstract

【課題】 ビット構成の切換が可能であってエリアペナルティが小さいＳＤＲＡＭを提供する。
【解決手段】 ×８構成モードでは一方のデータ入出力端子１１２からの２ビットの直列データ信号を２つの入出力線対１２１ａ，１２２ａに並列データ信号として供給し、×１６構成モードでは両方のデータ入出力端子１１２，１１３からの２ビットの並列データ信号を２つの入出力線対１２１ａ，１２２ａにそのまま供給するセレクタ１１６ａを設け、×８構成モードでは２ビットプリフェッチ方式となり、×１６構成モードではシングルパイプライン方式となるようにした。
【選択図】 図１

Description

この発明は同期型半導体記憶装置に関し、特に、外部から周期的に与えられるクロック信号に同期して外部信号の取込を行なう同期型半導体記憶装置に関する。より特定的には、この発明はランダムにアクセス可能な同期型ダイナミックランダムアクセスメモリ（以下、ＳＤＲＡＭと称す）に関する。

主記憶として用いられるダイナミックランダムアクセスメモリ（ＤＲＡＭ）は高速化されてきているものの、その動作速度は依然マイクロプロセッサ（ＭＰＵ）の動作速度に追従することができない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよく言われる。近年、高速ＭＰＵのための主記憶としてクロック信号に同期して動作するＳＤＲＡＭが提供されている。

ＳＤＲＡＭにおいては、高速アクセスのために、システムクロック信号に同期して連続したたとえば８ビットのデータ（１つのデータ入出力端子に対して）が入出力される。このような連続アクセスの仕様を満たす標準的なタイミング図が図１６に示される。８つのデータ入出力端子を有するＳＤＲＡＭは図１６に示されるように８ビットのデータ（バイトデータ）ＤＱｉ（ｉ＝０−７）を並列的に入出力し、かつ１つのデータ入出力端子に対して８ビットのデータを連続的に入出力することができる。したがって、１つのサイクルにおいて６４（８×８）ビットのデータの書込／読出が可能である。連続して読出されるデータのビット数はバースト長と呼ばれ、ＳＤＲＡＭではモードレジスタによって変更することが可能である。

図１６に示されるように、ＳＤＲＡＭにおいては、たとえばシステムクロック信号である外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部信号（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、アドレス信号Ａｄｄなど）が取込まれる。

アドレス信号Ａｄｄとしては行アドレス信号Ｘａ，Ｘｃおよび列アドレス信号Ｙｂ，Ｙｄが時分割的に多重化されて与えられる。外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてロウアドレスストローブ信号／ＲＡＳがＬ（論理ロー）レベル（活性状態）にあれば、そのときのアドレス信号Ａｄｄが行アドレス信号Ｘａ，Ｘｃとして取込まれる。次いで、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳがＬレベルにあれば、そのときのアドレス信号Ａｄｄが列アドレス信号Ｙｂ，Ｙｄとして取込まれる。この取込まれた行アドレス信号Ｘａ，Ｘｃおよび列アドレス信号Ｙｂ，Ｙｄに従ってＳＤＲＡＭ内の行および列の選択動作が行なわれる。

データ読出時においては、コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がってから３クロックサイクルが経過した後、最初のバイトデータｑ０が読出される。以降、外部クロック信号ｅｘｔ．ＣＬＫの立上がりに応答してバイトデータｑ１〜ｑ７が順次読出される。

他方、データ書込時においては、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがともにＬレベルにあると、そのときのアドレス信号Ａｄｄが列アドレス信号Ｙｄとして取込まれるとともに、そのときに与えられていたバイトデータｄ０が最初の書込データとして取込まれる。以降、外部クロック信号ｅｘｔ．ＣＬＫの立上がりに応答してバイトデータｄ１〜ｄ７が順次取込まれ、さらにメモリセルに順次書込まれる。

アドレスストローブ信号／ＲＡＳおよび／ＣＡＳに同期してアドレス信号およびデータ信号を取込む従来のＤＲＡＭと異なり、ＳＤＲＡＭは、システムクロック信号などの外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジでアドレスストローブ信号／ＲＡＳ，／ＣＡＳ、アドレス信号Ａｄｄおよびデータ信号ＤＱｉなどを取込む。

このように外部クロック信号に同期して外部信号を取込むことの利点は、アドレス信号のスキュー（タイミングのずれ）によるデータ入出力時間のためのマージンを確保する必要がなく、その結果、サイクルタイムを短縮することができることなどである。このように外部クロック信号に同期して連続的なデータの読出および書込を行なうことができれば、連続的なアクセスを高速化することが可能となる。

ところで、高井らは「1993 Symposium on VLSI circuit」においてパイプライン方式のＳＤＲＡＭを発表した。このＳＤＲＡＭでは標準ＤＲＡＭと異なり、クリティカルパスの途中にラッチ回路が設けられる。このようなパイプライン方式のＳＤＲＡＭの一例が図１７に示される。

図１７に示されるように、このＳＤＲＡＭのデータ読出経路は３つのパイプラインステージに分割される。アドレスバッファ１７０２は、クロック信号ＣＬＫ１に応答してアドレス信号ＡＤＤをラッチして第１ステージに供給する。コラムデコーダ／ラッチ回路１７０３は、クロック信号ＣＬＫ２に応答してアドレス信号をデコードしかつラッチして第２ステージに供給する。第２ステージは、メモリセルのデータを増幅するセンスアンプ１７０４と、センスアンプ１７０４からのデータを増幅するプリアンプ１７０５と、プリアンプ１７０５からのデータを増幅するメインアンプ１７０６とを含む。ラッチ回路１７０７は、クロック信号ＣＬＫ３に応答してメインアンプ１７０６からのデータをラッチして第３ステージに供給する。第３ステージは、ラッチ回路１７０７からのデータを増幅してデータ信号ＤＱとして出力するデータ出力バッファ１７０８を含む。図１７の構成では第２ステージが第１および第３ステージよりも長いので、第２ステージがこのＳＤＲＡＭの動作速度を律速するという問題がある。

非同期型ＤＲＡＭはアドレスストローブ信号／ＲＡＳ，／ＣＡＳに同期して読出／書込動作を行なうので、ある読出サイクルにおいてその次の読出サイクルのアドレス信号を取込むことは不可能であり、また、ある書込サイクルにおいてその次の書込サイクルのアドレス信号および書込データを取込むことは不可能である。しかしながら、ＳＤＲＡＭはそのような次のサイクルのアドレス信号などを取込むことが可能である。

そこで、Choiらは「1993 Symposium on VLSI circuit」において２ビットプリフェッチ方式のＳＤＲＡＭを発表した。２ビットプリフェッチ方式のＳＤＲＡＭの一例が図１８に示される。図１８に示されるように、２ビットプリフェッチ方式では動作速度を律速するステージが２つのパイプラインに分割される。すなわち、図１８に示されたＳＤＲＡＭの第１ステージは、コラムデコーダ１８０１ａ、センスアンプ１７０４およびプリアンプ１８０２ａからなる１つのパイプラインと、コラムデコーダ１８０１ｂ、センスアンプ１７０４およびプリアンプ１８０２ｂからなるもう１つのパイプラインとに分割される。

このような２ビットプリフェッチ方式のＳＤＲＡＭにおいては、最初とその次のアドレス信号ＡＤＤがクロック信号ＣＬＫ１に応答してアドレスバッファ１７０２に順次ラッチされる。その最初のアドレス信号はコラムデコーダ１８０１ａによってデコードされ、そのデコードされた信号に従って選択されたセンスアンプ１７０４からのデータがプリアンプ１８０２ａによって増幅される。ラッチ回路１８０３ａはクロック信号ＣＬＫ２ａに応答してプリアンプ１８０２ａからのデータをラッチする。他方、その次のデータはコラムデコーダ１８０１ｂによってデコードされ、そのデコードされた信号に従って選択されたセンスアンプ１７０４からのデータがプリアンプ１８０２ｂによって増幅される。ラッチ回路１８０３ｂはクロック信号ＣＬＫ２ｂに応答してプリアンプ１８０２ｂからのデータをラッチする。

このような２ビットプリフェッチ方式のＳＤＲＡＭでは第１ステージが２つのパイプラインに分割されているため、図１７に示されたシングルパイプライン方式のＳＤＲＡＭよりも動作速度が速くなる。

ここで、図１７に示されたシングルパイプライン方式のＳＤＲＡＭは１ビットプリフェッチ方式のＳＤＲＡＭと考えることもできる。また、図１８に示された２ビットプリフェッチ方式のＳＤＲＡＭはデュアルパイプライン方式のＳＤＲＡＭと考えることもできる。

図１９は、２ビットプリフェッチ方式の従来のＳＤＲＡＭの具体的な構成を示すブロック図である。ただし、この図１９では書込系のみが示され、読出系は示されていない。

図１９に示されるように、このＳＤＲＡＭは、８つのデータ入出力端子１１２と、それらデータ入出力端子１１２に対応して設けられた８つの機能ブロック１９０１とを備える。したがって、このＳＤＲＡＭは×８構成を有し、１つのアドレス信号に応答して８ビットのデータ信号を並列的に入出力する。各機能ブロック１９０１は、２つのバンクＡおよびＢに分割された１つのメモリセルアレイ１０８ａ，１０８ｂを含む。バンクＡに対応して、１つの入力バッファ９０５ａと、１つのセレクタ９０６ａと、２つのライト用レジスタ１１７ａおよび１１８ａと、２つのライトバッファ１１９ａおよび１２０ａと、２つの入出力線対１２１ａおよび１２２ａとが設けられている。他方、バンクＢに対応して、１つの入力バッファ９０５ｂと、１つのセレクタ９０６ｂと、２つのライト用レジスタ１１７ｂおよび１１８ｂと、２つのライトバッファ１１９ｂおよび１２０ｂと、２つの入出力線対１２１ｂおよび１２２ｂとが設けられている。

２つのバンクＡおよびＢは、アドレス信号の最下位ビットに従って選択的に活性化される。たとえばアドレス信号の最下位ビットが「０」で、バースト長が「４」であれば、最初の１ビットのデータ信号はライト用レジスタ１１７ａに格納され、その次の１ビットのデータ信号はライト用レジスタ１１８ａに格納される。ライトバッファ活性化信号φＷＢＡ０が活性化されると、ライトバッファ１１９ａはライト用レジスタ１１７ａのデータ信号を入出力線対１２１ａを介してメモリセルアレイ１０８ａのバンクＡ０に書込む。ライトバッファ活性化信号φＷＢＡ１が活性化されると、ライトバッファ１２０ａはライト用レジスタ１１８ａのデータ信号を入出力線対１２２ａを介してメモリセルアレイ１０８ａのバンクＡ１に書込む。このように２ビットのデータが書込まれると、イコライズ回路１２３ａが入出力線対１２１ａおよび１２２ａをそれぞれイコライズする。続いて同様に、３番目のデータ信号がバンクＡ０に書込まれ、４番目のデータ信号がバンクＡ１に書込まれる。

このように２ビットプリフェッチ方式のＳＤＲＡＭは、標準ＳＤＲＡＭの２倍のバッファ、レジスタおよび入出力線対を備えているため、ビット構成の数が多くなるほどエリアペナルティが大きくなる。たとえば×１６構成を有する２ビットプリフェッチ方式のＳＤＲＡＭでは、レジスタ、バッファおよび入出力線対によるエリアペナルティが、×８構成を有する２ビットプリフェッチ方式のＳＤＲＡＭのそれの２倍になる。

また、バンクの数が多くなるほどエリアペナルティが大きくなる。たとえば４バンク構成を有する２ビットプリフェッチ方式のＳＤＲＡＭでは、レジスタ、バッファ、および入出力線対によるエリアペナルティが、２バンク構成を有する２ビットプリフェッチ方式のＳＤＲＡＭのそれの２倍になる。

したがって、この発明の目的は、チップサイズの小さいＳＤＲＡＭを提供することである。

本発明に係る同期型半導体記憶装置は、第１もしくは第２の動作モードいずれにも設定可能な動作モードを有し、外部クロック信号に同期して、制御信号、アドレス信号およびデータ信号を含む外部信号を取込む同期型半導体記憶装置であって、第１および第２のデータ入出力端子と、互いに活性化が独立して実行される第１および第２のバンクに分割されたメモリセルアレイと、第１のバンクに接続された第１および第２の入出力線対と、第１および第２の入出力線対にそれぞれ接続され、第１のバンクに書き込むためのデータ信号を格納する第１および第２の書込データレジスタと、データ書込時において、第１の動作モードで動作可能である場合には、外部クロック信号に応答して第１のデータ入出力端子を介して入力される直列データを第１の書込データレジスタおよび第２の書込データレジスタに選択的に与えて、並列データに変換し、第２の動作モードで動作可能である場合には外部クロック信号に応答して第１および第２のデータ入出力端子をそれぞれ介して予め並列に入力されるデータを各々第１の書込データレジスタおよび第２の書込データレジスタに与える第１の書込切換回路と、第２のバンクに接続された第３および第４の入出力線対と、第３および第４の入出力線対にそれぞれ接続され、第２のバンクに書き込むためのデータ信号を格納する第３および第４の書込データレジスタと、データ書込時において、第１の動作モードで動作可能である場合には、外部クロック信号に応答して第１のデータ入出力端子を介して入力される直列データを第３の書込データレジスタおよび第４の書込データレジスタに選択的に与えて、並列データに変換し、第２の動作モードで動作可能である場合には外部クロック信号に応答して第１および第２のデータ入出力端子をそれぞれ介して予め並列に入力されるデータを各々第３の書込データレジスタおよび第４の書込データレジスタに与える第２の書込切換回路とを備える。

好ましくは、第１の書込データレジスタと第２の書込データレジスタとの距離は、第１の書込データレジスタと第３の書込データレジスタとの距離あるいは第１の書込データレジスタと第４の書込データレジスタとの距離よりも短く、第３の書込データレジスタと第４の書込データレジスタとの距離は、第３の書込データレジスタと第１の書込データレジスタとの距離あるいは第３の書込データレジスタと第２の書込データレジスタとの距離よりも短い。

好ましくは、第１および第２の入出力線対にそれぞれ接続され、第１のバンクから読み出されたデータ信号を格納する第１および第２の読出データレジスタと、データ読出時において、第１の動作モードで動作可能である場合には、外部クロック信号に応答して第１および第２の読出データレジスタにそれぞれ格納されたデータ信号を交互に第１のデータ入出力端子に対して出力し、第２の動作モードで動作可能である場合には、外部クロック信号に応答して第１および第２の読出データレジスタにそれぞれ格納されたデータ信号を第１および第２のデータ入出力端子をそれぞれ出力する第１の読出切換回路と、第３および第４の入出力線対にそれぞれ接続され、第２のバンクから読み出されたデータ信号を格納する第３および第４の読出データレジスタと、データ読出時において、第１の動作モードで動作可能である場合には、外部クロック信号に応答して第３および第４の読出データレジスタにそれぞれ格納されたデータ信号を交互に第１のデータ入出力端子に対して出力し、第２の動作モードで動作可能である場合には、外部クロック信号に応答して第３および第４の読出データレジスタにそれぞれ格納されたデータ信号を第１および第２のデータ入出力端子をそれぞれ出力する第２の読出切換回路とをさらに備える。

特に、第１の読出データレジスタと第２の読出データレジスタとの距離は、第１の読出データレジスタと第３の読出データレジスタとの距離あるいは第１の読出データレジスタと第４の読出データレジスタとの距離よりも短く、第３の読出データレジスタと第４の読出データレジスタとの距離は、第３の読出データレジスタと第１の読出データレジスタとの距離あるいは第３の読出データレジスタと第２の読出データレジスタとの距離よりも短い。

好ましくは、第１および第２の動作モードの切換は、マスクの変更により実行するマスタスライス方式が適用される。

好ましくは、第１および第２の動作モードの切換は、ボンディングにより動作モードを切換えるボンディングオプション方式が適用される。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

［実施の形態１］
図１および図２は、この発明の実施の形態１によるＳＤＲＡＭの全体構成を示すブロック図である。図１には書込系のみが示され、図２には読出系のみが示される。

図１を参照して、このＳＤＲＡＭは、８つの機能ブロック１０１と、クロックカウンタ１０２と、制御信号発生回路１０３および１０４と、Ｘアドレスバッファ１０５と、Ｙアドレスバッファ１０６と、Ｙアドレスオペレーション回路１０７とを備える。機能ブロック１０１の各々に対応して２つのデータ入出力端子１１２および１１３が設けられる。各機能ブロック１０１は、１つのメモリセルアレイ１０８ａ，１０８ｂを含む。この１つのメモリセルアレイ１０８ａ，１０８ｂは、２つのバンクＡ（Ａ０およびＡ１からなる）およびＢ（Ｂ０およびＢ１からなる）に分割されている。バンクＡのメモリセルアレイ１０８ａに対応して、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリセルアレイ１０８ａの対応する行を選択するロウデコーダを構成するＸデコーダ群１０９ａと、列アドレス信号ＹＥ０〜ＹＥｋ，ＹＯ０〜ＹＯｋをデコードしてメモリセルアレイ１０８ａの対応する列を選択する列選択信号を発生するコラムデコーダを構成するＹデコーダ群１１０ａと、メモリセルアレイ１０８ａの選択された行に接続されるメモリセルのデータを検知し増幅するセンスアンプ群１１０ａとが設けられる。

Ｘデコーダ群１０９ａはバンク指定信号ＢＸに応答して活性化され、Ｙデコーダ群１１０ａはバンク指定信号ＢＹに応答して活性化される。

バンクＡに対応して、センスアンプ群１１１ａによって検知増幅されたデータ信号を伝達するとともに書込データ信号をメモリセルアレイ１０８ａの選択されたメモリセルへ伝達するための入出力線対１２１ａおよび１２２ａが設けられる。入出力線対１２１ａはバンクＡの対応する部分Ａ０に接続され、入出力線対１２２ａはバンクＡの対応する部分Ａ１に接続される。入出力線対１２１ａおよび１２２ａに対応して、活性化信号φＷＥＱＡに応答して入出力線対１２１ａおよび１２２ａをそれぞれイコライズするイコライズ回路１２３ａが設けられる。

図１を参照して、データ書込のために、入力バッファ活性化信号φＤＢＡに応答して活性化され、データ入出力端子１１２および１１３に与えられた入力データ信号に応答して書込データ信号をそれぞれ生成する入力バッファ１１４ａおよび１１５ａと、セレクタ制御信号φＳＥＡ０〜φＳＥＡ２に応答して入力バッファ１１４ａからの書込データ信号を後述するライト用レジスタ１１７ａおよび１１８ａに供給するセレクタ１１６ａと、レジスタ活性化信号φＲｗＡ０およびφＲｗＡ１にそれぞれ応答して活性化され、セレクタ１１６ａから供給された書込データ信号をそれぞれ格納するライト用レジスタ１１７ａおよび１１８ａと、書込バッファ活性化信号φＷＢＡ０およびφＷＢＡ１にそれぞれ応答して活性化され、ライト用レジスタ１１７ａおよび１１８ａに格納されたデータ信号をそれぞれ増幅して入出力線対１２１ａおよび１２２ａにそれぞれ伝達するライトバッファ１１９ａおよび１２０ａとが設けられる。

バンクＢ側も上記バンクＡ側と同様に、バンク指定信号／ＢＸに応答して活性化されるＸデコーダ群１０９ｂと、バンク指定信号／ＢＹに応答して活性化されるＹデコーダ群１１０ｂと、センスアンプ活性化信号φＳＡＢに応答して活性化されるセンスアンプ群１１１ｂと、入出力線対１２１ｂおよび１２２ｂと、イコライズ回路活性化信号φＷＥＱＢに応答して活性化されるイコライズ回路１２３ｂと、入力バッファ活性化信号φＤＢＢに応答して活性化される入力バッファ１１４ｂおよび１１５ｂと、セレクタ制御信号φＳＥＢ０〜φＳＥＢ２に応答して制御されるセレクタ１１６ｂと、レジスタ活性化信号φＲｗＢ０およびφＲｗＢ１にそれぞれ応答して活性化されるライト用レジスタ１１７ｂおよび１１８ｂと、書込バッファ活性化信号φＷＢＢ０およびφＷＢＢ１にそれぞれ応答して活性化されるライトバッファ１１９ｂおよび１２０ｂとが設けられる。

図２を参照して、データ読出のために、バンクＡに対応して、プリアンプ活性化信号φＲＢＡ０およびφＲＢＡ１にそれぞれ応答して活性化され、入出力線対１２１ａおよび１２２ａ上のデータをそれぞれ増幅するリードプリアンプ２０１ａおよび２０２ａと、レジスタ活性化信号に応答して活性化され、リードプリアンプ２０１ａおよび２０２ａで増幅されたデータ信号を格納するためのリード用レジスタ２０３ａおよび２０４ａと、セレクタ制御信号φＳＥＡ０〜φＳＥＡ２に応答して制御され、リード用レジスタ２０３ａおよび２０４ａのデータ信号を後述するラッチ回路２０６ａおよび２０７ａにそれぞれ供給するセレクタ２０５ａと、ラッチ信号φＲＬＥＡに応答してセレクタ２０５ａからのデータ信号をそれぞれラッチするラッチ回路２０６ａおよび２０７ａと、ラッチ回路２０６ａおよび２０７ａのデータ信号をそれぞれ出力する出力バッファ２０８ａおよび２０９ａとが設けられる。

バンクＢ側もバンクＡ側と同様に、プリアンプ活性化信号φＲＢＢ０およびφＲＢＢ１にそれぞれ応答して活性化されるリードプリアンプ２０１ｂおよび２０２ｂと、レジスタ活性化信号φＲｒＢ０およびφＲｒＢ１にそれぞれ応答して活性化されるリード用レジスタ２０３ｂおよび２０４ｂと、セレクタ制御信号φＳＥＢ０〜φＳＥＢ２に応答して制御されるセレクタ２０５ｂと、ラッチ信号φＲＬＥＢに応答してデータ信号をラッチするラッチ回路２０６ｂおよび２０７ｂと、出力バッファ２０８ｂおよび２０９ｂとが設けられる。

このような構成の読出系は３つのパイプラインステージに分割される。バンクＡにおいて、Ｘデコーダ群１０９ａ、Ｙデコーダ群１１０ａ、センスアンプ群１１１ａおよびリードプリアンプ２０１ａおよび２０２ａは第１のパイプラインステージを構成する。リード用レジスタ２０３ａ，２０４ａは、第１および第２のパイプラインステージ間のパイプラインレジスタを構成する。セレクタ２０５ａは、第２のパイプラインステージを構成する。ラッチ回路２０６ａ，２０７ａは、第２および第３のパイプラインステージ間のパイプラインレジスタを構成する。出力バッファ２０８ａ，２０９ａは、第３のパイプラインステージを構成する。バンクＢ側もバンクＡ側と同様にパイプライン化されている。

図１および図２を参照して、制御信号発生回路１０３は、外部から与えられる制御信号、すなわち、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号ｅｘｔ．／ＯＥ、外部ライトイネーブル信号ｅｘｔ．／ＷＥをたとえばシステムクロック信号である外部クロック信号ＣＬＫに同期して取込み、内部制御信号φｘａ、φｙａ、φＷ、φＯ、φＲ、およびφＣを発生する。

制御信号発生回路１０４は、バンク指定信号ＢＸおよびＢＹと、外部からのアドレス信号の最下位ビットＹ０と、内部制御信号φＷ、φＯ、φＲ、およびφＣと、クロックカウンタ１０２の出力とに応答して、バンクＡおよびＢをそれぞれ独立に駆動するための制御信号、すなわち、イコライズ活性化信号φＷＥＱＡ、φＷＥＱＢ、φＲＥＱＡおよびφＲＥＱＢ、センスアンプ活性化信号φＳＡＡおよびφＳＡＢ、ライトバッファ活性化信号φＷＢＡ０、φＷＢＡ１、φＷＢＢ０、およびφＷＢＢ１と、レジスタ活性化信号φＲｗＡ０、φＲｗＡ１、φＲｗＢ０およびφＲｗＢ１と、セレクタ制御信号φＳＥＡ０〜２およびφＳＥＢ０〜２と、入力バッファ活性化信号φＤＢＡおよびφＤＢＢと、プリアンプ活性化信号φＲＢＡ０、φＲＢＡ１、φＲＢＢ０およびφＲＢＢ１と、レジスタ活性化信号φＲｒＡ０、φＲｒＡ１、φＲｒＢ０およびφＲｒＢ１と、セレクタ制御信号φＳＥＡ０〜φＳＥＡ２およびφＳＥＢ０〜φＳＥＢ２と、ラッチ信号φＲＬＥＡおよびφＲＬＥＢを発生する。

Ｘアドレスバッファ１０５は、内部制御信号φｘａに応答して外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａｉを取込み、アドレス信号Ｘ０〜Ｘｊとバンク選択信号ＢＸとを発生する。Ｙアドレスバッファ１０６は、内部制御信号φｙａに応答して外部アドレス信号ｅｘｔ．Ａ０〜ｅｘｔ．Ａｉを取込み、Ｙアドレスオペレーション回路１０７を制御する。

Ｙアドレスオペレーション回路１０７は、外部クロック信号ＣＬＫにより制御され、列アドレス信号ＹＥ０〜ＹＥｋおよびＹＯ０〜ＹＯｋと、バンク指定信号ＢＹとを生成する。

この実施の形態１は、各機能ブロック１０１に対応して２つのデータ入出力端子１１２，１１３が設けられている点と、各バンクに対応して２つの入力バッファが設けられている点と、各バンクに対応して２つの出力バッファが設けられている点と、各セレクタが３つのセレクタ制御信号に応答して制御される点とを特徴とし、×８構成モードと×１６構成モードとに切換可能とされている。

×８構成モードでは８つのデータ入出力端子１１２が用いられ、×１６構成モードでは８つのデータ入出力端子１１２に加えて８つのデータ入出力端子１１３も用いられる。入力バッファ１１４ａおよび１１５ａは、×８構成および×１６構成の両モードにおいて入力バッファ活性化信号φＤＢＡに応答して活性化される。したがって、×８構成モードでは入力バッファ１１４ａのみがデータ入出力端子１１２からのデータ信号をセレクタ１１６ａに与え、×１６構成モードでは入力バッファ１１４ａがデータ入出力端子１１２からのデータ信号をセレクタ１１６ａに与えかつ入力バッファ１１５ａがデータ入出力端子１１３からのデータ信号をセレクタ１１６ａに与える。

同様に、入力バッファ１１４ｂおよび１１５ｂは、×８構成および×１６構成の両モードにおいて入力バッファ活性化信号φＤＢＢに応答して活性化される。したがって、×８構成モードでは入力バッファ１１４ｂのみがデータ入出力端子１１２からのデータ信号をセレクタ１１６ｂに与え、×１６構成モードでは入力バッファ１１４ｂがデータ入出力端子１１２からのデータ信号をセレクタ１１６ｂに与えかつ入力バッファ１１５ｂがデータ入出力端子１１３からのデータ信号をセレクタ１１６ｂに与える。

出力バッファ２０８ａ、２０９ａ、２０８ｂおよび２０９ｂもこれらと同様である。また、消費電力を低減するために、×８構成モードでは入力バッファ１１４ａおよび１１４ｂならびに出力バッファ２０８ａおよび２０８ｂのみが活性化されるようにしてもよい。

図３は、図１に示されたバンクＡ側のセレクタ１１６ａの具体的な構成を示す回路図である。図３を参照して、このセレクタ１１６ａは、セレクタ制御信号ＳＥＡ０に応答して活性化されるインバータ３０１と、セレクタ制御信号ＳＥＡ１に応答して活性化されるインバータ３０２と、セレクタ制御信号ＳＥＡ２に応答して活性化されるインバータ３０３とを含む。バンクＢ側のセレクタ１１６ｂもこれと同様に構成される。

×８構成モードでは、インバータ３０３が常に不活性化され、インバータ３０１および３０２が交互に活性化される。したがって、データ入出力端子１１２から入力バッファ１１４ａを介して与えられたデータ信号はライト用レジスタ１１７ａおよび１１８ａに交互に与えられる。

他方、×１６構成モードでは、インバータ３０２が常に不活性化され、インバータ３０１および３０３が常に活性化される。したがって、データ入出力端子１１２から入力バッファ１１４ａを介して与えられたデータ信号はライト用レジスタ１１７ａに与えられ、データ入出力端子１１３から入力バッファ１１５ａを介して与えられたデータ信号はライト用レジスタ１１８ａに与えられる。

図４は、図２に示されたバンクＡ側のセレクタ２０５ａの具体的な構成を示す回路図である。図４を参照して、このセレクタ２０５ａは、セレクタ制御信号ＳＥＡ０に応答して活性化されるインバータ４０１と、セレクタ制御信号ＳＥＡ１に応答して活性化されるインバータ４０２と、セレクタ制御信号ＳＥＡ２に応答して活性化されるインバータ４０３とを含む。バンクＢ側のセレクタ２０５ｂもこれと同様に構成される。

×８構成モードでは、インバータ４０３が常に不活性化され、インバータ４０１および４０２が交互に活性化される。したがって、リード用レジスタ２０３ａおよび２０４ａのデータ信号は交互にラッチ回路２０６ａおよび出力バッファ２０８ａを介してデータ入出力端子１１２に与えられる。

他方、×１６構成モードでは、インバータ４０２が常に不活性化され、インバータ４０１および４０３が常に活性化される。したがって、リード用レジスタ２０３ａのデータ信号はラッチ回路２０６ａおよび出力バッファ２０８ａを介してデータ入出力端子１１２に与えられるとともに、リード用レジスタ２０４ａのデータ信号はラッチ回路２０７ａおよび出力バッファ２０９ａを介してデータ入出力端子１１３に与えられる。

図５は、図１および図２中の制御信号発生回路１０４に含まれるセレクタ制御回路５００の構成を示す回路図である。このセレクタ制御回路５００は、セレクタ１１６ａおよび２０５ａを制御するためにセレクタ制御信号ＳＥＡ０〜ＳＥＡ２を発生する。

図５を参照して、このセレクタ制御回路５００はモード設定パッド５０１とインバータ５０２とを含む。×８構成モードでは電源電圧を供給するためのワイヤがモード設定パッド５０１にボンディングされ、それによりモード設定信号Ｂ８ＥがＨ（論理ハイ）レベルとなり、モード設定信号／Ｂ８ＥがＬレベルとなる。他方、×１６構成モードでは接地電圧を供給するためのワイヤがモード設定パッド５０１にボンディングされ、それによりモード設定信号Ｂ８ＥがＬレベルとなり、モード設定信号／Ｂ８ＥがＨレベルとなる。

このセレクタ制御回路５００はさらに、インバータ５０３，５１６〜５２１と、ＮチャネルＭＯＳトランジスタ５０４，５０５，５１４，５１５と、ＮＡＮＤゲート５０６〜５１３とを含む。

図６は、図５のセレクタ制御回路５００の動作を示すタイミング図である。図６の（ａ）および（ｂ）に示されるように、外部クロック信号ｅｘｔ．ＣＬＫに応答して内部クロック信号ＣＬＫが生成される。また、図６の（ｃ）に示されるように、外部コラムアドレスストローブ信号／ＣＡＳに応答して内部コラムアドレスストローブ信号／ＣＡＳ０が生成される。内部コラムアドレスストローブ信号／ＣＡＳ０に応答して、図６の（ｅ）に示されるように外部から入力されるコラムアドレスの最下位が“０”の場合は、コラムアドレス信号の最下位ビットＣＡ０がＬレベルとなる。ライトデータイネーブル信号ＷＤＥは図６の（ｆ）に示されるようにＨレベルとなる。

したがって、モード設定信号Ｂ８ＥがＨレベルとなり、かつモード設定信号／Ｂ８ＥがＬレベルとなると、図６の（ｇ）および（ｈ）に示されるようにセレクタ制御信号ＳＥＡ０およびＳＥＡ１は内部クロック信号ＣＬＫに応答して交互にＨレベルとなる。また、セレクタ制御信号ＳＥＡ２は図６の（ｉ）に示されるように常にＬレベルに維持される。

まず、このようなＳＤＲＡＭのビット構成を×８構成に設定する場合を説明する。この場合、電源電圧を供給するためのワイヤが図５のモード設定パッド５０１にボンディングされるため、セレクタ制御信号ＳＥＡ０およびＳＥＡ１は交互にＨレベルとなるとともに、セレクタ制御信号ＳＥＡ２は常にＬレベルとなる。したがって、セレクタ１１６ａはライト用レジスタ１１７ａおよび１１８ａを交互に選択し、データ入出力端子１１２から入力バッファ１１４ａを介して与えられたデータ信号をその選択したライト用レジスタ１１７ａまたは１１８ａに与える。セレクタ１１６ｂもセレクタ１１６ａと同様に、ライト用レジスタ１１７ｂおよび１１８ｂを交互に選択し、データ入出力端子１１２から入力バッファ１１４ｂを介して与えられたデータ信号をその選択したライト用レジスタ１１７ｂまたは１１８ｂに与える。

図７は、×８構成の場合の８つの機能ブロック１０１の構成を示す概略ブロック図である。図７に示されるように、×８構成に設定する場合、このＳＤＲＡＭは２ビットプリフェッチ方式（デュアルパイプライン方式）となる。すなわち、各機能ブロック１０１において、１つのメモリセルアレイ１０８ａ，１０８ｂは、バンクＡを構成するメモリセルアレイ１０８ａとバンクＢを構成するメモリセルアレイ１０８ｂとに分割される。バンクＡおよびＢは、活性化およびプリチャージ動作を互いに独立して実行する。バンクＡが指定された場合、最初にフェッチされたデータ信号は入出力線対１２１ａを介してメモリセルアレイ１０８ａの対応する部分（図上左側）に書込まれ、その次にフェッチされたデータ信号は入出力線対１２２ａを介してメモリセルアレイ１０８ａの対応する部分（図上右側）に書込まれる。したがって、この場合は２クロックサイクルに１回コラムアドレス信号が生成される。

バンクＢもこれと同様である。また、図２に示された読出系もこれと同様である。
次に、このＳＤＲＡＭのビット構成を×１６構成に設定する場合は、接地電圧を供給するためのワイヤが図５に示されたモード設定パッド５０１にボンディングされるため、セレクタ制御信号ＳＥＡ０およびＳＥＡ２は常にＨレベルとなり、セレクタ制御信号ＳＥＡ１は常にＬレベルとなる。したがって、セレクタ１１６ａは、データ入出力端子１１２から入力バッファ１１４ａを介して与えられたデータ信号をライト用レジスタ１１７ａに与えるとともに、データ入出力端子１１３から入力バッファ１１５ａを介して与えられたデータ信号をライト用レジスタ１１８ａに与える。セレクタ１１６ｂもセレクタ１１６ａと同様に、データ入出力端子１１２から入力バッファ１１４ｂを介して与えられたデータ信号をライト用レジスタ１１７ｂに与えるとともに、データ入出力端子１１３から入力バッファ１１５ｂを介して与えられたデータ信号をライト用レジスタ１１８ｂに与える。

したがって、この場合、ＳＤＲＡＭは図８に示されるようにシングルパイプライン方式（１ビットプリフェッチ方式）となる。すなわち、１つのメモリセルアレイ１０８ａ，１０８ｂは、バンクＡ０を構成するメモリセルアレイ１０８ａと、バンクＢ０を構成するメモリセルアレイ１０８ｂと、バンクＡ１を構成するメモリセルアレイ１０８ａと、バンクＢ１を構成するメモリセルアレイ１０８ｂとに分割される。バンクＡ０およびＢ０は、活性化およびプリチャージ動作を互いに独立して実行する。バンクＡ１およびＢ１も同様に、活性化およびプリチャージ動作を互いに独立して実行する。データ入出力端子１１２から与えられたデータ信号は指定されたバンクＡ０またはＢ０に書込まれる。データ入出力端子１１３から与えられたデータ信号は指定されたバンクＡ１またはＢ１に書込まれる。この場合、１クロックサイクルに１回コラムアドレス信号が生成される。図２に示された読出系もこれと同様である。

図１９に示された従来の構成を用いて×１６構成のＳＤＲＡＭを構成するためには１６個の機能ブロック１９０１が必要となる。それに対し、上記実施の形態１の構成を用いて×１６構成のＳＤＲＡＭを構成するためには８個の機能ブロック１０１しか必要とならない。したがって、ライトバッファ、ライト用レジスタ、リードプリアンプおよびリード用レジスタの数は従来の半分ですむ。

他方、図１９に示された従来の構成を用いて×１６構成から×８構成に変更する場合は、ライトバッファおよびライト用レジスタの半数が使用されないこととなり、無駄が生じる。それに対し、上記実施の形態１の構成を用いた場合は２ビットプリフェッチ方式となるので、ライトバッファ、ライト用レジスタ、リードプリアンプおよびリード用レジスタのすべてが使用されることとなり、無駄が生じない。

以上のように実施の形態１によれば、設定されたモードに応じてセレクタが２ビットの直列データを２ビットの並列データに変換したりあるいは２ビットの並列データをそのまま伝達したりするため、このＳＤＲＡＭは×８構成の場合は２ビットプリフェッチ方式（デュアルパイプライン方式）となり、×１６構成の場合はシングルパイプライン方式（１ビットプリフェッチ方式）となる。その結果、×８構成においても×１６構成においてもエリアペナルティの小さいＳＤＲＡＭを提供することができる。

上記実施の形態１ではボンディングによりモードを切換えるボンディングオプション方式が採用されているが、これに代えてマスクの変更によりモードを切換えるマスタスライス方式が採用されてもよい。

また、上記実施の形態１では２ビットプリフェッチ方式とシングルパイプライン方式（１ビットプリフェッチ方式）とが切換えられるが、４ビットプリフェッチ方式と２ビットプリフェッチ方式とが切換えられてもよく、また、８ビットプリフェッチ方式と２ビットプリフェッチ方式とが切換えられてもよい。

［実施の形態２］
図９および図１０は、この発明の実施の形態２によるＳＤＲＡＭの全体構成を示すブロック図である。図９ではデータ書込系が示され、図１０ではデータ読出系が示される。

このＳＤＲＡＭは図１９に示された従来の構成に加えて、図９に示されるようにデータ入出力端子１１２および１１３からのデータ信号を入力バッファ９０５ａおよび９０５ｂに選択的に供給する入力セレクタ９０４と、図１０に示されるように出力バッファ１００３ａおよび１００３ｂからのデータ信号をデータ入出力端子１１２および１１３に選択的に供給する出力セレクタ１００４とを備える。セレクタ９０６ａはセレクタ制御信号φＳＥＡに応答してライト用レジスタ１１７ａおよび１１８ａを選択し、入力バッファ９０５ａから与えられたデータ信号をその選択したライト用レジスタ１１７ａまたは１１８ａに与える。セレクタ９０６ｂもセレクタ９０６ａと同様である。セレクタ１００１ａはセレクタ制御信号φＳＥＡに応答してリード用レジスタ２０３ａおよび２０４ａを選択し、その選択したリード用レジスタ２０３ａまたは２０４ａのデータ信号をラッチ回路１００２ａおよび出力バッファ１００３ａを介して出力セレクタ１００４に与える。セレクタ１００１ｂもセレクタ１００１ａと同様である。

図１１は、図９中の入力セレクタ９０４の具体的な構成を示す回路図である。図１１を参照して、この入力セレクタ９０４は、モード設定信号Ｂ８Ｅに応答して活性化されるインバータ１１０１と、モード設定信号／Ｂ８Ｅに応答して活性化されるインバータ１１０２とを含む。モード設定信号Ｂ８Ｅおよび／Ｂ８Ｅの論理レベルは、図５に示されるようにボンディングオプションによって決定される。×８構成モードが設定される場合は、モード設定信号Ｂ８ＥがＨレベルとなり、モード設定信号／Ｂ８ＥがＬレベルとなるので、データ入出力端子１１２からのデータ信号ＤＱｉは入力バッファ９０５ａおよび９０５ｂに与えられるが、データ入出力端子１１３からのデータ信号ＤＱｉ＋１は入力バッファ９０５ｂに与えられない。他方、×１６構成モードが設定される場合は、モード設定信号Ｂ８ＥがＬレベルとなり、モード設定信号／Ｂ８ＥがＨレベルとなるので、データ入出力端子１１２からのデータ信号ＤＱｉは入力バッファ９０５ａに与えられかつデータ入出力端子１１３からのデータ信号ＤＱｉ＋１は入力バッファ９０５ｂに与えられるが、データ入出力端子１１２からのデータ信号ＤＱｉは入力バッファ９０５ｂに与えられない。

図１２は、図１０中の出力セレクタ１００４の具体的な構成を示す回路図である。図１２を参照して、この出力セレクタ１００４は、モード設定信号Ｂ８Ｅに応答して活性化されるインバータ１２０１と、モード設定信号／Ｂ８Ｅに応答して活性化されるインバータ１２０２とを含む。×８構成モードが設定される場合は、モード設定信号Ｂ８ＥがＨレベルとなり、モード設定信号／Ｂ８ＥがＬレベルとなるので、出力バッファ１００３ａおよび１００３ｂからのデータ信号がデータ入出力端子１１２に与えられるが、出力バッファ１００３ｂからのデータ信号はデータ入出力端子１１３に与えられない。他方、×１６構成モードが設定される場合は、モード設定信号Ｂ８ＥがＬレベルとなり、モード設定信号／Ｂ８ＥがＨレベルとなるので、出力バッファ１００３ａからのデータ信号はデータ入出力端子１１２に与えられかつ出力バッファ１００３ｂからのデータ信号はデータ入出力端子１１３に与えられるが、出力バッファ１００３ｂからのデータ信号はデータ入出力端子１１２に与えられない。

まず、このＳＤＲＡＭのビット構成を×８構成に設定する場合は、入力セレクタ９０４がデータ入出力端子１１２からのデータ信号のみを入力バッファ９０５ａおよび９０５ｂに与え、出力セレクタ１００４が出力バッファ１００３ａおよび１００３ｂからのデータ信号をデータ入出力端子１１２のみに与える。

図１３は、×８構成の場合のＳＤＲＡＭにおける８つの機能ブロック９０１の構成を示す概略ブロック図である。図１３に示されるように各機能ブロック９０１においては、１つのメモリセルアレイ１０８ａ，１０８ｂが、バンクＡを構成するメモリセルアレイ１０８ａとバンクＢを構成するメモリセルアレイ１０８ｂとに分割される。バンクＡおよびＢは、活性化およびプリチャージ動作を互いに独立して実行する。バンクＡが指定される場合、データ入出力端子１１２を介して最初にフェッチされたデータ信号は入出力線対１２１ａを介してメモリセルアレイ１０８ａの対応する部分Ａ０に書込まれ、その次にフェッチされたデータ信号は入出力線対１２２ａを介してメモリセルアレイ１０８ａの対応する部分Ａ１に書込まれる。バンクＢもバンクＡと同様である。

したがって、各機能ブロック９０１は２バンク構成を有し、さらに各バンクは２ビットプリフェッチ方式となっている。図１０に示されたデータ読出系も上記データ書込系と同様である。

次に、このＳＤＲＡＭのビット構成を×１６構成に設定する場合は、入力セレクタ９０４がデータ入出力端子１１２からのデータ信号を入力バッファ９０５ａに与えかつデータ入出力端子１１３からのデータ信号を入力バッファ９０５ｂに与え、出力セレクタ１００４は出力バッファ１００３ａからのデータ信号をデータ入出力端子１１２に与えかつ出力バッファ１００３ｂからのデータ信号をデータ入出力端子１１３に与える。

図１４は、×１６構成の場合の８つの機能ブロック９０１の構成を示す概略ブロック図である。図１４に示されるように×１６構成の場合は、各機能ブロック９０１において、データ入出力端子１１２から最初にフェッチされたデータ信号はメモリセルアレイ１０８ａの対応する部分Ａ０に書込まれ、その次にフェッチされたデータ信号はメモリセルアレイ１０８ａの対応する部分Ａ１に書込まれる。他方、データ入出力端子１１３から最初にフェッチされたデータ信号はメモリセルアレイ１０８ｂの対応する部分Ｂ０に書込まれ、その次にフェッチされたデータ信号はメモリセルアレイ１０８ｂの対応する部分Ｂ１に書込まれる。したがって、メモリセルアレイ１０８ａおよび１０８ｂは同時に活性化を行ないかつ同時にプリチャージ動作を行なう。したがって、このＳＤＲＡＭは各ビットごとに１バンク構成の２ビットプリフェッチ方式となる。

ＳＤＲＡＭを図１９に示された従来の構成を用いて×１６構成とするためには、１６個の機能ブロック１９０１が必要となる。それに対し、この実施の形態２の構成を用いれば８つの機能ブロック９０１しか必要とならない。したがって、ライトバッファ、ライト用レジスタ、リードプリアンプおよびリード用レジスタの数は従来の半分となる。

他方、図１９に示された従来の構成を用いて×１６構成を×８構成に変更するためには、８つの機能ブロック１９０１のみを用いればよいが、ライトバッファ、ライト用レジスタ、リードプリアンプおよびリード用レジスタの半数が使用されないこととなり、無駄が生じる。それに対し、この実施の形態２の構成を用いればライトバッファ、ライト用レジスタ、リードプリアンプおよびリード用レジスタのすべてが使用されることとなり、無駄が生じない。

以上のように実施の形態２によれば、設定されたモードに応じて入力セレクタ９０４がデータ入出力端子１１２および１１３を入力バッファ９０５ａおよび９０５ｂに選択的に接続し、出力セレクタ１００４が出力バッファ１００３ａおよび１００３ｂをデータ入出力端子１１２および１１３に選択的に接続するため、このＳＤＲＡＭは×８構成の場合に２バンク構成となり、×１６構成の場合に１バンク構成となる。その結果、×８構成でも×１６構成でもエリアペナルティは大きくならない。

なお、上記実施の形態２ではボンディングオプション方式が用いられているが、それに代えてマスタスライス方式が用いられてもよい。また、上記実施の形態２では各バンクが２ビットプリフェッチ方式であるが、それに代えてシングルパイプライン方式（１ビットプリフェッチ方式）であってもよい。この場合、図９および図１０中のセレクタ９０６ａ、９０６ｂ、１００１ａおよび１００１ｂは必要でなく、さらに入出力線対、ライトバッファ、ライト用レジスタ、リードプリアンプおよびリード用レジスタはそれぞれ１つずつ設ければよい。

［実施の形態３］
図１５は、この発明の実施の形態３によるＳＤＲＡＭの全体構成を示すブロック図である。図１５に示されるように、データ読出系には２ビットプリフェッチ方式が用いられ、データ書込系にはシングルパイプライン方式が用いられている。すなわち、各機能ブロック１５０１は、バンクＡに対応して、リード用レジスタ２０３ａおよび２０４ａを選択しその選択したリード用レジスタ２０３ａまたは２０４ａのデータ信号をラッチ回路１５０４ａおよび出力バッファ１５０５ａを介してデータ入出力端子１１２に与えるセレクタ１５０３ａを備える。また、バンクＢに対応して、リード用レジスタ２０３ｂおよび２０４ｂを選択しその選択したリード用レジスタ２０３ｂまたは２０４ｂのデータ信号をラッチ回路１５０４ｂおよび出力バッファ１５０５ｂを介してデータ入出力端子１１２に与えるセレクタ１５０３ｂを備える。

また、バンクＡ側ではデータ入出力端子１１２からのデータ信号は入力バッファ１５０６ａ、ライト用レジスタ１５０７ａ、ライトバッファ１５０８ａおよび入出力線対１２１ａ，１２２ａを介してメモリセルアレイ１０８ａに書込まれる。他方、バンクＢ側ではデータ入出力端子１１２からのデータ信号は入力バッファ１５０６ｂ、ライト用レジスタ１５０７ｂ、ライトバッファ１５０８ｂおよび入出力線対１２１ｂ，１２２ｂを介してメモリセルアレイ１０８ｂに書込まれる。

ここで、もしもデータ書込系に２ビットプリフェッチ方式を採用し、データ読出系にシングルパイプライン方式を採用したならば、このＳＤＲＡＭの動作周波数を上げることができない。なぜなら、センスアンプ群１１１ａ，１１１ｂが小さい駆動能力で寄生容量の大きい入出力線対１２１ａ，１２２ａ，１２１ｂ，１２２ｂを駆動しなければならないにもかかわらず、シングルパイプライン方式では各クロックサイクルごとにセンスアンプ群１１１ａ，１１１ｂが動作するからである。それに対し、ライトバッファ１５０８ａ，１５０８ｂの駆動能力はセンスアンプ群１１１ａ，１１１ｂのそれよりも大きいため、この実施の形態３のようにデータ書込系をシングルパイプライン方式としても動作周波数が低下することがない。

以上のように実施の形態３によれば、データ読出系を２ビットプリフェッチ方式としかつデータ書込系をシングルパイプライン方式としているため、両方の系を２ビットプリフェッチ方式としたものに比べてエリアペナルティが小さい。しかも、シングルパイプライン方式のデータ書込系はセンスアンプ群１１１ａ，１１１ｂのそれよりも大きい駆動能力を有するライトバッファ１５０８ａ，１５０８ｂを備えるため、両方の系を２ビットプリフェッチ方式としたものに比べて動作周波数を大幅に低下させる必要はない。

以上、この発明の実施の形態を詳述したが、この発明の範囲は上述した実施の形態によって限定されるものではなく、この発明はその趣旨を逸脱しない範囲内で当業者の知識に基づき種々の改良、修正、変形などを加えた形態で実施し得るものである。

この発明の実施の形態１によるＳＤＲＡＭのデータ書込系の構成を示すブロック図である。 図１のＳＤＲＡＭのデータ読出系の構成を示すブロック図である。 図１中のセレクタの具体的な構成を示す回路図である。 図２中のセレクタの具体的な構成を示す回路図である。 図１および図２中のセレクタを制御するためのセレクタ制御回路の具体的な構成を示す回路図である。 図５のセレクタ制御回路の動作を示すタイミング図である。 図１および図２のＳＤＲＡＭを×８構成に設定した場合における機能ブロックの構成を示す概略ブロック図である。 図１および図２のＳＤＲＡＭを×１６構成に設定した場合における機能ブロックの構成を示す概略ブロック図である。 この発明の実施の形態２によるＳＤＲＡＭのデータ書込系の構成を示すブロック図である。 図９のＳＤＲＡＭのデータ読出系の構成を示すブロック図である。 図９中のセレクタの具体的な構成を示す回路図である。 図１０中のセレクタの具体的な構成を示す回路図である。 図９および図１０のＳＤＲＡＭを×８構成に設定した場合における機能ブロックの構成を示す概略ブロック図である。 図９および図１０のＳＤＲＡＭを×１６構成に設定した場合における機能ブロックの構成を示す概略ブロック図である。 この発明の実施の形態３によるＳＤＲＡＭの全体構成を示すブロック図である。 ＳＤＲＡＭの典型的な動作を示すタイミング図である。 シングルパイプライン方式のＳＤＲＡＭの典型的な一構成例を示すブロック図である。 ２ビットプリフェッチ方式のＳＤＲＡＭの典型的な一構成例を示すブロック図である。 ２ビットプリフェッチ方式のＳＤＲＡＭの典型的な他の構成例を示すブロック図である。

符号の説明

１０１，９０１，１５０１ 機能ブロック、１０８ａ，１０８ｂ メモリセルアレイ、１１１ａ，１１１ｂ センスアンプ群、１１２，１１３ データ入出力端子、１１６ａ，１１６ｂ，２０５ａ，２０５ｂ，９０６ａ，９０６ｂ，１００１ａ，１００１ｂ，１５０３ａ，１５０３ｂ セレクタ、１１７ａ，１１７ｂ，１１８ａ，１１８ｂ，１５０７ａ，１５０７ｂ ライト用レジスタ、１１９ａ，１１９ｂ，１２０ａ，１２０ｂ，１５０８ａ，１５０８ｂ ライトバッファ、１２１ａ，１２１ｂ，１２２ａ，１２２ｂ 入出力線対、２０１ａ，２０１ｂ，２０２ａ，２０２ｂ リードプリアンプ、５００ セレクタ制御回路、５０１ モード設定パッド、９０４ 入力セレクタ、１００４ 出力セレクタ。

Claims (6)

1. 第１もしくは第２の動作モードいずれにも設定可能であり、外部クロック信号に同期して、制御信号、アドレス信号およびデータ信号を含む外部信号を取込む同期型半導体記憶装置であって、
   第１および第２のデータ入出力端子と、
   互いに活性化が独立して実行される第１および第２のバンクに分割されたメモリセルアレイと、
   前記第１のバンクに接続された第１および第２の入出力線対と、
   前記第１および第２の入出力線対にそれぞれ接続され、前記第１のバンクに書き込むためのデータ信号を格納する第１および第２の書込データレジスタと、
   データ書込時において、前記第１の動作モードで動作可能である場合には、前記外部クロック信号に応答して前記第１のデータ入出力端子を介して入力される直列データを前記第１の書込データレジスタおよび前記第２の書込データレジスタに選択的に与えて、並列データに変換し、前記第２の動作モードで動作可能である場合には前記外部クロック信号に応答して前記第１および前記第２のデータ入出力端子をそれぞれ介して予め並列に入力されるデータを各々前記第１の書込データレジスタおよび前記第２の書込データレジスタに与える第１の書込切換回路と、
   前記第２のバンクに接続された第３および第４の入出力線対と、
   前記第３および第４の入出力線対にそれぞれ接続され、前記第２のバンクに書き込むためのデータ信号を格納する第３および第４の書込データレジスタと、
   前記データ書込時において、前記第１の動作モードで動作可能である場合には、前記外部クロック信号に応答して前記第１のデータ入出力端子を介して入力される直列データを前記第３の書込データレジスタおよび前記第４の書込データレジスタに選択的に与えて、並列データに変換し、前記第２の動作モードで動作可能である場合には前記外部クロック信号に応答して前記第１および前記第２のデータ入出力端子をそれぞれ介して予め並列に入力されるデータを各々前記第３の書込データレジスタおよび前記第４の書込データレジスタに与える第２の書込切換回路とを備える、同期型半導体記憶装置。
2. 前記第１の書込データレジスタと前記第２の書込データレジスタとの距離は、前記第１の書込データレジスタと前記第３の書込データレジスタとの距離あるいは前記第１の書込データレジスタと前記第４の書込データレジスタとの距離よりも短く、
   前記第３の書込データレジスタと前記第４の書込データレジスタとの距離は、前記第３の書込データレジスタと前記第１の書込データレジスタとの距離あるいは前記第３の書込データレジスタと前記第２の書込データレジスタとの距離よりも短い、請求項１記載の同期型半導体記憶装置。
3. 前記第１および第２の入出力線対にそれぞれ接続され、前記第１のバンクから読み出されたデータ信号を格納する第１および第２の読出データレジスタと、
   データ読出時において、前記第１の動作モードで動作可能である場合には、前記外部クロック信号に応答して前記第１および第２の読出データレジスタにそれぞれ格納されたデータ信号を交互に前記第１のデータ入出力端子に対して出力し、前記第２の動作モードで動作可能である場合には、前記外部クロック信号に応答して前記第１および第２の読出データレジスタにそれぞれ格納されたデータ信号を前記第１および前記第２のデータ入出力端子をそれぞれ出力する第１の読出切換回路と、
   前記第３および第４の入出力線対にそれぞれ接続され、前記第２のバンクから読み出されたデータ信号を格納する第３および第４の読出データレジスタと、
   データ読出時において、前記第１の動作モードで動作可能である場合には、前記外部クロック信号に応答して前記第３および第４の読出データレジスタにそれぞれ格納されたデータ信号を交互に前記第１のデータ入出力端子に対して出力し、前記第２の動作モードで動作可能である場合には、前記外部クロック信号に応答して前記第３および第４の読出データレジスタにそれぞれ格納されたデータ信号を前記第１および前記第２のデータ入出力端子をそれぞれ出力する第２の読出切換回路とをさらに備える、請求項１または２記載の同期型半導体記憶装置。
4. 前記第１の読出データレジスタと前記第２の読出データレジスタとの距離は、前記第１の読出データレジスタと前記第３の読出データレジスタとの距離あるいは前記第１の読出データレジスタと前記第４の読出データレジスタとの距離よりも短く、
   前記第３の読出データレジスタと前記第４の読出データレジスタとの距離は、前記第３の読出データレジスタと前記第１の読出データレジスタとの距離あるいは前記第３の読出データレジスタと前記第２の読出データレジスタとの距離よりも短い、請求項３記載の同期型半導体記憶装置。
5. 前記第１および第２の動作モードの切換は、マスクの変更により実行するマスタスライス方式が適用される、請求項１〜４のいずれか一項に記載の同期型半導体記憶装置。
6. 前記第１および第２の動作モードの切換は、ボンディングにより動作モードを切換えるボンディングオプション方式が適用される、請求項１〜４のいずれか一項に記載の同期型半導体記憶装置。

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