JPH05298895A - 誤り訂正回路を備えた不揮発性メモリ装置 - Google Patents
誤り訂正回路を備えた不揮発性メモリ装置Info
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- JPH05298895A JPH05298895A JP1389693A JP1389693A JPH05298895A JP H05298895 A JPH05298895 A JP H05298895A JP 1389693 A JP1389693 A JP 1389693A JP 1389693 A JP1389693 A JP 1389693A JP H05298895 A JPH05298895 A JP H05298895A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】より信頼性の高い誤り訂正動作を行える不揮発
性メモリ装置の提供。 【構成】メモリアレイ１００とカラムゲート１２０との
間にページバッファ９００及び分離手段６００を設ける
ようにし、ページバッファ９００とカラムゲート１２０
とを直接的に接続すると共に、メモリアレイ１００のビ
ット線とページバッファ９００との間の接続を分離手段
６００で制御する。したがって、入力データをページバ
ッファにローディングする場合やローディングされたデ
ータを利用してパリティデータを発生してランダムに書
込みを行う場合に、メモリデータ及びパリティデータは
ビット線を介することなく伝送されるようになるので、
ビット線やビット線に接続されたメモリセルの欠陥によ
る間違ったデータが発生することがなくなり、信頼性の
高い誤り訂正動作を実行できる。
性メモリ装置の提供。 【構成】メモリアレイ１００とカラムゲート１２０との
間にページバッファ９００及び分離手段６００を設ける
ようにし、ページバッファ９００とカラムゲート１２０
とを直接的に接続すると共に、メモリアレイ１００のビ
ット線とページバッファ９００との間の接続を分離手段
６００で制御する。したがって、入力データをページバ
ッファにローディングする場合やローディングされたデ
ータを利用してパリティデータを発生してランダムに書
込みを行う場合に、メモリデータ及びパリティデータは
ビット線を介することなく伝送されるようになるので、
ビット線やビット線に接続されたメモリセルの欠陥によ
る間違ったデータが発生することがなくなり、信頼性の
高い誤り訂正動作を実行できる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ装置に関
し、中でも特に、誤り訂正回路（ＥＣＣ）を有するＥＥ
ＰＲＯＭ（電気的消去可能でプログラム可能なリードオ
ンリメモリ）に関するものである。
し、中でも特に、誤り訂正回路（ＥＣＣ）を有するＥＥ
ＰＲＯＭ（電気的消去可能でプログラム可能なリードオ
ンリメモリ）に関するものである。
【０００２】
【従来の技術】メモリ装置では、メモリ素子の信頼性を
向上させるために読出しデータの欠陥を検査訂正するＥ
ＣＣを使用する場合がある。１バイト単位のＥＣＣを使
用する場合、データ記憶用の通常のメモリセルの５０％
に相当する個数のパリティセルが必要であり、チップサ
イズを増加させてしまう。そこで、これを克服するた
め、１バイト単位ではなく複数バイト単位、例えば４バ
イト、８バイト単位のＥＣＣを使用することによってメ
モリセルに対するパリティセルの比率を減らす方法が知
られている（例えば韓国特許出願公告番号第９０−４８
１３号）。この公知技術では、複数バイト単位、例えば
４バイト単位に誤り訂正を行なうとすると、パリティデ
ータは６ビットなので、これは３２ビット（４バイト）
に対して１８．８％に相当するパリティセルを必要とす
るだけですむ。
向上させるために読出しデータの欠陥を検査訂正するＥ
ＣＣを使用する場合がある。１バイト単位のＥＣＣを使
用する場合、データ記憶用の通常のメモリセルの５０％
に相当する個数のパリティセルが必要であり、チップサ
イズを増加させてしまう。そこで、これを克服するた
め、１バイト単位ではなく複数バイト単位、例えば４バ
イト、８バイト単位のＥＣＣを使用することによってメ
モリセルに対するパリティセルの比率を減らす方法が知
られている（例えば韓国特許出願公告番号第９０−４８
１３号）。この公知技術では、複数バイト単位、例えば
４バイト単位に誤り訂正を行なうとすると、パリティデ
ータは６ビットなので、これは３２ビット（４バイト）
に対して１８．８％に相当するパリティセルを必要とす
るだけですむ。
【０００３】結果的に、複数バイト単位のＥＣＣにおい
ては、単位バイトの大きさの増加により必要なパリティ
セルの量が減少してチップサイズの増加を抑制すること
ができる。しかし、相対的なパリティセルの数が少ない
ので、訂正効率は１バイトの場合に劣っている。その理
由は、１バイト単位のＥＣＣにおいては１２ビット（８
データビット＋４パリティビット）当りの１ビットを訂
正できるが、例えば４バイト単位のＥＣＣにおいては３
８ビット（３２データビット＋６パリティビット）当り
の１ビットを訂正することになるためである。
ては、単位バイトの大きさの増加により必要なパリティ
セルの量が減少してチップサイズの増加を抑制すること
ができる。しかし、相対的なパリティセルの数が少ない
ので、訂正効率は１バイトの場合に劣っている。その理
由は、１バイト単位のＥＣＣにおいては１２ビット（８
データビット＋４パリティビット）当りの１ビットを訂
正できるが、例えば４バイト単位のＥＣＣにおいては３
８ビット（３２データビット＋６パリティビット）当り
の１ビットを訂正することになるためである。
【０００４】このような誤り訂正動作において、特に、
上記公知技術のメモリセルアレイ及びパリティセルアレ
イは不揮発性ＲＯＭセルで構成されているので、データ
をランダムに記憶させたり、同時に記憶させたりしても
誤り訂正動作には影響しない。しかし、ＥＥＰＲＯＭに
おいて複数バイト単位のＥＣＣを使用する場合には、必
ず複数バイトが同時に書き込まれ、順序正しくデータ入
力されなければ正確なパリティビットが発生されないの
で、ランダムにデータを書き込むことができないという
制約がある。
上記公知技術のメモリセルアレイ及びパリティセルアレ
イは不揮発性ＲＯＭセルで構成されているので、データ
をランダムに記憶させたり、同時に記憶させたりしても
誤り訂正動作には影響しない。しかし、ＥＥＰＲＯＭに
おいて複数バイト単位のＥＣＣを使用する場合には、必
ず複数バイトが同時に書き込まれ、順序正しくデータ入
力されなければ正確なパリティビットが発生されないの
で、ランダムにデータを書き込むことができないという
制約がある。
【０００５】これを解決するために、本発明者は、三星
電子（株）に譲渡する発明である韓国特許出願番号第９
１−１８８３２（１９９１年１０月２５日出願）におい
て、入力データをランダムに入力させてから、これを再
び読み出して同時にパリティデータを発生させた後に、
このパリティデータを入力データと共にメモリセルに書
き込むことができるような手段を提案している。この従
来技術について、図７を用いて説明する。
電子（株）に譲渡する発明である韓国特許出願番号第９
１−１８８３２（１９９１年１０月２５日出願）におい
て、入力データをランダムに入力させてから、これを再
び読み出して同時にパリティデータを発生させた後に、
このパリティデータを入力データと共にメモリセルに書
き込むことができるような手段を提案している。この従
来技術について、図７を用いて説明する。
【０００６】データ入力バッファ２８０を通じて入力さ
れた入力データは入力データ選択器２７０によって１バ
イトずつ選択され、最終的に、第１カラムデコーダ１６
０によって入力アドレスに相当するページバッファ１１
０にローディング（loading）される。１２８回のアド
レス伝送に応答して１２８バイトの入力データがランダ
ムに１個乃至複数のページバッファにローディングされ
る（１回のアドレス伝送時に１バイトの入力データが入
る）。１ページに相当する量の入力データ（１２８バイ
ト）がすべてページバッファ１１０にローディングされ
ると、パリティ発生期間（Ｔｐｇ）になる。パリティ発
生期間においては内部カラムアドレス発生回路１７０か
ら自動的に１ページの３２組に相当する内部カラムアド
レスが発生される。内部カラムアドレスに応答して第１
カラムデコーダ１６０が駆動し、カラムゲート１２０に
よってページバッファ１１０から一組（４バイト＝３２
ビット）のメモリデータがページセンスアンプ５００を
介して読み出される。ページセンスアンプ５００により
読み出された一組（４バイト）のメモリデータはパリテ
ィ発生回路２００に入力され、この入力された一組のメ
モリデータに相当する６ビットの書込み用パリティデー
タが発生される。この６ビットのパリティデータが相当
するアドレスによりパリティセルアレイのパリティペー
ジバッファにローディングされる。
れた入力データは入力データ選択器２７０によって１バ
イトずつ選択され、最終的に、第１カラムデコーダ１６
０によって入力アドレスに相当するページバッファ１１
０にローディング（loading）される。１２８回のアド
レス伝送に応答して１２８バイトの入力データがランダ
ムに１個乃至複数のページバッファにローディングされ
る（１回のアドレス伝送時に１バイトの入力データが入
る）。１ページに相当する量の入力データ（１２８バイ
ト）がすべてページバッファ１１０にローディングされ
ると、パリティ発生期間（Ｔｐｇ）になる。パリティ発
生期間においては内部カラムアドレス発生回路１７０か
ら自動的に１ページの３２組に相当する内部カラムアド
レスが発生される。内部カラムアドレスに応答して第１
カラムデコーダ１６０が駆動し、カラムゲート１２０に
よってページバッファ１１０から一組（４バイト＝３２
ビット）のメモリデータがページセンスアンプ５００を
介して読み出される。ページセンスアンプ５００により
読み出された一組（４バイト）のメモリデータはパリテ
ィ発生回路２００に入力され、この入力された一組のメ
モリデータに相当する６ビットの書込み用パリティデー
タが発生される。この６ビットのパリティデータが相当
するアドレスによりパリティセルアレイのパリティペー
ジバッファにローディングされる。
【０００７】このように、メモリアレイ１００のページ
バッファ１１０からローディングされた一組のメモリデ
ータを読み出し、パリティページバッファにパリティデ
ータをローディングする過程が３２回繰り返され、３２
組−１２８バイトのデータ記憶容量をもつ１ページに対
するパリティ発生期間が完了する。ゆえに、メモリデー
タとこれに相当するパリティデータがページバッファ１
１０に一時貯蔵される。そして次に、プログラム期間に
おいては、通常のプログラムのときと同様にして、ペー
ジバッファ１１０に一時貯蔵されたメモリデータとパリ
ティデータが、メモリセルアレイとパリティセルアレイ
の各選択されたメモリセルにそれぞれ同時に書き込まれ
る。すなわち、１Ｋビット（１２８バイト）のメモリデ
ータと１９２ビットのパリティデータが同時に書き込ま
れる。
バッファ１１０からローディングされた一組のメモリデ
ータを読み出し、パリティページバッファにパリティデ
ータをローディングする過程が３２回繰り返され、３２
組−１２８バイトのデータ記憶容量をもつ１ページに対
するパリティ発生期間が完了する。ゆえに、メモリデー
タとこれに相当するパリティデータがページバッファ１
１０に一時貯蔵される。そして次に、プログラム期間に
おいては、通常のプログラムのときと同様にして、ペー
ジバッファ１１０に一時貯蔵されたメモリデータとパリ
ティデータが、メモリセルアレイとパリティセルアレイ
の各選択されたメモリセルにそれぞれ同時に書き込まれ
る。すなわち、１Ｋビット（１２８バイト）のメモリデ
ータと１９２ビットのパリティデータが同時に書き込ま
れる。
【０００８】読出し動作においては、選択されたアドレ
スに応答する第１カラムデコーダ１６０によって、一組
（４バイト＝３２ビット）のメモリデータと６ビットの
パリティデータがそれぞれセンスアンプ２１０及びパリ
ティセンスアンプ４００により読み出され、この読み出
されたメモリデータとパリティデータはパリティ発生回
路２００に入力される。パリティ発生回路２００は該一
組のメモリデータに相当する６ビットのパリティデータ
を発生し、これを誤り訂正デコーダ２３０に供給する。
誤り訂正デコーダ２３０の出力は、前記の読み出された
メモリデータと共に補正器２２０の排他的論理和ゲート
により１：１の比較をされ、該メモリデータの任意のビ
ットに誤りがあれば、読み出されたパリティデータによ
って訂正される。そして、補正器２２０の出力は、第２
カラムデコーダ２９０の出力ＹＳ１〜ＹＳ４により制御
されるセンスアンプデコーダ２４０を通じてデコーディ
ングされ、データ出力バッファ２５０を介して最終的に
選択された１バイトのデータが得られる。
スに応答する第１カラムデコーダ１６０によって、一組
（４バイト＝３２ビット）のメモリデータと６ビットの
パリティデータがそれぞれセンスアンプ２１０及びパリ
ティセンスアンプ４００により読み出され、この読み出
されたメモリデータとパリティデータはパリティ発生回
路２００に入力される。パリティ発生回路２００は該一
組のメモリデータに相当する６ビットのパリティデータ
を発生し、これを誤り訂正デコーダ２３０に供給する。
誤り訂正デコーダ２３０の出力は、前記の読み出された
メモリデータと共に補正器２２０の排他的論理和ゲート
により１：１の比較をされ、該メモリデータの任意のビ
ットに誤りがあれば、読み出されたパリティデータによ
って訂正される。そして、補正器２２０の出力は、第２
カラムデコーダ２９０の出力ＹＳ１〜ＹＳ４により制御
されるセンスアンプデコーダ２４０を通じてデコーディ
ングされ、データ出力バッファ２５０を介して最終的に
選択された１バイトのデータが得られる。
【０００９】しかし、上記のようなＥＣＣを有する従来
のＥＥＰＲＯＭにおいては、外部から入力されたデータ
はビット線を通じてページバッファ１１０に伝送され
る。このとき、そのビット線に欠陥、例えば漏洩等が存
在すると、入力された元のデータと違う間違ったデータ
がページバッファ１１０にローディングされるという問
題が発生する。さらに、ページバッファ１１０へのロー
ディング過程ではデータに間違いが発生しなかったとし
ても、ページバッファ１１０に一時貯蔵されたデータを
パリティデータ発生のために読み出す過程でメモリデー
タはビット線を通じて伝送されるので、もし、該当する
ビット線や、そのビット線に接続されているメモリセル
に欠陥があると、ページバッファ１１０に一時貯蔵され
ているデータとは違ったとんでもないデータがパリティ
発生回路２００に入力されてしまう。そのため、実際の
データと関係のない間違ったパリティデータが発生さ
れ、補正器２２０が正確な誤り訂正動作を実行できなく
なることになる。
のＥＥＰＲＯＭにおいては、外部から入力されたデータ
はビット線を通じてページバッファ１１０に伝送され
る。このとき、そのビット線に欠陥、例えば漏洩等が存
在すると、入力された元のデータと違う間違ったデータ
がページバッファ１１０にローディングされるという問
題が発生する。さらに、ページバッファ１１０へのロー
ディング過程ではデータに間違いが発生しなかったとし
ても、ページバッファ１１０に一時貯蔵されたデータを
パリティデータ発生のために読み出す過程でメモリデー
タはビット線を通じて伝送されるので、もし、該当する
ビット線や、そのビット線に接続されているメモリセル
に欠陥があると、ページバッファ１１０に一時貯蔵され
ているデータとは違ったとんでもないデータがパリティ
発生回路２００に入力されてしまう。そのため、実際の
データと関係のない間違ったパリティデータが発生さ
れ、補正器２２０が正確な誤り訂正動作を実行できなく
なることになる。
【００１０】ＥＥＰＲＯＭで使用されるメモリセルは、
プログラム時、ドレイン及びゲートに約２０Ｖの高電圧
が加えられるというようなストレスを受け、このような
メモリセルへの高電圧印加は頻煩に行われるため、ゲー
トとドレインとの間のトンネル酸化膜、又はゲートとチ
ャネルとの間のゲート酸化膜が破壊されるセルが存在し
得る。また、ビット線には、脆弱な接合や、製造工程で
残留したポリシリコン粒子によって電流の漏洩が起こり
得る。チップの外部から供給されるパリティデータを利
用するＥＥＰＲＯＭにおいては、このような要因が誤り
訂正動作にとって大きな問題とならないようにできる
が、近来、ＥＥＰＲＯＭではチップ内にＥＣＣを設ける
趨勢にあり、チップ内部のメモリセルから読み出された
データを利用してパリティデータを作るようになってい
るので、前述のような要因により誤り訂正動作の信頼性
が保障されないことになる。
プログラム時、ドレイン及びゲートに約２０Ｖの高電圧
が加えられるというようなストレスを受け、このような
メモリセルへの高電圧印加は頻煩に行われるため、ゲー
トとドレインとの間のトンネル酸化膜、又はゲートとチ
ャネルとの間のゲート酸化膜が破壊されるセルが存在し
得る。また、ビット線には、脆弱な接合や、製造工程で
残留したポリシリコン粒子によって電流の漏洩が起こり
得る。チップの外部から供給されるパリティデータを利
用するＥＥＰＲＯＭにおいては、このような要因が誤り
訂正動作にとって大きな問題とならないようにできる
が、近来、ＥＥＰＲＯＭではチップ内にＥＣＣを設ける
趨勢にあり、チップ内部のメモリセルから読み出された
データを利用してパリティデータを作るようになってい
るので、前述のような要因により誤り訂正動作の信頼性
が保障されないことになる。
【００１１】
【発明が解決しようとする課題】したがって本発明で
は、より信頼性の高いＥＣＣを内蔵する不揮発性メモリ
装置を提供することを目的とする。また、本発明の他の
目的は、より信頼性の高いＥＣＣ装置を内蔵するＥＥＰ
ＲＯＭを提供することにある。本発明のまた他の目的
は、より信頼性の高い複数バイト単位のランダム書込み
可能なＥＣＣを内蔵するＥＥＰＲＯＭを提供することに
ある。本発明のさらに他の目的は、ページバッファにデ
ータをローディングし、このページバッファから読み出
されたメモリデータを利用してパリティデータを求める
ＥＣＣを内蔵したＥＥＰＲＯＭにおいて、より信頼性の
高い複数バイト単位のランダム書込み機能を実行できる
ＥＣＣを有するＥＥＰＲＯＭを提供することにある。本
発明のさらにまた他の目的は、ページバッファにデータ
をローディングし、このページバッファから読み出され
たメモリデータを利用してパリティデータを求めるＥＣ
Ｃを内蔵したＥＥＰＲＯＭにおいて、ビット線やメモリ
セルの欠陥に影響を受けることなく信頼性の高い複数バ
イト単位のランダム書込み機能を実行できるＥＣＣを提
供することにある。
は、より信頼性の高いＥＣＣを内蔵する不揮発性メモリ
装置を提供することを目的とする。また、本発明の他の
目的は、より信頼性の高いＥＣＣ装置を内蔵するＥＥＰ
ＲＯＭを提供することにある。本発明のまた他の目的
は、より信頼性の高い複数バイト単位のランダム書込み
可能なＥＣＣを内蔵するＥＥＰＲＯＭを提供することに
ある。本発明のさらに他の目的は、ページバッファにデ
ータをローディングし、このページバッファから読み出
されたメモリデータを利用してパリティデータを求める
ＥＣＣを内蔵したＥＥＰＲＯＭにおいて、より信頼性の
高い複数バイト単位のランダム書込み機能を実行できる
ＥＣＣを有するＥＥＰＲＯＭを提供することにある。本
発明のさらにまた他の目的は、ページバッファにデータ
をローディングし、このページバッファから読み出され
たメモリデータを利用してパリティデータを求めるＥＣ
Ｃを内蔵したＥＥＰＲＯＭにおいて、ビット線やメモリ
セルの欠陥に影響を受けることなく信頼性の高い複数バ
イト単位のランダム書込み機能を実行できるＥＣＣを提
供することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明は、多数のビット線と、該ビット線に接
続された多数のメモリセル及びパリティセルを有するメ
モリアレイと、カラムゲートとを有し、データを相当す
るページバッファにローディングし、該データの複数バ
イト単位に対応させて複数のビットで構成されたパリテ
ィデータを発生し、該パリティデータをページバッファ
にランダムに貯蔵する誤り訂正回路を備えた不揮発性メ
モリ装置において、ページバッファは、ビット線とカラ
ムゲートとの間に設けられていることを特徴としてい
る。また、このような構成とされた不揮発性メモリ装置
で、ページバッファとビット線との間に、ページバッフ
ァとビット線との間の接続を制御する分離手段が設けら
れることを特徴とする。
るために本発明は、多数のビット線と、該ビット線に接
続された多数のメモリセル及びパリティセルを有するメ
モリアレイと、カラムゲートとを有し、データを相当す
るページバッファにローディングし、該データの複数バ
イト単位に対応させて複数のビットで構成されたパリテ
ィデータを発生し、該パリティデータをページバッファ
にランダムに貯蔵する誤り訂正回路を備えた不揮発性メ
モリ装置において、ページバッファは、ビット線とカラ
ムゲートとの間に設けられていることを特徴としてい
る。また、このような構成とされた不揮発性メモリ装置
で、ページバッファとビット線との間に、ページバッフ
ァとビット線との間の接続を制御する分離手段が設けら
れることを特徴とする。
【００１３】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。尚、共通する部分には同じ符号を付
し、重複する説明は省略する。また、この実施例では特
にＥＥＰＲＯＭを例にあげて説明する。
て詳細に説明する。尚、共通する部分には同じ符号を付
し、重複する説明は省略する。また、この実施例では特
にＥＥＰＲＯＭを例にあげて説明する。
【００１４】図１を参照すると分かるように、この実施
例の誤り訂正機能を実行するＥＥＰＲＯＭの構成は、図
７の従来例に比べてページバッファ９００の接続関係が
異なっている。すなわち、ページバッファ９００はビッ
ト線を介してカラムゲート１２０に接続されるのではな
く、メモリアレイ１００とカラムゲート１２０との間に
接続され、そして、メモリアレイ１００とページバッフ
ァ９００との間に、メモリアレイ１００のビット線とペ
ージバッファ９００とを電気的に分離するための分離手
段６００が設けられている。
例の誤り訂正機能を実行するＥＥＰＲＯＭの構成は、図
７の従来例に比べてページバッファ９００の接続関係が
異なっている。すなわち、ページバッファ９００はビッ
ト線を介してカラムゲート１２０に接続されるのではな
く、メモリアレイ１００とカラムゲート１２０との間に
接続され、そして、メモリアレイ１００とページバッフ
ァ９００との間に、メモリアレイ１００のビット線とペ
ージバッファ９００とを電気的に分離するための分離手
段６００が設けられている。
【００１５】図２に、このような実施例に適用されるメ
モリセルアレイ及びパリティセルアレイの構成を示す。
本実施例では、４バイト単位で誤り訂正を行う場合を例
として説明する。ブロックに分けられたメモリセルアレ
イ１０１〜１０４、１０７〜１１１は入出力単位を基準
として区分されている。すなわち、一つの入力単位が８
ビットなので、メモリデータは３２ビット（４バイト）
であり、これに、対応する６ビットのパリティデータを
合わせると、全部で３８ビットが一組になる。１ページ
は１２８バイトに構成されているので、１ページは３２
組となっている。そして、各ページは１Ｋビット（１０
２４ビット）の容量をもっている。したがって、このよ
うな方式でメモリセルアレイが構成されている場合、１
ページ（１２８バイト、３２組）に必要なパリティデー
タは３２×６＝１９２ビットであり、図３のように、９
６ビットずつ構成された二つのパリティセルアレイ１０
５、１０６を左右に配置できる。
モリセルアレイ及びパリティセルアレイの構成を示す。
本実施例では、４バイト単位で誤り訂正を行う場合を例
として説明する。ブロックに分けられたメモリセルアレ
イ１０１〜１０４、１０７〜１１１は入出力単位を基準
として区分されている。すなわち、一つの入力単位が８
ビットなので、メモリデータは３２ビット（４バイト）
であり、これに、対応する６ビットのパリティデータを
合わせると、全部で３８ビットが一組になる。１ページ
は１２８バイトに構成されているので、１ページは３２
組となっている。そして、各ページは１Ｋビット（１０
２４ビット）の容量をもっている。したがって、このよ
うな方式でメモリセルアレイが構成されている場合、１
ページ（１２８バイト、３２組）に必要なパリティデー
タは３２×６＝１９２ビットであり、図３のように、９
６ビットずつ構成された二つのパリティセルアレイ１０
５、１０６を左右に配置できる。
【００１６】メモリセルアレイ１０１〜１０４、１０７
〜１１１、及びパリティセルアレイ１０５、１０６の構
成は、ビット数が異なるほかは同様とされており、これ
らに具備されるページバッファも同様の構成となってい
る。尚、以下の説明では、便宜上、メモリセルアレイに
具備されるページバッファは“メモリページバッフ
ァ”、パリティセルアレイに具備されるページバッファ
は“パリティページバッファ”と呼ぶものとする。そし
て、メモリページバッファとパリティページバッファと
を含めてページバッファ９００と呼ぶものとする。
〜１１１、及びパリティセルアレイ１０５、１０６の構
成は、ビット数が異なるほかは同様とされており、これ
らに具備されるページバッファも同様の構成となってい
る。尚、以下の説明では、便宜上、メモリセルアレイに
具備されるページバッファは“メモリページバッフ
ァ”、パリティセルアレイに具備されるページバッファ
は“パリティページバッファ”と呼ぶものとする。そし
て、メモリページバッファとパリティページバッファと
を含めてページバッファ９００と呼ぶものとする。
【００１７】上記のようなアレイ構成において、ページ
バッファ９００はセルアレイ１０１〜１１１とカラムゲ
ート１２０との間に位置する。１ページが３２組（１２
８バイト＝４バイト×３２）で構成されているので、１
ページの誤り訂正を行うためには、６ビットずつ３２回
のパリティデータ発生周期が必要となる。
バッファ９００はセルアレイ１０１〜１１１とカラムゲ
ート１２０との間に位置する。１ページが３２組（１２
８バイト＝４バイト×３２）で構成されているので、１
ページの誤り訂正を行うためには、６ビットずつ３２回
のパリティデータ発生周期が必要となる。
【００１８】図３は、誤り訂正時に行われる書込み過程
を説明するための回路図である。ページバッファ９０
０、第１カラムデコーダ１６０、カラムゲート１２０、
パリティ選択器３００、パリティセンスアンプ４００、
ページセンスアンプ５００、入力データ選択器２７０、
データ入力バッファ２８０、及びパリティ発生回路２０
０が使用されており、その回路の実施例が示されてい
る。パリティ信号発生回路２００の出力Ｓ１、Ｓ２、Ｓ
３、Ｓ４、Ｓ５、Ｓ６は６ビットのパリティデータを表
す。また、メモリデータをのせる３２本（４バイト）の
データ線ＤＬ１〜ＤＬ３２と、パリティデータをのせる
６本のパリティ線ＰＬ１〜ＰＬ６とが示されている。ワ
ード線ＷＬとストリング選択線ＳＬによってメモリセル
（又はパリティセル）が選択され、ビット線選択信号Ｓ
ＢＬに応じてページバッファ９００と選択されたビット
線ＢＬとが信号の伝送をできるようになる。信号バーＹ
Ｄに応じて、第１カラムデコーダ１６０ａ、…、１６０
ｄからカラムアドレス信号Ｐｉ、Ｑｉ、Ｒｉが有効とさ
れて出力される。図３中の制御信号バーＬＤ、バーＬＣ
Ｈｆａ、ＹＷ１、バーＬＣＨｄ等は図１の制御回路１８
０から出力され、ＥＥＰＲＯＭで一般的に使用される共
通の信号である。図３に示すように、ページバッファ９
００はビット線を介せず直接カラムゲート１２０に接続
されている。そして、ページバッファ９００とビット線
ＢＬとの接続は、ビット線分離信号ＹＳＬを受けるＮＭ
ＯＳトランジスタからなる分離手段６００によって制御
されるようになっている。
を説明するための回路図である。ページバッファ９０
０、第１カラムデコーダ１６０、カラムゲート１２０、
パリティ選択器３００、パリティセンスアンプ４００、
ページセンスアンプ５００、入力データ選択器２７０、
データ入力バッファ２８０、及びパリティ発生回路２０
０が使用されており、その回路の実施例が示されてい
る。パリティ信号発生回路２００の出力Ｓ１、Ｓ２、Ｓ
３、Ｓ４、Ｓ５、Ｓ６は６ビットのパリティデータを表
す。また、メモリデータをのせる３２本（４バイト）の
データ線ＤＬ１〜ＤＬ３２と、パリティデータをのせる
６本のパリティ線ＰＬ１〜ＰＬ６とが示されている。ワ
ード線ＷＬとストリング選択線ＳＬによってメモリセル
（又はパリティセル）が選択され、ビット線選択信号Ｓ
ＢＬに応じてページバッファ９００と選択されたビット
線ＢＬとが信号の伝送をできるようになる。信号バーＹ
Ｄに応じて、第１カラムデコーダ１６０ａ、…、１６０
ｄからカラムアドレス信号Ｐｉ、Ｑｉ、Ｒｉが有効とさ
れて出力される。図３中の制御信号バーＬＤ、バーＬＣ
Ｈｆａ、ＹＷ１、バーＬＣＨｄ等は図１の制御回路１８
０から出力され、ＥＥＰＲＯＭで一般的に使用される共
通の信号である。図３に示すように、ページバッファ９
００はビット線を介せず直接カラムゲート１２０に接続
されている。そして、ページバッファ９００とビット線
ＢＬとの接続は、ビット線分離信号ＹＳＬを受けるＮＭ
ＯＳトランジスタからなる分離手段６００によって制御
されるようになっている。
【００１９】図４に図３のような回路での書込み動作を
説明するタイミング図を示す。誤り訂正のための書込み
動作時には、外部から入力される１ページ相当の１２８
バイトのデータをアドレス選択に応じてカラムゲート１
２０を通じて（ビット線は通過しない）ページバッファ
９００に一時的に貯蔵するデータローディング期間（Ｔ
ｄｌ）と、ページバッファ９００に一時貯蔵されたメモ
リデータをパリティ発生回路２００が受けて各組（４バ
イト、３２ビット）に相当する６ビットのパリティデー
タＳ１、…、Ｓ６を発生し、カラムゲート１２０を通じ
てページバッファ９００にこれを一時的に貯蔵するパリ
ティ発生期間（Ｔｐｇ）と、ページバッファ９００に貯
蔵されたデータをセルに書き込むプログラム期間（Ｔｐ
ｇｍ）とがある。ここで、データローディング期間（Ｔ
ｄｌ）あるいはパリティ発生期間（Ｔｐｇ）において、
データはカラムゲート１２０を通じて直接ページバッフ
ァ９００（メモリページバッファ及びパリティページバ
ッファ）に伝送されるようになっている。
説明するタイミング図を示す。誤り訂正のための書込み
動作時には、外部から入力される１ページ相当の１２８
バイトのデータをアドレス選択に応じてカラムゲート１
２０を通じて（ビット線は通過しない）ページバッファ
９００に一時的に貯蔵するデータローディング期間（Ｔ
ｄｌ）と、ページバッファ９００に一時貯蔵されたメモ
リデータをパリティ発生回路２００が受けて各組（４バ
イト、３２ビット）に相当する６ビットのパリティデー
タＳ１、…、Ｓ６を発生し、カラムゲート１２０を通じ
てページバッファ９００にこれを一時的に貯蔵するパリ
ティ発生期間（Ｔｐｇ）と、ページバッファ９００に貯
蔵されたデータをセルに書き込むプログラム期間（Ｔｐ
ｇｍ）とがある。ここで、データローディング期間（Ｔ
ｄｌ）あるいはパリティ発生期間（Ｔｐｇ）において、
データはカラムゲート１２０を通じて直接ページバッフ
ァ９００（メモリページバッファ及びパリティページバ
ッファ）に伝送されるようになっている。
【００２０】図５は、誤り訂正時に行われる読出し過程
を説明するための回路図である。誤り訂正デコーダ２３
０、補正器２２０、センスアンプデコーダ２４０、及び
データ出力バッファ２５０の回路の実施例が示されてい
る。また、図６にパリティ発生回路２００の実施例が示
されている。排他的論理和ゲートで構成され、各パリテ
ィビットＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６を発生す
る論理回路２０１、…、２０６の入力は、パリティセル
アレイ１０５、１０６から読み出される６ビットのパリ
ティデータとメモリアレイ１００の任意に選択されたメ
モリセルアレイ１０１〜１１１から読み出されてくる３
２ビット（４バイト）のメモリデータとから構成されて
いる。６ビットのパリティデータは図３及び図５に図示
のように、パリティ選択器３００及び誤り訂正デコーダ
２３０に供給される。
を説明するための回路図である。誤り訂正デコーダ２３
０、補正器２２０、センスアンプデコーダ２４０、及び
データ出力バッファ２５０の回路の実施例が示されてい
る。また、図６にパリティ発生回路２００の実施例が示
されている。排他的論理和ゲートで構成され、各パリテ
ィビットＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６を発生す
る論理回路２０１、…、２０６の入力は、パリティセル
アレイ１０５、１０６から読み出される６ビットのパリ
ティデータとメモリアレイ１００の任意に選択されたメ
モリセルアレイ１０１〜１１１から読み出されてくる３
２ビット（４バイト）のメモリデータとから構成されて
いる。６ビットのパリティデータは図３及び図５に図示
のように、パリティ選択器３００及び誤り訂正デコーダ
２３０に供給される。
【００２１】図４のタイミング図を参照して本発明によ
る誤り訂正動作時のランダム書込み過程について説明す
る。以下の説明は、４バイト単位の場合を例にあげて、
如何にデータが同時に読出し／書込みされながら誤り訂
正動作が行われるかに対して詳細に説明する。
る誤り訂正動作時のランダム書込み過程について説明す
る。以下の説明は、４バイト単位の場合を例にあげて、
如何にデータが同時に読出し／書込みされながら誤り訂
正動作が行われるかに対して詳細に説明する。
【００２２】まず、データローディング期間（Ｔｄｌ）
において、データ入力バッファ２８０を通じて入力され
た入力データは、入力データ選択器２７０によって１バ
イトずつ選択され、最終的に第１カラムデコーダ１６０
によって入力アドレスに相当するページバッファ９００
にローディングされる。このとき、ビット線分離信号Ｙ
ＳＬは論理“ロウ”となり、分離手段６００によってビ
ット線ＢＬとページバッファ９００は電気的に分離され
る。１２８回のアドレス伝送に応答して１２８バイトの
入力データがランダムに各メモリページバッファにロー
ディングされる（１回のアドレス伝送で１バイトの入力
データが入る）。このとき、入力データはカラムゲート
１２０を経てメモリページバッファに直接伝送される。
１ページに相当する入力データ（１２８バイト）がすべ
てメモリページバッファにローディングされると、パリ
ティ発生期間（Ｔｐｇ）になる。
において、データ入力バッファ２８０を通じて入力され
た入力データは、入力データ選択器２７０によって１バ
イトずつ選択され、最終的に第１カラムデコーダ１６０
によって入力アドレスに相当するページバッファ９００
にローディングされる。このとき、ビット線分離信号Ｙ
ＳＬは論理“ロウ”となり、分離手段６００によってビ
ット線ＢＬとページバッファ９００は電気的に分離され
る。１２８回のアドレス伝送に応答して１２８バイトの
入力データがランダムに各メモリページバッファにロー
ディングされる（１回のアドレス伝送で１バイトの入力
データが入る）。このとき、入力データはカラムゲート
１２０を経てメモリページバッファに直接伝送される。
１ページに相当する入力データ（１２８バイト）がすべ
てメモリページバッファにローディングされると、パリ
ティ発生期間（Ｔｐｇ）になる。
【００２３】パリティ発生期間（Ｔｐｇ）は、図３のパ
リティ選択器３００のインバータに印加されるパリティ
エネーブル信号バーＬＤが論理“ロウ”に遷移されるこ
とによって開始される。この期間において、内部カラム
アドレス発生回路１７０が自動的に１ページの３２組に
相当する内部カラムアドレスを発生する。この内部カラ
ムアドレスに応答して第１カラムデコーダ１６０を駆動
させる信号バーＹＤが論理“ハイ”となることにより、
カラムゲート１２０を介して一組（４バイト）のメモリ
データがページセンスアンプ５００により読み出され
る。メモリページバッファに貯蔵されたメモリデータが
ページセンスアンプ５００によって読み出されるために
は、ビット線選択信号ＳＢＬが論理“ハイ”でなければ
ならないのは当然である。そして、このときワード線は
動作に何等影響を及ぼさない。ページセンスアンプ５０
０から読み出された一組（４バイト）のメモリデータは
パリティ発生回路２００に入力され、入力された一組の
メモリデータに相当する６ビットの書込み用パリティデ
ータが発生される。この６ビットのパリティデータが相
当するアドレスによりパリティページバッファにローデ
ィングされる。このように、メモリセルアレイのメモリ
ページバッファにローディングされた一組のメモリデー
タを読み出してパリティページバッファにパリティデー
タをローディングするまでの過程を３２回反復すること
によって、３２組−１２８バイトのデータ容量をもつ１
ページに対するパリティ発生期間が完了する。そして、
メモリデータとこれに相当するパリティデータが各々メ
モリページバッファとパリティページバッファに一時貯
蔵される。
リティ選択器３００のインバータに印加されるパリティ
エネーブル信号バーＬＤが論理“ロウ”に遷移されるこ
とによって開始される。この期間において、内部カラム
アドレス発生回路１７０が自動的に１ページの３２組に
相当する内部カラムアドレスを発生する。この内部カラ
ムアドレスに応答して第１カラムデコーダ１６０を駆動
させる信号バーＹＤが論理“ハイ”となることにより、
カラムゲート１２０を介して一組（４バイト）のメモリ
データがページセンスアンプ５００により読み出され
る。メモリページバッファに貯蔵されたメモリデータが
ページセンスアンプ５００によって読み出されるために
は、ビット線選択信号ＳＢＬが論理“ハイ”でなければ
ならないのは当然である。そして、このときワード線は
動作に何等影響を及ぼさない。ページセンスアンプ５０
０から読み出された一組（４バイト）のメモリデータは
パリティ発生回路２００に入力され、入力された一組の
メモリデータに相当する６ビットの書込み用パリティデ
ータが発生される。この６ビットのパリティデータが相
当するアドレスによりパリティページバッファにローデ
ィングされる。このように、メモリセルアレイのメモリ
ページバッファにローディングされた一組のメモリデー
タを読み出してパリティページバッファにパリティデー
タをローディングするまでの過程を３２回反復すること
によって、３２組−１２８バイトのデータ容量をもつ１
ページに対するパリティ発生期間が完了する。そして、
メモリデータとこれに相当するパリティデータが各々メ
モリページバッファとパリティページバッファに一時貯
蔵される。
【００２４】その次に、プログラム期間（Ｔｐｇｍ）に
おいては、ビット線分離信号ＹＳＬが論理“ハイ”とな
って分離手段６００のＮＭＯＳトランジスタが導通し、
ビット線とページバッファ９００とが接続され、通常の
プログラム方式と同様にページバッファ９００に一時貯
蔵されているメモリデータとパリティデータとが各々メ
モリセルアレイとパリティセルアレイの選択されたセル
に同時に書き込まれる。すなわち、１Ｋビット（１２８
バイト）のメモリデータと１９２ビットのパリティデー
タとが同時に書込みされる。
おいては、ビット線分離信号ＹＳＬが論理“ハイ”とな
って分離手段６００のＮＭＯＳトランジスタが導通し、
ビット線とページバッファ９００とが接続され、通常の
プログラム方式と同様にページバッファ９００に一時貯
蔵されているメモリデータとパリティデータとが各々メ
モリセルアレイとパリティセルアレイの選択されたセル
に同時に書き込まれる。すなわち、１Ｋビット（１２８
バイト）のメモリデータと１９２ビットのパリティデー
タとが同時に書込みされる。
【００２５】
【発明の効果】以上述べてきたように本発明は、入力デ
ータをローディングする場合、あるいはローディングさ
れたメモリデータを利用してパリティデータを発生して
ランダムに書込みを行う場合に、メモリデータ及びパリ
ティデータがページバッファへ、又はページバッファか
らビット線を介さずに伝送されるようになっているの
で、ビット線やビット線に接続されたメモリセルの欠陥
による間違ったデータの発生が抑制でき、誤り訂正動作
に悪影響を及ぼす心配がない。その結果、誤り訂正動作
に対する信頼性が一段と高められるという優れた効果が
ある。
ータをローディングする場合、あるいはローディングさ
れたメモリデータを利用してパリティデータを発生して
ランダムに書込みを行う場合に、メモリデータ及びパリ
ティデータがページバッファへ、又はページバッファか
らビット線を介さずに伝送されるようになっているの
で、ビット線やビット線に接続されたメモリセルの欠陥
による間違ったデータの発生が抑制でき、誤り訂正動作
に悪影響を及ぼす心配がない。その結果、誤り訂正動作
に対する信頼性が一段と高められるという優れた効果が
ある。
【図１】本発明による誤り訂正回路を備えたＥＥＰＲＯ
Ｍの実施例を示すブロック図。
Ｍの実施例を示すブロック図。
【図２】本発明による誤り訂正回路を備えたＥＥＰＲＯ
Ｍの実施例のメモリアレイの構成を示すブロック図。
Ｍの実施例のメモリアレイの構成を示すブロック図。
【図３】本発明による誤り訂正回路を備えたＥＥＰＲＯ
Ｍの実施例の一部回路図。
Ｍの実施例の一部回路図。
【図４】図３の回路の書込み動作時のタイミング図。
【図５】本発明による誤り訂正回路を備えたＥＥＰＲＯ
Ｍの実施例の一部回路図。
Ｍの実施例の一部回路図。
【図６】図１のパリティ発生回路の回路図。
【図７】誤り訂正回路を有するＥＥＰＲＯＭの従来例を
示すブロック図。
示すブロック図。
１００ メモリアレイ １２０ カラムゲート ６００ 分離手段 ９００ ページバッファ
Claims (2)
- 【請求項１】 多数のビット線と、該ビット線に接続さ
れた多数のメモリセル及びパリティセルを有するメモリ
アレイと、カラムゲートとを有し、データを相当するペ
ージバッファにローディングし、該データの複数バイト
単位に対応させて複数のビットで構成されたパリティデ
ータを発生し、該パリティデータをページバッファにラ
ンダムに貯蔵する誤り訂正回路を備えた不揮発性メモリ
装置において、 ページバッファは、ビット線とカラムゲートとの間に設
けられていることを特徴とする不揮発性メモリ装置。 - 【請求項２】 ページバッファとビット線との間に、ペ
ージバッファとビット線との間の接続を制御する分離手
段が設けられている請求項１記載の不揮発性メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920005284A KR950003013B1 (ko) | 1992-03-30 | 1992-03-30 | 틀림정정회로를 가지는 이이피롬 |
| KR1992P5284 | 1992-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298895A true JPH05298895A (ja) | 1993-11-12 |
| JP2525112B2 JP2525112B2 (ja) | 1996-08-14 |
Family
ID=19331104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013896A Expired - Fee Related JP2525112B2 (ja) | 1992-03-30 | 1993-01-29 | 誤り訂正回路を備えた不揮発性メモリ装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5448578A (ja) |
| JP (1) | JP2525112B2 (ja) |
| KR (1) | KR950003013B1 (ja) |
| CN (1) | CN1035698C (ja) |
| DE (1) | DE4242810C2 (ja) |
| FR (1) | FR2689295B1 (ja) |
| GB (1) | GB2265738B (ja) |
| IT (1) | IT1256497B (ja) |
| TW (1) | TW272286B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851081B2 (en) | 2000-07-27 | 2005-02-01 | Nec Electronics Corporation | Semiconductor memory device having ECC type error recovery circuit |
| JP2006286167A (ja) * | 2005-03-30 | 2006-10-19 | Hynix Semiconductor Inc | 向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法 |
| JP2008090978A (ja) * | 2006-10-04 | 2008-04-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7509566B2 (en) | 1999-06-28 | 2009-03-24 | Kabushiki Kaisha Toshiba | Flash memory |
| JP2010231887A (ja) * | 2010-07-20 | 2010-10-14 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2013033591A (ja) * | 2006-12-27 | 2013-02-14 | Sk Hynix Inc | 不揮発性メモリ素子とその自己補償方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08203278A (ja) * | 1995-01-25 | 1996-08-09 | Sony Corp | 半導体メモリ |
| EP0766174B1 (en) * | 1995-09-29 | 2002-05-22 | STMicroelectronics S.r.l. | Memory device having improved yield and reliability |
| EP0797147B1 (en) * | 1996-03-21 | 2002-07-03 | STMicroelectronics S.r.l. | Method for recovering failed memory devices |
| FR2748134B1 (fr) * | 1996-04-30 | 1998-06-26 | Bull Cp8 | Procede et dispositif permettant a un programme fige de pouvoir evoluer |
| US6041423A (en) * | 1996-11-08 | 2000-03-21 | Oracle Corporation | Method and apparatus for using undo/redo logging to perform asynchronous updates of parity and data pages in a redundant array data storage environment |
| KR100247064B1 (ko) * | 1997-04-10 | 2000-03-15 | 윤종용 | 콤팩트디스크-롬 드라이브의 디코딩장치에서 에러정정을 위한 메모리 리드회로 |
| US5956743A (en) * | 1997-08-25 | 1999-09-21 | Bit Microsystems, Inc. | Transparent management at host interface of flash-memory overhead-bytes using flash-specific DMA having programmable processor-interrupt of high-level operations |
| KR100266748B1 (ko) | 1997-12-31 | 2000-10-02 | 윤종용 | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 |
| FR2809222A1 (fr) * | 2000-05-17 | 2001-11-23 | St Microelectronics Sa | Memoire eeprom comprenant un systeme de correction d'erreur |
| US7042770B2 (en) * | 2001-07-23 | 2006-05-09 | Samsung Electronics Co., Ltd. | Memory devices with page buffer having dual registers and method of using the same |
| KR100543447B1 (ko) * | 2003-04-03 | 2006-01-23 | 삼성전자주식회사 | 에러정정기능을 가진 플래쉬메모리장치 |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US20060010339A1 (en) | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US6965537B1 (en) * | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
| JP2008059711A (ja) * | 2006-09-01 | 2008-03-13 | Toshiba Corp | 半導体記憶装置 |
| US7836386B2 (en) * | 2006-09-27 | 2010-11-16 | Qimonda Ag | Phase shift adjusting method and circuit |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| KR100888482B1 (ko) | 2007-05-11 | 2009-03-12 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 쓰기 방법 |
| KR101678404B1 (ko) * | 2010-02-25 | 2016-11-23 | 삼성전자주식회사 | 사전 확률 정보를 사용하는 메모리 시스템 및 그것의 데이터 처리 방법 |
| US9047953B2 (en) * | 2013-08-22 | 2015-06-02 | Macronix International Co., Ltd. | Memory device structure with page buffers in a page-buffer level separate from the array level |
| US9484113B2 (en) * | 2014-04-15 | 2016-11-01 | Advanced Micro Devices, Inc. | Error-correction coding for hot-swapping semiconductor devices |
| KR20160125745A (ko) * | 2015-04-22 | 2016-11-01 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3668632A (en) * | 1969-02-13 | 1972-06-06 | Ibm | Fast decode character error detection and correction system |
| US4410988A (en) * | 1978-08-04 | 1983-10-18 | Honeywell Information Systems Inc. | Out of cycle error correction apparatus |
| US4692923A (en) * | 1984-09-28 | 1987-09-08 | Ncr Corporation | Fault tolerant memory |
| JPS6221357A (ja) * | 1985-07-22 | 1987-01-29 | Toshiba Corp | メモリシステム |
| US4672613A (en) * | 1985-11-01 | 1987-06-09 | Cipher Data Products, Inc. | System for transferring digital data between a host device and a recording medium |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH024813A (ja) * | 1988-06-24 | 1990-01-09 | Hitachi Ltd | 重合性組成物 |
| US4996690A (en) * | 1988-08-26 | 1991-02-26 | Stac Electronics | Write operation with gating capability |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
| US5274647A (en) * | 1989-02-13 | 1993-12-28 | Kabushiki Kaisha Toshiba | Elastic buffer with error detection using a hamming distance circuit |
| JPH07114077B2 (ja) * | 1989-06-01 | 1995-12-06 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH0318832A (ja) * | 1989-06-15 | 1991-01-28 | Ricoh Co Ltd | 有機膜形成方法 |
-
1992
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- 1993-03-30 US US08/038,095 patent/US5448578A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7509566B2 (en) | 1999-06-28 | 2009-03-24 | Kabushiki Kaisha Toshiba | Flash memory |
| US8365025B2 (en) | 1999-06-28 | 2013-01-29 | Kabushiki Kaisha Toshiba | Flash memory |
| US9053043B2 (en) | 1999-06-28 | 2015-06-09 | Kabushiki Kaisha Toshiba | Method of error correction of a memory |
| US6851081B2 (en) | 2000-07-27 | 2005-02-01 | Nec Electronics Corporation | Semiconductor memory device having ECC type error recovery circuit |
| JP2006286167A (ja) * | 2005-03-30 | 2006-10-19 | Hynix Semiconductor Inc | 向上した動作性能を有するフラッシュメモリ装置のページバッファ回路とその読み出し及びプログラム動作制御方法 |
| JP2008090978A (ja) * | 2006-10-04 | 2008-04-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013033591A (ja) * | 2006-12-27 | 2013-02-14 | Sk Hynix Inc | 不揮発性メモリ素子とその自己補償方法 |
| JP2010231887A (ja) * | 2010-07-20 | 2010-10-14 | Toshiba Corp | 不揮発性半導体メモリ |
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