JPH02116084A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH02116084A
JPH02116084A JP63270028A JP27002888A JPH02116084A JP H02116084 A JPH02116084 A JP H02116084A JP 63270028 A JP63270028 A JP 63270028A JP 27002888 A JP27002888 A JP 27002888A JP H02116084 A JPH02116084 A JP H02116084A
Authority
JP
Japan
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input
memory cell
output
fuse
cell array
Prior art date
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Pending
Application number
JP63270028A
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English (en)
Inventor
Yasushi Kato
加藤　康史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に複数入出力端子を
有する半導体記憶装置に関する。
［従来の技術］ 近年、半導体記憶装置の多様化により、その入出力端子
数も８ビット出力、１６ビツト出力等様々な形態がとら
れているが従来この種の半導体記憶装置は第３図に示す
ように記憶容量が同一のものであっても、その入出力端
子数の違いにより別種の製品として回路設計、マスク設
計等をそれぞれの品種別に行っていた。
［発明が解決しようとする問題点］ 上述した従来の半導体記憶装置では、あらかじめ入出力
端子数を固定した１品種としての機能しか考慮されてお
らず、例えば８ビツト出力記憶装置と１６ビツト出力記
憶装置では、その回路設計からマスク工程に至るまで独
立して行われるので、その開発に要する費用２時間が品
種数分必要となるという欠点を有していた。
Ｃ発明の従来技術に対する相違点コ 上述した従来の半導体記憶装置の回路構造に対し、本発
明は回路動作を変更させるためのヒユーズを有し、該ヒ
ユーズの切断、非切断によりデータ入出力端子数を変更
することが可能である。
［問題点を解決するための手段］ 本発明の要旨はメモリセルアレイと、該メモリセルアレ
イに対するデータの入出力を制御する複数のデータ入出
力回路と、複数の入出力端子とを備えた半導体記憶装置
において、該複数の入出力端子のうち使用する入出力端
子数を記憶する不揮発性記憶部と、該不揮発性記憶部で
指定される入出力端子を固定的に活性化し上記メモリセ
ルアレイから同時に出力されるデータ数を変更する切換
部とを有することである。なおデータ人出力端子用パッ
ドはあらかじめ入出力端子数の多い製品に合わせて用意
しておき、入出力端子数の少ない製品を作る場合にも、
ボンディング配線時に使用バットのみ選択、配線するよ
うにするので支障はない。
［実施例コ 次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の回路構成図である。説明
の簡略化のため２ビツト出力形式（Ｉｌｏｌ、ｌ１０２
）のものを例にとって説明する。
第１図の回路構成に従えばヒユーズ（Ｆｌ）を切断した
場合と切断しない場合とで（１）Ｉｌｏｌのみでメモリ
セルアレイ（１１４）と（１１５）双方の情報を読出し
あるいは書込可能な状態と（２）に１１０１．ｌ１０２
双方でそれぞれメモリセルアレイ（１１４）と（１１５
）の情報を読み出しあるいは書込可能な状態を作り出す
ことができる。ヒユーズを切断した場合ヒユーズ判定回
路（１１６）の出力信号Ｓ１が高レベル（Ｈ）にヒユー
ズを切断しない場合ヒユーズ判定回路（１１６）の出力
信号Ｓ１が低レベル（Ｌ）になり、読出時、書込時の論
理値表をそれぞれ表−１２表−２に示す。ヒユーズを切
断せずに使用する場合読出時Ｔ１０１＝Ｓ４．ｌ１０２
＝５５、書込時５２＝１１０１，５３＝Ｉ１０２となり
２ビツト出力が実現できる。またこのように２ビツト出
力として用いる場合にはＡＸ＋１用のパッドに対し、組
立時にボンディング配線をしない。
ヒユーズを切断して使用する場合、読出時ＡＸ＋１＝Ｌ
でｌ１０１＝Ｓ４．ＡＸ＋１＝ＨてＩ’０１＝Ｓ５、書
込時ＡＸ＋１＝Ｌで１１０１＝５２、ＡＸ＋１＝Ｈで１
１０１＝５３となりｌ１０１の１ビツトの入出力にてア
ドレス入力ＡＸ＋１のＨ，Ｌによりメモリセルアレイ１
．２（１１４）（１１５）の情報を読み書きできること
になる。
また、この様に１ビツト出力として用いる場合にはｌ１
０２用のパッドに対して、組立時にボンディング配線を
しない。
第２図は本発明の第２実施例の回路構成を示している回
路動作を変更するためのヒユーズの代用としてＰＲＯＭ
セルを用いている。ＰＲＯＭセルに何も書き込んでない
ときをヒユーズの切れていない状態、ＰＲＯＭセルに書
込みがなされ該ＰＲＯＭセルのしきい値電位の上がった
状態をヒユーズの切れている状態と見立てて使用する。
また、ＰＲＯＭセルは電気的な書込みが可能であるので
組立後に回路動作の変更が可能となり、このことは外観
上見分けのつかない２製品（ヒユーズ切換による２製品
のこと）の管理において、組立投入の際どちらの製品で
あるかの注意を払わなくて良いという利点がある。また
このヒユーズの代用として用いるＰＲＯＭセルを紫外線
消去型ＰＲＯＭ上で用いる場合には該ＰＲＯＭセルをア
ルミ等の金属で覆う構造で造れば、紫外線に当てても消
えないため、半永久的にヒユーズとして働くので問題な
い。
［発明の効果コ 以上説明したように本発明はヒユーズの切断により回路
動作を変更させることにより１品種で異なった２種類以
上の製品の動作を実現することができ、２品種以上の製
品が１品種の開発費用、開発時間で実現できるという効
果がある。
（以下、余白） 表−１ （読出し時） １０１、　１０２．　２０１゜ ２０２．３０１，３０２・・・・・人力バッファ、１０
３、　１０４．　２０３゜ ２０４．３０３，３０４・・・・φ出力バッファ、表−
２ （書込み時） １０５、　１０６．　２０５゜ ２０６．３０５，３０６・・・・・書込み回路、１０７
、　１０８．　２０７゜ ２０８．３０７，３０８・・・・・センスアンプ、１０
９．２０９，３０９・・・アドレスバッファ、１１０．
２１０，３１０・・・・・Ｙデコーダー１１１、　１１
２．　２１１゜ ２１２．３１１．３１２・・・・・Ｙセレクター１３゜ ２１３゜ ３１３　・　・ ・Ｘデコーダー １１４、　１１５．　２１４゜ ２１５．３１４．３１５・・・メモリセルアレイ、１１
６．２１６．　　・・・・・・ヒユーズ判定回路、Ｔ１
〜ＴＩ２・・・・◆Ｎｃｈエンハンスメントトランジス
タ、 Ｎｌ、Ｎ２．Ｎ４．Ｎ５・・ψφ争インバーターＮ３．
Ｎ６・・・・・・・・２人力ＮＡＮＤ回路、Ｆｌ・・・
・・・・・・・ヒユーズ、 Ｆ２・・・・・・・・・・・ＰＲＯＭセル。
特許出願人　　日本電気株式会社

Claims (1)

    【特許請求の範囲】
  1. メモリセルアレイと、該メモリセルアレイに対するデー
    タの入出力を制御する複数のデータ入出力回路と、複数
    の入出力端子とを備えた半導体記憶装置において、該複
    数の入出力端子のうち使用する入出力端子数を記憶する
    不揮発性記憶部と、該不揮発性記憶部で指定される入出
    力端子を固定的に活性化し上記メモリセルアレイから同
    時に出力されるデータ数を変更する切換部とを有するこ
    とを特徴とする半導体記憶装置。
JP63270028A 1988-10-25 1988-10-25 半導体記憶装置 Pending JPH02116084A (ja)

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