KR0164818B1 - 옵션가능한 블럭라이트용 반도체 메모리장치 - Google Patents
옵션가능한 블럭라이트용 반도체 메모리장치 Download PDFInfo
- Publication number
- KR0164818B1 KR0164818B1 KR1019950015387A KR19950015387A KR0164818B1 KR 0164818 B1 KR0164818 B1 KR 0164818B1 KR 1019950015387 A KR1019950015387 A KR 1019950015387A KR 19950015387 A KR19950015387 A KR 19950015387A KR 0164818 B1 KR0164818 B1 KR 0164818B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory device
- bits
- block
- semiconductor memory
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2229/00—Indexing scheme relating to checking stores for correct operation, subsequent repair or testing stores during standby or offline operation
- G11C2229/70—Indexing scheme relating to G11C29/70, for implementation aspects of redundancy repair
- G11C2229/76—Storage technology used for the repair
- G11C2229/763—E-fuses, e.g. electric fuses or antifuses, floating gate transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2229/00—Indexing scheme relating to checking stores for correct operation, subsequent repair or testing stores during standby or offline operation
- G11C2229/70—Indexing scheme relating to G11C29/70, for implementation aspects of redundancy repair
- G11C2229/76—Storage technology used for the repair
- G11C2229/766—Laser fuses
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리장치의 블럭라이트기능에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래에는 4비트 혹은 8비트를 블럭라이트하기 위한 메모리장치가 독립적으로 사용되었으나 하나의 메모리장치를 구현하기 위해서는 각각 다른 생산장비 및 각기 다른 생산공정이 필요로 하였다. 따라서 본 발명은 하나의 공정에 의하여 동일 칩내에 상기 4비트 혹은 8비트의 메모리셀을 블럭라이트동작이 수행가능한 반도체 메모리장치의 개발이 요구되고 있다.
3. 발명의 해결 방법의 요지 :
상기의 과제를 해결하기 위하여 본 발명에서는 디코더내에 소정갯수의 휴즈를 삽입하여 사용함으로써 옵션가능한 블럭라이트용 반도체 메모리장치가 구현된다.
4. 발명의 중요한 용도 :
상기 옵션가능한 블럭라이트용 반도체 메모리 장치가 제공됨으로써 사용자의 요구에 유동적으로 대응하는 반도체 메모리장치 및 제작경비를 줄이는 반도체 메모리 장치가 구현된다.
Description
제1도는 8비트 블럭라이트를 실행하기 위한 종래의 반도체 메모리장치를 보여주는 개념도.
제2도는 4비트 블럭라이트를 실행하기 위한 종래의 반도체 메모리장치를 보여주는 개념도.
제3도는 본 발명의 실시예에 따른 옵션가능한 블럭라이트용 반도체 메모리 장치의 사용상태를 보여주는 블럭도.
제4도는 상기 제3도에서 8비트단위로 블럭라이트하는 상세회로도.
제5도는 상기 제3도에서 4비트단위로 블럭라이트하는 상세회로도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 그래픽기능을 가지는 반도체 메모리장치의 블럭라이트기능에 관한 것이다.
반도체 메모리장치가 다기능화되어감에 따라 노멀동작외의 특수한 동작을 수행할 수 있는 다기능용 반도체 메모리 장치가 속속 개발되고 있다. 특히, 그래픽기능(graphic function)이 추가되어 영상정보를 액세스하는 비디오램(video RAM)과 같은 메모리장치에서는 많은 데이타정보를 신속하게 액세스하는 기능이 무엇보다도 중요하다. 그러한 고속액세스에 대한 필요를 충족시키기 위하여 상기 비디오램에 있어서, 인접한 메모리셀에 동일한 데이타를 라이트하는 경우 한번의 라이트사이클동안 동시에 블럭단위로 라이트하는 기능이 추가되어 사용되고 있는데, 이를 블럭라이트(block write)라고 한다.
상기 블럭라이트로 인하여 라이트효율은 상당히 높아지게 된다. 통상 블럭라이트에는 인접한 4비트의 메모리셀에 동일한 데이타를 동시에 라이트하는 경우와 인접한 8비트의 메모리셀에 동일한 데이타를 동시에 라이트하는 경우가 있다. 컬럼 어드레스중 최하위 비트(LSB: least significant bit) 2개를 돈케어(don't care)함으로써 인접한 4비트의 메모리셀에 동일한 데이타를 동시에 라이트하는 것이 가능하고, 상기 컬럼 어드레스중 최하위비트 3개를 돈케어함으로써 인접한 8비트의 메모리셀에 동일한 데이타를 동시에 라이트하는 것이 가능하다. 이러한 블럭라이트동작에 관해서는 당분야에 널리 알려져 있으며 이러한 블럭라이트기능은 비디오램의 특수한 기능중의 하나이다. 또한 상기 블럭라이트에 대한 사항은 여러 논문들과 학술지 및 국내외에 특허출원된 명세서를 통하여 널리 알려져 있다.
제1도는 8비트 블럭라이트를 실행하기 위한 종래의 반도체 메모리장치를 보여주는 개념도이고, 제2도는 4비트 블럭라이트를 실행하기 위한 종래의 반도체 메모리장치를 보여주는 개념도이다.
8비트의 메모리셀을 블럭라이트하기 위하여 제1도에서는 최하위비트 3개가 돈케어되고, 4비트의 메모리셀을 블럭라이트하기 위하여 제2도에서는 최하위비트 2개가 돈케어된다. 즉, 제1도에서는 제1디코더(12)로 입력되는 컬럼 어드레스 CA0∼CA2가 돈케어되고, 제2도에서는 제1디코더(12)로 입력되는 컬럼 어드레스 CA0, CA1이 돈케어된다. 상술한 바와 같이 4비트 혹은 8비트의 메모리셀이 지정되고 상기 지정된 칼럼상에 형성되는 컬럼선택게이트들이 도통되면, 도시되지 아니한 통상의 입력버퍼로부터 전달되는 입력데이타들은 입력드라이버들을 경유하여 상기 지정된 메모리셀에 블럭 단위로 저장된다.
하기의 표 1은 상기 제1도와 제2도로 도시한 회로도에서 블럭라이트 기능에l 대한 참조표이다.
상기 표 1과 같이 1경우는 8비트의 메모리셀을 블럭라이트하기 위하여 최하위비트 3개가 돈케어되며 2경우와 3경우는 4비트의 메모리 셀을 블럭라이트하기 위하여 최하위비트 2개가 돈케어된다. 상기 2경우와 3경우처럼 컬럼 어드레스 CA2를 다르게 됨으로써 서로 다른 블럭을 선택할 수 있게 된다.
그런데 상기 제1도 및 제2도와 같이 블럭라이트를 수행하기 위한 종래기술에 따른 회로도에서는 4비트의 메모리셀을 블럭라이트하거나 혹은 8비트의 메모리 셀을 블럭라이트하기 위한 기능이 제품출하당시에 이미 결정되어 4비트나 8비트 혹은 다른 갯수만큼의 비트가 하나의 블럭이 되는 블럭라이트동작만을 수행하도록 고정되어 있었다. 이렇게 되면 4비트의 메모리셀을 블럭라이트하기 위한 생산라인과 8비트의 메모리셀을 블럭라이트하기 위한 생산라인이 각각 독립적으로 필요하게 된다. 이는 장치산업이라 불리우는 반도체 메모리장치에 있어서 막대한 경비손실을 초래하는 결과를 발생시키게 된다. 또한 4비트의 메모리셀을 블럭라이트하는 메모리 칩을 사용하다가 사용자의 필요에 따라 8비트의 메모리셀을 블럭라이트하는 메모리칩을 사용하고자 하는 때에 사용자의 욕구를 충족시키지 못하게 된다.
따라서 본 발명의 목적은, 동일 칩을 사용하여 4비트 혹은 8비트의 메모리셀을 자유롭게 블럭라이트할 수 있는 반도체 메모리장치를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해서 본 발명에서는, 입력된 컬럼어드레스들을 디코딩하는 소정갯수의 디코더부를 구비하며 블럭라이트 인에이블신호의 입력에 응답하여 제1갯수의 최하위 비트를 돈케어함으로써 블럭단위의 메모리셀에 데이터정보를 저장하는 반도체 메모리장치에 있어서, 상기 디코더부는 제1디코더부로 입력되며 돈케어 되는 제1갯수의 최하위 비트중 하나 또는 상기 제1갯수보다 적은 제2갯수의 최하위비트를 과전류 또는 레이저빔에 의해 절단가능한 휴즈를 사용하여 다른 디코더부로 입력함으로써 돈케어되는 최하위비트의 개수를 가변적으로 조정하여 각각의 상황에 따라 블럭라이트하기 위한 비트수를 다르게 제어할 수 있음을 특징으로 하는 반도체 메모리장치를 제공한다.
이하, 첨부된 도면을 이용하여 본 발명의 바람직한 실시예를 설명하고자 한다. 도면들중 동일한 구성이거나 및 동일 동작을 수행하는 소자들 및 회로들에 대하여는 가능한한 어느 곳에서든지 동일한 참조부호 및 동일 참조 번호를 사용하였다.
제3도는 본 발명에 따른 블럭라이트를 수행하기 위한 개념을 보여주는 블럭도이다.
제3도를 참조하면, 4개의 회로로 나뉘어진 제1∼제4디코더(12∼20)는 유기적으로 한번의 디코딩동작을 수행하여 하나 혹은 블럭단위의 비트를 지정하는 기본디코더단위가 된다. 블럭라이트 인에이블신호 BW와 컬럼 어드레스들 CA0, CA1은 도전성라인들을 통하여 제1디코더(12)와 접속된다. 컬럼 어드레스들 CA2∼CA6들은 분기되어 블럭라이트시의 비트단위가 바뀜에 따라 각기 다른 디코더들로 입력되도록 접속된다. 즉, 8비트의 메모리셀을 블럭라이트하기 위해서 컬럼 어드레스 CA2는 제1디코더(12)에 접속되고, 컬럼 어드레스 CA3, CA4는 제2디코더(14)에 접속되고, 컬럼 어드레스 CA5, CA6는 제3디코더(16)에 접속되며 컬럼 어드레스 CA7은 컬럼 어드레스 CA7U와 CA7L로 분기되어 제4A디코더(18) 및 제4B디코더(20)에 각각 접속된다. 컬럼 어드레스 CA2∼CA7U가 전달되는 라인상에는 휴즈들이 하나씩 형성된다.
한편, 4비트의 메모리셀을 블럭라이트하기 위해서는 컬럼 어드레스 CA2는 CA3의 휴즈(24)의 출력단에, CA3는 CA4의 휴즈(26)의 출력단에, CA4는 CA5의 휴즈(28)의 출력단에, CA5는 CA6의 휴즈(30)의 출력단에, CA6는 CA7U의 휴즈(32)의 출력단에 각각 접속된다. 상기 컬럼 어드레스 CA2의 휴즈(22)의 출력단에는 일단이 전원전압 VCC가 접속된 휴즈(34)의 타단이 접속된다. CA3의 휴즈출력단과 CA2와, CA4의 휴즈출력단과 CA3와, CA5의 휴즈출력단과 CA4와, CA6의 휴즈출력단과 CA5와, CA7U의 휴즈출력단과 CA6와를 연결하는 각각의 라인상에는 각기 다른 휴즈들(36∼44)이 형성된다.
인접하는 8비트의 메모리셀을 블럭라이트하는 경우, 블럭라이트 인에이블신호 BW가 입력되면서 휴즈들(34∼44)은 절단된 상태이고, 휴즈들(22∼32)은 절단되지 않게 되어 컬럼 어드레스 CA0, CA1, CA2가 돈케어되므로 상기 인접하는 8비트의 메모리셀을 블럭라이트하는 동작이 수행된다. 이와는 달리 인접하는 4비트의 메모리셀을 블럭라이트하는 경우에는, 블럭 라이트 인에이블신호 BW가 입력되면서 상기 휴즈들(34∼44)은 절단되지 않은 상태이고, 상기 휴즈들(22∼32)은 절단되어 칼럼어드레스 CA0, CA1이 돈케어되므로 인접하는 4비트의 메모리셀을 블럭라이트하는 동작이 수행된다.
제4도를 구성하는 제4a도에서 제4d도는 8비트의 메모리셀을 블럭라이트하기 위한 상기 제3도의 제1디코더(12)에서 제4디코더(18, 20)까지의 회로 구성을 나타내는 상세회로도이며, 제5도를 구성하는 제5a도에서 제5d도는 4비트의 메모리셀을 블럭라이트하기 위한 상기 제3도의 제1디코더(12)에서 제4디코더(18, 20)까지의 회로구성을 나타내는 상세회로도이다.
제4도 및 제5도의 회로구성은 공지된 디코더의 구성과 다를 바 없으며 각각의 디코더들이 입력어드레스들을 디코딩하게 되는 과정 또한 당분야에 널리 알려져 있으며, 본 발명의 핵심 또한 컬럼 디코더의 디코딩 동작에 관한 것은 아니다. 그러한 사유로 도면만을 첨부하고 상세한 구성 및 동작에 대해서는 언급을 하지 않기로 하겠다.
다만, 제4도를 구성하는 제4a도와 제5도를 구성하는 제5a도에서 컬럼 어드레스 CA2가 선택적으로 제1디코더(12) 및 제2디코더(14)로 입력됨을 알 수 있다. 결국 휴즈를 사용하여 상기 디코더들로 입력되는 컬럼 어드레스들을 적절히 조정함으로써 4비트 혹은 8비트의 메모리셀을 가변적으로 블럭라이트할 수 있는 반도체 메모리장치가 구현될 수 있게 된다.
상기와 같이 옵션(option)가능한 블럭라이트용 반도체 메모리장치가 제공됨으로써 사용자의 요구에 유동적으로 대응하는 반도체 메모리장치가 구현된다. 즉, 하나의 메모리제품을 출하하는 공정을 통하여 2가지의 요구를 만족하는 반도체 메모리장치가 구현된다. 이러한 본 발명에 따른 반도체 메모리장치가 구현됨으로써 2개의 생산라인에서 제공되던 반도체 칩을 하나의 생산라인에서 제공할 수 있게 되어 경비적인 면에서 엄청난 이득이 발생된다. 실질적으로 반도체 칩 하나를 제조하기 위한 생산라인을 본 발명의 실시예에서는 4비트 혹은 8비트의 블럭라이트를 위한 반도체 메모리장치에 대하여 설명하였으나 본 발명의 기술적 사상으로 인한 반도체 메모리 장치는 상기 비트수에 관계없이 적용할 수 있다는 사실은 당분야에 통상의 지식을 가진 사람에게는 용이하게 생각해 낼 수 있는 사항이다. 또한 상기 휴즈들은 전기적 휴즈(electrical fuse), 레이저빔(laser beam)또는 그 밖의 휴즈를 사용하여도 무방하다.
Claims (4)
- 입력된 컬럼 어드레스들을 디코딩하는 소정갯수의 디코더부를 구비하며 블럭라이트 인에이블신호의 입력에 응답하여 제1갯수의 최하위 비트를 돈케어함으로써 블럭 단위의 메모리셀에 데이터정보를 저장하는 반도체 메모리 장치에 있어서, 상기 디코더부는 제1디코더부로 입력되며 돈케어되는 제1갯수의 최하위비트중 하나 또는 상기 제1갯수보다 적은 제2갯수의 최하위비트를 과전류 또는 레이저빔에 의해 절단가능한 휴즈를 사용하여 다른 디코더부로 입력함으로써 돈케어되는 최하위비트의 개수를 가변적으로 조정하여 각각의 상황에따라 블럭라이트하기 위한 비트수를 다르게 제어할 수 있음을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 돈케어되는 제1갯수의 최하위 비트가 2개 혹은 3개이므로 상기 블럭라이트하기 위한 비트수가 4비트 혹은 8비트임을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 돈케어되는 최하위 비트중 선택적으로 사용되는 최하위 비트는 휴즈의 단속에 의해 선택적으로 사용됨을 특징으로 하는 반도체 메모리장치.
- 블럭라이트 인에이블신호의 입력에 응답하여 제1갯수의 최하위비트를 돈케어함으로써 블럭단위로 메모리셀에 데이타정보를 저장하는 반도체 메모리 장치의 블럭제어방법에 있어서, 상기 돈케어하는 제1갯수의 최하위비트중 어느 한비트 또는 상기 제1갯수보다 작은 제2갯수의 최하위 비트를 선택적으로 사용함으로써 블럭라이트하기 위한 비트의 개수를 조정함을 특징으로 하는 반도체 메모리장치의 블럭제어방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015387A KR0164818B1 (ko) | 1995-06-12 | 1995-06-12 | 옵션가능한 블럭라이트용 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950015387A KR0164818B1 (ko) | 1995-06-12 | 1995-06-12 | 옵션가능한 블럭라이트용 반도체 메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970002641A KR970002641A (ko) | 1997-01-28 |
| KR0164818B1 true KR0164818B1 (ko) | 1999-01-15 |
Family
ID=19416866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950015387A KR0164818B1 (ko) | 1995-06-12 | 1995-06-12 | 옵션가능한 블럭라이트용 반도체 메모리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0164818B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800105B1 (ko) * | 2001-11-30 | 2008-02-01 | 매그나칩 반도체 유한회사 | 임베디드 디램 |
-
1995
- 1995-06-12 KR KR1019950015387A patent/KR0164818B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970002641A (ko) | 1997-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5590071A (en) | Method and apparatus for emulating a high capacity DRAM | |
| US5148396A (en) | Semiconductor integrated circuit memory enabling memory write masking | |
| KR960019715A (ko) | 반도체장치 | |
| US4099253A (en) | Random access memory with bit or byte addressing capability | |
| JP2007012099A (ja) | メモリシステムおよびメモリセルを置換する方法 | |
| KR930020475A (ko) | 반도체 메모리 장치의 로우 리던던시 장치 | |
| US5280451A (en) | Signature circuit for non-volatile memory device | |
| JPS58196671A (ja) | 半導体記憶素子 | |
| EP1632950B1 (en) | Non-volatile memory device with improved initialization readout speed | |
| US5446859A (en) | Register addressing control circuit including a decoder and an index register | |
| KR950009744A (ko) | 반도체 기억 장치 | |
| KR0164818B1 (ko) | 옵션가능한 블럭라이트용 반도체 메모리장치 | |
| KR100605576B1 (ko) | 일정한 데이터 억세스 타이밍을 유지할 수 있는 반도체메모리 장치 | |
| KR100314889B1 (ko) | 개별적으로어드레스가능한유니트가결합된메모리셀을갖춘반도체메모리및반도체메모리작동방법 | |
| JPH0279294A (ja) | データ長変更可能メモリ | |
| JPH0259560B2 (ko) | ||
| JPH03126143A (ja) | 中央処理装置の周辺回路 | |
| KR100280391B1 (ko) | 소수의 셀을 갖는 롬 구조 | |
| KR20000020259A (ko) | 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치 | |
| KR100188123B1 (ko) | 입출력 데이타의 길이 선택이 가능한 스태틱 램 장치 | |
| KR910006792B1 (ko) | 다이랙트 메모리 억세스 컨트롤러의 억세스 메모리 확장회로 | |
| KR100388207B1 (ko) | 플래시 메모리 컨트롤러 | |
| KR850000710B1 (ko) | 일정번지수 영역을 공통으로 사용하는 다수 메모리뱅크 시스템 | |
| KR970073332A (ko) | 레이아웃의 면적을 줄인 반도체 메모리 장치 | |
| JP2008165917A (ja) | 半導体装置およびその制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050802 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |