KR20000020259A - 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치 - Google Patents

마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치에는, 어드레스 패드들에 연결된 어드레스 버퍼 회로들과 데이터 패드들에 연결된 데이터 입력 및 출력 버퍼 회로들의 동작 상태를 각각 제어하기 위한 버퍼 제어 회로들이 제공된다. 이는 단일의 베이스 필름이 비트 구조에 따라 분류되는 동일한 반도체 메모리 장치의 제품들에 모두 사용될 수 있게 한다. 그 결과로서, 동일한 반도체 메모리 장치에서 서로 다른 비트 구조를 가지는 제품들 각각에 대응하는 베이스 필름이 개별적으로 제조되어야 하는 종래의 문제점이 해결될 수 있다.

Description

마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체 장치(SEMICONDUCTOR DEVICE PACKAGED BY MICRO BALL GRID ARRAY PACKAGE)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 마이크로 볼 그리드 어레이 (micro Ball Grid Array, 이후 μBGA라 칭함) 패키지 타입의 반도체 장치에 관한 것이다.
최근 몇 년 사이에, 전자 정보 기기가 소형화되고 경량화 되어 왔다. 이를 만족시키기 위해서는, 반도체 장치 (또는 반도체 칩)를 포장하는 패키지가 얇게 그리고 가볍게 제조되는 것이 요구된다. 이와 동시에, 그것의 높은 신뢰성 역시 요구된다. 이러한 추세에 따라, 반도체 장치, 특히 반도체 메모리 장치 (예를 들면, 다이내믹 랜덤 엑세스 메모리 (dynamic random access memory, 이하 DRAM이라 칭함) 장치, 스태틱 랜덤 엑세스 메모리 (static random access memory) 장치, 또는 그런 종류의 다른 것)를 작고 가볍게 만들기 위한 패키지 기술이 계속해서 개발되어 왔다. 그러한 패키지 기술의 일 예가 1996년 7월 16일 U.S. Pat. No. 5,536,909에 "SEMICONDUCTOR CONNECTION COMPONENTS AND METHODS WITH RELEASABLE LEAD SUPPORT"라는 제목으로 게재되었다.
상기 '909에 게재된 패키지 방법은 일반적으로 현재 사용되는 플라스틱 패키지 방법과 다르게 수행된다. 즉, 반도체 장치 (또는 반도체 칩)는 베이스 필름 (substrate base film) (1)에 리드 프레임 (lead flame) (10) 및 출력 단자로서 사용되는 패키지 볼 (12)을 만든 다음에, 상기 베이스 필름 (1)을 포장하고자 하는 반도체 장치 (또는 반도체 칩) 상에 배치하여 상호 접합시키는 일련의 절차를 통해서 포장된다. 상기 '909에서 제시된 베이스 필름 (1)의 일부분을 보여주는 도면이 도 1에 도시되어 있다. 도 1에 도시된 베이스 필름 (1)의 제조 방법은 U.S. Pat. No. 5,536,909에 상세히 게재되어 있고, 그것에 대한 설명은 따라서 생략된다.
그렇게 제조된 베이스 필름 (1)의 리드 프레임들 (12) (플라스틱 패키지의 와이어 (wire)에 상응함)는 반도체 칩 상의 패드들 (데이터의 입출력을 위한 데이터 패드들, 제어 신호들을 받아들이기 위한 제어 패드들, 그리고 어드레스를 받아들이기 위한 어드레스 패드들)에 각각 전기적으로 연결된다. 반도체 칩 상에 형성되는 패드들의 수와 상기 베이스 필름 (1)의 리드 프레임들의 수는 일치한다.
일반적으로, 하나의 반도체 메모리 장치 (또는 반도체 메모리 칩)는 비트 구조 (bit organization) 즉, ×4, ×8, ×16, 또는 ×32에 따라 여러 가지의 제품군들로 분류된다. 동일한 반도체 메모리 장치에 있어서, 서로 다른 비트 구조를 가지는 제품들에 형성된 패드들 (14) (어드레스, 제어 및 데이터 패드들)의 수는 최대 비트 구조 (예를 들면, ×32)에 따라 설계됨은 자명하다. 이와 반대로, 상기 최대 비트 구조와 동일한 반도체 메모리 장치를 이용하여 최대 비트 구조에 비해서 좁은 비트 구조를 갖도록 제품이 설계될 때, 최대 비트 구조에 상응하는 패드들 중 일부는 사용되지 않는다. 이러한 경우, 상기 사용되지 않는 패드들에 대응하는 베이스 필름 (1)의 리드 프레임들 (12)은 본래 그것에 제조되지 않는다. 즉, 동일한 반도체 메모리 장치에서, 서로 다른 비트 구조를 가지는 제품들 각각에 대응하는 베이스 필름 (1)들이 개별적으로 제조되어야 한다는 것이 하나의 문제점이다. 비트 구조에 따라 개별적으로 베이스 필름 (1)을 제조하는 경우, 결국 추가적인 제조 비용의 원인이 되며 재고 관리에 따라 생산성이 저하될 수 있다.
따라서 본 발명의 목적은 단일의 베이스 필름이 다양한 비트 구조를 가지는 제품들에 모두 적용 가능하게 하는 패드 제어 스킴을 가지는 반도체 메모리 장치를 제공하는 것이다.
도 1은 베이스 필름의 일부분을 보여주는 도면;
도 2는 베이스 필름과 반도체 칩의 연결 상태를 보여주는 도면;
도 3은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
도 4는 본 발명의 바람직한 실시예에 따른 도 3의 제 1 버퍼 제어 회로 및 그에 연결된 하나의 어드레스 입력 버퍼 회로를 보여주는 회로도; 그리고
도 5는 본 발명의 바람직한 실시예에 따른 도 3의 제 2 버퍼 제어 회로 및 그에 연결된 하나의 데이터 입력 및 출력 버퍼 회로들을 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 반도체 메모리 장치 102 : 서브 메모리 블록
104 : 행 디코더 회로 106 :열 디코더 회로
108 : 어드레스 입력부 110 : 제어 신호 입력부
112 : 데이터 입/출력부 114, 116 : 버퍼 제어 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 장치는 복수 개의 패드들, 상기 패드들에 각각 연결되며, 대응하는 패드들을 통해서 외부로 데이터를 출력하는 복수 개의 출력 회로들, 그리고 적어도 하나의 출력 회로가 비트 구조에 따라 대응하는 패드에 연결되거나 연결되지 않게 하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 제어 회로는 상기 비트 구조에 따라 연결 상태가 결정되는 퓨즈를 포함한다.
이 실시예에 있어서, 상기 반도체 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장된다.
본 발명의 다른 특징에 의하면, 반도체 메모리 장치는 각각이 데이터를 저장하는 메모리 셀들의 어레이를 포함한다. 게다가, 상기 반도체 메모리 장치에는, 복수 개의 패드들, 상기 패드들에 각각 연결되고, 대응하는 패드들을 통해서 상기 어레이로부터 독출된 데이터를 외부로 출력하는 복수 개의 데이터 출력 버퍼 회로들, 그리고 상기 반도체 메모리 장치의 비트 구조에 따라 적어도 하나의 패드에 연결된 데이터 출력 버퍼 회로가 데이터를 출력하거나 출력하지 않게 하는 버퍼 제어 회로가 제공된다.
이 실시예에 있어서, 상기 패드들에 각각 연결된 복수 개의 데이터 입력 버퍼 회로들을 부가적으로 포함하며, 상기 데이터 입력 버퍼 회로들 각각은 대응하는 패드를 통해서 외부로부터 인가되는 데이터를 받아들이는 것을 특징으로 한다.
이 실시예에 있어서, 상기 적어도 하나의 패드에 연결된 데이터 입력 버퍼 회로는 상기 버퍼 제어 회로의 제어 하에서 데이터를 받아들이거나 받아들이지 않는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 버퍼 제어 회로는, 외부로부터 인가되는 마스터 클럭 신호에 응답해서 펄스 형태의 신호를 발생하는 펄스 발생기와; 전원 전압과 노드 사이에 연결된 퓨즈와; 상기 노드 및 접지 전압 사이에 연결되고 상기 펄스 발생기로부터의 신호에 따라 스위치 온/오프 되는 스위치 및; 상기 노드에 연결된 래치 회로를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 각각이 데이터를 저장하는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에는, 복수 개의 패드들에 각각 연결되는 어드레스 입력 버퍼 회로들이 제공된다. 상기 회로들은 외부로부터 대응하는 패드들을 통해서 공급되는 어드레스 신호들을 각각 받아들인다. 게다가, 상기 장치에는, 그것의 비트 구조에 따라 적어도 하나의 패드에 연결된 어드레스 입력 버퍼 회로가 대응하는 어드레스 신호를 받아들이거나 받아들이지 않게 하는 버퍼 제어 회로가 제공된다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 버퍼 제어 회로는, 외부로부터 인가되는 마스터 클럭 신호에 응답해서 펄스 형태의 신호를 발생하는 펄스 발생기와; 전원 전압과 노드 사이에 연결된 퓨즈와; 상기 노드 및 접지 전압 사이에 연결되고 상기 펄스 발생기로부터의 신호에 따라 스위치 온/오프 되는 스위치 및; 상기 노드에 연결된 래치 회로를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 각각이 데이터를 저장하는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에는, 복수 개의 어드레스 패드들과; 복수 개의 데이터 패드들과; 상기 데이터 패드들에 각각 연결되고, 상기 어레이로부터 독출된 데이터를 대응하는 데이터 패드들을 통해서 외부로 출력하는 복수 개의 데이터 출력 버퍼 회로들과; 상기 반도체 메모리 장치의 비트 구조에 따라 적어도 하나의 데이터 패드에 연결된 데이터 출력 버퍼 회로가 데이터를 출력하거나 출력하지 않게 하는 제 1 버퍼 제어 회로와; 상기 어드레스 패드들에 각각 연결되고, 외부로부터 대응하는 어드레스 패드들을 통해서 공급되는 어드레스 신호들을 각각 받아들이는 어드레스 입력 버퍼 회로들 및; 상기 반도체 메모리 장치의 비트 구조에 따라 적어도 하나의 어드레스 패드에 연결된 어드레스 입력 버퍼 회로가 대응하는 어드레스 신호를 받아들이거나 받아들이지 않게 하는 제 2 버퍼 제어 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 데이터 패드들에 각각 연결된 복수 개의 데이터 입력 버퍼 회로들을 부가적으로 포함하며, 상기 데이터 입력 버퍼 회로들 각각은 대응하는 데이터 패드들을 통해서 외부로부터 인가되는 데이터를 받아들이는 것을 특징으로 한다.
이 실시예에 있어서, 상기 적어도 하나의 데이터 패드에 연결된 데이터 입력 버퍼 회로는 상기 제 1 버퍼 제어 회로의 제어 하에서 데이터를 받아들이거나 받아들이지 않는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장되는 것을 특징으로 한다.
(작용)
이와 같은 장치에 의해서, 단일의 베이스 필름이 비트 구조에 따라 분류되는 동일한 반도체 메모리 장치의 제품군에 모두 사용될 수 있다.
(실시예)
본 발명의 신규한 반도체 메모리 장치 (100)는, 도 3을 참조하면, 어드레스 패드들 (PAD_A1)-(PAD_Ai)에 연결된 어드레스 버퍼 회로들 (ADD1)-(ADDi)과 데이터 패드들 (PAD_D1)-(PAD_Di)에 연결된 데이터 입력 및 출력 버퍼 회로들 (DIN1)-(DINi) 그리고 (DOUT1)-(DOUTi)의 동작 상태를 각각 제어하기 위한 버퍼 제어 회로들 (114) 및 (116)을 포함한다. 이는 단일의 베이스 필름 (1)이 비트 구조에 따라 분류되는 동일한 반도체 메모리 장치의 제품들에 모두 사용될 수 있게 한다. 그 결과로서, 동일한 반도체 메모리 장치에서 서로 다른 비트 구조를 가지는 제품들 각각에 대응하는 베이스 필름 (1)이 개별적으로 제조되어야 하는 종래의 문제점이 해결될 수 있다.
다시 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다. 반도체 메모리 장치 (100)에는, 4 개의 서브 어레이 블록들 (sub array blocks) (102)가 제공되며, 각 서브 메모리 블록 (102)은 2진 데이터를 저장하기 위한 영역들이다. 상기 각 블록 (102)에는, 대응하는 블록 (102)의 행들을 선택하기 위한 행 디코더 회로 (104)가 연결된다. 게다가, 반도체 메모리 장치 (100)의 위쪽에 배열된 상기 서브 메모리 블록들 (102) 사이에 그리고 그것의 아래쪽에 배열된 상기 서브 메모리 블록들 (102) 사이에는, 대응하는 서브 메모리 블록들 (102)의 열들을 선택하기 위한 열 디코더 회로 (106)가 연결된다. 상기 반도체 메모리 장치 (100)의 중앙 부분에는, 어드레스 입력부 (address input section) (108), 제어 신호 입력부 (control signal input section) (110), 그리고 데이터 입/출력부 (data input/output section) (112)이 배열된다.
상기 어드레스 입력부 (108)는 복수 개의 어드레스 패드들 (PAD_A1)-(PAD_Ai) (i는 양의 정수) 및 복수 개의 어드레스 입력 버퍼 회로들 (ADD1)-(ADDi)로 구성되며, 상기 어드레스 패드들 (PAD_A1)-(PAD_Ai)은 상기 어드레스 입력 버퍼 회로들 (ADD1)-(ADDi)에 각각 대응한다. 상기 제어 신호 입력부 (110)는 반도체 메모리 장치 (100)의 동작에 따른 여러 가지의 제어 신호들 (예를 들면, DRAM 장치의 경우, 기입 인에이블 신호, 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 칩 선택 신호, 클럭 인에이블 신호, 클럭 신호 등)을 받아들이며, 도면에는 도시되지 않았지만, 어드레스 입력부 (108)와 마찬가지로 각 제어 패드 (PAD_C1)-(PAD_Ci)에 대응하는 제어 입력 버퍼 회로들이 제공될 것이다. 상기 데이터 입/출력부 (112)에는, 복수 개의 데이터 패드들 (PAD_D1)-(PAD_Di)이 제공된다. 상기 각 데이터 패드 (PAD_D1)-(PAD_Di)에는, 대응하는 데이터 입력 버퍼 회로들 (DIN1)-(DINi) 및 데이터 출력 버퍼 회로들 (DOUT1)-(DOUTi)이 공통으로 연결된다.
비록 도면에는 도시되지 않았지만, 상기 어드레스 입력부 (108)에 인가되는 어드레스 신호들, 상기 제어 신호 입력부 (110)에 인가되는 제어 신호들, 그리고 상기 데이터 입/출력부 (112)에 제공되는 데이터는 대응하는 버퍼 회로들 및 미도시된 어드레스 버스, 제어 버스 및 데이터 버스를 통해서 행 디코더 회로 (104), 열 디코더 회로 (106), 그리고 미도시된 내부 제어 회로들로 공급될 것이다. 또한, 상기 각 서브 메모리 블록 (102)으로부터 독출된 데이터는 데이터 입/출력부 (112)의 데이터 출력 버퍼 회로들 (DOUT1)-(DOUTi) 및 대응하는 데이터 패드들 (PAD_D1)-(PAD_Di)을 통해서 외부로 출력될 것이다.
도 3에 도시된 바와 같이, 상기 어드레스 입력부 (108)에는, 제 1 버퍼 제어 회로 (first buffer control circuit) (114)가 연결된다. 상기 제 1 버퍼 제어 회로 (114)는 도시된 바와 같이 상기 어드레스 입력 버퍼 회로들 (ADD1)-(ADDi) 중 일부 (예를 들면, ADD1, ADD3, 그리고 ADDi)에만 연결되어 있다. 상기 어드레스 입력부 (108)에 인가되는 어드레스 신호들이 비트 구조에 따라 그리고 DRAM 장치의 경우 리프레시 형태에 따라 변화됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 제 1 버퍼 제어 회로 (114)에 연결된 어드레스 입력 버퍼 회로들 (예를 들면, ADD1, ADD3, 그리고 ADDi)은 비트 구조에 따라 대응하는 어드레스 신호를 받아들이거나 입력되는 어드레스 신호를 차단한다 (또는 상기 어드레스 입력 버퍼 회로들 (ADD1), (ADD3), 그리고 (ADDi)의 각 출력이 항상 로직 로우 레벨이 되게 한다). 즉, 상기 제 1 버퍼 제어 회로 (114)에 연결된 어드레스 입력 버퍼 회로들 (ADD1), (ADD3), 그리고 (ADDi)는 동작하지 않는다.
상기 데이터 입/출력부 (112)에는, 제 2 버퍼 제어 회로 (a second buffer control circuit) (116)가 연결된다. 어드레스 입력부 (108)와 마찬가지로, 데이터 패드들 (PAD_D1), (PAD_D3), 그리고 (PAD_Di)에 연결된 상기 데이터 입/출력부 (112)의 데이터 입력 및 출력 버퍼들 (DIN1)-(DINi) 및 (DOUT1)-(DOUTi) 중 일부 (예를 들면, DIN1, DOUT1, DIN3, DOUT3, DINi, 그리고 DOUTi) 만이 상기 제 2 버퍼 제어 회로 (116)에 연결된다. 상기 제 2 버퍼 제어 회로 (116)에 연결된 데이터 입/출력 버퍼 회로들 (예를 들면, DIN1, DOUT1, DIN3, DOUT3, DINi, 그리고 DOUTi)은 비트 구조 (bit organization)에 따라 데이터를 받아들이거나 (또는 데이터를 출력하거나) 입력되는 데이터를 차단한다 (또는 출력되는 데이터를 차단한다). 제 2 버퍼 제어 회로 (116)에 연결되는 즉, 상기 데이터 패드들 (PAD_D1), (PAD_D3), 그리고 (PAD_Di)에 연결된 데이터 입/출력 버퍼 회로들 (DIN1), (DIN3), 그리고 (DINi)와 (DOUT1), (DOUT3), 그리고 (DOUTi)는 동작하지 않는다.
도 4를 참조하면, 도 3의 제 1 버퍼 제어 회로 (114) 및 그에 연결된 어드레스 버퍼들 (ADD1), (ADD3), 그리고 (ADDi) 중 하나의 어드레스 버퍼 회로 (ADD1)의 상세 회로도가 도시되어 있다. 본 발명의 바람직한 실시예에 따른 어드레스 버퍼 회로 (ADD1)는 대응하는 어드레스 패드 (PAD_A1)에 연결되며, 도 4에 도시된 바와 같이 연결된 2 개의 PMOS 트랜지스터들 (MP1) 및 (MP2), 2 개의 NMOS 트랜지스터들 (MN1) 및 (MN2), 그리고 3 개의 인버터들 (INV1), (INV2), 그리고 (INV3)로 구성되어 있다.
본 발명의 바람직한 실시예에 따른 제 1 버퍼 제어 회로 (114)의 펄스 발생기 (118)는 외부로부터 인가되는 마스터 클럭 신호 (Master_clk)에 응답해서 액티브 로우 펄스의 신호 (RST)를 발생하며, 3 개의 직렬 연결된 인버터들 (INV4), (INV5), 그리고 (INV6) 및 하나의 NOR 게이트 (G1)로 구성된다. 전원과 노드 (N1) 사이에는, 상기 회로 (114)에 연결된 어드레스 입력 버퍼 회로들 (ADD1), (ADD3), 그리고 (ADDi)의 동작 상태를 결정하기 위한 레이저 퓨즈 (F1)가 연결된다. PMOS 트랜지스터 (MP3)의 전류 통로는 상기 노드 (N1)와 접지 사이에 형성되고 그것의 게이트는 상기 펄스 발생기 (118)로부터의 신호 (RST)를 받아들인다. 상기 노드 (N1)에는, 하나의 인버터 (INV7) 및 하나의 NMOS 트랜지스터 (MN3)로 구성되는 래치 회로 (12)가 연결된다. 게다가, 상기 래치 회로 (12)에는, 2개의 직렬 연결된 인버터들 (INV8) 및 (INV9)으로 구성된 출력 드라이버 (122)가 연결된다.
도 4에서, 퓨즈 (F1)가 커팅되지 않았을 경우, 전원이 인가될 때 노드 (N1)는 상기 퓨즈 (F1)를 통해서 로직 하이 레벨이 된다. 이는 제 1 버퍼 제어 회로 (114)에 연결된 어드레스 입력 버퍼 회로 (ADD1)의 NMOS 트랜지스터 (MN2)가 턴-온 되게 하고 PMOS 트랜지스터 (MP1)가 턴-오프 되게 한다. 이러한 상태에서, 어드레스 패드 (PAD_A1)에 인가되는 어드레스 신호는 반도체 메모리 장치 내로 전달되지 않는다. 즉, 어드레스 신호를 출력하는 단자 (N2)는 입력되는 어드레스 신호에 관계없이 항상 로직 로우 레벨이 된다 (어드레스 패드가 대응하는 어드레스 입력 버퍼 회로에 연결되지 않은 그러한 상태에 있다). 만약 퓨즈 (F1)가 커팅되었을 경우, 전원이 인가될 때 노드 (N1)는 마스터 클럭 (Master_clk)을 받아들이는 펄스 발생기 (118)로부터의 액티브 로우 펄스의 신호 (RST)에 의해서 턴-온되는 PMOS 트랜지스터 (MP3)를 통해서 로직 로우 레벨이 된다. 이는 상기 제 1 버퍼 제어 회로 (114)에 연결된 어드레스 입력 버퍼 회로 (ADD1)의 PMOS 트랜지스터 (MP1)가 턴-온 되게 하고 NMOS 트랜지스터 (MN2)가 턴-오프 되게 한다. 이러한 상태에서, 어드레스 패드 (PAD_A1)를 통해서 인가되는 어드레스 신호에 따라 출력 노드 (N2)는 로직 하이 레벨 또는 로직 로우 레벨이 된다. 즉, 상기 어드레스 입력 버퍼 회로 (ADD1)는 정상적으로 동작한다. 상기 제 1 버퍼 제어 회로 (114)에 연결된 다른 어드레스 입력 버퍼 회로들 (ADD3) 및 (ADDi) 역시 상기 어드레스 입력 버퍼 회로 (ADD1)와 동일한 구성되고 동일하게 동작됨은 자명하다.
도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 도 3의 제 2 버퍼 제어 회로 (116) 및 그것에 연결된 데이터 입/출력 버퍼들 중 하나의 데이터 패드 (PAD_D1)에 대응하는 데이터 입력 버퍼 회로 (DIN1) 및 데이터 출력 버퍼 회로 (DOUT1)가 도시되어 있다. 상기 데이터 패드 (PAD_D1)에 연결된 데이터 출력 버퍼 회로 (DOUT1)는 도 5에 도시된 바와 같이 연결된 2 개의 NAND 게이트들 (G2) 및 (G3), 인버터들 (INV10-1) 및 (INV10-2), 그리고 풀업 및 풀다운 트랜지스터들 (pull-up and pull-down transistors)로서 각각 기능하는 2 개의 NMOS 트랜지스터들 (MN4) 및 (MN5)으로 구성된다. 상기 데이터 패드 (PAD_D1)에 연결된 데이터 입력 버퍼 회로 (DIN1)는 도 5에 도시된 바와 같이 연결된 2 개의 PMOS 트랜지스터들 (MP4) 및 (MP5), 2 개의 NMOS 트랜지스터들 (MN7), 그리고 3 개의 인버터들 (INV11), (INV12) 및 (INV13)으로 구성된다. 상기 데이터 입력 버퍼 회로 (DIN1) 및 상기 데이터 출력 버퍼 회로 (DOUT1)의 동작 여부를 결정하기 위한 상기 제 2 버퍼 제어 회로 (118)는 도 4의 그것과 동일하게 구성되며, 그것의 설명은 따라서 생략된다.
도 5에서, 퓨즈 (F2)가 커팅되지 않았을 경우, 전원이 인가될 때 노드 (N3)는 로직 하이 레벨이 된다. 이는 제 2 버퍼 제어 회로 (118)에 연결된 데이터 입력 버퍼 회로 (DIN1)의 NMOS 트랜지스터 (MN7)가 턴-온 되게 하고 PMOS 트랜지스터 (MP4)가 턴-오프 되게 한다. 이와 동시에, 노드 (N3)의 로직 하이 레벨은 데이터 출력 버퍼 회로 (DOUT1)의 NAND 게이트들 (G2) 및 (G3)의 각 일 입력이 인버터들 (INV17), (INV18), 그리고 (INV19)를 통해서 로직 로우 레벨이 되게 한다. 그 결과, NAND 게이트들 (G2) 및 (G3)은 각 다른 입력 단자에 인가되는 데이터들 (DQ) 및 (DQB)에 관계없이 로직 하이 레벨들을 출력하며, NMOS 트랜지스터 (MN4)는 턴-오프 되고 NMOS 트랜지스터 (MN5)는 턴-온된다. 이러한 상태에서, 독출 동작 동안에는, 데이터 (DQ) 및 (DQB)이 대응하는 데이터 패드 (PAD_D1)를 통해서 외부로 출력되지 않고, 기입 동작 동안에는, 외부로부터 상기 데이터 패드 (PAD_D1)를 통해서 데이터가 반도체 메모리 장치의 내부로 입력되지 않는다. 즉, 상기 제 2 버퍼 제어 회로 (116)에 연결된 데이터 입력 및 출력 버퍼 회로들 (DIN1) 및 (DOUT1)은 동작하지 않는다 (데이터 패드가 대응하는 데이터 입력 및 출력 버퍼 회로들에 연결되지 않은 그러한 상태에 있다).
만약 퓨즈 (F2)가 커팅되었을 경우, 전원이 인가될 때 노드 (N3)는 마스터 클럭 신호 (Master_clk)를 받아들이는 펄스 발생기 (124)에 의해서 턴-온되는 PMOS 트랜지스터 (MP6)를 통해서 로직 로우 레벨이 된다. 이는 상기 제 2 버퍼 제어 회로 (116)에 연결된 데이터 입력 버퍼 회로 (DIN1)의 NMOS 트랜지스터 (MN7)가 턴-오프 되게 하고 PMOS 트랜지스터 (MP4)가 턴-온 되게 한다. 이와 동시에, 노드 (N3)의 로직 로우 레벨은 데이터 출력 버퍼 회로 (DOUT1)의 NAND 게이트들 (G2) 및 (G3)의 각 일 입력이 인버터들 (INV17), (INV18), 그리고 (INV19)를 통해서 로직 하이 레벨이 되게 한다. 그 결과, NAND 게이트들 (G2) 및 (G3)의 출력은 각 다른 입력 단자에 인가되는 데이터 (DQ) 및 (DQB)에 의해서 각각 결정된다. 이러한 상태에서, 독출 동작 동안에는, 데이터들 (DQ) 및 (DQB)이 대응하는 데이터 패드 (PAD_D1)를 통해서 외부로 출력되고, 기입 동작 동안에는, 외부로부터 상기 데이터 패드 (PAD_D1)를 통해서 데이터가 데이터 입력 버퍼 회로 (ADD1)를 통해서 장치 내부로 입력된다. 즉, 상기 데이터 입력 및 출력 버퍼 회로들 (DIN1) 및 (DOUT1)은 정상적으로 동작한다. 상기 제 2 버퍼 제어 회로 (116)에 연결된 다른 데이터 입력 및 출력 버퍼 회로들 (DIN3) 및 (DINi) 그리고 (DOUT3) 및 (DOUTi) 역시 상기 데이터 입력 및 출력 버퍼 회로들 (DIN1) 및 (DOUT1)과 동일한 구성되고 동일하게 동작됨은 자명하다.
앞서 설명된 바와 같이, 도 3에 도시된 반도체 메모리 장치 (100)가 ×16 및 ×32의 비트 구조에 따라 2 개의 제품들로 분류될 수 있다고 가정하자. 이때, 상기 반도체 메모리 장치 (100)의 중앙 부분에 배열된 어드레스 입력부 (108) 및 데이터 입/출력부 (112)의 패드 수는 최대 비트 구조 즉, ×32의 비트 구조에 따라 결정된다. 만약 상기 반도체 메모리 장치 (100)가 ×16의 비트 구조를 가지는 비트 구조의 제품으로 분류된다면, 상기 어드레스 패드들 (PAD_A1)-(PAD_Ai) 및 상기 데이터 패드들 (PAD_D1)-(PAD_Di) 중 상기 제 1 및 제 2 버퍼 제어 회로들 (114) 및 (116)에 각각 연결된 어드레스 입력 버퍼들 (ADD1), (ADD3), 그리고 (ADDi) 및 데이터 입/출력 버퍼 회로들 (DIN1), (DIN3), 그리고 (DINi) 그리고 (DOUT1), (DOUT3), 그리고 (DOUTi)는 사용되지 않을 것이다.
이러한 가정 하에서, 종래의 경우, 도 1에 도시된 바와 같은 그러한 베이스 필름 (1)은 ×16 및 ×32의 비트 구조에 결정되는 패드들에 각각 대응하는 리드 프레임들 (10) 및 패키지 볼들 (12)을 갖도록 개별적으로 제조되어야 한다. 하지만, 본 발명에 따른 패드 제어 스킴을 이용하면, 단일의 베이스 필름 (1)이 2 가지의 제품들 즉, ×16의 비트 구조를 가지는 제품과 ×32의 비트 구조를 가지는 제품에 모두 이용될 것이다.
구체적으로 설명하면, ×32 비트 구조를 가지는 반도체 메모리 장치 (100)에 있어서, ×32의 비트 구조에 따라 제조된 베이스 필름 (1)의 리드 프레임들 (10) 모두 상기 반도체 메모리 장치 (100)에 배열된 대응하는 어드레스 패드들 (PAD_A1)-(PAD_Ai), 제어 패드들 (PAD_C1)-(PAD_Ci), 그리고 데이터 패드들 (PAD_D1)-(PAD_Di)에 각각 연결된다. 이때, 제 1 버퍼 제어 회로 (114)는 그것에 연결된 어드레스 입력 버퍼 회로들 (ADD1), (ADD3), 그리고 (ADDi)가 정상적으로 동작하게 한다 (정상적으로 외부로부터 인가되는 대응하는 어드레스 신호들을 받아들인다). 마찬가지로, 제 2 버퍼 제어 회로 (116)는 그것에 연결된 데이터 입/출력 버퍼 회로들 (DIN1), (DIN3), 그리고 (DINi) 및 (DOUT1), (DOUT3), 그리고 (DOUTi)가 정상적으로 데이터를 입/출력하게 한다. 즉, 각 버퍼 제어 회로 (114) 및 (116)의 퓨즈들 (F1) 및 (F2)은 커팅되지 않는다. 이에 대한 동작은 설명의 중복을 위해서 도 4 및 도 5의 설명을 참조한다.
반면에, ×16 비트 구조를 가지는 반도체 메모리 장치 (100)에 있어서, ×16의 비트 구조에 따라 제조된 베이스 필름 (1)의 리드 프레임들 (10)은 전자의 경우와 마찬가지로 상기 반도체 메모리 장치 (100)에 배열된 대응하는 어드레스 패드들 (PAD_A1)-(PAD_Ai), 제어 패드들 (PAD_C1)-(PAD_Ci), 그리고 데이터 패드들 (PAD_D1)-(PAD_Di)에 각각 연결된다. 이때, 제 1 버퍼 제어 회로 (114)는 그것에 연결된 어드레스 입력 버퍼 회로들 (ADD1), (ADD3), 그리고 (ADDi)가 정상적으로 동작하지 못하게 한다 (정상적으로 외부로부터 인가되는 대응하는 어드레스 신호들을 차단한다). 마찬가지로, 제 2 버퍼 제어 회로 (116)는 그것에 연결된 데이터 입/출력 버퍼 회로들 (DIN1), (DIN3), 그리고 (DINi) 및 (DOUT1), (DOUT3), 그리고 (DOUTi)가 정상적으로 데이터를 입/출력하지 못하게 한다. 즉, 각 버퍼 제어 회로 (114) 및 (116)의 퓨즈들 (F1) 및 (F2)은 커팅된다. 이에 대한 동작은 설명의 중복을 피하기 위해서 도 4 및 도 5의 설명을 참조한다.
비록 상기 반도체 메모리 장치 (100)가 단지 ×16 및 ×32의 비트 구조로 제품화되는 것을 일 예로 설명하였지만, 상기 반도체 메모리 장치 (100)가 더 많은 비트 구조로 제품화될 수 있고 비트 구조에 관계없이 단일의 베이스 필름 (1) (최대 비트 구조에 대응하도록 제조됨)에 의해서 패키지 될 수 있음은 자명하다.
상기한 바와 같이, 단일의 베이스 필름 (1)이 비트 구조에 따라 분류되는 동일한 반도체 메모리 장치의 제품들에 모두 사용될 수 있다. 그 결과로서, 동일한 반도체 메모리 장치에서 서로 다른 비트 구조를 가지는 제품들 각각에 대응하는 베이스 필름 (1)이 개별적으로 제조되어야 하는 문제점을 해소할 수 있다. 그리고, 동일한 반도체 메모리 장치의 비트 구조가 변화되더라도 단일의 베이스 필름 (1)이 적용되기 때문에, 제조 비용의 추가적인 부담이 없고 재고 관리에 따라 생산성이 저하되는 것을 방지할 수 있다.

Claims (15)

  1. 복수 개의 패드들과;
    상기 패드들에 각각 연결되며, 대응하는 패드들을 통해서 외부로 데이터를 출력하는 복수 개의 출력 회로들 및;
    적어도 하나의 출력 회로가 비트 구조에 따라 대응하는 패드에 연결되거나 연결되지 않게 하는 제어 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로는 상기 비트 구조에 따라 연결 상태가 결정되는 퓨즈를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장되는 반도체 장치.
  4. 각각이 데이터를 저장하는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에 있어서:
    복수 개의 패드들과;
    상기 패드들에 각각 연결되고, 대응하는 패드들을 통해서 상기 어레이로부터 독출된 데이터를 외부로 출력하는 복수 개의 데이터 출력 버퍼 회로들 및;
    상기 반도체 메모리 장치의 비트 구조에 따라 적어도 하나의 패드에 연결된 데이터 출력 버퍼 회로가 데이터를 출력하거나 출력하지 않게 하는 버퍼 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 패드들에 각각 연결된 복수 개의 데이터 입력 버퍼 회로들을 부가적으로 포함하며, 상기 데이터 입력 버퍼 회로들 각각은 대응하는 패드를 통해서 외부로부터 인가되는 데이터를 받아들이는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 패드에 연결된 데이터 입력 버퍼 회로는 상기 버퍼 제어 회로의 제어 하에서 데이터를 받아들이거나 받아들이지 않는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 반도체 메모리 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 버퍼 제어 회로는,
    외부로부터 인가되는 마스터 클럭 신호에 응답해서 펄스 형태의 신호를 발생하는 펄스 발생기와;
    전원 전압과 노드 사이에 연결된 퓨즈와;
    상기 노드 및 접지 전압 사이에 연결되고 상기 펄스 발생기로부터의 신호에 따라 스위치 온/오프 되는 스위치 및;
    상기 노드에 연결된 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 각각이 데이터를 저장하는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에 있어서:
    복수 개의 패드들과;
    상기 패드들에 각각 연결되고, 외부로부터 대응하는 패드들을 통해서 공급되는 어드레스 신호들을 각각 받아들이는 어드레스 입력 버퍼 회로들 및;
    상기 반도체 메모리 장치의 비트 구조에 따라 적어도 하나의 패드에 연결된 어드레스 입력 버퍼 회로가 대응하는 어드레스 신호를 받아들이거나 받아들이지 않게 하는 버퍼 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 반도체 메모리 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 버퍼 제어 회로는,
    외부로부터 인가되는 마스터 클럭 신호에 응답해서 펄스 형태의 신호를 발생하는 펄스 발생기와;
    전원 전압과 노드 사이에 연결된 퓨즈와;
    상기 노드 및 접지 전압 사이에 연결되고 상기 펄스 발생기로부터의 신호에 따라 스위치 온/오프 되는 스위치 및;
    상기 노드에 연결된 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 각각이 데이터를 저장하는 메모리 셀들의 어레이를 포함하는 반도체 메모리 장치에 있어서:
    복수 개의 어드레스 패드들과;
    복수 개의 데이터 패드들과;
    상기 데이터 패드들에 각각 연결되고, 상기 어레이로부터 독출된 데이터를 대응하는 데이터 패드들을 통해서 외부로 출력하는 복수 개의 데이터 출력 버퍼 회로들과;
    상기 반도체 메모리 장치의 비트 구조에 따라 적어도 하나의 데이터 패드에 연결된 데이터 출력 버퍼 회로가 데이터를 출력하거나 출력하지 않게 하는 제 1 버퍼 제어 회로와;
    상기 어드레스 패드들에 각각 연결되고, 외부로부터 대응하는 어드레스 패드들을 통해서 공급되는 어드레스 신호들을 각각 받아들이는 어드레스 입력 버퍼 회로들 및;
    상기 반도체 메모리 장치의 비트 구조에 따라 적어도 하나의 어드레스 패드에 연결된 어드레스 입력 버퍼 회로가 대응하는 어드레스 신호를 받아들이거나 받아들이지 않게 하는 제 2 버퍼 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 데이터 패드들에 각각 연결된 복수 개의 데이터 입력 버퍼 회로들을 부가적으로 포함하며, 상기 데이터 입력 버퍼 회로들 각각은 대응하는 데이터 패드들을 통해서 외부로부터 인가되는 데이터를 받아들이는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 적어도 하나의 데이터 패드에 연결된 데이터 입력 버퍼 회로는 상기 제 1 버퍼 제어 회로의 제어 하에서 데이터를 받아들이거나 받아들이지 않는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 반도체 메모리 장치는 상기 패드들에 각각 연결된 리드 프레임들과 볼 형태의 출력 단자들을 가지는 베이스 필름을 이용하여 포장되는 것을 특징으로 하는 반도체 메모리 장치.
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