KR19990076659A - 다중 메모리 소자 모듈에서 기능을 인에이블시키기 위한 회로및 방법 - Google Patents

다중 메모리 소자 모듈에서 기능을 인에이블시키기 위한 회로및 방법 Download PDF

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게리 알. 길리암
케빈 지. 듀스만
렐런드 알. 네빌
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린치 마이클 엘.
마이크론 테크놀로지 인코포레이티드
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Abstract

외부에서 액세스 가능한 접촉 장치를 구비하는 패키지에 내장된 메모리 소자 모듈은 접촉 장치를 통해서만 외부 회로에 액세스되는 다수의 집적 메모리 회로를 포함한다. 각 메모리 회로의 액세스 회로는 메모리 회로 내의 메모리 셀에 액세스하여 외부 회로와 송수신한다. 각 액세스 회로는 인에이블 신호에 의해 인에이블되어 실행불가능한 메모리 셀 대신에 용장 메모리 셀에 액세스한다. 각 액세스 회로의 인에이블 회로는 외부 회로로부터 수신된 특정한 입력 신호 세트에 응답하여 인에이블 신호를 출력한다. 각 입력 신호 세트는 각각의 인에이블 회로 내에서 퓨즈에 의해 선택되고 로우 및 칼럼 어드레스 스트로브 신호와 데이터 신호를 포함한다. 특정 입력 신호 세트가 수신되면, 인에이블 회로 중의 하나가 다른 메모리 회로까지 인에이블시키지 않고 해당 액세스 회로만을 인에이블시켜서 용장 메모리 셀에 액세스하도록 한다.

Description

다중 메모리 소자 모듈에서 기능을 인에이블시키기 위한 회로 및 방법
종래의 메모리 소자에 있어서, 다수의 집적 메모리 회로를 다중 메모리 소자 모듈이라고 불리는 모듈 내에 하나의 패키지로 묶는 경우가 있다. 예를 들면, 한 개 이상의 다이에 구현된 다수의 집적 메모리 회로를 단일 인라인 메모리 모듈(SIMM), 이중 인라인 메모리 모듈(DIMM) 및 다중칩 메모리 모듈(MCM)과 같은 하나의 다중 메모리 소자 모듈에 패키지로 묶는다. 물론 다른 패키지 형태도 가능하다.
다중 메모리 소자 모듈 내의 각 집적 메모리 회로는 필요시마다 인에이블시킬 수 있는 한 개 이상의 선택 기능 회로를 구비한다. 가령, 집적 메모리 회로 내에 용장 메모리 셀을 인에이블시켜서 일반적으로 제조 공정에서 결정되는 어드레스를 갖는 실행불가능한 메모리 셀을 바꿀 수 있다. 다른 대표적인 선택 기능 회로는 집적 메모리 회로에서 레지스터나 캐패시터와 같은 회로 장치의 성분값을 동조화하는 데에 사용된다. 이들과 같은 용장 메모리 장치나 기타 다른 선택 기능 회로는 레이저 퓨즈를 열거나 안티퓨즈를 단락시키면 인에이블된다. 그 때문에, 용장 장치나 기능 회로가 일반적으로 칩이 모듈 내에 장착되기 전에 칩 레벨에서 인에이블된다. 칩을 모듈 내에 장착하였을 때 메모리 칩에 불량이 발견되면, 모듈에서 메모리 칩을 꺼내어 용장 장치 또는 기능 회로를 인에이블시키거나, 모듈 상의 모든 칩에 대하여 용장 장치 또는 기능 회로를 인에이블시켜야 한다. 그러므로, 메모리 칩이 하나의 모듈 내에 조립되면 메모리 소자가 선택 기능을 보수하고 선택하는 것이 각 메모리 칩에 대하여 쉽지 않다.
다중 메모리 소자 모듈에 다른 집적 메모리 회로와 함께 패키지로 묶인 집적 메모리 회로 내의 기능 회로를 인에이블시키기 위해서 모듈의 입력단 중의 하나에 고전압을 인가할 수도 있다. 그런 다음에는 고전압을 CAS와 같은 어드레스 스트로브 신호를 이용하여 모듈 내에 스트로브시키고, 같은 어드레스 스트로브 신호를 공유하는 모듈 내의 각 집적 메모리 회로에 인가한다. 고전압을 인가받은 각각의 집적 메모리 회로 내에서, 안티퓨즈와 같이 프로그램 가능한 장치에 고압을 가하여 끊어서 소정의 기능 회로를 인에이블시킨다.
가령, 고전압이 CAS1 신호와 CAS2 신호를 동시에 받는 다중 메모리 소자 모듈의 입력단에 인가된 다음에 CAS1 신호에 의해 모듈 내에 스트로브되면, 고전압은 CAS1 신호를 공유하는 모듈 내의 각 집적 메모리 회로에 인가된다. 그 결과, CAS1 신호를 공유하는 각각의 집적 메모리 회로에서 소정의 기능 회로를 인에이블시킬 수 있다. 물론, CAS1 신호는 하나의 집적 메모리 회로에만 입력되고, 각각의 경우에 해당 집적 메모리 회로 내의 소정의 기능 회로만이 인에이블된다.
이 때문에, 다중 메모리 소자 모듈에서 오직 한 개의 집적 메모리 회로에서만 소정의 기능 회로를 인에이블시키는 것이 가능할 것 같지 않다. 일반적인 다중 메모리 소자 모듈에서, 각 집적 메모리 회로는 행과 열로 배열된 메모리 셀과 행으로 배열된 용장 메모리 셀을 포함하는 고유의 메모리 어레이를 구비한다. 하나의 집적 메모리 회로에서 메모리 셀 한 행이 실행불가능하면, 실행불가능한 메모리 셀을 보수하기 위하여 상기와 같이 수행하면 해당 행을 이와 관련한 행의 용장 메모리 셀로 바꾸게 된다. 그러나, 이와 동시에 다중 메로리 소자 모듈 내의 다른 집적 메모리 회로에 있는 실행가능한 메모리 셀도 그와 관련한 행의 용장 메모리 셀로 바뀐다. 그 결과, 동일한 CAS 신호를 공유하는 두 개의 집적 메로미 회로를 갖는 다중 메모리 소자 모듈에서, 교체되는 행에 결함이 없다 하더라도 한 개의 집적 메모리 회로의 한 행이 해당 용장 행으로 교체된다.
이와 같이 다중 메모리 소자 모듈의 하나의 집적 메모리 회로 내에서 결함 있는 행을 구분하지 못하고 교체하게 되어 각각의 보수 과정에서 다수의 실행가능한 표준 메모리 셀까지 불필요하게 교체되므로 다중 메모리 소자 모듈을 보수하는 속도가 감소하게 된다. 가령, 8개의 집적 메모리 회로를 구비한 다중 메모리 소자 모듈에서 한 개의 실행불가능한 표준 메모리 셀을 보수하는 중에 8개의 집적 메모리 회로 각각에서 표준 메모리 셀 한 행이 관련 용장 행으로 교체된다. 실행불가능한 메모리 셀을 포함하지 않는 각각의 용장 행과 관련하여 99% 교체가 이루어지면, 0.998또는 오직 92%만이 변화되어 8개의 모든 용장 행이 실행불가능한 메모리 셀을 포함하지 않게 된다. 수천 개의 다중 메모리 소자 모듈을 제조하는 동안에 99%의 보수 속도와 92%의 보수 속도 간의 차이는 엄청나다.
따라서, 한 개의 다중 메모리 소자 모듈에 있는 다수의 집적 메모리 회로 중에서 오직 하나의 회로에서 용장 메모리 셀과 같은 기능 회로를 인에이블시키기 위한 회로와 방법이 요구된다. 이와 같은 회로와 방법을 다수의 다중 메모리 소자 모듈을 실행불가능한 표준 메모리 셀을 가지고 보수하는 데에 사용하면 보수 속도가 증가한다.
본 발명은 집적 메모리 회로에 관한 것으로, 특히 집적 메모리 회로에서 용장(redundant) 메모리 셀과 같은 메모리 회로를 인에이블시키기 위한 회로와 그 방법에 관한 것이다.
도 1은 메모리 소자 모듈을 포함하는 본 발명에 따른 바람직한 컴퓨터 시스템을 나타낸 블럭도.
도 2는 집적 메모리 회로를 포함하는 도 1의 메모리 소자 모듈을 나타낸 블럭도.
도 3은 인에이블 회로를 포함하는 도 2의 집적 메모리 회로 중 한 개를 나타낸 블럭도.
도 4는 퓨즈 회로와 패스 게이스를 포함하는 도 3의 인에이블 회로의 블럭 구성 및 논리 회로도.
도 5는 도 4의 퓨즈 회로를 나타낸 개략도.
도 6은 도 4의 패스 게이트를 나타낸 개략도.
본 발명의 메모리 소자 모듈은 패키지 외부의 회로와 송수신하기 위하여 패키지 내에 통신 커플러와 작동상 각각 결합되어 있는 복수개의 집적 메모리 회로를 구비한다. 집적 메모리 회로 각각은 외부 회로로부터 적어도 한 개의 어드레스 스트로브 신호를 포함하는 다수의 입력 신호들과 어드레스들과 기타 입력 신호들을 받는다. 입력 신호는 외로부 접근가능한 접촉 장치를 통하거나, 무선 주파수나 광신호 인터페이스와 같은 비접촉 인터페이스를 통하여 수신된다. 모듈은 또한 각각의 집적 메모리 회로에 대응되는 NAND 게이트를 포함하는 인에이블 회로를 포함한다. 인에이블 회로 각각은 각 집적 메모리 회로와 작동상 결합되어 있어서 적어도 몇개의 입력 신호를 받는다. 각 인에이블 회로는 인에이블 신호를 출력함으로써 해당 입력 신호 세트에 대하여 반응한다. 각 입력 신호 세트는 기타 입력 신호를 적어도 한 개 포함한다. 각 기능 회로는 각각의 인에이블 회로로부터 인에이블 신호를 받음으로써 인에이블된다. 기능 회로는 용장 메모리 셀인 것이 바람직하다.
이와 같은 방법에 의하여, 다른 집적 메모리 회로의 각 기능 회로는 인에이블되지 않고 특정한 한 개의 집적 메모리 회로의 기능 회로만이 인에이블되는 이점이 있다.
도 1에 도시한 본 발명의 바람직한 실시예에서, 컴퓨터 시스템(10)은 키보드와 같은 입력 장치(12)와 CRT 모니터와 같은 출력 장치(14)를 포함하고, 이들 장치는 모두 기존의 프로세서(16)와 작동상 결합되어 있다. 컴퓨터 시스템(10)은 또한 프로세서(16)와 작동상 결합되어 있는 한 개의 다중 메모리 소자 모듈(18)을 포함한다. 본 발명은 동적 랜덤 액세스 메모리(DRAMs)이나 정적 랜덤 액세스 메모리(SRAMs)을 포함하는 어떠한 다중 메모리 소자 모듈에도 적용할 수 있음을 본 발명의 분야에 관한 지식을 가진 자에게 이해될 것이다.
도 1의 메모리 소자 모듈(18)의 일 실시예는 도 2에서 보다 상세히 도시되어 있다. 이 실시예는 프로세서(16)(도시되어 있지 않음)와 작동상 결합되어 프로세서(16)로부터 어드레스 스트로브 신호(RAS)(CAS)와 어드레스 A<0:9>를 받고 프로세서(16)로붙 데이터 신호 DQ<1:8>를 보내는 복수개의 집적 메모리 회로(20a)(20b)를 포함한다.
도 2에서 한 개의 집적 메모리 회로(20a)는 도 3에서 보다 상세히 도시되어 있다. 이 집적 메모리 회로는 특정 신호 세트를 받아서 인에이블 신호(24)를 제공하는 인에이블 회로(22)를 포함한다. 바람직하게는, 인에이블 회로(22)는 어드레스 스트로브 신호(RAS)(CAS)와, DQ1과 같은 데이터 신호를 포함하는 신호 세트를 수신하여 응답한다. 물론, 신호 세트들도 DQ1 대신에 데이터 신호 DQ<2:4> 중의 하나를 포함할 수 있으나 신호 세트에는 RAS, CAS, 또는 데이터 신호 DQ<1:4> 중의 하나라도 포함해서는 안된다. 마찬가지로, 다른 집적 메모리 회로(20b)(도시되어 있지 않음)에서 동일한 인에이블 회로가 인에이블 신호를 제공함으로써 어드레스 스트로브 신호(RAS)(CAS)와 DQ5와 같은 데이터 신호를 포함하는 신호 세트의 수신에 반응하는 것이 바람직하다. 물론, 신호 세트는 DQ5 대신에 데이터 신호 DQ<6:8> 중의 하나를 포함할 수 있으나 RAS, CAS, 또는 데이터 신호 DQ<5:8> 중의 하나라도 포함해서는 안된다. 이와 같이, 필요에 따라 어떠한 인에이블 회로도 인에이블 신호를 제공하도록 지정하고 자극할 수 있다. 도 4, 5 및 6을 통하여 인에이블 회로(22)를 보다 상세히 설명하면 다음과 같다.
액세스 회로(26)가 인에이블 신호(24)를 받는다. 액세스 회로(22)는 로우 및 칼럼 디코더와, 데이터 버퍼와, 그리고 센스 증폭기를 포함하고, 1024 개의 로우 인에이블 라인과 1024 개의 칼럼 인에이블 라인 및 4비트 데이터 버스에 의해 메모리 어레이(28)에 결합되어 있다. 메모리 어레이(28)는 메모리 셀(30)과 용장 메모리 셀(32)을 모두 포함한다. 어세트 회로(26)는 수신된 어드레스 A<0:9>에 따라 선택된 메모리 셀(30)에 액세스하여 메모리 셀(30)에 데이터 신호 DQ<1:4>를 쓰거나 메모리 셀(30)로부터 데이터 신호 DQ<1:4>를 읽는다.
인에이블 신호(24)와, 실행불가능한 메모리 셀(30)의 어드레스 A<0:9>를 수신할 때 실행불가능 메모리 셀(30) 대신에 용장 메모리 셀(32) 중의 하나에 액세스할 수 없는 메모리 셀(30)에 대응하는 수신 어드레스 A<0:9>를 받으면 액세스 회로(26)는 프로그램된다. 액세스 회로(26)는 퓨즈 또는 안티퓨즈를 끊어서 실행불가능한 메모리 셀(30)의 액세스를 디스에이블시키고 용장 메모리 셀(32)의 액세스를 인에이블시키도록 프로그램시킬 수 있다. 안티퓨즈는 A8과 같이 어드레스 신호 라인에 수신된 12 볼트와 같은 고압으로 끊는다. 본 발명을 용장 메모리 셀의 인에이블에 관해서 설명하였으나, 본 발명의 청구 범위는 용장 메모리 셀에만 한정되는 것이 아니고 인에이블에 바람직한 집적 메모리 회로 내의 어떠한 기능 회로도 포함한다는 것을 분명히 이해할 것이다.
도 3에 도시한 인에이블 회로의 일 실시예는 도 4에서 보다 자세히 나타내었다. 인에이블 회로는 로우 어드레스 스트로브 신호(RAS)를 받으면 복수개의 패스 게이트(36)에 출력 신호를 인가하는 복수개의 퓨즈 회로(34)를 포함한다. 각 퓨즈 회로(34)는 RAS, CAS 및 DQ<1:4>와 같은 입력 신호 중의 하나와 연결되어 있다. 바람직하게는, 퓨즈 회로(34)는 제조시에 레이저에 의해 끊기는 금속이나 다결정 실리콘 퓨즈를 포함하며, 각 퓨즈 회로(34)가 출력 신호를 출력하여 각 퓨즈 회로(34)와 연결된 입력 신호가 인에이블 회로(22)가 특이적으로 반응하는 신호 세트에서 하나의 신호가 되도록 한다. 물론, 각 퓨즈 회로(34)는 전기적으로 프로그램 가능한 퓨즈 또는 안티퓨즈를 번갈아 포함한다. 퓨즈 회로(34)는 도 5를 이용하여 보다 상세히 설명하기로 한다.
패스 게이트(36)도 각각 RAS, CAS 및 DQ<1:4>와 같은 입력 회로 중의 하나와 연결되어 있고, 같은 입력 회로와 연결된 퓨즈 회로(34) 각각의 출력 신호를 받는다. 각 패스 게이트(36)는 한 개의 해당 퓨즈 회로(34)로부터 출력된 출력 신호를 받으면 관련 입력 신호를 인에이블 회로(22)의 신호 세트 내의 하나의 신호로로 인에이블시키도록 되어 있다. 그 결과, 원하는 입력 신호와 연결된 퓨즈 회로(34)를 끊음으로써 집적 메모리 회로(20a)(도시되어 있지 않음)를 구별하는데 사용되는 신호 세트 내의 입력 신호들을 제조시에 선택할 수 있다. 상기 패스 게이트(36)는 도 6을 이용하여 보다 상세히 설명하기로 한다.
패스 케이트(36)는 NAND 게이트(38)에 입력 신호(37)를 제공한다. 이들 입력 신호(37) 중의 일부는 패스 게이트(36)에 의해 영구적으로 인에이블되고, 따라서 하이 레벨이다. 나머지 입력 신호(37)는 인에이블 회로(22)가 반응하는 신호 세트에 있도록 퓨즈 회로(34)에 의해 선택된 신호이다. 가령, 퓨즈 회로(34)가 끊어져서 패스 게이트(36)에 출력 신호를 출력하여 패스 게이트(36)가 입력 신호(RAS)(CAS)(DQ1)를 인에이블 회로(22)의 신호 세트 내의 신호로서 인에이블시키면, NAND 게이트(38)가 RAS, CAS, DQ1과 그 입력 신호(37)과 같이 세 개의 영구적으로 하이인 신호를 받는다.
다른 실시예에서, 상기에와 같이 RAS, CAS, DQ1과 같은 입력 신호의 일정한 세트가 선택된다. 이 경우, 퓨즈 회로(34)와 패스 게이트(36)가 필요하지 않고, NAND 게이트(38)가 RAS, CAS 및 DQ1 신호를 받는 세 개의 입력 NAND 게이트이다. 각 메모리 집적 회로가 RAS, CAS 및 DQ1의 조합 신호를 수신하는 메모리 모듈에서, 각 메모리 집적 회로의 인에이블 회로의 주소가 정해진다. 각 메모리 집적 회로 DQ 핀이 모듈 데이터 핀과 결합될 때 RAS, CAS 및 DQ1의 조합 신호가 결정된다. 도 2에 나타낸 메모리 모듈에서, 메모리 소자(20a)의 DQ1 입력이 데이터 버스 신호 DQ1에 결합되고, 메모리 소자(20b)의 DQ1 입력이 데이터 버스 신호 DQ5에 결합된다. 여러개의 RAS 또는 CAS 신호가 존재하면 독특한 신호 조합이 발생하고, 두 개의 메모리 집적 회로의 DQ1 입력이 공통의 모듈 데이터 핀에 결합될 때마다 RAS 및 CAS 신호 조합이 사용된다.
작동시에, RAS, CAS 및 DQ1이 모두 하이가 되면, NAND 게이트(38)의 출력은 로우가 된다. 그 결과, 인버터(40)의 출력이 하이가 되어 NMOS 트랜지스터(N2)를 턴-온하고, 하이 레벨이 인버터(42)에 입력으로 인가된다. 그러면, 인버터(42)의 출력이 로우가 되고 인에이블 신호(24)가 로우가 된다. 이와 동시에, 인버터(42)의 로우 출력이 NMOS 트랜지스터(N4)를 턴-오프시키고, 두 개의 풀다운 경로 중의 하나를 디스에이블시킴으로써 인버터(42)의 입력에 히스테리시스를 제공한다.
RAS, CAS 또는 DQ1이 로우가 되면, NAND 게이트(38)의 출력은 하이가 되어 인버터(40)의 출력이 로우가 된다. 그 결과, NMOS 트랜지스터(N1)이 턴-오프되고 NMOS 트랜지스터(N3)가 인버터(42)의 입력을 로우가 되게 한다. 그러면, 인버터(42)의 출력과 인에이블 신호(24)가 하이가 되어 NMOS 트랜지스터(N4)가 턴-온되어 인버터(42)의 입력을 로우가 되게 함으로써 NMOS 트랜지스터(N3)를 통하여 히스테리시스를 제공하다.
도 4의 퓨즈 회로(34)를 도 5에 보다 상세히 나타내었다. 작동시에, RAS인 제어 신호가 NMOS 트랜지스터(N5)의 게이트에 인가되어 트랜지스터를 턴-온시킨다. 동시에, 인버터(44)는 입력단으로 제어 신호를 받아서 출력단을 통하여 PMOS 트랜지스터(P1)(P2)의 게이트에 저전압을 출력하여 트랜지스터를 턴-온시킨다. 이와 같은 상태에서, 인버터(46)(48)(50(52)(56)의 입력은 트랜지스터(N5)(P1)(P2)의 상대적 W/L 비 때문에 로우이다. 그 결과, 인버터(46)(48)(50)(52)(54)(56)의 출력이 하이가 되어 인버터(58)(60)(62)(64)(66)(68)의 출력과 출력 신호 FUSE_RAS, FUSE_CAS, FUSE_DQ1, FUSE_DQ2, FUSE_DQ3, FUSE_DQ4가 로우가 된다. 이와 동시에, 인버터(46)(48)(50)(52)(54)(56)의 출력이 하이가 되므로, 출력 신호 FUSE_RAS*, FUSE_CAS*, FUSE_DQ1*, FUSE_DQ2*, FUSE_DQ3*, FUSE_DQ4*가 하이가 되고, 인버터(70)(72)(74)(76)(78)(80)의 출력이 로우가 되어 인버터(46)(48)(50)(52)(54)(56)의 입력을 로우가 되게 함으로써 히스테리시스를 제공하다.
인에이블 회로(22)(도시되어 있지 않음)가 반응하는 신호 세트로서 입력 신호(RAS)(CAS)(DQ1)를 인에이블 시키기 위해서, 제조시에 퓨즈(F1)(F2)(F3)를 끊고 퓨즈(F4)(F5)(F6)은 그대로 둔다. 퓨즈(F1)(F2)(F3)가 끊어지면, RAS가 인가되고 PMOS 트랜지스터(P1)가 인버터(46)(48)(50)로 하이 레벨의 입력을 인가하여(그 이유는, 퓨즈(F1)(F2)(F3)가 더이상 트랜지스터(N5)를 통하여 접지되지 않기 때문이다) 이들 인버터의 출력이 로우가 된다. 인버터(46)(48)(50)의 로우 출력이 인버터(70)(72)(74)의 입력단에 인가되면 이들 인버터의 출력이 하이가 되어 PMOS 트랜지스터(P1)의 드레인이 하이가 되도록 함으로써 히스테리시스를 제공한다. 이와 동시에, 인버터(46)(48)(50)의 로우 출력은 인버터(58)(60)(62)의 출력과 출력 신호(FUSE_RAS)(FUSE_CAS)(FUSE_DQ1)가 하이가 되게 한다.
도 4의 패스 게이트는 도 6을 통하여 보다 상세히 설명된다. 퓨즈 회로(34)(도시되어 있지 않음)의 하이 출력 신호(FUSE_RAS)(FUSE_CAS)(FUSE_DQ1)는 NMOS 트랜지스터(N7)를 턴-오프시키고 PMOS 트랜지스터(P4)를 턴-온시킨다. NMOS 트랜지스터(N6)와 PMOS 트랜지스터(P4)가 온이면, RAS, CAS 그리고 DQ1 입력 신호가 패스 게이트(36)를 통하여 NAND 게이트(38)(도시되어 있지 않음)에 입력되어 집적 메모리 회로(20a)(도시되어 있지 않음)를 구별시키는 신호로 작용한다.
반대로, 퓨즈 회로(34)의 로우 출력 신호(FUSE_DQ2)(FUSE_DQ3)(FUSE_DQ4)는 NMOS 트랜지스터(N8)를 턴-오프시키고 PMOS 트랜지스터(P5)를 턴-온시킨다. 이와 동시에, 퓨즈 회로(34)의 하이 출력 신호(FUSE_RAS*)(FUSE_CAS*)(FUSE_DQ1*)는 NMOS 트랜지스터(N9)를 턴-온시키고 PMOS 트랜지스터(P6)를 턴-오프시킨다. NMOS 트랜지스터(N9)와 PMOS 트랜지스터(P5)가 온이면, 공급 전압 VCC이 패스 게이트(36)를 통하여 NAND 게이트(38)(도시되어 있지 않음)에 입력된다. NAND 트랜지스터(N8)와 PMOS 트랜지스터(P6)가 오프이므로 입력 신호(DQ2)(DQ3)(DQ4)는 패스 게이트(36)를 통하여 NAND 게이트(38)에 입력되지 않는다. 다른 실시예에서는, NMOS 트랜지스터(N7)(N9)가 생략된다.
따라서, 본 발명은 다중 메모리 소자 모듈에서 집적 메모리 회로 중의 하나의 용장 메모리 셀과 같은 기능 회로를 인에이블시키기 위한 회로와 방법을 제공한다. 또한, 본 발명의 회로와 발명은 실행불가능한 표준 메모리 셀을 갖는 다수의 메모리 소자 모듈을 보수하는 데에 사용하면 보수 속도를 증가시킬 수 있다.
지금까지 본 발명의 실시예에 대하여 설명하였으나 본 발명은 이에 한정되는 것이 아니며, 명세서에 기재되고 청구된 원리의 진정한 정신 및 범위 안에서 수정 및 변경될 수 있는 여러가지 실시 형태는 본 발명의 보호 범위에 속하는 것임을 인정하여야 할 것이다.

Claims (38)

  1. 외부 회로로부터 적어도 한 개의 어드레스 스트로브 신호를 포함하는 복수개의 입력 신호들과, 어드레스들과, 기타 입력 신호들을 수신하는 복수개의 집적 메모리 회로들과,
    집적 메모리 회로들 중의 하나에 대응되고, 각각의 집적 메모리 회로에 작동상 결합되어 입력 신호 중의 적어도 일부를 수신하고, 해당 입력 신호 세트에만 반응하여 인에이블 신호를 출력하고, 해당 입력 신호 세트가 나머지 입력 신호 중의 적어도 하나를 포함하는 복수개의 인에이블 회로들과,
    하나의 해당 인에이블 회로에 작동상 결합되고, 해당 인에이블 회로로부터 인에이블 신호를 받아서 인에이블되어, 다른 집적 메모리 회로들의 기능 회로들이 인에이블되지 않고도 집적 메모리 회로들 중 하나의 기능 회로가 인에이블될 수 있는 복수개의 기능 회로들을 포함하는 메모리 소자 모듈.
  2. 제 1 항에 있어서, 외부 회로에 의해 직접적인 전기적 접촉을 통하여 액세스 가능한 복수개의 접촉 장치를 부가적으로 포함하며, 상기 입력 신호들이 각각 적어도 상기 접촉 장치의 한 개와 결합되는 메모리 소자 모듈.
  3. 제 1 항에 있어서, 각각의 집적 메모리 회로가 하나의 다이 위에 형성되고, 각각의 집적 메모리 회로의 다이가 다른 집적 메모리 회로의 다이들과 이격되는 메모리 소자 모듈.
  4. 제 1 항에 있어서, 각각의 인에이블 회로가 NAND 게이트로 구성되는 메모리 소자 모듈.
  5. 제 1 항에 있어서, 각 인에이블 회로의 해당 입력 신호 세트가 로우 어드레스 스트로브 신호와 칼럼 어드레스 신호와 데이터 신호를 포함하는 메모리 소자 모듈.
  6. 제 1 항에 있어서, 각 기능 회로가 용장 메모리 셀을 포함하는 메모리 소자 모듈.
  7. 제 1 항에 있어서, 메모리 소자 모듈이 프로그래밍 모드와 활성 모드를 가지고, 각각의 집적 메모리 회로가 복수개의 일차 메모리 셀과 복수개의 용장 메모리 셀을 구비하는 메모리 어레이를 포함하고, 각각의 기능 회로가 기능 회로의 해당 집적 메모리 회로와 작동상 결합되어 어드레스들을 수신하고, 각각의 액세스 회로들도 해당 집적 메모리 회로의 메모리 어레이와 작동상 결합되어 활동 모드에서는 수신 어드레스에 따라 선택된 일차 메모리 셀에 액세스하여 외부 회로와 송수신하고, 각각의 액세스 회로가 프로그래밍 모드에서 액세스 회로의 해당 메모리 어레이에서 실행불가능한 일차 메모리 셀에 대응하는 수신 어드레스에 따라 인에이블 신호에 의해 모드가 바뀌어 활동 모드에서 실행불가능한 일차 메모리 셀 대신에 메모리 어레이 내의 용장 메모리 셀에 액세스하여 외부 회로와 송수신하도록 되어 있는 메모리 소자 모듈.
  8. 제 1 항에 있어서, 각각의 인에이블 회로가 복수개의 입력 신호를 수신하고, 각각의 인에이블 회로가 인에이블 회로의 복수개의 입력 신호 중의 해당 신호와 연결되는 복수개의 퓨즈 회로로 구성되고, 각각의 퓨즈 회로가 해당 입력 신호를 퓨즈 회로의 해당 인에이블 회로만이 반응하는 입력 신호 세트 중의 한 개의 입력 신호로 인에이블시키도록 되어 있는 메모리 소자 모듈.
  9. 제 8 항에 있어서, 각각의 퓨즈 회로가 출력 신호를 제공하도록 되어 있고, 각각의 인에이블 회로가 인에이블 회로의 복수개의 입력 신호 중 해당 신호와 연결되어 있는 복수개의 패스 게이트를 부가적으로 포함하고, 각각의 패스 게이트가 해당 퓨즈 회로에 작동상 결합되어 퓨즈 회로의 출력 신호를 수신하고, 각각의 패스 게이트가 해당 퓨즈 회로의 출력 신호를 받으면 해당 입력 신호를 패스 게이트의 해당 인에이블 회로만이 반응하는 입력 신호 세트 중의 한 개의 입력 신호로 인에이블시키도록 되어 있는 메모리 소자 모듈.
  10. 제 9 항에 있어서, 각각의 퓨즈 회로가 안티퓨즈를 포함하는 메모리 소자 모듈.
  11. 제 1 항에 있어서, 상기 인에이블 회로들은 상기 집적 메모리 회로들에 내장되어 있는 메모리 소자 모듈.
  12. 제 1 항에 있어서, 상기 기능 회로들은 상기 집적 메모리 회로들에 내장되어 있는 메모리 소자 모듈.
  13. 입력 장치와,
    출력 장치와,
    상기 입력 및 출력 장치에 작동상 결합되어 있는 프로세서와,
    패키지 내에 내장되고 패키지 외부의 회로를 통하여 프로세서와 송수신하는 메모리 소자 모듈을 포함하고,
    상기 메모리 소자 모듈은,
    각각이 적어도 어드레스 스트로브 신호를 포함하는 복수개의 입력 신호들과 어드레스들과 기타 입력 신호들을 수신하는 복수개의 집적 메모리 회로들과,
    집적 메모리 회로들 중의 하나에 대응되고, 각각의 집적 메모리 회로에 작동상 결합되어 입력 신호 중의 적어도 일부를 수신하고, 해당 입력 신호 세트에만 반응하여 인에이블 신호를 출력하고, 해당 입력 신호 세트가 나머지 입력 신호 중의 적어도 일부를 포함하는 복수개의 인에이블 회로들과,
    하나의 해당 인에이블 회로에 작동상 결합되고, 해당 인에이블 회로로부터 인에이블 신호를 받아서 인에이블되어, 다른 집적 메모리 회로들의 기능 회로들이 인에이블되지 않고도 집적 메모리 회로들 중 하나의 기능 회로가 인에이블될 수 있는 복수개의 기능 회로들을 포함하는 컴퓨터 시스템.
  14. 제 13 항에 있어서, 외부 회로에 의해 직접적인 전기적 접촉을 통하여 액세스 가능한 복수개의 접촉 장치를 부가적으로 포함하고, 상기 입력 신호들이 각각 적어도 한 개의 접촉 장치와 결합되는 컴퓨터 시스템.
  15. 제 13 항에 있어서, 각각의 집적 메모리 회로가 하나의 다이 위에 형성되고, 각각의 집적 메모리 회로의 다이가 다른 집적 메모리 회로의 다이들과 이격되는 컴퓨터 시스템.
  16. 제 13 항에 있어서, 각각의 인에이블 회로가 NAND 게이트를 포함하는 컴퓨터 시스템.
  17. 제 13 항에 있어서, 각 인에이블 회로의 해당 입력 신호 세트가 로우 어드레스 스트로브 신호와 칼럼 어드레스 신호와 데이터 신호를 포함하는 컴퓨터 시스템.
  18. 제 13 항에 있어서, 각 기능 회로가 용장 메모리 셀을 포함하는 컴퓨터 시스템.
  19. 제 13 항에 있어서, 상기 메모리 소자 모듈이 프로그래밍 모드와 활성 모드를 가지고, 각각의 집적 메모리 회로가 복수개의 일차 메모리 셀과 복수개의 용장 메모리 셀을 구비하는 메모리 어레이를 포함하고, 각각의 기능 회로가 기능 회로의 해당 집적 메모리 회로와 작동상 결합되어 어드레스들을 수신하고, 각각의 액세스 회로들도 해당 집적 메모리 회로의 메모리 어레이와 작동상 결합되어 활동 모드에서는 수신 어드레스에 따라 선택된 일차 메모리 셀에 액세스하여 프로세서와 송수신하고, 각각의 액세스 회로가 프로그래밍 모드에서 액세스 회로의 해당 메모리 어레이에서 실행불가능한 일차 메모리 셀에 대응하는 수신 어드레스에 따라 인에이블 신호에 의해 모드가 바뀌어 활동 모드에서 실행불가능한 일차 메모리 셀 대신에 메모리 어레이 내의 용장 메모리 셀에 액세스하여 프로세서와 송수신하도록 되어 있는 컴퓨터 시스템.
  20. 제 13 항에 있어서, 각각의 인에이블 회로가 복수개의 입력 신호를 수신하고, 각각의 인에이블 회로가 인에이블 회로의 복수개의 입력 신호 중의 해당 신호와 연결되는 복수개의 퓨즈 회로를 포함하고, 각각의 퓨즈 회로가 해당 입력 신호를 퓨즈 회로의 해당 인에이블 회로만이 반응하는 입력 신호 세트 중의 한 개의 입력 신호로 인에이블시키도록 되어 있는 컴퓨터 시스템.
  21. 제 20 항에 있어서, 각각의 퓨즈 회로가 출력 신호를 제공하도록 되어 있고, 각각의 인에이블 회로가 인에이블 회로의 복수개의 입력 신호 중 해당 신호와 연결되어 있는 복수개의 패스 게이트를 부가적으로 포함하고, 각각의 패스 게이트가 해당 퓨즈 회로에 작동상 결합되어 퓨즈 회로의 출력 신호를 수신하고, 각각의 패스 게이트가 해당 퓨즈 회로의 출력 신호를 받으면 해당 입력 신호를 패스 게이트의 해당 인에이블 회로만이 반응하는 입력 신호 세트 중의 한 개의 입력 신호로 인에이블시키도록 되어 있는 컴퓨터 시스템.
  22. 제 21 항에 있어서, 각각의 퓨즈 회로가 안티퓨즈를 포함하는 컴퓨터 시스템.
  23. 제 13 항에 있어서, 상기 인에이블 회로들이 상기 집적 메모리 회로들에 내장되어 있는 컴퓨터 시스템.
  24. 제 13 항에 있어서, 상기 기능 회로들이 상기 집적 메모리 회로들에 내장되어 있는 컴퓨터 시스템.
  25. 각각이 외부 회로로부터 적어도 한 개의 어드레스 스트로브 신호를 포함하는 복수개의 입력 신호들과 어드레스들과 기타 입력 신호들을 수신하는 복수개의 집적 메모리 회로들을 포함하고, 각각의 집적 메모리 회로들이 상기 입력 신호들 중 적어도 한 개의 신호를 수신하는 인에이블 회로롤 포함하고 적어도 한 개의 입력 신호에만 반응하여 인에이블 신호를 출력하고, 각각의 집적 메모리 회로가 상기 인에이블 회로에 결합되어 있는 기능 회로를 부가적으로 포함하고, 기능 회로가 상기 인에이블 신호에 반응하여 집적 메모리 회로의 동작을 변경하거나 확대하는 메모리 모듈.
  26. 제 25 항에 있어서, 외부 회로에 의해 직접적인 전기적 접촉을 통하여 액세스 가능한 복수개의 접촉 장치를 부가적으로 포함하고, 상기 입력 신호들이 각각 적어도 한 개의 접촉 장치와 결합되는 메모리 모듈.
  27. 제 25 항에 있어서, 각각의 집적 메모리 회로가 하나의 다이 위에 형성되고, 각각의 집적 메모리 회로의 다이가 다른 집적 메모리 회로의 다이들과 이격되는 메모리 모듈.
  28. 제 25 항에 있어서, 상기 메모리 모듈이 프로그래밍 모드와 활성 모드를 가지고, 각각의 집적 메모리 회로가 복수개의 일차 메모리 셀과 복수개의 용장 메모리 셀을 구비하는 메모리 어레이를 포함하고, 각각의 기능 회로가 기능 회로의 해당 집적 메모리 회로와 작동상 결합되어 어드레스들을 수신하고, 각각의 액세스 회로들도 해당 집적 메모리 회로의 메모리 어레이와 작동상 결합되어 활동 모드에서는 수신 어드레스에 따라 선택된 일차 메모리 셀에 액세스하여 외부 회로와 송수신하고, 각각의 액세스 회로가 프로그래밍 모드에서 액세스 회로의 해당 메모리 어레이에서 실행불가능한 일차 메모리 셀에 대응하는 수신 어드레스에 따라 인에이블 신호에 의해 모드가 바뀌어활동 모드에서 실행불가능한 일차 메모리 셀 대신에 메모리 어레이 내의 용장 메모리 셀에 액세스하여 외부 회로와 송수신하도록 되어 있는 메모리 모듈.
  29. 제 25 항에 있어서, 각각의 인에이블 회로가 복수개의 입력 신호를 수신하고, 각각의 인에이블 회로가 인에이블 회로의 복수개의 입력 신호 중의 해당 신호와 연결되는 복수개의 퓨즈 회로를 포함하고, 각각의 퓨즈 회로가 해당 입력 신호를 퓨즈 회로의 해당 인에이블 회로만이 반응하는 입력 신호 세트 중의 한 개의 입력 신호로 인에이블시키도록 되어 있는 메모리 모듈.
  30. 메모리 셀의 어레이와,
    외부에서 상기 메모리 셀 어레이와 어드레스, 데이터 및 기타 신호들을 송수신할 수 있도록 하는 액세스 회로와,
    입력 신호로서 상기 어드레스와 데이터와 기타 신호들 중의 적어도 일부를 수신하고, 입력 신호에만 반응하여 인에이블 신호를 출력하는 인에이블 회로와,
    인에이블 회로에 결합되고, 인에이블 신호에 반응하여 상기 메모리 셀 어레이의 동작을 변경하거나 증대시키는 기능 회로를 포함하는 집적 메모리 회로.
  31. 제 30 항에 있어서, 외부 회로에 의해 직접적인 전기적 접촉을 통하여 액세스 가능한 복수개의 접촉 장치를 부가적으로 포함하고, 상기 입력 신호들이 각각 적어도 한 개의 접촉 장치와 결합되는 집적 메모리 회로.
  32. 제 30 항에 있어서, 상기 집적 메모리 회로가 프로그래밍 모드와 활성 모드를 가지고, 상기 메모리 어레이가 각각의 집적 메모리 회로가 복수개의 일차 메모리 셀과 복수개의 용장 메모리 셀을 구비하고, 각각의 액세스 회로가 기능 회로에 작동상 결합되어 어드레스들을 수신하고, 각각의 액세스 회로들도 메모리 어레이와 작동상 결합되어 활동 모드에서는 수신 어드레스에 따라 선택된 일차 메모리 셀에 액세스하여 외부 회로와 송수신하고, 각각의 액세스 회로가 프로그래밍 모드에서 액세스 회로의 해당 메모리 어레이에서 실행불가능한 일차 메모리 셀에 대응하는 수신 어드레스에 따라 인에이블 신호에 의해 모드가 바뀌어 활동 모드에서 실행불가능한 일차 메모리 셀 대신에 메모리 어레이 내의 용장 메모리 셀에 액세스하여 외부 회로와 송수신하도록 되어 있는 집적 메모리 회로.
  33. 제 30 항에 있어서, 각각의 상기 인에이블 회로가 복수개의 입력 신호를 수신하고, 각각의 인에이블 회로가 인에이블 회로의 복수개의 입력 신호 중의 해당 신호와 연결되는 복수개의 퓨즈 회로를 포함하고, 각각의 퓨즈 회로가 해당 입력 신호를 퓨즈 회로의 해당 인에이블 회로만이 반응하는 입력 신호 세트 중의 한 개의 입력 신호로 인에이블시키도록 되어 있는 집적 메모리 회로.
  34. 제 30 항에 있어서, 상기 인에이블 회로가 반응하게 되는 상기 어드레스, 데이터 및 기타 신호들의 조합을 선택하기 위한 프로그래밍 회로를 더 포함하는 집적 메모리 회로.
  35. 제 30 항에 있어서, 상기 프로그래밍 회로가 복수개의 집적 메모리 회로가 하나의 메모리 모듈 내에 결합되어 패키지된 후에 상기 어드레스, 데이터 및 기타 신호들의 조합을 선택하도록 프로그램되어 있는 집적 메모리 회로.
  36. 각각이 어드레스 스트로브 신호를 포함하는 복수개의 입력 신호들과 어드레스들과 기타 입력 신호들을 수신하는 복수개의 집적 메모리 회로들을 구비하고 하나의 패키지에 내장되며, 각각의 집적 메모리 회로가 복수개의 일차 메모리 셀과 복수개의 용장 메모리 셀을 구비하고, 인에이블 신호를 수신받아 수신 어드레스에 따라 변경되어 수신 어드레스와 연결된 일차 메모리 셀 대신에 용장 메모리 셀 중의 하나에 액세스하도록 되어 있는 메모리 소자 모듈에서,
    집적 메모리 회로 중의 하나를 실행불가능한 일차 메모리 셀 대신에 용장 메모리 셀에 액세스하여 외부 회로와 송수신하도록 프로그래밍하는 방법으로서,
    집적 메모리 회로 중의 하나에서 실행불가능한 일차 메모리 셀에 해당하는 어드레스를 결정하는 단계와,
    결정된 어드레스를 집적 메모리 회로에 제공하는 단계와,
    메모리 소자 모듈이 반응하여 집적 메모리 회로에 인에이블 신호를 제공하는 입력 신호 세트(여기서, 입력 신호 세트는 기타 입력 신호들 중 적어도 한 개 신호를 포함한다)를 선택하기 위한 단계와,
    세트 내 입력 신호 각각을 집적 메모리 회로에 제공하여 인에이블 신호를 수신하게 함으로써 집적 메모리 회로가 결정된 어드레스에 따라 변경되어 실행불가능한 일차 메모리 셀 대신에 용장 메모리 셀에 액세스하여 외부 회로와 송수신하는 단계를 포함하는 방법.
  37. 제 36 항에 있어서, 상기 입력 신호 세트를 선택하는 단계가 퓨즈를 이용하여 세트 내에 존재할 입력 신호 각각을 세트 내에 존재하도록 인에이블시키는 것을 포함하는 방법.
  38. 제 36 항에 있어서, 상기 입력 신호 세트를 선택하는 단계가 안티퓨즈를 이용하여 세트 내에 존재할 입력 신호 각각을 세트 내에 존재하도록 인에이블시키는 것을 포함하는 방법.
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