JPH06203595A - ユニバーサル・モジューラ・メモリ - Google Patents

Abstract

(57)【要約】 【目的】 種々の位置の機能形モジュールで構成され、
なお、種々の位置に関係なく同じピン・アドレス仕様を
有するように変更可能である、ユニバーサル・メモリ回
路を提供する。 【構成】 アドレス信号（ＲＡ１０−ＲＡ１０、ＣＡ０
−ＣＡ１０）を受け取ることができる集積回路メモリ
が、複数個のアレイ・モジュール２０を有する。アレイ
・モジュール２０のおのおのは、行および列に配列され
た複数個のメモリ・セルを有し、かつ、前記アドレス信
号（ＲＡ０−ＲＡ１０、ＣＡ０−ＣＡ１０）に応答し
て、前記アレイ・モジュール２０の前記行および前記列
をアドレス指定するための装置２３、２４を有する。前
記集積回路メモリは回路２９を有し、前記回路２９は、
行入力アドレス信号ＲＡ１０または列アドレス信号ＣＡ
１０を非接続にし、かつ、これらの信号を新ルートによ
り送り、それにより、前記集積回路メモリのユニバーサ
ル・モジューラ・メモリへの変換が可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関す
る。さらに詳細にいえば、本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）のような集積回
路メモリをユニバーサル・モジューラ・メモリに変更す
ることに関する。

【０００２】

【従来の技術および問題点】通常、ＤＲＡＭのような半
導体メモリ装置は、メモリ・セルの部分アレイ、または
モジュールから作成される。例えば、４メガビットのＤ
ＲＡＭを、おのおのが１００万個のメモリ・セルを有す
るモジュールを４個用いて、１つのチップの上に作成す
ることができる。

【０００３】アレイ・モジュールのおのおののメモリ・
セルは、行および列に作成される。１つの行の中のメモ
リ・セルのおのおのは１つの導電体行線路に接続され、
および１つの列の中のメモリ・セルのおのおのは少なく
とも１つの導電体列線路に接続される。メモリ・セルの
中にディジタル・データを記憶するおよび読み出す目的
のために、および、ＤＲＡＭの場合には、これらのメモ
リ・セルをリフレッシュするために、行アドレスが行線
路に加えられ、および列アドレスが列線路に加えられ
る。これらのディジタル・データは、各モジュールの列
線路に接続されたセンス増幅器によって検出される。

【０００４】マイクロプレセッサからＤＲＡＭにより受
信される行アドレス・ビットの数は、産業界の基準によ
り、列アドレス・ビットの数に等しくすることができ
る。例えば、マイクロプロセッサにより４メガビットＤ
ＲＡＭに供給される行アドレス信号および列アドレス信
号は、おのおのが１１ビットを有することができる。け
れども、列アドレス・ビットからの情報および行アドレ
ス・ビットからの情報を、アレイ・モジュール構成体に
適合させるために、再定義することができる。これらの
ビットを再定義する際、セルの１個または複数個のモジ
ュールの中の１個または複数個の列にアドレスするため
に、１個または複数個の行ビットを割り当てることがで
きる。同様に、データを記憶することができる、または
読み出すことができる、特定のモジュールを指定するた
めに、１個または複数個の列ビットまたは行ビットを割
り当てることができる。例えば、１つの行ビットは、頂
部モジュールまたは底部モジュールのいずれが読み出さ
れるかを指定することができる。１つの列ビットは、左
モジュールまたは右モジュールのいずれが読み出される
かを指定することができる。

【０００５】モジュラＤＲＡＭ（ＭＯＤＲＡＭ）は、製
造時の欠陥による、欠陥のある１個または複数個モジュ
ールを有するＤＲＡＭである。ＤＲＡＭは製造工程のウ
エハ段階で検査され、そのＤＲＡＭの１個または複数個
のモジュールが機能的であるか、または欠陥を有するか
が、識別される。欠陥はランダムに生ずる性質があるの
で、アレイの中の１個または複数個モジュールのいずれ
が欠陥を有するかにより、ＭＯＤＲＡＭの機能するモジ
ュールは多くの可能な構成を仮定することができる。例
えば、頂部モジュールまたは底部モジュールのいずれか
が機能形であることができる。また別の場合として、左
モジュールまたは右モジュールのいずれかが機能形であ
ることができる。けれども、装置設計者は、通常、ＭＯ
ＤＲＡＭを用いた回路装置に対し、アドレスおよびピン
接続を指定しなければならない。従来、このことは、Ｍ
ＯＤＲＡＭが種類分けされなければならないことを意味
し、および例えば、頂部アレイ・モジュール機能形専用
または底部アレイ・モジュール機能形専用として市販さ
れることを意味した。したがって、設計者は、１つの種
類または他の種類だけを用いて、特定の装置を設計する
ことができた。それは、ＤＲＡＭ割り当てピン・アドレ
スは、例えば、頂部の１個または複数個モジュールに対
し、ＲＡ１０＝０であることができ、そして、ＤＲＡＭ
の底部の１個または複数個モジュールに対し、ＲＡ１０
＝０を割り当てることができる、からである。

【０００６】種々の位置に機能形モジュールを有し、い
ずれの位置においても同じピン・アドレス仕様を有する
ように変更可能である、ユニバーサル・メモリ回路が要
請されている。

【０００７】

【問題点を解決するための手段】本発明の１つの実施例
により、アドレス信号を受け取ることができる集積回路
メモリは、複数個のアレイ・モジュールを有する。アレ
イ・モジュールのおのおのは、行および列に配列された
複数個のメモリ・セルを有し、および、アドレス信号に
応答して、アレイ・モジュールの行および列をアドレス
指定するための装置を有する。１つの実施例では、例え
ば、レーザを用いて、ＲＡ１０ピンを内部回路から非接
続にし、および、頂部アレイ・モジュールまたは底部ア
レイ・モジュールのいずれが機能形であるかにより、Ｒ
Ａ１０ピン・アドレスを０または１のいずれかに「配
線」する、ことが可能な回路が得られる。したがって、
頂部アレイ・モジュールまたは底部アレイ・モジュール
の使用は、装置のマイクロプロセッサに対し透明性を有
する。さらに、設計された装置は、機能形であるモジュ
ールの複数個の組み合わせを有する、ＭＯＤＲＡＭまた
はたのメモリ・アレイを使用することができるが、な
お、異なる組み合わせは装置のマイクロプロセッサに対
し透明性を有する。本発明により、市販のためにＭＯＤ
ＲＡＭまたはメモリ・アレイを分離する必要がなく、お
よび、機能形モジュールの位置によって使用の実施を考
慮する必要がなくなる。

【０００８】

【実施例】図１は、先行技術によるメモリ装置のブロッ
ク線図である。例示の目的のためのこのメモリ装置は、
Ｎチャンネル・自己整合・シリコン・ゲートＣＭＯＳ処
理工程によって作成された、ダイナミック形ランダム・
アクセス・読出し／書込み・メモリである。例示された
ＤＲＡＭ装置は、４，１９４，３０４個のメモリ・セル
を有する。この４，１９４，３０４個のメモリ・セル
は、４個のアレイ・モジュール２０に分割される。これ
らのアレイ・モジュール２０のおのおのは、１，０４
８，５７６個のセルを有する。アレイ・モジュール２０
のおのおのは、１０２４行と１０２４列の規則正しいパ
ターンを有する。アレイ・モジュール２０のおのおの
は、１０２４個のセンス増幅器２１を有する。センス増
幅器２１のおのおのは、列線路に接続される。

【０００９】先行技術では、マイクロプロセッサ２２
は、４，１９４，３０４個のメモリ・セルを有するメモ
リ・チップに対し、例えば、１１行またはＸアドレスＲ
Ａ０−ＲＡ１０と、１１列またはＹアドレスＣＡ０−Ｃ
Ａ１０に対し供給を行うのが通常である。図１に例示さ
れた回路のメモリ・チップのような、多くのメモリ・チ
ップは、行の数と列の数とは異なる。（別の列と並列に
接続された列は、１個の列として数えられる。）図１の
例では、行アドレスの中の１つの行アドレスＲＡ１０
が、列アドレスとして取り扱われる。したがって、図１
の装置は、１０ビット行アドレスＲＡ０−ＲＡ９および
１２ビット列アドレスＣＡ０−ＣＡ１０、ＲＡ１０を使
用するように構成される。１０ビット行アドレスＲＡ０
−ＲＡ９は、１０導電体バス１０ＣＢにより、４個の１
０２４の１行復号器２３のおのおのの入力に送られる。
行復号器２３は、１０ビット行アドレスＲＡ０−ＲＡ９
により定められる時、アレイのおのおのの１０２４の１
行線路を選定する機能を果たす。アレイ・モジュール２
０のおのおの中の１個の対応する行線路が、同じ１０ビ
ット行アドレスＲＡ０−ＲＡ９によって選定される。

【００１０】１２ビット列アドレスＣＡ０−ＣＡ１０、
ＲＡ１０の８ビットＣＡ２−ＣＡ９は、８導電体バス８
ＣＢにより、２５６の１列復合器２４の入力に送られ
る。列複合器２４は、４個のアレイ・モジュール２０の
おのおの中の１０２４の４列の群、すなわち、８ビット
列アドレスＣＡ２−ＣＡ９により定められた４個の列の
群、を選定する機能を果たす。４個の列の対応する群
が、同じ８ビット列アドレスＣＡ２−ＣＡ９により、ア
レイ・モジュール２０のおのおの中で選定される。

【００１１】列復号器２４によって行われる１０２４の
４選定（または、２５６群の１群選定）は、アレイのお
のおのの中の４列の対応する群のおのおのを、４導体バ
ス４ＣＢにより、１６の１マルチプレクサ（ＭＵＸ）２
５に結合させる。１６の１マルチプレクサ２５は、１２
ビット列アドレスＣＡ０−ＣＡ１０、ＲＡ１０の中の４
ビットＣＡ０、ＣＡ１、ＣＡ１０、ＲＡ１０を含む受信
された信号に基づいて、１６列の中の１つの列を選定
し、および、選定された列のデータを、１導体バス１Ｃ
Ｂを通して、データ入力／出力端子ＤまたはＱに結合す
る。よく知られているように、ＤＲＡＭは、例えば、Ｍ
ＵＸ２５が１６列の中の４列または１６列の中の８列を
選定し、そして多数個のＤ／Ｑ端子に並列に４出力ビッ
トまたは８出力ビットを供給するように、構成すること
ができる。

【００１２】行アドレス・ストロープ信号ＲＡＳ がリ
フレッシュ検出器およびカウンタ回路２６の入力と、行
クロック回路２７とに送られる時、行アドレスＲＡ０−
ＲＡ９が行復号器２３に現れなければならない。行クロ
ック回路２７は、多数個のクロック信号および制御信号
を発生し、それにより、アレイ・モジュール２０のおの
おの装置の種々の部分の動作が定められる。同様に、列
アドレス・ストローブ信号ＣＡＳ が、リフレッシュ検
出器およびカウンタ回路２６に送られる。ＣＡＳ 信号
により、メモリ・チップの列復号器２４に、列アドレス
ＣＡ２−ＣＡ９が現れる。ＲＡＳ 信号およびＣＡＳ
信号から得られる信号により、アレイ・モジュール２０
のおのおのメモリ・セルをリフレッシュする（セルのコ
ンデンサを再充電する）。リフレッシュ検出器およびカ
ウンタ回路２６は、マルチプレクサ（ＭＵＸ）２８にリ
フレッシュ・サイクル信号を供給し、そしてマルチプレ
クサ（ＭＵＸ）２８は、アレイ・モジュール２０のおの
おの列復号器２３に、行アドレス信号ＲＡ０−ＲＡ９を
供給する。列リフレッシュ信号のための回路の概要図が
図１には示されていないことを、断っておかなくてはな
らない。けれども、このような回路は先行技術において
周知である。そしてこのような回路は、例えば、いずれ
もテキサス・インスツルメンツ・インコーポレイテッド
社に譲渡された、１９８７年６月２日公布の米国特許第
４，６７０，８７８号および１９９０年１１月６日公布
の米国特許第４，９６９，１２３号、に開示されてい
る。

【００１３】ＲＡＳ 信号およびＣＡＳ 信号は、マイ
クロプロセッサ２２によって供給されるように図１に示
されているが、当業者には周知であるように、これらの
信号はＤＲＡＭチップそれ自身で発生することができ
る、または中間チップにより供給することができる。

【００１４】図１の右側に示されているように、アレイ
・モジュール０およびアレイ・モジュール１の列は、ア
ドレスＲＡ１０＝０による読出しに対し選定され、一
方、アレイ・モジュール２の列は、アドレスＲＡ１０＝
１による読出しに対し選定される。同様に、図１の上側
に示されているように、アレイ・モジュール０およびア
レイ・モジュール２の列は、アドレスＲＡ１０＝０によ
る読出しに対し選定され、一方、アレイ・モジュール１
の列は、アドレスＲＡ１０＝１による読出しに対し選定
される。

【００１５】製造工程の保護性被覆体沈着より以前のウ
エハ段階において、必要なレーザ修理を行う前に、ＤＲ
ＡＭチップが検査される。この段階での検査は、通常、
レーザ前検査と呼ばれる。レーザ前検査の結果、例え
ば、レーザ修理において、メモリ・セルの欠陥列または
欠陥行を、冗長列または冗長行で置き換えることができ
る。レーザ修理が実行された後、ＤＲＡＭチップは、保
護性被覆体沈着段階に進む。被覆体沈着段階の後、多重
プロープ検査が実行される。

【００１６】レーザ前検査により、ＤＲＡＭチップが完
全に機能するかどうかが判定される。もしＤＲＡＭが部
分的に機能するならば、ＤＲＡＭアレイのアレイ・モジ
ュール２０のいずれが機能するかが判定される。

【００１７】図２において、ＲＡ１０＝１の時、ＲＡ１
０＝０の時、ＣＡ１０＝１の時、またはＣＡ１０＝０の
時、アレイ・モジュール２０の半分だけが用いられると
いう事実を利用するために、図１の回路が変更されてい
る。ここで詳細に説明されるように、図２の回路は回路
装置２９を有する。回路装置２９は、例えば、ＲＡ１０
アドレスへの外部接続をカット・オフすることができ、
および、頂部アレイ・モジュール２０または底部アレイ
・モジュール２０のいずれが機能形であるかにより、Ｒ
Ａ１０アドレスを０または１のいずれかに永久的に接続
することができる。

【００１８】１つ以上の目的のためにピンを用いる、こ
とができることを断っておかなくてはならない。例え
ば、ＤＲＡＭの同じピンを、列アドレスのためと、行ア
ドレスのためとに用いることができる。したがって、こ
こで用いられる時、アドレス指定信号に関して「外部」
という用語は、そのアドレス信号が分離される入力アド
レス・バッファの後の場所を意味する。

【００１９】図３は、図２の回路２９の１つの実施例を
示す。図３の回路のヒューズのおのおのが、例えば、レ
ーザによって開放回路にされる。ユニバーサル・メモリ
に対する仕様が、アドレスＲＡ１０を動作しないように
要求することを仮定するならば、ヒューズＸが開放回路
にされて、外部アドレスＲＡ１０をカット・オフにす
る。ヒューズＢは、底部アレイ・モジュール２０が機能
形であるＭＯＤＲＡＭに対し、開放回路にされる。その
場合、トランジスタＴ１およびトランジスタＴ２によ
り、内部ＲＡ１０の電圧が電源電圧Ｖ_ddになる、すなわ
ち、ＲＡ１０＝１にされる。ヒューズＴは、頂部アレイ
・モジュール２０が機能形であるＭＯＤＲＡＭに対し、
開放回路にされる。その場合、トランジスタＴ３および
トランジスタＴ４により、内部ＲＡ１０の電圧が基準電
圧Ｖ_ssになる、すなわち、ＲＡ１０＝０にされる。

【００２０】図３の回路は、前記機能を実行するために
用いることができる多くの回路の１つに過ぎない。また
別の回路としては、例えば、開放回路よりむしろ短絡回
路であるヒューズを用いることができる、または、不揮
発性プログラム可能メモリ素子を用いることができる。
もし不揮発性プログラム可能メモリ素子が用いられるな
らば、メモリを変更してユニバーサル・モジューラ・メ
モリにするプログラミングを、多重検査の後に、または
パッケージ後検査の後でさえ、実行することができる。

【００２１】マイクロプロセッサの透明性の概念は、他
の機能形アレイ構成体および他のアドレスに拡張するこ
とができる。

【００２２】例えば、もしＲＡ１０アドレスがユニバー
サルな「ドント・ケア」アドレスであることがＭＯＤＲ
ＡＭ回路設計者に指定されるならば、その時には、頂部
機能形ＭＯＤＲＡＭまたは底部機能形ＭＯＤＲＡＭと同
じ入力アドレスで動作するために、ＭＯＤＲＡＭが左機
能形または右機能形のアレイ・モジュール２０を有する
ような、回路を備えることができる。図１および図２に
示されているように、ＤＲＡＭの左側はＣＡ１０＝０で
アドレスされ、およびＤＲＡＭの右側はＣＡ１０＝１で
アドレスされる。もしＤＲＡＭの左または右アレイ・モ
ジュール２０のいずれかが機能形であるならば、ＲＡ１
０を「ドント・ケア」アドレスとして取り扱うＭＯＤＲ
ＡＭをマイクロプロセッサ２２に対し透明的にするため
に、ＭＯＤＲＡＭは「内部ＲＡ１０」として用いられる
ようにリチャンネルされた「外部ＣＡ１０」を有しなけ
ればならない。さらに、「外部ＲＡ１０」は再び、どの
内部アドレス指定接続からもカット・オフされなければ
ならない。また、「内部ＣＡ１０」は、ＤＲＡＭの左側
または右側のいずれが用いられるかにより、０または１
にいずれかに「配線」されなければならない。

【００２３】図４は、ＤＲＡＭをユニバーサルＤＲＡＭ
として用いることができる、回路の１つの例を示す。図
３の回路は、ＲＡ１０＝１の時およびＣＡ１０＝１の
時、アレイ・モジュール３だけが使用されることと、Ｒ
Ａ１０＝１の時およびＣＡ１０＝０の時、アレイ・モジ
ュール２だけが使用されることと、ＲＡ１０＝０の時お
よびＣＡ１０＝１の時、アレイ・モジュール１だけが使
用されることと、ＲＡ１０＝０の時およびＣＡ１０＝０
の時、アレイ・モジュール０だけが使用されることと、
を利用するように変更されている。図３のヒューズ回路
におけるように、すべてのＭＯＤＲＡＭに対しヒューズ
Ｘが開放回路にされ、アドレスＲＡ１０をカット・オフ
にする。左または右機能形ＭＯＤＲＡＭに対し、ヒュー
ズＹが開放回路にされ、外部ＣＡ１０を内部ＣＡ１０か
らカット・オフにする。ヒューズＲまたはヒューズＬの
いずれかが開放回路にされ、図３の回路のところで説明
されたように、トランジスタＴ５およびＴ６、またはト
ランジスタＴ７およびＴ８を使用することにより、右機
能形アレイＭＯＤＲＡＭまたは左機能形アレイＭＯＤＲ
ＡＭのいずれかの使用が選択される。さらに、ヒューズ
Ｃが開放回路にされ、それにより、トランジスタＴ９お
よびＴ１０が外部アドレスＣＡ１０を、アドレスＲＡ１
０のために内部導電体に再び進める。図４の回路を用い
るならば、ＤＲＡＭの頂部半分体と底部半分体との中の
１つの半分体が機能形であると仮定して、これらの半分
体のいずれかが使用可能てある。もしそうでないなら
ば、ＤＲＡＭの左半分体と右半分体との中の１つの半分
体が機能形であると仮定して、これらの半分体のいずれ
かが使用可能である。

【００２４】種々の容量のＭＯＤＲＡＭを作成するため
に、機能形アレイ・モジュール２０の多くの他の組み合
わせ体に、この同じ概念を用いることができる。アレイ
・モジュール２０は、セルの物理的に分離されたアレイ
である必要はなく、セルの１つの大きなアレイの一部分
であることができる。

【００２５】本発明の１つの利点は、ＭＯＤＲＡＭの種
類のおのおのに対し、例えば、０．５メガビットまたは
２メガビットに対し、ユニバーサル・ピン接続仕様が可
能であることである。このユニバーサル仕様は、回路設
計者に対する仕様要求を小さなものにする。さらに、レ
ーザ修理の後の製造業者によるＤＲＡＭの検査は、簡単
になる。製造工程と備え付け物品目録とが、単純化され
る。それは、追跡するのは少数種類のＭＯＤＲＡＭだけ
であるからである。回路設計者が明細に述べていない機
能形アレイ・モジュール２０マップを有するチップを放
棄する必要がないので、高い歩留まりが得られる。

【００２６】前記の回路は、メモリ・チップ上に最小の
面積領域だけを必要とする。さらに、多数個のヒューズ
およびレーザ修理を付け加えることによる信頼性に及ぼ
す影響は、小さなものである。けれども、完全な位相的
乱雑さを有する検査は、レーザ修理による新ルートでの
アドレスを有するＭＯＤＲＡＭに対し、可能ではない。
この後者の事実は、検査相関の際、いくらかの困雑を結
果的に生ずる。

【００２７】要約をすれば、行アドレス信号ＲＡ０−Ｒ
Ａ１０および列アドレス信号ＣＡ０−ＣＡ１０を受け取
ることができるＤＲＡＭのような集積回路メモリは、複
数個のアレイ・モジュール２０を有する。アレイ・モジ
ュール２０のおのおのは、行および列に配列された複数
個のメモリ・セルと、少なくとも１個のセンス増幅器２
１を有する。この集積回路メモリはまた、行復号器２３
および列復号器２４のような、アドレス信号ＲＡ０−Ｒ
Ａ１０およびＣＡ０−ＣＡ１０に応答してアレイ・モジ
ュール２０の行および列のアドレス指定を行う装置を有
する。さらに、この集積回路メモリは、行アドレスまた
は列アドレスを非接続にするための、および行アドレス
または列アドレスの信号を新ルートで送るための、装置
２９を有する。

【００２８】前記で説明された実施例はＤＲＡＭ集積回
路であるが、本発明はまた、メモリ・セルのモジュール
に構成された不揮発性メモリのような、他の集積回路に
応用することができる。

【００２９】本発明は、例示された実施例を参照して説
明されたけれども、この説明は、本発明がこれらの実施
例に限定されることを意味するのではない。例示された
実施例の種々の変更実施例、および他の実施例が可能で
あることは、前記説明を参照すれば、当業者にはすぐに
分かるであろう。したがって、本発明は、このような変
更実施例および他の実施例をすべて包含するものであ
る。

【００３０】以上の説明に関して更に以下の項を開示す
る。 (1) 行および列に配列された複数個のメモリ・セルを
おのおのが有する複数個のアレイ・モジュールと、アド
レス信号に応答して前記アレイ・モジュールのおのおの
の前記行および前記列をアドレス指定するための装置で
あって、前記アドレス信号を受け取る入力と、前記アド
レス信号を前記アレイ・モジュールに結合する出力とを
有する、前記装置と、を有し、かつ、アドレス指定のた
めの前記装置が、第１前記アドレス信号を前記複数個の
アレイ・モジュールから非結合にするための装置を有
し、アドレス指定のための前記装置が、符号化された前
記第１アドレス信号を前記複数個のアレイ・モジュール
に送るための装置を有する、アドレス信号を受け取るこ
とができる集積回路メモリ。

【００３１】(2) 第１項に記載された集積回路メモリ
において、前記アレイ・モジュールの中の少なくとも１
つのアレイ・モジュールが欠陥的である、前記集積回路
メモリ。

【００３２】(3) 第１項に記載された集積回路メモリ
において、前記アレイ・モジュールの中の少なくとも１
つのアレイ・モジュールが欠陥的であり、かつ、前記符
号化された第１アドレス信号が前記欠陥的アレイ・モジ
ュールを不活性化する、前記集積回路メモリ。

【００３３】(4) 第１項に記載された集積回路メモリ
において、前記第１アドレス信号を非結合にするための
前記装置がヒューズを有する、前記集積回路メモリ。

【００３４】(5) 第１項に記載された集積回路メモリ
において、アドレス指定のための前記装置が第２前記ア
ドレス信号を前記アレイ・モジュールの前記第１アドレ
ス信号入力へ新ルートで送るための装置を有する、前記
集積回路メモリ。

【００３５】(6) 第１項に記載された集積回路メモリ
において、アドレス指定のための前記装置が第２前記ア
ドレス信号を前記アレイ・モジュールの前記第１アドレ
ス信号入力へ新ルートで送るための装置を有し、かつ、
前記第２アドレス信号を新ルートで送るための前記装置
が１対のヒューズを有する、前記集積回路メモリ。

【００３６】(7) 第１項に記載された集積回路メモリ
において、前記アドレス信号に応答して前記アレイ・モ
ジュールの前記行および前記列をアドレス指定するため
の前記装置が行復号器および列復号器を有する、前記集
積回路メモリ。

【００３７】(8) 第１項に記載された集積回路メモリ
において、前記集積メモリがダイナミック・ランダム・
アクセス・メモリである、前記集積回路メモリ。

【００３８】(9) 第１項に記載された集積回路メモリ
において、前記アドレス信号の前記少なくとも１ビット
を供給するためのマイクロプロセッサを有する、前記集
積回路メモリ。

【００３９】(10) 行および列に配列された複数個のメ
モリ・セルをおのおのが有する複数個のアレイ・モジュ
ールと、アドレス信号に応答して前記アレイ・モジュー
ルのおのおのの前記行および前記列をアドレス指定する
ための装置であって、前記アドレス信号を受け取る入力
と、前記アドレス信号を前記アレイ・モジュールに結合
する出力とを有する、前記装置と、前記アドレス信号の
前記少なくとも１ビットを供給するためのマイクロプロ
セッサと、を有し、かつ、アドレス指定のための前記装
置が、第１前記アドレス信号を前記複数個のアレイ・モ
ジュールから非結合にするための装置を有し、アドレス
指定のための前記装置が、符号化された前記第１アドレ
ス信号を前記複数個のアレイ・モジュールに送るための
装置を有し、前記アレイ・モジュールの少なくとも１つ
のアレイ・モジュールが、欠陥的であり、前記アレイ・
モジュールの少なくとも１つのアレイ・モジュールが欠
陥的であり、かつ、前記符号化された第１アドレス信号
が前記欠陥的アレイ・モジュールを不活性化し、前記第
１アドレス信号を非結合にするための前記装置が、ヒュ
ーズを有し、アドレス指定のための前記装置が、第２前
記アドレス信号を前記アレイ・モジュールの前記第１ア
ドレス信号入力へ新ルートで送るための装置を有し、か
つ、前記第２アドレス信号を新ルートで送るための前記
装置が１対のヒューズを有し、前記アドレス信号に応答
して前記アレイ・モジュールの前記行および前記列をア
ドレス指定するための前記装置が、行復号器および列復
号器を有する、アドレス信号を受け取ることができるダ
イナミック・ランダム・アクセス集積回路メモリ。

【００４０】(11) アレイ・モジュールのおのおのが行
および列に配列された複数個のメモリ・セルを有し、か
つ、アドレス信号に応答して前記アレイ・モジュールの
前記行および前記列をアドレス指定するための装置を集
積回路メモリが有し、前記アレイ・モジュールを有する
メモリをユニバーサルに変更されたメモリ・アレイに変
換するための方法であって、アドレス信号を少なくとも
１つの前記アレイ・モジュールから非結合にする段階
と、符号化されたアドレス信号を少なくとも１つの前記
アレイ・モジュールに結合する段階と、を有する、前記
方法。

【００４１】(12) 第１１項に記載された方法におい
て、前記集積回路メモリがダイナミック・ランダム・ア
クセス・メモリである、前記方法。

【００４２】(13) 第１１項に記載された方法におい
て、アドレス信号がマイクロプロセッサにより供給され
る、前記方法。

【００４３】(14) 第１１項に記載された方法におい
て、少なくとも１つの前記アレイ・モジュールが欠陥的
である、前記方法。

【００４４】(15) 第１１項に記載された方法におい
て、少なくとも１つの前記アレイ・モジュールが欠陥的
であり、かつ、前記符号化されたアドレス信号が前記欠
陥的アレイ・モジュールを不活性にする、前記方法。

【００４５】(16) 第１１項に記載された方法におい
て、アドレス信号を少なくとも１つのアレイ・モジュー
ルへ新ルートにより送ることを有する、前記方法。

【００４６】(17) 第１１項に記載された方法におい
て、アドレス信号を少なくとも１つのアレイ・モジュー
ルへ新ルートにより送ることを有し、かつ、前記新ルー
トにより送ることがレーザ・ビームを用いることにより
少なくとも１つのヒューズを開放回路にすることによっ
て実行される、前記方法。

【００４７】(18) 第１１項に記載された方法におい
て、前記非結合がレーザ・ビームを用いることにより少
なくとも１つのヒューズを開放回路にすることによって
実行される、前記方法。

【００４８】(19) 第１１項に記載された方法におい
て、前記結合がレーザ・ビームを用いることにより少な
くとも１つのヒューズを開放回路にすることによって実
行される、前記方法。

【００４９】(20) 本発明の１つの実施例により、アド
レス信号（ＲＡ０−ＲＡ１０、ＣＡ０−ＣＡ１０）を受
け取ることができる集積回路メモリが、複数個のアレイ
・モジュール２０を有する。アレイ・モジュール２０の
おのおのは、行および列に配列された複数個のメモリ・
セルを有し、かつ、前記アドレス信号（ＲＡ０−ＲＡ１
０、ＣＡ０−ＣＡ１０）に応答して、前記アレイ・モジ
ュール２０の前記行および前記列をアドレス指定するた
めの装置２３，２４を有する。前記集積回路メモリは回
路２９を有し、前記回路２９は、行入力アドレス信号Ｒ
Ａ１０または列アドレス信号ＣＡ１０を非接続にし、か
つ、これらの信号を新ルートにより送り、それにより、
前記集積回路メモリのユニバーサル・モジューラ・メモ
リへの変換が可能である。

【図面の簡単な説明】

【図１】先行技術のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）の１つの実施例の関連する部分
の、一部分がブロック線図で示された、概要回路図。

【図２】図１のＤＲＡＭ実施例の中の本発明のスイッチ
ング回路の利用を示した、一部分がブロック線図で示さ
れた、概要回路図。

【図３】モジューラ・メモリと共に使用されるヒューズ
・スイッチの概要回路図。

【図４】モジューラ・メモリと共に使用される第２ヒュ
ーズ・スイッチの概要回路図。

【符号の説明】

２０ アレイ・モジュール ２３，２４ アドレス指定のための装置 ２９ 非接続にするための装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 行および列に配列された複数個のメモリ
   ・セルをおのおのが有する複数個のアレイ・モジュール
   と、 アドレス信号に応答して前記アレイ・モジュールのおの
   おのの前記行および前記列をアドレス指定するための装
   置であって、前記アドレス信号を受け取る入力と、前記
   アドレス信号を前記アレイ・モジュールに結合する出力
   とを有する、前記装置と、を有し、かつ、 アドレス指定のための前記装置が、第１前記アドレス信
   号を前記複数個のアレイ・モジュールから非結合にする
   ための装置を有し、 アドレス指定のための前記装置が、符号化された前記第
   １アドレス信号を前記複数個のアレイ・モジュールに送
   るための装置を有する、アドレス信号を受け取ることが
   できる集積回路メモリ。
2. 【請求項２】 アレイ・モジュールのおのおのが行およ
   び列に配列された複数個のメモリ・セルを有し、かつ、
   アドレス信号に応答して前記アレイ・モジュールの前記
   行および前記列をアドレス指定するための装置を集積回
   路メモリが有し、前記アレイ・モジュールを有するメモ
   リをユニバーサルに変更されたメモリ・アレイに変換す
   るための方法であって、 アドレス信号を少なくとも１つの前記アレイ・モジュー
   ルから非結合にする段階と、 符号化されたアドレス信号を少なくとも１つの前記アレ
   イ・モジュールに結合する段階と、を有する、前記方
   法。