JPH10144089A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10144089A JPH10144089A JP8298776A JP29877696A JPH10144089A JP H10144089 A JPH10144089 A JP H10144089A JP 8298776 A JP8298776 A JP 8298776A JP 29877696 A JP29877696 A JP 29877696A JP H10144089 A JPH10144089 A JP H10144089A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】多ビット化が進行しても効率的な不良救済がで
きる半導体記憶装置を提供することを目的とする。 【解決手段】アドレスを与えた時に複数のデータを同時
にやり取りできる多ビット構成のメモリにおいて、各Ｉ
／Ｏで共用されるスペアＤＱ線１５ｃ，１５ｃ、スペア
センスアンプ回路１３ｃ及びスペアカラムスイッチ１４
ｃと、不良が発生したＤＱ線のアドレスを記憶するフュ
ーズボックス２０と、不良が発生したＤＱ線が属するＩ
／Ｏを記憶するフューズ回路２１−１，２１−２，…と
を設け、Ｉ／Ｏ毎に不良救済を行うことを特徴としてい
る。不良が発生した一つのＩ／Ｏに属するメモリセルの
みで置換が行われるので、必要のない置き換えが生ずる
ことがなく、多ビット化が進行しても効率的に救済でき
る。
きる半導体記憶装置を提供することを目的とする。 【解決手段】アドレスを与えた時に複数のデータを同時
にやり取りできる多ビット構成のメモリにおいて、各Ｉ
／Ｏで共用されるスペアＤＱ線１５ｃ，１５ｃ、スペア
センスアンプ回路１３ｃ及びスペアカラムスイッチ１４
ｃと、不良が発生したＤＱ線のアドレスを記憶するフュ
ーズボックス２０と、不良が発生したＤＱ線が属するＩ
／Ｏを記憶するフューズ回路２１−１，２１−２，…と
を設け、Ｉ／Ｏ毎に不良救済を行うことを特徴としてい
る。不良が発生した一つのＩ／Ｏに属するメモリセルの
みで置換が行われるので、必要のない置き換えが生ずる
ことがなく、多ビット化が進行しても効率的に救済でき
る。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置及
びこの半導体記憶装置を用いたメモリシステムに関する
もので、特に不良救済を行うためのリダンダンシーシス
テム及びリダンダンシー方式に関し、更に詳しくは並列
にデータを入出力する多ビットメモリ等においてスペア
に置換したアドレスを識別するためのアドレス識別シス
テム及びアドレス識別方法に関する。
びこの半導体記憶装置を用いたメモリシステムに関する
もので、特に不良救済を行うためのリダンダンシーシス
テム及びリダンダンシー方式に関し、更に詳しくは並列
にデータを入出力する多ビットメモリ等においてスペア
に置換したアドレスを識別するためのアドレス識別シス
テム及びアドレス識別方法に関する。
【０００２】
【従来の技術】メモリの容量が大きい場合、その容量を
有効に利用するためには、アドレスを与えた時に複数の
データを同時にメモリとやり取りできることが重要とな
ってきている。すなわち、多ビット構成のメモリであ
る。同時にやり取りできるデータ量が増えると、それだ
けデータの転送効率が上がり、高速データ転送メモリと
してメモリの容量を有効に利用できる。この際、同時に
データ転送される各ビットのアドレス空間は同一であ
り、外からアドレスで区別することはできない。換言す
れば、同時に入出力されるデータのアドレスは全て同じ
であり、メモリの外部からはＩ／Ｏの違いのみとして識
別される。
有効に利用するためには、アドレスを与えた時に複数の
データを同時にメモリとやり取りできることが重要とな
ってきている。すなわち、多ビット構成のメモリであ
る。同時にやり取りできるデータ量が増えると、それだ
けデータの転送効率が上がり、高速データ転送メモリと
してメモリの容量を有効に利用できる。この際、同時に
データ転送される各ビットのアドレス空間は同一であ
り、外からアドレスで区別することはできない。換言す
れば、同時に入出力されるデータのアドレスは全て同じ
であり、メモリの外部からはＩ／Ｏの違いのみとして識
別される。
【０００３】一方、メモリの容量が大きくなると、より
進んだ微細加工技術を駆使して製造が行われ、製造工程
での塵やゴミの存在、あるいは製造プロセスの揺らぎ等
に対して製品としての良品率、すなわち歩留まりが敏感
に依存するようになる。よって、データの記憶場所であ
るメモリセルの全てが完璧であるような完全良品の割合
は当然少なくなる。このため、本来必要な容量のメモリ
セルに加えて、予め冗長用のメモリセルを設け、不良が
発生したメモリセルを上記冗長用のメモリセルに置換し
て救済するリダンダンシー技術により歩留まりを向上さ
せることが必要になる。
進んだ微細加工技術を駆使して製造が行われ、製造工程
での塵やゴミの存在、あるいは製造プロセスの揺らぎ等
に対して製品としての良品率、すなわち歩留まりが敏感
に依存するようになる。よって、データの記憶場所であ
るメモリセルの全てが完璧であるような完全良品の割合
は当然少なくなる。このため、本来必要な容量のメモリ
セルに加えて、予め冗長用のメモリセルを設け、不良が
発生したメモリセルを上記冗長用のメモリセルに置換し
て救済するリダンダンシー技術により歩留まりを向上さ
せることが必要になる。
【０００４】図１９は、従来の多ビットメモリの概略構
成例を示すブロック図である。行列状にメモリセルが配
列されたメモリセルアレイ１１−１〜１１−ｎにはそれ
ぞれ、行デコーダ１２−１〜１２−ｎ、センスアンプ１
３−１〜１３−ｎ、及びカラムスイッチ１４−１〜１４
−ｎが設けられている。行アドレス信号が上記各行デコ
ーダ１２−１〜１２−ｎに供給されると、メモリセルア
レイ１１−１〜１１−ｎ中の選択された行のメモリセル
のデータは、センスアンプ１３−１〜１３−ｎによって
センス増幅された後、ラッチされる。上記センスアンプ
１３−１〜１３−ｎはそれぞれ、カラムスイッチ１４−
１〜１４−ｎを介して列毎にＤＱ線１５，１５，…に共
通接続されている。上記カラムスイッチ１４−１〜１４
−ｎ及びＤＱデコーダ１６には列アドレス信号が供給さ
れる。カラムスイッチ１４−１〜１４−ｎは、列アドレ
ス信号にしたがってＤＱ線１５，１５，…にどのセンス
アンプ１３−１〜１３−ｎを接続するかの選択動作を行
う。選択されたセンスアンプにラッチされているデータ
は、上記ＤＱ線１５，１５，…上に読み出される。ま
た、ＤＱデコーダ１６は、ＤＱ線１５，１５，…の選択
動作を行う。ＤＱデコーダ１６で選択されたＤＱ線１
５，１５，…上に読み出されたデータは、ＤＱバッファ
（ＤＱＢ）１７−１〜１７−ｍを介して出力される。あ
るいは、ＤＱバッファ１７−１〜１７−ｍに入力された
書き込みデータが、ＤＱデコーダ１６で選択されたＤＱ
線１５，１５，…、カラムスイッチ１４−１〜１４−
ｎ、及びセンスアンプ１３−１〜１３−ｎをそれぞれ介
してメモリセルアレイ１１−１〜１１−ｎ中のメモリセ
ルに書き込まれる。なお、ここでどのＤＱ線１５がどの
Ｉ／Ｏに属するかは固定されている。
成例を示すブロック図である。行列状にメモリセルが配
列されたメモリセルアレイ１１−１〜１１−ｎにはそれ
ぞれ、行デコーダ１２−１〜１２−ｎ、センスアンプ１
３−１〜１３−ｎ、及びカラムスイッチ１４−１〜１４
−ｎが設けられている。行アドレス信号が上記各行デコ
ーダ１２−１〜１２−ｎに供給されると、メモリセルア
レイ１１−１〜１１−ｎ中の選択された行のメモリセル
のデータは、センスアンプ１３−１〜１３−ｎによって
センス増幅された後、ラッチされる。上記センスアンプ
１３−１〜１３−ｎはそれぞれ、カラムスイッチ１４−
１〜１４−ｎを介して列毎にＤＱ線１５，１５，…に共
通接続されている。上記カラムスイッチ１４−１〜１４
−ｎ及びＤＱデコーダ１６には列アドレス信号が供給さ
れる。カラムスイッチ１４−１〜１４−ｎは、列アドレ
ス信号にしたがってＤＱ線１５，１５，…にどのセンス
アンプ１３−１〜１３−ｎを接続するかの選択動作を行
う。選択されたセンスアンプにラッチされているデータ
は、上記ＤＱ線１５，１５，…上に読み出される。ま
た、ＤＱデコーダ１６は、ＤＱ線１５，１５，…の選択
動作を行う。ＤＱデコーダ１６で選択されたＤＱ線１
５，１５，…上に読み出されたデータは、ＤＱバッファ
（ＤＱＢ）１７−１〜１７−ｍを介して出力される。あ
るいは、ＤＱバッファ１７−１〜１７−ｍに入力された
書き込みデータが、ＤＱデコーダ１６で選択されたＤＱ
線１５，１５，…、カラムスイッチ１４−１〜１４−
ｎ、及びセンスアンプ１３−１〜１３−ｎをそれぞれ介
してメモリセルアレイ１１−１〜１１−ｎ中のメモリセ
ルに書き込まれる。なお、ここでどのＤＱ線１５がどの
Ｉ／Ｏに属するかは固定されている。
【０００５】このような構成の多ビットメモリに、どの
ようにカラムのリダンダンシーを取り込むかの一例を模
式的に示したのが図２０である。図２０では図１９の列
アドレス信号によるデコードに関係する部分のみを抽出
して示している。メモリの外部からは列アドレス信号が
与えられてカラムが選択されるので、この列アドレス信
号を用いて不良カラムを特定し、スペアのカラムと置き
換える動作を行うようにしている。各メモリセルアレイ
１１−１〜１１−ｎに共通のＤＱ線をオーバーレイドＤ
Ｑ線１５ａ，１５ａ，…と呼ぶ。このオーバーレイドＤ
Ｑ線１５ａ，１５ａ，…の各々には、４つのセンスアン
プを有するセンスアンプ回路１３ａ，１３ａ，…がそれ
ぞれカラムスイッチ１４ａ，１４ａ，…を介して選択的
に接続されている。オーバーレイドＤＱ線１５ａ，１５
ａ，…の８ペア毎に１ペアのスペアＤＱ線１５ｂ，１５
ｂが設けられている。スペアＤＱ線１５ｂ，１５ｂに
は、４つのスペアセンスアンプを有するスペアセンスア
ンプ回路１３ｂがスペアカラムスイッチ１４ｂを介して
接続されている。８ペアのＤＱ線１５ａ，１５ａ，…の
いずれかに不良カラムが属していれば、そのＤＱ線をま
るごとスペアのＤＱ線１５ｂ，１５ｂへと置換する。８
ペアのＤＱ線１５ａ，１５ａ，…と１ペアのスペアＤＱ
線１５ｂ，１５ｂは一つのＩ／Ｏに属し、ＤＱデコーダ
１６−１，１６−２，…によって選択的にＤＱバッファ
１７−１，１７−２，…に接続される。上記ＤＱバッフ
ァ１７−１，１７−２，…はそれぞれ、ＲＷＤ（リード
ライトデータ）バス１８−１，１８−２，…に接続され
ており、Ｉ／Ｏデータがメモリ外部に出力、あるいはメ
モリ外部から入力される。
ようにカラムのリダンダンシーを取り込むかの一例を模
式的に示したのが図２０である。図２０では図１９の列
アドレス信号によるデコードに関係する部分のみを抽出
して示している。メモリの外部からは列アドレス信号が
与えられてカラムが選択されるので、この列アドレス信
号を用いて不良カラムを特定し、スペアのカラムと置き
換える動作を行うようにしている。各メモリセルアレイ
１１−１〜１１−ｎに共通のＤＱ線をオーバーレイドＤ
Ｑ線１５ａ，１５ａ，…と呼ぶ。このオーバーレイドＤ
Ｑ線１５ａ，１５ａ，…の各々には、４つのセンスアン
プを有するセンスアンプ回路１３ａ，１３ａ，…がそれ
ぞれカラムスイッチ１４ａ，１４ａ，…を介して選択的
に接続されている。オーバーレイドＤＱ線１５ａ，１５
ａ，…の８ペア毎に１ペアのスペアＤＱ線１５ｂ，１５
ｂが設けられている。スペアＤＱ線１５ｂ，１５ｂに
は、４つのスペアセンスアンプを有するスペアセンスア
ンプ回路１３ｂがスペアカラムスイッチ１４ｂを介して
接続されている。８ペアのＤＱ線１５ａ，１５ａ，…の
いずれかに不良カラムが属していれば、そのＤＱ線をま
るごとスペアのＤＱ線１５ｂ，１５ｂへと置換する。８
ペアのＤＱ線１５ａ，１５ａ，…と１ペアのスペアＤＱ
線１５ｂ，１５ｂは一つのＩ／Ｏに属し、ＤＱデコーダ
１６−１，１６−２，…によって選択的にＤＱバッファ
１７−１，１７−２，…に接続される。上記ＤＱバッフ
ァ１７−１，１７−２，…はそれぞれ、ＲＷＤ（リード
ライトデータ）バス１８−１，１８−２，…に接続され
ており、Ｉ／Ｏデータがメモリ外部に出力、あるいはメ
モリ外部から入力される。
【０００６】フューズボックス１９は、スペアＤＱ線１
５ｂ，１５ｂを使用するか否かを示す１ビットのフュー
ズ回路１９ａと、８ペアのオーバーレイドＤＱ線１５
ａ，１５ａ，…のどれが不良であるかを示す３ビットの
フューズ回路１９ｂ，１９ｃ，１９ｄの計４ビットによ
り構成されており、これらのフューズ回路１９ｂ，１９
ｃ，１９ｄに不良ＤＱ線のアドレスを指定しておき、列
アドレス信号の上記不良ＤＱ線に対応するビットが上記
３ビットと一致した時にＤＱデコーダ１６−１，１６−
２，…をスペアＤＱ線１５ｂ，１５ｂを選択するように
切り替える。このフューズビットを構成するフューズ回
路１９ａ〜１９ｄ中にはそれぞれフューズ素子が設けら
れており、電流またはレーザー等によって溶断され、プ
ログラムされるのが一般的である。
５ｂ，１５ｂを使用するか否かを示す１ビットのフュー
ズ回路１９ａと、８ペアのオーバーレイドＤＱ線１５
ａ，１５ａ，…のどれが不良であるかを示す３ビットの
フューズ回路１９ｂ，１９ｃ，１９ｄの計４ビットによ
り構成されており、これらのフューズ回路１９ｂ，１９
ｃ，１９ｄに不良ＤＱ線のアドレスを指定しておき、列
アドレス信号の上記不良ＤＱ線に対応するビットが上記
３ビットと一致した時にＤＱデコーダ１６−１，１６−
２，…をスペアＤＱ線１５ｂ，１５ｂを選択するように
切り替える。このフューズビットを構成するフューズ回
路１９ａ〜１９ｄ中にはそれぞれフューズ素子が設けら
れており、電流またはレーザー等によって溶断され、プ
ログラムされるのが一般的である。
【０００７】しかしながら、上記のような構成では、ど
れか一つのＩ／Ｏのみでスペアを使う必要があっても同
一アドレスの他の全てのＩ／Ｏでも置換が起きる。Ｉ／
Ｏの数が少なく、一つのＩ／Ｏに属するＤＱ線の数が多
い場合は大きな問題はないが、多ビットになればなるほ
どスペアの数も多くなり且つ必要のない置き換えが同時
に生じることになる。このため、上述した多ビットメモ
リのリダンダンシーシステム及びリダンダンシー方式は
無駄が多くなる。
れか一つのＩ／Ｏのみでスペアを使う必要があっても同
一アドレスの他の全てのＩ／Ｏでも置換が起きる。Ｉ／
Ｏの数が少なく、一つのＩ／Ｏに属するＤＱ線の数が多
い場合は大きな問題はないが、多ビットになればなるほ
どスペアの数も多くなり且つ必要のない置き換えが同時
に生じることになる。このため、上述した多ビットメモ
リのリダンダンシーシステム及びリダンダンシー方式は
無駄が多くなる。
【０００８】また、上記構成の半導体記憶装置を用いた
種々のシステムにおいて、経年変化等によってメモリセ
ルに不良が発生した場合、システムに組み込んだ後では
リダンダンシー技術を適用できない。
種々のシステムにおいて、経年変化等によってメモリセ
ルに不良が発生した場合、システムに組み込んだ後では
リダンダンシー技術を適用できない。
【０００９】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、不良救済が非効率的であるという問題
があった。
導体記憶装置は、不良救済が非効率的であるという問題
があった。
【００１０】また、従来の多ビットメモリにおけるリダ
ンダンシーシステム及びリダンダンシー方式は、無駄が
多く非効率的であるという問題があった。
ンダンシーシステム及びリダンダンシー方式は、無駄が
多く非効率的であるという問題があった。
【００１１】更に、従来の多ビットメモリにおけるアド
レス識別システム及びアドレス識別方法は、多ビットメ
モリにおけるアドレスをＩ／Ｏ毎に識別できず、スペア
への置き換えが非効率的であるという問題があった。
レス識別システム及びアドレス識別方法は、多ビットメ
モリにおけるアドレスをＩ／Ｏ毎に識別できず、スペア
への置き換えが非効率的であるという問題があった。
【００１２】また、従来のメモリシステムとそのリダン
ダンシー方式は、経年変化等によってメモリセルに不良
が発生した場合、システムに組み込んだ後ではリダンダ
ンシー技術を適用できず、メモリセルの不良がシステム
全体の不良になってしまうという問題があった。
ダンシー方式は、経年変化等によってメモリセルに不良
が発生した場合、システムに組み込んだ後ではリダンダ
ンシー技術を適用できず、メモリセルの不良がシステム
全体の不良になってしまうという問題があった。
【００１３】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、効率的な不良救
済が行える半導体記憶装置を提供することにある。
れたもので、その目的とするところは、効率的な不良救
済が行える半導体記憶装置を提供することにある。
【００１４】また、この発明の他の目的は、多ビット化
が進行しても効率的に不良救済が行えるリダンダンシー
システム及びリダンダンシー方式を提供することにあ
る。
が進行しても効率的に不良救済が行えるリダンダンシー
システム及びリダンダンシー方式を提供することにあ
る。
【００１５】この発明の更に他の目的は、多ビットメモ
リにおけるアドレスをＩ／Ｏ毎に識別でき、スペアへの
置き換えが効率的に行えるアドレス識別システム及びア
ドレス識別方法を提供することにある。
リにおけるアドレスをＩ／Ｏ毎に識別でき、スペアへの
置き換えが効率的に行えるアドレス識別システム及びア
ドレス識別方法を提供することにある。
【００１６】この発明の別の目的は、経年変化等によっ
てメモリセルに不良が発生した場合、システムに組み込
んだ後でも救済が可能なメモリシステム及びそのリダン
ダンシー方式を提供することにある。
てメモリセルに不良が発生した場合、システムに組み込
んだ後でも救済が可能なメモリシステム及びそのリダン
ダンシー方式を提供することにある。
【００１７】
【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、メモリセルが行列状に配列さ
れた複数のメモリセルアレイと、これら複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、前記複数のメモリセルアレイの各々に対応して設
けられ、前記行デコーダによって選択された行のメモリ
セルから読み出されたデータが供給されるセンスアンプ
回路と、前記各センスアンプ回路に対応して設けられ、
前記複数のメモリセルアレイで共用されるＤＱ線と、前
記各センスアンプ回路に対応して設けられ、列アドレス
信号に基づいて前記ＤＱ線に接続するセンスアンプ回路
の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／
Ｏ毎に接続され、前記列アドレス信号に基づいて前記Ｄ
Ｑ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダ
と、これらＤＱデコーダに対応して設けられ、前記ＤＱ
デコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供
給される複数のＤＱバッファと、これらＤＱバッファの
出力がそれぞれ供給されるＲＷＤバスと、各Ｉ／Ｏに属
するＤＱ線で共用されるスペアＤＱ線と、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプ回路の接続の選択動作を行うスペアカラムスイッ
チと、不良が発生したＤＱ線のアドレスを記憶する第１
の記憶手段と、Ｉ／Ｏ毎に設けられ、不良が発生したＤ
Ｑ線が属するＩ／Ｏを記憶する第２の記憶手段とを具備
し、前記第１の記憶手段に記憶されたアドレスがアクセ
スされた時に、前記第２の記憶手段に記憶されたＩ／Ｏ
に属し、且つ前記第１の記憶手段に記憶されたアドレス
のＤＱ線、このＤＱ線に接続されたセンスアンプ回路、
及びこのセンスアンプ回路を選択するカラムスイッチを
それぞれ、前記スペアＤＱ線、前記スペアセンスアンプ
回路及び前記スペアカラムスイッチに置き換えるように
してなり、前記スペアＤＱ線、前記スペアセンスアンプ
回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属する
ＤＱ線で共用するように構成したことを特徴としてい
る。
載した半導体記憶装置は、メモリセルが行列状に配列さ
れた複数のメモリセルアレイと、これら複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、前記複数のメモリセルアレイの各々に対応して設
けられ、前記行デコーダによって選択された行のメモリ
セルから読み出されたデータが供給されるセンスアンプ
回路と、前記各センスアンプ回路に対応して設けられ、
前記複数のメモリセルアレイで共用されるＤＱ線と、前
記各センスアンプ回路に対応して設けられ、列アドレス
信号に基づいて前記ＤＱ線に接続するセンスアンプ回路
の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／
Ｏ毎に接続され、前記列アドレス信号に基づいて前記Ｄ
Ｑ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダ
と、これらＤＱデコーダに対応して設けられ、前記ＤＱ
デコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供
給される複数のＤＱバッファと、これらＤＱバッファの
出力がそれぞれ供給されるＲＷＤバスと、各Ｉ／Ｏに属
するＤＱ線で共用されるスペアＤＱ線と、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプ回路の接続の選択動作を行うスペアカラムスイッ
チと、不良が発生したＤＱ線のアドレスを記憶する第１
の記憶手段と、Ｉ／Ｏ毎に設けられ、不良が発生したＤ
Ｑ線が属するＩ／Ｏを記憶する第２の記憶手段とを具備
し、前記第１の記憶手段に記憶されたアドレスがアクセ
スされた時に、前記第２の記憶手段に記憶されたＩ／Ｏ
に属し、且つ前記第１の記憶手段に記憶されたアドレス
のＤＱ線、このＤＱ線に接続されたセンスアンプ回路、
及びこのセンスアンプ回路を選択するカラムスイッチを
それぞれ、前記スペアＤＱ線、前記スペアセンスアンプ
回路及び前記スペアカラムスイッチに置き換えるように
してなり、前記スペアＤＱ線、前記スペアセンスアンプ
回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属する
ＤＱ線で共用するように構成したことを特徴としてい
る。
【００１８】請求項２に記載したように、請求項１の半
導体記憶装置において、前記スペアＤＱ線、前記スペア
センスアンプ回路及び前記スペアカラムスイッチへの置
き換えを行った時に、前記第１の記憶手段に記憶された
アドレスと前記第２の記憶手段に記憶されたＩ／Ｏとに
基づいて、不良が発生したＤＱ線から対応する前記ＤＱ
バッファへのデータパスを、前記スペアＤＱ線から前記
ＤＱバッファへのデータパスに切り替えるデータパス切
り替え手段を更に具備することを特徴とする。
導体記憶装置において、前記スペアＤＱ線、前記スペア
センスアンプ回路及び前記スペアカラムスイッチへの置
き換えを行った時に、前記第１の記憶手段に記憶された
アドレスと前記第２の記憶手段に記憶されたＩ／Ｏとに
基づいて、不良が発生したＤＱ線から対応する前記ＤＱ
バッファへのデータパスを、前記スペアＤＱ線から前記
ＤＱバッファへのデータパスに切り替えるデータパス切
り替え手段を更に具備することを特徴とする。
【００１９】請求項３に記載したように、請求項１また
は２の半導体記憶装置において、前記第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数に対応するビット数の
フューズ回路を備えたフューズボックスを含み、前記第
２の記憶手段は、１ビットのフューズ回路を含むことを
特徴とする。
は２の半導体記憶装置において、前記第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数に対応するビット数の
フューズ回路を備えたフューズボックスを含み、前記第
２の記憶手段は、１ビットのフューズ回路を含むことを
特徴とする。
【００２０】また、この発明の請求項４に記載した半導
体記憶装置は、メモリセルが行列状に配列された複数の
メモリセルアレイと、これら複数のメモリセルアレイの
各々に対応して設けられ、行アドレス信号に基づいて前
記メモリセルアレイの行を選択する行デコーダと、各々
が複数のセンスアンプを有し、前記複数のメモリセルア
レイにそれぞれ対応して設けられ、前記行デコーダによ
って選択された行のメモリセルから読み出されたデータ
が供給されるセンスアンプ回路と、前記各センスアンプ
回路に対応して設けられ、前記複数のメモリセルアレイ
で共用されるＤＱ線と、前記各センスアンプ回路に対応
して設けられ、列アドレス信号に基づいて前記ＤＱ線に
接続するセンスアンプの選択動作を行うカラムスイッチ
と、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス
信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う
複数のＤＱデコーダと、これらＤＱデコーダに対応して
設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデ
ータがＩ／Ｏ毎に供給される複数のＤＱバッファと、こ
れらＤＱバッファの出力がそれぞれ供給されるＲＷＤバ
スと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ
線と、複数のスペアセンスアンプを有し、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプの接続の選択動作を行うスペアカラムスイッチ
と、不良が発生したセンスアンプを各スペアセンスアン
プに対応して記憶する第１の記憶手段と、Ｉ／Ｏ毎に設
けられ、不良が発生したセンスアンプが属するＩ／Ｏを
各スペアセンスアンプ毎に記憶する第２の記憶手段とを
具備し、前記第１の記憶手段に記憶されたアドレスがア
クセスされた時に、前記第２の記憶手段に記憶されたＩ
／Ｏに属し、且つ前記第１の記憶手段に記憶されたセン
スアンプが接続されるＤＱ線、このＤＱ線に接続された
センスアンプ、及びこのセンスアンプを選択するカラム
スイッチをそれぞれ、前記スペアＤＱ線、前記スペアセ
ンスアンプ及び前記スペアカラムスイッチに置き換える
ようにしてなり、前記スペアＤＱ線、前記スペアセンス
アンプ及び前記スペアカラムスイッチを各Ｉ／Ｏに属す
るＤＱ線で共用し、且つセンスアンプ回路中のセンスア
ンプ毎に救済するように構成したことを特徴としてい
る。
体記憶装置は、メモリセルが行列状に配列された複数の
メモリセルアレイと、これら複数のメモリセルアレイの
各々に対応して設けられ、行アドレス信号に基づいて前
記メモリセルアレイの行を選択する行デコーダと、各々
が複数のセンスアンプを有し、前記複数のメモリセルア
レイにそれぞれ対応して設けられ、前記行デコーダによ
って選択された行のメモリセルから読み出されたデータ
が供給されるセンスアンプ回路と、前記各センスアンプ
回路に対応して設けられ、前記複数のメモリセルアレイ
で共用されるＤＱ線と、前記各センスアンプ回路に対応
して設けられ、列アドレス信号に基づいて前記ＤＱ線に
接続するセンスアンプの選択動作を行うカラムスイッチ
と、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス
信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う
複数のＤＱデコーダと、これらＤＱデコーダに対応して
設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデ
ータがＩ／Ｏ毎に供給される複数のＤＱバッファと、こ
れらＤＱバッファの出力がそれぞれ供給されるＲＷＤバ
スと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ
線と、複数のスペアセンスアンプを有し、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプの接続の選択動作を行うスペアカラムスイッチ
と、不良が発生したセンスアンプを各スペアセンスアン
プに対応して記憶する第１の記憶手段と、Ｉ／Ｏ毎に設
けられ、不良が発生したセンスアンプが属するＩ／Ｏを
各スペアセンスアンプ毎に記憶する第２の記憶手段とを
具備し、前記第１の記憶手段に記憶されたアドレスがア
クセスされた時に、前記第２の記憶手段に記憶されたＩ
／Ｏに属し、且つ前記第１の記憶手段に記憶されたセン
スアンプが接続されるＤＱ線、このＤＱ線に接続された
センスアンプ、及びこのセンスアンプを選択するカラム
スイッチをそれぞれ、前記スペアＤＱ線、前記スペアセ
ンスアンプ及び前記スペアカラムスイッチに置き換える
ようにしてなり、前記スペアＤＱ線、前記スペアセンス
アンプ及び前記スペアカラムスイッチを各Ｉ／Ｏに属す
るＤＱ線で共用し、且つセンスアンプ回路中のセンスア
ンプ毎に救済するように構成したことを特徴としてい
る。
【００２１】請求項５に記載したように、請求項４の半
導体記憶装置において、前記スペアＤＱ線、前記スペア
センスアンプ及び前記スペアカラムスイッチへの置き換
えを行った時に、前記第１の記憶手段に記憶されたアド
レスと前記第２の記憶手段に記憶されたＩ／Ｏとに基づ
いて、不良センスアンプが接続されたＤＱ線から対応す
る前記ＤＱバッファへのデータパスを、前記スペアＤＱ
線から前記ＤＱバッファへのデータパスに切り替えるデ
ータパス切り替え手段を更に具備することを特徴とす
る。
導体記憶装置において、前記スペアＤＱ線、前記スペア
センスアンプ及び前記スペアカラムスイッチへの置き換
えを行った時に、前記第１の記憶手段に記憶されたアド
レスと前記第２の記憶手段に記憶されたＩ／Ｏとに基づ
いて、不良センスアンプが接続されたＤＱ線から対応す
る前記ＤＱバッファへのデータパスを、前記スペアＤＱ
線から前記ＤＱバッファへのデータパスに切り替えるデ
ータパス切り替え手段を更に具備することを特徴とす
る。
【００２２】請求項６に記載したように、請求項４また
は５の半導体記憶装置において、前記第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアンプ
回路中のスペアセンスアンプの数との和に対応するビッ
ト数のフューズ回路を備えたフューズボックスを、前記
スペアセンスアンプ回路中のスペアセンスアンプの数だ
け含み、前記第２の記憶手段は、前記スペアセンスアン
プ回路中のスペアセンスアンプの数に対応するビット数
のフューズ回路を備えたフューズボックスを含むことを
特徴とする。
は５の半導体記憶装置において、前記第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアンプ
回路中のスペアセンスアンプの数との和に対応するビッ
ト数のフューズ回路を備えたフューズボックスを、前記
スペアセンスアンプ回路中のスペアセンスアンプの数だ
け含み、前記第２の記憶手段は、前記スペアセンスアン
プ回路中のスペアセンスアンプの数に対応するビット数
のフューズ回路を備えたフューズボックスを含むことを
特徴とする。
【００２３】更に、この発明の請求項７に記載した半導
体記憶装置は、メモリセルが行列状に配列された複数の
メモリセルアレイと、これら複数のメモリセルアレイの
各々に対応して設けられ、行アドレス信号に基づいて前
記メモリセルアレイの行を選択する行デコーダと、各々
が複数のセンスアンプを有し、前記複数のメモリセルア
レイにそれぞれ対応して設けられ、前記行デコーダによ
って選択された行のメモリセルから読み出されたデータ
が供給されるセンスアンプ回路と、前記各センスアンプ
回路に対応して設けられ、前記複数のメモリセルアレイ
で共用されるＤＱ線と、前記各センスアンプ回路に対応
して設けられ、列アドレス信号に基づいて前記ＤＱ線に
接続するセンスアンプの選択動作を行うカラムスイッチ
と、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス
信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う
複数のＤＱデコーダと、これらＤＱデコーダに対応して
設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデ
ータがＩ／Ｏ毎に供給される複数のＤＱバッファと、こ
れらＤＱバッファの出力がそれぞれ供給されるＲＷＤバ
スと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ
線と、複数のスペアセンスアンプを有し、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプの接続の選択動作を行うスペアカラムスイッチ
と、前記スペアＤＱ線上のデータが供給されるスペアＤ
Ｑバッファと、不良が発生したメモリセルに接続された
センスアンプを各スペアセンスアンプに対応して記憶す
るとともに、独立に活性化されるメモリセルアレイ毎に
異なる行アドレスのビットが割り付けられた第１の記憶
手段と、Ｉ／Ｏ毎に設けられ、不良が発生したセンスア
ンプが属するＩ／Ｏを各スペアセンスアンプ毎に記憶す
る第２の記憶手段と、Ｉ／Ｏ毎に設けられ、行アドレス
信号の一部に基づいて独立に活性化されるメモリセルア
レイ、及びスペアセンスアンプが使用されるＩ／Ｏを記
憶する第３の記憶手段とを具備し、前記第１の記憶手段
に記憶されたアドレスがアクセスされ、前記第３の記憶
手段で独立に活性化されるスペアセンスアンプが使用さ
れることが記憶されている時に、前記第２の記憶手段に
記憶されたＩ／Ｏに属し、且つ前記第１の記憶手段に記
憶されたセンスアンプが接続されるＤＱ線、このＤＱ線
に接続されたセンスアンプ、及びこのセンスアンプを選
択するカラムスイッチをそれぞれ、前記スペアＤＱ線、
前記スペアセンスアンプ及び前記スペアカラムスイッチ
に置き換えるようにしてなり、前記スペアＤＱ線、前記
スペアセンスアンプ及び前記スペアカラムスイッチを複
数のＩ／Ｏに属するＤＱ線で共用し、且つ独立に活性化
されるメモリセルアレイにおけるセンスアンプ回路中の
センスアンプ毎に救済するように構成したことを特徴と
している。
体記憶装置は、メモリセルが行列状に配列された複数の
メモリセルアレイと、これら複数のメモリセルアレイの
各々に対応して設けられ、行アドレス信号に基づいて前
記メモリセルアレイの行を選択する行デコーダと、各々
が複数のセンスアンプを有し、前記複数のメモリセルア
レイにそれぞれ対応して設けられ、前記行デコーダによ
って選択された行のメモリセルから読み出されたデータ
が供給されるセンスアンプ回路と、前記各センスアンプ
回路に対応して設けられ、前記複数のメモリセルアレイ
で共用されるＤＱ線と、前記各センスアンプ回路に対応
して設けられ、列アドレス信号に基づいて前記ＤＱ線に
接続するセンスアンプの選択動作を行うカラムスイッチ
と、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス
信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う
複数のＤＱデコーダと、これらＤＱデコーダに対応して
設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデ
ータがＩ／Ｏ毎に供給される複数のＤＱバッファと、こ
れらＤＱバッファの出力がそれぞれ供給されるＲＷＤバ
スと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ
線と、複数のスペアセンスアンプを有し、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプの接続の選択動作を行うスペアカラムスイッチ
と、前記スペアＤＱ線上のデータが供給されるスペアＤ
Ｑバッファと、不良が発生したメモリセルに接続された
センスアンプを各スペアセンスアンプに対応して記憶す
るとともに、独立に活性化されるメモリセルアレイ毎に
異なる行アドレスのビットが割り付けられた第１の記憶
手段と、Ｉ／Ｏ毎に設けられ、不良が発生したセンスア
ンプが属するＩ／Ｏを各スペアセンスアンプ毎に記憶す
る第２の記憶手段と、Ｉ／Ｏ毎に設けられ、行アドレス
信号の一部に基づいて独立に活性化されるメモリセルア
レイ、及びスペアセンスアンプが使用されるＩ／Ｏを記
憶する第３の記憶手段とを具備し、前記第１の記憶手段
に記憶されたアドレスがアクセスされ、前記第３の記憶
手段で独立に活性化されるスペアセンスアンプが使用さ
れることが記憶されている時に、前記第２の記憶手段に
記憶されたＩ／Ｏに属し、且つ前記第１の記憶手段に記
憶されたセンスアンプが接続されるＤＱ線、このＤＱ線
に接続されたセンスアンプ、及びこのセンスアンプを選
択するカラムスイッチをそれぞれ、前記スペアＤＱ線、
前記スペアセンスアンプ及び前記スペアカラムスイッチ
に置き換えるようにしてなり、前記スペアＤＱ線、前記
スペアセンスアンプ及び前記スペアカラムスイッチを複
数のＩ／Ｏに属するＤＱ線で共用し、且つ独立に活性化
されるメモリセルアレイにおけるセンスアンプ回路中の
センスアンプ毎に救済するように構成したことを特徴と
している。
【００２４】請求項８に記載したように、請求項７の半
導体記憶装置において、前記スペアＤＱ線、前記スペア
センスアンプ及び前記スペアカラムスイッチへの置き換
えを行った時に、前記第２の記憶手段に記憶されたアド
レスと前記第３の記憶手段に記憶されたＩ／Ｏとに基づ
いて、不良メモリセルに接続されたセンスアンプが属す
るＩ／ＯのＤＱ線から前記ＤＱバッファへのデータパス
を、前記スペアセンスアンプから前記スペアＤＱバッフ
ァへのデータパスに切り替えるデータパス切り替え手段
を更に具備することを特徴とする。
導体記憶装置において、前記スペアＤＱ線、前記スペア
センスアンプ及び前記スペアカラムスイッチへの置き換
えを行った時に、前記第２の記憶手段に記憶されたアド
レスと前記第３の記憶手段に記憶されたＩ／Ｏとに基づ
いて、不良メモリセルに接続されたセンスアンプが属す
るＩ／ＯのＤＱ線から前記ＤＱバッファへのデータパス
を、前記スペアセンスアンプから前記スペアＤＱバッフ
ァへのデータパスに切り替えるデータパス切り替え手段
を更に具備することを特徴とする。
【００２５】請求項９に記載したように、請求項７また
は８の半導体記憶装置において、前記第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアンプ
回路中のスペアセンスアンプの数との和に対応するビッ
ト数のフューズ回路を備えた第１のフューズボックス
を、スペアセンスアンプ回路中のスペアセンスアンプの
数だけ含み、前記第２の記憶手段は、スペアセンスアン
プ回路中のスペアセンスアンプの数に対応するビット数
のフューズ回路を備えた第２のフューズボックスを含
み、前記第３の記憶手段は、メモリセルアレイの数分の
フューズ回路を備えた第３のフューズボックスを含むこ
とを特徴とする。
は８の半導体記憶装置において、前記第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアンプ
回路中のスペアセンスアンプの数との和に対応するビッ
ト数のフューズ回路を備えた第１のフューズボックス
を、スペアセンスアンプ回路中のスペアセンスアンプの
数だけ含み、前記第２の記憶手段は、スペアセンスアン
プ回路中のスペアセンスアンプの数に対応するビット数
のフューズ回路を備えた第２のフューズボックスを含
み、前記第３の記憶手段は、メモリセルアレイの数分の
フューズ回路を備えた第３のフューズボックスを含むこ
とを特徴とする。
【００２６】この発明の請求項１０に記載したリダンダ
ンシーシステムは、同時にデータ転送される各ビットの
アドレス空間が同一のメモリと、前記アドレス空間がベ
クトルＸで表され、独立に置換されうるスペアの数に相
当するフューズ回路を備え、前記ベクトルＸが入力され
たときに“０”または“１”を出力するアドレスフュー
ズボックスと、このアドレスフューズボックスにプログ
ラムされたアドレスとアクセスされたアドレスの一致ま
たは不一致を判断して出力する判断手段と、独立に置換
され得るスペアの数に相当するフューズ回路を有するフ
ューズボックスと、このフューズボックスに割り付けら
れたベクトルＸがどのＩ／Ｏで使用されているかを記憶
するフューズ回路とを具備することを特徴としている。
ンシーシステムは、同時にデータ転送される各ビットの
アドレス空間が同一のメモリと、前記アドレス空間がベ
クトルＸで表され、独立に置換されうるスペアの数に相
当するフューズ回路を備え、前記ベクトルＸが入力され
たときに“０”または“１”を出力するアドレスフュー
ズボックスと、このアドレスフューズボックスにプログ
ラムされたアドレスとアクセスされたアドレスの一致ま
たは不一致を判断して出力する判断手段と、独立に置換
され得るスペアの数に相当するフューズ回路を有するフ
ューズボックスと、このフューズボックスに割り付けら
れたベクトルＸがどのＩ／Ｏで使用されているかを記憶
するフューズ回路とを具備することを特徴としている。
【００２７】また、この発明の請求項１１に記載したリ
ダンダンシー方式は、同時にデータ転送される各ビット
のアドレス空間が同一のメモリにおけるリダンダンシー
の対象とするデータのアドレス空間を規定するステップ
と、前記アドレス空間をベクトルＸで表すステップと、
前記ベクトルＸが入力されたときに“０”または“１”
を出力するアドレスフューズボックスを規定するステッ
プと、このアドレスフューズボックスにプログラムされ
たアドレスとアクセスされたアドレスの一致または不一
致を判断して出力するステップと、独立に置換され得る
スペアの数に相当するフューズボックスからなるフュー
ズボックス空間を規定するステップと、前記フューズボ
ックス空間に割り付けられたＸがどのＩ／Ｏで使用され
ているかをフューズ回路にプログラムするステップとを
具備することを特徴としている。
ダンダンシー方式は、同時にデータ転送される各ビット
のアドレス空間が同一のメモリにおけるリダンダンシー
の対象とするデータのアドレス空間を規定するステップ
と、前記アドレス空間をベクトルＸで表すステップと、
前記ベクトルＸが入力されたときに“０”または“１”
を出力するアドレスフューズボックスを規定するステッ
プと、このアドレスフューズボックスにプログラムされ
たアドレスとアクセスされたアドレスの一致または不一
致を判断して出力するステップと、独立に置換され得る
スペアの数に相当するフューズボックスからなるフュー
ズボックス空間を規定するステップと、前記フューズボ
ックス空間に割り付けられたＸがどのＩ／Ｏで使用され
ているかをフューズ回路にプログラムするステップとを
具備することを特徴としている。
【００２８】この発明の請求項１２に記載したアドレス
識別システムは、同じアドレスに対して並列な複数のデ
ータ層を持つデータアクセスシステムと、不良アドレス
を記憶するフューズボックスの集合と、前記フューズボ
ックスを指定する座標システムと、この座標システムを
表現し、前記システムの同じアドレスに対して並列に出
力されるデータの入出力経路毎に設けられ、前記システ
ムのデータ層に対応した入出力経路毎に使用されたフュ
ーズボックスの座標がプログラムされる識別フューズビ
ットの集合とを具備し、入力されたアドレスに対して、
前記フューズボックスに記憶されたアドレスのデータ層
を識別することを特徴としている。
識別システムは、同じアドレスに対して並列な複数のデ
ータ層を持つデータアクセスシステムと、不良アドレス
を記憶するフューズボックスの集合と、前記フューズボ
ックスを指定する座標システムと、この座標システムを
表現し、前記システムの同じアドレスに対して並列に出
力されるデータの入出力経路毎に設けられ、前記システ
ムのデータ層に対応した入出力経路毎に使用されたフュ
ーズボックスの座標がプログラムされる識別フューズビ
ットの集合とを具備し、入力されたアドレスに対して、
前記フューズボックスに記憶されたアドレスのデータ層
を識別することを特徴としている。
【００２９】この発明の請求項１３に記載したアドレス
識別方法は、同じアドレスに対してデータを並列に持つ
システムと、不良アドレスを記憶するフューズボックス
の集合と、前記フューズボックスを指定する座標システ
ムと、この座標システムを表現し、前記システムの同じ
アドレスに対して並列に出力されるデータの入出力経路
毎に設けられた識別フューズビットの集合とを具備し、
前記システムのデータ層に対応した入出力経路毎に使用
されたフューズボックスの座標を識別フューズビットに
プログラムし、入力されたアドレスに対して前記フュー
ズボックスに記憶されたアドレスのデータ層を識別する
ことを特徴としている。
識別方法は、同じアドレスに対してデータを並列に持つ
システムと、不良アドレスを記憶するフューズボックス
の集合と、前記フューズボックスを指定する座標システ
ムと、この座標システムを表現し、前記システムの同じ
アドレスに対して並列に出力されるデータの入出力経路
毎に設けられた識別フューズビットの集合とを具備し、
前記システムのデータ層に対応した入出力経路毎に使用
されたフューズボックスの座標を識別フューズビットに
プログラムし、入力されたアドレスに対して前記フュー
ズボックスに記憶されたアドレスのデータ層を識別する
ことを特徴としている。
【００３０】請求項１４に記載したように、請求項１３
のアドレス識別方法において、前記フューズボックス
は、アドレスのビットに対応した複数のフューズビット
により構成され、このフューズビットをプログラムする
ことによりアドレスに選択的に応答することを特徴とす
る。
のアドレス識別方法において、前記フューズボックス
は、アドレスのビットに対応した複数のフューズビット
により構成され、このフューズビットをプログラムする
ことによりアドレスに選択的に応答することを特徴とす
る。
【００３１】請求項１５に記載したように、請求項１３
のアドレス識別方法において、前記フューズボックスを
指定する座標システムは、複数のビットによって構成さ
れる複数のビットグループによってなり、これらのビッ
トグループの各々で１ビットを指定することにより一つ
のフューズボックスを指定し、各々のビットグループか
らの１ビットずつの組み合わせで全てのフューズボック
スを指定することを特徴とする。
のアドレス識別方法において、前記フューズボックスを
指定する座標システムは、複数のビットによって構成さ
れる複数のビットグループによってなり、これらのビッ
トグループの各々で１ビットを指定することにより一つ
のフューズボックスを指定し、各々のビットグループか
らの１ビットずつの組み合わせで全てのフューズボック
スを指定することを特徴とする。
【００３２】請求項１６に記載したように、請求項１５
のアドレス識別方法において、前記並列に出力されるデ
ータの入出力経路毎に設けられた座標システムを表現す
る識別フューズビットの集合は、複数のビットによって
構成される複数のビットグループの各々のビットに対応
したフューズビットによって構成されていることを特徴
とする。
のアドレス識別方法において、前記並列に出力されるデ
ータの入出力経路毎に設けられた座標システムを表現す
る識別フューズビットの集合は、複数のビットによって
構成される複数のビットグループの各々のビットに対応
したフューズビットによって構成されていることを特徴
とする。
【００３３】請求項１７に記載したように、請求項１６
のアドレス識別方法において、データの層に対応した入
出力経路毎に使用されたフューズボックス座標に対応す
るビットを識別フューズビットに重ねてプログラムし、
アドレスに対してフューズボックスに応答したデータの
層を識別することを特徴とする。
のアドレス識別方法において、データの層に対応した入
出力経路毎に使用されたフューズボックス座標に対応す
るビットを識別フューズビットに重ねてプログラムし、
アドレスに対してフューズボックスに応答したデータの
層を識別することを特徴とする。
【００３４】この発明の請求項１８に記載したメモリシ
ステムは、メモリチップと、このメモリチップからのデ
ータの読み出し及び書き込みを制御するＣＰＵと、前記
メモリチップと前記ＣＰＵとの間でデータの授受を行う
ためのバスとを備えたメモリシステムにおいて、前記メ
モリチップは、メモリセルアレイと、スペアメモリセル
と、前記メモリセルアレイ中のメモリセルに不良が発生
したときに、この不良メモリセルを前記スペアメモリセ
ルに置換するためのフューズ手段と、前記ＣＰＵから供
給されるアドレスとコマンドに応答して、前記メモリセ
ルアレイからのデータの読み出し及び前記メモリセルア
レイへのデータの書き込みを行う読み出し・書き込み手
段と、前記ＣＰＵから前記バスを介して供給されたデー
タを前記読み出し・書き込み手段に供給する入力手段
と、前記読み出し・書き込み手段によって前記メモリセ
ルアレイから読み出されたデータを前記バスを介して前
記ＣＰＵに供給する出力手段と、前記ＣＰＵから供給さ
れた外部クロックから内部クロックを生成し、この内部
クロックに基づいて前記読み出し・書き込み手段、前記
入力手段及び前記出力手段を制御する内部クロック生成
手段と、前記ＣＰＵからフューズプログラム信号が供給
され、不良アドレスを前記フューズ手段にプログラムす
るフューズプログラム手段とを具備し、前記ＣＰＵから
前記メモリセルアレイ中のメモリセルにデータを書き込
んだ後、このデータを読み出してベリファイを行い、不
一致のときに前記ＣＰＵから前記フューズプログラム手
段にフューズプログラム信号を供給し、前記フューズプ
ログラム手段で前記フューズ手段に不良アドレスをプロ
グラムし、不良が発生したメモリセルをスペアメモリセ
ルに置換することを特徴としている。
ステムは、メモリチップと、このメモリチップからのデ
ータの読み出し及び書き込みを制御するＣＰＵと、前記
メモリチップと前記ＣＰＵとの間でデータの授受を行う
ためのバスとを備えたメモリシステムにおいて、前記メ
モリチップは、メモリセルアレイと、スペアメモリセル
と、前記メモリセルアレイ中のメモリセルに不良が発生
したときに、この不良メモリセルを前記スペアメモリセ
ルに置換するためのフューズ手段と、前記ＣＰＵから供
給されるアドレスとコマンドに応答して、前記メモリセ
ルアレイからのデータの読み出し及び前記メモリセルア
レイへのデータの書き込みを行う読み出し・書き込み手
段と、前記ＣＰＵから前記バスを介して供給されたデー
タを前記読み出し・書き込み手段に供給する入力手段
と、前記読み出し・書き込み手段によって前記メモリセ
ルアレイから読み出されたデータを前記バスを介して前
記ＣＰＵに供給する出力手段と、前記ＣＰＵから供給さ
れた外部クロックから内部クロックを生成し、この内部
クロックに基づいて前記読み出し・書き込み手段、前記
入力手段及び前記出力手段を制御する内部クロック生成
手段と、前記ＣＰＵからフューズプログラム信号が供給
され、不良アドレスを前記フューズ手段にプログラムす
るフューズプログラム手段とを具備し、前記ＣＰＵから
前記メモリセルアレイ中のメモリセルにデータを書き込
んだ後、このデータを読み出してベリファイを行い、不
一致のときに前記ＣＰＵから前記フューズプログラム手
段にフューズプログラム信号を供給し、前記フューズプ
ログラム手段で前記フューズ手段に不良アドレスをプロ
グラムし、不良が発生したメモリセルをスペアメモリセ
ルに置換することを特徴としている。
【００３５】請求項１９に記載したように、請求項１８
のメモリシステムにおいて、前記メモリセルアレイは、
メモリセルが行列状に配列された複数のメモリセルアレ
イからなり、前記メモリチップは、前記複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、前記複数のメモリセルアレイの各々に対応して設
けられ、前記行デコーダによって選択された行のメモリ
セルから読み出されたデータが供給されるセンスアンプ
回路と、前記各センスアンプ回路に対応して設けられ、
前記複数のメモリセルアレイで共用されるＤＱ線と、前
記各センスアンプ回路に対応して設けられ、列アドレス
信号に基づいて前記ＤＱ線に接続するセンスアンプ回路
の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／
Ｏ毎に接続され、前記列アドレス信号に基づいて前記Ｄ
Ｑ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダ
と、これらＤＱデコーダに対応して設けられ、前記ＤＱ
デコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供
給される複数のＤＱバッファと、これらＤＱバッファの
出力がそれぞれ供給されるＲＷＤバスと、各Ｉ／Ｏに属
するＤＱ線で共用されるスペアＤＱ線と、前記スペアメ
モリセルから読み出されたデータが供給されるスペアセ
ンスアンプ回路と、前記スペアＤＱ線への前記スペアセ
ンスアンプ回路の接続の選択動作を行うスペアカラムス
イッチと、不良が発生したＤＱ線のアドレスを記憶する
第１の記憶手段と、Ｉ／Ｏ毎に設けられ、不良が発生し
たＤＱ線が属するＩ／Ｏを記憶する第２の記憶手段とを
備え、前記第１の記憶手段に記憶されたアドレスがアク
セスされた時に、前記第２の記憶手段に記憶されたＩ／
Ｏに属し、且つ前記第１の記憶手段に記憶されたアドレ
スのＤＱ線、このＤＱ線に接続されたセンスアンプ回
路、及びこのセンスアンプ回路を選択するカラムスイッ
チをそれぞれ、前記スペアＤＱ線、前記スペアセンスア
ンプ回路及び前記スペアカラムスイッチに置き換えるよ
うにしてなり、前記スペアＤＱ線、前記スペアセンスア
ンプ回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属
するＤＱ線で共用するように構成したことを特徴とす
る。
のメモリシステムにおいて、前記メモリセルアレイは、
メモリセルが行列状に配列された複数のメモリセルアレ
イからなり、前記メモリチップは、前記複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、前記複数のメモリセルアレイの各々に対応して設
けられ、前記行デコーダによって選択された行のメモリ
セルから読み出されたデータが供給されるセンスアンプ
回路と、前記各センスアンプ回路に対応して設けられ、
前記複数のメモリセルアレイで共用されるＤＱ線と、前
記各センスアンプ回路に対応して設けられ、列アドレス
信号に基づいて前記ＤＱ線に接続するセンスアンプ回路
の選択動作を行うカラムスイッチと、前記ＤＱ線がＩ／
Ｏ毎に接続され、前記列アドレス信号に基づいて前記Ｄ
Ｑ線の選択動作をＩ／Ｏ毎に行う複数のＤＱデコーダ
と、これらＤＱデコーダに対応して設けられ、前記ＤＱ
デコーダで選択されたＤＱ線上のデータがＩ／Ｏ毎に供
給される複数のＤＱバッファと、これらＤＱバッファの
出力がそれぞれ供給されるＲＷＤバスと、各Ｉ／Ｏに属
するＤＱ線で共用されるスペアＤＱ線と、前記スペアメ
モリセルから読み出されたデータが供給されるスペアセ
ンスアンプ回路と、前記スペアＤＱ線への前記スペアセ
ンスアンプ回路の接続の選択動作を行うスペアカラムス
イッチと、不良が発生したＤＱ線のアドレスを記憶する
第１の記憶手段と、Ｉ／Ｏ毎に設けられ、不良が発生し
たＤＱ線が属するＩ／Ｏを記憶する第２の記憶手段とを
備え、前記第１の記憶手段に記憶されたアドレスがアク
セスされた時に、前記第２の記憶手段に記憶されたＩ／
Ｏに属し、且つ前記第１の記憶手段に記憶されたアドレ
スのＤＱ線、このＤＱ線に接続されたセンスアンプ回
路、及びこのセンスアンプ回路を選択するカラムスイッ
チをそれぞれ、前記スペアＤＱ線、前記スペアセンスア
ンプ回路及び前記スペアカラムスイッチに置き換えるよ
うにしてなり、前記スペアＤＱ線、前記スペアセンスア
ンプ回路及び前記スペアカラムスイッチを各Ｉ／Ｏに属
するＤＱ線で共用するように構成したことを特徴とす
る。
【００３６】請求項２０に記載したように、請求項１８
のメモリシステムにおいて、前記メモリセルアレイは、
メモリセルが行列状に配列された複数のメモリセルアレ
イからなり、前記メモリチップは、前記複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、各々が複数のセンスアンプを有し、前記複数のメ
モリセルアレイにそれぞれ対応して設けられ、前記行デ
コーダによって選択された行のメモリセルから読み出さ
れたデータが供給されるセンスアンプ回路と、前記各セ
ンスアンプ回路に対応して設けられ、前記複数のメモリ
セルアレイで共用されるＤＱ線と、前記各センスアンプ
回路に対応して設けられ、列アドレス信号に基づいて前
記ＤＱ線に接続するセンスアンプの選択動作を行うカラ
ムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記
列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／
Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダ
に対応して設けられ、前記ＤＱデコーダで選択されたＤ
Ｑ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッ
ファと、これらＤＱバッファの出力がそれぞれ供給され
るＲＷＤバスと、各Ｉ／Ｏに属するＤＱ線で共用される
スペアＤＱ線と、複数のスペアセンスアンプを有し、前
記スペアメモリセルから読み出されたデータが供給され
るスペアセンスアンプ回路と、前記スペアＤＱ線への前
記スペアセンスアンプの接続の選択動作を行うスペアカ
ラムスイッチと、不良が発生したセンスアンプを各スペ
アセンスアンプに対応して記憶する第１の記憶手段と、
Ｉ／Ｏ毎に設けられ、不良が発生したセンスアンプが属
するＩ／Ｏを各スペアセンスアンプ毎に記憶する第２の
記憶手段とを備え、前記第１の記憶手段に記憶されたア
ドレスがアクセスされた時に、前記第２の記憶手段に記
憶されたＩ／Ｏに属し、且つ前記第１の記憶手段に記憶
されたセンスアンプが接続されるＤＱ線、このＤＱ線に
接続されたセンスアンプ、及びこのセンスアンプを選択
するカラムスイッチをそれぞれ、前記スペアＤＱ線、前
記スペアセンスアンプ及び前記スペアカラムスイッチに
置き換えるようにしてなり、前記スペアＤＱ線、前記ス
ペアセンスアンプ及び前記スペアカラムスイッチを各Ｉ
／Ｏに属するＤＱ線で共用し、且つセンスアンプ回路中
のセンスアンプ毎に救済するように構成したことを特徴
とする。
のメモリシステムにおいて、前記メモリセルアレイは、
メモリセルが行列状に配列された複数のメモリセルアレ
イからなり、前記メモリチップは、前記複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、各々が複数のセンスアンプを有し、前記複数のメ
モリセルアレイにそれぞれ対応して設けられ、前記行デ
コーダによって選択された行のメモリセルから読み出さ
れたデータが供給されるセンスアンプ回路と、前記各セ
ンスアンプ回路に対応して設けられ、前記複数のメモリ
セルアレイで共用されるＤＱ線と、前記各センスアンプ
回路に対応して設けられ、列アドレス信号に基づいて前
記ＤＱ線に接続するセンスアンプの選択動作を行うカラ
ムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記
列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／
Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダ
に対応して設けられ、前記ＤＱデコーダで選択されたＤ
Ｑ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッ
ファと、これらＤＱバッファの出力がそれぞれ供給され
るＲＷＤバスと、各Ｉ／Ｏに属するＤＱ線で共用される
スペアＤＱ線と、複数のスペアセンスアンプを有し、前
記スペアメモリセルから読み出されたデータが供給され
るスペアセンスアンプ回路と、前記スペアＤＱ線への前
記スペアセンスアンプの接続の選択動作を行うスペアカ
ラムスイッチと、不良が発生したセンスアンプを各スペ
アセンスアンプに対応して記憶する第１の記憶手段と、
Ｉ／Ｏ毎に設けられ、不良が発生したセンスアンプが属
するＩ／Ｏを各スペアセンスアンプ毎に記憶する第２の
記憶手段とを備え、前記第１の記憶手段に記憶されたア
ドレスがアクセスされた時に、前記第２の記憶手段に記
憶されたＩ／Ｏに属し、且つ前記第１の記憶手段に記憶
されたセンスアンプが接続されるＤＱ線、このＤＱ線に
接続されたセンスアンプ、及びこのセンスアンプを選択
するカラムスイッチをそれぞれ、前記スペアＤＱ線、前
記スペアセンスアンプ及び前記スペアカラムスイッチに
置き換えるようにしてなり、前記スペアＤＱ線、前記ス
ペアセンスアンプ及び前記スペアカラムスイッチを各Ｉ
／Ｏに属するＤＱ線で共用し、且つセンスアンプ回路中
のセンスアンプ毎に救済するように構成したことを特徴
とする。
【００３７】請求項２１に記載したように、請求項１８
のメモリシステムにおいて、前記メモリセルアレイは、
メモリセルが行列状に配列された複数のメモリセルアレ
イからなり、前記メモリチップは、前記複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、各々が複数のセンスアンプを有し、前記複数のメ
モリセルアレイにそれぞれ対応して設けられ、前記行デ
コーダによって選択された行のメモリセルから読み出さ
れたデータが供給されるセンスアンプ回路と、前記各セ
ンスアンプ回路に対応して設けられ、前記複数のメモリ
セルアレイで共用されるＤＱ線と、前記各センスアンプ
回路に対応して設けられ、列アドレス信号に基づいて前
記ＤＱ線に接続するセンスアンプの選択動作を行うカラ
ムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記
列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／
Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダ
に対応して設けられ、前記ＤＱデコーダで選択されたＤ
Ｑ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッ
ファと、これらＤＱバッファの出力がそれぞれ供給され
るＲＷＤバスと、各Ｉ／Ｏに属するＤＱ線で共用される
スペアＤＱ線と、複数のスペアセンスアンプを有し、前
記スペアメモリセルから読み出されたデータが供給され
るスペアセンスアンプ回路と、前記スペアＤＱ線への前
記スペアセンスアンプの接続の選択動作を行うスペアカ
ラムスイッチと、前記スペアＤＱ線上のデータが供給さ
れるスペアＤＱバッファと、不良が発生したメモリセル
に接続されたセンスアンプを各スペアセンスアンプに対
応して記憶するとともに、独立に活性化されるメモリセ
ルアレイ毎に異なる行アドレスのビットが割り付けられ
た第１の記憶手段と、Ｉ／Ｏ毎に設けられ、不良が発生
したセンスアンプが属するＩ／Ｏを各スペアセンスアン
プ毎に記憶する第２の記憶手段と、Ｉ／Ｏ毎に設けら
れ、行アドレス信号の一部に基づいて独立に活性化され
るメモリセルアレイ、及びスペアセンスアンプが使用さ
れるＩ／Ｏを記憶する第３の記憶手段とを備え、前記第
１の記憶手段に記憶されたアドレスがアクセスされ、前
記第３の記憶手段で独立に活性化されるスペアセンスア
ンプが使用されることが記憶されている時に、前記第２
の記憶手段に記憶されたＩ／Ｏに属し、且つ前記第１の
記憶手段に記憶されたセンスアンプが接続されるＤＱ
線、このＤＱ線に接続されたセンスアンプ、及びこのセ
ンスアンプを選択するカラムスイッチをそれぞれ、前記
スペアＤＱ線、前記スペアセンスアンプ及び前記スペア
カラムスイッチに置き換えるようにしてなり、前記スペ
アＤＱ線、前記スペアセンスアンプ及び前記スペアカラ
ムスイッチを複数のＩ／Ｏに属するＤＱ線で共用し、且
つ独立に活性化されるメモリセルアレイにおけるセンス
アンプ回路中のセンスアンプ毎に救済するように構成し
たことを特徴とする。
のメモリシステムにおいて、前記メモリセルアレイは、
メモリセルが行列状に配列された複数のメモリセルアレ
イからなり、前記メモリチップは、前記複数のメモリセ
ルアレイの各々に対応して設けられ、行アドレス信号に
基づいて前記メモリセルアレイの行を選択する行デコー
ダと、各々が複数のセンスアンプを有し、前記複数のメ
モリセルアレイにそれぞれ対応して設けられ、前記行デ
コーダによって選択された行のメモリセルから読み出さ
れたデータが供給されるセンスアンプ回路と、前記各セ
ンスアンプ回路に対応して設けられ、前記複数のメモリ
セルアレイで共用されるＤＱ線と、前記各センスアンプ
回路に対応して設けられ、列アドレス信号に基づいて前
記ＤＱ線に接続するセンスアンプの選択動作を行うカラ
ムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記
列アドレス信号に基づいて前記ＤＱ線の選択動作をＩ／
Ｏ毎に行う複数のＤＱデコーダと、これらＤＱデコーダ
に対応して設けられ、前記ＤＱデコーダで選択されたＤ
Ｑ線上のデータがＩ／Ｏ毎に供給される複数のＤＱバッ
ファと、これらＤＱバッファの出力がそれぞれ供給され
るＲＷＤバスと、各Ｉ／Ｏに属するＤＱ線で共用される
スペアＤＱ線と、複数のスペアセンスアンプを有し、前
記スペアメモリセルから読み出されたデータが供給され
るスペアセンスアンプ回路と、前記スペアＤＱ線への前
記スペアセンスアンプの接続の選択動作を行うスペアカ
ラムスイッチと、前記スペアＤＱ線上のデータが供給さ
れるスペアＤＱバッファと、不良が発生したメモリセル
に接続されたセンスアンプを各スペアセンスアンプに対
応して記憶するとともに、独立に活性化されるメモリセ
ルアレイ毎に異なる行アドレスのビットが割り付けられ
た第１の記憶手段と、Ｉ／Ｏ毎に設けられ、不良が発生
したセンスアンプが属するＩ／Ｏを各スペアセンスアン
プ毎に記憶する第２の記憶手段と、Ｉ／Ｏ毎に設けら
れ、行アドレス信号の一部に基づいて独立に活性化され
るメモリセルアレイ、及びスペアセンスアンプが使用さ
れるＩ／Ｏを記憶する第３の記憶手段とを備え、前記第
１の記憶手段に記憶されたアドレスがアクセスされ、前
記第３の記憶手段で独立に活性化されるスペアセンスア
ンプが使用されることが記憶されている時に、前記第２
の記憶手段に記憶されたＩ／Ｏに属し、且つ前記第１の
記憶手段に記憶されたセンスアンプが接続されるＤＱ
線、このＤＱ線に接続されたセンスアンプ、及びこのセ
ンスアンプを選択するカラムスイッチをそれぞれ、前記
スペアＤＱ線、前記スペアセンスアンプ及び前記スペア
カラムスイッチに置き換えるようにしてなり、前記スペ
アＤＱ線、前記スペアセンスアンプ及び前記スペアカラ
ムスイッチを複数のＩ／Ｏに属するＤＱ線で共用し、且
つ独立に活性化されるメモリセルアレイにおけるセンス
アンプ回路中のセンスアンプ毎に救済するように構成し
たことを特徴とする。
【００３８】請求項２２に記載したように、請求項１８
ないし２１のメモリシステムにおいて、前記内部クロッ
ク発生手段は、前記ＣＰＵから供給された外部クロック
に基づいて内部クロックを生成して前記読み出し・書き
込み回路に供給するクロックバッファと、このクロック
バッファから出力された内部クロックと外部クロックと
のずれを取り除いた内部クロックを生成し、前記入力手
段及び前記出力手段を制御する同期回路とを備えること
を特徴とする。
ないし２１のメモリシステムにおいて、前記内部クロッ
ク発生手段は、前記ＣＰＵから供給された外部クロック
に基づいて内部クロックを生成して前記読み出し・書き
込み回路に供給するクロックバッファと、このクロック
バッファから出力された内部クロックと外部クロックと
のずれを取り除いた内部クロックを生成し、前記入力手
段及び前記出力手段を制御する同期回路とを備えること
を特徴とする。
【００３９】請求項２３に記載したメモリシステムにお
けるリダンダンシー方式は、メモリチップと、このメモ
リチップからのデータの読み出し及び書き込みを制御す
るＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデ
ータの授受を行うためのバスとを備え、前記メモリチッ
プは、メモリセルアレイと、スペアメモリセルと、前記
メモリセルアレイ中のメモリセルに不良が発生したとき
に、この不良メモリセルを前記スペアメモリセルに置換
するためのフューズ手段と、前記ＣＰＵから供給される
アドレスとコマンドに応答して、前記メモリセルアレイ
からのデータの読み出し及び前記メモリセルアレイへの
データの書き込みを行う読み出し・書き込み手段と、前
記ＣＰＵから前記バスを介して供給されたデータを前記
読み出し・書き込み手段に供給する入力手段と、前記読
み出し・書き込み手段によって前記メモリセルアレイか
ら読み出されたデータを前記バスを介して前記ＣＰＵに
供給する出力手段と、前記ＣＰＵから供給された外部ク
ロックから内部クロックを生成し、前記内部クロックに
基づいて前記読み出し・書き込み手段、前記入力手段及
び前記出力手段を制御する内部クロック生成手段と、前
記ＣＰＵからフューズプログラム信号が供給され、不良
アドレスを前記フューズ手段にプログラムするフューズ
プログラム手段と含んで構成されるメモリシステムであ
って、前記ＣＰＵから前記バスを介して前記メモリチッ
プにデータを書き込む第１のステップと、書き込んだデ
ータを前記メモリチップから前記バスを介してＣＰＵに
読み出す第２のステップと、前記第１のステップで前記
メモリチップに書き込んだデータと前記第２のステップ
で前記メモリチップから読み出したデータとを前記ＣＰ
Ｕでベリファイする第３のステップと、前記第３のステ
ップで両データの不一致が検出された時に、前記ＣＰＵ
から前記フューズプログラム手段にフューズプログラム
信号を供給して不良アドレスを前記フューズ手段にプロ
グラムする第４のステップとを具備し、不良が発生した
メモリセルをスペアメモリセルに置換することを特徴と
している。
けるリダンダンシー方式は、メモリチップと、このメモ
リチップからのデータの読み出し及び書き込みを制御す
るＣＰＵと、前記メモリチップと前記ＣＰＵとの間でデ
ータの授受を行うためのバスとを備え、前記メモリチッ
プは、メモリセルアレイと、スペアメモリセルと、前記
メモリセルアレイ中のメモリセルに不良が発生したとき
に、この不良メモリセルを前記スペアメモリセルに置換
するためのフューズ手段と、前記ＣＰＵから供給される
アドレスとコマンドに応答して、前記メモリセルアレイ
からのデータの読み出し及び前記メモリセルアレイへの
データの書き込みを行う読み出し・書き込み手段と、前
記ＣＰＵから前記バスを介して供給されたデータを前記
読み出し・書き込み手段に供給する入力手段と、前記読
み出し・書き込み手段によって前記メモリセルアレイか
ら読み出されたデータを前記バスを介して前記ＣＰＵに
供給する出力手段と、前記ＣＰＵから供給された外部ク
ロックから内部クロックを生成し、前記内部クロックに
基づいて前記読み出し・書き込み手段、前記入力手段及
び前記出力手段を制御する内部クロック生成手段と、前
記ＣＰＵからフューズプログラム信号が供給され、不良
アドレスを前記フューズ手段にプログラムするフューズ
プログラム手段と含んで構成されるメモリシステムであ
って、前記ＣＰＵから前記バスを介して前記メモリチッ
プにデータを書き込む第１のステップと、書き込んだデ
ータを前記メモリチップから前記バスを介してＣＰＵに
読み出す第２のステップと、前記第１のステップで前記
メモリチップに書き込んだデータと前記第２のステップ
で前記メモリチップから読み出したデータとを前記ＣＰ
Ｕでベリファイする第３のステップと、前記第３のステ
ップで両データの不一致が検出された時に、前記ＣＰＵ
から前記フューズプログラム手段にフューズプログラム
信号を供給して不良アドレスを前記フューズ手段にプロ
グラムする第４のステップとを具備し、不良が発生した
メモリセルをスペアメモリセルに置換することを特徴と
している。
【００４０】請求項２４に記載したように、請求項２３
のメモリシステムにおけるリダンダンシー方式におい
て、前記第１ないし第４のステップをメモリセルアレイ
中の各メモリセル毎に繰り返すことを特徴とする。
のメモリシステムにおけるリダンダンシー方式におい
て、前記第１ないし第４のステップをメモリセルアレイ
中の各メモリセル毎に繰り返すことを特徴とする。
【００４１】請求項２５に記載したように、請求項２３
または２４のメモリシステムにおけるリダンダンシー方
式において、前記第３のステップと前記第４のステップ
との間に、使用可能なフューズ手段の数を確認する第５
のステップを更に具備し、使用可能なフューズ手段が残
っていることが検知されたときに、前記第４のステップ
を実行して前記フューズ手段に不良アドレスをプログラ
ムし、使用可能なフューズ手段が残っていないことが検
知されたときに、システム不良としてリダンダンシーを
中止することを特徴とする。
または２４のメモリシステムにおけるリダンダンシー方
式において、前記第３のステップと前記第４のステップ
との間に、使用可能なフューズ手段の数を確認する第５
のステップを更に具備し、使用可能なフューズ手段が残
っていることが検知されたときに、前記第４のステップ
を実行して前記フューズ手段に不良アドレスをプログラ
ムし、使用可能なフューズ手段が残っていないことが検
知されたときに、システム不良としてリダンダンシーを
中止することを特徴とする。
【００４２】請求項１のような構成によれば、不良が発
生した一つのＩ／Ｏに属するメモリセルのみで置換が行
われるので、多ビット化が進行しても効率的に救済でき
る。また、スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ
／Ｏ毎にスペアＤＱ線を設ける必要がなく、スペアＤＱ
線を用いるか否かの１ビットのフューズ回路を設ければ
済むので、半導体記憶装置の高集積化にも寄与できる。
生した一つのＩ／Ｏに属するメモリセルのみで置換が行
われるので、多ビット化が進行しても効率的に救済でき
る。また、スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ
／Ｏ毎にスペアＤＱ線を設ける必要がなく、スペアＤＱ
線を用いるか否かの１ビットのフューズ回路を設ければ
済むので、半導体記憶装置の高集積化にも寄与できる。
【００４３】請求項２に示すように、データパス切り替
え手段を更に設けることによって、置換を行ったとき
に、第１の記憶手段に記憶されたアドレスと第２の記憶
手段に記憶されたＩ／Ｏとに基づいて、不良ＤＱ線から
対応する前記ＤＱバッファへのデータパスを、スペアＤ
Ｑ線から上記ＤＱバッファへのデータパスに容易に切り
替えることができる。
え手段を更に設けることによって、置換を行ったとき
に、第１の記憶手段に記憶されたアドレスと第２の記憶
手段に記憶されたＩ／Ｏとに基づいて、不良ＤＱ線から
対応する前記ＤＱバッファへのデータパスを、スペアＤ
Ｑ線から上記ＤＱバッファへのデータパスに容易に切り
替えることができる。
【００４４】請求項３に示すように、第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数に対応するビット数の
フューズ回路を備えたフューズボックスで構成でき、第
２の記憶手段は、１ビットのフューズ回路で構成でき
る。
は、各Ｉ／Ｏに属するＤＱ線の数に対応するビット数の
フューズ回路を備えたフューズボックスで構成でき、第
２の記憶手段は、１ビットのフューズ回路で構成でき
る。
【００４５】請求項４のような構成によれば、スペアへ
の置換は、スペアセンスアンプ回路中の各スペアセンス
アンプを、異なるＩ／Ｏに属するセンスアンプ回路中の
センスアンプに対して独立に行うことができるので、多
ビット化が進行してもより効率的に救済できる。また、
スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にス
ペアＤＱ線を設ける必要がなく、半導体記憶装置の高集
積化にも寄与できる。
の置換は、スペアセンスアンプ回路中の各スペアセンス
アンプを、異なるＩ／Ｏに属するセンスアンプ回路中の
センスアンプに対して独立に行うことができるので、多
ビット化が進行してもより効率的に救済できる。また、
スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にス
ペアＤＱ線を設ける必要がなく、半導体記憶装置の高集
積化にも寄与できる。
【００４６】請求項５に示すように、データパス切り替
え手段を更に設けることによって、置換を行ったとき
に、第１の記憶手段に記憶されたアドレスと第２の記憶
手段に記憶されたＩ／Ｏとに基づいて、不良ＤＱ線から
対応する前記ＤＱバッファへのデータパスを、スペアＤ
Ｑ線から上記ＤＱバッファへのデータパスに容易に切り
替えることができる。
え手段を更に設けることによって、置換を行ったとき
に、第１の記憶手段に記憶されたアドレスと第２の記憶
手段に記憶されたＩ／Ｏとに基づいて、不良ＤＱ線から
対応する前記ＤＱバッファへのデータパスを、スペアＤ
Ｑ線から上記ＤＱバッファへのデータパスに容易に切り
替えることができる。
【００４７】請求項６に示すように、前記第１の記憶手
段は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアン
プ回路中のスペアセンスアンプの数との和に対応するビ
ット数のフューズ回路を備えたフューズボックスを、前
記スペアセンスアンプ回路中のスペアセンスアンプの数
だけ設けて構成でき、前記第２の記憶手段は、前記スペ
アセンスアンプ回路中のスペアセンスアンプの数に対応
するビット数のフューズ回路を備えたフューズボックス
で構成できる。
段は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアン
プ回路中のスペアセンスアンプの数との和に対応するビ
ット数のフューズ回路を備えたフューズボックスを、前
記スペアセンスアンプ回路中のスペアセンスアンプの数
だけ設けて構成でき、前記第２の記憶手段は、前記スペ
アセンスアンプ回路中のスペアセンスアンプの数に対応
するビット数のフューズ回路を備えたフューズボックス
で構成できる。
【００４８】請求項７のような構成によれば、スペアへ
の置換は、スペアセンスアンプ回路中の各スペアセンス
アンプを異なるＩ／Ｏに属するセンスアンプ回路中のセ
ンスアンプに対しても独立に行うことができ、且つ独立
に活性化されるメモリセルアレイ毎に置換できるので、
多ビット化が進行しても更に効率的に救済できる。ま
た、スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎
にスペアＤＱ線を設ける必要がなく、半導体記憶装置の
高集積化にも寄与できる。しかも、スペアＤＱバッファ
からのデータ転送路をＤＱバッファからのデータ転送路
に変えて用いることによって行うので、スペアＤＱ線の
容量と他のＤＱ線の容量とを実質的に等しくでき、デー
タ転送のスピードを均等化できる。
の置換は、スペアセンスアンプ回路中の各スペアセンス
アンプを異なるＩ／Ｏに属するセンスアンプ回路中のセ
ンスアンプに対しても独立に行うことができ、且つ独立
に活性化されるメモリセルアレイ毎に置換できるので、
多ビット化が進行しても更に効率的に救済できる。ま
た、スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎
にスペアＤＱ線を設ける必要がなく、半導体記憶装置の
高集積化にも寄与できる。しかも、スペアＤＱバッファ
からのデータ転送路をＤＱバッファからのデータ転送路
に変えて用いることによって行うので、スペアＤＱ線の
容量と他のＤＱ線の容量とを実質的に等しくでき、デー
タ転送のスピードを均等化できる。
【００４９】請求項８に示すように、データパス切り替
え手段を更に設けることによって、置換を行ったとき
に、第２の記憶手段に記憶されたアドレスと第３の記憶
手段に記憶されたＩ／Ｏとに基づいて、不良メモリセル
に接続されたセンスアンプが属するＩ／ＯのＤＱ線から
前記ＤＱバッファへのデータパスを、スペアセンスアン
プからスペアＤＱバッファへのデータパスに切り替える
ことができる。
え手段を更に設けることによって、置換を行ったとき
に、第２の記憶手段に記憶されたアドレスと第３の記憶
手段に記憶されたＩ／Ｏとに基づいて、不良メモリセル
に接続されたセンスアンプが属するＩ／ＯのＤＱ線から
前記ＤＱバッファへのデータパスを、スペアセンスアン
プからスペアＤＱバッファへのデータパスに切り替える
ことができる。
【００５０】請求項９に示すように、第１の記憶手段
は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアンプ
回路中のスペアセンスアンプの数との和に対応するビッ
ト数のフューズ回路を備えた第１のフューズボックス
を、スペアセンスアンプ回路中のスペアセンスアンプの
数だけ設けることによって構成でき、第２の記憶手段
は、スペアセンスアンプ回路中のスペアセンスアンプの
数に対応するビット数のフューズ回路を備えた第２のフ
ューズボックスで構成でき、第３の記憶手段は、メモリ
セルアレイの数分のフューズ回路を備えた第３のフュー
ズボックスで構成できる。
は、各Ｉ／Ｏに属するＤＱ線の数とスペアセンスアンプ
回路中のスペアセンスアンプの数との和に対応するビッ
ト数のフューズ回路を備えた第１のフューズボックス
を、スペアセンスアンプ回路中のスペアセンスアンプの
数だけ設けることによって構成でき、第２の記憶手段
は、スペアセンスアンプ回路中のスペアセンスアンプの
数に対応するビット数のフューズ回路を備えた第２のフ
ューズボックスで構成でき、第３の記憶手段は、メモリ
セルアレイの数分のフューズ回路を備えた第３のフュー
ズボックスで構成できる。
【００５１】請求項１０のような構成によれば、同時に
データ転送される各ビットのアドレス空間が同一のメモ
リにおいて、システムに与えるアドレスのみでは識別不
可能なＩ／Ｏ情報をフューズ回路に持たせることができ
るので、多ビット化が進行しても効率的に不良救済が行
えるリダンダンシーシステムが得られる。
データ転送される各ビットのアドレス空間が同一のメモ
リにおいて、システムに与えるアドレスのみでは識別不
可能なＩ／Ｏ情報をフューズ回路に持たせることができ
るので、多ビット化が進行しても効率的に不良救済が行
えるリダンダンシーシステムが得られる。
【００５２】請求項１１のような方式によれば、同時に
データ転送される各ビットのアドレス空間が同一のメモ
リにおいて、フューズボックス空間に割り付けられたベ
クトルＸがどのＩ／Ｏで使用されているかをフューズ回
路にプログラムすることにより、入力されたアドレスの
みでは識別不可能なＩ／Ｏ情報を識別することができる
ので、多ビット化が進行しても効率的に不良救済が行え
るリダンダンシー方式が得られる。
データ転送される各ビットのアドレス空間が同一のメモ
リにおいて、フューズボックス空間に割り付けられたベ
クトルＸがどのＩ／Ｏで使用されているかをフューズ回
路にプログラムすることにより、入力されたアドレスの
みでは識別不可能なＩ／Ｏ情報を識別することができる
ので、多ビット化が進行しても効率的に不良救済が行え
るリダンダンシー方式が得られる。
【００５３】請求項１２のような構成によれば、多ビッ
トメモリ等において、システムのデータ層に対応したＩ
／Ｏ毎に使用されたフューズボックスの座標がプログラ
ムされる識別フューズビットを設けたので同一アドレス
をＩ／Ｏ毎に識別でき、スペアへの置き換えが効率的に
行えるアドレス識別システムが得られる。
トメモリ等において、システムのデータ層に対応したＩ
／Ｏ毎に使用されたフューズボックスの座標がプログラ
ムされる識別フューズビットを設けたので同一アドレス
をＩ／Ｏ毎に識別でき、スペアへの置き換えが効率的に
行えるアドレス識別システムが得られる。
【００５４】請求項１３のような方法によれば、多ビッ
トメモリ等において、システムのデータ層に対応したＩ
／Ｏ毎に使用されたフューズボックスの座標を識別フュ
ーズビットにプログラムし、入力されたアドレスに対し
て上記フューズボックスに記憶されたアドレスのデータ
層を識別するので、スペアへの置き換えが効率的に行え
るアドレス識別方法が得られる。
トメモリ等において、システムのデータ層に対応したＩ
／Ｏ毎に使用されたフューズボックスの座標を識別フュ
ーズビットにプログラムし、入力されたアドレスに対し
て上記フューズボックスに記憶されたアドレスのデータ
層を識別するので、スペアへの置き換えが効率的に行え
るアドレス識別方法が得られる。
【００５５】請求項１４に示すように、フューズボック
スをアドレスのビットに対応した複数のフューズビット
により構成し、このフューズビットをプログラムするこ
とによりアドレスに選択的に応答させることができる。
スをアドレスのビットに対応した複数のフューズビット
により構成し、このフューズビットをプログラムするこ
とによりアドレスに選択的に応答させることができる。
【００５６】請求項１５に示すように、フューズボック
スを指定する座標システムは、複数のビットによって構
成される複数のビットグループによってなり、これらの
ビットグループの各々で１ビットを指定することにより
一つのフューズボックスを指定し、各々のビットグルー
プからの１ビットずつの組み合わせで全てのフューズボ
ックスを指定することができる。
スを指定する座標システムは、複数のビットによって構
成される複数のビットグループによってなり、これらの
ビットグループの各々で１ビットを指定することにより
一つのフューズボックスを指定し、各々のビットグルー
プからの１ビットずつの組み合わせで全てのフューズボ
ックスを指定することができる。
【００５７】請求項１６に示すように、並列に出力され
るデータの入出力経路毎に設けられた座標システムを表
現する識別フューズビットの集合は、複数のビットによ
って構成される複数のビットグループの各々のビットに
対応したフューズビットによって構成できる。
るデータの入出力経路毎に設けられた座標システムを表
現する識別フューズビットの集合は、複数のビットによ
って構成される複数のビットグループの各々のビットに
対応したフューズビットによって構成できる。
【００５８】請求項１７に示すように、データの層に対
応した入出力経路毎に使用されたフューズボックス座標
に対応するビットを識別フューズビットに重ねてプログ
ラムすることにより、アドレスに対してフューズボック
スに応答したデータの層を識別できる。
応した入出力経路毎に使用されたフューズボックス座標
に対応するビットを識別フューズビットに重ねてプログ
ラムすることにより、アドレスに対してフューズボック
スに応答したデータの層を識別できる。
【００５９】請求項１８のような構成によれば、メモリ
システムに組み込んだ後で、経年変化等によってメモリ
セルに不良が発生した場合、ＣＰＵからテスト用のデー
タを書き込んだ後、このデータを読み出してベリファイ
し、不良が発生したメモリセルをスペアメモリセルに置
換して救済できる。
システムに組み込んだ後で、経年変化等によってメモリ
セルに不良が発生した場合、ＣＰＵからテスト用のデー
タを書き込んだ後、このデータを読み出してベリファイ
し、不良が発生したメモリセルをスペアメモリセルに置
換して救済できる。
【００６０】請求項１９に示すように、不良が発生した
一つのＩ／Ｏに属するメモリセルのみで置換が行われる
ので、多ビット化が進行しても効率的に救済できる。ま
た、スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎
にスペアＤＱ線を設ける必要がなく、スペアＤＱ線を用
いるか否かの１ビットのフューズ回路を設ければ済むの
で、半導体記憶装置の高集積化にも寄与できる。
一つのＩ／Ｏに属するメモリセルのみで置換が行われる
ので、多ビット化が進行しても効率的に救済できる。ま
た、スペアＤＱ線は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎
にスペアＤＱ線を設ける必要がなく、スペアＤＱ線を用
いるか否かの１ビットのフューズ回路を設ければ済むの
で、半導体記憶装置の高集積化にも寄与できる。
【００６１】請求項２０に示すように、メモリチップに
おけるスペアへの置換は、スペアセンスアンプ回路中の
各スペアセンスアンプを、異なるＩ／Ｏに属するセンス
アンプ回路中のセンスアンプに対して独立に行うことが
できるので、多ビット化が進行してもより効率的に救済
できる。また、スペアＤＱ線は各Ｉ／Ｏに共通であり、
各Ｉ／Ｏ毎にスペアＤＱ線を設ける必要がなく、半導体
記憶装置の高集積化にも寄与できる。
おけるスペアへの置換は、スペアセンスアンプ回路中の
各スペアセンスアンプを、異なるＩ／Ｏに属するセンス
アンプ回路中のセンスアンプに対して独立に行うことが
できるので、多ビット化が進行してもより効率的に救済
できる。また、スペアＤＱ線は各Ｉ／Ｏに共通であり、
各Ｉ／Ｏ毎にスペアＤＱ線を設ける必要がなく、半導体
記憶装置の高集積化にも寄与できる。
【００６２】請求項２１に示すように、メモリチップに
おけるスペアへの置換は、スペアセンスアンプ回路中の
各スペアセンスアンプを、異なるＩ／Ｏに属するセンス
アンプ回路中のセンスアンプに対して独立に行うことが
できるので、多ビット化が進行してもより効率的に救済
できる。また、スペアＤＱ線は各Ｉ／Ｏに共通であり、
各Ｉ／Ｏ毎にスペアＤＱ線を設ける必要がなく、半導体
記憶装置の高集積化にも寄与できる。
おけるスペアへの置換は、スペアセンスアンプ回路中の
各スペアセンスアンプを、異なるＩ／Ｏに属するセンス
アンプ回路中のセンスアンプに対して独立に行うことが
できるので、多ビット化が進行してもより効率的に救済
できる。また、スペアＤＱ線は各Ｉ／Ｏに共通であり、
各Ｉ／Ｏ毎にスペアＤＱ線を設ける必要がなく、半導体
記憶装置の高集積化にも寄与できる。
【００６３】請求項２２に示すように、メモリチップに
おけるスペアへの置換は、スペアセンスアンプ回路中の
各スペアセンスアンプを異なるＩ／Ｏに属するセンスア
ンプ回路中のセンスアンプに対しても独立に行うことが
でき、且つ独立に活性化されるメモリセルアレイ毎に置
換できるので、多ビット化が進行しても更に効率的に救
済できる。また、スペアＤＱ線は各Ｉ／Ｏに共通であ
り、各Ｉ／Ｏ毎にスペアＤＱ線を設ける必要がなく、半
導体記憶装置の高集積化にも寄与できる。しかも、スペ
アＤＱバッファからのデータ転送路をＤＱバッファから
のデータ転送路に変えて用いることによって行うので、
スペアＤＱ線の容量と他のＤＱ線の容量とを実質的に等
しくでき、データ転送のスピードを均等化できる。
おけるスペアへの置換は、スペアセンスアンプ回路中の
各スペアセンスアンプを異なるＩ／Ｏに属するセンスア
ンプ回路中のセンスアンプに対しても独立に行うことが
でき、且つ独立に活性化されるメモリセルアレイ毎に置
換できるので、多ビット化が進行しても更に効率的に救
済できる。また、スペアＤＱ線は各Ｉ／Ｏに共通であ
り、各Ｉ／Ｏ毎にスペアＤＱ線を設ける必要がなく、半
導体記憶装置の高集積化にも寄与できる。しかも、スペ
アＤＱバッファからのデータ転送路をＤＱバッファから
のデータ転送路に変えて用いることによって行うので、
スペアＤＱ線の容量と他のＤＱ線の容量とを実質的に等
しくでき、データ転送のスピードを均等化できる。
【００６４】請求項２３のようなリダンダンシー方式に
よれば、メモリシステムに組み込んだ後で、経年変化等
によってメモリセルに不良が発生した場合、ＣＰＵから
テスト用のデータを書き込んだ後、このデータを読み出
してベリファイし、不良が発生したメモリセルをスペア
メモリセルに置換して救済できる。
よれば、メモリシステムに組み込んだ後で、経年変化等
によってメモリセルに不良が発生した場合、ＣＰＵから
テスト用のデータを書き込んだ後、このデータを読み出
してベリファイし、不良が発生したメモリセルをスペア
メモリセルに置換して救済できる。
【００６５】請求項２４に示すように、請求項２３のリ
ダンダンシー方式において、前記第１ないし第４のステ
ップをメモリセルアレイ中の各メモリセル毎に繰り返せ
ば、メモリセルアレイ中の全てのメモリセルに対してベ
リファイができる。
ダンダンシー方式において、前記第１ないし第４のステ
ップをメモリセルアレイ中の各メモリセル毎に繰り返せ
ば、メモリセルアレイ中の全てのメモリセルに対してベ
リファイができる。
【００６６】請求項２５に示すように、請求項２３また
は２４のリダンダンシー方式において、使用可能なフュ
ーズ手段の数を確認しつつベリファイを行えば、救済不
可能なメモリチップに対する無用なテストを中止でき
る。
は２４のリダンダンシー方式において、使用可能なフュ
ーズ手段の数を確認しつつベリファイを行えば、救済不
可能なメモリチップに対する無用なテストを中止でき
る。
【００６７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置のリダンダンシーシ
ステム及びリダンダンシー方式について説明するための
もので、図１９に示した多ビットメモリにおける列アド
レス信号によるデコードに関係する部分のみを抽出して
模式的に示している。すなわち、図１に示した回路が図
２０に示した従来の回路と異なるのは、Ｉ／Ｏ毎にスペ
アＤＱ線１５ｂ，１５ｂを設けるのではなく、複数のＩ
／Ｏをまとめて置換の対象とするスペアＤＱ線１５ｃ，
１５ｃを設けた点にある。スペアＤＱ線１５ｃ，１５ｃ
には、スペアカラムスイッチ１４ｃを介してスペアセン
スアンプ回路１３ｃ及びスペアメモリセルが接続されて
いる。各Ｉ／Ｏには、図２０のスペアＤＱ線１５ｂ，１
５ｂを除いた８ペアのＤＱ線１５ａ，１５ａ，…が属し
ている。スペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通
であり、全てのＤＱデコーダ１６−１，１６−２，…に
スペアＤＱ線１５ｃ，１５ｃが共通接続されている。セ
ンスアンプ回路のどれをＤＱ線に接続するかはスペアＤ
Ｑ線１５ｃ，１５ｃも正規のＤＱ線１５ａ，１５ａも同
じであり、列アドレス信号によって選択されるカラムス
イッチ１４ａまたは１４ｃによって選択される。フュー
ズボックス２０は、一つのＩ／Ｏに属し、列アドレス信
号で選択される８つのＤＱ線ペア１５ａ，１５ａ，…の
どれが不良ＤＱ線であるかを識別する３ビットのフュー
ズ回路２０ａ，２０ｂ，２０ｃから構成されている。ま
た、Ｉ／Ｏ毎に設けた１ビットのフューズ回路２１−
１，２１−２，…はそれぞれ、スペアＤＱ線１５ｃ，１
５ｃを用いるか否かを指定するためのものである。
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る半導体記憶装置のリダンダンシーシ
ステム及びリダンダンシー方式について説明するための
もので、図１９に示した多ビットメモリにおける列アド
レス信号によるデコードに関係する部分のみを抽出して
模式的に示している。すなわち、図１に示した回路が図
２０に示した従来の回路と異なるのは、Ｉ／Ｏ毎にスペ
アＤＱ線１５ｂ，１５ｂを設けるのではなく、複数のＩ
／Ｏをまとめて置換の対象とするスペアＤＱ線１５ｃ，
１５ｃを設けた点にある。スペアＤＱ線１５ｃ，１５ｃ
には、スペアカラムスイッチ１４ｃを介してスペアセン
スアンプ回路１３ｃ及びスペアメモリセルが接続されて
いる。各Ｉ／Ｏには、図２０のスペアＤＱ線１５ｂ，１
５ｂを除いた８ペアのＤＱ線１５ａ，１５ａ，…が属し
ている。スペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏに共通
であり、全てのＤＱデコーダ１６−１，１６−２，…に
スペアＤＱ線１５ｃ，１５ｃが共通接続されている。セ
ンスアンプ回路のどれをＤＱ線に接続するかはスペアＤ
Ｑ線１５ｃ，１５ｃも正規のＤＱ線１５ａ，１５ａも同
じであり、列アドレス信号によって選択されるカラムス
イッチ１４ａまたは１４ｃによって選択される。フュー
ズボックス２０は、一つのＩ／Ｏに属し、列アドレス信
号で選択される８つのＤＱ線ペア１５ａ，１５ａ，…の
どれが不良ＤＱ線であるかを識別する３ビットのフュー
ズ回路２０ａ，２０ｂ，２０ｃから構成されている。ま
た、Ｉ／Ｏ毎に設けた１ビットのフューズ回路２１−
１，２１−２，…はそれぞれ、スペアＤＱ線１５ｃ，１
５ｃを用いるか否かを指定するためのものである。
【００６８】図２は、上記図１に示した回路におけるフ
ューズボックス２０の構成例を示している。各フューズ
回路２０ａ〜２０ｃ中にはそれぞれ、フューズ素子Ｆ
１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、イン
バータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２
３，２４，２５等が含まれている。図２ではフューズ回
路２０ａの回路構成のみを詳細に示し、フューズ回路２
０ｂ，２０ｃはブロック化して示しているが、フューズ
回路２０ｂ，２０ｃもフューズ回路２０ａと実質的に同
じ構成になっている。
ューズボックス２０の構成例を示している。各フューズ
回路２０ａ〜２０ｃ中にはそれぞれ、フューズ素子Ｆ
１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、イン
バータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２
３，２４，２５等が含まれている。図２ではフューズ回
路２０ａの回路構成のみを詳細に示し、フューズ回路２
０ｂ，２０ｃはブロック化して示しているが、フューズ
回路２０ｂ，２０ｃもフューズ回路２０ａと実質的に同
じ構成になっている。
【００６９】信号ＢＰＲＳＴは、ＭＯＳトランジスタＱ
１，Ｑ５のゲート及びＭＯＳトランジスタＱ３，Ｑ６の
ゲートにそれぞれ供給される。ＭＯＳトランジスタＱ１
のソース，ドレイン、フューズ素子Ｆ１及びＭＯＳトラ
ンジスタＱ５のドレイン，ソースは、電源ＶccとＶss間
に直列接続される。上記ＭＯＳトランジスタＱ１のドレ
インとフューズ素子Ｆ１との接続ノードＮ１には、ＭＯ
ＳトランジスタＱ２のドレイン及びインバータ回路ＩＮ
Ｖ１の入力端が接続されている。ＭＯＳトランジスタＱ
２のソースは電源Ｖccに接続され、ゲートは上記インバ
ータ回路ＩＮＶ１の出力端に接続されている。ＭＯＳト
ランジスタＱ２とインバータ回路ＩＮＶ１はラッチ回路
を構成しており、ノードＮ１の電位をラッチする。イン
バータ回路ＩＮＶ２の入力端は上記インバータ回路ＩＮ
Ｖ１の出力端に接続され、出力端はアンドゲート２３の
一方の入力端に接続される。上記アンドゲート２３の他
方の入力端には列アドレスの１ビットＡ０が入力され、
このアンドゲート２３の出力がアンドゲート２５の一方
の入力端に供給される。
１，Ｑ５のゲート及びＭＯＳトランジスタＱ３，Ｑ６の
ゲートにそれぞれ供給される。ＭＯＳトランジスタＱ１
のソース，ドレイン、フューズ素子Ｆ１及びＭＯＳトラ
ンジスタＱ５のドレイン，ソースは、電源ＶccとＶss間
に直列接続される。上記ＭＯＳトランジスタＱ１のドレ
インとフューズ素子Ｆ１との接続ノードＮ１には、ＭＯ
ＳトランジスタＱ２のドレイン及びインバータ回路ＩＮ
Ｖ１の入力端が接続されている。ＭＯＳトランジスタＱ
２のソースは電源Ｖccに接続され、ゲートは上記インバ
ータ回路ＩＮＶ１の出力端に接続されている。ＭＯＳト
ランジスタＱ２とインバータ回路ＩＮＶ１はラッチ回路
を構成しており、ノードＮ１の電位をラッチする。イン
バータ回路ＩＮＶ２の入力端は上記インバータ回路ＩＮ
Ｖ１の出力端に接続され、出力端はアンドゲート２３の
一方の入力端に接続される。上記アンドゲート２３の他
方の入力端には列アドレスの１ビットＡ０が入力され、
このアンドゲート２３の出力がアンドゲート２５の一方
の入力端に供給される。
【００７０】また、ＭＯＳトランジスタＱ３のソース，
ドレイン、フューズ素子Ｆ２及びＭＯＳトランジスタＱ
６のドレイン，ソースは、電源ＶccとＶss間に直列接続
される。上記ＭＯＳトランジスタＱ３のドレインとフュ
ーズ素子Ｆ２との接続ノードＮ２には、ＭＯＳトランジ
スタＱ４のドレイン及びインバータ回路ＩＮＶ３の入力
端が接続されている。上記ＭＯＳトランジスタＱ４のソ
ースは電源Ｖccに接続され、ゲートは上記インバータ回
路ＩＮＶ３の出力端に接続されている。ＭＯＳトランジ
スタＱ４とインバータ回路ＩＮＶ３はラッチ回路を構成
しており、ノードＮ２の電位をラッチする。インバータ
回路ＩＮＶ４の入力端は上記インバータ回路ＩＮＶ３の
出力端に接続され、出力端はアンドゲート２４の一方の
入力端に接続される。上記アンドゲート２４の他方の入
力端には上記列アドレスの１ビットＡ０の相補信号／Ａ
０（／は反転信号、すなわちバーを意味する）が入力さ
れ、このアンドゲート２４の出力が上記アンドゲート２
５の他方の入力端に供給される。
ドレイン、フューズ素子Ｆ２及びＭＯＳトランジスタＱ
６のドレイン，ソースは、電源ＶccとＶss間に直列接続
される。上記ＭＯＳトランジスタＱ３のドレインとフュ
ーズ素子Ｆ２との接続ノードＮ２には、ＭＯＳトランジ
スタＱ４のドレイン及びインバータ回路ＩＮＶ３の入力
端が接続されている。上記ＭＯＳトランジスタＱ４のソ
ースは電源Ｖccに接続され、ゲートは上記インバータ回
路ＩＮＶ３の出力端に接続されている。ＭＯＳトランジ
スタＱ４とインバータ回路ＩＮＶ３はラッチ回路を構成
しており、ノードＮ２の電位をラッチする。インバータ
回路ＩＮＶ４の入力端は上記インバータ回路ＩＮＶ３の
出力端に接続され、出力端はアンドゲート２４の一方の
入力端に接続される。上記アンドゲート２４の他方の入
力端には上記列アドレスの１ビットＡ０の相補信号／Ａ
０（／は反転信号、すなわちバーを意味する）が入力さ
れ、このアンドゲート２４の出力が上記アンドゲート２
５の他方の入力端に供給される。
【００７１】更に、フューズ回路２０ｂには列アドレス
の１ビットＡ１とその相補信号／Ａ１が入力され、フュ
ーズ回路２０ｃには列アドレスの１ビットＡ２とその相
補信号／Ａ２が入力される。
の１ビットＡ１とその相補信号／Ａ１が入力され、フュ
ーズ回路２０ｃには列アドレスの１ビットＡ２とその相
補信号／Ａ２が入力される。
【００７２】上記信号ＢＰＲＳＴは、アクセスが始まる
前には“Ｌ”レベルとなり、ＭＯＳトランジスタＱ１，
Ｑ３をオン状態、ＭＯＳトランジスタＱ５，Ｑ６をオフ
状態にしてノードＮ１，Ｎ２をプリチャージし、その後
“Ｈ”レベルとなってフューズＦ１またはＦ２が切断さ
れたか否かの状態を保持するための信号である。リダン
ダンシーを行う場合には、上記フューズＦ１またはＦ２
のいずれか一方を切断し、両方のヒューズを共に切断す
ることはない。フューズ素子Ｆ１またはＦ２が切断され
たアドレスビットでは、フューズ回路中のアンドゲート
２５の出力信号Ｂｊ（ｊ＝０〜２）が“Ｈ”レベルとな
る。
前には“Ｌ”レベルとなり、ＭＯＳトランジスタＱ１，
Ｑ３をオン状態、ＭＯＳトランジスタＱ５，Ｑ６をオフ
状態にしてノードＮ１，Ｎ２をプリチャージし、その後
“Ｈ”レベルとなってフューズＦ１またはＦ２が切断さ
れたか否かの状態を保持するための信号である。リダン
ダンシーを行う場合には、上記フューズＦ１またはＦ２
のいずれか一方を切断し、両方のヒューズを共に切断す
ることはない。フューズ素子Ｆ１またはＦ２が切断され
たアドレスビットでは、フューズ回路中のアンドゲート
２５の出力信号Ｂｊ（ｊ＝０〜２）が“Ｈ”レベルとな
る。
【００７３】各フューズ回路２０ａ〜２０ｃ中のアンド
ゲート２５の出力信号Ｂ０，Ｂ１，Ｂ２はそれぞれアン
ドゲート２６に供給され、不良ＤＱ線のアドレスと切断
されたフューズ素子のビットが全て一致した時、換言す
れば、入力された不良ＤＱ線のアドレスとフューズボッ
クス２０に記憶されたアドレスが一致した時、このアン
ドゲート２６の出力信号ＲＤＱが“Ｈ”レベルとなる。
ゲート２５の出力信号Ｂ０，Ｂ１，Ｂ２はそれぞれアン
ドゲート２６に供給され、不良ＤＱ線のアドレスと切断
されたフューズ素子のビットが全て一致した時、換言す
れば、入力された不良ＤＱ線のアドレスとフューズボッ
クス２０に記憶されたアドレスが一致した時、このアン
ドゲート２６の出力信号ＲＤＱが“Ｈ”レベルとなる。
【００７４】図３は上記図１に示した回路におけるフュ
ーズ回路２１−１，２１−２，…の構成例を示してい
る。このフューズ回路は、上記図２に示したフューズ回
路における相補型回路の一方と実質的に等しく構成され
ている。各フューズ回路２１−１，２１−２，…中には
それぞれ、フューズ素子Ｆ３、Ｐチャネル型ＭＯＳトラ
ンジスタＱ７，Ｑ８、Ｎチャネル型ＭＯＳトランジスタ
Ｑ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びアンド
ゲート２７等が含まれている。信号ＢＰＲＳＴは、上記
ＭＯＳトランジスタＱ７，Ｑ９のゲートにそれぞれ供給
される。ＭＯＳトランジスタＱ７のソース，ドレイン、
フューズ素子Ｆ３及びＭＯＳトランジスタＱ９のドレイ
ン，ソースは、電源ＶccとＶss間に直列接続されてい
る。上記ＭＯＳトランジスタＱ７のドレインとフューズ
素子Ｆ３との接続ノードＮ３には、ＭＯＳトランジスタ
Ｑ８のドレイン及びインバータ回路ＩＮＶ５の入力端が
接続されている。ＭＯＳトランジスタＱ８のソースは電
源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ
５の出力端に接続されている。ＭＯＳトランジスタＱ８
とインバータ回路ＩＮＶ５はラッチ回路を構成してお
り、ノードＮ３の電位をラッチする。インバータ回路Ｉ
ＮＶ６の入力端は上記インバータ回路ＩＮＶ５の出力端
に接続され、出力端はアンドゲート２７の一方の入力端
に接続される。上記アンドゲート２７の他方の入力端に
は上記アンドゲート２６から出力された信号ＲＤＱが入
力される。
ーズ回路２１−１，２１−２，…の構成例を示してい
る。このフューズ回路は、上記図２に示したフューズ回
路における相補型回路の一方と実質的に等しく構成され
ている。各フューズ回路２１−１，２１−２，…中には
それぞれ、フューズ素子Ｆ３、Ｐチャネル型ＭＯＳトラ
ンジスタＱ７，Ｑ８、Ｎチャネル型ＭＯＳトランジスタ
Ｑ９、インバータ回路ＩＮＶ５，ＩＮＶ６、及びアンド
ゲート２７等が含まれている。信号ＢＰＲＳＴは、上記
ＭＯＳトランジスタＱ７，Ｑ９のゲートにそれぞれ供給
される。ＭＯＳトランジスタＱ７のソース，ドレイン、
フューズ素子Ｆ３及びＭＯＳトランジスタＱ９のドレイ
ン，ソースは、電源ＶccとＶss間に直列接続されてい
る。上記ＭＯＳトランジスタＱ７のドレインとフューズ
素子Ｆ３との接続ノードＮ３には、ＭＯＳトランジスタ
Ｑ８のドレイン及びインバータ回路ＩＮＶ５の入力端が
接続されている。ＭＯＳトランジスタＱ８のソースは電
源Ｖccに接続され、ゲートは上記インバータ回路ＩＮＶ
５の出力端に接続されている。ＭＯＳトランジスタＱ８
とインバータ回路ＩＮＶ５はラッチ回路を構成してお
り、ノードＮ３の電位をラッチする。インバータ回路Ｉ
ＮＶ６の入力端は上記インバータ回路ＩＮＶ５の出力端
に接続され、出力端はアンドゲート２７の一方の入力端
に接続される。上記アンドゲート２７の他方の入力端に
は上記アンドゲート２６から出力された信号ＲＤＱが入
力される。
【００７５】フューズ回路２１−１を代表的に詳細に示
したが、各Ｉ／Ｏに対応して設けた他のフューズ回路２
１−２，…も上記フューズ回路２１−１と同じ構成にな
っている。
したが、各Ｉ／Ｏに対応して設けた他のフューズ回路２
１−２，…も上記フューズ回路２１−１と同じ構成にな
っている。
【００７６】各フューズ回路２２−１，２２−２，…中
のアンドゲート２７の出力信号ＦＢＭＴＣ０，ＦＢＭＴ
Ｃ１，…はそれぞれオアゲート２８に供給され、このオ
アゲート２８の出力信号ＳＲとこの信号ＳＲをインバー
タ回路２９で反転した信号ＳＮによってデータ経路が切
り替えられる。不良が発生したＩ／Ｏに属するフューズ
回路中のフューズ素子Ｆ３が切断されると、インバータ
回路ＩＮＶ６の出力が“Ｈ”レベルとなり、入力された
不良ＤＱ線に対応するアドレスとフューズボックス２０
に記憶されたアドレスとが一致して信号ＲＤＱが“Ｈ”
レベルとなった時に、この不良ＤＱ線に属するＩ／Ｏに
対応して設けたフューズ回路のアンドゲート２７の出力
信号が“Ｈ”レベルとなり、オアゲート２８の出力信号
ＳＲが“Ｈ”レベル、インバータ回路２９の出力信号Ｓ
Ｎが“Ｌ”レベルとなる。一方、不良が発生していない
Ｉ／Ｏに対応するフューズ回路は、オアゲート２８の出
力信号ＳＲが“Ｌ”レベル、インバータ回路２９の出力
信号ＳＮが“Ｈ”レベルとなる。
のアンドゲート２７の出力信号ＦＢＭＴＣ０，ＦＢＭＴ
Ｃ１，…はそれぞれオアゲート２８に供給され、このオ
アゲート２８の出力信号ＳＲとこの信号ＳＲをインバー
タ回路２９で反転した信号ＳＮによってデータ経路が切
り替えられる。不良が発生したＩ／Ｏに属するフューズ
回路中のフューズ素子Ｆ３が切断されると、インバータ
回路ＩＮＶ６の出力が“Ｈ”レベルとなり、入力された
不良ＤＱ線に対応するアドレスとフューズボックス２０
に記憶されたアドレスとが一致して信号ＲＤＱが“Ｈ”
レベルとなった時に、この不良ＤＱ線に属するＩ／Ｏに
対応して設けたフューズ回路のアンドゲート２７の出力
信号が“Ｈ”レベルとなり、オアゲート２８の出力信号
ＳＲが“Ｈ”レベル、インバータ回路２９の出力信号Ｓ
Ｎが“Ｌ”レベルとなる。一方、不良が発生していない
Ｉ／Ｏに対応するフューズ回路は、オアゲート２８の出
力信号ＳＲが“Ｌ”レベル、インバータ回路２９の出力
信号ＳＮが“Ｈ”レベルとなる。
【００７７】図４は、リダンダンシーを行ったときに、
不良ＤＱ線から対応するＩ／Ｏに属するメモリセルから
ＤＱバッファへのデータパスを、スペアメモリセルから
上記ＤＱバッファへのデータパスに切り替えるためのデ
ータパス切り替え回路を簡略化して示しており、各オー
バーレイドＤＱ線１５ａ，１５ａ，…毎に設けられてい
る。この回路は、クロックトインバータ回路３０，３１
とインバータ回路３２を含んで構成されている。上記ク
ロックトインバータ回路３０の入力端にはオーバーレイ
ドＤＱ線１５ａが接続され、クロック入力端には上記図
３に示した回路の出力信号ＳＮが供給される。上記クロ
ックトインバータ回路３１の入力端にはスペアオーバー
レイドＤＱ線１５ｃが接続され、クロック入力端には信
号ＳＲが供給される。上記クロックトインバータ回路３
０，３１の出力端はインバータ３２の入力端に接続さ
れ、このインバータ３２の出力端がＤＱバッファ１７の
入力端に接続される。クロックトインバータ回路３０
は、信号ＳＮが“Ｈ”レベルの時にインバータ回路とし
て動作し、“Ｌ”レベルの時に出力端がハイインピーダ
ンス状態となる。同様に、クロックトインバータ回路３
１は、信号ＳＲが“Ｈ”レベルの時にインバータ回路と
して動作し、“Ｌ”レベルの時に出力端がハイインピー
ダンス状態となる。
不良ＤＱ線から対応するＩ／Ｏに属するメモリセルから
ＤＱバッファへのデータパスを、スペアメモリセルから
上記ＤＱバッファへのデータパスに切り替えるためのデ
ータパス切り替え回路を簡略化して示しており、各オー
バーレイドＤＱ線１５ａ，１５ａ，…毎に設けられてい
る。この回路は、クロックトインバータ回路３０，３１
とインバータ回路３２を含んで構成されている。上記ク
ロックトインバータ回路３０の入力端にはオーバーレイ
ドＤＱ線１５ａが接続され、クロック入力端には上記図
３に示した回路の出力信号ＳＮが供給される。上記クロ
ックトインバータ回路３１の入力端にはスペアオーバー
レイドＤＱ線１５ｃが接続され、クロック入力端には信
号ＳＲが供給される。上記クロックトインバータ回路３
０，３１の出力端はインバータ３２の入力端に接続さ
れ、このインバータ３２の出力端がＤＱバッファ１７の
入力端に接続される。クロックトインバータ回路３０
は、信号ＳＮが“Ｈ”レベルの時にインバータ回路とし
て動作し、“Ｌ”レベルの時に出力端がハイインピーダ
ンス状態となる。同様に、クロックトインバータ回路３
１は、信号ＳＲが“Ｈ”レベルの時にインバータ回路と
して動作し、“Ｌ”レベルの時に出力端がハイインピー
ダンス状態となる。
【００７８】よって、入力されたアドレスと上記フュー
ズボックス２０の各ビットが不一致の時には、オーバー
レイドＤＱ線１５ａが選択され、このオーバーレイドＤ
Ｑ線１５ａ上の信号がクロックトインバータ回路３０及
びインバータ回路３２を介してＤＱバッファ１７に供給
される。一方、入力されたアドレスと上記フューズボッ
クス２０の各ビットが一致した時（オーバーレイドＤＱ
線１５ａが不良の時）には、スペアオーバーレイドＤＱ
線１５ｃが選択され、このスペアオーバーレイドＤＱ線
１５ｃ上の信号がクロックトインバータ回路３１及びイ
ンバータ回路３２を介してＤＱバッファ１７に供給され
る。
ズボックス２０の各ビットが不一致の時には、オーバー
レイドＤＱ線１５ａが選択され、このオーバーレイドＤ
Ｑ線１５ａ上の信号がクロックトインバータ回路３０及
びインバータ回路３２を介してＤＱバッファ１７に供給
される。一方、入力されたアドレスと上記フューズボッ
クス２０の各ビットが一致した時（オーバーレイドＤＱ
線１５ａが不良の時）には、スペアオーバーレイドＤＱ
線１５ｃが選択され、このスペアオーバーレイドＤＱ線
１５ｃ上の信号がクロックトインバータ回路３１及びイ
ンバータ回路３２を介してＤＱバッファ１７に供給され
る。
【００７９】このような半導体記憶装置のリダンダンシ
ーシステム及びリダンダンシー方式によれば、不良が発
生した一つのＩ／Ｏに属するメモリセルのみで置換が行
われるので、多ビット化が進行しても効率的に救済でき
る。また、スペアメモリセル、スペアセンスアンプ回路
１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線
１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎に
これらを設ける必要がなく、各Ｉ／Ｏ毎に不良ＤＱ線が
存在するか否かを記憶する１ビットのフューズ回路２１
−１，２１−２，…を設ければ済むので、高集積化にも
寄与できる。
ーシステム及びリダンダンシー方式によれば、不良が発
生した一つのＩ／Ｏに属するメモリセルのみで置換が行
われるので、多ビット化が進行しても効率的に救済でき
る。また、スペアメモリセル、スペアセンスアンプ回路
１３ｃ、スペアカラムスイッチ１４ｃ及びスペアＤＱ線
１５ｃ，１５ｃは各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎に
これらを設ける必要がなく、各Ｉ／Ｏ毎に不良ＤＱ線が
存在するか否かを記憶する１ビットのフューズ回路２１
−１，２１−２，…を設ければ済むので、高集積化にも
寄与できる。
【００８０】図５は、この発明の第２の実施の形態に係
る半導体記憶装置のリダンダンシーシステム及びリダン
ダンシー方式について説明するためのもので、上記図１
に示したシステム及び方式をスペアＤＱ線に属する４つ
のセンスアンプに対してもそれぞれ独立に用いることが
できるようにしたものである。すなわち、第１の実施の
形態では、スペアを必要とするＩ／Ｏのみでスペア置換
が行われるが、あるＩ／ＯでスペアＤＱ線１５ｃ，１５
ｃが使用されると、他のＩ／ＯではもはやスペアＤＱ線
を用いることはできない。また、スペアへの置換は、ス
ペアセンスアンプ回路１３ｃ中の４つのセンスアンプま
とめてであり、この４つのセンスアンプの組は固定され
ている。そこで、この第２の実施の形態では、更に効率
的なリダンダンシーシステム及びリダンダンシー方式を
提供しようとするものである。
る半導体記憶装置のリダンダンシーシステム及びリダン
ダンシー方式について説明するためのもので、上記図１
に示したシステム及び方式をスペアＤＱ線に属する４つ
のセンスアンプに対してもそれぞれ独立に用いることが
できるようにしたものである。すなわち、第１の実施の
形態では、スペアを必要とするＩ／Ｏのみでスペア置換
が行われるが、あるＩ／ＯでスペアＤＱ線１５ｃ，１５
ｃが使用されると、他のＩ／ＯではもはやスペアＤＱ線
を用いることはできない。また、スペアへの置換は、ス
ペアセンスアンプ回路１３ｃ中の４つのセンスアンプま
とめてであり、この４つのセンスアンプの組は固定され
ている。そこで、この第２の実施の形態では、更に効率
的なリダンダンシーシステム及びリダンダンシー方式を
提供しようとするものである。
【００８１】図５に示す回路において、上記図１に示し
た回路と同一部分には同じ符号を付している。各Ｉ／Ｏ
に属するセンスアンプ回路１３ａ，１３ａ，…中のセン
スアンプの数は、４×８（ペア）＝３２であり、これを
選択するには５ビットのフューズ回路が必要である。ま
た、スペアＤＱ線１５ｃ，１５ｃに設けられているスペ
アセンスアンプ回路１３ｃ中の４つのスペアセンスアン
プの各々が独立に置換を受け付けられるので、５ビット
よりなる４つのフューズボックス３３〜３６を設けてい
る。スペアＤＱ線１５ｃ，１５ｃは、各ＤＱデコーダ１
６−１，１６−２，…に共通であり、このスペアＤＱ線
１５ｃ，１５ｃは４つの異なるＤＱ線１５ａ，１５ａ，
…に属していた４つのセンスアンプ回路１３ａ中の１つ
のセンスアンプを置換できるようになっている。４つの
スペアセンスアンプの各々が、どのＩ／Ｏで使用される
かを示すために、４ビットのフューズ回路を備えたフュ
ーズボックス３７−１，３７−２，…を各Ｉ／Ｏ毎に設
けている。この４ビットのフューズボックス３７−１，
３７−２，…の各々は、どれか一つのＩ／Ｏのみで使用
することができ、列アドレス信号が不良カラムを指示し
たときに、そのフューズボックスが使用されていること
を示すＩ／ＯでのみスペアＤＱ線１５ｃ，１５ｃがＤＱ
デコーダ１６−１，１６−２，…によって選択される。
た回路と同一部分には同じ符号を付している。各Ｉ／Ｏ
に属するセンスアンプ回路１３ａ，１３ａ，…中のセン
スアンプの数は、４×８（ペア）＝３２であり、これを
選択するには５ビットのフューズ回路が必要である。ま
た、スペアＤＱ線１５ｃ，１５ｃに設けられているスペ
アセンスアンプ回路１３ｃ中の４つのスペアセンスアン
プの各々が独立に置換を受け付けられるので、５ビット
よりなる４つのフューズボックス３３〜３６を設けてい
る。スペアＤＱ線１５ｃ，１５ｃは、各ＤＱデコーダ１
６−１，１６−２，…に共通であり、このスペアＤＱ線
１５ｃ，１５ｃは４つの異なるＤＱ線１５ａ，１５ａ，
…に属していた４つのセンスアンプ回路１３ａ中の１つ
のセンスアンプを置換できるようになっている。４つの
スペアセンスアンプの各々が、どのＩ／Ｏで使用される
かを示すために、４ビットのフューズ回路を備えたフュ
ーズボックス３７−１，３７−２，…を各Ｉ／Ｏ毎に設
けている。この４ビットのフューズボックス３７−１，
３７−２，…の各々は、どれか一つのＩ／Ｏのみで使用
することができ、列アドレス信号が不良カラムを指示し
たときに、そのフューズボックスが使用されていること
を示すＩ／ＯでのみスペアＤＱ線１５ｃ，１５ｃがＤＱ
デコーダ１６−１，１６−２，…によって選択される。
【００８２】図６ないし図８はそれぞれ、図５に示した
回路における、フューズボックス３３の構成例、フュー
ズボックス３７−１の構成例、及びデータパス切り替え
回路の構成例をそれぞれ示している。
回路における、フューズボックス３３の構成例、フュー
ズボックス３７−１の構成例、及びデータパス切り替え
回路の構成例をそれぞれ示している。
【００８３】図６に示す如く、フューズボックス３３
は、フューズ回路３３ａ〜３３ｅで構成されており、各
フューズ回路３３ａ〜３３ｅ中には、フューズ素子Ｆ
１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、イン
バータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２
３，２４，２５等が含まれている。この図６ではフュー
ズ回路３３ａの回路構成を詳細に示し、フューズ回路３
３ｂ〜３３ｅはブロック化して示しているが、フューズ
回路３３ｂ〜３３ｅもフューズ回路３３ａと実質的に同
じ回路構成になっている。そして、各フューズ回路３３
ａ〜３３ｅには信号ＢＰＲＳＴが供給されると共に、各
フューズ回路毎に列アドレスの１ビットＡ０，／Ａ０〜
Ａ４，／Ａ４が供給される。そして、各フューズ回路３
３ａ〜３３ｅの出力信号Ｂ０〜Ｂ４がアンドゲート３８
に供給され、このアンドゲート３８から信号ＲＤＱ０が
出力される。
は、フューズ回路３３ａ〜３３ｅで構成されており、各
フューズ回路３３ａ〜３３ｅ中には、フューズ素子Ｆ
１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタＱ１〜Ｑ
４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６、イン
バータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲート２
３，２４，２５等が含まれている。この図６ではフュー
ズ回路３３ａの回路構成を詳細に示し、フューズ回路３
３ｂ〜３３ｅはブロック化して示しているが、フューズ
回路３３ｂ〜３３ｅもフューズ回路３３ａと実質的に同
じ回路構成になっている。そして、各フューズ回路３３
ａ〜３３ｅには信号ＢＰＲＳＴが供給されると共に、各
フューズ回路毎に列アドレスの１ビットＡ０，／Ａ０〜
Ａ４，／Ａ４が供給される。そして、各フューズ回路３
３ａ〜３３ｅの出力信号Ｂ０〜Ｂ４がアンドゲート３８
に供給され、このアンドゲート３８から信号ＲＤＱ０が
出力される。
【００８４】フューズボックス３４〜３６は、上記フュ
ーズボックス３３と実質的に同じ回路構成であり、各フ
ューズボックス３４〜３６から信号ＲＤＱ１〜ＲＤＱ３
が出力される。
ーズボックス３３と実質的に同じ回路構成であり、各フ
ューズボックス３４〜３６から信号ＲＤＱ１〜ＲＤＱ３
が出力される。
【００８５】図７は、上記図５に示した回路におけるフ
ューズボックス３７−１の構成例を示している。このフ
ューズボックス３７−１は、フューズ回路３７−１ａ〜
３７−１ｄで構成されている。各フューズ回路は、上記
図３に示した回路と同様に構成されており、フューズ回
路３７−１ａ中にはそれぞれフューズ素子Ｆ３、Ｐチャ
ネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチャネル型Ｍ
ＯＳトランジスタＱ９、インバータ回路ＩＮＶ５，ＩＮ
Ｖ６、及びアンドゲート２７等が含まれている。各フュ
ーズ回路３７−１ａ〜３７−１ｄの出力信号ＦＢＭＴＣ
０〜ＦＢＭＴＣ３はそれぞれオアゲート３８に供給さ
れ、このオアゲート３８の出力信号ＳＲとこの信号ＳＲ
をインバータ回路３９で反転した信号ＳＮによってデー
タ経路が切り替えられる。
ューズボックス３７−１の構成例を示している。このフ
ューズボックス３７−１は、フューズ回路３７−１ａ〜
３７−１ｄで構成されている。各フューズ回路は、上記
図３に示した回路と同様に構成されており、フューズ回
路３７−１ａ中にはそれぞれフューズ素子Ｆ３、Ｐチャ
ネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチャネル型Ｍ
ＯＳトランジスタＱ９、インバータ回路ＩＮＶ５，ＩＮ
Ｖ６、及びアンドゲート２７等が含まれている。各フュ
ーズ回路３７−１ａ〜３７−１ｄの出力信号ＦＢＭＴＣ
０〜ＦＢＭＴＣ３はそれぞれオアゲート３８に供給さ
れ、このオアゲート３８の出力信号ＳＲとこの信号ＳＲ
をインバータ回路３９で反転した信号ＳＮによってデー
タ経路が切り替えられる。
【００８６】図８は、データパスを切り替える回路を簡
略化して示しており、オーバーレイドＤＱ線１５ａ毎に
設けられている。この回路は、クロックトインバータ回
路４０，４１とインバータ回路４２を含んで構成されて
いる。上記クロックトインバータ回路４０の入力端には
オーバーレイドＤＱ線１５ａが接続され、クロック入力
端には上記図７に示した回路の出力信号ＳＮが供給され
る。上記クロックトインバータ回路４１の入力端にはス
ペアオーバーレイドＤＱ線１５ｃが接続され、クロック
入力端には信号ＳＲが供給される。上記クロックトイン
バータ回路４０，４１の出力端はインバータ４２の入力
端に接続され、このインバータ４２の出力端がＤＱバッ
ファ１７の入力端に接続される。クロックトインバータ
回路４０は、信号ＳＮが“Ｈ”レベルの時にインバータ
回路として動作し、“Ｌ”レベルの時に出力端がハイイ
ンピーダンス状態となる。また、クロックトインバータ
回路４１は、信号ＳＲが“Ｈ”レベルの時にインバータ
回路として動作し、“Ｌ”レベルの時に出力端がハイイ
ンピーダンス状態となる。
略化して示しており、オーバーレイドＤＱ線１５ａ毎に
設けられている。この回路は、クロックトインバータ回
路４０，４１とインバータ回路４２を含んで構成されて
いる。上記クロックトインバータ回路４０の入力端には
オーバーレイドＤＱ線１５ａが接続され、クロック入力
端には上記図７に示した回路の出力信号ＳＮが供給され
る。上記クロックトインバータ回路４１の入力端にはス
ペアオーバーレイドＤＱ線１５ｃが接続され、クロック
入力端には信号ＳＲが供給される。上記クロックトイン
バータ回路４０，４１の出力端はインバータ４２の入力
端に接続され、このインバータ４２の出力端がＤＱバッ
ファ１７の入力端に接続される。クロックトインバータ
回路４０は、信号ＳＮが“Ｈ”レベルの時にインバータ
回路として動作し、“Ｌ”レベルの時に出力端がハイイ
ンピーダンス状態となる。また、クロックトインバータ
回路４１は、信号ＳＲが“Ｈ”レベルの時にインバータ
回路として動作し、“Ｌ”レベルの時に出力端がハイイ
ンピーダンス状態となる。
【００８７】よって、入力されたアドレスと上記フュー
ズボックス２０の各ビットが不一致の時には、オーバー
レイドＤＱ線１５ａ上の信号がクロックトインバータ回
路４０，インバータ回路４２を介してＤＱバッファ１７
に供給される。一方、入力されたアドレスと上記フュー
ズボックス２０の各ビットが一致した時には、スペアオ
ーバーレイドＤＱ線１５ｃ上の信号がクロックトインバ
ータ回路４１，インバータ回路４２を介してＤＱバッフ
ァ１７に供給される。
ズボックス２０の各ビットが不一致の時には、オーバー
レイドＤＱ線１５ａ上の信号がクロックトインバータ回
路４０，インバータ回路４２を介してＤＱバッファ１７
に供給される。一方、入力されたアドレスと上記フュー
ズボックス２０の各ビットが一致した時には、スペアオ
ーバーレイドＤＱ線１５ｃ上の信号がクロックトインバ
ータ回路４１，インバータ回路４２を介してＤＱバッフ
ァ１７に供給される。
【００８８】このような構成並びに方式によれば、不良
が発生した一つのＩ／Ｏのみで置換が行われるので、多
ビット化が進行しても効率的に救済できる。また、スペ
アメモリセル、スペアセンスアンプ回路１３ｃ、スペア
カラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃ
は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける
必要がないので高集積化にも寄与できる。スペアへの置
換は、センスアンプ回路１３ｃ中の４つのスペアセンス
アンプを、それぞれ異なるＩ／Ｏに属するセンスアンプ
に対しても独立に行うことができるので、より効率的な
置換が行える。
が発生した一つのＩ／Ｏのみで置換が行われるので、多
ビット化が進行しても効率的に救済できる。また、スペ
アメモリセル、スペアセンスアンプ回路１３ｃ、スペア
カラムスイッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃ
は各Ｉ／Ｏに共通であり、各Ｉ／Ｏ毎にこれらを設ける
必要がないので高集積化にも寄与できる。スペアへの置
換は、センスアンプ回路１３ｃ中の４つのスペアセンス
アンプを、それぞれ異なるＩ／Ｏに属するセンスアンプ
に対しても独立に行うことができるので、より効率的な
置換が行える。
【００８９】図９は、この発明の第３の実施の形態に係
る半導体記憶装置のリダンダンシーシステム及びリダン
ダンシー方式について説明するためのもので、メモリセ
ルアレイのカラム構成にも着目して具体的に示してい
る。すなわち、上述した第１，第２の実施の形態に係る
半導体記憶装置のリダンダンシーシステム及びリダンダ
ンシー方式では、全てのスペアＤＱ線がＤＱデコーダに
共通に接続されていた。このため、スペアＤＱ線の容量
は、他の正規のＤＱ線に比べるとかなり大きくなり、デ
ータ転送のスピードにアンバランスが生じる可能性があ
る。また、図１９に示したように、メモリはｎ個のメモ
リセルアレイから構成されており、このメモリセルアレ
イに共通にＤＱ線１５，１５，…が設けられているが、
全てのセルアレイで同時に同じ列アドレスでスペアへの
置換が生じるようになっている。この結果、実際にスペ
アＤＱ線を用いる必要がないメモリセルアレイがアクセ
スされているときでも、これを区別する手段がないの
で、スペアへの置換が生じる。そこで、これから説明す
る第３の実施の形態では、これらの点を改良し更に救済
効率を向上させている。
る半導体記憶装置のリダンダンシーシステム及びリダン
ダンシー方式について説明するためのもので、メモリセ
ルアレイのカラム構成にも着目して具体的に示してい
る。すなわち、上述した第１，第２の実施の形態に係る
半導体記憶装置のリダンダンシーシステム及びリダンダ
ンシー方式では、全てのスペアＤＱ線がＤＱデコーダに
共通に接続されていた。このため、スペアＤＱ線の容量
は、他の正規のＤＱ線に比べるとかなり大きくなり、デ
ータ転送のスピードにアンバランスが生じる可能性があ
る。また、図１９に示したように、メモリはｎ個のメモ
リセルアレイから構成されており、このメモリセルアレ
イに共通にＤＱ線１５，１５，…が設けられているが、
全てのセルアレイで同時に同じ列アドレスでスペアへの
置換が生じるようになっている。この結果、実際にスペ
アＤＱ線を用いる必要がないメモリセルアレイがアクセ
スされているときでも、これを区別する手段がないの
で、スペアへの置換が生じる。そこで、これから説明す
る第３の実施の形態では、これらの点を改良し更に救済
効率を向上させている。
【００９０】１つのメモリセルアレイには１２８ペアの
オーバーレイドＤＱ線１５ａ，１５ａ，…が設けられて
おり、各ペアのオーバーレイドＤＱ線１５ａ，１５ａ，
…に対してセンスアンプ回路１３ｄが設けられている。
各センスアンプ回路１３ｄ中には８つのセンスアンプが
設けられ、１０２４のセンスアンプが存在する。オーバ
ーレイドＤＱ線１５ａ，１５ａの８ペアで一つのＩ／Ｏ
を構成しており、全部では１６のＩ／Ｏが存在すること
になる。また、独立に活性化されるメモリセルアレイの
数は４つとし、これを区別する行アドレスのビットとし
てｒ０とｒ１を割り振っている。
オーバーレイドＤＱ線１５ａ，１５ａ，…が設けられて
おり、各ペアのオーバーレイドＤＱ線１５ａ，１５ａ，
…に対してセンスアンプ回路１３ｄが設けられている。
各センスアンプ回路１３ｄ中には８つのセンスアンプが
設けられ、１０２４のセンスアンプが存在する。オーバ
ーレイドＤＱ線１５ａ，１５ａの８ペアで一つのＩ／Ｏ
を構成しており、全部では１６のＩ／Ｏが存在すること
になる。また、独立に活性化されるメモリセルアレイの
数は４つとし、これを区別する行アドレスのビットとし
てｒ０とｒ１を割り振っている。
【００９１】まず、一つのＩ／Ｏには、８×８＝６４個
のセンスアンプが設けられているので、これを指定する
ためには６ビットが必要であり、一つのカラムの置き換
えに関して６ビットのフューズ回路を有するフューズボ
ックスが必要になる。一方、スペアセンスアンプ回路１
３ｃ中のスペアセンスアンプの数は４つであり、このそ
れぞれを任意のカラムと置き換え可能にするためには、
４つのフューズボックスが必要となる。よって、６ビッ
トのフューズ回路を備えた４つのフューズボックス４３
〜４６からなるフューズブロック４７を設けている。更
に、独立に活性化できるメモリセルアレイが４つあり、
この各々で独立にスペアセンスアンプへの置き換えを可
能にするために、各々のメモリセルアレイに対して上記
と同様なフューズブロック４８，４９，５０を設けてい
る。ここで、フューズブロック４８には行アドレスのビ
ットとしてｒ０＝０，ｒ１＝０が割り付けられ、フュー
ズブロック４９には行アドレスのビットとしてｒ０＝
１，ｒ１＝０が割り付けられている。また、フューズブ
ロック５０には行アドレスのビットとしてｒ０＝０，ｒ
１＝１が割り付けられ、フューズブロック４７には行ア
ドレスのビットとしてｒ０＝１，ｒ１＝１が割り付けら
れている。
のセンスアンプが設けられているので、これを指定する
ためには６ビットが必要であり、一つのカラムの置き換
えに関して６ビットのフューズ回路を有するフューズボ
ックスが必要になる。一方、スペアセンスアンプ回路１
３ｃ中のスペアセンスアンプの数は４つであり、このそ
れぞれを任意のカラムと置き換え可能にするためには、
４つのフューズボックスが必要となる。よって、６ビッ
トのフューズ回路を備えた４つのフューズボックス４３
〜４６からなるフューズブロック４７を設けている。更
に、独立に活性化できるメモリセルアレイが４つあり、
この各々で独立にスペアセンスアンプへの置き換えを可
能にするために、各々のメモリセルアレイに対して上記
と同様なフューズブロック４８，４９，５０を設けてい
る。ここで、フューズブロック４８には行アドレスのビ
ットとしてｒ０＝０，ｒ１＝０が割り付けられ、フュー
ズブロック４９には行アドレスのビットとしてｒ０＝
１，ｒ１＝０が割り付けられている。また、フューズブ
ロック５０には行アドレスのビットとしてｒ０＝０，ｒ
１＝１が割り付けられ、フューズブロック４７には行ア
ドレスのビットとしてｒ０＝１，ｒ１＝１が割り付けら
れている。
【００９２】選択されたメモリセルアレイに送られた列
アドレスの６ビットと一致したフューズボックスからの
信号ＲＤＱ０〜ＲＤＱ３に従ってスペアセンスアンプが
スペアＤＱ線１５ｃ，１５ｃに接続され、このスペアＤ
Ｑ線１５ｃ，１５ｃ上のデータがスペアＤＱバッファ
（ＳＤＱＢ）５１でセンス増幅される。
アドレスの６ビットと一致したフューズボックスからの
信号ＲＤＱ０〜ＲＤＱ３に従ってスペアセンスアンプが
スペアＤＱ線１５ｃ，１５ｃに接続され、このスペアＤ
Ｑ線１５ｃ，１５ｃ上のデータがスペアＤＱバッファ
（ＳＤＱＢ）５１でセンス増幅される。
【００９３】４ビットのフューズボックス５２−１，５
２−２，…は、正規のＤＱバッファ１７−１，１７−
２，…にそれぞれ対応して設けている。フューズボック
ス５２−１，５２−２，…は、４つのスペアセンスアン
プのどれがどのＩ／Ｏで使われているかを示すものであ
る。このフューズビットのいずれかが示すスペアセンス
アンプが使われると、そのＩ／Ｏではスペアが使用され
る可能性があるが、どのメモリセルアレイが活性化され
ているかが分からないと確定しない。そこで、どのメモ
リセルアレイが選択されているときに、どのＩ／Ｏでス
ペアが使用されているかを示すために、メモリセルアレ
イの数分、すなわち、今の場合、４ビットのフューズボ
ックス５３−１，５３−２，…を各ＤＱバッファ１７−
１，１７−２，…に更に設けている。そして、どのメモ
リセルアレイが活性化されているのかを示す行アドレス
の２ビットｒ０，ｒ１によって生成された信号が４つの
フューズビットのどれかと一致した場合、そのＩ／Ｏで
不良カラムが選択されるとスペアが使われる。すなわち
スペアセンスアンプを示すフューズからと活性化セルア
レイを示すフューズからの信号がそのＤＱバッファで同
時に生じたアクセスであり、そのＩ／Ｏではスペアが選
択される。スペアの選択は、データパス切り替え回路５
４−１，５４−２，…で、ＤＱバッファ１７−１，１７
−２，…からのデータ転送路をスペアＤＱバッファ５１
からのデータ転送路に変えて用いることによって行う。
スペアＤＱ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１
５ａの負荷容量の差をできるだけなくすために、データ
センスバッファであるＤＱバッファ１７−１，１７−
２，…とスペアＤＱバッファ５１の入出力データパスで
スペアへの切り替えを行うようにしている。スペア使用
時と普通の場合での各Ｉ／ＯでのＲＷＤ線１８−１，１
８−２，…の負荷の違いは、スペアＤＱバッファ５１の
駆動能力で調整できる。
２−２，…は、正規のＤＱバッファ１７−１，１７−
２，…にそれぞれ対応して設けている。フューズボック
ス５２−１，５２−２，…は、４つのスペアセンスアン
プのどれがどのＩ／Ｏで使われているかを示すものであ
る。このフューズビットのいずれかが示すスペアセンス
アンプが使われると、そのＩ／Ｏではスペアが使用され
る可能性があるが、どのメモリセルアレイが活性化され
ているかが分からないと確定しない。そこで、どのメモ
リセルアレイが選択されているときに、どのＩ／Ｏでス
ペアが使用されているかを示すために、メモリセルアレ
イの数分、すなわち、今の場合、４ビットのフューズボ
ックス５３−１，５３−２，…を各ＤＱバッファ１７−
１，１７−２，…に更に設けている。そして、どのメモ
リセルアレイが活性化されているのかを示す行アドレス
の２ビットｒ０，ｒ１によって生成された信号が４つの
フューズビットのどれかと一致した場合、そのＩ／Ｏで
不良カラムが選択されるとスペアが使われる。すなわち
スペアセンスアンプを示すフューズからと活性化セルア
レイを示すフューズからの信号がそのＤＱバッファで同
時に生じたアクセスであり、そのＩ／Ｏではスペアが選
択される。スペアの選択は、データパス切り替え回路５
４−１，５４−２，…で、ＤＱバッファ１７−１，１７
−２，…からのデータ転送路をスペアＤＱバッファ５１
からのデータ転送路に変えて用いることによって行う。
スペアＤＱ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１
５ａの負荷容量の差をできるだけなくすために、データ
センスバッファであるＤＱバッファ１７−１，１７−
２，…とスペアＤＱバッファ５１の入出力データパスで
スペアへの切り替えを行うようにしている。スペア使用
時と普通の場合での各Ｉ／ＯでのＲＷＤ線１８−１，１
８−２，…の負荷の違いは、スペアＤＱバッファ５１の
駆動能力で調整できる。
【００９４】図１０は、上記図９に示した回路における
フューズボックス４３の構成例を示している。フューズ
ボックス４３は、フューズ回路４３ａ〜４３ｆで構成さ
れており、各フューズ回路４３ａ〜４３ｆ中には、フュ
ーズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタ
Ｑ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ
６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲ
ート２３，２４，２５等が含まれている。この図１０で
はフューズ回路４３ａの回路構成を詳細に示し、フュー
ズ回路４３ｂ〜４３ｆはブロック化して示しているが、
フューズ回路４３ｂ〜４３ｆもフューズ回路４３ａと実
質的に同じ回路構成になっている。そして、各フューズ
回路４３ａ〜４３ｆには信号ＢＰＲＳＴが供給されると
共に、各フューズ回路毎に列アドレスの１ビットＡ０，
／Ａ０〜Ａ５，／Ａ５が供給される。そして、各フュー
ズ回路４３ａ〜４３ｆの出力信号Ｂ０〜Ｂ５がアンドゲ
ート５５に供給され、このアンドゲート５５から信号Ｒ
ＤＱ０が出力される。
フューズボックス４３の構成例を示している。フューズ
ボックス４３は、フューズ回路４３ａ〜４３ｆで構成さ
れており、各フューズ回路４３ａ〜４３ｆ中には、フュ
ーズ素子Ｆ１，Ｆ２、Ｐチャネル型ＭＯＳトランジスタ
Ｑ１〜Ｑ４、Ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ
６、インバータ回路ＩＮＶ１〜ＩＮＶ４、及びアンドゲ
ート２３，２４，２５等が含まれている。この図１０で
はフューズ回路４３ａの回路構成を詳細に示し、フュー
ズ回路４３ｂ〜４３ｆはブロック化して示しているが、
フューズ回路４３ｂ〜４３ｆもフューズ回路４３ａと実
質的に同じ回路構成になっている。そして、各フューズ
回路４３ａ〜４３ｆには信号ＢＰＲＳＴが供給されると
共に、各フューズ回路毎に列アドレスの１ビットＡ０，
／Ａ０〜Ａ５，／Ａ５が供給される。そして、各フュー
ズ回路４３ａ〜４３ｆの出力信号Ｂ０〜Ｂ５がアンドゲ
ート５５に供給され、このアンドゲート５５から信号Ｒ
ＤＱ０が出力される。
【００９５】フューズボックス４４〜４６は、上記フュ
ーズボックス４３と実質的に同じ回路構成であり、各フ
ューズボックス４４〜４６から同様に信号ＲＤＱ１〜Ｒ
ＤＱ３が出力される。また、フューズブロック４８〜５
０も上記フューズボックス４３〜４６のブロック４７と
同様に構成されている。
ーズボックス４３と実質的に同じ回路構成であり、各フ
ューズボックス４４〜４６から同様に信号ＲＤＱ１〜Ｒ
ＤＱ３が出力される。また、フューズブロック４８〜５
０も上記フューズボックス４３〜４６のブロック４７と
同様に構成されている。
【００９６】図１１は、上記図９に示した回路における
フューズボックス５２−１及び５３−１とこれらに関係
する回路部を示している。フューズブロック４７〜５０
から出力される４つのセンスアンプにそれぞれ対応する
信号ＲＤＱ０〜ＲＤＱ３はそれぞれ、各センスアンプ毎
にオアゲート５６−１〜５６−４に供給される。オアゲ
ート５６−１には、ブロック４７から出力された信号Ｒ
ＤＱ０−４７、ブロック４８から出力された信号ＲＤＱ
０−４８、ブロック４９から出力された信号ＲＤＱ０−
４９及びブロック５０から出力された信号ＲＤＱ０−５
０が供給され、このオアゲート５６−１の出力信号がフ
ューズ回路５２−１ａ中のアンドゲート２７に供給され
る。オアゲート５６−２には信号ＲＤＱ１−４７，信号
ＲＤＱ１−４８，ＲＤＱ１−４９，信号ＲＤＱ１−５０
が供給され、このオアゲート５６−２の出力信号がフュ
ーズ回路５２−１ｂ中のアンドゲートに供給される。オ
アゲート５６−３には信号ＲＤＱ２−４７，信号ＲＤＱ
２−４８，ＲＤＱ２−４９，信号ＲＤＱ２−５０が供給
され、このオアゲート５６−３の出力信号がフューズ回
路５２−１ｃ中のアンドゲートに供給される。同様に、
オアゲート５６−４には信号ＲＤＱ３−４７，信号ＲＤ
Ｑ３−４８，ＲＤＱ３−４９，信号ＲＤＱ３−５０が供
給され、このオアゲート５６−４の出力信号がフューズ
回路５２−１ｄ中のアンドゲートに供給される。そし
て、各フューズ回路５２−１ａ〜５２−１ｄの出力信号
ＦＢＭＴＣ０〜ＦＢＭＴＣ３がオアゲート５８に供給さ
れる。
フューズボックス５２−１及び５３−１とこれらに関係
する回路部を示している。フューズブロック４７〜５０
から出力される４つのセンスアンプにそれぞれ対応する
信号ＲＤＱ０〜ＲＤＱ３はそれぞれ、各センスアンプ毎
にオアゲート５６−１〜５６−４に供給される。オアゲ
ート５６−１には、ブロック４７から出力された信号Ｒ
ＤＱ０−４７、ブロック４８から出力された信号ＲＤＱ
０−４８、ブロック４９から出力された信号ＲＤＱ０−
４９及びブロック５０から出力された信号ＲＤＱ０−５
０が供給され、このオアゲート５６−１の出力信号がフ
ューズ回路５２−１ａ中のアンドゲート２７に供給され
る。オアゲート５６−２には信号ＲＤＱ１−４７，信号
ＲＤＱ１−４８，ＲＤＱ１−４９，信号ＲＤＱ１−５０
が供給され、このオアゲート５６−２の出力信号がフュ
ーズ回路５２−１ｂ中のアンドゲートに供給される。オ
アゲート５６−３には信号ＲＤＱ２−４７，信号ＲＤＱ
２−４８，ＲＤＱ２−４９，信号ＲＤＱ２−５０が供給
され、このオアゲート５６−３の出力信号がフューズ回
路５２−１ｃ中のアンドゲートに供給される。同様に、
オアゲート５６−４には信号ＲＤＱ３−４７，信号ＲＤ
Ｑ３−４８，ＲＤＱ３−４９，信号ＲＤＱ３−５０が供
給され、このオアゲート５６−４の出力信号がフューズ
回路５２−１ｄ中のアンドゲートに供給される。そし
て、各フューズ回路５２−１ａ〜５２−１ｄの出力信号
ＦＢＭＴＣ０〜ＦＢＭＴＣ３がオアゲート５８に供給さ
れる。
【００９７】また、メモリセルアレイの行のブロックを
識別するために、アンドゲート５７−１〜５７−４を設
けており、これらアンドゲート５７−１〜５７−４には
それぞれロウアドレスｒ０，ｒ１が（０，０），（１，
０），（０，１），（１，１）のそれぞれが供給され
る。各アンドゲート５７−１〜５７−４の出力信号は、
フューズ回路５３−１ａ〜５３−１ｄ中のアンドゲート
２７に供給され、これらフューズ回路５３−１ａ〜５３
−１ｄの出力信号ＲＢＭＴＣ０〜ＲＢＭＴＣ３がオアゲ
ート５９に供給される。上記オアゲート５８，５９の出
力信号はアンドゲート６０に供給され、このアンドゲー
ト６０の出力信号ＳＲとこの信号ＳＲをインバータ回路
６１で反転した信号ＳＮによってデータ経路が切り替え
が行われる。
識別するために、アンドゲート５７−１〜５７−４を設
けており、これらアンドゲート５７−１〜５７−４には
それぞれロウアドレスｒ０，ｒ１が（０，０），（１，
０），（０，１），（１，１）のそれぞれが供給され
る。各アンドゲート５７−１〜５７−４の出力信号は、
フューズ回路５３−１ａ〜５３−１ｄ中のアンドゲート
２７に供給され、これらフューズ回路５３−１ａ〜５３
−１ｄの出力信号ＲＢＭＴＣ０〜ＲＢＭＴＣ３がオアゲ
ート５９に供給される。上記オアゲート５８，５９の出
力信号はアンドゲート６０に供給され、このアンドゲー
ト６０の出力信号ＳＲとこの信号ＳＲをインバータ回路
６１で反転した信号ＳＮによってデータ経路が切り替え
が行われる。
【００９８】なお、図１１では、フューズボックス５２
−１と５３−１を例にとって説明したが、フューズボッ
クス５２−２，…並びに５３−２，…も同様に構成され
ている。
−１と５３−１を例にとって説明したが、フューズボッ
クス５２−２，…並びに５３−２，…も同様に構成され
ている。
【００９９】図１２は、図９におけるデータパス切り替
え回路５４の概略構成を示している。この回路は、クロ
ックトインバータ回路６２，６３とインバータ回路６４
を含んで構成されている。上記クロックトインバータ回
路６２の入力端にはＤＱバッファ１７の出力端が接続さ
れ、クロック入力端には上記図１１に示した回路の出力
信号ＳＮが供給される。上記クロックトインバータ回路
６３の入力端にはスペアＤＱバッファ５１の出力端が接
続され、クロック入力端には信号ＳＲが供給される。上
記クロックトインバータ回路６２，６３の出力端はイン
バータ６４の入力端に接続され、このインバータ６４の
出力端がＲＷＤバス１８に接続される。クロックトイン
バータ回路６２は、信号ＳＮが“Ｈ”レベルの時にイン
バータ回路として動作し、“Ｌ”レベルの時に出力端が
ハイインピーダンス状態となる。また、クロックトイン
バータ回路６３は、信号ＳＲが“Ｈ”レベルの時にイン
バータ回路として動作し、“Ｌ”レベルの時に出力端が
ハイインピーダンス状態となる。
え回路５４の概略構成を示している。この回路は、クロ
ックトインバータ回路６２，６３とインバータ回路６４
を含んで構成されている。上記クロックトインバータ回
路６２の入力端にはＤＱバッファ１７の出力端が接続さ
れ、クロック入力端には上記図１１に示した回路の出力
信号ＳＮが供給される。上記クロックトインバータ回路
６３の入力端にはスペアＤＱバッファ５１の出力端が接
続され、クロック入力端には信号ＳＲが供給される。上
記クロックトインバータ回路６２，６３の出力端はイン
バータ６４の入力端に接続され、このインバータ６４の
出力端がＲＷＤバス１８に接続される。クロックトイン
バータ回路６２は、信号ＳＮが“Ｈ”レベルの時にイン
バータ回路として動作し、“Ｌ”レベルの時に出力端が
ハイインピーダンス状態となる。また、クロックトイン
バータ回路６３は、信号ＳＲが“Ｈ”レベルの時にイン
バータ回路として動作し、“Ｌ”レベルの時に出力端が
ハイインピーダンス状態となる。
【０１００】このような構成によれば、不良が発生した
一つのＩ／Ｏのみで置換が行われるので、多ビット化が
進行しても効率的に救済できる。また、スペアメモリセ
ル、スペアセンスアンプ回路１３ｃ、スペアカラムスイ
ッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏ
に共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がない
ので高集積化にも寄与できる。スペアへの置換は、セン
スアンプ回路１３ｃ中の４つのスペアセンスアンプを、
それぞれ異なるＩ／Ｏに属するセンスアンプに対しても
独立に行うことができ、より効率的な置換が行える。更
に、スペアＤＱバッファ５１を設け、ＤＱバッファ１７
−１，１７−２，…とスペアＤＱバッファ５１の入出力
データパスでスペアへの切り替えを行うので、スペアＤ
Ｑ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１５ａの負
荷容量の差を小さくでき、データ転送のスピードを均等
化できる。しかも、一つのメモリセルアレイ中で異なる
Ｉ／Ｏの同一列アドレスでスペアの使用要求がある場
合、すなわち二つ以上のＩ／Ｏでスペアセンスアンプ選
択フューズビットとセルアレイ選択フューズビットの双
方が同じビットが選択状態にある場合は、複数のＩ／Ｏ
で同時にスペアＤＱバッファの選択が生じてしまうが、
この場合を除いて、すなわち同時に二つ以上のＩ／Ｏで
スペアを使用する必要が生じる場合を除いて、メモリセ
ルアレイ上のカラムの位置に対して任意位置からスペア
への置き換えが可能となる。
一つのＩ／Ｏのみで置換が行われるので、多ビット化が
進行しても効率的に救済できる。また、スペアメモリセ
ル、スペアセンスアンプ回路１３ｃ、スペアカラムスイ
ッチ１４ｃ及びスペアＤＱ線１５ｃ，１５ｃは各Ｉ／Ｏ
に共通であり、各Ｉ／Ｏ毎にこれらを設ける必要がない
ので高集積化にも寄与できる。スペアへの置換は、セン
スアンプ回路１３ｃ中の４つのスペアセンスアンプを、
それぞれ異なるＩ／Ｏに属するセンスアンプに対しても
独立に行うことができ、より効率的な置換が行える。更
に、スペアＤＱバッファ５１を設け、ＤＱバッファ１７
−１，１７−２，…とスペアＤＱバッファ５１の入出力
データパスでスペアへの切り替えを行うので、スペアＤ
Ｑ線１５ｃ，１５ｃと正規のＤＱ線１５ａ，１５ａの負
荷容量の差を小さくでき、データ転送のスピードを均等
化できる。しかも、一つのメモリセルアレイ中で異なる
Ｉ／Ｏの同一列アドレスでスペアの使用要求がある場
合、すなわち二つ以上のＩ／Ｏでスペアセンスアンプ選
択フューズビットとセルアレイ選択フューズビットの双
方が同じビットが選択状態にある場合は、複数のＩ／Ｏ
で同時にスペアＤＱバッファの選択が生じてしまうが、
この場合を除いて、すなわち同時に二つ以上のＩ／Ｏで
スペアを使用する必要が生じる場合を除いて、メモリセ
ルアレイ上のカラムの位置に対して任意位置からスペア
への置き換えが可能となる。
【０１０１】次に、上述した図１，５，９での方式を一
般化して多ビットメモリでのＩ／Ｏ毎に異なるスペアを
使用するリダンダンシーシステム及びリダンダンシー方
法、並びにアドレス識別システム及びアドレス識別方法
を定式化する。
般化して多ビットメモリでのＩ／Ｏ毎に異なるスペアを
使用するリダンダンシーシステム及びリダンダンシー方
法、並びにアドレス識別システム及びアドレス識別方法
を定式化する。
【０１０２】まず、リダンダンシーが対象とするデータ
のアドレス空間を規定する。実際のメモリ上でまとめて
スペアと置換されるメモリセルまたはデータのまとまり
を表すアドレスは、図１３のようになる。アドレスグル
ープのアドレスを指定すると、各Ｉ／Ｏで置換の単位と
なるまとまりを指定できる。このまとまりは、具体的に
は図１では列アドレスの３ビットによって指定される一
つのＤＱ線ペア、図５では列アドレスの５ビットによっ
て指定される各セルアレイに共通の各々一つのセンスア
ンプ、図９では行アドレスの２ビットと列アドレスの６
ビットで指定される各セルアレイ毎の一つのセンスアン
プである。アドレス空間のＩ／Ｏ軸は、具体的なアドレ
スを指定することのできないデータのグループであり、
多ビットメモリの特徴である。
のアドレス空間を規定する。実際のメモリ上でまとめて
スペアと置換されるメモリセルまたはデータのまとまり
を表すアドレスは、図１３のようになる。アドレスグル
ープのアドレスを指定すると、各Ｉ／Ｏで置換の単位と
なるまとまりを指定できる。このまとまりは、具体的に
は図１では列アドレスの３ビットによって指定される一
つのＤＱ線ペア、図５では列アドレスの５ビットによっ
て指定される各セルアレイに共通の各々一つのセンスア
ンプ、図９では行アドレスの２ビットと列アドレスの６
ビットで指定される各セルアレイ毎の一つのセンスアン
プである。アドレス空間のＩ／Ｏ軸は、具体的なアドレ
スを指定することのできないデータのグループであり、
多ビットメモリの特徴である。
【０１０３】次に、Ｉ／Ｏ軸を除いたアドレス空間での
位置を表すベクトルをＸで表す。図１３で例えば○印１
００〜１０３で示したのが各Ｉ／Ｏで置換の対象となる
アドレスで、矢印がベクトルＸを表す。Ｉ／Ｏ軸の座標
をｚで表すと、Ｘを指定してもｚは識別されないので、
ｚはシステムに与えられるアドレス以外、すなわちシス
テム外で識別される。
位置を表すベクトルをＸで表す。図１３で例えば○印１
００〜１０３で示したのが各Ｉ／Ｏで置換の対象となる
アドレスで、矢印がベクトルＸを表す。Ｉ／Ｏ軸の座標
をｚで表すと、Ｘを指定してもｚは識別されないので、
ｚはシステムに与えられるアドレス以外、すなわちシス
テム外で識別される。
【０１０４】次に、アドレスフューズボックスを規定す
る。図１４に示すように、アドレスフューズボックスfb
は、ベクトルＸを入力されると“０”または“１”を出
力する。すなわち、フューズボックスにプログラムされ
たアドレスと不一致か一致かを判断して出力する。図１
では、３フューズビットよりなるフューズボックス２
０、図５では５フューズビットよりなるフューズボック
ス３３−３６、図９では６フューズビットよりなるフュ
ーズボックス４３〜４６がこれに相当する。次に、フュ
ーズボックス空間を規定する。
る。図１４に示すように、アドレスフューズボックスfb
は、ベクトルＸを入力されると“０”または“１”を出
力する。すなわち、フューズボックスにプログラムされ
たアドレスと不一致か一致かを判断して出力する。図１
では、３フューズビットよりなるフューズボックス２
０、図５では５フューズビットよりなるフューズボック
ス３３−３６、図９では６フューズビットよりなるフュ
ーズボックス４３〜４６がこれに相当する。次に、フュ
ーズボックス空間を規定する。
【０１０５】フューズボックス空間は、独立に置換され
うるスペアの数に相当するフューズボックスからなり、
個々のフューズボックスを指定するための座標の設定の
仕方に特徴がある。図１５は、３５２個のフューズボッ
クスからなるフューズボックス空間の例を示している。
座標としては３種類を想定しているが、これは普通の意
味での座標とは異なる。各座標軸は、単位ベクトルの集
まりよりなり、これらを｛ｅ（１）i1｝、｛ｅ（２）i
2｝、｛ｅ（３）i3｝で示した。具体的には、｛ｅ
（１）i1｝軸は図１３の例では４層のフューズボックス
アレイで構成されているので、４次元の単位ベクトルで
構成される。右側から、第１層、第２層、第３層、第４
層とすると、各々はそれぞれ単位ベクトル［１，０，
０，０］、［０，１，０，０］、［０，０，１，０］、
［０，０，０，１］と表される。これらを記号としては
ｅ（１）１、ｅ（１）２、ｅ（１）３、ｅ（１）４と表
す。他の座標についても同様である。
うるスペアの数に相当するフューズボックスからなり、
個々のフューズボックスを指定するための座標の設定の
仕方に特徴がある。図１５は、３５２個のフューズボッ
クスからなるフューズボックス空間の例を示している。
座標としては３種類を想定しているが、これは普通の意
味での座標とは異なる。各座標軸は、単位ベクトルの集
まりよりなり、これらを｛ｅ（１）i1｝、｛ｅ（２）i
2｝、｛ｅ（３）i3｝で示した。具体的には、｛ｅ
（１）i1｝軸は図１３の例では４層のフューズボックス
アレイで構成されているので、４次元の単位ベクトルで
構成される。右側から、第１層、第２層、第３層、第４
層とすると、各々はそれぞれ単位ベクトル［１，０，
０，０］、［０，１，０，０］、［０，０，１，０］、
［０，０，０，１］と表される。これらを記号としては
ｅ（１）１、ｅ（１）２、ｅ（１）３、ｅ（１）４と表
す。他の座標についても同様である。
【０１０６】｛ｅ（１）i1｝、｛ｅ（２）i2｝、｛ｅ
（３）i3｝はそれぞれ、４次元、８次元、１１次元の単
位ベクトルよりなり、各々からそれぞれ一つの単位ベク
トルを指定すれば、あるフューズボックスがフューズボ
ックス空間で指定及び特定できる。この座標軸の設定の
仕方はもちろん種々あり得るが、なるべく全単位ベクト
ルの数が少なくなり、且つフューズの実際の並びなどが
直観的に分かりやすいものが採用される。図１５の例は
その一例である。
（３）i3｝はそれぞれ、４次元、８次元、１１次元の単
位ベクトルよりなり、各々からそれぞれ一つの単位ベク
トルを指定すれば、あるフューズボックスがフューズボ
ックス空間で指定及び特定できる。この座標軸の設定の
仕方はもちろん種々あり得るが、なるべく全単位ベクト
ルの数が少なくなり、且つフューズの実際の並びなどが
直観的に分かりやすいものが採用される。図１５の例は
その一例である。
【０１０７】図１５に比べてフューズボックスの配置の
直観は得にくいが、フューズ総数が最も少ない他の座標
の設定の仕方の例を示す。まず、フューズボックスの総
数３５２を素因数分解すると、３５２＝２・２・２・２
・２・１１である。この素因数に現れた素数の数だけの
座標軸と各々の素数を次元とする単位ベクトルを用い
る。すなわち、２次元の単位ベクトルからなる座標５個
と１１次元の単位ベクトルからなる座標１個の計６座標
で、このフューズボックス空間を表すことができる。各
々の座標軸から一つずつ単位ベクトルを指定すれば、あ
る特定のフューズボックスを特定できる。図１５の全フ
ューズボックスを指定するのに用いられる前述した例の
単位ベクトルの総数は、先の場合が２３であるが、この
場合は２１となる。
直観は得にくいが、フューズ総数が最も少ない他の座標
の設定の仕方の例を示す。まず、フューズボックスの総
数３５２を素因数分解すると、３５２＝２・２・２・２
・２・１１である。この素因数に現れた素数の数だけの
座標軸と各々の素数を次元とする単位ベクトルを用い
る。すなわち、２次元の単位ベクトルからなる座標５個
と１１次元の単位ベクトルからなる座標１個の計６座標
で、このフューズボックス空間を表すことができる。各
々の座標軸から一つずつ単位ベクトルを指定すれば、あ
る特定のフューズボックスを特定できる。図１５の全フ
ューズボックスを指定するのに用いられる前述した例の
単位ベクトルの総数は、先の場合が２３であるが、この
場合は２１となる。
【０１０８】さて、フューズボックス空間の座標軸がｍ
＝１、２、…、ｎとして｛ｅ（ｍ）im｝であり、各単位
ベクトルの次元をｄｉｍ（ｅ（ｍ）im）＝ｋ（ｍ）とす
ると、imは１、２、…、ｋ（ｍ）の値を取り、フューズ
ボックス空間のフューズボックス総数は、ｋ（１）×ｋ
（２）×…×ｋ（ｎ）となる。あるフューズボックス
は、Ｙ＝［ｅ（ｍ）im］で指定され（｛ ｝ではｍが固
定でimが変化し、［ ］ではｍが変化し各ｍに対してim
が決まるとする）、このフューズボックスの作用をfbＹ
で表すと、データのアドレス空間の座標Ｘに対して、 fbＹ（Ｘ）＝０または１ fbＹ（Ｘ）・fbＹ（Ｘ´）＝０ となる。すなわち、一つのフューズボックスは、一つの
Ｘに対してのみ“１”を出力する。これは、具体的には
各々のＸに対してただ一つのフューズボックスをフュー
ズボックス空間にプログラムして指定し、プログラムし
たフューズボックスから“１”を出力（スペアに置き換
える）するようにするか、全くフューズボックスを指定
しないかと言うことである。
＝１、２、…、ｎとして｛ｅ（ｍ）im｝であり、各単位
ベクトルの次元をｄｉｍ（ｅ（ｍ）im）＝ｋ（ｍ）とす
ると、imは１、２、…、ｋ（ｍ）の値を取り、フューズ
ボックス空間のフューズボックス総数は、ｋ（１）×ｋ
（２）×…×ｋ（ｎ）となる。あるフューズボックス
は、Ｙ＝［ｅ（ｍ）im］で指定され（｛ ｝ではｍが固
定でimが変化し、［ ］ではｍが変化し各ｍに対してim
が決まるとする）、このフューズボックスの作用をfbＹ
で表すと、データのアドレス空間の座標Ｘに対して、 fbＹ（Ｘ）＝０または１ fbＹ（Ｘ）・fbＹ（Ｘ´）＝０ となる。すなわち、一つのフューズボックスは、一つの
Ｘに対してのみ“１”を出力する。これは、具体的には
各々のＸに対してただ一つのフューズボックスをフュー
ズボックス空間にプログラムして指定し、プログラムし
たフューズボックスから“１”を出力（スペアに置き換
える）するようにするか、全くフューズボックスを指定
しないかと言うことである。
【０１０９】このフューズボックス空間に割り付けられ
たＸがどのＩ／Ｏに対応するか、すなわち、システム外
でのみ識別される座標ｚを指定する方法を以下に示す。
たＸがどのＩ／Ｏに対応するか、すなわち、システム外
でのみ識別される座標ｚを指定する方法を以下に示す。
【０１１０】フューズボックス空間に割り付けられたア
ドレス空間の座標（ｚ，Ｘ）を識別する方法は、各ｚ毎
にｆ1z、ｆ2z、…、ｆmz、…、ｆnzなる“０”と“１”
を要素とする固定ベクトルを生成する。但し、ｆmzの次
元は、ｄｉｍ（ｆmz）＝ｄｉｍ（ｅ（ｍ）im）＝ｋ
（ｍ）である。これを以下、識別空間と称することにす
る。
ドレス空間の座標（ｚ，Ｘ）を識別する方法は、各ｚ毎
にｆ1z、ｆ2z、…、ｆmz、…、ｆnzなる“０”と“１”
を要素とする固定ベクトルを生成する。但し、ｆmzの次
元は、ｄｉｍ（ｆmz）＝ｄｉｍ（ｅ（ｍ）im）＝ｋ
（ｍ）である。これを以下、識別空間と称することにす
る。
【０１１１】この識別空間の固定ベクトルを以下のよう
に生成することによって、ｚを識別する方法が得られ
る。
に生成することによって、ｚを識別する方法が得られ
る。
【０１１２】各（ｚ，Ｘ）に対して、fbＹ（Ｘ）＝１な
らＹ＝［ｅ（ｍ）im］であるので、この各ｍに対して、
ｆmz・ｅ（ｍ）im＝１となるように、ｆmzのｋ（ｍ）個
の要素に“１”を入れる。
らＹ＝［ｅ（ｍ）im］であるので、この各ｍに対して、
ｆmz・ｅ（ｍ）im＝１となるように、ｆmzのｋ（ｍ）個
の要素に“１”を入れる。
【０１１３】識別空間は、各ｚすなわちＩ／Ｏ毎にｋ
（１）＋ｋ（２）＋…＋ｋ（ｎ）個の要素からなり、フ
ューズボックス空間の要素よりずっと少ない要素数の指
定で、そのＩ／Ｏに属するフューズボックスを識別でき
ることになる。
（１）＋ｋ（２）＋…＋ｋ（ｎ）個の要素からなり、フ
ューズボックス空間の要素よりずっと少ない要素数の指
定で、そのＩ／Ｏに属するフューズボックスを識別でき
ることになる。
【０１１４】次に、図１５の例で識別空間の作り方の具
体例を示す。ここで、図１５には、図１３のアドレス空
間の３つのｚが割り付けられているものとする。
体例を示す。ここで、図１５には、図１３のアドレス空
間の３つのｚが割り付けられているものとする。
【０１１５】図１５においてフューズボックス１０４，
１０５がＩ／Ｏ２、すなわちｚ＝２に属するアドレスに
対してプログラムされ、フューズボックス１０６がＩ／
Ｏ１、すなわちｚ＝１に属するアドレスに対してプログ
ラムされたフューズボックスとする。ｚ＝２に対するフ
ューズボックス１０４，１０５の座標はそれぞれ、［ｅ
（１）2 ，ｅ（２）1 ，ｅ（３）7 ］と［ｅ（１）4 ，
ｅ（２）1 ，ｅ（３）5 ］であり、ｚ＝１に対するフュ
ーズボックス１０６の座標は［ｅ（１）2 ，ｅ（２）1
，ｅ（３）2 ］である。各単位ベクトルは具体的には
以下の通りである。
１０５がＩ／Ｏ２、すなわちｚ＝２に属するアドレスに
対してプログラムされ、フューズボックス１０６がＩ／
Ｏ１、すなわちｚ＝１に属するアドレスに対してプログ
ラムされたフューズボックスとする。ｚ＝２に対するフ
ューズボックス１０４，１０５の座標はそれぞれ、［ｅ
（１）2 ，ｅ（２）1 ，ｅ（３）7 ］と［ｅ（１）4 ，
ｅ（２）1 ，ｅ（３）5 ］であり、ｚ＝１に対するフュ
ーズボックス１０６の座標は［ｅ（１）2 ，ｅ（２）1
，ｅ（３）2 ］である。各単位ベクトルは具体的には
以下の通りである。
【０１１６】ｅ（１）2 ＝［０，１，０，０］ ｅ（２）1 ＝［１，０，０，０，０，０，０，０］ ｅ（３）7 ＝［０，０，０，０，０，０，１，０，０，
０，０］ ｅ（１）4 ＝［０，０，０，１］ ｅ（２）5 ＝［０，０，０，０，１，０，０，０，０，
０，０］ ｅ（３）2 ＝［０，１，０，０，０，０，０，０，０，
０，０］ ｚ＝１に対しては、ｆm1・ｅ（ｍ）im＝１が［ｅ（１）
2 ，ｅ（２）1 ，ｅ（３）2 ］に対して満たされるよう
にｆm1を構成すると、図１６（ａ），（ｂ）に示すよう
になる。ｚ＝２に対しては、ｆm2・ｅ（ｍ）im＝１が
［ｅ（１）2 ，ｅ（２）1 ，ｅ（３）7 ］と［ｅ（１）
4 ，ｅ（２）1 ，ｅ（３）5 ］に対して成り立つように
ｆm2を構成すると図１６（ａ），（ｂ）のようになる。
０，０］ ｅ（１）4 ＝［０，０，０，１］ ｅ（２）5 ＝［０，０，０，０，１，０，０，０，０，
０，０］ ｅ（３）2 ＝［０，１，０，０，０，０，０，０，０，
０，０］ ｚ＝１に対しては、ｆm1・ｅ（ｍ）im＝１が［ｅ（１）
2 ，ｅ（２）1 ，ｅ（３）2 ］に対して満たされるよう
にｆm1を構成すると、図１６（ａ），（ｂ）に示すよう
になる。ｚ＝２に対しては、ｆm2・ｅ（ｍ）im＝１が
［ｅ（１）2 ，ｅ（２）1 ，ｅ（３）7 ］と［ｅ（１）
4 ，ｅ（２）1 ，ｅ（３）5 ］に対して成り立つように
ｆm2を構成すると図１６（ａ），（ｂ）のようになる。
【０１１７】この例ではｆm3には割付けがないので全て
値が“０”となる。なお、図１６（ａ）における縦縞の
フューズビット１０７〜１０９、及び点の網掛けのフュ
ーズビット１１０〜１１４が識別空間の固定ベクトルの
“１”の要素を表している。図１５では６座標でフュー
ズボックス空間を表現する方法について触れたが、これ
に対応する識別空間を図１６（ｂ）に示す。
値が“０”となる。なお、図１６（ａ）における縦縞の
フューズビット１０７〜１０９、及び点の網掛けのフュ
ーズビット１１０〜１１４が識別空間の固定ベクトルの
“１”の要素を表している。図１５では６座標でフュー
ズボックス空間を表現する方法について触れたが、これ
に対応する識別空間を図１６（ｂ）に示す。
【０１１８】識別空間の固定ベクトルの要素を具体的に
言うと、図１、図５、図９の各ＤＱバッファに付属して
いるフューズビットである。
言うと、図１、図５、図９の各ＤＱバッファに付属して
いるフューズビットである。
【０１１９】図１では、フューズボックス空間は１次元
の単位ベクトル、すなわち“１”で示される。これに対
しては、識別空間も１次元である。すなわち、フューズ
ボックス２１−１，２１−２，…があるアドレスに対し
て、そのｚで使用されているか否かの状態を示す。
の単位ベクトル、すなわち“１”で示される。これに対
しては、識別空間も１次元である。すなわち、フューズ
ボックス２１−１，２１−２，…があるアドレスに対し
て、そのｚで使用されているか否かの状態を示す。
【０１２０】図５では、フューズボックス空間は４次元
の単位ベクトルで表されている。識別空間も４次元の固
定ベクトルからなる。
の単位ベクトルで表されている。識別空間も４次元の固
定ベクトルからなる。
【０１２１】図９では、フューズボックス空間は４次元
の単位ベクトルの２組で表現されている。フューズボッ
クスの数は１６であるので、素因数分解すると２・２・
２・２とからなる２次元の単位ベクトルの４組でも表現
できるが、単位ベクトルの数はいずれも８であり、より
直観的に分かりやすい方を使用している。識別空間は各
ｚが４次元の固定ベクトル二つよりなる。
の単位ベクトルの２組で表現されている。フューズボッ
クスの数は１６であるので、素因数分解すると２・２・
２・２とからなる２次元の単位ベクトルの４組でも表現
できるが、単位ベクトルの数はいずれも８であり、より
直観的に分かりやすい方を使用している。識別空間は各
ｚが４次元の固定ベクトル二つよりなる。
【０１２２】さて、識別空間の固定ベクトルがあり、あ
るアドレスがフューズボックス空間に与えられ、“１”
を出力したフューズボックスの座標が分かったとき、こ
のアドレスのｚを識別する方法を次に示す。これによっ
て、どのＩ／Ｏでスペアへの置き換えを行えば良いかが
分かることになる。
るアドレスがフューズボックス空間に与えられ、“１”
を出力したフューズボックスの座標が分かったとき、こ
のアドレスのｚを識別する方法を次に示す。これによっ
て、どのＩ／Ｏでスペアへの置き換えを行えば良いかが
分かることになる。
【０１２３】あるアドレスＸに対してfbＹ（Ｘ）＝１な
らＹ＝［ｅ（ｍ）im］が決まる。このＹを識別空間の固
定ベクトルと作用させて内積とＡＮＤ演算を行い、
“１”となるｚを探せば良い。すなわち、
らＹ＝［ｅ（ｍ）im］が決まる。このＹを識別空間の固
定ベクトルと作用させて内積とＡＮＤ演算を行い、
“１”となるｚを探せば良い。すなわち、
【数１】
【０１２４】となるｚがfbＹ（Ｘ）＝１となる一つのＹ
に対しては一つずつ対応するように、固定ベクトルが生
成されているから、このｚがアドレスが属するｚであ
る。
に対しては一つずつ対応するように、固定ベクトルが生
成されているから、このｚがアドレスが属するｚであ
る。
【０１２５】具体的には、図９において、この演算はフ
ューズボックス４３〜４６からの信号ＲＤＱ０〜ＲＤＱ
３を各ＤＱバッファ１７−１，１７−２，…のフューズ
ビットに送り、対応するフューズビットがプログラムさ
れていれば一致信号を出し、この一致信号のＡＮＤを取
り、このＡＮＤが成立したＩ／Ｏでスペアが使われるよ
うにすることに対応することは図９で説明した通りであ
る。
ューズボックス４３〜４６からの信号ＲＤＱ０〜ＲＤＱ
３を各ＤＱバッファ１７−１，１７−２，…のフューズ
ビットに送り、対応するフューズビットがプログラムさ
れていれば一致信号を出し、この一致信号のＡＮＤを取
り、このＡＮＤが成立したＩ／Ｏでスペアが使われるよ
うにすることに対応することは図９で説明した通りであ
る。
【０１２６】以上のように、多ビット並列入出力のメモ
リ等において、システムに与えるアドレスのみでは識別
不可能なＩ／Ｏ情報をアドレス識別システムに持たせる
一般的な方法を示した。これによって、多ビットメモリ
でのスペアへの置き換えが効率的に行えるようになる。
リ等において、システムに与えるアドレスのみでは識別
不可能なＩ／Ｏ情報をアドレス識別システムに持たせる
一般的な方法を示した。これによって、多ビットメモリ
でのスペアへの置き換えが効率的に行えるようになる。
【０１２７】図１７は、上述したようなメモリチップを
システムに組み込んだ状態の一部を抽出して概略構成を
示すブロック図である。メモリチップ１００は、基本的
には上述した各実施の形態で説明した構成と同様になっ
ている。このメモリチップ１００は、バス（アドレスバ
ス、コマンドバス、データバス）１０１を介してＣＰＵ
１０２に接続され、ＣＰＵ１０２からアドレス及びコマ
ンドを受け、且つこのＣＰＵ１０２との間でデータの授
受を行うようになっている。上記メモリチップ１００中
には、メモリセルアレイ１０３、読み出し・書き込み回
路１０４、入力回路１０５、出力回路１０６、同期回路
１０７、クロックバッファ１０８、及びフューズプログ
ラム回路１０９等が含まれている。上記ＣＰＵ１０２か
ら出力されたクロック信号ＣＫは、クロックバッファ１
０８に入力され、このクロックバッファ１０８の出力が
メモリチップ１００の内部クロックＣＬＫとして用いら
れる。この内部クロックＣＬＫは読み出し・書き込み回
路１０４及び同期回路１０７に供給される。上記読み出
し・書き込み回路１０４は、ＣＰＵ１０２からバス１０
１を介してアドレスとコマンドを受け、上記内部クロッ
クＣＬＫに同期してメモリセルアレイ１０３からのデー
タの読み出し、及びメモリセルアレイ１０３へのデータ
の書き込みを行う。同期回路１０７は、クロック信号Ｃ
Ｋと内部クロック信号ＣＬＫとのずれ（スキュー）を取
り除くもので、このずれを取り除いた内部クロック信号
ＣＫ´が上記入力回路１０５及び出力回路１０６に供給
され、これらの回路１０５，１０６が信号ＣＫ´に同期
して動作する。上記フューズプログラム回路１０９は、
ＣＰＵ１０２からフューズプログラム信号ＦＰを受け、
上記読み出し・書き込み回路１０４を制御して不良ＤＱ
線から対応するＤＱバッファへのデータパスを、スペア
ＤＱ線からＤＱバッファへのデータパスに切り替えるよ
うになっている。
システムに組み込んだ状態の一部を抽出して概略構成を
示すブロック図である。メモリチップ１００は、基本的
には上述した各実施の形態で説明した構成と同様になっ
ている。このメモリチップ１００は、バス（アドレスバ
ス、コマンドバス、データバス）１０１を介してＣＰＵ
１０２に接続され、ＣＰＵ１０２からアドレス及びコマ
ンドを受け、且つこのＣＰＵ１０２との間でデータの授
受を行うようになっている。上記メモリチップ１００中
には、メモリセルアレイ１０３、読み出し・書き込み回
路１０４、入力回路１０５、出力回路１０６、同期回路
１０７、クロックバッファ１０８、及びフューズプログ
ラム回路１０９等が含まれている。上記ＣＰＵ１０２か
ら出力されたクロック信号ＣＫは、クロックバッファ１
０８に入力され、このクロックバッファ１０８の出力が
メモリチップ１００の内部クロックＣＬＫとして用いら
れる。この内部クロックＣＬＫは読み出し・書き込み回
路１０４及び同期回路１０７に供給される。上記読み出
し・書き込み回路１０４は、ＣＰＵ１０２からバス１０
１を介してアドレスとコマンドを受け、上記内部クロッ
クＣＬＫに同期してメモリセルアレイ１０３からのデー
タの読み出し、及びメモリセルアレイ１０３へのデータ
の書き込みを行う。同期回路１０７は、クロック信号Ｃ
Ｋと内部クロック信号ＣＬＫとのずれ（スキュー）を取
り除くもので、このずれを取り除いた内部クロック信号
ＣＫ´が上記入力回路１０５及び出力回路１０６に供給
され、これらの回路１０５，１０６が信号ＣＫ´に同期
して動作する。上記フューズプログラム回路１０９は、
ＣＰＵ１０２からフューズプログラム信号ＦＰを受け、
上記読み出し・書き込み回路１０４を制御して不良ＤＱ
線から対応するＤＱバッファへのデータパスを、スペア
ＤＱ線からＤＱバッファへのデータパスに切り替えるよ
うになっている。
【０１２８】上記のような構成において、経年変化等に
よってメモリチップ（メモリセル）１００に不良が発生
した場合、ＣＰＵ１０２からメモリセルアレイ１０３中
の各メモリセルにデータを書き込み、このデータを読み
出してベリファイを行う。そして、不一致のときにＣＰ
Ｕ１０２からフューズプログラム回路１０９にフューズ
プログラム信号ＦＰを供給し、フューズプログラム回路
１０９で前述した各実施の形態におけるフューズボック
スに不良アドレスをプログラムし、不良ＤＱ線から対応
するＤＱバッファへのデータパスを、スペアＤＱ線から
ＤＱバッファへのデータパスに切り替えて不良が発生し
たメモリセルをスペアメモリセルに置換する。これによ
って、システムに組み込んだ後で、経年変化等によって
メモリセルに不良が発生した場合でもシステムそのもの
を不良にすることなく救済が可能となる。
よってメモリチップ（メモリセル）１００に不良が発生
した場合、ＣＰＵ１０２からメモリセルアレイ１０３中
の各メモリセルにデータを書き込み、このデータを読み
出してベリファイを行う。そして、不一致のときにＣＰ
Ｕ１０２からフューズプログラム回路１０９にフューズ
プログラム信号ＦＰを供給し、フューズプログラム回路
１０９で前述した各実施の形態におけるフューズボック
スに不良アドレスをプログラムし、不良ＤＱ線から対応
するＤＱバッファへのデータパスを、スペアＤＱ線から
ＤＱバッファへのデータパスに切り替えて不良が発生し
たメモリセルをスペアメモリセルに置換する。これによ
って、システムに組み込んだ後で、経年変化等によって
メモリセルに不良が発生した場合でもシステムそのもの
を不良にすることなく救済が可能となる。
【０１２９】図１８は、上記図１７に示したメモリシス
テムにおけるリダンダンシー方式について説明するため
のフローチャートである。まず、システムの電源を立ち
上げ（ステップ１）、ＣＰＵ１０２からメモリチップ１
００にアドレス及びデータを与えて書き込みを行う（ス
テップ２）。次に、ＣＰＵ１０２から同じアドレスを与
えてメモリチップ１００の上記書き込みを行ったアドレ
スからＣＰＵ１０２にデータを読み出し（ステップ
３）、この読み出したデータと書き込んだデータとを比
較する（ステップ４）。そして、両データが一致してい
るときには、全てのアドレスに対してテストを行ったか
否か判定し（ステップ５）、全てのアドレスに対してテ
ストを行っていないと判定されたときには、アドレスを
変更して（ステップ７）、ステップ２からステップ６の
動作を順次繰り返す。そして、ステップ５で書き込んだ
データと読み出したデータとが全てのアドレスで一致し
ていたと判定されると、メモリチップ１００は正常動作
をしているものと判断してテストを終了する（ステップ
７）。
テムにおけるリダンダンシー方式について説明するため
のフローチャートである。まず、システムの電源を立ち
上げ（ステップ１）、ＣＰＵ１０２からメモリチップ１
００にアドレス及びデータを与えて書き込みを行う（ス
テップ２）。次に、ＣＰＵ１０２から同じアドレスを与
えてメモリチップ１００の上記書き込みを行ったアドレ
スからＣＰＵ１０２にデータを読み出し（ステップ
３）、この読み出したデータと書き込んだデータとを比
較する（ステップ４）。そして、両データが一致してい
るときには、全てのアドレスに対してテストを行ったか
否か判定し（ステップ５）、全てのアドレスに対してテ
ストを行っていないと判定されたときには、アドレスを
変更して（ステップ７）、ステップ２からステップ６の
動作を順次繰り返す。そして、ステップ５で書き込んだ
データと読み出したデータとが全てのアドレスで一致し
ていたと判定されると、メモリチップ１００は正常動作
をしているものと判断してテストを終了する（ステップ
７）。
【０１３０】一方、ステップ４で両データの不一致が検
出されたときには、使用されているフューズボックスの
数を確認し（ステップ８）、使用可能なフューズが残っ
ているか否か判定する（ステップ９）。使用可能なフュ
ーズが残っていると判定された場合には、ＣＰＵ１０２
からフューズプログラム信号ＦＰを発生してフューズプ
ログラム回路１０９に供給し（ステップ１０）、不良ア
ドレスをフューズにプログラムする（ステップ１１）。
その後、ステップ６に戻ってアドレスを変更し、ステッ
プ２に戻って上述した動作を繰り返す。一方、ステップ
９で使用可能なフューズが残っていないと判定された場
合には、メモリ不良としてシステムを停止する（ステッ
プ１２）。
出されたときには、使用されているフューズボックスの
数を確認し（ステップ８）、使用可能なフューズが残っ
ているか否か判定する（ステップ９）。使用可能なフュ
ーズが残っていると判定された場合には、ＣＰＵ１０２
からフューズプログラム信号ＦＰを発生してフューズプ
ログラム回路１０９に供給し（ステップ１０）、不良ア
ドレスをフューズにプログラムする（ステップ１１）。
その後、ステップ６に戻ってアドレスを変更し、ステッ
プ２に戻って上述した動作を繰り返す。一方、ステップ
９で使用可能なフューズが残っていないと判定された場
合には、メモリ不良としてシステムを停止する（ステッ
プ１２）。
【０１３１】上記のような方式によれば、メモリチップ
１００をシステムに組み込んだ後で経年変化等によって
不良が発生しても、使用可能なフューズ（スペアメモリ
セル）が存在すれば容易に救済可能である。また、使用
可能なフューズボックスの数を確認しつつテストを行う
ので、使用可能なフューズボックスがない場合に無駄な
テスト動作を繰り返すこともない。
１００をシステムに組み込んだ後で経年変化等によって
不良が発生しても、使用可能なフューズ（スペアメモリ
セル）が存在すれば容易に救済可能である。また、使用
可能なフューズボックスの数を確認しつつテストを行う
ので、使用可能なフューズボックスがない場合に無駄な
テスト動作を繰り返すこともない。
【０１３２】なお、上記図１７に示したシステムにおい
て、ＣＰＵ１０２からフューズプログラム回路に１０９
に信号線を介してフューズプログラム信号ＦＰを独立し
た信号として与える場合を例にとって説明したが、ＣＰ
Ｕ１０２からバス１０１を介してコマンドで入力するよ
うに構成しても良い。
て、ＣＰＵ１０２からフューズプログラム回路に１０９
に信号線を介してフューズプログラム信号ＦＰを独立し
た信号として与える場合を例にとって説明したが、ＣＰ
Ｕ１０２からバス１０１を介してコマンドで入力するよ
うに構成しても良い。
【０１３３】
【発明の効果】以上説明したように、この発明によれ
ば、効率的な不良救済が行える半導体記憶装置が得られ
る。また、多ビット化が進行しても効率的に不良救済が
行えるリダンダンシーシステム及びリダンダンシー方式
が得られる。更に、多ビットメモリにおけるアドレスを
Ｉ／Ｏ毎に識別でき、スペアへの置き換えが効率的に行
えるアドレス識別システム及びアドレス識別方法が得ら
れる。さらにまた、システムに組み込んだ後で、経年変
化等によってメモリセルに不良が発生した場合にも救済
が可能なメモリシステム及びそのリダンダンシー方式が
得られる。
ば、効率的な不良救済が行える半導体記憶装置が得られ
る。また、多ビット化が進行しても効率的に不良救済が
行えるリダンダンシーシステム及びリダンダンシー方式
が得られる。更に、多ビットメモリにおけるアドレスを
Ｉ／Ｏ毎に識別でき、スペアへの置き換えが効率的に行
えるアドレス識別システム及びアドレス識別方法が得ら
れる。さらにまた、システムに組み込んだ後で、経年変
化等によってメモリセルに不良が発生した場合にも救済
が可能なメモリシステム及びそのリダンダンシー方式が
得られる。
【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。
【図２】図１に示した回路におけるフューズボックスの
構成例を示す回路図。
構成例を示す回路図。
【図３】図１に示した回路におけるフューズ回路の構成
例を示す回路図。
例を示す回路図。
【図４】図１に示した回路において、リダンダンシーを
行った時に、不良ＤＱ線からＤＱバッファへのデータパ
スを、スペアメモリセルから上記ＤＱバッファへのデー
タパスに切り替えるためのデータパス切り替え回路を簡
略化して示す回路図。
行った時に、不良ＤＱ線からＤＱバッファへのデータパ
スを、スペアメモリセルから上記ＤＱバッファへのデー
タパスに切り替えるためのデータパス切り替え回路を簡
略化して示す回路図。
【図５】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。
【図６】図５に示した回路において、各Ｉ／Ｏに属する
センスアンプ回路中のセンスアンプを選択するためのフ
ューズボックスの構成例を示す回路図。
センスアンプ回路中のセンスアンプを選択するためのフ
ューズボックスの構成例を示す回路図。
【図７】図５に示した回路において、スペアセンスアン
プ回路中のセンスアンプがどのＩ／Ｏで使用されている
かを示すためのフューズボックスの構成例を示す回路
図。
プ回路中のセンスアンプがどのＩ／Ｏで使用されている
かを示すためのフューズボックスの構成例を示す回路
図。
【図８】図５に示した回路において、リダンダンシーを
行った時に、不良ＤＱ線からＤＱバッファへのデータパ
スを、スペアメモリセルから上記ＤＱバッファへのデー
タパスに切り替えるためのデータパス切り替え回路を簡
略化して示す回路図。
行った時に、不良ＤＱ線からＤＱバッファへのデータパ
スを、スペアメモリセルから上記ＤＱバッファへのデー
タパスに切り替えるためのデータパス切り替え回路を簡
略化して示す回路図。
【図９】この発明の第３の実施の形態に係る半導体記憶
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。
装置について説明するためのもので、多ビットメモリに
おける列アドレス信号によるデコードに関係する部分の
みを抽出して模式的に示す回路図。
【図１０】図９に示した回路において、各Ｉ／Ｏに属す
るセンスアンプ回路中のセンスアンプを独立に活性化で
きるメモリセルアレイ毎に選択するためのフューズボッ
クスの構成例を示す回路図。
るセンスアンプ回路中のセンスアンプを独立に活性化で
きるメモリセルアレイ毎に選択するためのフューズボッ
クスの構成例を示す回路図。
【図１１】図９に示した回路において、スペアセンスア
ンプ回路中のセンスアンプのどれがどのＩ／Ｏで使用さ
れているかを示すためのフューズボックス、メモリセル
アレイが選択されている時にどのＩ／Ｏでスペアが使用
されているかを示すフューズボックス及びこれらに関係
する回路部の構成例を示す回路図。
ンプ回路中のセンスアンプのどれがどのＩ／Ｏで使用さ
れているかを示すためのフューズボックス、メモリセル
アレイが選択されている時にどのＩ／Ｏでスペアが使用
されているかを示すフューズボックス及びこれらに関係
する回路部の構成例を示す回路図。
【図１２】図９におけるデータパス切り替え回路の概略
構成を示す回路図。
構成を示す回路図。
【図１３】この発明の第４の実施の形態に係るリダンダ
ンシーシステム及びリダンダンシー方法、並びにアドレ
ス識別システム及びアドレス識別方法について説明する
ためのもので、実際のメモリ上でまとめてスペアと置換
されるメモリセルまたはデータのまとまりを表すアドレ
ス空間を示す図。
ンシーシステム及びリダンダンシー方法、並びにアドレ
ス識別システム及びアドレス識別方法について説明する
ためのもので、実際のメモリ上でまとめてスペアと置換
されるメモリセルまたはデータのまとまりを表すアドレ
ス空間を示す図。
【図１４】アドレスフューズボックスの作用について説
明するための図。
明するための図。
【図１５】３５２個のフューズボックスからなるフュー
ズボックス空間の例を示す図。
ズボックス空間の例を示す図。
【図１６】図１５に対応した識別空間の固定ベクトルの
説明図。
説明図。
【図１７】この発明の第５の実施の形態に係るメモリシ
ステムの概略構成を示すブロック図。
ステムの概略構成を示すブロック図。
【図１８】図１７に示したメモリシステムにおけるリダ
ンダンシー方式について説明するためのフローチャー
ト。
ンダンシー方式について説明するためのフローチャー
ト。
【図１９】従来の多ビットメモリの概略構成例を示すブ
ロック図。
ロック図。
【図２０】図１９の多ビットメモリに、どのようにカラ
ムのリダンダンシーを取り込むかの一例を模式的に示し
た回路図。
ムのリダンダンシーを取り込むかの一例を模式的に示し
た回路図。
１１−１〜１１−ｎ…メモリセルアレイ、１２−１〜１
２−ｎ…行デコーダ、１３−１〜１３−ｎ，１３ａ，１
３ｄ…センスアンプ、１３ｃ…スペアセンスアンプ、１
４−１〜１４−ｎ，１４ａ，１４ｄ…カラムスイッチ、
１４ｃ…スペアカラムスイッチ、１５…ＤＱ線、１５ａ
…オーバーレイドＤＱ線、１５ｃ…スペアオーバーレイ
ドＤＱ線、１６，１６−１，１６−２…ＤＱデコーダ、
１７−１〜１７−ｍ…ＤＱバッファ、１８−１，１８−
２…ＲＷＤバス、２０，３３〜３６，４３〜４６，５２
−１，５２−２，５３−１，５３−２…フューズボック
ス、２０ａ〜２０ｃ，２１−１，２１−２，３３ａ〜３
３ｅ，３７−１，３７−２，４３ａ〜４３ｆ…フューズ
回路、３０，３１，４０，４１，６２，６３…クロック
トインバータ回路、３２，４２，６４…インバータ回
路、４７〜５０…フューズボックスのブロック、５１…
スペアＤＱバッファ、５４−１，５４−２，５４…デー
タパス切り替え回路、１００…メモリチップ、１０１…
バス、１０２…ＣＰＵ、１０３…メモリセルアレイ、１
０４…読み出し・書き込み回路、１０５…入力回路、１
０６…出力回路、１０７…同期回路、１０８…クロック
バッファ、１０９…フューズプログラム回路。
２−ｎ…行デコーダ、１３−１〜１３−ｎ，１３ａ，１
３ｄ…センスアンプ、１３ｃ…スペアセンスアンプ、１
４−１〜１４−ｎ，１４ａ，１４ｄ…カラムスイッチ、
１４ｃ…スペアカラムスイッチ、１５…ＤＱ線、１５ａ
…オーバーレイドＤＱ線、１５ｃ…スペアオーバーレイ
ドＤＱ線、１６，１６−１，１６−２…ＤＱデコーダ、
１７−１〜１７−ｍ…ＤＱバッファ、１８−１，１８−
２…ＲＷＤバス、２０，３３〜３６，４３〜４６，５２
−１，５２−２，５３−１，５３−２…フューズボック
ス、２０ａ〜２０ｃ，２１−１，２１−２，３３ａ〜３
３ｅ，３７−１，３７−２，４３ａ〜４３ｆ…フューズ
回路、３０，３１，４０，４１，６２，６３…クロック
トインバータ回路、３２，４２，６４…インバータ回
路、４７〜５０…フューズボックスのブロック、５１…
スペアＤＱバッファ、５４−１，５４−２，５４…デー
タパス切り替え回路、１００…メモリチップ、１０１…
バス、１０２…ＣＰＵ、１０３…メモリセルアレイ、１
０４…読み出し・書き込み回路、１０５…入力回路、１
０６…出力回路、１０７…同期回路、１０８…クロック
バッファ、１０９…フューズプログラム回路。
Claims (25)
- 【請求項１】 メモリセルが行列状に配列された複数の
メモリセルアレイと、これら複数のメモリセルアレイの
各々に対応して設けられ、行アドレス信号に基づいて前
記メモリセルアレイの行を選択する行デコーダと、前記
複数のメモリセルアレイの各々に対応して設けられ、前
記行デコーダによって選択された行のメモリセルから読
み出されたデータが供給されるセンスアンプ回路と、前
記各センスアンプ回路に対応して設けられ、前記複数の
メモリセルアレイで共用されるＤＱ線と、前記各センス
アンプ回路に対応して設けられ、列アドレス信号に基づ
いて前記ＤＱ線に接続するセンスアンプ回路の選択動作
を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接続
され、前記列アドレス信号に基づいて前記ＤＱ線の選択
動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これらＤ
Ｑデコーダに対応して設けられ、前記ＤＱデコーダで選
択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複数
のＤＱバッファと、これらＤＱバッファの出力がそれぞ
れ供給されるＲＷＤバスと、各Ｉ／Ｏに属するＤＱ線で
共用されるスペアＤＱ線と、スペアメモリセルから読み
出されたデータが供給されるスペアセンスアンプ回路
と、前記スペアＤＱ線への前記スペアセンスアンプ回路
の接続の選択動作を行うスペアカラムスイッチと、不良
が発生したＤＱ線のアドレスを記憶する第１の記憶手段
と、Ｉ／Ｏ毎に設けられ、不良が発生したＤＱ線が属す
るＩ／Ｏを記憶する第２の記憶手段とを具備し、 前記第１の記憶手段に記憶されたアドレスがアクセスさ
れた時に、前記第２の記憶手段に記憶されたＩ／Ｏに属
し、且つ前記第１の記憶手段に記憶されたアドレスのＤ
Ｑ線、このＤＱ線に接続されたセンスアンプ回路、及び
このセンスアンプ回路を選択するカラムスイッチをそれ
ぞれ、前記スペアＤＱ線、前記スペアセンスアンプ回路
及び前記スペアカラムスイッチに置き換えるようにして
なり、 前記スペアＤＱ線、前記スペアセンスアンプ回路及び前
記スペアカラムスイッチを各Ｉ／Ｏに属するＤＱ線で共
用するように構成したことを特徴とする半導体記憶装
置。 - 【請求項２】 前記スペアＤＱ線、前記スペアセンスア
ンプ回路及び前記スペアカラムスイッチへの置き換えを
行った時に、前記第１の記憶手段に記憶されたアドレス
と前記第２の記憶手段に記憶されたＩ／Ｏとに基づい
て、不良が発生したＤＱ線から対応する前記ＤＱバッフ
ァへのデータパスを、前記スペアＤＱ線から前記ＤＱバ
ッファへのデータパスに切り替えるデータパス切り替え
手段を更に具備することを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記第１の記憶手段は、各Ｉ／Ｏに属す
るＤＱ線の数に対応するビット数のフューズ回路を備え
たフューズボックスを含み、前記第２の記憶手段は、１
ビットのフューズ回路を含むことを特徴とする請求項１
または２に記載の半導体記憶装置。 - 【請求項４】 メモリセルが行列状に配列された複数の
メモリセルアレイと、これら複数のメモリセルアレイの
各々に対応して設けられ、行アドレス信号に基づいて前
記メモリセルアレイの行を選択する行デコーダと、各々
が複数のセンスアンプを有し、前記複数のメモリセルア
レイにそれぞれ対応して設けられ、前記行デコーダによ
って選択された行のメモリセルから読み出されたデータ
が供給されるセンスアンプ回路と、前記各センスアンプ
回路に対応して設けられ、前記複数のメモリセルアレイ
で共用されるＤＱ線と、前記各センスアンプ回路に対応
して設けられ、列アドレス信号に基づいて前記ＤＱ線に
接続するセンスアンプの選択動作を行うカラムスイッチ
と、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス
信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う
複数のＤＱデコーダと、これらＤＱデコーダに対応して
設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデ
ータがＩ／Ｏ毎に供給される複数のＤＱバッファと、こ
れらＤＱバッファの出力がそれぞれ供給されるＲＷＤバ
スと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ
線と、複数のスペアセンスアンプを有し、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプの接続の選択動作を行うスペアカラムスイッチ
と、不良が発生したセンスアンプを各スペアセンスアン
プに対応して記憶する第１の記憶手段と、Ｉ／Ｏ毎に設
けられ、不良が発生したセンスアンプが属するＩ／Ｏを
各スペアセンスアンプ毎に記憶する第２の記憶手段とを
具備し、 前記第１の記憶手段に記憶されたアドレスがアクセスさ
れた時に、前記第２の記憶手段に記憶されたＩ／Ｏに属
し、且つ前記第１の記憶手段に記憶されたセンスアンプ
が接続されるＤＱ線、このＤＱ線に接続されたセンスア
ンプ、及びこのセンスアンプを選択するカラムスイッチ
をそれぞれ、前記スペアＤＱ線、前記スペアセンスアン
プ及び前記スペアカラムスイッチに置き換えるようにし
てなり、 前記スペアＤＱ線、前記スペアセンスアンプ及び前記ス
ペアカラムスイッチを各Ｉ／Ｏに属するＤＱ線で共用
し、且つセンスアンプ回路中のセンスアンプ毎に救済す
るように構成したことを特徴とする半導体記憶装置。 - 【請求項５】 前記スペアＤＱ線、前記スペアセンスア
ンプ及び前記スペアカラムスイッチへの置き換えを行っ
た時に、前記第１の記憶手段に記憶されたアドレスと前
記第２の記憶手段に記憶されたＩ／Ｏとに基づいて、不
良センスアンプが接続されたＤＱ線から対応する前記Ｄ
Ｑバッファへのデータパスを、前記スペアＤＱ線から前
記ＤＱバッファへのデータパスに切り替えるデータパス
切り替え手段を更に具備することを特徴とする請求項４
に記載の半導体記憶装置。 - 【請求項６】 前記第１の記憶手段は、各Ｉ／Ｏに属す
るＤＱ線の数とスペアセンスアンプ回路中のスペアセン
スアンプの数との和に対応するビット数のフューズ回路
を備えたフューズボックスを、前記スペアセンスアンプ
回路中のスペアセンスアンプの数だけ含み、前記第２の
記憶手段は、前記スペアセンスアンプ回路中のスペアセ
ンスアンプの数に対応するビット数のフューズ回路を備
えたフューズボックスを含むことを特徴とする請求項４
または５に記載の半導体記憶装置。 - 【請求項７】 メモリセルが行列状に配列された複数の
メモリセルアレイと、これら複数のメモリセルアレイの
各々に対応して設けられ、行アドレス信号に基づいて前
記メモリセルアレイの行を選択する行デコーダと、各々
が複数のセンスアンプを有し、前記複数のメモリセルア
レイにそれぞれ対応して設けられ、前記行デコーダによ
って選択された行のメモリセルから読み出されたデータ
が供給されるセンスアンプ回路と、前記各センスアンプ
回路に対応して設けられ、前記複数のメモリセルアレイ
で共用されるＤＱ線と、前記各センスアンプ回路に対応
して設けられ、列アドレス信号に基づいて前記ＤＱ線に
接続するセンスアンプの選択動作を行うカラムスイッチ
と、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレス
信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行う
複数のＤＱデコーダと、これらＤＱデコーダに対応して
設けられ、前記ＤＱデコーダで選択されたＤＱ線上のデ
ータがＩ／Ｏ毎に供給される複数のＤＱバッファと、こ
れらＤＱバッファの出力がそれぞれ供給されるＲＷＤバ
スと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤＱ
線と、複数のスペアセンスアンプを有し、スペアメモリ
セルから読み出されたデータが供給されるスペアセンス
アンプ回路と、前記スペアＤＱ線への前記スペアセンス
アンプの接続の選択動作を行うスペアカラムスイッチ
と、前記スペアＤＱ線上のデータが供給されるスペアＤ
Ｑバッファと、不良が発生したメモリセルに接続された
センスアンプを各スペアセンスアンプに対応して記憶す
るとともに、独立に活性化されるメモリセルアレイ毎に
異なる行アドレスのビットが割り付けられた第１の記憶
手段と、Ｉ／Ｏ毎に設けられ、不良が発生したセンスア
ンプが属するＩ／Ｏを各スペアセンスアンプ毎に記憶す
る第２の記憶手段と、Ｉ／Ｏ毎に設けられ、行アドレス
信号の一部に基づいて独立に活性化されるメモリセルア
レイ、及びスペアセンスアンプが使用されるＩ／Ｏを記
憶する第３の記憶手段とを具備し、 前記第１の記憶手段に記憶されたアドレスがアクセスさ
れ、前記第３の記憶手段で独立に活性化されるスペアセ
ンスアンプが使用されることが記憶されている時に、前
記第２の記憶手段に記憶されたＩ／Ｏに属し、且つ前記
第１の記憶手段に記憶されたセンスアンプが接続される
ＤＱ線、このＤＱ線に接続されたセンスアンプ、及びこ
のセンスアンプを選択するカラムスイッチをそれぞれ、
前記スペアＤＱ線、前記スペアセンスアンプ及び前記ス
ペアカラムスイッチに置き換えるようにしてなり、 前記スペアＤＱ線、前記スペアセンスアンプ及び前記ス
ペアカラムスイッチを複数のＩ／Ｏに属するＤＱ線で共
用し、且つ独立に活性化されるメモリセルアレイにおけ
るセンスアンプ回路中のセンスアンプ毎に救済するよう
に構成したことを特徴とする半導体記憶装置。 - 【請求項８】 前記スペアＤＱ線、前記スペアセンスア
ンプ及び前記スペアカラムスイッチへの置き換えを行っ
た時に、前記第２の記憶手段に記憶されたＩ／Ｏと前記
第３の記憶手段に記憶されたメモリセルアレイとに基づ
いて、不良メモリセルに接続されたセンスアンプが属す
るＩ／ＯのＤＱ線から前記ＤＱバッファへのデータパス
を、前記スペアセンスアンプから前記スペアＤＱバッフ
ァへのデータパスに切り替えるデータパス切り替え手段
を更に具備することを特徴とする請求項７に記載の半導
体記憶装置。 - 【請求項９】 前記第１の記憶手段は、各Ｉ／Ｏに属す
るＤＱ線の数とスペアセンスアンプ回路中のスペアセン
スアンプの数との和に対応するビット数のフューズ回路
を備えた第１のフューズボックスを、スペアセンスアン
プ回路中のスペアセンスアンプの数だけ含み、前記第２
の記憶手段は、スペアセンスアンプ回路中のスペアセン
スアンプの数に対応するビット数のフューズ回路を備え
た第２のフューズボックスを含み、前記第３の記憶手段
は、メモリセルアレイの数分のフューズ回路を備えた第
３のフューズボックスを含むことを特徴とする請求項７
または８に記載の半導体記憶装置。 - 【請求項１０】 同時にデータ転送される各ビットのア
ドレス空間が同一のメモリと、前記アドレス空間がベク
トルＸで表され、独立に置換されうるスペアの数に相当
するフューズ回路を備え、前記ベクトルＸが入力された
ときに“０”または“１”を出力するアドレスフューズ
ボックスと、このアドレスフューズボックスにプログラ
ムされたアドレスとアクセスされたアドレスの一致また
は不一致を判断して出力する判断手段と、独立に置換さ
れ得るスペアの数に相当するフューズ回路を有するフュ
ーズボックスと、このフューズボックスに割り付けられ
たベクトルＸがどのＩ／Ｏで使用されているかを記憶す
るフューズ回路とを具備することを特徴とするリダンダ
ンシーシステム。 - 【請求項１１】 同時にデータ転送される各ビットのア
ドレス空間が同一のメモリにおけるリダンダンシーの対
象とするデータのアドレス空間を規定するステップと、
前記アドレス空間をベクトルＸで表すステップと、前記
ベクトルＸが入力されたときに“０”または“１”を出
力するアドレスフューズボックスを規定するステップ
と、このアドレスフューズボックスにプログラムされた
アドレスとアクセスされたアドレスの一致または不一致
を判断して出力するステップと、独立に置換され得るス
ペアの数に相当するフューズボックスからなるフューズ
ボックス空間を規定するステップと、前記フューズボッ
クス空間に割り付けられたＸがどのＩ／Ｏで使用されて
いるかをフューズ回路にプログラムするステップとを具
備することを特徴とするリダンダンシー方式。 - 【請求項１２】 同じアドレスに対して並列な複数のデ
ータ層を持つデータアクセスシステムと、不良アドレス
を記憶するフューズボックスの集合と、前記フューズボ
ックスを指定する座標システムと、この座標システムを
表現し、前記システムの同じアドレスに対して並列に出
力されるデータの入出力経路毎に設けられ、前記システ
ムのデータ層に対応した入出力経路毎に使用されたフュ
ーズボックスの座標がプログラムされる識別フューズビ
ットの集合とを具備し、入力されたアドレスに対して、
前記フューズボックスに記憶されたアドレスのデータ層
を識別することを特徴とするアドレス識別システム。 - 【請求項１３】 同じアドレスに対してデータを並列に
持つシステムと、不良アドレスを記憶するフューズボッ
クスの集合と、前記フューズボックスを指定する座標シ
ステムと、この座標システムを表現し、前記システムの
同じアドレスに対して並列に出力されるデータの入出力
経路毎に設けられた識別フューズビットの集合とを具備
し、 前記システムのデータ層に対応した入出力経路毎に使用
されたフューズボックスの座標を識別フューズビットに
プログラムし、入力されたアドレスに対して前記フュー
ズボックスに記憶されたアドレスのデータ層を識別する
ことを特徴とするアドレス識別方法。 - 【請求項１４】 前記フューズボックスは、アドレスの
ビットに対応した複数のフューズビットにより構成さ
れ、このフューズビットをプログラムすることによりア
ドレスに選択的に応答することを特徴とする請求項１３
に記載のアドレス識別方法。 - 【請求項１５】 前記フューズボックスを指定する座標
システムは、複数のビットによって構成される複数のビ
ットグループによってなり、これらのビットグループの
各々で１ビットを指定することにより一つのフューズボ
ックスを指定し、各々のビットグループからの１ビット
ずつの組み合わせで全てのフューズボックスを指定する
ことを特徴とする請求項１３に記載のアドレス識別方
法。 - 【請求項１６】 前記並列に出力されるデータの入出力
経路毎に設けられた座標システムを表現する識別フュー
ズビットの集合は、複数のビットによって構成される複
数のビットグループの各々のビットに対応したフューズ
ビットによって構成されていることを特徴とする請求項
１５に記載のアドレス識別方法。 - 【請求項１７】 データの層に対応した入出力経路毎に
使用されたフューズボックス座標に対応するビットを識
別フューズビットに重ねてプログラムし、アドレスに対
してフューズボックスに応答したデータの層を識別する
ことを特徴とする請求項１６に記載のアドレス識別方
法。 - 【請求項１８】 メモリチップと、このメモリチップか
らのデータの読み出し及び書き込みを制御するＣＰＵ
と、前記メモリチップと前記ＣＰＵとの間でデータの授
受を行うためのバスとを備えたメモリシステムにおい
て、 前記メモリチップは、メモリセルアレイと、スペアメモ
リセルと、前記メモリセルアレイ中のメモリセルに不良
が発生したときに、この不良メモリセルを前記スペアメ
モリセルに置換するためのフューズ手段と、前記ＣＰＵ
から供給されるアドレスとコマンドに応答して、前記メ
モリセルアレイからのデータの読み出し及び前記メモリ
セルアレイへのデータの書き込みを行う読み出し・書き
込み手段と、前記ＣＰＵから前記バスを介して供給され
たデータを前記読み出し・書き込み手段に供給する入力
手段と、前記読み出し・書き込み手段によって前記メモ
リセルアレイから読み出されたデータを前記バスを介し
て前記ＣＰＵに供給する出力手段と、前記ＣＰＵから供
給された外部クロックから内部クロックを生成し、この
内部クロックに基づいて前記読み出し・書き込み手段、
前記入力手段及び前記出力手段を制御する内部クロック
生成手段と、前記ＣＰＵからフューズプログラム信号が
供給され、不良アドレスを前記フューズ手段にプログラ
ムするフューズプログラム手段とを具備し、 前記ＣＰＵから前記メモリセルアレイ中のメモリセルに
データを書き込んだ後、このデータを読み出してベリフ
ァイを行い、不一致のときに前記ＣＰＵから前記フュー
ズプログラム手段にフューズプログラム信号を供給し、
前記フューズプログラム手段で前記フューズ手段に不良
アドレスをプログラムし、不良が発生したメモリセルを
スペアメモリセルに置換することを特徴とするメモリシ
ステム。 - 【請求項１９】 前記メモリセルアレイは、メモリセル
が行列状に配列された複数のメモリセルアレイからな
り、前記メモリチップは、前記複数のメモリセルアレイ
の各々に対応して設けられ、行アドレス信号に基づいて
前記メモリセルアレイの行を選択する行デコーダと、前
記複数のメモリセルアレイの各々に対応して設けられ、
前記行デコーダによって選択された行のメモリセルから
読み出されたデータが供給されるセンスアンプ回路と、
前記各センスアンプ回路に対応して設けられ、前記複数
のメモリセルアレイで共用されるＤＱ線と、前記各セン
スアンプ回路に対応して設けられ、列アドレス信号に基
づいて前記ＤＱ線に接続するセンスアンプ回路の選択動
作を行うカラムスイッチと、前記ＤＱ線がＩ／Ｏ毎に接
続され、前記列アドレス信号に基づいて前記ＤＱ線の選
択動作をＩ／Ｏ毎に行う複数のＤＱデコーダと、これら
ＤＱデコーダに対応して設けられ、前記ＤＱデコーダで
選択されたＤＱ線上のデータがＩ／Ｏ毎に供給される複
数のＤＱバッファと、これらＤＱバッファの出力がそれ
ぞれ供給されるＲＷＤバスと、各Ｉ／Ｏに属するＤＱ線
で共用されるスペアＤＱ線と、前記スペアメモリセルか
ら読み出されたデータが供給されるスペアセンスアンプ
回路と、前記スペアＤＱ線への前記スペアセンスアンプ
回路の接続の選択動作を行うスペアカラムスイッチと、
不良が発生したＤＱ線のアドレスを記憶する第１の記憶
手段と、Ｉ／Ｏ毎に設けられ、不良が発生したＤＱ線が
属するＩ／Ｏを記憶する第２の記憶手段とを備え、 前記第１の記憶手段に記憶されたアドレスがアクセスさ
れた時に、前記第２の記憶手段に記憶されたＩ／Ｏに属
し、且つ前記第１の記憶手段に記憶されたアドレスのＤ
Ｑ線、このＤＱ線に接続されたセンスアンプ回路、及び
このセンスアンプ回路を選択するカラムスイッチをそれ
ぞれ、前記スペアＤＱ線、前記スペアセンスアンプ回路
及び前記スペアカラムスイッチに置き換えるようにして
なり、前記スペアＤＱ線、前記スペアセンスアンプ回路
及び前記スペアカラムスイッチを各Ｉ／Ｏに属するＤＱ
線で共用するように構成したことを特徴とする請求項１
８に記載のメモリシステム。 - 【請求項２０】 前記メモリセルアレイは、メモリセル
が行列状に配列された複数のメモリセルアレイからな
り、前記メモリチップは、前記複数のメモリセルアレイ
の各々に対応して設けられ、行アドレス信号に基づいて
前記メモリセルアレイの行を選択する行デコーダと、各
々が複数のセンスアンプを有し、前記複数のメモリセル
アレイにそれぞれ対応して設けられ、前記行デコーダに
よって選択された行のメモリセルから読み出されたデー
タが供給されるセンスアンプ回路と、前記各センスアン
プ回路に対応して設けられ、前記複数のメモリセルアレ
イで共用されるＤＱ線と、前記各センスアンプ回路に対
応して設けられ、列アドレス信号に基づいて前記ＤＱ線
に接続するセンスアンプの選択動作を行うカラムスイッ
チと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレ
ス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行
う複数のＤＱデコーダと、これらＤＱデコーダに対応し
て設けられ、前記ＤＱデコーダで選択されたＤＱ線上の
データがＩ／Ｏ毎に供給される複数のＤＱバッファと、
これらＤＱバッファの出力がそれぞれ供給されるＲＷＤ
バスと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤ
Ｑ線と、複数のスペアセンスアンプを有し、前記スペア
メモリセルから読み出されたデータが供給されるスペア
センスアンプ回路と、前記スペアＤＱ線への前記スペア
センスアンプの接続の選択動作を行うスペアカラムスイ
ッチと、不良が発生したセンスアンプを各スペアセンス
アンプに対応して記憶する第１の記憶手段と、Ｉ／Ｏ毎
に設けられ、不良が発生したセンスアンプが属するＩ／
Ｏを各スペアセンスアンプ毎に記憶する第２の記憶手段
とを備え、 前記第１の記憶手段に記憶されたアドレスがアクセスさ
れた時に、前記第２の記憶手段に記憶されたＩ／Ｏに属
し、且つ前記第１の記憶手段に記憶されたセンスアンプ
が接続されるＤＱ線、このＤＱ線に接続されたセンスア
ンプ、及びこのセンスアンプを選択するカラムスイッチ
をそれぞれ、前記スペアＤＱ線、前記スペアセンスアン
プ及び前記スペアカラムスイッチに置き換えるようにし
てなり、 前記スペアＤＱ線、前記スペアセンスアンプ及び前記ス
ペアカラムスイッチを各Ｉ／Ｏに属するＤＱ線で共用
し、且つセンスアンプ回路中のセンスアンプ毎に救済す
るように構成したことを特徴とする請求項１８に記載の
メモリシステム。 - 【請求項２１】 前記メモリセルアレイは、メモリセル
が行列状に配列された複数のメモリセルアレイからな
り、前記メモリチップは、前記複数のメモリセルアレイ
の各々に対応して設けられ、行アドレス信号に基づいて
前記メモリセルアレイの行を選択する行デコーダと、各
々が複数のセンスアンプを有し、前記複数のメモリセル
アレイにそれぞれ対応して設けられ、前記行デコーダに
よって選択された行のメモリセルから読み出されたデー
タが供給されるセンスアンプ回路と、前記各センスアン
プ回路に対応して設けられ、前記複数のメモリセルアレ
イで共用されるＤＱ線と、前記各センスアンプ回路に対
応して設けられ、列アドレス信号に基づいて前記ＤＱ線
に接続するセンスアンプの選択動作を行うカラムスイッ
チと、前記ＤＱ線がＩ／Ｏ毎に接続され、前記列アドレ
ス信号に基づいて前記ＤＱ線の選択動作をＩ／Ｏ毎に行
う複数のＤＱデコーダと、これらＤＱデコーダに対応し
て設けられ、前記ＤＱデコーダで選択されたＤＱ線上の
データがＩ／Ｏ毎に供給される複数のＤＱバッファと、
これらＤＱバッファの出力がそれぞれ供給されるＲＷＤ
バスと、各Ｉ／Ｏに属するＤＱ線で共用されるスペアＤ
Ｑ線と、複数のスペアセンスアンプを有し、前記スペア
メモリセルから読み出されたデータが供給されるスペア
センスアンプ回路と、前記スペアＤＱ線への前記スペア
センスアンプの接続の選択動作を行うスペアカラムスイ
ッチと、前記スペアＤＱ線上のデータが供給されるスペ
アＤＱバッファと、不良が発生したメモリセルに接続さ
れたセンスアンプを各スペアセンスアンプに対応して記
憶するとともに、独立に活性化されるメモリセルアレイ
毎に異なる行アドレスのビットが割り付けられた第１の
記憶手段と、Ｉ／Ｏ毎に設けられ、不良が発生したセン
スアンプが属するＩ／Ｏを各スペアセンスアンプ毎に記
憶する第２の記憶手段と、Ｉ／Ｏ毎に設けられ、行アド
レス信号の一部に基づいて独立に活性化されるメモリセ
ルアレイ、及びスペアセンスアンプが使用されるＩ／Ｏ
を記憶する第３の記憶手段とを備え、 前記第１の記憶手段に記憶されたアドレスがアクセスさ
れ、前記第３の記憶手段で独立に活性化されるスペアセ
ンスアンプが使用されることが記憶されている時に、前
記第２の記憶手段に記憶されたＩ／Ｏに属し、且つ前記
第１の記憶手段に記憶されたセンスアンプが接続される
ＤＱ線、このＤＱ線に接続されたセンスアンプ、及びこ
のセンスアンプを選択するカラムスイッチをそれぞれ、
前記スペアＤＱ線、前記スペアセンスアンプ及び前記ス
ペアカラムスイッチに置き換えるようにしてなり、 前記スペアＤＱ線、前記スペアセンスアンプ及び前記ス
ペアカラムスイッチを複数のＩ／Ｏに属するＤＱ線で共
用し、且つ独立に活性化されるメモリセルアレイにおけ
るセンスアンプ回路中のセンスアンプ毎に救済するよう
に構成したことを特徴とする請求項１８に記載のメモリ
システム。 - 【請求項２２】 前記内部クロック発生手段は、前記Ｃ
ＰＵから供給された外部クロックに基づいて内部クロッ
クを生成して前記読み出し・書き込み回路に供給するク
ロックバッファと、このクロックバッファから出力され
た内部クロックと外部クロックとのずれを取り除いた内
部クロックを生成し、前記入力手段及び前記出力手段を
制御する同期回路とを備えることを特徴とする請求項１
８ないし２１いずれか１つの項に記載のメモリシステ
ム。 - 【請求項２３】 メモリチップと、このメモリチップか
らのデータの読み出し及び書き込みを制御するＣＰＵ
と、前記メモリチップと前記ＣＰＵとの間でデータの授
受を行うためのバスとを備え、 前記メモリチップは、メモリセルアレイと、スペアメモ
リセルと、前記メモリセルアレイ中のメモリセルに不良
が発生したときに、この不良メモリセルを前記スペアメ
モリセルに置換するためのフューズ手段と、前記ＣＰＵ
から供給されるアドレスとコマンドに応答して、前記メ
モリセルアレイからのデータの読み出し及び前記メモリ
セルアレイへのデータの書き込みを行う読み出し・書き
込み手段と、前記ＣＰＵから前記バスを介して供給され
たデータを前記読み出し・書き込み手段に供給する入力
手段と、前記読み出し・書き込み手段によって前記メモ
リセルアレイから読み出されたデータを前記バスを介し
て前記ＣＰＵに供給する出力手段と、前記ＣＰＵから供
給された外部クロックから内部クロックを生成し、前記
内部クロックに基づいて前記読み出し・書き込み手段、
前記入力手段及び前記出力手段を制御する内部クロック
生成手段と、前記ＣＰＵからフューズプログラム信号が
供給され、不良アドレスを前記フューズ手段にプログラ
ムするフューズプログラム手段と含んで構成されるメモ
リシステムであって、 前記ＣＰＵから前記バスを介して前記メモリチップにデ
ータを書き込む第１のステップと、書き込んだデータを
前記メモリチップから前記バスを介してＣＰＵに読み出
す第２のステップと、前記第１のステップで前記メモリ
チップに書き込んだデータと前記第２のステップで前記
メモリチップから読み出したデータとを前記ＣＰＵでベ
リファイする第３のステップと、前記第３のステップで
両データの不一致が検出された時に、前記ＣＰＵから前
記フューズプログラム手段にフューズプログラム信号を
供給して不良アドレスを前記フューズ手段にプログラム
する第４のステップとを具備し、 不良が発生したメモリセルをスペアメモリセルに置換す
ることを特徴とするメモリシステムにおけるリダンダン
シー方式。 - 【請求項２４】 前記第１ないし第４のステップをメモ
リセルアレイ中の各メモリセル毎に繰り返すことを特徴
とする請求項２３に記載のメモリシステムにおけるリダ
ンダンシー方式。 - 【請求項２５】 前記第３のステップと前記第４のステ
ップとの間に、使用可能なフューズ手段の数を確認する
第５のステップを更に具備し、使用可能なフューズ手段
が残っていることが検知されたときに、前記第４のステ
ップを実行して前記フューズ手段に不良アドレスをプロ
グラムし、使用可能なフューズ手段が残っていないこと
が検知されたときに、システム不良としてリダンダンシ
ーを中止することを特徴とする請求項２３または２４に
記載のメモリシステムにおけるリダンダンシー方式。
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