KR20040012349A - 리던던시 워드라인에 의하여 결함 워드라인을 대체하는경우 대체효율을 향상시키는 반도체 메모리 장치 - Google Patents

리던던시 워드라인에 의하여 결함 워드라인을 대체하는경우 대체효율을 향상시키는 반도체 메모리 장치 Download PDF

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Abstract

리던던시 워드라인에 의하여 결함 워드라인을 대체하는 경우 대체효율을 향상시키는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는 다수의 노말 워드라인들 및 다수의 리던던시 워드라인들을 구비하여, 상기 노말 워드라인에 결함이 발생한 경우 결함 워드라인을 상기 리던던시 워드라인으로 각각 대체가 가능한 다수의 뱅크들; 인접하는 뱅크와 뱅크 사이에 각각 위치하며, 상기 뱅크의 비트라인의 데이터를 감지하고 증폭하는 다수의 감지증폭기들; 상기 뱅크와 상기 감지증폭기 사이에 각각 위치하며, 제어신호에 응답하여 상기 뱅크의 비트라인의 데이터를 상기 감지증폭기로 전송하기 위한 스위칭회로; 및, 상기 제어신호를 발생하기 위한 다수의 제어회로들을 구비하며, 상기 제어신호는 소정의 뱅크의 노말 워드라인에 결함이 발생할 때 결함이 발생된 워드라인을 상기 소정의 뱅크에 인접하는 뱅크들의 리던던시 워드라인들로 대체하기 위하여 상기 소정의 뱅크와 접속된 스위칭회로들을 디스에이블시키고, 상기 소정의 뱅크와 인접한 각각의 뱅크 및 상기 소정의 뱅크와 인접한 각각의 감지증폭기 사이에 위치하는 각각의 스위칭회로들을 인에이블시키는 것을 특징으로 한다. 본 발명에 따르면 종래 기술에 비하여 최대 2배의 결함 로우의 대체가 가능하기 때문에 반도체 메모리 칩의 크기를 증가시키지 않고도 결함 워드라인을 대체하는 효율을 증가시킬 수 있다.

Description

리던던시 워드라인에 의하여 결함 워드라인을 대체하는 경우 대체효율을 향상시키는 반도체 메모리 장치{Semiconductor memory device of increasing replacement efficiency of defected word lines by redundancy word lines}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다수의 뱅크(bank)들을 구비하는 반도체 메모리 장치에 있어서 결함있는 워드라인을 리던던시(redundancy) 워드라인에 의하여 대체하는 경우 대체효율을 향상시키기 위한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 DRAM에 있어서, 데이터의 억세스 타임(access time;tAC)의 효율을 증가시키기 위하여 뱅크(bank)라는 개념을 도입하였다. 뱅크(bank)는 타이밍 제어신호들을 공유하는 하나 또는 다수의 DRAM 블록이며, 뱅크 내에 있는 메모리들은 데이터 버스를 공유하고 어드레스와 제어신호라인도 공유한다. 그러나 각각의 뱅크는 독립된 칩(chip)으로 각자의 로우 디코더(row decoder)와 컬럼 디코더(column decoder) 등을 가지고 있으며 독자적인 DRAM 동작이 가능하다.
뱅크들은 독립적이기 때문에 한 쪽 뱅크에서 데이터를 읽어내고 있는 동안에 다른 뱅크에서는 프리차지(precharge) 또는 리프레시(refresh) 동작을 수행하거나 새로운 로우 어드레스에 의한 워드 라인 선택동작이 가능하다. 따라서 하나의 뱅크의 감지증폭기(Sense amplifier)로부터 데이터를 읽어내고 있는 동안 다른 뱅크의 워드라인을 선정하는 동작을 실행시키면 DRAM의 로우 억세스 타임(row access time)을 크게 줄일 수 있다. 이처럼 뱅크의 수를 증가시켜서 시간적인 손실(time loss)을 줄일 수 있다.
그러나, 결함이 있는 메모리 셀을 대체하는 리던던시 회로(redundancy circuit)의 입장에서 볼 때, 뱅크의 수를 증가시키게 되면 그만큼 리던던시의 효율은 감소하는 단점이 있다.
도 1은 다수의 뱅크들을 구비하는 반도체 메모리 장치(1000)의 개략도를 나타낸 것이다. 도 1에 도시된 바와 같이, 반도체 메모리 장치(1000)는 다수의 뱅크들(100, 101, 102, 103, 104), 뱅크와 뱅크 사이에 위치하는 다수의 감지증폭기들(110, 111, 112, 113), 뱅크와 감지증폭기 사이에 위치하는 다수의 스위칭회로들(120, 121, 122, 123, 124, 125, 126, 127) 및 제어회로들(131, 132, 133)을 구비한다.
도 1을 참조하면, 제 2뱅크(102)가 활성화되면 제 2뱅크(102)와 인접한 감지증폭기들(111, 112)이 동작하므로, 제 1뱅크(101) 및 제 3뱅크(103)는 활성화될 수 없다. 그 이유는 제 1뱅크(101) 및 제 3뱅크(103)가 각 감지증폭기(111, 112)를 사용할 수 없기 때문이다. 다만, 제 0뱅크(100) 또는 제 4뱅크(104)는 활성화된 제 2뱅크(102)와 인접한 경우가 아니기 때문에 제 2뱅크(102)와 함께 활성화되는 것이 가능하다.
따라서, 제 2뱅크(102)에 결함있는 워드라인이 발생하게 되면, 제 2뱅크(102)와 인접한 제 1뱅크(101) 및 제 3뱅크(103)의 리던던시 워드라인(redundancy word line)을 가지고 결함있는 워드라인을 대체하는 것이 불가능하다.
따라서, 하나의 블록을 하나의 뱅크로 사용하는 경우를 예로 했을 때, 일정한 뱅크의 결함있는 워드라인이 발생하는 경우 상기 뱅크가 구비하는 리던던시 워드라인만으로 대체해야 하기 때문에, 적정한 수율(yield)을 확보하기 위해서는 상대적으로 많은 수의 리던던시 워드라인들을 구비해야 한다. 따라서 반도체 메모리 칩의 크기가 커지게 되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 다수의 뱅크들을 구비하는 경우 인접한 두 뱅크의 리던던시 워드라인을 이용하여 결함있는 워드라인을 복원할 수 있도록 함으로써, 리던던시 효율을 개선하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 다수의 뱅크들을 구비하는 반도체 메모리 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명에 따른 다수의 뱅크들을 구비하는 반도체 메모리 장치를 나타낸 도면이다.
도 3은 본 발명에 따른 반도체 메모리 장치에서 결함 워드라인을 구비하는 뱅크의 리던던시 워드라인으로 결함 워드라인을 대체하는 경우의 타이밍도이다.
도 4는 본 발명에 따른 반도체 메모리 장치에서 결함 워드라인을 구비하는 뱅크에 인접하는 뱅크들의 리던던시 워드라인으로 결함 워드라인을 대체하는 경우의 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 다수의 노말 워드라인들 및 다수의 리던던시 워드라인들을 구비하여, 상기 노말 워드라인에 결함이 발생한 경우 결함 워드라인을 상기 리던던시 워드라인으로 각각 대체가 가능한 다수의 뱅크들; 인접하는 뱅크와 뱅크 사이에 각각 위치하며, 상기 뱅크의 비트라인의 데이터를 감지하고 증폭하는 다수의 감지증폭기들; 상기 뱅크와 상기 감지증폭기 사이에 각각 위치하며, 제어신호에 응답하여 상기 뱅크의 비트라인의 데이터를 상기 감지증폭기로 전송하기 위한 스위칭회로; 및, 상기 제어신호를 발생하기 위한 다수의 제어회로들을 구비하며, 상기 제어신호는 소정의 뱅크의 노말 워드라인에 결함이 발생할 때 결함이 발생된 워드라인을 상기 소정의 뱅크에 인접하는 뱅크들의 리던던시 워드라인들로 대체하기 위하여 상기 소정의 뱅크와 접속된 스위칭회로들을 디스에이블시키고, 상기 소정의 뱅크와 인접한 각각의 뱅크 및 상기 소정의 뱅크와 인접한각각의 감지증폭기 사이에 위치하는 각각의 스위칭회로들을 인에이블시키고, 상기 소정의 뱅크에 인접하는 두 뱅크들의 리던던시 워드라인들이 동시에 인에이블됨으로써 상기 소정의 뱅크의 결함있는 워드라인이 상기 소정의 뱅크에 인접하는 두 뱅크들의 리던던시 워드라인들로 대체되는 것을 특징으로 한다.
바람직하기로는, 상기 제어신호는 상기 소정의 뱅크의 리던던시 워드라인들에 의하여 상기 소정의 뱅크의 결함있는 워드라인을 대체하는 경우에, 상기 인에이블된 뱅크와 접속된 스위칭회로들을 인에이블시키고, 상기 소정의 뱅크와 인접한 뱅크들과 접속된 스위칭회로들을 디스에이블시키는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 노말 워드라인 및 리던던시 워드라인을 각각 구비하는 다수개의 뱅크들; 및, 각각의 뱅크사이에 위치하고, 대응되는 각 뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 감지증폭기를 구비하며, 소정의 뱅크의 노말 워드라인에 결함이 발생될 때 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인에 의하여 결함있는 워드라인을 대체하는 경우, 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인이 동시에 인에이블되며, 상기 소정의 뱅크와 상기 소정의 뱅크에 인접하는 각각의 뱅크 사이에 위치하는 각각의 감지증폭기는 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인의 데이터를 감지하고 증폭하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 노말 워드라인 및 리던던시 워드라인을 각각 구비하는 다수개의 뱅크들; 각각의 뱅크사이에 위치하고, 대응되는 각 뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 감지증폭기; 각 뱅크와 각 감지 증폭기사이에 위치하고, 제어신호에 응답하여 상기 대응되는 각 뱅크의 비트라인의 데이터를 대응되는 각 감지증폭기로 전송하기 위한 다수개의 스위칭회로; 및, 상기 제어신호를 발생하기 위한 제어신호 발생회로를 구비하며, 소정의 뱅크의 노말 워드라인에 결함이 발생될 때 상기 소정의 뱅크에 인접하는 각 뱅크의 리던던시 워드라인으로 결함이 발생된 워드라인을 대체하는 경우, 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인이 동시에 인에이블되며, 대응되는 스위칭회로는 대응되는 제어신호에 응답하여 상기 소정의 뱅크에 인접하는 각 뱅크의 리던던시 워드라인의 데이터를 대응되는 각 감지증폭기로 전송하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 노말 워드라인 및 리던던시 워드라인을 각각 구비하는 제 1뱅크 및 상기 제 1뱅크와 양방향으로 인접한 제 2뱅크, 제 3뱅크; 상기 제 1뱅크와 상기 제 2뱅크, 및 상기 제 1뱅크와 상기 제 3뱅크 사이에 각각 위치하며, 상기 제 1뱅크 내지 상기 제 3뱅크 각각의 비트라인들과 접속되어 데이터를 감지하고 증폭하는 제 1감지증폭기 및 제 2감지증폭기; 상기 제 2뱅크와 상기 제 1감지증폭기, 상기 제 1감지증폭기와 상기 제 1뱅크, 상기 제 1뱅크와 상기 제 2감지증폭기, 상기 제 2감지증폭기와 상기 제 3뱅크 사이에 각각 접속되어 소정의 제어신호에 응답하여 상기 각 뱅크들과 상기 각 감지증폭기들을 연결하는 제 1스위칭회로, 제 2스위칭회로, 제 3스위칭회로, 제 4스위칭회로; 및, 상기 제 1스위칭회로 내지 상기 제 4스위칭회로를 제어하기 위한 제어신호를 발생하는 제어회로를 구비하며, 상기 제어신호는 상기 제 1뱅크의 노말 워드라인에 결함이 발생하여 결함이 발생한 워드라인을 상기 제 2뱅크 및/또는 상기 제 3뱅크의 리던던시 워드라인들로 대체하는 경우, 상기 제 2스위칭회로 및 상기 제 3스위칭회로는 디스에이블되고 상기 제 1스위칭회로 및 상기 제 4스위칭회로는 인에이블되고, 상기 제 2뱅크 및 상기 제 3뱅크의 리던던시 워드라인들이 동시에 인에이블됨으로써 상기 제 1뱅크의 결함있는 워드라인이 상기 제 2뱅크 및 상기 제 3뱅크의 리던던시 워드라인들로 대체되는 것을 특징으로 한다.
바람직하기로는, 상기 제어신호는 상기 제 1뱅크의 리던던시 워드라인들로 상기 제 1뱅크의 결함 워드라인을 대체하는 경우, 상기 제 2스위칭회로 및 상기 제 3스위칭회로를 인에이블시키고, 상기 제 1스위칭회로 및 상기 제 4스위칭회로를 디스에이블시키는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 노말 워드라인 및 리던던시 워드라인을 각각 구비하는 제 1, 제 2 및 제 3뱅크; 상기 제 1뱅크와 상기 제 2뱅크사이에 위치하고, 대응되는 제 1제어신호에 응답하여 상기 제 1뱅크와 상기 제 2뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 1감지증폭기; 및, 상기 제 1뱅크와 상기 제 3뱅크사이에 위치하고, 대응되는 제 2제어신호에 응답하여 상기 제 1뱅크와 상기 제 3뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 2감지증폭기를 구비하며, 상기 제 1뱅크의 노말 워드라인에 결함이 발생될 때 결함이 발생된 워드라인을 상기 제 1뱅크에 인접하는 상기 제 2뱅크 및/또는 제 3뱅크의 리던던시 워드라인으로 대체하는 경우, 상기 제 2뱅크의 리던던시 워드라인과 상기 제 3뱅크의 리던던시 워드라인이 동시에 활성화되고, 상기 제 1감지증폭기는 상기 제 1제어신호에 응답하여 상기 제 2뱅크의 리던던시 워드라인의 데이터를 감지하고 증폭하고, 상기 제 2감지증폭기는 상기 제 2제어신호에 응답하여 상기 제 3뱅크의 리던던시 워드라인의 데이터를 감지하고, 증폭하는 것을 특징으로 한다.
바람직하기로는, 상기 반도체 메모리장치는 상기 제 2뱅크에 인접하고, 노말 워드라인 및 리던던시 워드라인을 구비하는 제 4뱅크; 상기 제 3뱅크에 인접하고, 노말 워드라인 및 리던던시 워드라인을 구비하는 제 5뱅크; 상기 제 2뱅크와 상기 제 4뱅크사이에 위치하고, 대응되는 제 3제어신호에 응답하여 상기 제 2뱅크와 상기 제 4뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 3감지증폭기; 및, 상기 제3뱅크와 상기 제 5뱅크사이에 위치하고, 대응되는 제 4제어신호에 응답하여 상기 제 3뱅크와 상기 제 5뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 4감지증폭기를 더 구비하며, 상기 제 1뱅크의 노말 워드라인에 결함이 발생될 때 결함이 발생된 워드라인을 상기 제 1뱅크에 인접하는 상기 제 2뱅크 및/또는 제 3뱅크의 리던던시 워드라인으로 대체하는 경우, 상기 제 3 및 제 4감지증폭기는 대응되는 상기 제 3 및 제4제어신호에 응답하여 비활성화되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 다수의 뱅크들을 구비하는 반도체 메모리 장치(2000)를 도시한 도면이다. 도 2에 도시된 반도체 메모리 장치(2000)는 다수의 뱅크들(200, 201, 202, 203, 204), 다수의 감지증폭기들(210, 211, 212, 213), 다수의 스위칭회로들(220, 221, 222, 223, 224, 225, 226, 227) 및 제어신호 발생회로(230)를 구비한다.
각 뱅크들(200, 201, 202, 203, 204)은 노말 워드라인(normal word line)과 리던던시 워드라인(redundancy word line)을 구비한다. 감지증폭기들(210, 211, 212, 213)은 뱅크와 뱅크 사이에 위치하며 인접한 두 뱅크는 하나의 감지증폭기를 공유하고 있다. 즉, 예를 들면 제 2뱅크(202)와 제 3뱅크(203)는 인접한 감지증폭기(212)를 공유하고, 제 1뱅크(201)와 제 2뱅크(202)는 인접한 감지증폭기(211)를 공유한다.
스위칭회로들(220, 221, 222, 223, 224, 225, 226, 227)은 뱅크와 감지증폭기 사이에 각각 위치하며, 제어신호에 응답하여 상기 뱅크의 비트라인 상의 데이터를 상기 감지증폭기로 전송한다. 제어회로들(231, 232, 233, 234)은 대응되는 스위칭회로들을 제어하는 제어신호를 발생하여 스위칭회로로 출력한다.
본 발명에 따른 반도체 메모리 장치(2000)는 인에이블된 뱅크의 노말 워드라인에 결함이 발생하는 경우, 상기 인에이블된 뱅크의 리던던시 워드라인들뿐만 아니라 인접한 두 뱅크들의 리던던시 워드라인들에 의하여 복원이 가능하도록 한다. 따라서 종래 기술에 따른 반도체 메모리 장치에 비하여 최대 2배의 결함있는 워드라인들의 대체가 가능하도록 한다.
도 2를 참조하여 본 발명에 따르는 반도체 메모리 장치(2000)의 동작을 설명하면 다음과 같다. 도 2의 반도체 메모리 장치(2000)는 하나의 뱅크에 리던던시 워드라인이 2개 구비되어 있는 경우를 예시한 것이다. 만일 결함있는 워드라인이 2개 이하이면 동일 뱅크 내의 리던던시 워드라인에 의하여 대체가 가능하다.
종래 기술에 따르면 인에이블된 뱅크, 예컨대 도 1의 제 2뱅크(102)에 결함있는 워드라인이 3개 이상 발생하게 되면, 제 2뱅크(102) 내의 리던던시 워드라인을 이용한 대체가 불가능하지만, 본 발명에 따르면 결함있는 워드라인이 3개 이상 발생해도 인접한 뱅크의 리던던시 워드라인에 의하여 대체가 가능하다. 예를 들어 도 2의 제 2뱅크(202)에 3개의 결함있는 워드라인이 발생한다고 가정한다. 이 경우에 제 1워드라인 및 제 2워드라인은 제 2뱅크가 구비하는 리던던시 워드라인에 의하여 대체가 가능하다. 이후에 결함있는 제 3워드라인은 인접한 뱅크, 예를 들면 제 1뱅크(201) 및 제 3뱅크(203)의 리던던시 워드라인을 동시에 인에이블시킴으로써 대체할 수 있다.
제 1뱅크(201) 및 제 3뱅크(203)의 리던던시 워드라인들(R_WL12, R_WL31)을 동시에 인에이블시킴으로써 결함있는 제 3워드라인을 대체한다면, 해당 데이터는제 1뱅크(201)의 리던던시 워드라인(R_WL12)에 대해서는 제 1감지증폭기(210) 및 제 2감지증폭기(211)로 출력되며, 제 3뱅크(203)의 리던던시 워드라인(R_WL31)에 대해서는 제 3감지증폭기(212) 및 제 4감지증폭기(213)로 출력된다.
이 때, 제 1감지증폭기(210) 및 제 4감지증폭기(213)로 출력되는 데이터는 차단되어야 하고, 해당 데이터는 제 2감지증폭기(211) 및 제 3감지증폭기(212)로 출력되어야 한다. 즉, 이 경우 제어신호 발생회로(230)는 제 1감지증폭기(210) 및 제 4감지증폭기(213)로 출력되는 데이터를 차단하기 위하여 그와 인접한 스위칭회로들(221, 226)을 디스에이블시키는 제어신호를 출력하며, 해당 데이터를 제 2감지증폭기(211) 및 제 3감지증폭기(212)로 출력하기 위하여 스위칭회로들(222, 225)을 인에이블시키는 제어신호를 출력한다.
아울러, 제어신호 발생회로(230)는 도 2에 도시된 바와 같이(231) 결함있는 워드라인이 존재하는 제 2뱅크(202)는 차단되어야 하기 때문에, 이와 관련된 스위칭회로(223, 224)를 디스에이블시키는 제어신호를 출력한다.
이처럼, 본 발명에 따르면 각 뱅크에 지정된 리던던트 워드라인의 개수 이상의 결함이 발생하더라도 인접한 뱅크가 구비하는 여분의 리던던트 워드라인이 남아있는 경우에는 이를 이용할 수 있으므로 종래기술에 비하여 최대 2배의 결함있는 워드라인의 대체가 가능하다. 따라서 결함있는 워드라인이 하나의 뱅크에 집중적으로 발생하는 경우에도 반도체 메모리 칩의 크기를 증가시키지 않고도 결함있는 워드라인을 복원하는 효율을 증가시킬 수 있다.
만일 결함있는 워드라인이 2개 이하인 경우, 동일 뱅크의 리던던시 워드라인으로 대체가 가능하다. 따라서 인접하는 뱅크의 리던던시 워드라인을 사용할 필요가 없다. 예컨대, 2개의 리던던시 워드라인을 구비하는 제 2뱅크(202)에 2개 이하의 결함있는 로우가 발생한 경우, 해당 데이터는 인접한 제 2감지증폭기(211) 및 제 3감지증폭기(212)로 출력된다.
따라서, 제어신호 발생회로(230)는 도 2에 도시된 바와 같이(232), 제 2감지증폭기(211)와 제 2뱅크(202), 제 3감지증폭기(212)와 제 2뱅크(202)에 각각 인접한 스위칭회로들(223, 224)을 인에이블시키는 제어신호를 발생하며, 나머지 스위칭회로들(221, 222, 225, 226)은 디스에이블시킨다.
도 3은 본 발명에 따른 반도체 메모리 장치에서 특정 뱅크의 노말 워드라인에 결함이 발생하는 경우 자신의 뱅크의 리던던시 워드라인으로 결함있는 워드라인을 대체하는 경우의 타이밍도이고, 도 4는 결함있는 워드라인을 구비하는 뱅크에 인접한 두 뱅크들의 리던던시 워드라인으로 결함있는 워드라인을 대체하는 경우의 타이밍도를 나타낸 도면이다.
도 2 내지 도 4를 참조로 하여, 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다. 도 3에 도시된 바와 같이 자신의 뱅크(제 2뱅크(202)를 예로 들었다)의 리던던시 워드라인에 의하여 결함있는 워드라인을 대체하는 경우, 제 2뱅크를 선택하는 신호(DBA2)를 인에이블시키고, 제 2뱅크(202)의 리던던시 워드라인 선택신호(REDM2)를 인에이블시킨다. 제 2뱅크의 리던던시 워드라인 선택신호(REDM2)에 응답하여 제 2뱅크의 리던던시 워드라인(R_WL21 또는 R_WL22)이 인에이블되며, 이에 응답하여 도 2에 도시된 제 2뱅크의 비트라인(BL(b)-20, BL(b)-21)에서 데이터의 출력을 준비한다.
제 2뱅크 선택신호(DBA2)에 응답하여 스위칭회로들(223, 224) 인에이블되고(ISO-2L, ISO-2R), 제 2감지증폭기(211) 및 제 3감지증폭기(212)가 인에이블되며, 비트라인(BL(b)-20, BL(b)-21)의 데이터를 증폭하여 출력한다. 이 때, 스위칭회로들(222, 225)은 인에이블되지 않는다(도 3에서 ISO-1R, ISO-3L).
도 4에 도시된 인접한 두 뱅크들의 리던던시 워드라인에 의하여 결함있는 워드라인을 대체하는 경우, 제 2뱅크(202)에 결함있는 워드라인이 발생할 때 인접한 제 1뱅크(201) 및 제 3뱅크(203)의 리던던시 워드라인에 의하여 제 2뱅크(202)의 결함있는 워드라인을 대체하도록 하는 제어신호(RED12, RED32)를 인에이블시키고, 제 1뱅크(201) 및 제 3뱅크(203)의 리던던시 선택신호들(REDM1, REDM3)을 인에이블시킨다.
리던던시 워드라인 선택신호들(REDM1, REDM3)에 응답하여 제 1뱅크(201)와 제 3뱅크(203)의 리던던시 워드라인(R_WL12, R_WL31)이 인에이블되며, 이에 응답하여 도 2에 도시된 제 1뱅크의 비트라인(BL(b)-10, BL(b)-11) 및 제 3뱅크의 비트라인(BL(b)-30, BLL(b)-31)에서 데이터의 출력을 준비한다.
제어신호들(RED12, RED32)은 각각 제 1뱅크(201) 및 제 3뱅크(203)의 제어회로들(231, 233)에 의하여 출력되며, 제어신호들(RED12, RED32)에 응답하여 스위칭회로들(222, 225)이 인에이블된다(도 4에서 ISO_1R, ISO_3L). 그러나 제 2뱅크에 인접한 스위칭회로들(223, 224)은 인에이블되지 않는다(도 4에서 ISO_2L, ISO_2R).
제 2감지증폭기(211) 및 제 3감지증폭기(212)가 인에이블되면, 이에 응답하여 비트라인들(BL(b)-11, BL(b)-30)에서 데이터가 증폭되어 출력된다. 다만, 본 예에서와 같이 인접한 뱅크들의 리던던시 워드라인들을 이용하여 대체하는 경우에는 제 2뱅크(202) 측의 데이터만 유용하기 때문에, 반대편의 감지증폭기들(이를테면 도 2에서 제 1감지증폭기(210) 및 제 4감지증폭기(213))에 연결된 비트라인은 데이터를 공유하기만 하고 증폭하지는 않게 된다(도 4의 BL(b)-10, BL(b)-31 참조).
이상에서와 같이 도면과 명세서에 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 각 뱅크에 지정된 리던던트 워드라인의 개수 이상의 결함있는 워드라인이 발생하더라도 인접한 두 뱅크들의 여분의 리던던트 워드라인이 남아있다면 이를 이용하여 결함있는 워드라인을 대체할 수 있다.
따라서 종래 기술에 비하여 최대 2배의 결함있는 워드라인의 대체가 가능하며, 반도체 메모리 칩의 크기를 증가시키지 않고도 결함있는 워드라인을 대체하는 효율을 증가시킬 수 있다.

Claims (10)

  1. 다수의 노말 워드라인들 및 다수의 리던던시 워드라인들을 구비하여, 상기 노말 워드라인에 결함이 발생한 경우 결함 워드라인을 상기 리던던시 워드라인으로 각각 대체가 가능한 다수의 뱅크들;
    인접하는 뱅크와 뱅크 사이에 각각 위치하며, 상기 뱅크의 비트라인의 데이터를 감지하고 증폭하는 다수의 감지증폭기들;
    상기 뱅크와 상기 감지증폭기 사이에 각각 위치하며, 제어신호에 응답하여 상기 뱅크의 비트라인의 데이터를 상기 감지증폭기로 전송하기 위한 스위칭회로; 및,
    상기 제어신호를 발생하기 위한 제어신호 발생회로들을 구비하며,
    상기 제어신호는 소정의 뱅크의 노말 워드라인에 결함이 발생할 때 결함이 발생된 워드라인을 상기 소정의 뱅크에 인접하는 두 뱅크들의 리던던시 워드라인들로 대체하기 위하여, 상기 소정의 뱅크와 접속된 스위칭회로들을 디스에이블시키고, 상기 소정의 뱅크와 인접한 각각의 뱅크 및 상기 소정의 뱅크와 인접한 각각의 감지증폭기 사이에 위치하는 각각의 스위칭회로들을 인에이블시키고,
    상기 소정의 뱅크에 인접하는 두 뱅크들의 리던던시 워드라인들이 동시에 인에이블됨으로써 상기 소정의 뱅크의 결함있는 워드라인이 상기 소정의 뱅크에 인접하는 두 뱅크들의 리던던시 워드라인들로 대체되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제어신호는
    상기 소정의 뱅크의 리던던시 워드라인들에 의하여 상기 소정의 뱅크의 결함있는 워드라인을 대체하는 경우에, 상기 인에이블된 뱅크와 접속된 스위칭회로들을 인에이블시키고, 상기 소정의 뱅크와 인접한 뱅크들과 접속된 스위칭회로들을 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서,
    노말 워드라인 및 리던던시 워드라인을 각각 구비하는 다수개의 뱅크들; 및,
    각각의 뱅크사이에 위치하고, 대응되는 각 뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 감지증폭기를 구비하며,
    소정의 뱅크의 노말 워드라인에 결함이 발생될 때 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인에 의하여 결함있는 워드라인을 대체하는 경우, 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인이 동시에 인에이블되며, 상기 소정의 뱅크와 상기 소정의 뱅크에 인접하는 각각의 뱅크 사이에 위치하는 각각의 감지증폭기는 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인의 데이터를 감지하고 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서,
    노말 워드라인 및 리던던시 워드라인을 각각 구비하는 다수개의 뱅크들;
    각각의 뱅크사이에 위치하고, 대응되는 각 뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 감지증폭기;
    각 뱅크와 각 감지 증폭기사이에 위치하고, 제어신호에 응답하여 상기 대응되는 각 뱅크의 비트라인의 데이터를 대응되는 각 감지증폭기로 전송하기 위한 다수개의 스위칭회로; 및,
    상기 제어신호를 발생하기 위한 제어신호 발생회로를 구비하며,
    소정의 뱅크의 노말 워드라인에 결함이 발생될 때 상기 소정의 뱅크에 인접하는 각 뱅크의 리던던시 워드라인으로 결함있는 워드라인을 대체하는 경우, 상기 소정의 뱅크에 인접하는 각각의 뱅크의 리던던시 워드라인이 동시에 인에이블되며,대응되는 스위칭회로는 대응되는 제어신호에 응답하여 상기 소정의 뱅크에 인접하는 각 뱅크의 리던던시 워드라인의 데이터를 대응되는 각 감지증폭기로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 노말 워드라인 및 리던던시 워드라인을 각각 구비하는 제 1뱅크 및 상기 제 1뱅크와 양방향으로 인접한 제 2뱅크, 제 3뱅크;
    상기 제 1뱅크와 상기 제 2뱅크, 및 상기 제 1뱅크와 상기 제 3뱅크 사이에 각각 위치하며, 상기 제 1뱅크 내지 상기 제 3뱅크 각각의 비트라인들과 접속되어 데이터를 감지하고 증폭하는 제 1감지증폭기 및 제 2감지증폭기;
    상기 제 2뱅크와 상기 제 1감지증폭기, 상기 제 1감지증폭기와 상기 제 1뱅크, 상기 제 1뱅크와 상기 제 2감지증폭기, 상기 제 2감지증폭기와 상기 제 3뱅크 사이에 각각 접속되어 소정의 제어신호에 응답하여 상기 각 뱅크들과 상기 각 감지증폭기들을 연결하는 제 1스위칭회로, 제 2스위칭회로, 제 3스위칭회로, 제 4스위칭회로; 및,
    상기 제 1스위칭회로 내지 상기 제 4스위칭회로를 제어하기 위한 제어신호를 발생하는 제어신호 발생회로를 구비하며,
    상기 제어신호는 상기 제 1뱅크의 노말 워드라인에 결함이 발생하여 결함이 발생한 워드라인을 상기 제 2뱅크 및 상기 제 3뱅크의 리던던시 워드라인들로 대체하는 경우, 상기 제 2스위칭회로 및 상기 제 3스위칭회로는 디스에이블되고 상기 제 1스위칭회로 및 상기 제 4스위칭회로는 인에이블되고,
    상기 제 2뱅크 및 상기 제 3뱅크의 리던던시 워드라인들이 동시에 인에이블됨으로써 상기 제 1뱅크의 결함있는 워드라인이 상기 제 2뱅크 및 상기 제 3뱅크의 리던던시 워드라인들로 대체되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서, 상기 제어신호는
    상기 제 1뱅크의 리던던시 워드라인들로 상기 제 1뱅크의 결함 워드라인을 대체하는 경우, 상기 제 2스위칭회로 및 상기 제 3스위칭회로를 인에이블시키고, 상기 제 1스위칭회로 및 상기 제 4스위칭회로를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서, 상기 반도체 메모리 장치는
    상기 제 2뱅크 및 상기 제 3뱅크와 각각 인접하고 노말 워드라인 및 리던던시 워드라인을 각각 구비하는 제 4뱅크 및 제 5뱅크; 및,
    상기 제 2뱅크와 상기 제 4뱅크, 상기 제 3뱅크와 상기 제 5뱅크 사이에 각각 위치하며 상기 제 2뱅크와 상기 제 4뱅크, 상기 제 3뱅크와 상기 제 5뱅크의 각각의 비트라인들에 접속되어 데이터를 감지하고 증폭하는 제 3감지증폭기 및 제 4감지증폭기; 및,
    상기 제 4뱅크와 상기 제 3감지증폭기, 상기 제 3감지증폭기와 상기 제 2뱅크, 상기 제 3뱅크와 상기 제 4감지증폭기, 상기 제 4감지증폭기와 상기 제 5뱅크사이에 각각 접속되어 상기 제어신호에 응답하여 상기 각 뱅크들과 상기 각 감지증폭기들을 연결하는 제 5스위칭회로, 제 6스위칭회로, 제 7스위칭회로, 제 8스위칭회로를 더 구비하며,
    상기 제어신호는 상기 제 6스위칭회로 및 상기 제 7스위칭회로를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 제어신호는
    상기 제 1뱅크가 구비하는 리던던시 워드라인들로 상기 제 1뱅크의 결함 워드라인을 대체하는 경우에, 상기 제 2스위칭회로 및 상기 제 3스위칭회로를 인에이블시키고 상기 제 1스위칭회로, 상기 제 4스위칭회로, 상기 제 6스위칭회로 및 상기 제 7스위칭회로를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 반도체 메모리 장치에 있어서,
    노말 워드라인 및 리던던시 워드라인을 각각 구비하는 제 1, 제 2 및 제 3뱅크;
    상기 제 1뱅크와 상기 제 2뱅크사이에 위치하고, 대응되는 제 1제어신호에 응답하여 상기 제 1뱅크와 상기 제 2뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 1감지증폭기; 및,
    상기 제 1뱅크와 상기 제 3뱅크사이에 위치하고, 대응되는 제 2제어신호에 응답하여 상기 제 1뱅크와 상기 제 3뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 2감지증폭기를 구비하며,
    상기 제 1뱅크의 노말 워드라인에 결함이 발생될 때 결함이 발생된 워드라인을 상기 제 1뱅크에 인접하는 상기 제 2뱅크 및 상기 제 3뱅크의 리던던시 워드라인으로 대체하는 경우,
    상기 제 2뱅크의 리던던시 워드라인과 상기 제 3뱅크의 리던던시 워드라인이 동시에 활성화되고, 상기 제 1감지증폭기는 상기 제 1제어신호에 응답하여 상기 제 2뱅크의 리던던시 워드라인의 데이터를 감지하고 증폭하고, 상기 제 2감지증폭기는 상기 제 2제어신호에 응답하여 상기 제 3뱅크의 리던던시 워드라인의 데이터를 감지하고, 증폭하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 반도체 메모리장치는
    상기 제 2뱅크에 인접하고, 노말 워드라인 및 리던던시 워드라인을 구비하는 제 4뱅크;
    상기 제 3뱅크에 인접하고, 노말 워드라인 및 리던던시 워드라인을 구비하는 제 5뱅크;
    상기 제 2뱅크와 상기 제 4뱅크사이에 위치하고, 대응되는 제 3제어신호에 응답하여 상기 제 2뱅크와 상기 제 4뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 3감지증폭기; 및,
    상기 제3뱅크와 상기 제 5뱅크사이에 위치하고, 대응되는 제 4제어신호에 응답하여 상기 제 3뱅크와 상기 제 5뱅크의 비트라인의 데이터를 감지하고, 증폭하기 위한 제 4감지증폭기를 더 구비하며,
    상기 제 3 및 제 4감지증폭기는 대응되는 상기 제 3 및 제4제어신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557712B1 (ko) * 2004-11-10 2006-03-07 삼성전자주식회사 반도체 메모리의 리페어 방법 및 장치
US9583161B1 (en) 2016-02-17 2017-02-28 SK Hynix Inc. Repair circuit, memory apparatus using the same and operating method thereof

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9030897B2 (en) * 2012-08-31 2015-05-12 SK Hynix Inc. Memory and memory system for preventing degradation of data
US9105361B2 (en) 2012-10-31 2015-08-11 Seagate Technology Llc Fault tolerant control line configuration
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
KR102124987B1 (ko) * 2013-08-14 2020-06-22 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4255144B2 (ja) * 1998-05-28 2009-04-15 株式会社ルネサステクノロジ 半導体記憶装置
US6018483A (en) * 1998-12-10 2000-01-25 Siemens Aktiengesellschaft Distributed block redundancy for memory devices
US6052318A (en) * 1998-12-22 2000-04-18 Siemens Aktiengesellschaft Repairable semiconductor memory circuit having parrel redundancy replacement wherein redundancy elements replace failed elements
JP2001143494A (ja) * 1999-03-19 2001-05-25 Toshiba Corp 半導体記憶装置
KR100574478B1 (ko) * 1999-03-31 2006-04-27 주식회사 하이닉스반도체 메모리장치의 리페어 회로
KR100375599B1 (ko) * 1999-06-30 2003-03-15 주식회사 하이닉스반도체 로오 리던던시 회로
US6101138A (en) * 1999-07-22 2000-08-08 Eton Technology, Inc. Area efficient global row redundancy scheme for DRAM
KR100363085B1 (ko) * 1999-11-05 2002-12-05 삼성전자 주식회사 리던던시 효율을 향상시키는 로우 리던던시 스킴을 갖는반도체장치
US6084807A (en) * 1999-11-08 2000-07-04 Choi; Jin H. Memory device with global redundancy

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557712B1 (ko) * 2004-11-10 2006-03-07 삼성전자주식회사 반도체 메모리의 리페어 방법 및 장치
US9583161B1 (en) 2016-02-17 2017-02-28 SK Hynix Inc. Repair circuit, memory apparatus using the same and operating method thereof

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US20040022093A1 (en) 2004-02-05
KR100480607B1 (ko) 2005-04-06
US6798703B2 (en) 2004-09-28

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