JP2000222898A - 半導体メモリおよび半導体メモリの歩留りを向上させる方法 - Google Patents
半導体メモリおよび半導体メモリの歩留りを向上させる方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】置換柔軟性の高い冗長部および方法を使用して
チップの歩留りを向上させ、センスアンプの信号の競合
を防ぐ。 【解決手段】冗長素子は複数のメモリアレイの、センス
アンプを共有しない少なくとも２つに統合される。第１
アレイまたはブロック内の欠陥ロウ／カラム線は、専用
の冗長部からの冗長ロウ／カラム線で置換される。対応
するロウ／カラム線は欠陥の有無に関わらず、第１ブロ
ックとセンスアンプを共有しない第２アレイまたはブロ
ック内で置換される。対応するロウ／カラムは第１ブロ
ックの冗長置換を模するように置換される。
チップの歩留りを向上させ、センスアンプの信号の競合
を防ぐ。 【解決手段】冗長素子は複数のメモリアレイの、センス
アンプを共有しない少なくとも２つに統合される。第１
アレイまたはブロック内の欠陥ロウ／カラム線は、専用
の冗長部からの冗長ロウ／カラム線で置換される。対応
するロウ／カラム線は欠陥の有無に関わらず、第１ブロ
ックとセンスアンプを共有しない第２アレイまたはブロ
ック内で置換される。対応するロウ／カラムは第１ブロ
ックの冗長置換を模するように置換される。
Description
【０００１】技術分野 本発明は半導体メモリに関し、より詳細には欠陥ロウ／
カラム線の置換に対する方法および装置の改良に関す
る。
カラム線の置換に対する方法および装置の改良に関す
る。
【０００２】関連技術の説明 ＣＭＯＳ技術は進化を遂げ、コンピュータ市場は急速に
様々な消費者に開かれた。今日マルチメディアは少なく
とも３２Ｍｂ、有利には６４ＭｂのＤＲＡＭを必要とす
る。これによりコンピュータ内部のメモリシステムの相
対的なコストが増加する。近いうちに１２８Ｍｂおよび
５１２Ｍｂコンピュータがありふれたものになることは
ほぼ確実であり、このことは２５６Ｍｂおよび１ＧｂＤ
ＲＡＭ（Dynamic Random Access Memory ）、そしてそ
れ以上のＤＲＡＭの潜在的な需要を示唆する。非常に大
きなアレイサイズおよびリソグラフィ技術に関する困難
が生じるにもかかわらず、チップの歩留りを向上させる
ことの方が今まで以上に重要となる。プロセス技術者は
欠陥を減らし、そして最終的には無くす努力を続けてお
り、または少なくとも欠陥をマスクする努力を続けてい
る。チップに不良が残ってしまうことは避けられない
が、一般的には特別の回路設計、より具体的には冗長置
換部を使用することにより克服される。
様々な消費者に開かれた。今日マルチメディアは少なく
とも３２Ｍｂ、有利には６４ＭｂのＤＲＡＭを必要とす
る。これによりコンピュータ内部のメモリシステムの相
対的なコストが増加する。近いうちに１２８Ｍｂおよび
５１２Ｍｂコンピュータがありふれたものになることは
ほぼ確実であり、このことは２５６Ｍｂおよび１ＧｂＤ
ＲＡＭ（Dynamic Random Access Memory ）、そしてそ
れ以上のＤＲＡＭの潜在的な需要を示唆する。非常に大
きなアレイサイズおよびリソグラフィ技術に関する困難
が生じるにもかかわらず、チップの歩留りを向上させる
ことの方が今まで以上に重要となる。プロセス技術者は
欠陥を減らし、そして最終的には無くす努力を続けてお
り、または少なくとも欠陥をマスクする努力を続けてい
る。チップに不良が残ってしまうことは避けられない
が、一般的には特別の回路設計、より具体的には冗長置
換部を使用することにより克服される。
【０００３】典型的な冗長度アーキテクチャは低密度Ｄ
ＲＡＭに対して通常使用されており、これを図１ａに示
す。図１ａに複数の予備素子（冗長セル）を示すが、こ
の予備素子は同じドメイン内の欠陥素子（欠陥セル）を
置換するために使用される。予備素子は、複数の素子
（セル）からなるブロック（サブアレイ）それぞれに加
えられている。センスアンプ（図示せず）は隣接するブ
ロック間に配置され、素子だけでなく冗長素子もサポー
トする。各冗長ユニット（ＲＵ）は少数の冗長素子（Ｒ
Ｅ）からなり（例えば図ではＲＵ毎にＲＥ２つ）、対応
するブロック内にある不良部位（Ｘで示す）を補修する
ために使用される。この方式をブロック内置換方式と呼
び、高密度メモリのブロック数が増えるにつれて冗長領
域のオーバーヘッドが増加する。これは各ブロックが置
換用のドメインを備え、異なるブロック内のドメイン同
士は相互に排他的であるからである。このため、各ブロ
ックには少なくとも１つまたは有利には２つのＲＵが必
要である。従ってＲＵの効率はＲＵの非柔軟性を考慮す
るとかなり悪く、この非柔軟性は欠陥部位が特定のブロ
ックでクラスター化した場合にチップの歩留りを大幅に
低下させてしまう。上記の概念は T. Kirihata 等の文
献「 A 14ns 4 Mb DRAM with 300mW Active Power 」
（IEEE journal of Solid State Circuits, Vol. 27, p
p. 1222-1228, Sept. 1992 ）に説明された構成におい
て具体化されている。
ＲＡＭに対して通常使用されており、これを図１ａに示
す。図１ａに複数の予備素子（冗長セル）を示すが、こ
の予備素子は同じドメイン内の欠陥素子（欠陥セル）を
置換するために使用される。予備素子は、複数の素子
（セル）からなるブロック（サブアレイ）それぞれに加
えられている。センスアンプ（図示せず）は隣接するブ
ロック間に配置され、素子だけでなく冗長素子もサポー
トする。各冗長ユニット（ＲＵ）は少数の冗長素子（Ｒ
Ｅ）からなり（例えば図ではＲＵ毎にＲＥ２つ）、対応
するブロック内にある不良部位（Ｘで示す）を補修する
ために使用される。この方式をブロック内置換方式と呼
び、高密度メモリのブロック数が増えるにつれて冗長領
域のオーバーヘッドが増加する。これは各ブロックが置
換用のドメインを備え、異なるブロック内のドメイン同
士は相互に排他的であるからである。このため、各ブロ
ックには少なくとも１つまたは有利には２つのＲＵが必
要である。従ってＲＵの効率はＲＵの非柔軟性を考慮す
るとかなり悪く、この非柔軟性は欠陥部位が特定のブロ
ックでクラスター化した場合にチップの歩留りを大幅に
低下させてしまう。上記の概念は T. Kirihata 等の文
献「 A 14ns 4 Mb DRAM with 300mW Active Power 」
（IEEE journal of Solid State Circuits, Vol. 27, p
p. 1222-1228, Sept. 1992 ）に説明された構成におい
て具体化されている。
【０００４】別の冗長度アーキテクチャはフレキシブル
冗長置換コンフィギュレーション（flexible redundanc
y replacement configuration ）として知られ、これを
図１ｂに示す。図１ｂに示すメモリは冗長ブロック（ア
レイ）を大きなＲＵのドメインとして備えていて、この
冗長ブロックは同じメモリ内の任意部位にある不良素子
を選択的に置換する。このコンフィギュレーションで
は、ＲＵ内のＲＥは、メモリ内の任意のブロックにある
不良部位（Ｘで示す）を補修できる。先に説明したブロ
ック内置換方式に対するこの方式の利点は、１つのセク
ション、すなわち冗長ブロックが、メモリを形成するブ
ロックのうち任意数のブロックに対して有利に使用され
る、ということである。冗長ブロックは所定の数のＲＵ
を備えている。これにより、以前の方式よりも大幅にＲ
Ｕに対するスペースが節約されることになる。しかしこ
の方式は、冗長ブロックをサポートするために付加的な
センスアンプを必要とする。このコンフィギュレーショ
ンおよび種々のトレードオフに関する詳細は T. Kiriha
ta 等の文献「 A fault-Tolerant Design for 256Mb DR
AMs 」（ Digest of Technical Papers of the 1995 Sy
mposium on VLSI Circuits, pp. 1525-1534, Oct. 1997
）； T. Sugibayashi 等の文献「 A 30ns256Mb DRAM w
ith Multi-divided Arrays Structure 」（ IEEE Journ
al of Solid State Circuits, Vol. 28, pp. 1092-109
8, Nov. 1993 ）、；および H. L. Kalter 等の文献「
A 50ns 16Mb DRAM with a 10ns Date Rate and On-Chip
ECC」（ IEEE Journal of Solid State Circuits, Vo
l. 25, pp. 1118-1128, Oct.1990 ）に説明されてい
る。
冗長置換コンフィギュレーション（flexible redundanc
y replacement configuration ）として知られ、これを
図１ｂに示す。図１ｂに示すメモリは冗長ブロック（ア
レイ）を大きなＲＵのドメインとして備えていて、この
冗長ブロックは同じメモリ内の任意部位にある不良素子
を選択的に置換する。このコンフィギュレーションで
は、ＲＵ内のＲＥは、メモリ内の任意のブロックにある
不良部位（Ｘで示す）を補修できる。先に説明したブロ
ック内置換方式に対するこの方式の利点は、１つのセク
ション、すなわち冗長ブロックが、メモリを形成するブ
ロックのうち任意数のブロックに対して有利に使用され
る、ということである。冗長ブロックは所定の数のＲＵ
を備えている。これにより、以前の方式よりも大幅にＲ
Ｕに対するスペースが節約されることになる。しかしこ
の方式は、冗長ブロックをサポートするために付加的な
センスアンプを必要とする。このコンフィギュレーショ
ンおよび種々のトレードオフに関する詳細は T. Kiriha
ta 等の文献「 A fault-Tolerant Design for 256Mb DR
AMs 」（ Digest of Technical Papers of the 1995 Sy
mposium on VLSI Circuits, pp. 1525-1534, Oct. 1997
）； T. Sugibayashi 等の文献「 A 30ns256Mb DRAM w
ith Multi-divided Arrays Structure 」（ IEEE Journ
al of Solid State Circuits, Vol. 28, pp. 1092-109
8, Nov. 1993 ）、；および H. L. Kalter 等の文献「
A 50ns 16Mb DRAM with a 10ns Date Rate and On-Chip
ECC」（ IEEE Journal of Solid State Circuits, Vo
l. 25, pp. 1118-1128, Oct.1990 ）に説明されてい
る。
【０００５】別の冗長度アーキテクチャを図１ｃに示
す。このアーキテクチャは、ブロック内冗長部コンフィ
ギュレーションを用いたフレキシブル冗長置換方式を使
用する。このアーキテクチャでは、ＲＵはブロック内置
換方式と同じように各サブアレイに統合される。しか
し、他のブロックの不良部位を柔軟に補修するためにＲ
Ｕを使用することができ、これは冗長ブロックによるフ
レキシブル冗長置換方式と同様である。柔軟性を実現す
るための付加的なセンスアンプを必要とせず、その結果
オーバーヘッドのデザインスペースが少なくてすむこと
に注意されたい。しかし、置換用のフレキシブルドメイ
ンが同じである２つ以上のサブアレイを同時にアクティ
ブにした場合、データ競合の問題が生じる。データ競合
の問題についての詳細は図２に関連して説明する。
す。このアーキテクチャは、ブロック内冗長部コンフィ
ギュレーションを用いたフレキシブル冗長置換方式を使
用する。このアーキテクチャでは、ＲＵはブロック内置
換方式と同じように各サブアレイに統合される。しか
し、他のブロックの不良部位を柔軟に補修するためにＲ
Ｕを使用することができ、これは冗長ブロックによるフ
レキシブル冗長置換方式と同様である。柔軟性を実現す
るための付加的なセンスアンプを必要とせず、その結果
オーバーヘッドのデザインスペースが少なくてすむこと
に注意されたい。しかし、置換用のフレキシブルドメイ
ンが同じである２つ以上のサブアレイを同時にアクティ
ブにした場合、データ競合の問題が生じる。データ競合
の問題についての詳細は図２に関連して説明する。
【０００６】図２に、４つの４Ｍｂブロック１６からな
る１６Ｍｂバンク１２を示す。各ブロックは複数のワー
ド線（ＷＬ）を備え、各ＷＬは複数のセルと接続してい
る。各ブロック１６はまた複数の冗長ワード線（ＲＷ
Ｌ）１８も備え、各ＲＷＬは複数の冗長セルを有する。
簡単のためにカラム冗長度を無視するが、冗長カラムも
同じように統合することができる。典型的にはセンスア
ンプ１４が設けられ、隣接するブロック間で共有され
る。２本のワード線（ブロック１のＷＬ１、およびブロ
ック３のＷＬ３）は同時にアクティブにされるとみなす
（ブロック０および１、またはブロック２および３の２
本のＷＬは同時にアクティブにできないことに注意され
たい、これはセンスアンプがブロック０と１との間、お
よびブロック２と３との間で共有されるからである）。
ＷＬ１からのセルデータはセンスアンプ１４−ｂおよび
１４−ｃにより増幅され、ＷＬ３からのセルデータはセ
ンスアンプ１４−ｄおよび１４−ｅにより増幅される。
ＷＬ１は欠陥がある場合、冗長置換部としての冗長ワー
ド線（ＲＷＬ）により置換されるべきである。データ競
合の問題は、欠陥ＷＬ１がブロック３内に物理的に配置
されたＲＷＬにより置換された場合に生じる。この場
合、ブロック３内の２本のワード線ＷＬ３およびＲＷＬ
は同時にアクティブにされる。図３にＷＬ３、ＲＷＬお
よびセンスアンプ２４を詳細に示す。ＷＬ３に接続され
ているセルおよびＲＷＬに接続されている冗長セルは、
独立にデータを格納している。このために検出できなく
なるが、これは２ビットのデータが検出のために１対の
ＢＬに転送されるからである。この問題は、ブロック内
冗長部コンフィギュレーションを用いたフレキシブル冗
長置換方式を使用する場合は避けられない。結論とし
て、図１ｃのアプローチは１つのブロックがアクティブ
にされる場合だけ評価することができ、それ以外の場合
には常に、フレキシブル冗長置換方式のためにデータ競
合の可能性がある。
る１６Ｍｂバンク１２を示す。各ブロックは複数のワー
ド線（ＷＬ）を備え、各ＷＬは複数のセルと接続してい
る。各ブロック１６はまた複数の冗長ワード線（ＲＷ
Ｌ）１８も備え、各ＲＷＬは複数の冗長セルを有する。
簡単のためにカラム冗長度を無視するが、冗長カラムも
同じように統合することができる。典型的にはセンスア
ンプ１４が設けられ、隣接するブロック間で共有され
る。２本のワード線（ブロック１のＷＬ１、およびブロ
ック３のＷＬ３）は同時にアクティブにされるとみなす
（ブロック０および１、またはブロック２および３の２
本のＷＬは同時にアクティブにできないことに注意され
たい、これはセンスアンプがブロック０と１との間、お
よびブロック２と３との間で共有されるからである）。
ＷＬ１からのセルデータはセンスアンプ１４−ｂおよび
１４−ｃにより増幅され、ＷＬ３からのセルデータはセ
ンスアンプ１４−ｄおよび１４−ｅにより増幅される。
ＷＬ１は欠陥がある場合、冗長置換部としての冗長ワー
ド線（ＲＷＬ）により置換されるべきである。データ競
合の問題は、欠陥ＷＬ１がブロック３内に物理的に配置
されたＲＷＬにより置換された場合に生じる。この場
合、ブロック３内の２本のワード線ＷＬ３およびＲＷＬ
は同時にアクティブにされる。図３にＷＬ３、ＲＷＬお
よびセンスアンプ２４を詳細に示す。ＷＬ３に接続され
ているセルおよびＲＷＬに接続されている冗長セルは、
独立にデータを格納している。このために検出できなく
なるが、これは２ビットのデータが検出のために１対の
ＢＬに転送されるからである。この問題は、ブロック内
冗長部コンフィギュレーションを用いたフレキシブル冗
長置換方式を使用する場合は避けられない。結論とし
て、図１ｃのアプローチは１つのブロックがアクティブ
にされる場合だけ評価することができ、それ以外の場合
には常に、フレキシブル冗長置換方式のためにデータ競
合の可能性がある。
【０００７】図４に、図１ｂの方式に類似の、冗長ブロ
ック構想によるフレキシブル冗長置換方式を示す。ブロ
ック０のＷＬ１およびブロック２のＷＬ２は同時にアク
ティブにされるとみなす。ＷＬ２に欠陥がある場合は、
冗長ブロック内に物理的に配置されたＲＷＬにより置換
される。データ競合は避けることができる。なぜなら
ば、面積に不利益が生じることがあるが、冗長ブロック
がセンスアンプ１４Ｒとしてだからである。しかし、Ｗ
Ｌ０およびＷＬ２の両方に欠陥があり、単一の冗長ブロ
ック内に物理的に配置された２本のＲＷＬで置換された
場合は、やはりデータ競合の問題が生じる。冗長ブロッ
クを２つ備えればデータ競合を克服できるが、それには
追加のセンスアンプが必要となる。結論として、複数の
ブロックが同時にアクティブにされる場合には、図１ｂ
のアプローチは適切でない。
ック構想によるフレキシブル冗長置換方式を示す。ブロ
ック０のＷＬ１およびブロック２のＷＬ２は同時にアク
ティブにされるとみなす。ＷＬ２に欠陥がある場合は、
冗長ブロック内に物理的に配置されたＲＷＬにより置換
される。データ競合は避けることができる。なぜなら
ば、面積に不利益が生じることがあるが、冗長ブロック
がセンスアンプ１４Ｒとしてだからである。しかし、Ｗ
Ｌ０およびＷＬ２の両方に欠陥があり、単一の冗長ブロ
ック内に物理的に配置された２本のＲＷＬで置換された
場合は、やはりデータ競合の問題が生じる。冗長ブロッ
クを２つ備えればデータ競合を克服できるが、それには
追加のセンスアンプが必要となる。結論として、複数の
ブロックが同時にアクティブにされる場合には、図１ｂ
のアプローチは適切でない。
【０００８】本発明は、複数ブロックのアクティベーシ
ョンにおけるデータ競合の問題を克服しつつ、追加のセ
ンスアンプを設けずに複数のブロックをスパートさせる
フレキシブル冗長置換方式を可能にする。
ョンにおけるデータ競合の問題を克服しつつ、追加のセ
ンスアンプを設けずに複数のブロックをスパートさせる
フレキシブル冗長置換方式を可能にする。
【０００９】発明の概要 本発明の実施例によると、平行冗長置換部を有する半導
体メモリは複数のメモリアレイを有し、複数のメモリア
レイそれぞれは複数の素子からなっており、複数のメモ
リアレイの少なくとも２つは複数の冗長素子を備えてい
る。複数のメモリアレイはセンスアンプバンクにより分
割されており、隣接するメモリアレイは、その間にある
センスアンプバンクを共有する。少なくとも２つの冗長
素子が少なくとも２つのドメイン内に配置されており、
前記少なくとも２つのドメインそれぞれは、少なくとも
１つのメモリアレイおよび少なくとも１つのセンスアン
プバンクからなる。少なくとも２つのドメイン内に配置
されている前記複数のメモリアレイの少なくとも２つ
は、同じ論理アドレスでアクセスされ、かつ同時にアク
セスされるメモリアレイの少なくとも１つに欠陥がある
場合、前記少なくとも２つのドメイン内に配置されてい
る少なくとも２つの冗長素子で同時に置換される。前記
置換部は、同時に同じセンスアンプバンクを使用しな
い。
体メモリは複数のメモリアレイを有し、複数のメモリア
レイそれぞれは複数の素子からなっており、複数のメモ
リアレイの少なくとも２つは複数の冗長素子を備えてい
る。複数のメモリアレイはセンスアンプバンクにより分
割されており、隣接するメモリアレイは、その間にある
センスアンプバンクを共有する。少なくとも２つの冗長
素子が少なくとも２つのドメイン内に配置されており、
前記少なくとも２つのドメインそれぞれは、少なくとも
１つのメモリアレイおよび少なくとも１つのセンスアン
プバンクからなる。少なくとも２つのドメイン内に配置
されている前記複数のメモリアレイの少なくとも２つ
は、同じ論理アドレスでアクセスされ、かつ同時にアク
セスされるメモリアレイの少なくとも１つに欠陥がある
場合、前記少なくとも２つのドメイン内に配置されてい
る少なくとも２つの冗長素子で同時に置換される。前記
置換部は、同時に同じセンスアンプバンクを使用しな
い。
【００１０】別の実施例によると、半導体メモリの歩留
りを向上させる方法は、複数のメモリバンクを設けるス
テップを有し、各バンクは複数のメモリアレイからな
り、メモリアレイはセンスアンプバンクにより分割され
ており、隣接するメモリアレイは、その間のセンスアン
プバンクを共有する。不良素子を置換するための少なく
とも２つの冗長素子は、第１ドメインと第２ドメインと
に分割されており、第１ドメインと第２ドメインとは、
異なるセンスアンプバンクを使用するメモリアレイ内に
ある。不良デバイスは、第１ドメインまたは第２ドメイ
ンの一方にある冗長デバイスにより置換される。異なる
メモリアレイ内にある不良素子と論理的に同じ個所に対
応する素子は、第１ドメインまたは第２ドメインの他方
にある冗長素子により置換される。前記異なるメモリア
レイは、不良素子のメモリアレイとは異なるセンスアン
プバンクを使用する。不良素子は、第１または第２ドメ
インの一方にある冗長素子をアクティブにすることによ
り置換され、不良デバイスと論理的に同じ個所に対応す
る素子は、第１または第２ドメインの他方にある冗長素
子をアクティブにすることにより置換され、これによ
り、センスアンプバンクにおける信号の競合は低減され
る。
りを向上させる方法は、複数のメモリバンクを設けるス
テップを有し、各バンクは複数のメモリアレイからな
り、メモリアレイはセンスアンプバンクにより分割され
ており、隣接するメモリアレイは、その間のセンスアン
プバンクを共有する。不良素子を置換するための少なく
とも２つの冗長素子は、第１ドメインと第２ドメインと
に分割されており、第１ドメインと第２ドメインとは、
異なるセンスアンプバンクを使用するメモリアレイ内に
ある。不良デバイスは、第１ドメインまたは第２ドメイ
ンの一方にある冗長デバイスにより置換される。異なる
メモリアレイ内にある不良素子と論理的に同じ個所に対
応する素子は、第１ドメインまたは第２ドメインの他方
にある冗長素子により置換される。前記異なるメモリア
レイは、不良素子のメモリアレイとは異なるセンスアン
プバンクを使用する。不良素子は、第１または第２ドメ
インの一方にある冗長素子をアクティブにすることによ
り置換され、不良デバイスと論理的に同じ個所に対応す
る素子は、第１または第２ドメインの他方にある冗長素
子をアクティブにすることにより置換され、これによ
り、センスアンプバンクにおける信号の競合は低減され
る。
【００１１】有利な実施例の詳細な説明 本明細書は半導体メモリに関し、より詳細には欠陥ロウ
／カラム線を置換するための方法および装置の改良に関
する。本発明によると、置換柔軟性の高い冗長部および
方法を使用してチップの歩留りを向上させ、センスアン
プの信号の競合を防ぐ。平行冗長度によりこれを達成す
ると共に、従来のヒューズ数を維持している。第１アレ
イまたはブロック内の欠陥ロウ／カラム線は、専用の冗
長部からの冗長ロウ／カラム線で置換される。第２アレ
イまたはブロック内の対応するロウ／カラム線は欠陥の
有無に関わらず置換される。第２アレイまたはブロック
は第１ブロックとセンスアンプを共有しない。対応する
ロウ／カラムは、第１ブロックの冗長置換を模するよう
に置換され、それにより柔軟性および歩留りを向上させ
るだけでなく信号検出の競合を防ぐ。
／カラム線を置換するための方法および装置の改良に関
する。本発明によると、置換柔軟性の高い冗長部および
方法を使用してチップの歩留りを向上させ、センスアン
プの信号の競合を防ぐ。平行冗長度によりこれを達成す
ると共に、従来のヒューズ数を維持している。第１アレ
イまたはブロック内の欠陥ロウ／カラム線は、専用の冗
長部からの冗長ロウ／カラム線で置換される。第２アレ
イまたはブロック内の対応するロウ／カラム線は欠陥の
有無に関わらず置換される。第２アレイまたはブロック
は第１ブロックとセンスアンプを共有しない。対応する
ロウ／カラムは、第１ブロックの冗長置換を模するよう
に置換され、それにより柔軟性および歩留りを向上させ
るだけでなく信号検出の競合を防ぐ。
【００１２】図を参照して具体例を詳細に説明するが、
図全体を通して、類似または同一の要素にはそれぞれ相
応の参照番号を付してある。図５に１６Ｍｂメモリバン
ク１００の概略図を示す。メモリバンク１００はブロッ
ク０からブロック３に分割されている。各ブロックはメ
モリアレイ１０２から１０５を供え、センスアンプバン
ク１０６から１１０が各ブロック間に配置されている。
センスアンプバンク１０６から１１０のセンスアンプは
隣接するブロック間で共有されている。例えば、センス
アンプバンク１０７はブロック０とブロック１の間に配
置され、ブロック０とブロック１の両方に共有される。
冗長ロウまたはカラムが各ブロックに備えられている。
例示的に本発明を冗長ロウに関して説明するため、冗長
ワード線について述べることになる。しかし本発明は冗
長カラムにも応用でき、冗長ビット線にも同様に応用で
きる。やはり例示的に、１６Ｍｂメモリバンクを備えた
６４Ｍｂメモリチップを用いて本発明について述べる。
しかし、本発明は他のサイズのメモリ素子に対しても応
用できる。
図全体を通して、類似または同一の要素にはそれぞれ相
応の参照番号を付してある。図５に１６Ｍｂメモリバン
ク１００の概略図を示す。メモリバンク１００はブロッ
ク０からブロック３に分割されている。各ブロックはメ
モリアレイ１０２から１０５を供え、センスアンプバン
ク１０６から１１０が各ブロック間に配置されている。
センスアンプバンク１０６から１１０のセンスアンプは
隣接するブロック間で共有されている。例えば、センス
アンプバンク１０７はブロック０とブロック１の間に配
置され、ブロック０とブロック１の両方に共有される。
冗長ロウまたはカラムが各ブロックに備えられている。
例示的に本発明を冗長ロウに関して説明するため、冗長
ワード線について述べることになる。しかし本発明は冗
長カラムにも応用でき、冗長ビット線にも同様に応用で
きる。やはり例示的に、１６Ｍｂメモリバンクを備えた
６４Ｍｂメモリチップを用いて本発明について述べる。
しかし、本発明は他のサイズのメモリ素子に対しても応
用できる。
【００１３】図５に示すように、冗長部１１２は２つの
ドメインに分割されている。第１ドメイン１１４は例え
ばブロック０に配置されている。第２ドメイン１１６は
例えばブロック２またはブロック３に配置されている。
これらのブロックは、第１ドメイン１１４に対して使用
されるセンスアンプが第２ドメイン１１６に対しては使
用されないブロックである。本発明はブロック１とブロ
ック３の間で分割される冗長部を含むことも考えられ、
やはり同じ結果を達成する。冗長部１１２を２つのブロ
ック間で等しく分割することにより、第１ドメイン１１
４はブロック０および１内の欠陥に対する置換部となる
一方、第２ドメイン１１６はブロック２および３内の欠
陥に対する置換部となる。
ドメインに分割されている。第１ドメイン１１４は例え
ばブロック０に配置されている。第２ドメイン１１６は
例えばブロック２またはブロック３に配置されている。
これらのブロックは、第１ドメイン１１４に対して使用
されるセンスアンプが第２ドメイン１１６に対しては使
用されないブロックである。本発明はブロック１とブロ
ック３の間で分割される冗長部を含むことも考えられ、
やはり同じ結果を達成する。冗長部１１２を２つのブロ
ック間で等しく分割することにより、第１ドメイン１１
４はブロック０および１内の欠陥に対する置換部となる
一方、第２ドメイン１１６はブロック２および３内の欠
陥に対する置換部となる。
【００１４】動作時は、欠陥または異常のあるワード線
の冗長置換は平行して実行される。つまり、メモリアレ
イ１０４内の欠陥ワード線１１８が第２ドメイン１１６
に配置された冗長ワード線により置換されるだけでな
く、第２ドメイン１１６とセンスアンプを共有しない、
第１ドメイン１１４内の対応する冗長ロウによっても置
換される。従来技術のように冗長部を１つのブロック内
に配置するのではなく、本発明ではセンスアンプを共有
しない２つのブロックに冗長部を分離する。従来技術で
は、２本または２の倍数本のワード線を同時に置換して
欠陥ワード線を補修する。本発明では、１本目のワード
線は欠陥が生じたブロック内で置換され、２本目は欠陥
ワード線を含む第１ブロックとセンスアンプを共有しな
いブロック内でアクティブにされる。第２冗長置換部
は、そのブロック内の欠陥の有無に関わらず置換され
る。第２冗長置換部はさらに、第１冗長ワード線のそれ
ぞれのブロック内での位置を模する位置に対応する。
の冗長置換は平行して実行される。つまり、メモリアレ
イ１０４内の欠陥ワード線１１８が第２ドメイン１１６
に配置された冗長ワード線により置換されるだけでな
く、第２ドメイン１１６とセンスアンプを共有しない、
第１ドメイン１１４内の対応する冗長ロウによっても置
換される。従来技術のように冗長部を１つのブロック内
に配置するのではなく、本発明ではセンスアンプを共有
しない２つのブロックに冗長部を分離する。従来技術で
は、２本または２の倍数本のワード線を同時に置換して
欠陥ワード線を補修する。本発明では、１本目のワード
線は欠陥が生じたブロック内で置換され、２本目は欠陥
ワード線を含む第１ブロックとセンスアンプを共有しな
いブロック内でアクティブにされる。第２冗長置換部
は、そのブロック内の欠陥の有無に関わらず置換され
る。第２冗長置換部はさらに、第１冗長ワード線のそれ
ぞれのブロック内での位置を模する位置に対応する。
【００１５】図５に示すように、ブロック２内の欠陥ワ
ード線１１８は、第２ドメイン１１６内の冗長ワード線
により置換される。ブロック０内のワード線もまた、第
２冗長ワード線で置換される。冗長ワード線１１４のブ
ロック０内の位置は、ブロック２内の冗長ワード線の位
置と同じである。冗長ワード線１１４はブロック０によ
り、ブロック０内の欠陥の有無に関わらず使用される。
冗長置換部をブロック０とブロック２とで分離すること
により、センスアンプバンクで信号の競合が生じない。
これはブロック０とブロック２とが同じセンスアンプを
共有しないからである。冗長部は等しく分離されている
にもかかわらず、平行に動作して完全にフレキシブルな
１６Ｍｂ補修領域を６４Ｍｂメモリチップに対して与え
る。
ード線１１８は、第２ドメイン１１６内の冗長ワード線
により置換される。ブロック０内のワード線もまた、第
２冗長ワード線で置換される。冗長ワード線１１４のブ
ロック０内の位置は、ブロック２内の冗長ワード線の位
置と同じである。冗長ワード線１１４はブロック０によ
り、ブロック０内の欠陥の有無に関わらず使用される。
冗長置換部をブロック０とブロック２とで分離すること
により、センスアンプバンクで信号の競合が生じない。
これはブロック０とブロック２とが同じセンスアンプを
共有しないからである。冗長部は等しく分離されている
にもかかわらず、平行に動作して完全にフレキシブルな
１６Ｍｂ補修領域を６４Ｍｂメモリチップに対して与え
る。
【００１６】完全にフレキシブルな１６Ｍｂ補修の利点
を説明するために、理論的なチップの歩留りに対するチ
ップ上の欠陥の数を、６４Ｍｂメモリチップに対してプ
ロットしたグラフを図６に示す。曲線２００は、従来技
術による柔軟性を有する冗長度方式で、４Ｍｂ補修領域
を与える方式を示す。曲線２０２は、本発明による柔軟
な冗長度方式で、１６Ｍｂ補修領域を与える方式を示
す。従来技術の曲線２００（すなわち図１ａの４Ｍｂブ
ロック内冗長置換方式）では、歩留りを５０％と仮定す
ると曲線２０２よりも約３０％少ない欠陥しか吸収でき
ない。さらに、欠陥のクラスター化を考慮に入れると
（クラスター化の定義）、付加的な歩留りの利得が１６
Ｍｂ補修領域コンフィギュレーションに対して生じ、付
加的な損失が４Ｍｂ補修領域コンフィギュレーションに
対して生じる。
を説明するために、理論的なチップの歩留りに対するチ
ップ上の欠陥の数を、６４Ｍｂメモリチップに対してプ
ロットしたグラフを図６に示す。曲線２００は、従来技
術による柔軟性を有する冗長度方式で、４Ｍｂ補修領域
を与える方式を示す。曲線２０２は、本発明による柔軟
な冗長度方式で、１６Ｍｂ補修領域を与える方式を示
す。従来技術の曲線２００（すなわち図１ａの４Ｍｂブ
ロック内冗長置換方式）では、歩留りを５０％と仮定す
ると曲線２０２よりも約３０％少ない欠陥しか吸収でき
ない。さらに、欠陥のクラスター化を考慮に入れると
（クラスター化の定義）、付加的な歩留りの利得が１６
Ｍｂ補修領域コンフィギュレーションに対して生じ、付
加的な損失が４Ｍｂ補修領域コンフィギュレーションに
対して生じる。
【００１７】本発明によると、可能な限りの補修領域の
柔軟性が達成されつつも、センスアンプが検出する間の
信号の競合は防がれる。さらに、平行置換方式では複数
のメモリアレイの少なくとも２つのアレイ内に冗長ワー
ド線が統合されるが、これによる付加的なセンスアンプ
は必要でない。
柔軟性が達成されつつも、センスアンプが検出する間の
信号の競合は防がれる。さらに、平行置換方式では複数
のメモリアレイの少なくとも２つのアレイ内に冗長ワー
ド線が統合されるが、これによる付加的なセンスアンプ
は必要でない。
【００１８】本発明の有利な方法および実施例（例示的
なものであり、限定的なものではない）を説明したが、
教示の範囲内での修正および変更が当業者にとって可能
であることは明らかである。従って、本明細書中に記載
した本発明の実施例を、特許請求の範囲によって定義さ
れた本発明の範囲および精神を逸脱することなく、変形
させることができる。特許法にのっとり本発明を詳細か
つ具体的に説明したが、特許請求の範囲および特許証に
より保護されることを所望する事項は、特許請求の範囲
に示すとおりである。
なものであり、限定的なものではない）を説明したが、
教示の範囲内での修正および変更が当業者にとって可能
であることは明らかである。従って、本明細書中に記載
した本発明の実施例を、特許請求の範囲によって定義さ
れた本発明の範囲および精神を逸脱することなく、変形
させることができる。特許法にのっとり本発明を詳細か
つ具体的に説明したが、特許請求の範囲および特許証に
より保護されることを所望する事項は、特許請求の範囲
に示すとおりである。
【図１ａ】従来技術による低密度ＤＲＡＭで一般的に使
用される冗長度アーキテクチャである。
用される冗長度アーキテクチャである。
【図１ｂ】フレキシブル冗長置換方式を用いている従来
技術による別の冗長度アーキテクチャである。
技術による別の冗長度アーキテクチャである。
【図１ｃ】ブロック内冗長部コンフィギュレーションに
よるフレキシブル冗長置換方式を用いている従来技術に
よる別の冗長度アーキテクチャである。
よるフレキシブル冗長置換方式を用いている従来技術に
よる別の冗長度アーキテクチャである。
【図２】センスアンプに対する、従来型のインタリーブ
型検出方式を示す概略図である。
型検出方式を示す概略図である。
【図３】信号の競合がある従来型のセンスアンプを示す
概略図である。
概略図である。
【図４】従来型メモリバンクの概略図である。
【図５】本発明によるメモリバンクの概略図である。
【図６】異なる補修領域の、理論的な歩留りに対する欠
陥の数を示すグラフである。
陥の数を示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 桐畑 外志昭 アメリカ合衆国 ニューヨーク ポーキプ シー ミスティー リッジ サークル 10 (72)発明者 ガブリエル ダニエル アメリカ合衆国 ニューヨーク ジャマイ カ エステース エイティース ロード 185−39
Claims (17)
- 【請求項１】 半導体メモリにおいて、 複数のメモリアレイと、少なくとも２つの冗長素子とを
有し、 前記複数のメモリアレイそれぞれは複数の素子からなっ
ており、 前記複数のメモリアレイの少なくとも２つは複数の冗長
素子を備えており、 前記複数のメモリアレイはセンスアンプバンクにより分
割されており、 隣接するメモリアレイは、間にあるセンスアンプバンク
を共有し、 前記少なくとも２つの冗長素子は、少なくとも２つのド
メイン内に配置されており、 前記少なくとも２つのドメインそれぞれは、少なくとも
１つのメモリアレイおよび少なくとも１つのセンスアン
プバンクからなり、 前記少なくとも２つのドメイン内に配置されている前記
複数のメモリアレイの少なくとも２つは同じ論理アドレ
スでアクセスされ、 同時にアクセスされるメモリアレイの少なくとも１つに
欠陥がある場合、複数のメモリアレイの少なくとも２つ
は、前記少なくとも２つのドメイン内に配置されている
少なくとも２つの冗長素子で同時に置換され、 前記置換部は同時に同じセンスアンプバンクを使用しな
い、ことを特徴とする、平行冗長置換部を有する半導体
メモリ。 - 【請求項２】 前記冗長部はワード線を含む、請求項１
記載の改良型冗長部を有する半導体メモリ。 - 【請求項３】 前記冗長部はビット線を含む、請求項１
記載の改良型冗長部を有する半導体メモリ。 - 【請求項４】 各メモリバンクは、実質的に相互に平行
に配置されている４つのブロックを有し、 第１ドメインは第１ブロック内に配置され、 第２ドメインは第３ブロック内に配置されている、請求
項１記載の改良型冗長部を有する半導体メモリ。 - 【請求項５】 各メモリバンクは、実質的に相互に平行
に配置されている４つのブロックを有し、 第１ドメインは第２ブロック内に配置され、 第２ドメインは第４ブロック内に配置されている、請求
項１記載の改良型冗長部を有する半導体メモリ。 - 【請求項６】 第１ドメインは、メモリバンクの第１半
分内の不良素子を置換し、 第２ドメインは、メモリバンクの第２半分内の不良素子
を置換する、請求項１記載の改良型冗長部を有する半導
体メモリ。 - 【請求項７】 各不良素子および論理的に同じ個所に対
応する素子は、第１ドメイン内の少なくとも１つの素子
および第２ドメイン内の少なくとも１つの素子で置換さ
れ、 第１ドメイン内の少なくとも１つの素子と、第２ドメイ
ン内の少なくとも１つの素子とは同数である、請求項１
記載の改良型冗長部を有する半導体メモリ。 - 【請求項８】 各メモリバンクは１６Ｍｂのメモリを有
する、請求項１記載の改良型冗長部を有する半導体メモ
リ。 - 【請求項９】 各メモリアレイは３Ｍｂのメモリを有す
る、請求項１記載の改良型冗長部を有する半導体メモ
リ。 - 【請求項１０】 半導体メモリの歩留りを向上させる方
法において、 複数のメモリバンクを設けるステップを有し、 各バンクは複数のメモリアレイからなり、 メモリアレイはセンスアンプバンクにより分割されてお
り、 隣接するメモリアレイは、間のセンスアンプバンクを共
有し、 不良素子を置換するための少なくとも２つの冗長素子
は、第１ドメインと第２ドメインとに分割されており、 第１ドメインと第２ドメインとは、異なるセンスアンプ
バンクを使用するメモリアレイ内にあり、 不良素子を置換するステップを有し、 当該置換は、第１または第２ドメインの一方にある冗長
素子をアクティブにすることにより行われ、 不良デバイスと論理的に同じ個所に対応する素子を置換
するステップを有し、 当該置換は、第１または第２ドメインの他方にある冗長
素子をアクティブにすることにより行われ、 これにより、センスアンプバンクにおける信号の競合を
低減する、ことを特徴とする方法。 - 【請求項１１】 不良素子を置換するステップはさら
に、該不良素子を複数のデバイスで置換することを含
む、請求項１０記載の方法。 - 【請求項１２】 不良デバイスと論理的に同じ個所に対
応する素子を置換するステップはさらに、不良素子と論
理的に同じ個所に対応するデバイスを、不良素子を置換
する複数の素子と同数の複数の素子で置換することを含
む、請求項１０記載の方法。 - 【請求項１３】 冗長部はワード線を含む、請求項１０
記載の方法。 - 【請求項１４】 冗長部はビット線を含む、請求項１０
記載の方法。 - 【請求項１５】 各メモリバンクを、実質的に相互に平
行に配置されている４つのブロックにより定義するステ
ップをさらに有し、 第１ドメインは第２ブロック内に配置され、 第２ドメインは第３ブロック内に配置されている、請求
項１０記載の方法。 - 【請求項１６】 各メモリバンクを、実質的に相互に平
行に配置されている４つのブロックにより定義するステ
ップをさらに有し、 第１ドメインは第２ブロック内に配置され、 第２ドメインは第４ブロック内に配置されている、請求
項１０記載の方法。 - 【請求項１７】 不良素子を置換するステップは、 メモリバンクの第１半分内の不良素子を、第１ドメイン
内の冗長素子により置換するステップと、 メモリバンクの第２半分内の不良素子を、第２ドメイン
内の冗長素子により置換するステップとを有する、請求
項１０記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/218561 | 1998-12-22 | ||
| US09/218,561 US6052318A (en) | 1998-12-22 | 1998-12-22 | Repairable semiconductor memory circuit having parrel redundancy replacement wherein redundancy elements replace failed elements |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000222898A true JP2000222898A (ja) | 2000-08-11 |
Family
ID=22815587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11365136A Withdrawn JP2000222898A (ja) | 1998-12-22 | 1999-12-22 | 半導体メモリおよび半導体メモリの歩留りを向上させる方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6052318A (ja) |
| EP (1) | EP1014267B1 (ja) |
| JP (1) | JP2000222898A (ja) |
| KR (1) | KR20000057087A (ja) |
| CN (1) | CN1182536C (ja) |
| DE (1) | DE69911364T8 (ja) |
| TW (1) | TW457487B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014885A (ja) * | 1999-04-06 | 2001-01-19 | Genesis Semiconductor Inc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447262B1 (ko) * | 1999-12-28 | 2004-09-07 | 주식회사 하이닉스반도체 | 메모리 소자의 여분셀 배열방법 |
| JP2002203903A (ja) * | 2000-12-28 | 2002-07-19 | Niigata Seimitsu Kk | 半導体集積回路 |
| US6898110B2 (en) * | 2001-01-31 | 2005-05-24 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US7088604B2 (en) * | 2001-03-15 | 2006-08-08 | Micron Technology, Inc. | Multi-bank memory |
| KR100410984B1 (ko) * | 2001-06-04 | 2003-12-12 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 불량 구제 방법 |
| TW594775B (en) * | 2001-06-04 | 2004-06-21 | Toshiba Corp | Semiconductor memory device |
| KR100487529B1 (ko) * | 2002-07-12 | 2005-05-03 | 삼성전자주식회사 | 리던던시 디코더를 갖는 반도체 메모리 장치 및 리던던시디코더를 사용한 반도체 메모리 장치의 불량 셀 구제 방법 |
| KR100480607B1 (ko) * | 2002-08-02 | 2005-04-06 | 삼성전자주식회사 | 리던던시 워드라인에 의하여 결함 워드라인을 대체하는경우 대체효율을 향상시키는 반도체 메모리 장치 |
| US20050117429A1 (en) * | 2003-04-28 | 2005-06-02 | Chin-Hsi Lin | Nonvolatile memory structure with high speed high bandwidth and low voltage |
| TWI236017B (en) * | 2004-02-11 | 2005-07-11 | Winbond Electronics Corp | Device and method of the semiconductor memory using dividing the memory region to compensate the defects |
| JP4227974B2 (ja) * | 2005-05-27 | 2009-02-18 | エルピーダメモリ株式会社 | チップ情報管理方法、チップ情報管理システム及びチップ情報管理プログラム |
| JP4607685B2 (ja) * | 2005-06-30 | 2011-01-05 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| KR101108133B1 (ko) * | 2007-07-26 | 2012-01-31 | 가부시키가이샤 어드밴티스트 | 예비 라인 할당 장치, 메모리 구제 장치, 예비 라인 할당 방법, 메모리 제조 방법, 및 프로그램 |
| KR101497543B1 (ko) | 2008-10-09 | 2015-03-03 | 삼성전자주식회사 | 리던던시 워드라인을 공유하는 반도체 메모리 장치 |
| US8755215B2 (en) * | 2012-07-31 | 2014-06-17 | SK Hynix Inc. | Resistive memory device |
| US9799412B2 (en) * | 2014-09-30 | 2017-10-24 | Sony Semiconductor Solutions Corporation | Memory having a plurality of memory cells and a plurality of word lines |
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| KR102467624B1 (ko) | 2018-05-10 | 2022-11-16 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 |
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| EP0499131A1 (en) * | 1991-02-12 | 1992-08-19 | Texas Instruments Incorporated | High efficiency row redundancy for dynamic ram |
| EP0529330A3 (en) * | 1991-07-31 | 1993-09-29 | Texas Instruments Incorporated | System with laser link decoder for dram redundancy scheme |
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1998
- 1998-12-22 US US09/218,561 patent/US6052318A/en not_active Expired - Lifetime
-
1999
- 1999-12-20 EP EP99125357A patent/EP1014267B1/en not_active Expired - Lifetime
- 1999-12-20 DE DE69911364T patent/DE69911364T8/de not_active Expired - Fee Related
- 1999-12-22 KR KR1019990060172A patent/KR20000057087A/ko not_active Application Discontinuation
- 1999-12-22 JP JP11365136A patent/JP2000222898A/ja not_active Withdrawn
- 1999-12-22 CN CNB991269608A patent/CN1182536C/zh not_active Expired - Fee Related
-
2000
- 2000-01-21 TW TW088122424A patent/TW457487B/zh not_active IP Right Cessation
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|---|---|---|---|---|
| JP2001014885A (ja) * | 1999-04-06 | 2001-01-19 | Genesis Semiconductor Inc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
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| KR20000057087A (ko) | 2000-09-15 |
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| US6052318A (en) | 2000-04-18 |
| CN1182536C (zh) | 2004-12-29 |
| DE69911364T8 (de) | 2004-11-25 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061221 |
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