KR20000057087A - 반도체 메모리의 병행 리던던시를 위한 방법 및 장치 - Google Patents

반도체 메모리의 병행 리던던시를 위한 방법 및 장치 Download PDF

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KR20000057087A
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포만 제프리 엘
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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 결함있는 행/렬 라인을 교환하기 위한 개선된 방법 및 장치에 관한 것이다. 본 발명에 따라, 높은 교환 유연성을 가진 리던던시와 방법은 칩 산출량을 증가시키는데 사용되며 센스 증폭기의 신호 경합을 방지한다. 리던던시 엘리멘트는 다수의 메모리 어레이중 적어도 두개에서 구성되며, 센스 증폭기를 공유하지 않는다. 그러므로, 어떤 추가적인 센스 증폭기도 필요하지 않다. 제 1 어레이 또는 블록의 결함있는 행/렬 라인은 자체적인 리던던시에 의해 리던던트 행/렬 라인으로 교환된다. 결함 유무에 관계없이 대응하는 행/열 라인은 제 2 어레이 또는 블록에서 교환되며, 이는 센스 증폭기와 제 1 블록을 공유하지 않는다. 대응하는 행/렬은 제 1 블록의 리던던시 교환을 모방하여 교환되며 이에 따라 센싱 신호의 경합을 방지할 뿐 아니라 유연성 및 산출량을 증가시킬 수 있다.

Description

반도체 메모리의 병행 리던던시를 위한 방법 및 장치 {METHOD AND APPARATUS FOR PARALLEL REDUNDANCY IN SEMICONDUCTOR MEMORIES}
본 발명은 반도체 메모리에 관한 것으로, 특히 결함있는 행/렬 라인을 교환하기 위한 개선된 방법 및 장치에 관한 것이다.
CMOS 기술은 컴퓨터 시장이 광범위한 소비자들에게 급속히 개방되는 것과 마찬가지로 발전하였다. 오늘날, 멀티미디어는 적어도 32Mb 바람직하게 64Mb DRAM을 필요로 한다. 이것은 컴퓨터 내부의 메모리 시스템의 상대적인 비용을 증가시킨다. 가까운 미래에, 128Mb 와 512Mb 컴퓨터가 보편화될 것이며, 256Mb 와 1Gb DRAMS(동적 RAM) 그 이상의 잠재적 요구가 제시될 수 있다. 이에 따른 커다란 어레이 크기와 리소그래피의 어려움에도 불구하고, 칩 수율을 증가시키는 것은 매우 중요하다. 프로세스 엔지니어는 마스크 결함을 극단적으로 줄이거나 매우 적게 줄이도록 항상 노력하고 있다. 칩에 부득이하게 남아있는 결함은 일반적으로 특별한 회로 설계와 리던던시 교환을 사용하여 극복된다.
낮은 밀도의 DRAM에 통상적으로 사용된 전형적인 리던던시 구조는 도 1a에 도시되어 있다. 도 1a는 영역 내의 결함있는 엘리멘트(결함있는 셀)를 교환하기 위해 사용되는 다수의 여분의 엘리멘트(리던던시 셀)를 도시하며, 이는 다수의 엘리멘트(셀)을 포함하는 각각의 블록(서브 어레이)에 부가된다. 센스 증폭기(도시되지 않음)는 근접한 블록 사이에 위치하며, 엘리멘트들 뿐 아니라 리던던시 엘리멘트를 유지하도록 제공된다. 각각의 리던던시 유니트(RU)는 소수의 리던던시 엘리멘트(REs; 예를 들면 RU 당 두개의 RE가 도시되어 있다)로 구성되고, 이는 대응하는 블록 내부에 존재하는 결함(X로 명명)을 복구하기 위해 사용된다. 블록내 교환으로 불리는 상기 계획은 고밀도 메모리의 경우 블록의 갯수가 증가함에 따라 리던던시 영역의 비용(overhead)을 증가시킨다. 이는 각각의 블록이 교환 영역을 포함하며 다른 블록의 영역은 서로에 대해 상호 배타적이기 때문이다. 이는 각각의 블록에서 적어도 한개 또는 바람직하게 두개의 RU를 필요로 한다. 그러므로, 주어진 블록에서 결함이 밀집되었을때 비유연성의 견지에서 RU의 효율성은 오히려 떨어지고, 칩 수율이 상당히 감소된다. 상술한 개념은 1992 년 9월 Vol.27, PP. 1222-1228, 고체 상태 회로에 관한 IEEE 저널에 발행된 T.Kirihata et al.의 논문인 "A 14ns 4Mb DRAM with 300mW Acitive Power"로 표제된 구성에 구체화되어 있다.
유연한(fleasible) 리던던시 교환 구성으로 공지된 다른 리던던시 구조가 도 1b에 도시되어 있다. 여기에서, 메모리는 메모리의 어디든지 결함있는 엘리멘트를 선택적으로 교환하기 위해, RU의 큰 영역인 리던던시 블록(어레이)를 가진다. 이 구성에서, RU 내부의 RE는 메모리의 임의의 블록에 위치한 결함(X로 라벨)을 복구할 수 있다. 상술한 블록내 교환에 대한 본 구조의 장점은 일정한 갯수의 RU를 갖는 한 섹션, 즉 리던던시 블록이 메모리를 형성하는 임의 갯수의 블록을 서비스하도록 유리하게 사용될 수 있다는 것이다. 이는 이전 방법에 비해 RU에 대한 공간의 상당한 절약을 가져온다. 그러나, 리던던시 블록을 유지하기 위해 추가적인 센스 증폭기가 필요하다. 상술한 구성과 다양한 트레이드 오프(trade off)는 1997년 10월 VLSI 회로에 대한 1995년의 기술 논문의 요약서에 발행된, T. Kirihata et al. 의 논문인 "A fault-Tolerant Design for 256Mb DRAM"; 1993년 11월, Vol.28, pp. 1092-1098, 고체 상태 회로에 관한 IEEE 저널에 발행된 T. Sugibayashi et al.의 논몬인 "A 30ns 256Mb DRAM with Multi-divided Arrays Structure"; 1990년 10월, Vol.25, pp.1118-1128, 고체 상태 회로에 관한 IEEE 저널에 발행된 H.L. Kalter et al.의 논문인 "A 50ns 16Mb DRAM with a 10ns Data Rate and On-Chip ECC" 에 자세히 개시되어 있다.
도 1c에 도시된 다른 리던던시 구조는 블록내 리던던시 구성을 가진 유연한 리던던시 교환을 이용한다. 이 구조에서, RU는 블록내 교환으로서 각각의 서브 어레이에 구성된다. 그러나, 리던던시 블록을 가진 유연한 리던던시 교환에서처럼 RU의 사용에 의해 다른 블록의 결함은 유연하게 복구된다. 유연성을 부여하기 위한 추가적인 센스 증폭기가 필요 없기 때문에 결과적으로 설계 공간의 경비가 줄어든다. 그러나, 교환시 유연한 동일 영역을 이용한 두개 이상의 서브 어레이가 동시에 활성화될 때, 데이타 경합 문제가 발생한다. 데이타 경합 문제는 도 2를 참조로 자세히 설명된다.
도 2는 4개의 블록(16)을 포함하는 16Mb 뱅크(12)를 도시한다. 각각의 블록은 다수의 워드 라인(WL)을 포함하며, 각각의 워드 라인은 다수의 셀과 접해있다. 각 블록(16)은 또한 다수의 리던던시 워드 라인(RWL;18)을 포함하며, 각각의 리던던시 워드 라인은 다수의 리던던시 셀과 접해있다. 단순하게, 행 리던던시는 무시되지만, 리던던시 행은 또한 유사한 방법으로 구성될 수 있다. 센스 증폭기(14)는 전형적으로 근접한 블록(16)사이에 배치되고 공유된다. 두개의 워드 라인(블록 1 의 WL 1 과 블록 3 의 WL 3)은 동시에 활성화된다. 블록 0 과 1 또는 2 와 3 의 두개의 WL은 동시에 활성화될 수 없다. 왜냐하면 센스 증폭기가 블록 0 과 1 그리고 2 와 3 사이에서 공유되기 때문이다. WL1으로부터의 셀 데이타는 센스 증폭기(14b,14c)로 증폭되고, WL3 로부터의 셀 데이타는 센스 증폭기(14d,14e)로 증폭된다. WL1이 결함일때, 리던던시 교환으로서 리던던시 워드 라인(RWL)로 교환된다. 결함있는 WL1이 블록 3에 물리적으로 위치한 RWL로 교환될 때, 데이타 경합 문제가 발생한다. 이 경우, 블록 3내부의 두개의 워드 라인(WL3,RWL)은 동시에 활성화된다.
도 3은 WL3과 RWL 센스 증폭기(24)를 도시한 개략도이다. WL3에 결합된 셀과 RWL에 결합된 리던던시 셀은 데이타를 독립적으로 저장한다. 이것은 두개의 비트 데이타가 센싱을 위해 BL쌍으로 전송되기 때문에, 센싱을 불가능하게 한다. 이 문제는 블록내 리던던시 구성을 가진 유연한 리던던시 교환을 사용하는 경우에 있어서는 피할 수 없다. 결과적으로, 도 1c의 접근 방식은 한개의 블록이 활성화되었을 때만 고려되며, 그렇지 않을 경우, 유연한 리던던시 교환 때문에 데이타 경합의 가능성은 언제나 존재한다.
도 4는 도 1b와 유사한 리던던시 블록 개념을 가진 유연한 리던던시 교환을 도시한다. 블록0의 WL1 과 블록2의 WL2는 동시에 활성화된다. WL2가 결함일 때, 리던던시 블록에 물리적으로 위치한 RWL로 교환된다. 센스 증폭기(14R)가 위치한 리던던시 블록에 의해 이 문제는 피할수 있지만, 공간상의 불리를 가져올 수 있다. 그러나, WL0 과 WL2가 모두 결함이고, 단일 리던던시 블록에 물리적으로 위치한 두개의 RWL로 동시에 교환될 때, 여전히 데이타 경합 문제가 존재한다. 두개의 리던던시 블록은 데이타 경합을 극복할 수 있지만, 추가적인 센스 증폭기를 필요로 한다. 결과적으로, 도 1b의 접근 방식은 다중 블록이 동시에 활성화될 때는 적당하지 않다.
본 발명은 다중 블록 활성화에서 이러한 데이타 경합 문제를 극복하는 반면, 임의의 추가적인 센스 증폭기 없이 다수의 블록을 스퍼트하는 유연한 리던던시 교환을 허용하려는 것이다.
도 1a는 종래 기술의 저밀도 DRAM에 통상적으로 사용되는 리던던시 구조이다.
도 1b는 유연한 리던던시 교환 구성을 제공한 종래 기술의 또 다른 리던던시 구조이다.
도 1c는 블록 내부에 리던던시 구조를 가진 유연한 리던던시 교환 구성을 제공한 종래 기술의 또 다른 리던던시 구조이다.
도 2는 센스 증폭기용의 통상적인 인터리빙된 센싱 방법을 도시한 개략도이다.
도 3은 신호가 경합되는 통상적인 센스 증폭기를 도시한 개략도이다.
도 4는 통상적인 메모리 뱅크의 개략도이다.
도 5는 본 발명에 따른 메모리 뱅크의 개략도이다.
도 6은 이론적인 산출량 대 다른 복구 영역의 다수의 결함을 도시한 도면이다.
본 발명의 실시예에 따라, 병행 리던던시 교환을 가진 반도체 메모리는 각각 다수의 엘리멘트를 가진 다수의 메모리 어레이를 포함한다. 여기에서 상기 다수의 메모리 어레이의 적어도 두개는 다수의 리던던시 엘리멘트를 포함한다. 다수의 메모리 어레이는 센스 증폭기 뱅크에 의해 분할되며, 근접 메모리 어레이는 그 사이에서 센스 증폭기 뱅크를 공유한다. 적어도 두개의 리던던시 엘리멘트는 적어도 두 영역에 배치되며, 각각의 상기 적어도 두 영역은 상기 메모리 어레이중 적어도 하나와 상기 센스 증폭기 뱅크중 적어도 하나를 포함한다. 상기 적어도 두 영역 내부에 위치한 상기 다수의 메모리 어레이의 적어도 두개는 동일한 논리 주소로 액세스되며, 동시에 액세스된 메모리 어레이중 적어도 하나가 결함일때 상기 적어도 두 영역에 위치한 적어도 두개의 리던던시 엘리멘트로 동시에 교환된다. 교환시 동일한 센스 증폭기 뱅크를 동시에 사용하지 않는다.
다른 실시예에 따라, 반도체 메모리의 수율을 개선하는 방법은 다수의 메모리 뱅크를 제공하는 단계를 포함하는데, 각각의 뱅크는 다수의 메모리 어레이를 포함하며, 메모리 어레이는 센스 증폭기 뱅크에 의해 분할되고 근접 메모리 어레이는 그 사이에서 센스 증폭기를 공유한다. 적어도 두개의 리던던시 엘리멘트는 제 1 영역과 제 2 영역을 분할하는 결함있는 엘리멘트를 교환하며, 제 1 영역과 제 2 영역은 다른 센스 증폭기 뱅크를 사용하는 메모리 어레이에 위치한다. 결함있는 장치는 제 1 영역과 제 2 영역의 한개 장치에서 리던던트 장치에 의해 교환되며, 논리적으로 동일 위치에 대응되는 엘리멘트는 결함있는 엘리멘트의 메모리 어레이가 아닌 다른 센스 증폭기를 사용한 다른 메모리 어레이 내부의 결함있는 엘리멘트를 제 1 영역과 제 2 영역중 다른 하나의 리던던트 엘리멘트에 의해 교환한다. 결함있는 엘리멘트는 제 1 및 제 2 영역중 하나의 리던던트 엘리멘트를 활성화함으로써 교환되며, 제 1 및 제 2 영역중 다른 하나의 리던던트 엘리멘트를 활성화함으로써 결함있는 장치를 논리적으로 동일한 위치에 대응되는 엘리멘트로 교환하여 센스 증폭기 뱅크에서의 신호 경합을 줄일 수 있다.
본 발명은 반도체 메모리에 관한 것으로 특히 결함있는 행/열 라인을 교환하기 위한 개선된 방법 및 장치에 관한 것이다. 본 발명에 따라, 높은 교환 유연성리던던시(redundancy) 및 방법은 칩 수율을 증가시키고 센스 증폭기의 신호 경합을 예방하기 위해 제공된다. 병행 리던던시는 이를 달성하기 위해 사용될 뿐 아니라 통상적인 수의 퓨즈를 유지하기 위해 사용된다. 제 1 어레이 또는 블록의 결함있는 행/렬 라인은 자신의 리던던시로부터 리던던트(redundant)행/렬 라인으로 교환된다. 결함이 있건 없건 대응되는 행/렬 라인은 제 2 어레이 또는 블록으로 교환되며, 제 1 블록과 센스 증폭기를 공유하지 않는다. 대응되는 행/렬 라인은 제 1 블록의 리던던시 교환을 모방하여 교환되며, 이에 따라 센싱 신호 경합을 방지할 뿐 아니라 유연성과 수율을 증가시킬 수 있다.
도면을 자세히 자세히 살펴보면 여러 도면에 걸쳐 유사하거나 동일한 엘리멘트는 동일한 참조 번호를 사용하였다. 도 5는 16Mb 메모리 뱅크(100)를 개략적으로 도시한다. 메모리 뱅크(100)는 블록(0-3)으로 파티션된다. 각각의 블록은 메모리 어레이(102-105)와 각각의 블록 사이에 배치된 센스 증폭기 뱅크(106-110)를 포함한다. 센스 증폭기 뱅크(106-110)의 센스 증폭기는 근접 블록 사이에서 공유되며, 예를 들면, 블록(0)과 블록(1) 사이에 위치한 센스 증폭기 뱅크(107)는 블록(0,1)에 의해 공유된다. 리던던트 행 또는 열은 각각의 블록을 포함할 수 있다. 본 발명은 리던던트 열을 참조로 설명될 것이며, 따라서 리던던트 워드 라인을 참조할 것이다. 그러나, 본 발명에 또한 리던던트 행이 제공되며 리던던트 비트 라인에 동일하게 적용된다. 본 발명을 설명하기 위해 16Mb 메모리 뱅크를 가진 64Mb 메모리 칩이 사용된다. 그러나, 본 발명은 또한 다른 크기를 가진 메모리 엘리멘트에 적용될 수 있다.
도 5 에 도시된 바와 같이, 리던던시(112)는 두개의 영역으로 분할된다. 제 1 영역(114)은 예를 들면 블록 0 에 위치한다. 제 2 영역(116)은 제 1 영역(114)에 사용된 센스 증폭기가 블록 2 또는 블록 3 과 같은 제 2 영역(116)에 사용되지 않는 블록에 위치한다. 본 발명은 동일 결과를 달성하기 위해 블록 1 과 3 사이에서 분할된 리던던시를 포함할 수 있다. 두개의 블록 사이에서 동일하게 분할된 리던던시(112)에 의해, 제 1 영역(114)은 블록 0 과 1 의 결함에 대한 교환 역할을 하는 반면 제 2 영역(116)은 블록 2 와 3 의 결함에 대한 교환 역할을 한다.
동작시, 결함있거나 불량한 워드 라인의 리던던시 교환은 병행하여 실행된다. 즉, 메모리 어레이(104)의 결함있는 워드 라인(118)은 제 2 영역(116)에 위치한 리던던트 워드 라인으로 교환될 뿐 아니라 제 2 영역(116)과 센스 증폭기를 공유하지 않는 제 1 영역(114)의 대응하는 리던던트 행으로 교환된다. 종래 기술에서는 한 블록의 리던던시를 유지하였지만, 본 발명은 센스 증폭기를 공유하지 않는 두개의 블록 사이의 리던던시를 분할한다. 종래 기술에 따르면, 두개 또는 2의 정수배의 워드 라인이 결함있는 워드 라인을 복구하기 위해 동시에 교환된다. 본 발명에서는, 한개의 워드 라인은 결함이 발생된 블록에서 교환되고, 다음 워드 라인은 결함있는 워드 라인을 가진 제 1 블록과 센스 증폭기를 공유하지 않는 블록에서 활성화된다. 제 2 리던던트 교환은 상기 블록에서 결함이 있는지 없는지 상관없이 교환된다. 제 2 리던던트 교환은 또한 각각의 블록 내부에서 제 1 리던던트 워드 라인의 위치를 모방하는 위치에 대응된다.
도 5 에 도시된 바와 같이, 블록 2 의 워드 라인(118)은 제 2 영역(116)의 리던던트 워드 라인에 의해 교환된다. 블록 0 의 워드 라인은 또한 블록 2 에 사용된 리던던트 워드 라인의 위치인 블록 0 의 동일 위치에 위치한 제 2 리던던트 워드 라인(114)에 의해 교환된다. 리던던트 워드 라인(114)은 블록 0 에 결함이 있는지 없는지 관계없이 블록 0 으로부터 사용된다. 블록 0 과 2 사이의 리던던트 교환을 분리하면 블록 0 과 블록 2 는 동일 센스 증폭기를 공유하지 않기 때문에 센스 증폭기 뱅크에는 어떠한 신호 경합도 일어나지 않는다. 심지어 리던던시가 동일하게 분리되어 있더라도, 64Mb 메모리 칩에 대한 완전히 유연한 16Mb 복구 영역을 제공하기 위해 리던던시는 병행하여 동작한다.
완전히 유연한 16Mb 복구의 개선점을 설명하기 위해, 도 6 에 64Mb 메모리 칩에 대한 칩상의 결함의 갯수 대 이런적인 칩의 수율에 관한 도면이 도시되어 있다. 곡선(200)은 4Mb 복구 영역을 산출하는 유연성을 가진 종래 기술의 리던던시 방법을 지시한다. 곡선(202)은 16Mb 복구 영역을 산출하는 유연성을 가진 본 발명의 리던던시 방법을 지시한다. 종래 기술의 곡선(200)의 경우(즉, 도 1a의 4Mb 블록내 리던던시 교환), 50% 수율을 가정할 때, 곡선(202)에 비해 결점이 약 30% 적어진다. 또한, 만일 결함의 밀집이 고려된다면(밀집 한정), 16Mb 복구 영역에 대해서는 추가적인 산출 이득이 생기고 4Mb 복구 영역의 구성에 대해서는 또다른 장애가 생길 것이다.
본 발명에 따라, 최대 가능 복구 영역의 유연성은 센스 증폭기가 센스하는 동안 신호 경합이 방지되는 경우에 이루어진다. 또한, 다수의 메모리 어레이중 적어도 두개에서 리던던시 워드 라인들이 통합되는 병행 교환의 구성 때문에, 어떠한 추가 센스 증폭기도 필요하지 않다.
바람직한 방법과 실시예(도시되었지만 제한하지 않음)를 설명하는데 있어서, 상술한 사상의 견지에서 당업자는 수정과 변경을 할 수 있다. 그러므로, 종속항에 개시된 본 발명의 영역과 사상에 한하여 본 발명의 특정 실시예의 변경이 행해질 수 있다. 특허법이 요구하는 상세하고 면밀하게 본 발명을 설명하는데 있어, 청구 범위와 공개된 특허에 의해 바람직하게 보호받는 범위는 종속항에 설명되어 있다.
본 발명의 유연한 리던던시 교환에 의해 다중 블록 활성화에서 데이타 경합 문제를 극복하는 반면, 임의의 추가적인 센스 증폭기 없이 다수의 블록을 스퍼트할수 있다.

Claims (17)

  1. 병행 리던던시 교환을 가진 반도체 메모리에 있어서,
    다수의 메모리 어레이는 각각 다수의 엘리멘트를 포함하는데, 상기 다수의 메모리 어레이의 적어도 두개는 다수의 리던던시 엘리멘트를 포함하며, 상기 다수의 메모리 어레이는 센스 증폭기 뱅크에 의해 분할되고, 인접 메모리 어레이는 그 사이에서 센스 증폭기 뱅크를 공유하며;
    적어도 두 영역에 배치된 적어도 두개의 리던던시 엘리멘트를 포함하는데, 상기 적어도 두 영역의 각각은 상기 메모리 어레이중 적어도 하나와 상기 센스 증폭기 뱅크중 적어도 하나를 포함하며; 그리고
    상기 적어도 두개의 영역 내부에 위치한 상기 다수의 메모리 어레이의 적어도 두개는 동일한 논리 주소로 액세스되며, 동시에 액세스되는 메모리 어레이중 적어도 하나가 결함일때 상기 적어도 두개의 영역에 위치한 상기 적어도 두개의 리던던시 엘리멘트로 동시에 교환되며, 상기 교환은 동일한 센스 증폭기 뱅크를 동시에 사용하지 않는 것을 특징으로 하는 반도체 메모리.
  2. 제 1 항에 있어서, 상기 리던던시는 워드 라인을 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 제 1 항에 있어서, 상기 리던던시는 비트 라인을 포함하는 것을 특징으로 하는 반도체 메모리.
  4. 제 1 항에 있어서, 상기 각각의 메모리 뱅크는 서로 실질적으로 평행하게 배치된 네개의 블록을 포함하며, 제 1 영역은 제 1 블록에 위치하며, 제 2 영역은 제 3 블록에 위치하는 것을 특징으로 하는 반도체 메모리.
  5. 제 1 항에 있어서, 상기 각각의 메모리 뱅크는 서로 실질적으로 평행하게 배치된 네개의 블록을 포함하며, 제 1 영역은 제 2 블록에 위치하며, 제 2 영역은 제 4 블록에 위치하는 것을 특징으로 하는 반도체 메모리.
  6. 제 1 항에 있어서, 상기 제 1 영역은 메모리 뱅크의 제 1 반쪽의 결함있는 엘리멘트를 교환하며, 상기 제 2 영역은 메모리 뱅크의 제 2 반쪽의 결함있는 엘리멘트를 교환하는 것을 특징으로 하는 반도체 메모리.
  7. 제 1 항에 있어서, 상기 각각의 결함있는 엘리멘트 및 논리적으로 이와 동일 위치에 대응하는 엘리멘트는 제 1 영역의 적어도 하나의 엘리멘트와 제 2 영역의 적어도 하나의 엘리멘트로 교환되며, 상기 제 1 영역의 적어도 하나의 엘리멘트는 상기 제 2 영역의 적어도 하나의 엘리멘트와 개수가 동일한 것을 특징으로 하는 반도체 메모리.
  8. 제 1 항에 있어서, 상기 각각의 메모리 뱅크는 16 메가 비트의 메모리를 포함하는 것을 특징으로 하는 반도체 메모리.
  9. 제 1 항에 있어서, 상기 각각의 메모리 어레이는 4 메가 비트의 메모리를 포함하는 것을 특징으로 하는 반도체 메모리.
  10. 다수의 메모리 뱅크를 제공하는데, 상기 각각의 뱅크는 다수의 메모리 어레이를 포함하며, 상기 메모리 어레이는 센스 증폭기 뱅크에 의해 분할되며, 근접 메모리 어레이는 그 사이에서 센스 증폭기 뱅크를 공유하며, 결함있는 엘리멘트를 교환하기 위한 적어도 두개의 리던던시 엘리멘트는 제 1 영역과 제 2 영역으로 분리되며, 제 1 영역과 제 2 영역은 서로 다른 센스 증폭기 뱅크를 사용하는 메모리 어레이에 위치하는 단계;
    제 1 영역과 제 2 영역중 한쪽의 리던던트 엘리멘트를 활성화하여 결함있는 엘리멘트를 교환하는 단계; 및
    센스 증폭기 뱅크에서의 신호 경합을 감소시키기 위해, 제 1 및 제 2 영역중 다른쪽의 리던던트 엘리멘트를 활성화하여 결함있는 엘리멘트와 논리적으로 동일한 위치에 대응되는 엘리멘트를 교환하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
  11. 제 10 항에 있어서, 결함있는 엘리멘트를 교환하는 상기 단계는 결함있는 엘리멘트를 다수의 엘리멘트로 교환하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
  12. 제 11 항에 있어서, 결함있는 엘리멘트와 논리적으로 동일한 위치에 대응되는 엘리멘트를 교환하는 상기 단계는 결함있는 엘리멘트를 교환하는 다수의 엘리멘트와 동일한 갯수의 다수의 엘리멘트로 결함있는 엘리멘트와 논리적으로 동일한 위치에 대응되는 엘리멘트를 교환하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
  13. 제 10 항에 있어서, 상기 리던던시는 워드 라인을 포함하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
  14. 제 10 항에 있어서, 상기 리던던시는 비트 라인을 포함하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
  15. 제 10 항에 있어서, 서로 실질적으로 평행하게 배치된 네개의 블록으로 각각의 메모리 뱅크를 한정하는 단계를 더 포함하며, 상기 제 1 영역은 제 1 블록에 위치하며 상기 제 2 영역은 제 3 블록에 위치하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
  16. 제 10 항에 있어서, 서로 실질적으로 평행하게 배치된 네개의 블록으로 각각의 메모리 뱅크를 한정하는 단계를 더 포함하며, 상기 제 1 영역은 제 2 블록에 위치하며 상기 제 2 영역은 제 4 블록에 위치하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
  17. 제 10 항에 있어서, 결함있는 엘리멘트를 교환하는 상기 단계는
    상기 제 1 영역의 리던던트 엘리멘트를 사용하여 메모리 뱅크의 제 1 반쪽의 결함있는 엘리멘트를 교환하는 단계; 및
    상기 제 2 영역의 리던던트 엘리멘트를 사용하여 메모리 뱅크의 제 2 반쪽의 결함있는 엘리멘트를 교환하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 수율을 개선하는 방법.
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