KR100392557B1 - 반도체장치,컴퓨터시스템 및 액세스방법 - Google Patents

반도체장치,컴퓨터시스템 및 액세스방법 Download PDF

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KR100392557B1 KR10-1998-0708732A KR19980708732A KR100392557B1 KR 100392557 B1 KR100392557 B1 KR 100392557B1 KR 19980708732 A KR19980708732 A KR 19980708732A KR 100392557 B1 KR100392557 B1 KR 100392557B1
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Abstract

본 발명은 주 메모리 배열을 두 개이상의 "플레인들(planes)"로 분할하는 것에 기초하여 여분의 메모리 셀들의 뱅크들과 비교 회로를 공유하므로써 여분의 메모리 셀들의 행들 및 열들에 대해 요구된 디스크 상의 영역을 감소시킨다. 퓨즈들의 적어도 두 개의 뱅크들 및 하나의 비교 회로 사이에 결합된 패스 게이트들 또는 멀티플렉서들은 적절한 퓨즈 뱅크를 비교 회로에 선택적으로 결합시킨다. 바람직하게는, 어드레스의 비트(예를 들어, 어드레스 비트들(A0-RA9)을 갖는 행 어드레스의 어드레스 비트 RA9)는 멀티플렉서에 의해 수신되고 제어되어 퓨즈들의 두 개의 뱅크들 사이를 선택한다. 부가적으로, 메모리 배열 내의 메모리의 플레인 스팬 블록들 각각은 공유된 센스 증폭기들에 의해 분할된다. 결과적으로, 8개의 라인들은 16개의 행들 또는 열들에 결합되는 반면에, 고립 게이트들이 메모리의 두 개의 플레인 내의 16개의 행들 도는 열들 중 단지 8개만을 인에이블하기 때문에 8개의 행들 또는 열들만이 어떤 시간에서 활성화될 것이다. 결과적으로, 본 발명은 비교 회로와 여분의 행들/열들을 상호결합시키는데 요구된 라인들의 수를 절약한다.

Description

반도체 장치, 컴퓨터 시스템, 및 액세스 방법
테스팅은 반도체 장치들 등에서, 통상 이러한 장치들의 제조 과정에서 발생하는 결함 및 고장을 알아내기 위해 이러한 반도체 장치들에 대해 수행된다. 반도체 장치들 상의 회로 밀도가 증가함에 따라, 결함 및 고장의 횟수가 증가한다. 따라서, 반도체 제조업자들은 회로 밀도가 증가함에 따라 반도체 장치들에서 결함 및 고장을 검출해야할 필요를 더 느끼게 된다.
따라서, 반도체 장치들의 품질 관리를 위해, 반도체 장치들은 반도체 장치를 포함하는 다이(die)가 칩 내에 패키지되기 전에 종종 테스트된다. 시험국 상의 일련의 프로브들은 다이 상의 개개의 반도체 장치들의 일부분들을 액세스하기 위해 웨이퍼 내의 각 다이 상의 패드들과 전기적으로 접촉한다. 예를 들면, 반도체 메모리 장치에서, 프로브들은 메모리 장치에서 선택된 메모리 셀들을 액세스하기 위해 어드레스 패드들 및 데이터 입력/출력 패드들과 접촉한다. 전형적인 다이내믹 랜덤 액세스 메모리 장치("DRAM")들은 각각 행들 및 열들로 배열된 메모리 셀들의 1개 이상의 배열들을 포함한다. 메모리 셀들의 각 배열은 선택된 행을 따라 메모리 셀들을 선택하는 워드 또는 행 라인들, 및 선택된 행의 셀들로부터 데이터를 판독하거나, 또는 그 셀에 데이터를 기록하기 위해 칩을 따라 개개의 메모리 셀들을 선택하는 비트 또는 열 라인들(또는 라인들의 쌍들)을 포함한다.
시험하는 동안 소정의 데이터 값들은 통상 메모리 셀들에 대응하는 선택된 행 및 열 어드레스들에 기록되고, 전압 값들은 판독된 데이터가 이들의 어드레스들에 기록된 데이터와 매치되는지 여부를 결정하기 위해 이들 메모리 셀로부터 판독된다. 판독된 데이터가 기록된 데이터와 매치되지 않는 경우, 선택된 어드레스에서 메모리 셀들은 결함을 포함하기 쉽고, 반도체 장치는 시험에 실패한다.
거의 모든 반도체 장치들, 특히 메모리 장치들은 시험 과정에서 발견되는 기능 불량 회로를 대체하기 위해 사용될 수 있는 반도체 장치에 대한 여분 회로를 포함한다. 이러한 여분 회로를 인에이블시킴으로써, 반도체 장치는 특정 시험에 실패한 경우조차 폐기될 필요가 없다. 예를 들면, 메모리 장치는 통상 메모리 셀들의 여분의 행들 및 열들을 사용함으로써 1차 메모리 배열의 열 또는 행의 메모리 셀이 결함있는 경우, 여분의 메모리 셀들의 전체 열 또는 행은 각각 그 대신에 대체될 수 있다.
여분의 행들 또는 열들 중 하나의 치환은 다이 상의 여러 개의 퓨즈 뱅크들중 하나에서 퓨즈들의 특정 조합을 오프닝함으로써(또는 안티퓨즈들을 폐쇄시킴으로써) 편리하게 수행된다. 종래의 퓨즈들은 레이저빔에 의해 개방될 수 있는 폴리실리콘 퓨즈, 및 애벌런치(avalanche)형 퓨즈들 및 안티퓨즈들 포함한다. 배열 내에 주어진 행 또는 열이 결함있는 메모리 셀을 포함하는 경우, 웨이퍼는 레이저가퓨즈를 끊어지게 하여 여분의 행 또는 열을 인에이블시키는 다른 스테이션으로 이동될 수 있다.
레이저는 퓨즈들의 선택된 조합을 끊어지게 함으로써 결함있는 셀의 어드레스와 동일한 어드레스를 제공한다. 예를 들면, 결함있는 셀이 11011011의 8비트 2진 어드레스를 갖는 경우, 레이저는 여러 개의 퓨즈 뱅크들 중 하나 내에서 8개의 퓨즈의 한 세트 중 3번째 및 6번째 퓨즈를 끊음으로써, 이 어드레스를 기억한다. 비교 회로는 인입 어드레스가 끊어진 퓨즈 어드레스들 중 하나와 일치하는지 여부를 측정하기 위해 퓨즈 뱅크 내에 기억된 끊어진 퓨즈 어드레스와 각각의 인입 어드레스를 비교한다. 비교 회로가 매치를 결정한 경우, 이 회로는 메모리 장치에 대한 행 또는 열 복호기 내의 제어기 또는 "위상 발생기"에 매치 신호(통상 1비트)를 출력한다. 그것에 반응하여, 행 또는 열 복호기는 적절한 여분 행/열이 데이터 전송을 위해 액세스되게 하고, 1차 메모리 배열 내의 결함있는 행 또는 열을 무시한다.
여분의 메모리 셀들의 행들 및 열들은 반드시 다이 상의 공간을 점유한다. 더욱이, 여분의 행 또는 열을 액세스하는 데 필요한 비교 회로는 다이 상의 공간을 필요로 한다. 비교 회로는 통상 NAND 및 NOR 게이트들 등의 다른 논리 게이트보다 더 많은 양의 영역을 필요로 하는 다중 배타적 OR 게이트를 사용한다. 퓨즈들의 각각의 뱅크에 대해 적어도 하나의 비교 회로가 필요하다.
더욱이, 퓨즈들/안티퓨즈들 및 비교 회로들은 통상 1차 메모리 배열의 주변부에 위치한다. 결과적으로, 라인들은 비교 회로들로부터 여분의 행들 및 열들에이르는 경로이어야 한다. 이들 추가 라인들은 다이 상의 영역을 추가로 차지한다. 비교 회로들 및 퓨즈들이 각각의 여분 행들 또는 열들에 인접하여 위치한 경우, 메모리 장치의 레이아웃의 복잡성은 증가할 것이고, 이는 바람직하지 못하다.
반도체 회로 설계자들은 주어진 크기의 다이 상에 보다 큰 회로 밀도를 제공하려고 노력하고 있다. 다이 크기는 반도체 공업에 의해 표준화된 크기이다. 주어진 다이 상에 추가의 회로를 제공함으로써, 다이를 짜넣은 제품은 시판 중인 제품들에 비해 증진되거나 또는 우수한 성능을 제공할 수 있다. 따라서, 여분의 행들 및 열들에 대해 요구되는 다이 상의 영역을 감소시킬 필요가 있다.
반도체 회로 설계자들은 여분의 행들 및 열들의 수(및 이들의 관련 회로 및 라인들)를 감소시키려 시도함으로써 추가 회로에 대한 다이 상의 귀중한 영역을 제거하여 다이 상의 회로의 성능 또는 기능성을 증대시킨다. 그러나, 여분의 행들 및 열들의 수를 감소시킴으로써, 불충분한 수의 여분의 행들 및 열들이 존재할 수 있으므로, 전체 다이는 폐기되어야 한다.
여분의 매모리 소자들의 수를 감소시키는 것과 관련한 다른 문제점은 1차 메모리 배열(primary memory array)을 서브-배열들로 분할시키는 것과 관련한다. 현재 메모리 장치들은 메모리 셀들의 1차 배열을 서브-배열들로 분할함으로써 메모리의 일부만이 주어진 액세스에서 활성화될 필요가 있고, 현저한 전력 감소를 초래한다. 각각의 서브-배열은 자신의 여분의 행들 및 열들을 요한다. 메모리 배열을 2개의 서브-배열들 또는 "플레인들(planes)"로 분할함으로써, 제1 플레인 내의 여분의 행들 및 열들은 제1 플레인 내의 메모리 셀들의 1차 행들/열들에서 임의의 결함있는 행 또는 열에 대해 치환될 수 있다. 메모리 배열이 전력 소비를 더 감소시키기 위해 보다 많은 수의 플레인들(예, 4개)로 더 분할될 수 있더라도, 심지어 더 적은 수의 여분의 행들 및 열들이 1차 메모리 배열의 1/4에서 결함있는 행들 및 열들을 대체하기 위해 사용될 수 있다. 메모리 배열의 1/4 내에서 많은 수의 에러들이 발생된 경우, 불충분한 수의 여분의 행들/열들이 이러한 결함을 보상하기 위해 이용될 수 있다. 대안으로, 어떠한 플레인도 사용될 수 없음으로써 모든 여분의 행들 및 열들은 전체 메모리 배열의 임의의 메모리에 걸치 결함있는 행들 및 열들을 대체하기 위해 사용될 수 있다. 그러나, 이러한 안은 배열을 2개의 플레인으로 분할하는 것에 비해 더 많은 수의 루팅 라인들(routing lines)을 필요로 한다.
Micron Technology사가 제조한 공지된 1-메가비트 x 4 DRAM 장치는 행 어드레스 퓨즈 뱅크 및 열 어드레스 퓨즈 뱅크를 하나의 비교 회로와 선택적으로 결합시키기 위해 2:1 멀티플렉서를 사용한다. 행 어드레스들 및 열 어드레스들은 통상 비교 회로에 의해 반도체 메모리 장치 내에서 판독/기록 주기 동안 상이한 시점에서 행 및 열 퓨즈 어드레스들과 비교된다. 결과적으로, 비교 회로는 하나의 어드레스를 하나의 퓨즈 뱅크에 기억된 열 어드레스 및 다른 퓨즈 뱅크에 기억된 행 어드레스와 비교할 필요가 결코 없다. 결과적으로, 이와 같이 공지된 1-메가비트 x 4 DRAM 장치는 2:1 멀티플렉서를 사용함으로써 2개의 퓨즈 뱅크마다 하나의 비교회로를 사용한다. 2:1 멀티플렉서는 최소한 2개의 패스 게이트를 사용하기 때문에, 비교 회로는 배타적 OR 게이트를 사용하는 동안, 2:1 멀티플렉서는 비교 회로보다 실질적으로 적은 다이 영역을 필요로 한다. 따라서, 비교 회로의 수를 감소시킴으로써, 이러한 선행 기술의 1-메가비트 x 4 DRAM 장치는 다이 상의 영역을 감소시킨다. 그러나, 다이 상의 영역을 더 감소시킬 필요성이 여전히 존재한다.
반도체 회로 설계자들은 여분의 행들/열들의 전체적인 수를 감소시키려 시도해 옴으로써 다이 상의 결함의 수를 감소시키는 개선된 제조 기술로 실험함으로써 다이 영역을 증가시키고, 결함을 보상하는 데 필요한 여분의 행들 및 열들의 수를 감소시키기 위해 노력하였다. 그러나, 회로 밀도가 증가함에 따라, 제조 기술의 최선의 개선에도 불구하고 결함이 증가하는 경향이 있다.
본 발명은 반도체 전기 장치들, 특히 메모리 장치들을 테스트하기 위한 장치 및 그 방법에 관한 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 블록도.
도 2는 도 1의 반도체 메모리 장치의 메모리 배열, 퓨즈 뱅크들 및 비교 회로의 블록도.
도 3은 메모리 셀들의 4개의 블록들, 비교 회로들, 멀티플렉서들, 퓨즈 뱅크들 및 도 1의 반도체 메모리 장치에 대한 다른 관련 회로를 나타내는 도 2의 확대 블록도.
도 4는 도 1의 반도체 메모리 장치에 대한 메모리의 여러 블록들, 및 퓨즈 뱅크들, 멀티플렉서들 및 비교 회로들의 블록도.
도 5는 도 4의 일부의 비교 회로들 및 퓨즈 뱅크들의 블록도.
도 6은 도 4의 비교 회로들 중 하나의 부분 개략적 부분 블록도.
도 7은 도 1의 메모리 장치를 혼입한 컴퓨터 시스템의 블록도.
(발명의 요약)
본 발명은 1차 메모리 배열을 2개 이상의 "플레인들"로 분할하는 것에 기초하여 여분의 메모리 셀들의 뱅크와 비교 회로를 공유함으로써 여분의 메모리 셀들의 행들 및 열들에 대해 요구되는 다이 상의 영역을 추가로 감소시킨다. 퓨즈의 적어도 2개의 뱅크들파 1개의 비교 회로간에 결합된 패스 게이트 또는 멀티플렉서는 적절한 퓨즈 뱅크를 비교 회로에 선택적으로 결합시킨다. 바람직하게는, 어드레스 중 비트(어드레스 비트 A0-A10을 갖는 행 어드레스 내의 어드레스 비트 R49)는 퓨즈의 2개의 뱅크들 간을 선택하기 위해 멀티플렉서를 조절하고, 그에 의해 수신된다. 결과적으로, 단지 하나의 비교 회로는 여분의 행 및 여분의 열에 대해서 그리고 각각의 플레인에 대해서 여분의 행 및 열의 쌍에 대해 역시 2개의 퓨즈 뱅크들을 필요로 한다.
또한, 본 발명은 비교 회로와 메모리 배열 중 여분의 메모리 소자의 행 및열 간에 결합된 라인들의 수를 감소시킨다. 본 발명은 메모리 소자들의 군들 또는 플레인들을 2개의 플레인들 중 하나로 매핑하거나 또는 할당하는 것이 바람직하다. 플레인들은 메모리 배열 내의 메모리 블록들 간에 걸쳐 있고, 각각의 블록은 공유된 센스 증폭기에 의해 분할된다. 결과적으로, 8개의 라인들이 16행들 또는 열들에 결합되는 한편, 고립(isolation) 게이트가 메모리의 2개의 플레인들 내의 16행들 또는 열들 중 단지 8개만을 인에이블시킬 것이기 때문에, 8개의 행들 또는 열들만이 임의의 일 시정에서 활성화될 것이다. 결과적으로, 본 발명은 비교 회로를 여분의 행들/열들에 상호 결합시키는 데 소요되는 라인들의 수를 줄임으로써 추가 회로를 위한 칩 상의 증가된 영역을 실현한다. 또한, 공유된 센스 증폭기의 반대 측면들 상의 메모리의 두 블록들이 동시에 활성화될 때도 결코 없을 것이다. 가장 압축된 어드레스 테스팅으로조차, 공유된 센스 증폭기의 반대 측면들 상의 어떠한 행들이나 열들도 활성화되지 않을 것이다. 따라서, 본 발명에 따른 메모리 셀들의 레이아웃은 심지어 반도체 메모리 장치의 가장 압축된 어드레스 모드 테스팅과 접속되지 않을 것이다.
광의로, 본 발명은 복수개의 기본 및 여분의 소자들, 제어 및 어드레싱 회로, 퓨즈 뱅크들의 적어도 제1 및 제2 세트들, 및 많은 전기 전도성 상호 결합 라인들을 갖는 반도체 장치를 구현한다. 복수개의 기본 회로 소자들은 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하는 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있다. 복수개의 기본 및 여분의 회로 소자들은 적어도 제1 및 제2 세트로 분할되고, 여기서 제1 및 제2 세트의 회로 소자들은 동시에 활성화되지 않는다. 여분의 소자들의 제1 세트는 기본 회로 소자들의 제1 세트 내의 결함있는 회로 소자들을 대체할 수 있고, 여분의 소자들의 제2 세트는 기본 회로 소자들의 제2 세트 내의 결함있는 회로 소자들을 대체할 수 있다. 여분의 회로 소자들은 적어도 복수개의 열들로 분할된다.
제어 및 어드레싱 회로는 전기 전도성 행 및 열 라인들에 결합되고, 여기에 공급된 외부 어드레스 워드에 기초하는 복수개의 기본 회로 소자와의 소통을 허용한다. 퓨즈 뱅크들의 제1 및 제2 세트들은 기본 회로 소자들의 제1 및 제2 세트들 각각의 결함있는 회로 소자들의 어드레스들을 기억한다. 전기 전도성 상호 결합 라인들의 수는 여분의 회로 소자들의 제1 세트에서 여분의 회로 소자들의 열들의 수와 동일하다. 상호 결합 라인들은 퓨즈 뱅크들의 제1 및 제2 세트들 및 여분의 회로 소자들의 제1 및 제2 세트들 모두에 결합된다.
또한, 본 발명은 복수개의 기본 및 여분의 회로 소자, 제어 및 어드레싱 회로, 퓨즈 뱅크들의 적어도 제1 및 제2 세트들, 적어도 하나의 비교 회로, 및 적어도 하나의 게이팅 회로를 포함하는 반도체 장치를 구현한다. 복수개의 기본 회로 소자들은 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하여 전기 전도성 행 및 열 라인들에 의해 어드레스될 수 있다. 복수개의 기본 및 여분의 회로 소자들은 적어도 제1 및 제2 세트들로 분할되고, 여기서 제1 및 제2 세트들의 회로 소자들은 동시에 활성화되지 않는다. 여분의 회로 소자들의 제1 및 제2 세트들은 기본 회로 소자들의 제1 및 제2 세트들 각각의 결함있는 회로 소자들을 대체할 수 있다. 여분의 회로 소자들은 적어도 복수개의 열들로 분할된다.
제어 및 어드레싱 회로는 전기 전도성 행 및 열 라인들에 결합되고, 여기에 공급된 외부 어드레스 워드에 기초하는 복수개의 기본 회로 소자와의 소통을 허용한다. 퓨즈 뱅크들의 제1 및 제2 세트들은 기본 회로 소자들의 제1 및 제2 세트들 각각의 결함있는 회로 소자들의 어드레스들을 기억한다. 비교 회로는 제어 및 어드레싱 회로 및 회로 소자의 제1 및 제2 세트들에 결합된다. 비교 회로는 제1 또는 제2 퓨즈 뱅크들에 기억된 어드레스들과 외부 어드레스 워드를 비교하고, 어드레스 워드 및 기억된 어드레스들 중 하나가 상관 관계에 있는 경우에 여분의 회로 소자들의 열들 중 하나를 액세스하기 위해 매치 신호를 출력한다. 게이팅 또는 멀티플렉싱 회로는 비교 회로와 제1 및 제2 퓨즈 뱅크들 사이에 결합된다, 게이팅 회로는 어드레스 워드의 적어도 하나의 비트를 수신하고, 그에 기초하여 비교 회로에 결합될 제1 및 제2 퓨즈 뱅크들 중 하나를 선택한다.
본 발명은 적어도 4개의 퓨즈 뱅크들이 하나의 비교 회로를 공유하도록 멀티플렉서 또는 선택 회로를 사용함으로써 다이 상의 실현된 기판 영역을 증가시킴으로써 선행 기술의 반도체 장치 고유의 문제점들을 해결한다. 또한, 기판 상에 증가된 영역 절감을 추가로 실현하기 위해, 메모리 배열은 공유된 센스 증폭기에 의해 고립되는 플레인들로 분할됨으로써 라인들의 수 n은 비교 회로로부터 적어도 2 x n 수의 여분의 행들/열들에 이르는 경로일 수 있지만, n 수의 행들/열들만이 반도체 장치 중 고립 게이트에 의한 적절한 선택으로 인해 임의의 일 시점에서 활성화된다. 본 발명의 다른 특징 및 장점은 첨부된 도면들과 함께 바람직한 실시예의 상세한 설명을 연구함으로써 명백해질 것이다.
(발명의 상세한 설명)
도 1을 참조하면, 메모리 장치(100)는 2개의 서브-배열들(103 및 105) 등의 1차 메모리 서브-배열 각각 갖는 1개 이상의 메모리 배열들(102)을 포함한다. 1차 메모리 서브-베열들(103 및 105) 각각은 메모리 셀들의 여분의 행들(107) 및 여분의 열들(108)을 갖는다. 상술한 바와 같이, 여분의 행들 및 열들(107 및 108)은 1차 메모리 서브-배열들(103 및 105)에서 메모리 셀들 각각의 결함있는 행들 또는 열들을 대체하기 위해 선택적으로 인에이블된다.
제어 논리 및 어드레스 버퍼 회로(110)는 어드레스 라인들 또는 핀들(A0-A10)에 대한 11-비트 어드레스 워드 등의 외부에서 인가된 신호들을 수신한다. 제어 논리 및 어드레스 버퍼 회로(110)는 당업계의 숙련자들에게 공지된 바와 같이 열 어드레스 스트로브(CAS), 행 어드레스 스트로브(RAS), 기록 인에이블(WE) 등의 외부에서 발생된 제어 신호를 수신한다. 제어 논리 및 어드레스 버퍼 회로(110)가 어드레스 라인들(A0-A10) 상에서 어드레스를 수신할 때, 이 회로는 어드레스들을 버퍼 및 래치하고, 이들을 1개 이상의 행 복호기(111) 및 열 복호기들(112)에 출력한다. 예를 들면, 메모리 배열(102)이 2 메가비트 x 8 배열인 경우, 행 복호기(111)는 통상 상위 차수(higher order) 비트의 외부 어드레스들(A0-A10)을 11비트 행 어드레스들(RA0-RA10)로 복호하는 한편, 열 복호기들(112)은 하위 차수(lower order) 비트를 11비트 열 어드레스(CA0-CA10)로 복호한다. 행 복호기들(111)은 배열 내의 선택된 행을 인에이블시키기 위해 복호된 어드레스를 메모리 배열(102)에 인가되는 한편, 센스 증폭기들(114) 및 입력/출력 게이팅 회로들(115)을 통해 열복호기들(112)은 메모리 배열 내의 1개 이상의 열을 인에이블시키기 위해 복호된 열 어드레스를 사용한다. 센스 증폭기들(114)은 1개 이상의 열에 대한 값을 감지하고 데이터 입력/출력 버퍼들(116)에 데이터를 출력하고, 순서대로 데이터를 데이터 라인들에 제공한다.
센스 증폭기들(114) 및 입력/출력 게이팅 회로들(115)은 메모리 배열(102)로부터 고립된 것으로 보여지는 한편, 센스 증폭기들(114) 및 입력/출력 게이팅 회로들(115)은 통상 아래에 보다 상세히 기재하는 바와 같이 메모리 배열(102) 내의 메모리 블록들 사이에 형성된다. 센스 증폭기들은 통상 다이 상에 비교적 큰 영역을 점유하고, 따라서 센스 증폭기는 적어도 2개의 열들 사이에 공유된다. 예를 들면, 아래에 설명하는 바와 같이, 메모리 배열(102)의 서브-배열들(103 및 105) 각각은 메모리 셀들의 다중 블록들로 분할되고, 블록들의 쌍은 센스 증폭기들(114)의 동일한 군에 접속된다.
다른 메모리 블록 내의 다른 열로부터 판독할 때 센스 증폭기(114)로부터 메모리 1 블록 내의 1 열을 고립시키기 위해, 입력/출력 게이팅 회로(115) 내의 고립 게이트, 통상 트랜지스터가 2개의 열들 사이에 사용된다. 따라서, 다른 열로부터 1 메모리 블록 내의 1 열을 고립시키기 위해, 대응하는 고립 트랜지스터는 턴온되는 한편, 제1 열에 결합된 다른 고립 트랜지스터는 턴오프된다. 동작 중에, 공통 센스 증폭기들을 공유하는 2개의 메모리 블록들은 결코 동시에 활성화되지 않는다. 따라서, 1 블록에 대한 센스 증폭기들이 고립되고, 그에 따라 나머지로부터 메모리 셀들의 1 블록을 불활성화시킨다.
또한, 메모리 장치(100)는 비교 희로 및 제어 논리 및 어드레스 버퍼 회로(110)의 일부로서 나타내고 이하에 보다 상세히 기술되는 퓨즈 뱅크들(120)을 포함한다. 제어 논리 및 어드레스 버피 회로(110)는 CAS, RAS, WE 및 기타 제어 신호들에 반응하여 행 복호기(111), 열 복호기들(112), 센스 앰프들(114), I/O 게이팅 회로들(115), 및 배열(102)에 데이터를 기록하거나, 또는 그로부터 데이터를 판독하기 위한 데이터 I/O 버퍼들(116)을 작동시킨다.
도 2를 참조하면, 메모리 배열(102)에 대한 전형적인 레이아웃은 서브-배열들(103 및 105)을 8개의 1-메가비트 섹션들(300-307)로 분할하는 것으로 나타낸다. 제1의 상위 차수 서브 그룹(310)은 섹션들(300및 301)을 포함하는 반면, 제1의 하위 차수 서브 그룹(311)은 섹션들(302 및 303)을 포함한다. 제2의 상위 차수 서브 그룹(312)은 섹션들(304및 305)을 포함하는 반면, 제2의 하위 차수 서브 그룹(313)은 섹션들(306 및 307)을 포함한다. 상위 차수 섹션(314)의 군은 서브 그룹(310 및 311)을 포함하는 한편, 하위 차수 섹션의 군은 서브 그룹(312 및 313)을 포함한다.
섹션들(300-307) 각각은 전체 64개의 이러한 블록들에 대해 메모리 셀들(201-264)의 256K 블록들로 분할된다. 열 복호기들(112) 및 메모리 셀들(107)의 여분의 열들은 각 섹션들(300-307) 내의 메모리 셀들의 블록들 사이에 위치한다. 메모리 셀들(201-264)의 각 블록은 아래에 설명하는 바와 같이 여분의 메모리 셀들(108)의 1개 이상의 열들의 일부를 포함한다. 퓨즈 뱅크들 및 비교 회로(120)는 서브-배열들(103 및 105)의 한쪽 단부에 나타내고, 서브 배열들 사이에 흐르는 8개의 라인들(138)에 의해 메모리 셀들의 블록들 각각에 결합된다.
11비트 복호된 열 어드레스에서, 9개의 최소 유효 비트들(RA0-RA8)은 메모리 셀들(201-264)의 블록들 내의 행을 식별한다. 열 어드레스 내의 최고 유효 비트(CA10)는 하위 차수 섹션(314)의 군(섹션 300, 301, 302 및 303을 포함함)과 상위 차수 섹션(315)의 군(섹션 304, 305, 306 및 307을 포함함) 사이에서 선택한다. 하위 차수 및 상위 차수 섹션들(314 및 315)의 각각의 군내에서, 행 어드레스 비트내의 최고 유효 비트(RA10)는 제1 및 제2의 하위 차수 및 상위 차수 서브그룹들(310 또는 311)(섹션들(300 및 301)과 섹션들(302 및 303) 각각을 포함함) 및 서브 그룹들(312 또는 313)(섹션들(304 및 305)과 섹션들(306 및 307) 각각을 포함함) 사이에서 선택한다. 제2의 최고 유효 행 어드레스 비트(RA9)는 선택된 하위 또는 상위 차수 서브그룹들(310, 311, 312 또는 313) 내의 2개의 섹션들 중 하나를 선택한다.
예시적인 메모리 배열(102)은 2-메가비트 x 8 메모리 배열이기 때문에, 8비트 워드는 각각 외부에 인가된 어드레스(A0-A10)에 출력되고, 따라서 2개의 행들은 워드에 기초하여 동시에 활성화된다. 예를 들면, 논리적으로 높은 값이 상위 차수 어드레스에 대응하고, 이어서 메모리 셀들의 블록들(215, 231, 247 및 263) 내의 행 및 블록들(216, 232, 248 및 264) 내의 행을 선택하는 경우, 최고 유효 열 어드레스 비트(CA10)는 먼저 상위 섹션(315)의 군을 선택하기 위해 높은 값을 가져야 한다. 최고 유효 행 어드레스 비트(A10)는 상위 차수 서브그룹(313)을 선택하기 위해 높은 값을 가져야 하는 한편, 제2의 최고 유효 행 어드레스 비트(A9)는 섹션(307)을 선택하기 위해 높은 값을 가져야 한다. 나머지 행 어드레스 비트들(RA0-RA8)은 메모리 셀들의 블록들(215, 231, 247 및 263, 및 216, 232, 248 및 264) 내의 특정 행들을 선택한다.
마찬가지로, 섹션(307) 내의 메모리 셀들의 블록들 내의 4개의 열들을 선택하기 위해, 제2의 최고 유효 열 어드레스 비트(CA9)는 하위 차수 열들의 군(320)과 상위 차수 열들의 군(322) 사이에서 선택한다. 열들의 하위 및 상위 차수 군들(320 및 322) 모두는 도 2에 나타낸 바와 같이 2개의 서브 배열들(301 및 305)에 걸쳐 있다. 전형적인 메모리 배열(102)에서, 하위 및 상위 차수 열 군들(320 및 322) 모두가 동시에 전원을 공급받고, 각각의 군은 주어진 외부에서 인가된 어드레스에 대해 2개의 열들을 활성화시킨다. 달리 말하자면, 메모리 배열(102)에 인가된 각각의 외부 어드레스에 대해, 4개의 비트들이 하위 차수 열 섹션(320)에 의해 출력되는 한편, 4개의 비트들은 상위 차수 열 섹션(322)으로부터 역시 출력된다. 따라서, 위의 예에서, 1비트는 외부 어드레스에 기초하여 메모리 셀들의 블록들(215, 216, 231, 247, 248, 263 및 264) 각각으로부터 출력된다.
도2a, 2b에 도시된 바와 같이, 메모리 배열이 금속 상호접속 라인의 단지 하나의 단일층으로 제조되는 것이 바람직하기 때문에, 메모리 배열(102)은 메모리 셀의 각 블록과 관계되는 행 복호기들(111)을 갖는다. 다수의 행 복호기들(111) 각각은 장치(100) 내의 어드레스 버스(도시되지 않음)에 인가되는 외부 어드레스를 수신한다. 메모리 배열(102)이 금속화 상호 접속 층들의 두 개 이상의 층들을 포함하는 경우, 단일의 중심적으로 위치되는 행 복호기가 사용될 수 있다.
8메모리 배열당 2메가비트인 예시적인 메모리 배열(102)은 여분의 메모리 셀들(108)의 16개의 열 및 여분의 메모리 셀들(107)의 16개의 행을 포함한다. 메모리 셀 배열(102) 내의 메모리 셀의 블록은 섹션들(300-307)을 토대로 두 세트들 또는 두 개의 플레인들, 플레인 A 및 플레인 B으로 분할되는 것이 중요하다. 각 플레인은 전체 메모리 셀수의 1/2을 갖는다(즉, 각 플레인은 8메가비트를 갖는다). 여분의 메모리 셀들(107 및 108)의 행 및 열은 유사하게 각 플레인 A 및 B에 대한 8개의 여분의 행들 및 열들로 분할된다. 8개의 여분의 행들/열들(107 및 108)은 1차 메모리의 플레인A에서의 어떤 결함있는 행 또는 열을 대체하는 반면에, 8개의 여분의 행들/열들은 주 메모리의 플레인 B에서 어떤 결함있는 행들/열들을 대체한다. 각 8메가비트 플레인에 대한 8개의 여분의 행 및 열은 통상 검사동안 발견되는 오기능하는 메모리 소자의 수를 대체하는데 충분하다는 것이 통계적으로 밝혀졌다.
서브 배열들(103 및 105)을 토대로 플레인들(A 및 B)을 분할하기보다는 차라리, 플레인들(A 및 B)은 도2에 도시된 바와 같이 두 개의 서브 배열들을 스팬(span)한다. 이하에 더욱 상세하게 설명되는 바와 같이, 메모리 배열(102)의 이와 같은 분할은 행 및 열 복호기들(111 및 112)을 퓨즈 뱅크들 및 비교 회로(120)와 상호 접속시키는 라인 수를 감소시킨다. 11개의 비트 행 어드레스(즉, RA9)에서의 제2 최상위 비트는 플레인 A 및 B간을 선택한다. 그러므로, 예를 들어, 행 어드레스 비트 RA9가 높은 값을 갖는다면, 섹션(301, 303, 305, 및 307)은 플레인 A에 대해 인에이블되며, 반면에 비트 RA9가 낮은 값을 갖으면, 섹션(300, 302, 304 및 306)은 플레인 B에 대해 인에이블된다. 행 및 열 복호기들(111 및 112)은 기껏해야 메모리 배열(102) 내의 메모리 셀들의 절반(즉, 플레인 A 또는 플레인 B) 만을 인에이블시키기 위해 이러한 어드레스 비트(뿐만 아니라 어드레스 워드 중 다른 어드레스 비트)를 수신한다. 달리 말하자면, 플레인 A 및 B는 행 어드레스, 즉 어드레스 중 제2의 최고 유효 비트에 의해 논리적으로 고립된다.
메모리 배열(102) 내의 메모리 셀들의 여러 개의 블록들, 군들 및 서브 배열들 사이에서 부분적으로 분할되지만, 여분의 행들 및 열들 각각은 논리적으로 접촉한다. 예를 들면, 플레인 A로부터 8개의 여분의 행들 각각은 메모리 셀들의 블록들(219, 220, 223, 224, 227, 228, 231, 232, 235, 236, 239, 240, 243, 244, 247및 248)을 통해 또는 메모리 셀들의 블록들(203, 204, 207, 208, 211, 212, 215, 216, 251, 252, 255, 256, 259, 260, 263 및 264)을 통해 물리적으로 확장되고, 이들 블록들은 모두 플레인 A 내에 있다. 플레인 A 내의 여분의 셀들(107 및 108)의 행들 및 열들은 플레인 B 내의 메모리 셀들의 블록들을 통해 확장하지 않는다. 마찬가지로, 플레인 B 내의 여분의 셀들(107 및 108)의 논리적으로 인접한 행 또는 열은 플레인 B 내의 메모리 셀들의 모든 블록을 통해 물리적으로 확장하지만, 플레인 A의 메모리 셀들은 전혀 그렇지 못하다.
도 3에 보다 분명히 나타낸 바와 같이, 플레인 A 및 B는 메모리 셀들의 2개의 블록들 사이에 위치하는 공유된 센스 증폭기들(114)에 기초하여 분할된다. 예를 들면, 서브-배열(103)에서, 메모리 셀들의 블록(231)은 플레인 A의 일부를 형성하는 한편, 블록(230)은 플레인 B의 일부를 형성한다. 블록들(231 및 230)은 이들 사이에 형성된 공유된 센스 증폭기들(114)(n 채널 센스 앰프)에 의해 고립된다. 고립 게이트들(115a)은 공유된 센스 증폭기들(114)로부터 메모리 셀들(231)의 블록을 고립시키는 한편, 고립 게이트들(115b)은 센스 증폭기들(114)로부터 메모리 셀들(230)의 블록을 고립시킨다. 마찬가지로, 서브-배열(105)에서, 메모리 셀들의 블록(247)은 여분의 플레인 A의 일부를 형성하는 한편, 블록(246)은 여분의 플레인 B를 형성한다. 블록들(247' 및 246')은 이들 사이에 형성된 공유된 센스 증폭기들(114')에 의해 고립된다. 고립 증폭기들(115a')은 공유된 센스 증폭기들(114')로부터 메모리 셀들(247)의 블록을 고립시키는 한편, 고립 게이트들(115b')은 센스 증폭기로부터 메모리 셀들(246)의 블록을 고립시킨다.
퓨즈 뱅크들(140 및 142)의 2 세트들은 1차 메모리 셀들의 배열에서 행 또는 열 내의 결함있는 메모리 셀들의 어드레스를 영구적으로 기억하도록 선택적으로 배치될 수 있는 여러 군들의 퓨즈들을 포함한다. 퓨즈 뱅크들(140)의 제1 세트는 메모리 셀들의 플레인 A 내의 결함있는 메모리 셀들의 어드레스를 제공하는 한편, 퓨즈 뱅크(142)의 제2 세트는 메모리 셀들의 플레인 B 내의 결함있는 메모리 셀들의 어드레스를 제공한다. 아래에 보다 상세히 기재하는 바와 같이, 여러 개의 2:1 멀티플렉서들(144 및 145)은 퓨즈 뱅크들(140 및 142)의 제1 또는 제2 세트들들 여러개의 비교 회로들(146)에 선택적으로 결합시킨다. 비교 회로들(146)은 제어 논리 및 어드레스 버퍼 회로(110)로부터 외부 어드레스들을 수신하고, 이들 어드레스를 퓨즈 뱅크들(140 및 142)의 2 세트들 중 하나에 기억된 어드레스들과 비교한다.
작동 중에, 1차 메모리 셀들의 1개 이상의 행들이 내부에 결함있는 셀들을 함유하는 경우, 결함있는 셀들에 대한 어드레스들은 장치(100)의 초기 시험 과정에서 퓨즈 뱅크들(140 및 142)에 기억된다. 비교 회로(146) 각각은 제어 논리 및 어드레스 버퍼 회로(110)로부터 어드레스를 수신하고, 이를 퓨즈 뱅크들(140 및 142)의 제1 및 제2 세트들 중 하나에 기억된 1개 이상의 어드레스들과 비교한다. 멀티플렉서들(144 및 145)은 제2의 최고 유효 행 어드레스 비트(예, RA9)를 수신하고, 아래에 보다 상세히 기재하는 바와 같이, 퓨즈 뱅크들(140 및 142)의 제1 및 제2 세트들 사이를 선택한다. 제어 논리 및 어드레스 버퍼 회로(110)로부터 수신된 어드레스가 퓨즈 뱅크들(140및 142)에 기억된 어드레스들 중 하나와 매치되는 경우, 비교 회로(146)는 라인들(138)중 하나에 대한 매치 신호 M을 행 및 열복호기들(111 및 112) 각각에 출력한다.
장치(100)가 현재 그의 행 액세스 모드에 있는 경우(예, RAS 강하 후), 열 복호기(112)는 라인들(138)에 대한 신호를 무시하고, 행 복호기(111)만이 매치 신호 M을 수신하고 복호화한다. 8개의 라인들(138)중 하나가 높은 값인 경우, 행 복호기(111)는 그에 반응하여 여분의 행들(107)에서 여분의 메모리 셀들의 적절한 행을 인에이블시킨다. 예를 들면, 비교 회로(146) 중 하나가 인입 어드레스에 기초하여 매치됨을 결정한 경우, 이 회로는 라인들(138) 중 하나(예, 8 라인들 중 첫 번째 라인)에 대해 매치 신호 M을 출력한다. 이러한 신호에 반응하여, 행 복호기(111) 각각은 플레인 A 내의 8개의 여분의 행들(107) 내의 8개의 행들 중 하나(8개의 여분의 행들 중 첫째 행)를 인에이블시킨다.
단지 8개의 라인들(138)이 메모리 배열(102)에서 여분의 행들 및 열들(107 및 108) 모두와 비교 회로(146)를 결합시키기 위해 사용된다. 공유된 센스 증폭기(114)에 의해 제한된 경계에 따라 플레인을 분할함으로써, 공유된 센스 증폭기의 측면 상의 2개의 여분의 열들이 동시에 활성화될 수는 없다. 달리 말하자면, 플레인 A로부터 여분의 열들(108)이 활성화될 때 플레인 B로부터 어떠한 여분의 열들(108)도 활성화되지 않을 것이다. 따라서, 8개의 라인들(138)은 메모리 배열(102)을 통해 흐르는 8개의 여분의 열들(108)에 결합될 수 있고, 여기서 여분의 열들은 배열 내의 표준화된 열들의 2배의 길이를 갖는 것으로 개념화될 수 있다. 센스 증폭기(114)는 임의의 1 시점에서 8개의 여분의 열들 중 절반만을 선택적으로 인에이블시킨다. 결과적으로, 8개의 여분의 열들(107)은 각각 표준 길이를 갖는 8개의 열들의 2 세트로 분배됨으로써, 플레인 A에 대해 8개의 여분의 열 및 플레인 B에 대해 8개의 여분의 열을 제공한다. 달리 말하자면, 당업계에서 현재 수행되고 있는 바와 같이, 적어도 16 라인들은 비교 회로(146)로부터 16개의 개별적인 여분의 행들 및 열들에 이르는 경로이어야 한다.
도 4를 참조하여, 퓨즈 뱅크들(140 및 142), 멀티플렉서들(144 및 145), 및 비교 회로들(146)을 보다 상세히 나타낸다. 퓨즈 뱅크들(140)의 제1 세트는 상위 차수 퓨즈 뱅크들의 제1 세트들(AR4, AC4, AR5, AC5, AR6, AC6, AR7 및 AC7) 및 하위 차수 퓨즈 뱅크의 제2 세트들(AR0, AC0, AR1, AC1, AR2, AC2, AR3 및 AC3)를 포함한다. 퓨즈 뱅크들(AR0-AR7)은 플레인 A에서 메모리 셀들의 8개의 여분의 행들에 대응하는 한편, 퓨즈 뱅크들(AC0-AC7)은 플레인 A 내의 메모리 셀들의 8개의 여분의 열들에 대응한다.
마찬가지로, 퓨즈 뱅크들(142)의 제2 세트는 상위 차수 퓨즈 뱅크들의 제1 세트(BR4, BC4, BR5, BC5, BR6, BC6, BR7 및 BC7) 및 하위 차수 퓨즈 뱅크의 제2 세트(BR0, BC0, BR1, BC1, BR2, BC2, BR3 및 BC3)를 포함한다. 퓨즈 뱅크들(BR0-BR7)은 플레인 B에서 메모리 셀들의 8개의 여분의 행들에 대응하는 한편, 퓨즈 뱅크들(BC0-BC7)은 플레인 B 내의 메모리 셀들의 8개의 여분의 열들에 대응한다. 전체적으로, 각각의 퓨즈 뱅크와 각각의 여분의 행 또는 열 사이에서 1:1 상응하므로, 각각의 퓨즈 뱅크는 아래에 보다 상세히 기재하는 바와 같이, 인에이블될 여분의 메모리 셀들의 행 또는 열 만을 유발시킬 수 있다.
도 4에 나타낸 바와 같이, 주어진 여분의 플레인 내의 여분의 행들 또는 열들에 대해 주어진 차수의 퓨즈 뱅크의 각각의 쌍은 2:1 멀티플렉서(144)의 제1 세트에 결합된다. 예를 들면, 퓨즈 뱅크들(140)의 제1 세트 내의 제5 차수 행 및 열 퓨즈 뱅크들(AR4 및 AC4)은 모두가 멀티플렉서(144)에 결합된다. 당업계에 공지된 바와 같이, 메모리 장치(100)에 인가된 외부 어드레스는 해체되어 별개의 행 및 열 어드레스로 복호화된다. 결과적으로, 외부 어드레스는 전형적으로 메모리 배열(102) 내의 주어진 행을 먼저 인에이블시키고, 이후에 특정 열을 인에이블시킨다. 행 및 열 어드레스들은 초기에 전혀 메모리 배열(102)로 동시에 활성화되지 않는다(그런, 일단 선택된 행이 어드레스되면, 이는 주어진 열이 어드레스될 때까지 활성을 유지한다). 따라서, 상기한 바와 같이, 행 어드레스는 제1 시점(RAS 강하 후)에서 퓨즈 뱅크(AR4)에 기억된 행 어드레스와 비교될 수 있는 한편, 이후에, 열 어드레스는 제2 시점(CAS 강하 후)에서 퓨즈 뱅크(AC4)에 기억된 어드레스와 비교될 수 있다. 행 및 열 어드레스 모두는 결코 동시에 비교되지 않는다. 따라서, 멀티플렉서(144)는 외부 행 또는 열 어드레스가 퓨즈 행 어드레스 또는 퓨즈 열 어드레스에 비교되는지 여부에 따라 멀티플렉서의 출력에 2개의 퓨즈 뱅크들(AR4 및 AC4)중 하나를 선택적으로 결합시킬 수 있다.
마찬가지로, 메모리 배열(102)의 2개의 플레인 A 또는 B중 하나만이 주어진 어드레스에 기초하여 활성화될 것이다. 특히, 11-비트 행 어드레스 내의 제2의 최고 유효 비트(비트 RA9)는 플레인 A와 B 사이를 선택하는 2:1 멀티플렉서(145)의 제2 세트에 인가된다. 상기한 바와 같이, 제2 최고 유효 어드레스 비트 RA9가 0의 이진값을 갖는 경우, 플레인 A가 선택되는 한편, 1의 이진값을 갖는 경우 플레인 B를 선택한다. 결과적으로, 플레인 A가 선택되는 경우, 비교 회로(146)는 외부 어드레스를 퓨즈 뱅크(144)의 제2 세트 내의 퓨즈 어드레스들(즉, 퓨즈 뱅크들(BR0-BR7 또는 BC0-BC7) 내에 기억된 어드레스들)과 비교할 필요가 없다. 따라서, 특정 차수의 행 및 열 퓨즈 뱅크 각각에 대해 하나의 비교 회로(146)가 사용될 뿐만 아니라, 플레인 A 및 B 모두에 대해 특정 차수의 행 및 열 퓨즈 뱅크들이 1개의 비교 회로와 공유된다.
예를 들면, 퓨즈 뱅크들(AR4 및 AC4)은 멀티플렉서들(144)의 제1 세트로부터 멀티플렉서에 결합되고, 퓨즈 뱅크들(BR4 및 BC4)은 멀티플렉서들(144)의 제1 세트로부터 다른 멀티플렉서에 결합되고, 2개의 멀티플렉서(144)는 그의 출력이 단일 비교 회로(146)에 결합된 멀티플렉서(145)의 제2 세트로부터 멀티플렉서에 순서대로 결합된다. 메모리 장치(100)에 대한 각각의 판독 또는 기록 주기 동안의 특정 시점에서, 비교 회로(146)는 외부 어드레스를 퓨즈 뱅크(AR4, AC4, BR4 및 BC4)에 기억된 4개의 퓨즈 어드레스들 중 하나와 비교한다. 마찬가지로, 퓨즈 뱅크(AR5 및 AC5)는 멀티플렉서(144)에 결합되고, 퓨즈 뱅크(BR5 및 BC5)는 그의 출력이 다른 비교 회로(146)에 결합된 멀티플렉서(145)에 순서대로 결합된다. 각각의 판독 또는 기록 주기 동안의 특정 시점에서, 비교 회로(146)는 외부 어드레스를 퓨즈 뱅크들(AR5, AC5, BR5 및 BC5)에 기억된 4개의 퓨즈 어드레스들 중 하나와 비교한다. 퓨즈 뱅크들(140 및 142)의 제1 및 제2 세트들 내의 나머지 퓨즈 뱅크는 마찬가지로 도 4에 나타낸 바와 같이 2개의 멀티플렉서들(144), 하나의 멀티플렉서(145) 및 하나의 비교 회로(146)에 결합된다. 상술한 바와 같이, 비교회로(146)는 어드레스 버스(도 4에서 신호 입력 Adr로 나타냄)로부터 외부 어드레스를 수신한다. 비교 회로(146) 각각의 출력은 단일 라인이고, 매치 신호 M을 행 및 열 복호기들(111 및 112)에 전송한다. 아래에 보다 상세히 설명하는 바와 같이, 매치 신호 M은 외부 어드레스가 특정 퓨즈 어드레스와 매치될 때 논리 1을 출력한다.
도 5에 상세히 나타내는 바와 같이, 퓨즈 뱅크(140)의 제1 세트에 대한 2개의 퓨즈 뱅크들(AR0 및 AC0)은 이들의 관련 멀티플렉서들(144 및 145)과 함께 나타낸다. 퓨즈 뱅크(AR0)는 9개의 퓨즈들(150-158)을 함유하고, 미리 선택된 어드레스를 한정하는 초기 8개의 퓨즈는 장치(100)에 대한 공장에서의 시험 중에 끊어지게 되거나 또는 설정된다. 초기 8개의 퓨즈들(150-157) 각각은 8비트 어드레스 내의 1비트에 대응하고, 여기서 퓨즈(150)는 최소 유효 비트에 대응하는 한편, 퓨즈(157)는 최고 유효 비트에 대응한다. 제9 퓨즈는 퓨즈 뱅크가 공장에서의 시험 중에 사실상 끊어졌는지 여부를 나타내는 인에이블 퓨즈이다. 제 9 퓨즈는 동일한 값을 출력할 끊어지지 않은 퓨즈 어드레스로부터 11111111의 "끊어진" 퓨즈 어드레스를 구별한다. 달리 말하자면, 제9 퓨즈가 끊어지는 경우, 인에이블 행 퓨즈 신호 ENRF를 생성하도록, 나머지 8개의 퓨즈들은 메모리 배열(102) 내의 메모리 셀들의 플레인 A 내의 결함있는 행의 어드레스를 특정한다. 마찬가지로, 퓨즈 뱅크(AC0)는 메모리 배열(102)의 플레인 A 내의 결함있는 열에 대한 퓨즈 어드레스를 명시하는 8개의 퓨즈들(160-167)을 함유한다. 제9 퓨즈(168)는 인에이블 열 퓨즈 신호 ENCF를 제공함으로써 뱅크(AC0)를 인에이블시킨다.
퓨즈 뱅크(AR0) 내의 각각의 퓨즈(150-157)는 2:1 멀티플렉서(144)에 의해 퓨즈 뱅크(AC0) 내의 그의 적절한 차수의 퓨즈(160-167)와 결합한다. 예를 들면, 퓨즈 뱅크(AR0) 내의 제1 차수 퓨즈(150)는 제1 멀티플렉서(144)에 의해 퓨즈 뱅크(AC0) 내의 제1 차수 퓨즈(160)에 결합된다. 제1 멀티플렉서(144) 각각은 퓨즈 뱅크(AR0-AR7, BR0-BR7, AC0-AC7 또는 BC0-BC7)중 하나에 기억된 8비트 퓨즈 어드레스 중 1비트를 수신한다.
제1 멀티플렉서들(144)은 그에 입력된 인에이블 열 퓨즈 신호 ECOLF 입력에 기초하여 퓨즈 뱅크들(AR0-AC0)로부터 이들의 2개의 입력들 사이를 선택한다. 인에이블 열 퓨즈 신호 ECOLF는 RAS가 그의 활성 상태로 전이된 후(예, 낮은 레벨로 강하) 소정의 시점에서 제어 논리 및 어드레스 버퍼 회로(110)에 의해 발생된 신호이고, 일 상태(예, 낮음)의 ECOLF는 활성 행 어드레스 래칭을 나타내고, 따라서 제1 멀티플렉서(144)는 퓨즈 뱅크(AR0) 등의 행 어드레스 퓨즈 뱅크로부터 신호를 출력한다. ECOLF가 그의 제2 상태로 전이될 때(예, 높은 레벨로 상승), 열 어드레스는 활성화되고, 따라서, 제1 멀티플렉서(144)는 퓨즈 뱅크(AC0) 등의 열 퓨즈 뱅크들로부터 신호를 출력한다.
제1 멀티플렉서들(144)의 출력은 제2 멀티플렉서(145)에 입력된다. 제1 멀티플렉서(144) 각각은 하나의 플레인 내의 행 및 열 어드레스들에 대해 퓨즈 어드레스의 단일 비트를 수신하고, 제2 멀티플렉서(145) 각각은 플레인 A 및 B 모두로부터 행 및 열 퓨즈 어드레스들의 단일 비트를 수신한다. 따라서, 도 5의 제1 멀티플렉서(145) 각각은 플레인 A에 대해 퓨즈 뱅크들(AR0 및 AC0) 및 플레인 B에 대해퓨즈 뱅크들(BR0 및 BC0)에 기억된 퓨즈 어드레스들로부터 어드레스를 수신한다. 예를 들면, 제1 멀티플렉서(144)가 퓨즈 뱅크들(AR0 및 AC0)에 대해 퓨즈(들 150 및 160)로부터 신호를 수신하고, 멀티플렉서(144)가 결합된 제2 멀티플렉서(145)는 퓨즈 뱅크들(BR0 및 BC0)로부터 제1 차수 퓨즈를 수신한다.
제2 멀티플렉서들(145)은 그에 입력된 외부 어드레스 신호 내의 최고위 차수 비트에 의해 선택적으로 스위치될 수 있다. 상술한 바와 같이, 복호된 11-비트 행 어드레스 내의 제2 최고 유효 비트(즉, 어드레스 비트 RA9)는 플레인 A와 B 사이를 선택함으로써, 2개의 어드레스 플레인들 중 하나만이 메모리 배열(102)의 작동 중애 활성화된다. 마찬가지로, 어드레스 비트 RA9는 (i) 어드레스 비트가 낮은 경우(예, AR0 및 AC0) 플레인 A로부터 퓨즈 뱅크 또는 (ii) 어드레스 비트가 높은 경우(예, BR0 및 BC0) 플레인 B로부터 퓨즈 뱅크로부터 신호들을 선택적으로 출력하기 위해 제2 멀티플렉서(145)에 입력된다.
제2 멀티플렉서들(145) 각각은 퓨즈 액세스(FA0 내지 FA7)와 같은 퓨즈 뱅크들(AR0, AC0, BR0 또는 BC0) 중 하나로부터 1비트의 퓨즈 어드레스를 출력한다. 요약하자면, 예를 들어 ECOLF가 낮은 값을 갖고, RA9가 높은 값을 갖는 경우, 제2 멀티플렉서들(145)로부터 출력된 퓨즈 어드레스들(FA0-FA7)은 퓨즈 뱅크(BC0) 내에 기억된 퓨즈 어드레스에 대응한다. 퓨즈 어드레스들(FA0-FA7)은 비교 회로에 동시에 인가된 외부 어드레스에 비해 비교 회로(146)에 입력된다.
멀티플렉서 회로들(144 및 145)은 종래의 구조를 갖는다. 멀티플렉서 회로들(144 및 145)에 대한 출력은 작은 "o"로 나타낸다. 2:1 멀티플렉서 회로들을본 명세서에 예시하고 설명하였지만, "멀티플렉서 회로"라는 용어는 일반적으로 사용되고, 본 발명은 패스 게이트 등의 비교 회로(146)와 퓨즈 뱅크들(140 및 142)을 선택적으로 결합시키기 위한 다른 스위치 가능한 회로 소자들을 사용할 수 있다.
도 6을 참조하여, 비교 회로(146)에 대한 전형적인 회로를 나타낸다. 제1 배타적 OR 게이트(170)는 퓨즈 어드레스 (FA0-FA7)의 제1 비트(FA0) 및 외부 어드레스(XA0-XA8)의 제1 비트(XA0)를 그의 입력에서 수신한다. 어드레스 비트(FA0 및 XA0) 모두가 매치되는 경우, 즉, 모두 높은 값을 갖거나, 또는 모두 낮은 값을 갖는 경우, 배타적 OR 게이트(170)는 0 값을 출력한다, 마찬가지로, 제2 및 제3 배타적 OR 게이트들(172 및 174)이 제2 퓨즈 어드레스 비트(FA1) 및 제2 외부 어드레스 비트(XA1) 및 제3 퓨즈 어드레스 비트(FA2) 및 제3 외부 어드레스 비트(XA2) 각각을 수신한다.
3개의 배타적 OR 게이트들(170, 172 및 174)로부터 출력은 3 입력 NOR 게이트(176)에 입력된다. 3개의 배타적 OR 게이트(170, 172 및 174) 모두가 낮은 값을 출력하는 경우, 배타적 OR 게이트(176)는 4 입력 NAND 게이트(178)에 이르는 높은 값을 출력한다. 제2 NOR 게이트(180)는 제4, 제5 및 제6 퓨즈 어드레스(FA3, RA4 및 FA5), 및 외부 어드레스(XA3, XA4 및 XA5) 각각을 수신하는 3개의 배타적 OR 게이트(도시하지 않음)로부터 출력을 그의 3개의 입력에서 수신한다. 마찬가지로, 3개의 배타적 OR 게이트(184, 186 및 188)의 제3 세트는 제7, 제8 및 제9 퓨즈 어드레스 비트 및 외부 어드레스 비트(FA6-FA8 및 XA6-XA8) 각각을 그들의 입력에서 수신한다.
메모리 배열(102)의 각각의 플레인 A 및 B에서, 결함있는 열에 대응하는 외부 어드레스들을 단지 8개의 비트(XA0-XA7) 만을 요하는 한편, 결함있는 행에 대응하는 외부 어드레스들은 9개의 비트(XA0-XA8)를 요한다. 따라서, NOR 게이트(190)는 배타적 OR 게이트(188)로부터 출력을 그의 제1 입력에서 및 ECOLF 신호를 그의 제2 입력에서 수신한다. 결과적으로, ECOLF 신호가 높고, 장치(100)가 그의 열 어드레싱 기간 내에 있을 때, NOR 게이트(190)는 NOR 게이트(188)로부터의 출력과 무관하게 (배타적 OR 게이트(184 및 186)의 출력에 따라) NOR 게이트(182)가 활성의 높은 값을 출력하도록 항상 낮은 값을 NOR 게이트(182)에 출력한다. 그러나, ECOLF가 낮은 값을 갖는 경우, NOR 게이트(190)의 출력은 배타적 OR 게이트(188)의 출력에 의존한다.
종래 구조의 인에이블 회로(192)는 퓨즈 어드레스(FA0-FA8)가 인에이블된 퓨즈 뱅크에 대응하는지 여부를 나타내는 인에이블 열 퓨즈 및 인에이블 행 퓨즈 신호 ENCF 및 ENRF를 그의 입력에서 수신한다. 이와 같이 인에이블된 경우, 인에이블 회로(192)는 4개의 입력 NAND 게이트(178)에 높은 값을 출력한다. 따라서, 퓨즈 어드레스들의 모든 비트가 외부 어드레스 내의 이들의 대응하는 모든 비트와 매치되고, 적절한 퓨즈 뱅크가 인에이블된 경우, 4개의 입력-NAND 게이트(178)는 그의 4개의 입력에서 4개의 높은 값을 수신하고, 그에 반응하여 활성의 낮은 값을 출력한다. NAND 게이트(178)로부터 출력된 낮은 값은 외부 어드레스가 결함있는 행 또는 열 내의 메모리 셀에 대한 것이고, 따라서 외부 어드레스가 퓨즈 어드레스와 상관 관계에 있음을 나타낸다.
이어서, 낮은 값은 라인(138) 상의 높은 매치 신호 M이 되도록 인버터(194)에 의해 전환된다. 도 4를 다시 참조하여, 비교 회로(146) 중 어느 하나가 높은 매치 신호 M을 출력하는 경우, 매치 라인들(138) 중 하나는 행 및 열 복호기들(111 및 112)에 이르는 높은 값을 가짐으로써, 메모리 배열(102) 내의 여분의 행들 또는 열들(107 또는 108) 내의 적절한 행 또는 열을 활성화시킨다. 따라서, 장치(100)는 여분의 행/열로 결함있는 행/열을 적절히 대응한다.
요약하면, 본 발명은 2개의 플레인 A 및 B로의 메모리 배열(102)의 분할에 기초하여 여분의 메모리 셀들(107 및 108)이 비교 회로(146)를 공유할 수 있게 함으로써 다이 상에 장치(100)가 필요로 하는 영역을 축소시킨다. 멀티플렉서들(144 및 145)의 제1 및 제2 세트는 하나의 비교 회로(146)에 적어도 4개의 퓨즈 뱅크들 군을 선택적으로 결합시킨다. 바람직하게는, ECOLF 신호는 행 및 열 퓨즈 뱅크 사이를 선택하는 한편, 행 어드레스 내의 제2 최고 유효 비트(예, 행 어드레스 비트 RA9)는 플레인 A 및 B에서 퓨즈 뱅크들 사이에 선택한다. 결과적으로, 1개의 비교 회로 만이 여분의 행 및 여분의 열에 대해 2개의 퓨즈 뱅크에 대해 요구될 뿐만 아니라, 각각의 플레인에 대해 여분의 행 및 열들의 쌍에 대해 역시 요구된다.
또한, 본 발명은 메모리 배열(102) 내의 여분의 메모리 소자들(107 및 108)의 행들 및 열들과 비교 회로(146) 사이에 결합된 라인들의 수를 감소시킨다. 본 발명은 메모리 배열(102)을 바람직하게는 2개의 플레인 A 및 B로 매핑한다. 플레인 A 및 B는 메모리 배열(102)의 메모리 블록들 간에 걸쳐 있고, 각각의 블록은 공유된 센스 증폭기(114)에 의해 분할된다. 결과적으로, 8개의 라인들이 16개의 행들또는 열들에 결합되는 한편, 고립 게이트(115)는 플레인 A 및 B 내의 6개의 행들 또는 열들 중 8개만을 인에이블시키기 때문에 단지 8개의 행들 또는 열들은 임의의 일 시점에서 활성화될 수 있다. 결과적으로, 본 발명은 여분의 행들/열들에 비교 회로를 혼입시키는데 요구되는 라인들의 수를 절감함으로써, 추가 회로에 대한 칩 상의 증가된 영역을 실현한다.
본 발명의 또 다른 이점은 플레인 A 및 B가 선택되는 방법에 관한 것이다. 공지된 바와 같이, 메모리 배열(102) 내의 메모리 셀들의 행들 및 열들을 액세스하기 위해, 패키지된 칩 상에 모두 11개의 어드레스 핀들(A0 내지 A10)이 요구된다. 그러나, 장치(100)에 대한 압축 시험 모드 동안, 어드레스 값은 유사한 데이터가 메모리 배열(102) 내의 다중 어드레스 위치에 기록될 수 있도록 압축 또는 멀티플렉스된다. 어드레스 값을 압축하고, 예를 들면 2개의 서브 배열들(103 및 105)을 동시에 액세스함으로써, 보다 적은 어드레스가 요구된다. 플레인 A 및 B는 공유된 센스 증폭기(114)에 의해 고립되기 때문에, 압축 모드 동안 공유된 센스 증폭기(114)의 두 측면 상의 1차 또는 여분의 메모리 셀들은 결코 시험되지 않을 것이다. 결과적으로, 2개의 플레인 A 및 B로 메모리 배열(102)의 분할은 임의의 액세스 충돌을 제공하지 않고, 그렇지 않으면 장치(100)의 최상의 압축 시험으로조차 간섭된다.
장치(100)는 장치의 증진되거나 또는 개선된 성능을 허용할 수 있는 개선된 다이 영역을 실현하기 위한 유리한 구조를 제공하기 때문에, 장치를 사용하는 시스템은 본 발명으로부터 유리할 수 있다. 도 7을 참조하여, 1개 이상의 메모리장치(100)를 사용하는 컴퓨터 시스템(50)의 블록도를 나타낸다. 컴퓨터 시스템(50)은 목적하는 연산 및 테스크를 수행하기 위한 실행 소프트웨어 등의 컴퓨터 기능을 수행하기 위한 프로세서(52)를 포함한다. 프로세서(52)는 메모리에 적절한 신호를 제공하는 메모리 제어기(62)를 통해 1개 이상의 메모리 장치(100)에 접속된다. 키패드 또는 마우스 등의 1개 이상의 입력 장치(54)는 프로세서(50)에 결합되고, 오퍼레이터(도시하지 않음)가 그에 데이터를 입력할 수 있게 한다. 1개 이상의 입력 장치(56)는 프로세서(52)에 의해 발생된 데이터를 갖는 오퍼레이터를 제공하기 위해 프로세서(52)에 결합된다. 출력 장치들(56)의 예로는 프린터 및 비디오 디스플레이 장치를 들 수 있다. 1개 이상의 데이터 기억 장치(58)는 외부 기억 매체(도시하지 않음) 상에 데이터를 기억시키거나 또는 그로부터 데이터를 검색하기 위해 프로세서(52)에 결합된다. 기억 장치(58) 및 대응하는 기억 매체의 예로는 하드 및 플로피 디스크, 테이프 카세트, 및 컴팩트 디스크 판독-전용 메모리(CD-ROM)들에 대한 드라이브를 들 수 있다. 전형적으로, 프로세서(50)는 어드레스 신호(A0-RA9), CAS, RAS, WE 등의 제어 신호 및 도 7에 나타낸 어드레스, 데이터, 제어 및 상태 버스들에 의해 나타낸 바와 같이 메모리 장치(100)에 기록된 데이터를 발생시킨다.
본 발명은 장치(100)가 종래의 NMOS 반도체 제조 기술을 사용하여 제조되는 것이 바람직하기 때문에 상기한 바와 같이 일반적으로 인버티, NAND 및 NOR 게이트를 사용한다. 다른 논리 소자 또는 제조 기술들이 관련 업계의 숙련자들애개 공지된 바와 같이 본 발명의 목표를 수행하기 위해 대응될 수 있다.
상세한 설명을 부분적으로 특정 실시예로서 기재하였지만, 당업계의 숙련자들은 임의의 다른 변형들이 개시된 본 발명의 목적을 수행하기 위해 사용될 수 있음을 인식할 수 있을 것이다. 예를 들면, 당업계의 숙련자들은 상기한 바의 장치(100)가 일반적으로 DRAM 메모리 장치이지만, 본 발명은 동기 DRAM 또는 비디오 또는 그래픽 메모리(SVRAM 및 SGRAM) 등의 고속 메모리 장치를 포함하는 모든 메모리 장치에 적용될 수 있고, 본 발명의 메모리 장치(ED0 및 BED0)에 따라 데이터가 확장되고, 폭발적으로 확장되는 것을 인식할 수 있을 것이다.
당업계의 숙련자들은 본 발명이 비교 회로 및 여분의 회로 소자들을 사용하는 여러 가지 유형의 반도체 소자에 적용될 수도 있고, 반도체 메모리 장치에서의 용도가 필연적으로 제한되지 않음을 인식할 수 있을 것이다. 또한, 장치(110)는 모든 여분의 소자들에 결합된 8개의 매치 라인들을 사용하는 한편, 이 장치는 9개의 매치 라인들을 포함할 수 있고, 단, 제 9 라인은 여분의 소자들에 또는 그로부터 데이터를 액세스하는 시점을 트래킹하기 위한 글로벌 액세스 트랙 또는 위상 라인(도시하지 않음)이다. 더욱이, 다중 행 복호기(111), 열 복호기(112), 비교 회로(146), 및 멀티플렉서들(144 및 145)을 도시하고 기재하였지만, 본 발명은 예를 들면 제2 금속화층이 사용된 경우 이러한 소자들의 수를 감소시킬 수 있다.
더욱이 2개의 플레인 A 및 B는 일반적으로 상기한 바와 같이 개재하였지만, 본 발명은 많은 수의 여분의 플레인을 사용하는 반도체 장치에 사용하도록 동일하게 적용됨으로써, 4:1 멀티플렉서 등의 적절한 멀티플렉서를 사용한다. 또한, 본 발명은 장치(100)의 한쪽 단부에 굳건하게 위치하는 퓨즈 뱅크들(140 및 142)을 나타내는 한편, 퓨즈들은 장치 전반적으로 여분의 행들 및 열들(107 및 108)과 함께위치하는 비레이저 용단 퓨즈일 수 있다. 플레인 A 및 B는 공유된 센스 증폭기 경계를 따라 분할되는 한편, 플레인들은 동시에 활성화된 2개의 상이한 플레인으로부터 열들 등의 어드레싱 충돌이 발생하지 않는 한, 다른 경계를 따라 분할될 수 있다. 따라서, 상기 실시예로의 동일한 변형은 본 발명의 정신 및 범위에서 벗어나지 않고 이루어질 수 있음을 인식할 수 있다. 따라서, 본 발명은 하기 특허 청구의 범위에 의해서만 제한된다.

Claims (26)

  1. 외부 어드레스 워드에 기초하여 어드레스가능한 복수개의 기본 회로 소자들을 갖는 반도체 장치로서, 기본 회로 소자들의 일부가 결함이 있을 수 있는, 상기 반도체 장치에 있어서,
    복수개의 기본 회로 소자들 내의 결함있는 회로 소자들의 어드레스들을 기억하기 위한 복수개의 퓨즈 뱅크들(fuse banks);
    상기 외부 어드레스 워드 및 상기 복수개의 퓨즈 뱅크들의 기억된 어드레스들을 수신하도록 결합된 적어도 하나의 비교 회로로서, 상기 비교 회로는 상기 외부 어드레스 워드를 기억된 상기 어드레스들과 비교하고, 상기 외부 어드레스 워드와 상기 기억된 어드레스들 중 하나가 상관 관계에 있는 경우 매치 신호를 출력하는, 상기 적에도 하나의 비교 회로;
    상기 비교 회로 및 상기 복수개의 퓨즈 뱅크들 사이에 결합된 적어도 하나의 스위칭 회로로서, 상기 기본 회로 소자들은 제1 및 제2 플레인들(planes)로 분할되며, 상기 제1 및 제2 플레인은 동시에 활성화되지 않으며, 상기 스위칭 회로는 상기 외부 어드레스 워드에 기초하여 그리고 제1 및 제2 플레인들 중 어느 플레인이 활성화되는지에 기초하여 상기 비교 회로에 결합하기 위해 상기 복수개의 퓨즈 뱅크들 중 하나의 퓨즈 뱅크를 선택하는, 상기 적어도 하나의 스위칭 회로;
    복수개의 여분의 회로 소자들로서, 각각이 상기 퓨즈 뱅크들 중 하나에 대응하고, 상기 복수개의 기본 회로 소자들 내의 결함있는 회로 소자들을 대체할 수 있는, 상기 복수개의 여분의 회로 소자들; 및
    상기 비교 회로와 상기 복수개의 기본 및 여분의 회로 소자들에 결합된 제어 및 어드레싱 회로로서, 상기 매치 신호를 수신하고, 상기 스위칭 회로에 의해 선택된 하나의 퓨즈 뱅크에 대응하는 상기 여분의 소자들 중 하나의 소자를 액세스하는, 상기 제어 및 어드레싱 회로를 포함하는, 반도체 장치.
  2. 제1 항에 있어서, 상기 복수개의 기본 및 여분의 회로 소자들 및 상기 복수개의 퓨즈 뱅크들은 제1 및 제2 세트들로 각각 분할되고, 상기 제어 및 어드레싱 회로는 상기 외부 어드레스 워드를 수신하고, 이를 복호화시켜 복호된 어드레스 워드를 제공하고, 상기 스위칭 회로는 상기 복호된 어드레스 워드 내의 비트에 기초하여 상기 비교 회로에 결합하기 위해 제1 및 제2 퓨즈 뱅크들 중 하나의 퓨즈 뱅크를 선택하는, 반도체 장치.
  3. 제1 항에 있어서, 상기 복수개의 기본 및 여분의 회로 소자들은 적어도 제1 및 제2 세트들로 분할되고, 반도체 메모리 장치는 기본 및 여분의 회로 소자들의 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기들을 더 포함하고, 상기 기본 및 여분의 회로 소자들의 제1 및 제2 세트들 및 공유된 센스 증폭기들 사이에 결합된 복수개의 고립(isolation) 게이트들을 더 포함하고, 상기 고립 게이트들은 상기 기본 및 여분의 회로 소자들의 제2 또는 제1 세트 각각이 상기 복수개의 공유된 센스 증폭기들 중 적어도 하나에 능동적으로 결합될 때 상기 기본및 여분의 회로 소자들의 제1 또는 제2 세트를 디스에이블하는, 반도체 장치.
  4. 제1 항에 있어서, 상기 적어도 하나의 스위칭 회로는 제1 및 제2 퓨즈 뱅크들에 결합된 2:1 멀티플렉싱 회로인, 반도체 장치.
  5. 제1 항에 있어서, 상기 비교 회로와 상기 제어 및 어드레싱 회로 사이에 결합된 복수개의 전기 전도성 매치 라인들을 더 포함하고, 상기 복수기의 여분의 회로 소자들은 적어도 복수개의 열들로 분할되고, 상기 전기 전도성 매치 라인들의 수는 상기 여분의 회로 소자들의 복수개의 열들의 수보다 적은, 반도체 장치.
  6. 제1 항에 있어서, 상기 복수개의 기본 및 여분의 회로 소자들은 메모리 소자들이고, 상기 비교 회로는 적어도 하나의 배타적 OR 게이트를 포함하고, 상기 스위칭 소자는 2:1 멀티플렉싱 회로인, 반도체 장치.
  7. 반도체 장치에 있어서,
    복수개의 기본 및 여분의 회로 소자들로서, 상기 복수개의 기본 회로 소자들은 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하여 전기 전도성 행 및 열 라인들에 의해 어드레스가능하고, 상기 복수개의 기본 및 여분의 회로 소자들은 적어도 제1 및 제2 세트들로 분할되고, 제1 및 제2 세트들 내의 회로 소자들이 동시에 활성화되지 않고, 상기 여분의 회로 소자들의 제1 및 제2 세트는 상기 기본 회로 소자들의 제1 및 제2 세트 내의 결함있는 회로 소자들을 각각 대체할 수 있고, 상기 여분의 회로 소자들은 적어도 복수개의 열들로 분할되는, 상기 복수개의 기본 및 여분의 회로 소자들;
    복수개의 기본 회로 소자에 공급된 외부 어드레스 워드에 기초하여 상기 복수개의 기본 회로 소자들과의 소통을 허용하기 위해 상기 전기 전도성 행 및 열 라인들에 결합된 제어 및 어드레싱 회로;
    상기 기본 회로 소자들의 제1 및 제2 세트들 내의 결함있는 회로 소자들의 어드레스들을 각각 기억하기 위한 퓨즈 뱅크들의 적어도 제1 및 제2 세트들; 및
    상기 여분의 회로 소자들의 제1 세트 내의 여분의 회로 소자들의 열들의 수와 일치하는 복수개의 전기 전도성 상호 결합 라인들로서, 상기 상호 결합 라인들은 상기 퓨즈 뱅크들의 제1 및 제2 세트들에 결합되고 상기 여분의 회로 소자들의 제1 및 제2 세트들 모두에 결합되는, 상기 복수개의 전기 전도성 상호 결합 라인들을 포함하는, 반도체 장치.
  8. 제 7항에 있어서, 상기 회로 소자들의 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기들; 및
    상기 회로 소자들의 제1 및, 제2 세트와 상기 공유된 센스 증폭기들 사이에 결합된 복수개의 고립 게이트들로서, 상기 제1 및 제2 세트의 회로 소자들이 동시에 활성화되지 않도록 상기 회로 소자들의 제2 또는 제1 세트 각각이 상기 복수개의 공유된 센스 증폭기들 중 적어도 하나에 능동적으로 결합될 때 상기 회로 소자들의 제1 또는 제2 세트를 디스에이블하는, 상기 복수개의 고립 게이트들을 더 포함하는, 반도체 장치.
  9. 제7항 또는 제8항에 있어서, 제어 및 어드레싱 회로와 상호 결합 라인들에 결합된 적어도 하나의 비교 회로로서, 상기 비교 회로는 상기 외부 어드레스 워드를 상기 제1 또는 제2 퓨즈 뱅크 내의 상기 기억된 어드레스들과 비교하고, 상기 외부 어드레스 워드와 상기 기억된 어드레스들 중 하나가 상관 관계에 있는 경우 여분의 회로 소자들의 열들 중 하나를 액세스하기 위해 라인들 중 하나의 라인 상에 매치 신호를 출력하는, 상기 적어도 하나의 비교 회로; 및
    비교 회로와 제1 및 제2 퓨즈 뱅크 사이에 결합된 적어도 하나의 멀티플렉싱 회로로서, 상기 어드레스 워드의 적어도 하나의 비트를 수신하고, 그것에 기초하여 비교 회로에 결합하는 제1 및 제2 퓨즈 뱅크들 중 하나를 선택하는, 상기 적어도 하나의 멀티플렉싱 회로를 더 포함하는, 반도체 장치.
  10. 제7항 또는 제8항에 있어서, 상기 여분의 회로 소자들은 복수개의 행들 및 복수개의 열들로 분할되고 상기 퓨즈 뱅크들의 제1 및 제2 세트 내의 퓨즈 뱅크들의 수는 여분의 행들 및 열들의 수와 동일하고, 상기 회로 소자들은 메모리 셀들인, 반도체 장치.
  11. 제7항 또한 제 8항에 있어서, 상기 제1 및 제2 퓨즈 뱅크와 복수개의 비교회로들에 결합된 복수개의 멀티플렉싱 회로들을 더 포함하고, 상기 여분의 회로 소자들이 복수개의 행들 및 복수개의 열들로 분할되고,
    매 4개의 퓨즈 뱅크들 중 처음의 2개는 상기 제1 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 매 4개의 퓨즈 뱅크들 중 다음의 2개는 제2 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 제1 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 처음의 2개에 결합되고, 제2 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 다음의 2개에 결합되고, 제3 멀티플렉싱 회로는 상기 제1 및 제2 멀티플렉싱 회로에 결합되고,
    상기 제3 멀티플렉싱 회로들 각각은 복수개의 비교 회로들 중 하나에 결합되고,
    상기 비교 회로들 각각은 매치 라인들 중 하나에 결합되는, 반도체 장치.
  12. 제7항 또는 제8항에 있어서, 상기 회로 소자들의 제1 및 제2 세트에 결합된 복수개의 행 및 열 복호기들을 더 포함하고, 상기 매치 라인들은 상기 행 및 열 복호기를 각각에 결합된, 반도체 장치.
  13. 제7항에 있어서, 상기 여분의 회로 소자들은 복수개의 행들 및 복수개의 열들로 분할되고,
    상기 퓨즈 뱅크들의 제1 및 제2 세트들 내의 퓨즈 뱅크들의 수는 여분의 행들 및 열들의 수와 동일하고,
    하나의 비교 회로는 상기 퓨즈 뱅크들의 제1 및 제2 세트 내의 매 4개의 퓨즈 뱅크들에 결합되고,
    상기 매 4개의 퓨즈 뱅크들 중 처음의 2개는 상기 제1 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 매 4개의 퓨즈 뱅크들 중 다음의 2개는 상기 제2 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고,
    2:1 멀티플렉싱 회로들의 제1 군은 매 4개의 퓨즈 뱅크들 중 처음의 2개에 결합되고, 2:1 멀티플렉싱 회로들의 제2 군은 매 4개의 퓨즈 뱅크들 중 다음의 2개에 결합되고, 2:1 멀티플렉싱 회로들의 제3 군은 상기 제1 및 제2 멀티플렉싱 회로들에 결합되고,
    상기 퓨즈 뱅크들의 제1 및 제2 세트 내의 각각의 퓨즈 뱅크는 적어도 상기 외부 어드레스 워드의 소정의 비트 길이와 동일한 수의 퓨즈들을 갖고,
    멀티플렉싱 회로들의 제1, 제2 및 제3 군들 내의 멀티플렉싱 회로들의 수는 소정의 비트 길이의 비트들의 수와 동일한, 반도체 장치.
  14. 제7항에 있어서, 상기 여분의 메모리 소자들은 복수개의 행들 및 복수개의 열들로 분할되고, 매 4개의 퓨즈 뱅크들 중 처음의 2개는 상기 제1 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고 매 4개의 퓨즈 뱅크들 중 다음의 2개는 상기 제2 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 제1 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 처음의 2개에 결합되고, 제2 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 다음의 2개에 결합되고, 제3 멀티플렉싱 회로는 상기 제1 및 제2 멀티플렉싱 회로들에 결합되는, 반도체 장치.
  15. 제9항에 있어서, 상기 비교 회로는
    상기 제1 또는 제2 퓨즈 뱅크들 내의 상기 기억된 어드레스 및 상기 외부 어드레스 워드를 그의 입력들에서 수신하기 위해 결합되고, 상기 외부 어드레스 워드와 상기 기억된 어드레스가 상관 관계에 있는 경우 상관 관계 신호를 출력하는 적어도 하나의 배타적 OR 게이트,
    제1 및 제2 퓨즈 뱅크들에 결합되고, 상기 제1 및 제2 퓨즈 뱅크가 인에이블된 경우 인에이블 신호를 출력하는 인에이블 회로, 및
    그의 입력들에서 상관 관계 신호 및 상기 인에이블 신호를 수신하기 위해 결합되고, 상기 상관 관계 신호 및 상기 인에이블 신호 모두에 응답하여 상기 매치 라인들 중 하나에 상기 매치 신호를 출력하는 NAND 게이트를 포함하는, 반도체 장치.
  16. 제7항 또는 제8항에 있어서, 상기 제어 및 어드레싱 회로와 회로 소자들의 상기 제 1 및 제 2 세트들에 결합된 적어도 하나의 비교 회로로서, 외부 어드레스 워드를 상기 제1 또는 제2 퓨즈 뱅크들 내의 상기 기억된 어드레스들과 비교하고, 상기 어드레스 워드와 상기 기억된 어드레스들 중 하나가 상관 관계에 있는 경우 상기 여분의 회로 소자들의 열들 중 하나를 액세스하기 위해 매치 신호를 출력하는, 상기 적어도 하나의 비교 회로; 및
    상기 비교 회로와 상기 제1 및 제2 퓨즈 뱅크들 사이에 결합된 적어도 하나의 게이팅 회로로서, 상기 어드레스 워드의 적어도 하나의 비트를 수신하고, 그에 기초하여 상기 비교 회로에 결합하기 위해 상기 제1 및 제2 퓨즈 뱅크들 중 하나를 선택하는, 상기 적어도 하나의 게이팅 회로를 포함하는, 반도체 장치.
  17. 제16항에 있어서, 여분의 회로 소자들의 상기 제1 세트 내의 여분의 회로 소자들의 열들의 수와 일치하는 복수개의 전기 전도성 매치 라인들들 더 포함하고, 매치 라인들이 여분의 회로 소자들의 상기 제1 및 제2 세트 모두에 결합되고 그리고 비교 회로에 결합되고,
    상기 여분의 회로 소자들은 복수개의 행들 및 복수개의 열들로 분할되고,
    퓨즈 뱅크들의 상기 제1 및 제2 세트 내의 퓨즈 뱅크들의 수가 여분의 행들 또는 열들의 수와 일치하고,
    하나의 비교 회로는 상기 퓨즈 뱅크들의 제1 및 제2 세트 내의 매 4개의 퓨즈 뱅크에 결합되고,
    매 4개의 퓨즈 뱅크들 중 처음의 2개는 상기 제1 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 매 4개의 퓨즈 뱅크들 중 다음의 2개는 상기 제2 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고,
    상기 게이트 회로는 멀티플렉싱 회로들의 제1 군이 매 4개의 퓨즈 뱅크들 중 처음의 2개에 결합되고, 멀티플렉싱 회로들의 제2 군이 매 4개의 퓨즈 뱅크들 중 다음의 2개에 결합되고, 멀티플렉싱 회로들의 제3 군이 상기 제1 및 제2 멀티플렉싱 회로에 결합되는 복수개의 멀티플렉싱 회로들을 포함하고,
    퓨즈 뱅크들의 상기 제1 및 제2 세트 내의 각각의 퓨즈 뱅크는 상기 외부 어드레스 워드의 적어도 소정의 비트 길이와 동일한 수의 퓨즈들을 갖고,
    멀티플렉싱 회로들의 제1, 제2 및 제3군들 내의 멀티플렉싱 회로들의 수는 상기 소정의 비트 길이의 비트들의 수와 동일한, 반도체 장치.
  18. 제16 항에 있어서, 상기 여분의 회로 소자들은 복수개의 행들 및 복수개의 열들로 분할되고, 상기 퓨즈 뱅크들의 제1 및 제2 세트 내의 퓨즈 뱅크들의 수가 여분의 행들 및 열들의 수와 동일하고, 상기 회로 소자들은 매모리 셀들인, 반도체 장치.
  19. 제16 항에 있어서, 상기 여분의 회로 소자들은 복수개의 행들 및 복수개의 열들로 분할되고, 상기 매 4개의 퓨즈 뱅크들 중 처음의 2개는 상기 제1 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 매 4개의 퓨즈 뱅크들 중 다음의 2개는 상기 제2 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 상기 게이팅 회로는 복수개의 멀티플렉싱 회로들을 포함하고, 제1 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 처음의 2개에 결합되고, 제2 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 다음의 2개에 결합되고, 제3 멀티플렉싱 회로는 상기 제1 및 제2 멀티플렉싱 회로에 결합되는, 반도체 장치.
  20. 제16항에 있어서, 상기 비교 회로는
    상기 제1 또는 제2 퓨즈 뱅크 내의 상기 기억된 어드레스 및 상기 외부 어드레스 워드를 그의 입력들에서 수신하기 위해 결합되고, 상기 외부 어드레스 워드와 상기 기억된 어드레스가 상관 관계에 있는 경우 상관 관계 신호를 출력하는 적어도 하나의 배타적 OR 게이트,
    상기 제1 및 제2 퓨즈 뱅크들에 결합되고, 상기 제1 및 제2 퓨즈 뱅크들이 인에이블되면 인에이블 신호를 출력하는 인에이블 회로, 및
    그의 입력들에서 상기 상관 관계 신호 및 상기 인에이블 신호를 수신하기 위해 결합되고, 상기 상관 관계 신호 및 상기 인에이블 신호 모두에 응답하여 상기 매치 신호를 출력하는 NAND 게이트를 포함하는, 반도체 장치.
  21. 입력 장치;
    출력 장치;
    어드레스 버스;
    데이터 버스;
    제어 라인들의 세트;
    상기 어드레스 및 데이터 버스들에 그리고 제어 라인들의 세트에 결합된 메모리 제어기;
    상기 입력 및 출력 장치들에, 상기 어드레스 및 데이터 버스들에 그리고 상기 제어 라인들의 세트에 결합된 프로세서;
    상기 어드레스 및 데이터 버스들파 상기 제어 라인들의 세트를 통해서 상기 메모리 제어기에 결합되는 메모리 장치를 포함하는 컴퓨터 시스템에 있어서,
    상기 메모리 장치는 :
    복수개의 기본 및 여분의 메모리 소자들로서, 상기 복수개의 기본 메모리 소자들은 상기 어드레스 버스로부터 소정의 비트 길이를 갖는 외부 어드레스 워드에 기초하여 전기 전도성 행 및 열 라인들에 의해 어드레스가능하고, 상기 복수개의 기본 및 여분의 메모리 소자들은 적어도 제1 및 제2 세트들로 분할되고, 여분의 메모리 소자들의 상기 제1 및 제2 세트들은 기본 메모리 소자들의 상기 제1 및 제2 세트 내의 결함있는 메모리 소자들을 각각 대용할 수 있고, 상기 여분의 메모리 소자들은 적어도 복수개의 열들로 분할되는, 상기 복수개의 기본 및 여분의 메모리 소자;
    메모리 소자들의 상기 제1 및 제2 세트에 결합되고 그 사이에 공유된 복수개의 센스 증폭기들;
    메모리 소자들의 제1 및 제2 세트와 상기 공유된 센스 증폭기 사이에 결합된 복수개의 고립 게이트들로서, 상기 고립 게이트들은 메모리 소자들의 상기 제2 또는 제1 세트 각각이 상기 복수개의 공유된 센스 증폭기들 중 적어도 하나에 능동적으로 결합될 때 메모리 소자들의 상기 제1 또는 제2 세트를 디스에이블하는, 상기 복수개의 고립 게이트들;
    기본 메모리 소자들에 공급된 상기 외부 어드레스 워드에 기초하여 상기 복수개의 기본 메모리 소자들과의 소통을 허용하기 위해 상기 전기 전도성 행 및 열라인들에 결합된 제어 및 어드레싱 회로;
    기본 메모리 소자들의 상기 제1 및 제2 세트 내의 결함있는 메모리 소자들의 어드레스들을 각각 기억하기 위한 퓨즈 탱크들의 적어도 제1 및 제2 세트들;
    상기 여분의 메모리 소자들의 제1 세트 내의 여분의 메모리 소자들의 열들의 수와 일치하는 복수개의 전기 전도성 매치 라인들로서, 상기 매치 라인들은 여분의 메모리 소자들의 상기 제1 및 제2 세트 모두에 결합되는, 상기 복수개의 전도성 매치 라인들;
    상기 제어 및 어드레싱 회로와 상기 매치 라인들에 결합된 적어도 하나의 비교 회로로서, 상기 비교 회로는 상기 외부 어드레스 워드를 제1 또는 제2 퓨즈 뱅크들 내의 상기 기억된 어드레스들과 비교하고, 상기 어드레스 워드와 상기 기억된 어드레스들 중 하나가 상관 관계에 있는 경우 상기 여분의 메모리 소자들의 열들 중 하나를 액세스하기 위해, 라인들 중 하나를 통해, 매치 신호를 제어 및 어드레싱 회로에 출력하는, 상기 적어도 하나의 비교 회로; 및
    상기 비교 회로와 상기 제1 및 제2 퓨즈 뱅크들 사이에 결합된 적어도 하나의 멀티플렉싱 회로로서, 상기 멀티플렉싱 회로는 상기 어드레스 워드의 적어도 하나의 비트를 수신하고, 그것에 기초하여 상기 비교 회로에 결합하는 제1 및 제2 퓨즈 뱅크들 중 하나를 선택하는, 상기 적어도 하나의 멀티플렉싱 회로를 포함하는, 컴퓨터 시스템.
  22. 제21항에 있어서, 상기 여분의 메모리 소자들은 복수개의 행들 및 복수개의열들로 분할되고, 상기 매 4개의 퓨즈 뱅크들 중 처음의 2개는 제1 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고 매 4개의 퓨즈 뱅크들 중 다음의 2개는 제2 세트 내의 여분의 행들 및 열들에 대응하는 어드레스들을 제공하고, 제1 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 처음의 2개에 결합되고, 제2 멀티플렉싱 회로는 매 4개의 퓨즈 뱅크들 중 다음의 2개에 결합되고, 제3 멀티플렉싱 회로는 상기 제1 및 제2 멀티플렉싱 회로들에 결합되는, 컴퓨터 시스템.
  23. 제21항에 있어서, 상기 비교 회로는
    상기 제1 또는 제2 퓨즈 뱅크들 내의 상기 기억된 어드레스 및 상기 외부 어드레스 워드를 그의 입력들에서 수신하기 위해 결합되고, 상기 외부 어드레스 워드와 상기 기억된 어드레스가 상관 관계에 있는 경우 상관 관계 신호를 출력하는 적어도 하나의 배타적 OR 게이트,
    상기 제1 및 제2 퓨즈 뱅크들에 결합되고, 상기 제1 및 제2 퓨즈 뱅크가 인에이블된 경우 인에이블 신호를 출력하는 인에이블 회로, 및
    그의 입력들에서 상기 상관 관계 신호 및 상기 인에이블 신호를 수신하도록 결합되고, 상기 상관 관계 신호 및 인에이블 신호 모두에 응답하여 상기 매치 라인들 중 하나에 상기 매치 신호를 출력하는 NAND 게이트를 포함하는, 컴퓨터 시스템.
  24. 기본 회로 소자들의 몇몇이 결함이 있을 수 있는, 외부 어드레스 워드에 기초하여 어드레스가능한 복수개의 기본 회로 소자들 및 복수개의 여분의 회로 소자들을 갖는 반도체 장치에서, 상기 여분의 메모리 소자들 중 하나를 액세스하는 방법에 있어서,
    상기 복수개의 기본 회로 소자들 내의 결함있는 회로 소자들의 어드레스의 적어도 2 세트들을 기억하는 단계;
    상기 외부 어드레스 워드를 수신하는 단계;
    상기 수신된 외부 어드레스 워드에 기초하여 상기 기억된 어드레스들의 세트들 중 하나를 선택하는 단계;
    기억된 어드레스들의 상기 선택된 세트 내의 상기 기억된 어드레스를 검색하는 단계;
    검색되어 기억된 어드레스를 상기 외부 어드레스 워드와 비교하는 단계; 및
    비교 단계에 기초하여 상기 여분의 메모리 소자들 중 하나를 액세스하는 단계를 포함하는, 액세스 방법.
  25. 제24항에 있어서, 상기 외부 어드레스 워드를 수신하는 단계는 상기 외부 어드레스 워드를 복호화하는 단계를 포함하고, 상기 선택 단계는 복호된 어드레스 내의 1 비트에 기초하여 상기 기억된 어드레스 세트들 중 하나를 선택하는 액세스 방법.
  26. 제24항에 있어서, 상기 선택 단계는 상기 기억된 어드레스 세트들 사이에서 멀티플렉싱하는 단계를 포함하는, 액세스 방법.
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