KR20030084029A - 플렉서블 리던던스 체계를 갖는 반도체 메모리 장치 - Google Patents

Abstract

본 발명에 따른 반도체 메모리 장치는 디폴트 어레이의 결함 행의 노멀 메모리 셀들을 또는 상기 디폴트 어레이의 결함 열의 노멀 메모리 셀들을 대체하기 위한 플렉서블 리던던트 어레이를 포함한다. 리던던트 기입 드라이버는 상기 플렉서블 리던던트 어레이에 데이터를 쓰며, 리던던트 감지 증폭기는 상기 플렉서블 리던던트 어레이로부터 데이터를 읽는다. 리던던시 계산 & 제어 블록은 어드레스 및 제어 신호를 받아들여 리던던트 어레이의 액세스 여부와 리던던트 어레이에 필요한 제어 신호를 발생하고, 상기 플렉서블 리던던트 어레이가 행 또는 열 리던던트 어레이로서 사용되도록 제어한다.

Description

플렉서블 리던던스 체계를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH FLEXIBLE REDUNDANCY SCHEME}

본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 리던던시 체계 (redundancy scheme)에 관한 것이다.

대용량 메모리 어레이들은 몇몇 형태의 리던던시 즉, 결함 칩을 리페어하여 메모리 칩들의 비용을 낮추기 위한 여분의 메모리 셀들을 필요로 한다. 리던던시는 상이한 결함들을 리페어하기 위해서 리던던트 워드 라인들과 리던던트 비트 라인들의 형태를 취한다. 리던던시 계산 (redundancy calculation)은 입력 메모리 어드레스가 퓨즈 박스 (fuse box) (또는 퓨즈 뱅크)에 저장된 결함 어드레스와 일치하는 지의 여부를 결정하는 과정이다. 만약 입력 어드레스가 특정 퓨즈 어드레스 (퓨즈 박스에 저장된 어드레스를 칭함)와 일치하면, 결함 메모리 셀들을 리페어하도록 상기 퓨즈 어드레스에 대응하는 리던던트 메모리 셀들이 사용된다.

고속 메모리 장치에서 디폴트 어레이 (default array)에 결함이 생겨 결함 메모리 셀들을 리던던트 셀 어레이 (redundant cell array)의 리던던트 메모리 셀들로 리페어하는 경우, 동작 속도에 대한 페널티 (penalty)는 고속 메모리 장치의 심각한 문제가 된다. 이를 해결하고자 다양한 방법들이 제안되어 오고 있다. 한가지 방법은 디폴트 어레이에서 리던던트 셀 어레이를 분리함으로써 리페어시에 성능 페널티를 없애는 것으로, 이는 U.S. Patent No. 5,793,683에 "WORDLINE AND BITLINE REDUNDANCY WITH NO PERFORMANCE PENALTY"라는 제목으로 게재되어 있다.

상기한 '683 특허에 따르면, 디폴트 어레이와 리던던트 셀 어레이가 분리되어 있고, 각 어레이에 대한 읽기/쓰기 동작이 개별적으로 수행된다. 리던던시 계산블록 (redundancy calculation block)에서 리페어 셀의 액세스가 이루어지면, 디폴트 어레이의 동작과는 상관없이 리던던트 셀 어레이에서 액세스가 이루어지게 된다. 디폴트 어레이와 리던던트 셀 어레이에서 출력되는 데이터 중 어느 하나를 선택함으로써 리던던시 동작이 이루어진다.

본 발명의 목적은 칩 사이즈의 패널티를 줄일 수 있는 반도체 메모리 장치의 리던던시 체계를 제공하는 것이다.

본 발명의 다른 목적은 전류 소모를 줄일 수 있는 반도체 메모리 장치의 리던던시 체계를 제공하는 것이다.

본 발명의 또 다른 목적은 리던던트 셀 어레이를 결함 양상에 따라 행/열 리던던트 셀 어레이로서 지정할 수 있는 반도체 메모리 장치의 리던던시 체계를 제공하는 것이다.

도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 블록도;

도 2는 도 1에 도시된 리던던스 구조의 레이아웃을 보여주는 도면;

도 3a는 도 1에 도시된 행 리던던시와 관련된 어드레스 맵핑 방법을 설명하기 위한 도면;

도 3b는 도 1에 도시된 열 리던던시와 관련된 어드레스 맵핑 방법을 설명하기 위한 도면;

도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 블록도; 그리고

도 5는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100, 300 : 반도체 메모리 장치110, 310 : 디폴트 어레이

120, 190, 230, 320 : 디코더130, 200, 240, 330 : 감지 증폭기

140, 180, 220, 340 : 기입 드라이버150, 350 : 제어 블록

160, 360: 리던던시 계산 & 제어 블록170, 180, 370 : 리던던트 어레이

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 노멀 메모리 셀들의 디폴트 어레이와; 상기 디폴트 어레이의 결함 행의 노멀 메모리 셀들을 대체하기 위한 행 리던던트 어레이와; 상기 행 리던던트 어레이에 데이터를 쓰기위한 행 리던던트 기입 드라이버와; 상기 행 리던던트 어레이로부터 데이터를 읽기위한 행 리던던트 감지 증폭기와; 상기 디폴트 어레이의 결함 열의 노멀 메모리 셀들을 대체하기 위한 열 리던던트 어레이와; 상기 열 리던던시 어레이에 데이터를 쓰기위한 열 리던던트 기입 드라이버와; 상기 열 리던던트 어레이로부터 데이터를 읽기위한 열 리던던트 감지 증폭기와; 그리고 어드레스 및 제어 신호를 받아들여 리던던트 어레이의 액세스 여부와 리던던트 어레이에 필요한 제어 신호를 발생하고, 리던던트 어레이 액세스시 상기 디폴트 어레이의 감지 증폭기를 디세이블시키는 리던던시 계산 & 제어 블록을 포함한다.

이 실시예에 있어서, 상기 디폴트 어레이용 감지 증폭기, 상기 행 리던던트 감지 증폭기, 그리고 상기 열 리던던트 감지 증폭기는 데이터 버스에 공통으로 연결된다.

이 실시예에 있어서, 상기 디폴트 어레이용 감지 증폭기로부터 출력되는 데이터, 상기 행 리던던트 감지 증폭기로부터 출력되는 데이터, 그리고 상기 열 리던던트 감지 증폭기로부터 출력되는 데이터 중 하나를 선택하여 데이터 버스로 전달하는 멀티플렉서를 더 포함한다.

이 실시예에 있어서, 상기 행 리던던트 어레이의 맵핑시에 상기 디폴트 어레이의 열 어드레스의 일부가 행 어드레스로서 사용되며, 상기 열 리던던트 어레이의 맵핑시에 상기 디폴트 어레이의 행 어드레스의 일부가 행 어드레스로서 사용된다.

본 발명의 다른 특징에 따르면, 반도체 메모리 장치는 노멀 메모리 셀들의 디폴트 어레이와; 상기 디폴트 어레이의 결함 행의 노멀 메모리 셀들을 또는 상기 디폴트 어레이의 결함 열의 노멀 메모리 셀들을 대체하기 위한 플렉서블 리던던트 어레이와; 상기 플렉서블 리던던트 어레이에 데이터를 쓰기위한 리던던트 기입 드라이버와; 상기 플렉서블 리던던트 어레이로부터 데이터를 읽기위한 리던던트 감지 증폭기와; 그리고 어드레스 및 제어 신호를 받아들여 리던던트 어레이의 액세스 여부와 리던던트 어레이에 필요한 제어 신호를 발생하고, 상기 플렉서블 리던던트 어레이가 행 또는 열 리던던트 어레이로서 사용되도록 제어하는 리던던시 계산 & 제어 블록을 포함한다.

이 실시예에 있어서, 상기 리던던시 계산 & 제어 블록은 리던던트 어레이 액세스시 상기 디폴트 어레이의 감지 증폭기를 디세이블시킨다.

이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.

도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 블록도이다.

도 1을 참조하면, 반도체 메모리 장치 (100)는 디폴트 어레이 (default array), 디코더 (decoder), 디폴트 기입 드라이버 (default write driver), 디폴트 어레이 감지 증폭기 (default array sense amplifier), 그리고 제어 블록 (control block)을 포함한다. 디폴트 어레이 (110)에는, 비록 도면에는 도시되지 않았지만, 복수의 행들 또는 워드 라인들과 복수의 열들 또는 비트 라인들의 매트릭스 형태로 배열되는 메모리 셀들이 제공된다. 디코더 (120)는 외부 어드레스에 응답하여 워드 라인과 비트 라인들을 선택하고, 디폴트 어레이 감지 증폭기 (130)는 읽기 사이클시에 선택된 비트 라인들을 통해 메모리 셀들에 저장된 데이터를 읽는다. 디폴트 기입 드라이버 (140)는 쓰기 사이클시에 외부로부터 제공되는 데이터를 디폴트 어레이 (110)에 저장한다. 디코더 (120)와 디폴트 어레이 감지 증폭기 (130)는 제어 블록 (150)에 의해서 제어된다.

계속해서 도 1을 참조하면, 반도체 메모리 장치 (100)는 리던던시 계산 및제어 블록 (redundancy calculation & control block) (160), 행 리던던트 어레이 (row redundant array) (170), 행 리던던트 기입 드라이버 (row redundant write driver) (180), 행 리던던트 디코더 (row redundant decoder) (190), 행 리던던트 감지 증폭기 (row redundant sense amplifier) (200), 열 리던던트 어레이 (column redundant array) (210), 열 리던던트 기입 드라이버 (column redundant write driver) (220), 열 리던던트 디코더 (column redundant decoder) (230), 열 리던던트 감지 증폭기 (column redundant sense amplifier) (240)를 더 포함한다.

상기 행 리던던트 어레이 (170)에는 복수의 리던던트 워드 라인들과 복수의 리던던트 비트 라인들의 매트릭스 형태로 배열되는 리던던트 메모리 셀들이 제공된다. 행 리던던트 디코더 (190)는 외부 어드레스에 응답하여 리던던트 워드 라인과 리던던트 비트 라인들을 선택하고, 행 리던던트 감지 증폭기 (200)는 읽기 사이클시에 선택된 리던던트 비트 라인들을 통해 리던던트 메모리 셀들에 저장된 데이터를 읽는다. 행 리던던트 기입 드라이버 (180)는 쓰기 사이클시에 외부로부터 제공되는 데이터를 행 리던던트 어레이 (170)에 저장한다. 행 리던던트 기입 드라이버 (180), 행 리던던트 디코더 (190), 행 리던던트 감지 증폭기 (200)는 리던던시 계산 & 제어 블록 (160)에 의해서 제어된다.

계속해서 도 1을 참조하면, 상기 열 리던던트 어레이 (210)에는 복수의 리던던트 워드 라인들과 복수의 리던던트 비트 라인들의 매트릭스 형태로 배열되는 리던던트 메모리 셀들이 제공된다. 열 리던던트 디코더 (230)는 외부 어드레스에 응답하여 리던던트 워드 라인과 리던던트 비트 라인들을 선택하고, 열 리던던트 감지증폭기 (240)는 읽기 사이클시에 선택된 리던던트 비트 라인들을 통해 리던던트 메모리 셀들에 저장된 데이터를 읽는다. 열 리던던트 기입 드라이버 (220)는 쓰기 사이클시에 외부로부터 제공되는 데이터를 열 리던던트 어레이 (210)에 저장한다. 열 리던던트 기입 드라이버 (220), 열 리던던트 디코더 (230), 열 리던던트 감지 증폭기 (240)는 리던던시 계산 & 제어 블록 (160)에 의해서 제어된다.

디폴트 어레이 감지 증폭기 (130)는, 도 1에 도시된 바와 같이, 리던던시 계산 & 제어 블록 (160)에서 생성되는 제어 신호 (RSUM)에 의해서 제어된다. 예를 들면, 디폴트 어레이 (110)에 대한 액세스가 수행되는 경우 디폴트 어레이 감지 증폭기 (130)는 제어 신호 (RSUM)에 의해서 디세이블되지 않는다. 이와 반대로, 행/열 리던던트 어레이 (170/210)에 대한 액세스가 수행되는 경우 디폴트 어레이 감지 증폭기 (130)는 리던던시 계산 & 제어 블록 (160)으로부터 출력되는 제어 신호 (RSUM)에 의해서 디세이블된다. 이는 리던던시 계산 & 제어 블록이 노멀 제어 회로와 매우 가까운 위치에 위치하여 충분히 빠른 속도로 디폴트 어레이 감지 증폭기를 디세이블시킬 수 있기 때문이다. 디폴트 어레이 감지 증폭기 (130)를 디세이블시켜야 하는 이유는 도 1에 도시된 바와 같이 디폴트 어레이 감지 증폭기 (130), 행 리던던트 감지 증폭기 (200), 그리고 열 리던던트 감지 증폭기 (240)가 데이터 출력 핀들 (미도시됨)에 연결된 데이터 버스를 공유하기 때문이다. 이렇게 함으로써 디볼트 어레이 감지 증폭기가 동작하지 않음으로 전류 소모를 감소시킬 수 있고, 데이터 라인도 기존의 데이터 라인에서 약간의 연장을 통해 구성할 수 있으므로 칩 사이즈도 절약할 수 있다.

도 1에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 경우, 행 리던던트 어레이와 열 리던던트 어레이가 독립적으로 분리되어 각기 다른 블록으로 구성되어 있다. 앞서 언급된 특허는 행 및 열 리던던트 어레이가 비트 라인들과 감지 증폭기를 공유하여 리페어 단위가 하나씩 짝이어지면서 블록을 구성하는 방식을 취하고 있다. 이에 반해서, 본 발명에서는 행과 열이 각기 다른 블럭으로 구성되며 두 블럭이 모두 새롭게 어드레스가 맵핑되는 방식을 취하였다. 그 만큼 유연한 리던던트 어레이의 구성이 가능하게 된다.

기존의 방법을 사용할 경우에는, 행 방향으로 길어지는 모양의 리던던트 어레이를 구성해야 하기 때문에, 칩에서 차지하는 면적이 증대하게 된다. 행 방향으로 길어지게 되면 그만큼 비트 라인 디코더와 감지 증폭기, 데이터 라인 버싱 등이 들어가야 하기 때문이다. 이에 반하여, 본 발명에 따른 리던던시 체계는 리던던트 어레이 블록들 각각을 행 방향으로는 디폴트 어레이의 1 블록에 해당하고 열 방향으로는 64 셀들 정도의 작은 양을 취해서 블록을 구성함으로써 거기에 해당하는 만큼의 감지 증폭기, 기입 드라이버, 디코더만이 필요해서 칩 크기 면적을 절약할 수 있다.

또한 보통의 경우 제어 회로가 밀집하게 되는 칩의 중앙 부분에서 칩의 주변쪽으로 가게 되면 남는 공간이 생기는 경우가 많은데, 그러한 공간을 이용하여 셀 어레이를 배치한다면 칩 크기의 페널티 없이 구성이 가능할 수도 있다. 이러한 방식으로 배치된 8M Sync SRAM의 칩 블록 구성도의 예를 보여주는 도 2을 참조하면, 중앙 부분에 리던던시 관련 셀 어레이와 기타 회로가 배치되어 있다. 도 2의 비어있는 중앙 부분에는 노멀 동작을 위한 제어 회로와 어드레스 버퍼, 프리-디코더 등이 복잡하게 배치되게 된다. 레이아웃적인 특징으로, 기존의 셀 어레이의 행 구조나 열 구조를 사용하지 않고 완전히 별도의 셀 어레이 블록을 구성하였다는 것도 기존에 시도되지 않았던 방법이다.

이와 같은 리던던시 체계를 위해서는 특별한 어드레스 맵핑이 필요하게 되는데, 한가지 구현예가 도 3a 및 도 3b에 도시되어 있다. 개략적으로 설명하면, 열 리던던시의 경우는 열을 부분 부분으로 잘라서 세로로 늘어놓는 방식으로, 행 어드레스 중 일부가 열 어드레스로 변형이 되면 된다. 행 리던던시의 경우는 열 어드레스가 행 어드레스로 변해서 맵핑되게 된다. 리던던시 어레이의 양은 리페어하려고 하는 단위에 따라서 양이 달라지게 된다. 좀 더 구체적으로 설명하면 다음과 같다.

먼저, 노멀 셀 블록의 구조를 알고 있어야 한다. 도 3a는 한 매트 내에서의 리던던시 체계를 나타낸 것으로 16개의 노멀 셀 블록들로 한 매트가 구성되고 9개의 I/O를 가지고 있다. 하나의 노멀 셀 블록은 32 열들씩 9개 I/O의 구조로 구성되어 있고, 512의 셀들이 한 쌍의 비트 라인들 (BL, BLB)에 달리게 된다. 즉, 512개의 워드 라인 또는 행이 존재한다. 32개씩 9개의 I/O로 이루어지므로 한 블록의 열 개수는 32*9=288이 된다. 본 특허에서 예로 든 행 리던던시 체계의 경우에는 하나의 리페어 단위가 두 개의 행들로 구성된다. 즉, 하나의 셀이 죽거나, 한 행이 죽어도 기본적으로 두 개의 행들이 대치하는 것이다. 이것은 리던던시를 판별하는 퓨즈 박스와 리던던트 셀의 양과의 관계에 따라 달라질 수 있다. 한 블록안의 워드 라인 (WL)을 "SWL"이라고 칭하면, 위에서 한 매트는 8개의 블록들로 구성되어 있으므로, 한 행은 8개의 SWL들로 이루어지게 된다. 그러므로, 두 개의 행들은 16개의 SWL들로 구성되게 된다. 이 16개의 SWL들을 차곡차곡 쌓아 놓으면 첫번째 화살표 다음에 나오는 그림처럼 구성된다.

여기서 디코딩의 체계상, 행을 선택하는 MSB가 D0라는 어드레스라고 할 때, 두 row중 아래의 줄은 D0=L이고 위의 줄은 D0=H라고 할 수 있다. 그러므로 D0=L인 것이 8 SWL, D0=H인 것이 8 SWL이 쌓이게 되는 것이다. 그리고 도 3a에서 S0에 대한 언급이 있는데, 이는 16 블록들을 자세히 보면, 0W, 0X, 0Y, 0Z, ... , 3W, 3X, 3Y, 그리고 3Z라고 되어 있는데, 이 중, 앞의 숫자 부분인 0에서 3까지를 결정하는 어드레스가 S0, S1이다. S0가 LSB이므로, 그림에서 보았을때, S0=L인 부분이 왼쪽의 0W, 0X, 0Y, 0Z, 2W, 2X, 2Y, 그리고 2Z가 되고, S0=H 인 부분이 1W, 1X, 1Y, 1Z, 3W, 3X, 3Y, 그리고 3Z가 된다. 그러므로 한 행은 S0=L인 부분이 4 SWL이 되는데, D0=L인 행의 부분 중에 반인 4 SWL과 D0=H인 행의 부분 중에 반인 4 SWL이 S0=L인 부분이 된다. 마찬가지로 나머지는 S0=H인 부분이 된다. 도 3a의 세번째 그림은 두번째 그림과 같은 그림인데, 단지 하나의 SWL을 IO별로 나누어서 약간씩 띄어서 그린 그림이다. 앞에서 말한대로 한 SWL은 9개의 I/O로 나누어 질 수 있고, 한 부분은 32개의 셀들로 구성된다. 이 중 하나의 I/O에 해당하는 부분만을 따로 본다면 네번째 그림과 같이 다시 구성할 수 있다.

도 3a의 세번째 그림에서 하나의 I/O에 해당하는 부분은 32 셀들 만큼의 길이를 갖는 16개의 선으로 구성된다고 할 수 있는데, 이 선들을 90도 만큼 회전시켜서 다시 배치한 것이 마지막 그림이 되는 것이다. 새롭게 배치된 셀들은 열 어드레스로 기존의 블록 어드레스 중 일부였던, W, X, Y, Z와 기존의 행 어드레스였던 d0를 가지게 되고, 행 어드레스로 기존의 블록 어드레스 중 S0와 노멀 블록에서의 32 col을 구별하던 5개의 열 어드레스 신호들을 가지게 된다. 즉, 기존의 열 어드레스와 블록 어드레스 중 일부가 행 어드레스가 되고, 기존의 행 어드레스 하나와 블록 어드레스 일부, 그리고 리던던시 퓨즈 박스의 결과가 열 어드레스가 된다. 그림의 예는 하나의 리페어 단위에 대한 변환 과정을 보인 것으로, 하나의 리페어 단위가 한 I/O 안에서 8 col을 가지도록 구성되므로, 한 매트에 대해서 4개의 리페어를 할 수 있도록 구성하면 32 col의 구성을 가지게 되어서 결국 노멀 블록과 같은 폭의 열 개수를 가지도록 구성할 수 있다.

한 리페어 단위의 양과, 한 매트에서 가능한 리페어 개수는 칩의 밀도와 페일 양상에 따라서 다른 방법으로도 구성이 가능하다. 앞의 그림에서 든 예에서는 한 리페어 단위가 두개의 행을 치환하고, 한 매트에 4개의 행 리페어 단위를 치환할 수 있도록 구성한 것이다. 결과적으로 최대 8개의 열들이 치환 가능하다.

다음은 도 3b의 열 어드레스 맵핑에 대해서 설명하겠다. 열의 경우는 행에 비해서 비교적 간단하다. 하나의 열을 대치하기 위해서는 9개의 I/O 전부를 대치하기 때문에 결국 9개의 열들을 치환하는 것과 마찬가지로 된다. 두 번째 그림이 그것을 나타낸 것이다. 이때, 한 열은 512개의 셀들로 구성되므로, 이를 8등분하면 각각 64개의 셀들을 갖게 된다. 이 예에서 구성하려고 하는 리던던시 셀 블록이 64개의 행들로 구성되므로 한 I/O당 8개의 라인들이 나온 것을 옆으로 늘어놓는 것처럼 재구성하면, 64개의 셀들을 갖는 8개의 열들이 I/O당 나오게 된다. 결과적으로노멀 블록에서 512의 행들을 디코딩하는 9개의 행 어드레스 신호들 중에서 상위 3개의 어드레스가 열 어드레스로 바뀌는 것과 같은 효과가 일어나게 되는 것이다.

하나의 열 리던던시에 대해서 8개의 열들이 생성되므로, 행 리던던시 셀 블록과 마찬가지로 I/O당 32 col의 구조로 간다고 하면 매트당 4개의 col이 리페어 가능한 구조를 가지게 된다. 즉, 앞의 그림처럼 행 리던던시와 열 리던던시를 구성하면 한 매트에 대해서 4개의 행 리던던시와 4개의 열 리던던시를 갖는 리던던시 체계를 구성할 수 있다. 주의 할 점은 1개의 행 리던던시는 2개의 행들을 리페어하는 방식을 사용한다는 것이다. 만약 8개의 행 리던던시 퓨즈 박스들을 가지고 있고, 하나의 행 리던던시가 하나의 행만 리페어하는 것으로 한다면, 매트당 8개의 행 리던던시와 4개의 열 리던던시를 갖는 리던던시 체계의 구성이 가능하다.

도 4는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 블록도이다. 도 4에 있어서, 도 1에 도시된 구성 요소들과 동일한 기능을 수행하는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 도 4에 도시된 바와같이, 제 2 실시예에 따른 반도체 메모리 장치는 멀티플렉서 (250)를 더 포함한다. 상기 멀티플레서 (250)는 디폴트 어레이 감지 증폭기 (130)로부터 출력되는 데이터, 행 리던던트 감지 증폭기 (200)로부터 출력되는 데이터, 그리고 열 리던던트 감지 증폭기 (240)로부터 출력되는 데이터를 받아들이고, 리던던시 계산 & 제어 블록 (160)의 제어하에 입력된 데이터 중 어느 하나를 출력한다.

제 2 실시예에 따른 반도체 메모리 장치의 있어서 기존의 방법과 다른점은 다음과 같다. 기존의 방법을 사용할 경우는 멀티플렉서 단에 이르기까지 디폴트 어레이에서 가는 만큼 리던던트 어레이에서도 같은 양의 데이터 라인이 가야 한다. 특히, 칩 패드가 칩의 가장자리에 위치하여 멀티플렉서단이 사방에 흩어져 있는 경우에는 더욱 심각한 문제가 될 수 있다. 제안한 방법에 따르면 보통은 그렇지 않지만 다른 이유에 의해 제어 신호 (RSUM)가 늦어서 디폴트 어레이 감지 증폭기 (130)를 디세이블시키는 것에 어려움이 있다거나 늘어나는 데이터 라인의 버싱이 부담이 되지 않는 경우에는 기존의 방식과 같이 멀티플렉서단에 의한 제어를 할 수 있는데, 이러한 경우라도 제어 신호 (RSUM)를 사용하여서 처음부터는 아니라 중간 부터라도 디폴트 어레이 감지 증폭기 (130)의 감지 증폭 동작을 중지시킴으로써 전류 감소를 도모할 수 있다.

도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 블록도이다. 제 3 실시예에 따른 반도체 메모리 장치에 의하면, 행 리던던시 어레이와 열 리던던시 어레이가 구별되어 있지 않고, 현재 발생한 페일의 종류가 행 페일이면 행 리던던시로, 열이면 열 리던던시로 활용할 수 있어서 효율을 극대화할 수 있다. 메모리 장치의 밀도가 높아지면서, 리페어 효율이 더욱더 중요한 의미를 갖게 된다. 칩 크기 또한 중요한 문제가 되므로, 무작정 리던던트 셀의 크기를 늘리는 것도 제한이 된다. 본 발명의 제 3 실시예에 따른 반도체 메모리 장치는 리던던트 어레이를 사용하면서도 리던던시 효율을 극대화 할 수 있는 리던던시 체계를 갖는다.

앞서 설명된 바와 같이, 독립된 리던던시 셀 어레이를 갖고, 개별적인 경로를 통해 동작하면서, 작은 비트 라인 로딩을 이용해서 속도 페널티 없이 동작하는 리던던스 체계를 달성할 수 있다. 본 발명은 이 리던던시 체계를 개량하고자 하는것이다. 열 리던던시 블록과 행 리던던시 블록이 정해져 있는 경우, 자연히, 행 리던던시 리페어의 개수와 열 리던던시 리페어의 개수가 정해지게 된다. 즉, 행 페일을 담당할 수 있는 것이 매트 당 8개의 행들이고 열 페일을 담당할 수 있는 것이 매트당 8개의 열들이라면, 그 매트에서 9개의 행 페일이 발생하고, 열 페일은 전혀 발생하지 않아서 리던던시 셀 어레이의 여분이 있다고 하더라도, 리페어가 불가능하기 때문에 배드 다이(bad die)가 되버리게 된다. 본 발명은 이러한 문제점을 해결하기 위해서, 기본적으로 행 또는 열 리던던시의 용도가 정해지지 않은 리던던트 어레이를 만들고, 페일 경향에 따라서 할당해 쓸 수 있도록 하는 체계를 제안한다. 이는 이하 상세히 설명될 것이다.

도 5를 참조하면, 제 3 실시예에 따른 반도체 메모리 장치 (300)는 디폴트 어레이 (310), 디코더 (320), 디폴트 어레이 감지 증폭기 (330), 디폴트 기입 드라이버 (340), 그리고 제어 블록 (350)을 포함한다. 디폴트 어레이 (310)에는, 비록 도면에는 도시되지 않았지만, 복수의 행들 또는 워드 라인들과 복수의 열들 또는 비트 라인들의 매트릭스 형태로 배열되는 메모리 셀들이 제공된다. 디코더 (320)는 외부 어드레스에 응답하여 워드 라인과 비트 라인들을 선택하고, 디폴트 어레이 감지 증폭기 (330)는 읽기 사이클시에 선택된 비트 라인들을 통해 메모리 셀들에 저장된 데이터를 읽는다. 디폴트 기입 드라이버 (340)는 쓰기 사이클시에 외부로부터 제공되는 데이터를 디폴트 어레이 (310)에 저장한다. 디코더 (320)와 디폴트 어레이 감지 증폭기 (330)는 제어 블록 (350)에 의해서 제어된다.

계속해서 도 5를 참조하면, 반도체 메모리 장치 (300)는 리던던시 계산 & 제어 블록 (360), 플렉서블 리던던트 어레이 (flexible redundant array) (370), 리던던트 기입 드라이버 (380), 리던던트 디코더 (390), 그리고 리던던트 감지 증폭기 (400)를 포함한다. 리던던시 계산 & 제어 블록 (360)은 퓨즈 박스 회로와 제어 회로를 포함한다. 퓨즈 박스 회로는 현재의 어드레스를 받아서 리페어 여부를 판별한 후, 리페어 어드레스와 일치하면 리던던시 디코딩 신호 (RDEC)를 발생한다. 상기 제어 회로는 리던던시 디코딩 신호 (RDEC)를 바탕으로 해서 쓰기 펄스 신호와 읽기 펄스 신호를 발생한다.

리던던시 계산 및 제어 블록 (360)의 제어 회로에서 생성되는 쓰기 펄스 신호는 플렉서블 리던던트 어레이 (370)와 연결된 기입 드라이버 (380)를 구동시켜 플렉서블 리던던트 어레이 (370)에 데이터를 쓰게 되고, 읽기 펄스 신호는 플렉서블 리던던트 어레이 (370)에 연결된 리던던트 감지 증폭기 (400)를 구동시켜 리던던트 셀의 데이터를 읽어내게 된다. 행과 열을 플렉서블하게 리페어하기 위해서는 퓨즈 밗의 용도가 사전에 정의되어서는 안된다. 각각의 퓨즈 박스의 어드레스 입력단에 행 어드레스와 열 어드레스를 멀싱할 수 있도록 퓨즈와 CMOS를 이용하여 어드레스 입력을 받게 된다. 웨이퍼 테스를 통해 필요한 리페어 형태가 행이라면, 행 인에이블 퓨즈를 끊어서 퓨즈 박스의 어드레스 입력이 행 어드레스가 되게 하고, 열이라면 열 인에이블 퓨즈를 끊어서 열 어드레스가 되게 한다. 퓨즈를 통해 하나의 패스를 항상 열어놓게 되므로 이렇게 바꿈으로써 기존 퓨즈 박스에 비해 속도 지연 요소가 되는 것은 없다.

플렉서블 리던던트 어레이 (370) 앞의 디코더 (390)는 다음과 같다. 플렉서블한 디코딩을 위해서는 사전에 한가지 가정이 필요한데, 하나의 행 리페어 단위에 해당하는 셀수와, 하나의 열 리페어 단위에 해당하는 셀수가 동일해야 한다는 것이다. 이는 디폴트 어레이 (310)의 구조에 따라서 조금씩 달라질 수 있는데, 기본적인 디코딩이 2의 곱에 따라서 개수가 정해지므로 별문제는 없다. 플렉서블 리던던트 어레이 (370)의 열 어드레스 중의 일부가 퓨즈 박스에서 나온 리던던시 디코딩 신호 (RDEC)에 의해 정해지는데, 퓨즈 박스가 8개 있다면 각각 RDEC1에서 RDEC7까지가 플렉서블 리던던트 어레이 (370)의 열 어드레스로 들어간다. 그리고, 나머지 열 어드레스와 행 어드레스는 이번에 발생한 리던던시 형태에 따라 적절하게 변환될 수 있도록 한다.

퓨즈 박스에서와 마찬가지로, 플렉서블 리던던트 어레이 (370)의 디코더 앞단에 디폴트 어레이 (310) 기준의 행 어드레스와 열 어드레스가 모두 오도록 하고, 퓨즈 박스의 결과에 따라서 두개의 어드레스 중에서 적절한 어드레스를 통과시켜 디코딩이 될 수 있도록 한다. 정리하자면, 행 리페어가 발생한 경우는 플렉서블 리던던트 어레이 (370)의 디코더 (390)에 들어가는 행/열 어드레스는 전체 어드레스에서 퓨즈 박스에 들어간 행 어드레스를 제외한 나머지 어듣레스와 선택된 리던던시 디코딩 신호 (RDEC)로 이루어지게 되고, 열 리페어가 발생한 경우는 그 반대가 된다. 이런 식으로 해서 행 또는 열 리페어에 각각 해당하는 디코딩 체계가 플렉서블 리던던트 어레이 (370)를 디코딩하여 읽기/쓰기를 하게 된다. 플렉서블 리던던트 어레이 (370)는 비트 라인 로딩이 디폴트 어레이 (310)에 비해 매우 작으므로 이러한 변환 과정을 거쳐 디코딩하여도 결과적으로 읽기/쓰기하는데는 디폴트 어레이 (310)보다 빠르게 진행될 수 있고, 여전히 기존 발명에서와 마찬가지로 성능 패널티없이 리던던시를 달성할 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와같이, 칩의 여분의 공간에 리던던시 구조를 구현함으로써 칩 사이즈의 페널티 없이 리던던시를 수행할 수 있다. 리던던시 수행시 디폴트 어레이 감지 증폭기를 디세이블시킴으로써 전류 소모를 줄일 수 있다. 리던던트 어레이가 공정에 따라서 변동될 수 있는 페일 양상에 따라 유동적으로 행 또는 열 리던더트 어레이로 사용되게 함으로써 리던던시 효율이 향상될 수 있다.

Claims (6)

1. 노멀 메모리 셀들의 디폴트 어레이와;

   상기 디폴트 어레이의 결함 행의 노멀 메모리 셀들을 대체하기 위한 행 리던던트 어레이와;

   상기 행 리던던트 어레이에 데이터를 쓰기위한 행 리던던트 기입 드라이버와;

   상기 행 리던던트 어레이로부터 데이터를 읽기위한 행 리던던트 감지 증폭기와;

   상기 디폴트 어레이의 결함 열의 노멀 메모리 셀들을 대체하기 위한 열 리던던트 어레이와;

   상기 열 리던던시 어레이에 데이터를 쓰기위한 열 리던던트 기입 드라이버와;

   상기 열 리던던트 어레이로부터 데이터를 읽기위한 열 리던던트 감지 증폭기와; 그리고

   어드레스 및 제어 신호를 받아들여 리던던트 어레이의 액세스 여부와 리던던트 어레이에 필요한 제어 신호를 발생하고, 리던던트 어레이 액세스시 상기 디폴트 어레이의 감지 증폭기를 디세이블시키는 리던던시 계산 & 제어 블록을 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 디폴트 어레이용 감지 증폭기, 상기 행 리던던트 감지 증폭기, 그리고 상기 열 리던던트 감지 증폭기는 데이터 버스에 공통으로 연결되는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 디폴트 어레이용 감지 증폭기로부터 출력되는 데이터, 상기 행 리던던트 감지 증폭기로부터 출력되는 데이터, 그리고 상기 열 리던던트 감지 증폭기로부터 출력되는 데이터 중 하나를 선택하여 데이터 버스로 전달하는 멀티플렉서를 더 포함하는 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 행 리던던트 어레이의 맵핑시에 상기 디폴트 어레이의 열 어드레스의 일부가 행 어드레스로서 사용되며, 상기 열 리던던트 어레이의 맵핑시에 상기 디폴트 어레이의 행 어드레스의 일부가 행 어드레스로서 사용되는 반도체 메모리 장치.
5. 노멀 메모리 셀들의 디폴트 어레이와;

   상기 디폴트 어레이의 결함 행의 노멀 메모리 셀들을 또는 상기 디폴트 어레이의 결함 열의 노멀 메모리 셀들을 대체하기 위한 플렉서블 리던던트 어레이와;

   상기 플렉서블 리던던트 어레이에 데이터를 쓰기위한 리던던트 기입 드라이버와;

   상기 플렉서블 리던던트 어레이로부터 데이터를 읽기위한 리던던트 감지 증폭기와; 그리고

   어드레스 및 제어 신호를 받아들여 리던던트 어레이의 액세스 여부와 리던던트 어레이에 필요한 제어 신호를 발생하고, 상기 플렉서블 리던던트 어레이가 행 또는 열 리던던트 어레이로서 사용되도록 제어하는 리던던시 계산 & 제어 블록을 포함하는 반도체 메모리 장치.
6. 제 5 항에 있어서,

   상기 리던던시 계산 & 제어 블록은 리던던트 어레이 액세스시 상기 디폴트 어레이의 감지 증폭기를 디세이블시키는 반도체 메모리 장치.