JPH11317091A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11317091A JPH11317091A JP10121369A JP12136998A JPH11317091A JP H11317091 A JPH11317091 A JP H11317091A JP 10121369 A JP10121369 A JP 10121369A JP 12136998 A JP12136998 A JP 12136998A JP H11317091 A JPH11317091 A JP H11317091A
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- memory cell
- data
- cell group
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 不良メモリセルの救済確率を向上させる。
【解決手段】 別々のバスを通して読み出しまたは書き
込みされるＤＱ１ノーマルセルアレイ１００およびＤＱ
２ノーマルセルアレイ２００に対して、同じＤＱ１，Ｄ
Ｑ２リダンダンシセルアレイ３００に置き換える。これ
により、リダンダンシ制御回路４３は、それぞれ、第１
のサイクルでは、グローバル入出力バスＧＩＯＢＵＳ
１、ＧＩＯＢＵＳ２のデータを、第２のサイクルでは、
リダンダンシグローバル入出力バスＲＧＩＯＢＵＳ１、
グローバル入出力バスＧＩＯＢＵＳ２のデータを、第３
のサイクルでは、グローバル入出力バスＧＩＯＢＵＳ
１、ＧＩＯＢＵＳ２のデータを、第４のサイクルでは、
リダンダンシグローバル入出力バスＲＧＩＯＢＵＳ１、
グローバル入出力バスＧＩＯＢＵＳ２のデータを、リー
ドライトバスＲＷＢＵＳ１、ＲＷＢＵＳ２に伝搬させ
る。
込みされるＤＱ１ノーマルセルアレイ１００およびＤＱ
２ノーマルセルアレイ２００に対して、同じＤＱ１，Ｄ
Ｑ２リダンダンシセルアレイ３００に置き換える。これ
により、リダンダンシ制御回路４３は、それぞれ、第１
のサイクルでは、グローバル入出力バスＧＩＯＢＵＳ
１、ＧＩＯＢＵＳ２のデータを、第２のサイクルでは、
リダンダンシグローバル入出力バスＲＧＩＯＢＵＳ１、
グローバル入出力バスＧＩＯＢＵＳ２のデータを、第３
のサイクルでは、グローバル入出力バスＧＩＯＢＵＳ
１、ＧＩＯＢＵＳ２のデータを、第４のサイクルでは、
リダンダンシグローバル入出力バスＲＧＩＯＢＵＳ１、
グローバル入出力バスＧＩＯＢＵＳ２のデータを、リー
ドライトバスＲＷＢＵＳ１、ＲＷＢＵＳ２に伝搬させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のメモリセル
からなり、該メモリセルの不良セルをリダンダンシメモ
リに置き換える半導体記憶装置に関する。
からなり、該メモリセルの不良セルをリダンダンシメモ
リに置き換える半導体記憶装置に関する。
【０００２】
【従来の技術】半導体のプロセスが微細化し、不良メモ
リセルをリダンダンシメモリセルに置き換えなければな
らない機会が増えてきている。しかしながら、リダンダ
ンシメモリセルを増やすと、チップ面積が増加してしま
うので、リダンダンシメモリセルへの置き換え方法を工
夫し、効率を向上させることが重要となってきている。
従来技術では、別々のバスを通して読み出しまたは書き
込みされるメモリセルには、各々、別々のリダンダンシ
メモリセルが割り当てられていた。
リセルをリダンダンシメモリセルに置き換えなければな
らない機会が増えてきている。しかしながら、リダンダ
ンシメモリセルを増やすと、チップ面積が増加してしま
うので、リダンダンシメモリセルへの置き換え方法を工
夫し、効率を向上させることが重要となってきている。
従来技術では、別々のバスを通して読み出しまたは書き
込みされるメモリセルには、各々、別々のリダンダンシ
メモリセルが割り当てられていた。
【０００３】図５は、従来技術による半導体記憶装置の
構成を示すブロック図である。図において、半導体装置
は、ＤＱ１ノーマルセルアレイ１００、ＤＱ２ノーマル
セルアレイ２００、ＤＱ１リダンダンシセルアレイ１１
０、ＤＱ２リダンダンシセルアレイ２１０、入出力回路
４１、データアンプ３３、ライトアンプ３５、カラムデ
コーダ３７、入出力回路４２、データアンプ３４、ライ
トアンプ３６、リダンダンシカラムデコーダ４０、カラ
ムデコーダ３８、リダンダンシ制御回路４３から構成さ
れている。従来技術による半導体記憶装置では、１つの
ノーマルセルアレイに対して、１つのリダンダンシセル
アレイが設けられていた。
構成を示すブロック図である。図において、半導体装置
は、ＤＱ１ノーマルセルアレイ１００、ＤＱ２ノーマル
セルアレイ２００、ＤＱ１リダンダンシセルアレイ１１
０、ＤＱ２リダンダンシセルアレイ２１０、入出力回路
４１、データアンプ３３、ライトアンプ３５、カラムデ
コーダ３７、入出力回路４２、データアンプ３４、ライ
トアンプ３６、リダンダンシカラムデコーダ４０、カラ
ムデコーダ３８、リダンダンシ制御回路４３から構成さ
れている。従来技術による半導体記憶装置では、１つの
ノーマルセルアレイに対して、１つのリダンダンシセル
アレイが設けられていた。
【０００４】また、図６は、従来技術による半導体記憶
装置の動作を説明するためのタイミングチャートであ
る。第１〜第４サイクルにおいて、生成されたカラムア
ドレスＹＡＤＤに応じてカラムスイッチＹＳＷ１１〜ｎ
およびカラムスイッチＹＳＷ２１〜ｎが変化し、それぞ
れのサイクルで、ＤＱ１ノーマルセルアレイ１００およ
びＤＱ２ノーマルセルアレイ２００に、それぞれ入力さ
れる複数のカラムスイッチのうち、それぞれ一本が活性
化される。そして、活性化されたカラムスイッチに接続
されたセンスアンプ内で、予め設定されたデータに応じ
て接続されるローカル入出力バスにデータが伝搬され
る。
装置の動作を説明するためのタイミングチャートであ
る。第１〜第４サイクルにおいて、生成されたカラムア
ドレスＹＡＤＤに応じてカラムスイッチＹＳＷ１１〜ｎ
およびカラムスイッチＹＳＷ２１〜ｎが変化し、それぞ
れのサイクルで、ＤＱ１ノーマルセルアレイ１００およ
びＤＱ２ノーマルセルアレイ２００に、それぞれ入力さ
れる複数のカラムスイッチのうち、それぞれ一本が活性
化される。そして、活性化されたカラムスイッチに接続
されたセンスアンプ内で、予め設定されたデータに応じ
て接続されるローカル入出力バスにデータが伝搬され
る。
【０００５】第２サイクルで生成されたカラムアドレス
ＹＡＤＤは、ＤＱ１の第一のリダンダンシカラムアドレ
スであるので、ＤＱ１カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ１が活性化レベル（Ｈ）となる。また、第４サ
イクルで生成されたカラムアドレスＹＡＤＤは、ＤＱ１
の第二のリダンダンシカラムアドレスであるので、ＤＱ
２カラムリダンダンシ選択信号ＹＲＥＤＤＱ２が活性化
レベル（Ｈ）となっている。
ＹＡＤＤは、ＤＱ１の第一のリダンダンシカラムアドレ
スであるので、ＤＱ１カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ１が活性化レベル（Ｈ）となる。また、第４サ
イクルで生成されたカラムアドレスＹＡＤＤは、ＤＱ１
の第二のリダンダンシカラムアドレスであるので、ＤＱ
２カラムリダンダンシ選択信号ＹＲＥＤＤＱ２が活性化
レベル（Ｈ）となっている。
【０００６】よって、第２サイクルでは、ＤＱ１カラム
リダンダンシ選択信号ＹＲＥＤＤＱ１に応答してリダン
ダンシカラムスイッチＲＹＳＷ１が選択され、これに接
続するセンスアンプ内で予め設定されたデータに応じて
接続されるローカル入出力バスにデータが伝搬される。
また、第４サイクルでは、ＤＱ２カラムリダンダンシ選
択信号ＹＲＥＤＤＱ２に応答してリダンダンシカラムス
イッチＲＹＳＷ２が選択され、これに接続するセンスア
ンプ内で予め設定されたデータに応じて接続されるロー
カル入出力バスにデータが伝搬する。
リダンダンシ選択信号ＹＲＥＤＤＱ１に応答してリダン
ダンシカラムスイッチＲＹＳＷ１が選択され、これに接
続するセンスアンプ内で予め設定されたデータに応じて
接続されるローカル入出力バスにデータが伝搬される。
また、第４サイクルでは、ＤＱ２カラムリダンダンシ選
択信号ＹＲＥＤＤＱ２に応答してリダンダンシカラムス
イッチＲＹＳＷ２が選択され、これに接続するセンスア
ンプ内で予め設定されたデータに応じて接続されるロー
カル入出力バスにデータが伝搬する。
【０００７】よって、リードライトバスＲＷＢＵＳ１、
ＲＷＢＵＳ２には、それぞれ、第１のサイクルでは、グ
ローバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２の
データが、第２のサイクルでは、リダンダンシグローバ
ル入出力バスＲＧＩＯＢＵＳ１、グローバル入出力バス
ＧＩＯＢＵＳ２のデータが、第３のサイクルでは、グロ
ーバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２のデ
ータが、第４のサイクルでは、グローバル入出力バスＧ
ＩＯＢＵＳ１、リダンダンシグローバル入出力バスＲＧ
ＩＯＢＵＳ２のデータが伝搬する。
ＲＷＢＵＳ２には、それぞれ、第１のサイクルでは、グ
ローバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２の
データが、第２のサイクルでは、リダンダンシグローバ
ル入出力バスＲＧＩＯＢＵＳ１、グローバル入出力バス
ＧＩＯＢＵＳ２のデータが、第３のサイクルでは、グロ
ーバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２のデ
ータが、第４のサイクルでは、グローバル入出力バスＧ
ＩＯＢＵＳ１、リダンダンシグローバル入出力バスＲＧ
ＩＯＢＵＳ２のデータが伝搬する。
【０００８】
【発明が解決しようとする課題】ところで、従来技術で
は、別々のバスを通して読み出しまたは書き込みされる
メモリセルには、各々、別々のリダンダンシメモリセル
が割り当てられていたため、不良メモリセルが増大する
と、救済確率が著しく低下してしまうという問題があっ
た。
は、別々のバスを通して読み出しまたは書き込みされる
メモリセルには、各々、別々のリダンダンシメモリセル
が割り当てられていたため、不良メモリセルが増大する
と、救済確率が著しく低下してしまうという問題があっ
た。
【０００９】この発明は上述した事情に鑑みてなされた
もので、不良メモリセルの救済確率を向上させることが
できる半導体記憶装置を提供することを目的とする。
もので、不良メモリセルの救済確率を向上させることが
できる半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、第一のメモリセル
群と、第二のメモリセル群と、前記第一のメモリセル群
及び第二のメモリセル群に対して共通して用いられるリ
ダンダンシメモリセルと、前記第一のメモリセル群及び
第二のメモリセル群に対する読み出しまたは書き込み経
路の一部である第一の区間を各々異なるバスにより伝搬
させることと、前記第一のメモリセル群または前記第二
のメモリセル群と前記リダンダンシメモリセルで読み出
しまたは書き込み経路の一部である第二の区間を共通の
バスにより伝播させることを特徴とする。
るために、請求項１記載の発明では、第一のメモリセル
群と、第二のメモリセル群と、前記第一のメモリセル群
及び第二のメモリセル群に対して共通して用いられるリ
ダンダンシメモリセルと、前記第一のメモリセル群及び
第二のメモリセル群に対する読み出しまたは書き込み経
路の一部である第一の区間を各々異なるバスにより伝搬
させることと、前記第一のメモリセル群または前記第二
のメモリセル群と前記リダンダンシメモリセルで読み出
しまたは書き込み経路の一部である第二の区間を共通の
バスにより伝播させることを特徴とする。
【００１１】また、請求項２記載の発明では、請求項１
記載の半導体記憶装置において、前記第一のメモリセル
群及び前記第二のメモリセル群は、各々異なる入出力端
子毎に設けられ、前記リダンダンシメモリセルが前記第
一のメモリセル群から置換された際は、前記第二の区間
で第一のメモリセル群と共通のバスにより伝搬させ、前
記リダンダンシメモリセルが前記第二のメモリセル群か
ら置換された際は、前記第二の区間で第二のメモリセル
群と共通のバスにより伝搬させることを特徴とする。
記載の半導体記憶装置において、前記第一のメモリセル
群及び前記第二のメモリセル群は、各々異なる入出力端
子毎に設けられ、前記リダンダンシメモリセルが前記第
一のメモリセル群から置換された際は、前記第二の区間
で第一のメモリセル群と共通のバスにより伝搬させ、前
記リダンダンシメモリセルが前記第二のメモリセル群か
ら置換された際は、前記第二の区間で第二のメモリセル
群と共通のバスにより伝搬させることを特徴とする。
【００１２】また、請求項３記載の発明では、請求項１
記載の半導体記憶装置において、前記第一のメモリセル
群及び前記第二のメモリセル群は、同一の入出力端子毎
に設けられ、前記リダンダンシメモリセルが前記第一の
メモリセル群から置換された際は、前記第二の区間で第
一のメモリセル群と共通のバスにより伝搬させ、前記リ
ダンダンシメモリセルが前記第二のメモリセル群から置
換された際は、前記第二の区間で第二のメモリセル群と
共通のバスにより伝搬させることを特徴とする。
記載の半導体記憶装置において、前記第一のメモリセル
群及び前記第二のメモリセル群は、同一の入出力端子毎
に設けられ、前記リダンダンシメモリセルが前記第一の
メモリセル群から置換された際は、前記第二の区間で第
一のメモリセル群と共通のバスにより伝搬させ、前記リ
ダンダンシメモリセルが前記第二のメモリセル群から置
換された際は、前記第二の区間で第二のメモリセル群と
共通のバスにより伝搬させることを特徴とする。
【００１３】この発明では、別々のバスを通して読み出
しまたは書き込みされるメモリセルに対して、共通のリ
ダンダンシメモリセルを設け、該リダンダンシメモリに
対する、読み出しまたは書き込みのバスを共通にする。
したがって、不良メモリセルの救済確率を向上させるこ
とが可能となる。
しまたは書き込みされるメモリセルに対して、共通のリ
ダンダンシメモリセルを設け、該リダンダンシメモリに
対する、読み出しまたは書き込みのバスを共通にする。
したがって、不良メモリセルの救済確率を向上させるこ
とが可能となる。
【００１４】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態による全体の構成を示すブロ
ック図である。図において、半導体装置は、ＤＱ１ノー
マルセルアレイ１００、ＤＱ２ノーマルセルアレイ２０
０、ＤＱ１、２リダンダンシセルアレイ３００、入出力
回路４１、データアンプ３３、ライトアンプ３５、カラ
ムデコーダ３７、入出力回路４２、データアンプ３４、
ライトアンプ３６、カラムデコーダ３８、リダンダンシ
カラムデコーダ３９、リダンダンシ制御回路４３から構
成されている。
の形態を説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態による全体の構成を示すブロ
ック図である。図において、半導体装置は、ＤＱ１ノー
マルセルアレイ１００、ＤＱ２ノーマルセルアレイ２０
０、ＤＱ１、２リダンダンシセルアレイ３００、入出力
回路４１、データアンプ３３、ライトアンプ３５、カラ
ムデコーダ３７、入出力回路４２、データアンプ３４、
ライトアンプ３６、カラムデコーダ３８、リダンダンシ
カラムデコーダ３９、リダンダンシ制御回路４３から構
成されている。
【００１５】ＤＱ１ノーマルセルアレイ１００は、複数
（ｎ本）のカラムスイッチＹＳＷ１１〜ｎ、グローバル
入出力バスＧＩＯＢＵＳ１、複数（ｍ本）のプレート選
択信号ＰＳＥＬ１〜ｍを入力し、複数のセンスアンプ、
複数のメモリセル群、複数のスイッチ回路、複数（ｍ
本）のローカル入出力バスＬＩＯＢＵＳ１１〜ｍから構
成されている。ＤＱ２ノーマルセルアレイ２００は、複
数（ｎ本）のカラムスイッチＹＳＷ２１〜ｎ、グローバ
ル入出力バスＧＩＯＢＵＳ２、複数（ｍ本）のプレート
選択信号ＰＳＥＬ１〜ｍを入力し、複数のセンスアン
プ、複数のメモリセル群、複数のスイッチ回路、複数
（ｍ本）のローカル入出力バスＬＩＯＢＵＳ２１〜ｍか
ら構成されている。
（ｎ本）のカラムスイッチＹＳＷ１１〜ｎ、グローバル
入出力バスＧＩＯＢＵＳ１、複数（ｍ本）のプレート選
択信号ＰＳＥＬ１〜ｍを入力し、複数のセンスアンプ、
複数のメモリセル群、複数のスイッチ回路、複数（ｍ
本）のローカル入出力バスＬＩＯＢＵＳ１１〜ｍから構
成されている。ＤＱ２ノーマルセルアレイ２００は、複
数（ｎ本）のカラムスイッチＹＳＷ２１〜ｎ、グローバ
ル入出力バスＧＩＯＢＵＳ２、複数（ｍ本）のプレート
選択信号ＰＳＥＬ１〜ｍを入力し、複数のセンスアン
プ、複数のメモリセル群、複数のスイッチ回路、複数
（ｍ本）のローカル入出力バスＬＩＯＢＵＳ２１〜ｍか
ら構成されている。
【００１６】ＤＱ１、２リダンダンシセルアレイ３００
は、２本のリダンダンシカラムスイッチＲＹＳＷ１、Ｒ
ＹＳＷ２、リダンダンシグローバル入出力バスＲＧＩＯ
ＢＵＳ１、複数（ｍ本）のプレート選択信号ＰＳＥＬ１
〜ｎを入力し、複数のセンスアンプ、複数のメモリセ
ル、複数のスイッチ回路、複数（ｍ本）のリダンダンシ
ローカル入出力バスＲＬＩＯＢＵＳ１〜ｍから構成され
ている。入出力回路４１は、外部入出力端子ＤＱ１をリ
ードライトバスＲＷＢＵＳ１に接続する。データアンプ
３３は、グローバル入出力バスＧＩＯＢＵＳ１、リダン
ダンシグローバル入出力バスＲＧＩＯＢＵＳ１、ＤＱ１
カラムリダンダンシ選択信号ＹＲＥＤＤＱ１を入力し、
リードライトバスＲＷＢＵＳ１にデータを出力する。ラ
イトアンプ３５は、リードライトバスＲＷＢＵＳ１、リ
ダンダンシグローバル入出力バスＲＧＩＯＢＵＳ１、Ｄ
Ｑ１カラムリダンダンシ選択信号ＹＲＥＤＤＱ１を入力
し、グローバル入出力バスＧＩＯＢＵＳ１にデータを出
力する。
は、２本のリダンダンシカラムスイッチＲＹＳＷ１、Ｒ
ＹＳＷ２、リダンダンシグローバル入出力バスＲＧＩＯ
ＢＵＳ１、複数（ｍ本）のプレート選択信号ＰＳＥＬ１
〜ｎを入力し、複数のセンスアンプ、複数のメモリセ
ル、複数のスイッチ回路、複数（ｍ本）のリダンダンシ
ローカル入出力バスＲＬＩＯＢＵＳ１〜ｍから構成され
ている。入出力回路４１は、外部入出力端子ＤＱ１をリ
ードライトバスＲＷＢＵＳ１に接続する。データアンプ
３３は、グローバル入出力バスＧＩＯＢＵＳ１、リダン
ダンシグローバル入出力バスＲＧＩＯＢＵＳ１、ＤＱ１
カラムリダンダンシ選択信号ＹＲＥＤＤＱ１を入力し、
リードライトバスＲＷＢＵＳ１にデータを出力する。ラ
イトアンプ３５は、リードライトバスＲＷＢＵＳ１、リ
ダンダンシグローバル入出力バスＲＧＩＯＢＵＳ１、Ｄ
Ｑ１カラムリダンダンシ選択信号ＹＲＥＤＤＱ１を入力
し、グローバル入出力バスＧＩＯＢＵＳ１にデータを出
力する。
【００１７】カラムデコーダ３７は、カラムアドレス信
号ＹＡＤＤを入力し、複数（ｎ本）のカラムスイッチＹ
ＳＷ１１〜ｎを出力する。入出力回路４２は、外部入出
力端子ＤＱ２、リードライトバスＲＷＢＵＳ２に接続す
る。データアンプ３４は、グローバル入出力バスＧＩＯ
ＢＵＳ２、リダンダンシグローバル入出力バスＲＧＩＯ
ＢＵＳ２、ＤＱ２カラムリダンダンシ選択信号ＹＲＥＤ
ＤＱ２を入力し、リードライトバスＲＷＢＵＳ２にデー
タを出力する。ライトアンプ３６は、リードライトバス
ＲＷＢＵＳ２、リダンダンシグローバル入出力バスＲＧ
ＩＯＢＵＳ２、ＤＱ２カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ２を入力し、グローバル入出力バスＧＩＯＢＵ
Ｓ２にデータを出力する。
号ＹＡＤＤを入力し、複数（ｎ本）のカラムスイッチＹ
ＳＷ１１〜ｎを出力する。入出力回路４２は、外部入出
力端子ＤＱ２、リードライトバスＲＷＢＵＳ２に接続す
る。データアンプ３４は、グローバル入出力バスＧＩＯ
ＢＵＳ２、リダンダンシグローバル入出力バスＲＧＩＯ
ＢＵＳ２、ＤＱ２カラムリダンダンシ選択信号ＹＲＥＤ
ＤＱ２を入力し、リードライトバスＲＷＢＵＳ２にデー
タを出力する。ライトアンプ３６は、リードライトバス
ＲＷＢＵＳ２、リダンダンシグローバル入出力バスＲＧ
ＩＯＢＵＳ２、ＤＱ２カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ２を入力し、グローバル入出力バスＧＩＯＢＵ
Ｓ２にデータを出力する。
【００１８】カラムデコーダ３８は、カラムアドレス信
号ＹＡＤＤを入力し、複数（ｎ本）のカラムスイッチＹ
ＳＷ２１〜ｎを出力する。リダンダンシカラムデコーダ
３９は、第一カラムリダンダンシ選択信号ＹＲＥＤ１、
第二カラムリダンダンシ選択信号ＹＲＥＤ２を入力し、
２本のリダンダンシカラムスイッチＲＹＳＷ１、ＲＹＳ
Ｗ２を出力する。リダンダンシ制御回路４３は、カラム
アドレス信号ＹＡＤＤを入力し、第一カラムリダンダン
シ選択信号ＹＲＥＤ１、第二カラムリダンダンシ選択信
号ＹＲＥＤ２、ＤＱ１カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ１、ＤＱ２カラムリダンダンシ選択信号ＹＲＥ
ＤＤＱ２を出力する。
号ＹＡＤＤを入力し、複数（ｎ本）のカラムスイッチＹ
ＳＷ２１〜ｎを出力する。リダンダンシカラムデコーダ
３９は、第一カラムリダンダンシ選択信号ＹＲＥＤ１、
第二カラムリダンダンシ選択信号ＹＲＥＤ２を入力し、
２本のリダンダンシカラムスイッチＲＹＳＷ１、ＲＹＳ
Ｗ２を出力する。リダンダンシ制御回路４３は、カラム
アドレス信号ＹＡＤＤを入力し、第一カラムリダンダン
シ選択信号ＹＲＥＤ１、第二カラムリダンダンシ選択信
号ＹＲＥＤ２、ＤＱ１カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ１、ＤＱ２カラムリダンダンシ選択信号ＹＲＥ
ＤＤＱ２を出力する。
【００１９】次に、ＤＱ１ノーマルセルアレイ１００に
ついて説明する。センスアンプ１３は、カラムスイッチ
ＹＳＷ１１、ローカル入出力バスＬＩＯＢＵＳ１ｍ、メ
モリセル群１に接続されている。センスアンプ１４は、
カラムスイッチＹＳＷ１１、ローカル入出力バスＬＩＯ
ＢＵＳ１１、メモリセル群２に接続されている。センス
アンプ１５は、カラムスイッチＹＳＷ１ｎ、ローカル入
出力バスＬＩＯＢＵＳ１ｎ、メモリセル群３に接続され
ている。センスアンプ１５は、カラムスイッチＹＳＷ１
ｎ、ローカル入出力バスＬＩＯＢＵＳ１１、メモリセル
群４に接続されている。スイッチ回路２５は、プレート
選択信号ＰＳＥＬｍ、ローカル入出力バスＬＩＯＢＵＳ
１ｍ、グローバル入出力バスＧＩＯＢＵＳ１に接続され
ている。スイッチ回路２６は、プレート選択信号ＰＳＥ
Ｌ１、ローカル入出力バスＬＩＯＢＵＳ１１、グローバ
ル入出力バスＧＩＯＢＵＳ１にそれぞれ接続されてい
る。
ついて説明する。センスアンプ１３は、カラムスイッチ
ＹＳＷ１１、ローカル入出力バスＬＩＯＢＵＳ１ｍ、メ
モリセル群１に接続されている。センスアンプ１４は、
カラムスイッチＹＳＷ１１、ローカル入出力バスＬＩＯ
ＢＵＳ１１、メモリセル群２に接続されている。センス
アンプ１５は、カラムスイッチＹＳＷ１ｎ、ローカル入
出力バスＬＩＯＢＵＳ１ｎ、メモリセル群３に接続され
ている。センスアンプ１５は、カラムスイッチＹＳＷ１
ｎ、ローカル入出力バスＬＩＯＢＵＳ１１、メモリセル
群４に接続されている。スイッチ回路２５は、プレート
選択信号ＰＳＥＬｍ、ローカル入出力バスＬＩＯＢＵＳ
１ｍ、グローバル入出力バスＧＩＯＢＵＳ１に接続され
ている。スイッチ回路２６は、プレート選択信号ＰＳＥ
Ｌ１、ローカル入出力バスＬＩＯＢＵＳ１１、グローバ
ル入出力バスＧＩＯＢＵＳ１にそれぞれ接続されてい
る。
【００２０】次に、ＤＱ２ノーマルセルアレイ２００に
ついて説明する。センスアンプ１９は、カラムスイッチ
ＹＳＷ２１、ローカル入出力バスＬＩＯＢＵＳ２ｍ、メ
モリセル群７に接続されている。センスアンプ２０は、
カラムスイッチＹＳＷ２１、ローカル入出力バスＬＩＯ
ＢＵＳ２１、メモリセル群８に接続されている。センス
アンプ２１は、カラムスイッチＹＳＷ２ｎ、ローカル入
出力バスＬＩＯＢＵＳ２ｍ、メモリセル群９に、センス
アンプ２２は、カラムスイッチＹＳＷ２ｎ、ローカル入
出力バスＬＩＯＢＵＳ２１、メモリセル群１０に接続さ
れている。スイッチ回路２９は、プレート選択信号ＰＳ
ＥＬｍ、ローカル入出力バスＬＩＯＢＵＳ２ｍ、グロー
バル入出力バスＧＩＯＢＵＳ２に接続されている。スイ
ッチ回路３０は、プレート選択信号ＰＳＥＬ１、ローカ
ル入出力バスＬＩＯＢＵＳ２１、グローバル入出力バス
ＧＩＯＢＵＳ２に接続されている。
ついて説明する。センスアンプ１９は、カラムスイッチ
ＹＳＷ２１、ローカル入出力バスＬＩＯＢＵＳ２ｍ、メ
モリセル群７に接続されている。センスアンプ２０は、
カラムスイッチＹＳＷ２１、ローカル入出力バスＬＩＯ
ＢＵＳ２１、メモリセル群８に接続されている。センス
アンプ２１は、カラムスイッチＹＳＷ２ｎ、ローカル入
出力バスＬＩＯＢＵＳ２ｍ、メモリセル群９に、センス
アンプ２２は、カラムスイッチＹＳＷ２ｎ、ローカル入
出力バスＬＩＯＢＵＳ２１、メモリセル群１０に接続さ
れている。スイッチ回路２９は、プレート選択信号ＰＳ
ＥＬｍ、ローカル入出力バスＬＩＯＢＵＳ２ｍ、グロー
バル入出力バスＧＩＯＢＵＳ２に接続されている。スイ
ッチ回路３０は、プレート選択信号ＰＳＥＬ１、ローカ
ル入出力バスＬＩＯＢＵＳ２１、グローバル入出力バス
ＧＩＯＢＵＳ２に接続されている。
【００２１】次に、ＤＱ１、２リダンダンシセルアレイ
３００について説明する。センスアンプ１７は、リダン
ダンシカラムスイッチＲＹＳＷ１、リダンダンシローカ
ル入出力バスＬＩＯＢＵＳｍ、メモリセル群５に接続さ
れている。センスアンプ１８は、リダンダンシカラムス
イッチＲＹＳＷ１、リダンダンシローカル入出力バスＬ
ＩＯＢＵＳ１、メモリセル群６に接続されている。セン
スアンプ２３は、リダンダンシカラムスイッチＲＹＳＷ
２、リダンダンシローカル入出力バスＬＩＯＢＵＳｍ、
メモリセル群１１に接続されている。センスアンプ２４
は、リダンダンシカラムスイッチＲＹＳＷ２、リダンダ
ンシローカル入出力バスＬＩＯＢＵＳ１、メモリセル群
１２に接続されている。
３００について説明する。センスアンプ１７は、リダン
ダンシカラムスイッチＲＹＳＷ１、リダンダンシローカ
ル入出力バスＬＩＯＢＵＳｍ、メモリセル群５に接続さ
れている。センスアンプ１８は、リダンダンシカラムス
イッチＲＹＳＷ１、リダンダンシローカル入出力バスＬ
ＩＯＢＵＳ１、メモリセル群６に接続されている。セン
スアンプ２３は、リダンダンシカラムスイッチＲＹＳＷ
２、リダンダンシローカル入出力バスＬＩＯＢＵＳｍ、
メモリセル群１１に接続されている。センスアンプ２４
は、リダンダンシカラムスイッチＲＹＳＷ２、リダンダ
ンシローカル入出力バスＬＩＯＢＵＳ１、メモリセル群
１２に接続されている。
【００２２】次に、図２は、上述したリダンダンシ制御
回路４３の一構成例を示すブロック回路図である。リダ
ンダンシ制御回路４３は、図２に示すように、カラムア
ドレス信号ＹＡＤＤを入力する複数のリダンダンシアド
レスＲＯＭ４３Ａ、４３Ｂと、カラムアドレス信号ＹＡ
ＤＤを入力する複数のリダンダンシＤＱＲＯＭ４３Ｃ、
４３Ｄと、複数の論理ゲートＧ１〜Ｇ６で構成されてい
る。
回路４３の一構成例を示すブロック回路図である。リダ
ンダンシ制御回路４３は、図２に示すように、カラムア
ドレス信号ＹＡＤＤを入力する複数のリダンダンシアド
レスＲＯＭ４３Ａ、４３Ｂと、カラムアドレス信号ＹＡ
ＤＤを入力する複数のリダンダンシＤＱＲＯＭ４３Ｃ、
４３Ｄと、複数の論理ゲートＧ１〜Ｇ６で構成されてい
る。
【００２３】ＡＮＤ論理ゲートＧ１は、リダンダンシア
ドレスＲＯＭ４３Ａの出力ＹＲＥＤ１およびリダンダン
シＤＱＲＯＭ４３Ｃの出力の論理積をとる。ＡＮＤ論理
ゲートＧ２は、リダンダンシアドレスＲＯＭ４３Ｂの出
力ＹＲＥＤ２およびリダンダンシＤＱＲＯＭ４３Ｄの出
力の論理積をとる。ＡＮＤ論理ゲートＧ３は、リダンダ
ンシアドレスＲＯＭ４３Ａの出力ＹＲＥＤ１およびリダ
ンダンシＤＱＲＯＭ４３Ｃの出力の逆極性との論理積を
とる。ＡＮＤ論理ゲートＧ４は、リダンダンシアドレス
ＲＯＭ４３Ｂの出力ＹＲＥＤ２およびリダンダンシＤＱ
ＲＯＭ４３Ｄの出力の逆極性の論理積をとる。ＯＲ論理
ゲートＧ５は、ＡＮＤ論理ゲートＧ１およびＡＮＤ論理
ゲートＧ２との論理和をとり、ＯＲ論理ゲートＧ６は、
ＡＮＤ論理ゲートＧ３およびＡＮＤ論理ゲートＧ４の論
理和をとる。ＯＲ論理ゲートＧ５、Ｇ６の出力がそれぞ
れＹＲＥＤＤＱ１、ＹＲＥＤＤＱ２となって出力され
る。
ドレスＲＯＭ４３Ａの出力ＹＲＥＤ１およびリダンダン
シＤＱＲＯＭ４３Ｃの出力の論理積をとる。ＡＮＤ論理
ゲートＧ２は、リダンダンシアドレスＲＯＭ４３Ｂの出
力ＹＲＥＤ２およびリダンダンシＤＱＲＯＭ４３Ｄの出
力の論理積をとる。ＡＮＤ論理ゲートＧ３は、リダンダ
ンシアドレスＲＯＭ４３Ａの出力ＹＲＥＤ１およびリダ
ンダンシＤＱＲＯＭ４３Ｃの出力の逆極性との論理積を
とる。ＡＮＤ論理ゲートＧ４は、リダンダンシアドレス
ＲＯＭ４３Ｂの出力ＹＲＥＤ２およびリダンダンシＤＱ
ＲＯＭ４３Ｄの出力の逆極性の論理積をとる。ＯＲ論理
ゲートＧ５は、ＡＮＤ論理ゲートＧ１およびＡＮＤ論理
ゲートＧ２との論理和をとり、ＯＲ論理ゲートＧ６は、
ＡＮＤ論理ゲートＧ３およびＡＮＤ論理ゲートＧ４の論
理和をとる。ＯＲ論理ゲートＧ５、Ｇ６の出力がそれぞ
れＹＲＥＤＤＱ１、ＹＲＥＤＤＱ２となって出力され
る。
【００２４】Ｂ．実施形態の動作 次に、図３に示すタイミングチャートを参照して本実施
形態の全体の動作について詳細に説明する。外部クロッ
クに同期して動作する同期型半導体記憶装置の場合、例
えば読み出しモードに設定されると、外部クロックの立
ち上がりエッジに同期して内部でカラムアドレスＹＡＤ
Ｄが生成される。図３の例では、連続して４サイクルで
カラムアドレスＹＡＤＤが生成され、このうち第２サイ
クルで生成されたカラムアドレスＹＡＤＤは、ＤＱ１の
第一のリダンダンシカラムアドレス、第４サイクルで生
成されたカラムアドレスＹＡＤＤは、ＤＱ１の第二のリ
ダンダンシカラムアドレスである場合を想定している。
形態の全体の動作について詳細に説明する。外部クロッ
クに同期して動作する同期型半導体記憶装置の場合、例
えば読み出しモードに設定されると、外部クロックの立
ち上がりエッジに同期して内部でカラムアドレスＹＡＤ
Ｄが生成される。図３の例では、連続して４サイクルで
カラムアドレスＹＡＤＤが生成され、このうち第２サイ
クルで生成されたカラムアドレスＹＡＤＤは、ＤＱ１の
第一のリダンダンシカラムアドレス、第４サイクルで生
成されたカラムアドレスＹＡＤＤは、ＤＱ１の第二のリ
ダンダンシカラムアドレスである場合を想定している。
【００２５】第１〜第４サイクルにおいて、生成された
カラムアドレスＹＡＤＤに応じてカラムスイッチＹＳＷ
１１〜ｎおよびカラムスイッチＹＳＷ２１〜ｎが変化
し、それぞれのサイクルで、ＤＱ１ノーマルセルアレイ
１００およびＤＱ２ノーマルセルアレイ２００に、それ
ぞれ入力される複数のカラムスイッチのうち、それぞれ
一本が活性化される。そして、活性化されたカラムスイ
ッチに接続されたセンスアンプ内で、予め設定されたデ
ータに応じて接続されるローカル入出力バスにデータが
伝搬される。
カラムアドレスＹＡＤＤに応じてカラムスイッチＹＳＷ
１１〜ｎおよびカラムスイッチＹＳＷ２１〜ｎが変化
し、それぞれのサイクルで、ＤＱ１ノーマルセルアレイ
１００およびＤＱ２ノーマルセルアレイ２００に、それ
ぞれ入力される複数のカラムスイッチのうち、それぞれ
一本が活性化される。そして、活性化されたカラムスイ
ッチに接続されたセンスアンプ内で、予め設定されたデ
ータに応じて接続されるローカル入出力バスにデータが
伝搬される。
【００２６】図示しないが、別途入力されているロウア
ドレスに応じて複数のプレート選択信号ＰＳＥＬ１〜ｍ
のうち１本が活性化されているので、ＤＱ１ノーマルセ
ルアレイ１００およびＤＱ２ノーマルセルアレイ２００
のそれぞれの複数のスイッチ回路のうち、それぞれ１つ
が活性化され、活性化されたスイッチ回路に接続するロ
ーカル入出力バスのデータがそれぞれグローバル入出力
バスＬＧＩＯＢＵＳ１、ＬＧＩＯＢＵＳ２に伝搬する。
ドレスに応じて複数のプレート選択信号ＰＳＥＬ１〜ｍ
のうち１本が活性化されているので、ＤＱ１ノーマルセ
ルアレイ１００およびＤＱ２ノーマルセルアレイ２００
のそれぞれの複数のスイッチ回路のうち、それぞれ１つ
が活性化され、活性化されたスイッチ回路に接続するロ
ーカル入出力バスのデータがそれぞれグローバル入出力
バスＬＧＩＯＢＵＳ１、ＬＧＩＯＢＵＳ２に伝搬する。
【００２７】第２サイクルで生成されたカラムアドレス
ＹＡＤＤは、ＤＱ１の第一のリダンダンシカラムアドレ
スであるので、ＤＱ１カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ１が活性化レベル（Ｈ）、第一カラムリダンダ
ンシ選択信号ＹＲＥＤ１が活性化レベル（Ｈ）となる。
また、第４サイクルで生成されたカラムアドレスＹＡＤ
Ｄは、ＤＱ１の第二のリダンダンシカラムアドレスであ
るので、ＤＱ１カラムリダンダンシ選択信号ＹＲＥＤＤ
Ｑ１が活性化レベル（Ｈ）、第二カラムリダンダンシ選
択信号ＹＲＥＤ１が活性化レベル（Ｈ）となっている。
ＹＡＤＤは、ＤＱ１の第一のリダンダンシカラムアドレ
スであるので、ＤＱ１カラムリダンダンシ選択信号ＹＲ
ＥＤＤＱ１が活性化レベル（Ｈ）、第一カラムリダンダ
ンシ選択信号ＹＲＥＤ１が活性化レベル（Ｈ）となる。
また、第４サイクルで生成されたカラムアドレスＹＡＤ
Ｄは、ＤＱ１の第二のリダンダンシカラムアドレスであ
るので、ＤＱ１カラムリダンダンシ選択信号ＹＲＥＤＤ
Ｑ１が活性化レベル（Ｈ）、第二カラムリダンダンシ選
択信号ＹＲＥＤ１が活性化レベル（Ｈ）となっている。
【００２８】よって、第２サイクルでは、第一カラムリ
ダンダンシ選択信号ＹＲＥＤ１に応答してリダンダンシ
カラムスイッチＲＹＳＷ１が選択され、これに接続する
センスアンプ内で予め設定されたデータに応じて接続さ
れるローカル入出力バスにデータが伝搬される。さら
に、複数のプレート選択信号ＰＳＥＬ１〜ｍのうち１本
が活性化されているので、活性化されたスイッチ回路に
接続するリダンダンシローカル入出力バスのデータがリ
ダンダンシグローバル入出力バスＲＬＧＩＯＢＵＳ１に
伝搬する。
ダンダンシ選択信号ＹＲＥＤ１に応答してリダンダンシ
カラムスイッチＲＹＳＷ１が選択され、これに接続する
センスアンプ内で予め設定されたデータに応じて接続さ
れるローカル入出力バスにデータが伝搬される。さら
に、複数のプレート選択信号ＰＳＥＬ１〜ｍのうち１本
が活性化されているので、活性化されたスイッチ回路に
接続するリダンダンシローカル入出力バスのデータがリ
ダンダンシグローバル入出力バスＲＬＧＩＯＢＵＳ１に
伝搬する。
【００２９】また、第４サイクルでは、第二カラムリダ
ンダンシ選択信号ＹＲＥＤ２に応答してリダンダンシカ
ラムスイッチＲＹＳＷ２が選択され、これに接続するセ
ンスアンプ内で予め設定されたデータに応じて接続され
るローカル入出力バスにデータが伝搬する。さらに、活
性化されたスイッチ回路に接続するリダンダンシローカ
ル入出力バスのデータがリダンダンシグローバル入出力
バスＲＬＧＩＯＢＵＳ１に伝搬する。
ンダンシ選択信号ＹＲＥＤ２に応答してリダンダンシカ
ラムスイッチＲＹＳＷ２が選択され、これに接続するセ
ンスアンプ内で予め設定されたデータに応じて接続され
るローカル入出力バスにデータが伝搬する。さらに、活
性化されたスイッチ回路に接続するリダンダンシローカ
ル入出力バスのデータがリダンダンシグローバル入出力
バスＲＬＧＩＯＢＵＳ１に伝搬する。
【００３０】なお、データアンプ３３、ライトアンプ３
５では、ＤＱ１カラムリダンダンシ選択信号ＹＲＥＤＤ
Ｑ１が活性化されていれば、グローバル入出力バスＧＩ
ＯＢＵＳ１とのデータ接続を切り、ＤＱ１カラムリダン
ダンシ選択信号ＹＲＥＤＤＱ１が非活性であれば、リダ
ンダンシグローバル入出力バスＲＧＩＯＢＵＳ１とのデ
ータ接続を切るよう制御されている。また、データアン
プ３４、ライトアンプ３６では、ＤＱ２カラムリダンダ
ンシ選択信号ＹＲＥＤＤＱ２が活性化されていれば、グ
ローバル入出力バスＧＩＯＢＵＳ２とのデータ接続を切
り、ＤＱ２カラムリダンダンシ選択信号ＹＲＥＤＤＱ２
が非活性であれば、リダンダンシグローバル入出力バス
ＲＧＩＯＢＵＳ１とのデータ接続を切るよう制御されて
いる。
５では、ＤＱ１カラムリダンダンシ選択信号ＹＲＥＤＤ
Ｑ１が活性化されていれば、グローバル入出力バスＧＩ
ＯＢＵＳ１とのデータ接続を切り、ＤＱ１カラムリダン
ダンシ選択信号ＹＲＥＤＤＱ１が非活性であれば、リダ
ンダンシグローバル入出力バスＲＧＩＯＢＵＳ１とのデ
ータ接続を切るよう制御されている。また、データアン
プ３４、ライトアンプ３６では、ＤＱ２カラムリダンダ
ンシ選択信号ＹＲＥＤＤＱ２が活性化されていれば、グ
ローバル入出力バスＧＩＯＢＵＳ２とのデータ接続を切
り、ＤＱ２カラムリダンダンシ選択信号ＹＲＥＤＤＱ２
が非活性であれば、リダンダンシグローバル入出力バス
ＲＧＩＯＢＵＳ１とのデータ接続を切るよう制御されて
いる。
【００３１】よって、リードライトバスＲＷＢＵＳ１、
ＲＷＢＵＳ２には、それぞれ、第１のサイクルでは、グ
ローバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２の
データが、第２のサイクルでは、リダンダンシグローバ
ル入出力バスＲＧＩＯＢＵＳ１、グローバル入出力バス
ＧＩＯＢＵＳ２のデータが、第３のサイクルでは、グロ
ーバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２のデ
ータが、第４のサイクルでは、リダンダンシグローバル
入出力バスＲＧＩＯＢＵＳ１、グローバル入出力バスＧ
ＩＯＢＵＳ２のデータが伝搬する。
ＲＷＢＵＳ２には、それぞれ、第１のサイクルでは、グ
ローバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２の
データが、第２のサイクルでは、リダンダンシグローバ
ル入出力バスＲＧＩＯＢＵＳ１、グローバル入出力バス
ＧＩＯＢＵＳ２のデータが、第３のサイクルでは、グロ
ーバル入出力バスＧＩＯＢＵＳ１、ＧＩＯＢＵＳ２のデ
ータが、第４のサイクルでは、リダンダンシグローバル
入出力バスＲＧＩＯＢＵＳ１、グローバル入出力バスＧ
ＩＯＢＵＳ２のデータが伝搬する。
【００３２】Ｃ．他の実施形態 次に、本発明の他の実施形態について説明する。図４
は、発明の他の実施形態による半導体記憶装置の構成を
示すブロック図である。なお、図において、図１に対応
する部分には同一の符号を付けて説明を省略する。本他
の実施形態では、図１でのＤＱ１ノーマルセルアレイ１
００に代わって第一ノーマルセルアレイ１００’、ＤＱ
２ノーマルセルアレイ２００に代わって第二ノーマルセ
ルアレイ２００’、３００．ＤＱ１、２リダンダンシセ
ルアレイ３００に代わってリダンダンシセルアレイ３０
０’で構成されている。また、入出力回路４２、リード
ライトバスＲＷＢＵＳ２はなく、データアンプ３４、ラ
イトアンプ４０は、リードライトバスＲＷＢＵＳ１を介
して入出力回路４１に接続されている。
は、発明の他の実施形態による半導体記憶装置の構成を
示すブロック図である。なお、図において、図１に対応
する部分には同一の符号を付けて説明を省略する。本他
の実施形態では、図１でのＤＱ１ノーマルセルアレイ１
００に代わって第一ノーマルセルアレイ１００’、ＤＱ
２ノーマルセルアレイ２００に代わって第二ノーマルセ
ルアレイ２００’、３００．ＤＱ１、２リダンダンシセ
ルアレイ３００に代わってリダンダンシセルアレイ３０
０’で構成されている。また、入出力回路４２、リード
ライトバスＲＷＢＵＳ２はなく、データアンプ３４、ラ
イトアンプ４０は、リードライトバスＲＷＢＵＳ１を介
して入出力回路４１に接続されている。
【００３３】図１の実施形態では、異なるＤＱで共通の
リダンダンシセルアレイを用いるのに対して、本実施形
態では、同一のＤＱで異なるデータアンプ、ライトアン
プに接続される第一ノーマルセルアレイ、第二ノーマル
セルアレイ２００’で共通のリダンダンシセルアレイを
用いる場合を示している。図１の実施形態同様に、通常
は、異なるローカル入出力バスおよびグローバル入出力
バスでデータ伝達されているが、リダンダンシ置換後
は、共通のリダンダンシローカル入出力バスおよびリダ
ンダンシグローバル入出力バスを通してデータ伝達され
る。
リダンダンシセルアレイを用いるのに対して、本実施形
態では、同一のＤＱで異なるデータアンプ、ライトアン
プに接続される第一ノーマルセルアレイ、第二ノーマル
セルアレイ２００’で共通のリダンダンシセルアレイを
用いる場合を示している。図１の実施形態同様に、通常
は、異なるローカル入出力バスおよびグローバル入出力
バスでデータ伝達されているが、リダンダンシ置換後
は、共通のリダンダンシローカル入出力バスおよびリダ
ンダンシグローバル入出力バスを通してデータ伝達され
る。
【００３４】Ｄ.実施形態の効果 次に、上述した実施形態の効果について詳細に説明す
る。カラムのアドレス空間がＹ＝０〜２５５で、ＤＱが
２つ、つまり、カラムスイッチがＤＱ１、ＤＱ２にそれ
ぞれ２５６本づつ、そして、全体でリダンダンシが４ス
ペアー分用意されている場合を考える。
る。カラムのアドレス空間がＹ＝０〜２５５で、ＤＱが
２つ、つまり、カラムスイッチがＤＱ１、ＤＱ２にそれ
ぞれ２５６本づつ、そして、全体でリダンダンシが４ス
ペアー分用意されている場合を考える。
【００３５】従来技術では、ＤＱ１用に２スペアー、Ｄ
Ｑ２用に２スペアーを割り当てていた。この時、全体で
の不良が１ラインである時に救済される確率Ｑ１、不良
が２ラインである時に救済される確率Ｑ２は、それぞれ
言うまでもなく１００％であるが、不良が３ラインであ
る時に救済されるためには、不良が１ラインと２ライン
とでＤＱ１もしくはＤＱ２に振り分けられなければなら
ない。よって、救済される確率Ｑ３は、 Ｑ３＝１−３Ｃ１×１００＝７５（％） となる。
Ｑ２用に２スペアーを割り当てていた。この時、全体で
の不良が１ラインである時に救済される確率Ｑ１、不良
が２ラインである時に救済される確率Ｑ２は、それぞれ
言うまでもなく１００％であるが、不良が３ラインであ
る時に救済されるためには、不良が１ラインと２ライン
とでＤＱ１もしくはＤＱ２に振り分けられなければなら
ない。よって、救済される確率Ｑ３は、 Ｑ３＝１−３Ｃ１×１００＝７５（％） となる。
【００３６】同じく不良が４ラインである時に救済され
る確率Ｑ４は、 Ｑ４＝１÷２４×４Ｃ２×１００＝３７．５（％） となる。そして、言うまでもなく不良が５ライン以上で
ある時に救済される確率は０％である。
る確率Ｑ４は、 Ｑ４＝１÷２４×４Ｃ２×１００＝３７．５（％） となる。そして、言うまでもなく不良が５ライン以上で
ある時に救済される確率は０％である。
【００３７】一方、本発明では、ＤＱ１、ＤＱ２の何れ
もに使えるスペアーが４スペアーとなるので、全体での
不良が１ラインである時に救済される確率Ｒ１は、言う
までもなく１００％であるが、不良が２ラインの時に救
済される確率Ｒ２は、この２ラインが１ラインづつＤＱ
１、ＤＱ２の不良で、しかもアドレスが同じである場合
に不良となってしまうことを考慮しなければならない。
なぜならば、ＤＱ１、ＤＱ２を併せてリダンダンシグロ
ーバル入出力バスは、１つしか用意されないため、ＤＱ
１とＤＱ２とで同時にアクセスされるとデータが衝突し
てしまうからである。
もに使えるスペアーが４スペアーとなるので、全体での
不良が１ラインである時に救済される確率Ｒ１は、言う
までもなく１００％であるが、不良が２ラインの時に救
済される確率Ｒ２は、この２ラインが１ラインづつＤＱ
１、ＤＱ２の不良で、しかもアドレスが同じである場合
に不良となってしまうことを考慮しなければならない。
なぜならば、ＤＱ１、ＤＱ２を併せてリダンダンシグロ
ーバル入出力バスは、１つしか用意されないため、ＤＱ
１とＤＱ２とで同時にアクセスされるとデータが衝突し
てしまうからである。
【００３８】よって確率Ｒ２は、 Ｒ２＝１−１÷５１１×１００＝９９．９９８（％） となり、不良が３ライン、４ラインである時に救済され
る確率Ｒ３、Ｒ４は、それぞれ、 Ｒ３＝１―１÷５１１×２Ｃ１×３Ｃ１×１００＝９
８．８２６（％） Ｒ４＝１―１÷５１１×３Ｃ１×４Ｃ１×１００＝９
７．６５２（％） となる。そして、言うまでもなく不良が５ライン以上で
ある時に救済される確率は０％である。
る確率Ｒ３、Ｒ４は、それぞれ、 Ｒ３＝１―１÷５１１×２Ｃ１×３Ｃ１×１００＝９
８．８２６（％） Ｒ４＝１―１÷５１１×３Ｃ１×４Ｃ１×１００＝９
７．６５２（％） となる。そして、言うまでもなく不良が５ライン以上で
ある時に救済される確率は０％である。
【００３９】以上より、不良が３ライン、４ラインの時
に救済される確率は、従来に比べて大幅に向上してい
る。なお、不良が２ラインの時には、救済される確率
は、従来より極わずかに低下するが、３ライン、４ライ
ンの時の向上が大きいため、トータルでは大きな効果が
期待できる。
に救済される確率は、従来に比べて大幅に向上してい
る。なお、不良が２ラインの時には、救済される確率
は、従来より極わずかに低下するが、３ライン、４ライ
ンの時の向上が大きいため、トータルでは大きな効果が
期待できる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
別々のバスを通して読み出しまたは書き込みされるメモ
リセルに対して、共通のリダンダンシメモリセルを設
け、該リダンダンシメモリに対する、読み出しまたは書
き込みのバスを共通にしたので、リダンダンシメモリへ
の置換効率が向上するため、不良メモリセルの救済確率
を向上させることができるという利点が得られる。
別々のバスを通して読み出しまたは書き込みされるメモ
リセルに対して、共通のリダンダンシメモリセルを設
け、該リダンダンシメモリに対する、読み出しまたは書
き込みのバスを共通にしたので、リダンダンシメモリへ
の置換効率が向上するため、不良メモリセルの救済確率
を向上させることができるという利点が得られる。
【図１】 本発明の実施形態による半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 リダンダンシ制御回路４３の一構成例を示す
ブロック回路図である。
ブロック回路図である。
【図３】 半導体記憶装置の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図４】 本発明の他の実施形態による半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】 従来技術による半導体記憶装置の構成を示す
ブロック図である。
ブロック図である。
【図６】 従来技術による半導体記憶装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
１００ ＤＱ１ノーマルセルアレイ（メモリセル） ２００ ＤＱ２ノーマルセルアレイ（メモリセル） ３００ ＤＱ１、２リダンダンシセルアレイ（リダンダ
ンシメモリセル） ３３ データアンプ（制御手段） ３４ データアンプ（制御手段） ３５ ライトアンプ（制御手段） ３６ ライトアンプ（制御手段） ３７ カラムデコーダ（制御手段） ３８ カラムデコーダ（制御手段） ３９ リダンダンシカラムデコーダ ４１ 入出力回路（制御手段） ４２ 入出力回路（制御手段） ４３ リダンダンシ制御回路
ンシメモリセル） ３３ データアンプ（制御手段） ３４ データアンプ（制御手段） ３５ ライトアンプ（制御手段） ３６ ライトアンプ（制御手段） ３７ カラムデコーダ（制御手段） ３８ カラムデコーダ（制御手段） ３９ リダンダンシカラムデコーダ ４１ 入出力回路（制御手段） ４２ 入出力回路（制御手段） ４３ リダンダンシ制御回路
Claims (3)
- 【請求項１】 第一のメモリセル群と、 第二のメモリセル群と、 前記第一のメモリセル群及び第二のメモリセル群に対し
て共通して用いられるリダンダンシメモリセルと、 前記第一のメモリセル群及び第二のメモリセル群に対す
る読み出しまたは書き込み経路の一部である第一の区間
を各々異なるバスにより伝搬させる制御手段と、 前記第一のメモリセル群または前記第二のメモリセル群
と前記リダンダンシメモリセルで読み出しまたは書き込
み経路の一部である第二の区間を共通のバスにより伝播
させる制御手段とを具備することを特徴とする半導体記
憶装置。 - 【請求項２】 前記第一のメモリセル群及び前記第二の
メモリセル群は、各々異なる入出力端子毎に設けられ、 前記リダンダンシメモリセルが前記第一のメモリセル群
から置換された際は、前記第二の区間で第一のメモリセ
ル群と共通のバスにより伝搬させるよう制御され、 前記リダンダンシメモリセルが前記第二のメモリセル群
から置換された際は、前記第二の区間で第二のメモリセ
ル群と共通のバスにより伝搬させるよう制御されること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第一のメモリセル群及び前記第二の
メモリセル群は、同一の入出力端子毎に設けられ、 前記リダンダンシメモリセルが前記第一のメモリセル群
から置換された際は、前記第二の区間で第一のメモリセ
ル群と共通のバスにより伝搬させるよう制御され、 前記リダンダンシメモリセルが前記第二のメモリセル群
から置換された際は、前記第二の区間で第二のメモリセ
ル群と共通のバスにより伝搬させるよう制御されること
を特徴とする請求項１記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121369A JPH11317091A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置 |
| US09/268,994 US6122207A (en) | 1998-04-30 | 1999-03-16 | Semiconductor memory device and method for relieving defective memory cells |
| TW088104302A TW420805B (en) | 1998-04-30 | 1999-03-18 | Semiconductor memory device and method for relieving defective memory cells |
| KR1019990012968A KR100334143B1 (ko) | 1998-04-30 | 1999-04-13 | 반도체 메모리 장치와 불량 메모리 셀 구제 방법 |
| EP99108356A EP0953912B1 (en) | 1998-04-30 | 1999-04-28 | Semiconductor memory device with redundancy |
| DE69905418T DE69905418T2 (de) | 1998-04-30 | 1999-04-28 | Halbleiterspeicheranordnung mit Redundanz |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121369A JPH11317091A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317091A true JPH11317091A (ja) | 1999-11-16 |
Family
ID=14809541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121369A Pending JPH11317091A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6122207A (ja) |
| EP (1) | EP0953912B1 (ja) |
| JP (1) | JPH11317091A (ja) |
| KR (1) | KR100334143B1 (ja) |
| DE (1) | DE69905418T2 (ja) |
| TW (1) | TW420805B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920068B2 (en) | 2003-05-30 | 2005-07-19 | Hynix Semiconductor Inc. | Semiconductor memory device with modified global input/output scheme |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3307360B2 (ja) * | 1999-03-10 | 2002-07-24 | 日本電気株式会社 | 半導体集積回路装置 |
| KR100322538B1 (ko) * | 1999-07-05 | 2002-03-18 | 윤종용 | 래치 셀을 채용하는 리던던시 회로 |
| US8085813B2 (en) * | 1999-10-28 | 2011-12-27 | Lightwaves Systems, Inc. | Method for routing data packets using an IP address based on geo position |
| US9900734B2 (en) | 1999-10-28 | 2018-02-20 | Lightwaves Systems, Inc. | Method for routing data packets using an IP address based on geo position |
| US7545868B2 (en) * | 2001-03-20 | 2009-06-09 | Lightwaves Systems, Inc. | High bandwidth data transport system |
| US8766773B2 (en) * | 2001-03-20 | 2014-07-01 | Lightwaves Systems, Inc. | Ultra wideband radio frequency identification system, method, and apparatus |
| JP2010140579A (ja) * | 2008-12-15 | 2010-06-24 | Elpida Memory Inc | 半導体記憶装置 |
| JP2011113620A (ja) | 2009-11-27 | 2011-06-09 | Elpida Memory Inc | 半導体装置及びこれを備えるデータ処理システム |
| US10509577B2 (en) * | 2014-06-05 | 2019-12-17 | Pure Storage, Inc. | Reliable storage in a dispersed storage network |
| KR20160001097A (ko) * | 2014-06-26 | 2016-01-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3071955D1 (en) * | 1979-06-15 | 1987-05-27 | Fujitsu Ltd | Semiconductor memory device |
| US4471472A (en) * | 1982-02-05 | 1984-09-11 | Advanced Micro Devices, Inc. | Semiconductor memory utilizing an improved redundant circuitry configuration |
| JP2629697B2 (ja) * | 1987-03-27 | 1997-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| NL8900026A (nl) * | 1989-01-06 | 1990-08-01 | Philips Nv | Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens. |
| US5257229A (en) * | 1992-01-31 | 1993-10-26 | Sgs-Thomson Microelectronics, Inc. | Column redundancy architecture for a read/write memory |
| JP2730375B2 (ja) * | 1992-01-31 | 1998-03-25 | 日本電気株式会社 | 半導体メモリ |
| US5377146A (en) * | 1993-07-23 | 1994-12-27 | Alliance Semiconductor Corporation | Hierarchical redundancy scheme for high density monolithic memories |
| US5701270A (en) * | 1994-05-09 | 1997-12-23 | Cirrus Logic, Inc. | Single chip controller-memory device with interbank cell replacement capability and a memory architecture and methods suitble for implementing the same |
| ATE220228T1 (de) * | 1995-08-09 | 2002-07-15 | Infineon Technologies Ag | Integrierte halbleiter-speichervorrichtung mit redundanzschaltungsanordnung |
| JP3437689B2 (ja) * | 1995-10-12 | 2003-08-18 | 株式会社東芝 | 半導体記憶装置 |
| JP3862330B2 (ja) * | 1996-05-22 | 2006-12-27 | 富士通株式会社 | 半導体記憶装置 |
-
1998
- 1998-04-30 JP JP10121369A patent/JPH11317091A/ja active Pending
-
1999
- 1999-03-16 US US09/268,994 patent/US6122207A/en not_active Expired - Lifetime
- 1999-03-18 TW TW088104302A patent/TW420805B/zh not_active IP Right Cessation
- 1999-04-13 KR KR1019990012968A patent/KR100334143B1/ko not_active IP Right Cessation
- 1999-04-28 DE DE69905418T patent/DE69905418T2/de not_active Expired - Lifetime
- 1999-04-28 EP EP99108356A patent/EP0953912B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6920068B2 (en) | 2003-05-30 | 2005-07-19 | Hynix Semiconductor Inc. | Semiconductor memory device with modified global input/output scheme |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69905418D1 (de) | 2003-03-27 |
| EP0953912B1 (en) | 2003-02-19 |
| EP0953912A3 (en) | 2000-02-02 |
| DE69905418T2 (de) | 2003-12-24 |
| US6122207A (en) | 2000-09-19 |
| KR100334143B1 (ko) | 2002-04-25 |
| TW420805B (en) | 2001-02-01 |
| KR19990083157A (ko) | 1999-11-25 |
| EP0953912A2 (en) | 1999-11-03 |
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Legal Events
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|---|---|---|---|
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