TW420805B - Semiconductor memory device and method for relieving defective memory cells - Google Patents

Description

420805 五'發明說明（1) 發明所屬技術領域 本發明是關於一種半導體記憶裝置及在此半導體記憶 裝置中不良記憶單元之替換方法。更具體而言，本發明是 關於在複數個記憶單元陣列中藉由使用常提供給複數個記 憶單元陣列之冗餘記憶單元陣列以置換不良記憶單元。 發明之背景 隨著半導體積體電路裝置（包含半導體記憶裝置）的製 程之越來越精細，記憶體裝置内之不良記憶單元也越來越 常以冗餘記憶單元換置，因此即有需要增加冗餘記憶單元 數。然而，當冗餘記憶單元增加時，晶片面積也同時增 加。換言之，即有必要以更有效之方法利用冗餘記憶單元 置換不良記憶單元，以增加效率。根據習知技術，一組 之冗餘記憶單元是獨自分配給每個記憶單元組以分別經由 不同之匯流排進行讀取或寫入。 圖6為一方塊圖顯示根據習知技術之半導體記憶裝置 之結構。圖6中，半導體記憶裝置包含DQ 1正常單元陣列 1 0 0、DQ2正常單元陣列2 0 0、DQ 1冗餘單元陣列1 1 0、和 DQ2冗餘單元陣列21 0。在此情形中，標號DQ1與DQ2表示輸 入/輸出端子。DQ1正常單元陣列1 00和DQ1冗餘單元陣列 1 1 0係對應於輸入/輸出端子DQ1。並且，DQ2正常單元陣列 20 0與DQ2冗餘單元陣列210則是對應於輸入/輸出端子 DQ2。在此根據習知技術之半導體記憶裝置中，對每個正 常單元陣列皆提供一個冗餘單元陣列。

五、發明說明⑵ --- 41 ΓΛ之半導體記憶震置更包含一輸入/輸出電路 41 、資料放大器33、寫入放大器35、杆龊 輸出電路42、資料放大器34、寫入放大器36、冗餘匕/ 器40、行解碼器38及一冗餘控制電路43。 、丁解碼 圖了為一時間表說明圖6之習知半導體記憶裝置之 作。在第一至第四時鐘周期中，其中每個時鐘周期是以一 由外部時鐘信號所產生之内建時鐘信號ICLKm決定， 換線YSW1卜YSffln與行切換線YSW2卜YSW2n之電壓位準是依 據所輸入之行位址YADD而改變，如圖7所示。在每個周^ 中’分別輸入至DQ1正常單元陣列1〇〇和Dq2正常單元陣列 200的複數個行切換線中之每一個的電壓位準係皆為啟動 的。在連接於啟動之行切換線之感測放大器，係依據由感 測放大器所放大之資料信號’而將資料傳輸至局部輪入/ 輸出匯流排LIOBUS1卜LIOBUSlm，並由此傳輸出。 假定設於第二周期中之行位址YADD係為在DQ1正常單 元陣列中包含一個或多個不良單元之行的行位址，DQ1行 冗餘選擇信號YREDDQ1即變為致能位準（H) ^並且，假設在 第四周期尹所設之行位址YADD係為一在DQ2正常單元陣列 中包含一個或多個不良單元之行的行位址，DQ2行冗餘選 擇信號YREDDQ2即成為一致能位準（H)。 '

於此一情形下’在第二周期中選取冗餘行切換線 RYSW1，以回應DQ1行冗餘選擇信號YREDDQ1，並且根據感 測放大器所放大之資料信號，將資料傳輸至連接於冗餘行 切換線RYSW1的感測放大器内之冗餘局部輸入/輸出匯流排

第6頁 42080ο 丘、發明說明（3) 一 RLI0BUS1卜RUOBUSlm ’並由此傳輸出。在第四周期中， 選擇一冗餘行切換線RYSW2，以回應DQ2行冗餘選擇信號 YREDDQ2 ’而根據感測放大器所放大之資料信號，資料係 傳輸至連接於冗餘行切換線RYSW2之感測放大器内的局部 輸入/輸出匯流排11061]821〜1^1〇81^2111，並由此傳輸出。 如此，在第一周期中分別將全局輸入/輸出匯流排 GI0BUS1和GI0BUS2之資料傳輸到讀取/寫入匯流排rwBUS1 和RWBUS2;在第二周期中，將冗餘全局輸入/輸出匯流排 RGI0BUS1與全局輸入/輸出匯流排GI0BUS2之資料也分別傳 輸至該處；在第二周期中，將冗餘全局輸入/輸出匯流排 RG10BUS1與全局輸入/輸出匯流排GI0BUS2之資料也77 輸至該處；在第三周期中，將全局輸入/輸出匯流排第西 GI0BUS1和GI0BUS2之資料也分別傳輸至該處；+鼴 周期中，全局輸入/輸出匯流排GIBUS1和冗餘輸八/ 流排RGIBUS2之資料也分別傳輸至該處。 同匯流 根據習知技術’不同冗餘記憶單元組係經由不^知技 排分別分配至記憶單元组以便讀取或寫入。如此嚴元數增 術之缺點為若至少一個記憶單元組中之不良記憶'單凡 加的話，置換之機率即大為降低。 發明冬概要說明 础之〆為 本發明即由此情形下產生。所以本發明之目的 提升半導體記憶裝置之良率。 增 本發明之另一目的為提供一半導體記憶裝置 、

42^805 五、發明說明（4) 加不良記憶單元之置換的機率。 本發明之另一目的為提供一半導體記憶裝置，其中有 效的使用冗餘記憶單元來置換不良記憶單元。 本發明之另一目的為提供一半導體記憶裝置，其中大 量之不良記憶單元可使用少數之冗餘記憶單元加以置換。 本發明之另一目的為提供一半導體記憶裝置，其中冗 餘記憶單元在一積體電路之記憶體晶片上並未佔據大量之 晶片面積，如此，晶片面積即可被有效的使用。 根據本發明的一實施態樣，其提供一半導體記憶裝 置，包含：複數個記憶單元組，其中該複數個記憶單元組 之資料經由彼此不同匯流排傳輸；以及該複數個記憶單元 組共通之冗餘記憶單元組。此半導體記憶裝置更包含一控 制電路部分，用於傳輸該冗餘記憶單元組之一個或多個記 憶單元之資料，以取代任一該複數個記憶單元陣列之一個 或多個不良記憶單元之資料。 根據本發明之另一實施態樣，在上述之半導體記憶裝 置中，該複數個記憶單元組之資料經由在第一區内彼此不 同之匯流排而傳輸，該第一區係為該複數個記憶單元組之 讀取或寫入路徑的一部分；以及該控制電路部分在第二區 經由共通匯流排為各該複數個記憶單元組與該冗餘記憶單 元組傳輸資料，該第二區係為該複數個記憶單元組之讀取 或寫入路徑的另一部分。 根據本發明之另一實施態樣，其提供在半導體記憶裝 置中置換不良記憶單元之方法，其包含如下步驟：對應於

420805 五 '發明說明（5) 複數個記憶單元陣列設置一冗餘記憶單元陣列，其中該複 數個記憶單元陣列之資料經由彼此不同之匯流排傳輸；以 及傳輸該冗餘記憶單元陣列之一個或多個記憶單元之資 料，以取代任一該複數個記憶單元陣列之一個或多個不良 記憶單元之資料。 根據本發明之另一實施態樣，在上述之半導體記憶裝 置中置換不良記憶單元方法中，在第一區中該複數個記憶 單元陣列之資料經由彼此不同之匯流排傳輸，該第一區係 為該複數個記憶單元陣列之讀取或寫入路徑的一部分；其 中該方法更包含判定在該複數個記憶單元陣列之一中的輸 入行位址與一不良之行的行位址是否一致；以及當該複數 個記憶單元陣列之一的該輸入行位址與不良之行的行位址 一致時，傳輸該冗餘記憶單元陣列資料，以便在該第二區 中經由該複數個記憶單元陣列之一共通匯流排來替代該複 數個記憶單元陣列之一中該不良之行的資料，該第二區係 為該複數個記憶單元組之讀取或寫入路徑的另一部分。 圖示之概要說明 本發明之特徵與優點將於下文之參照附圖的詳細說明 而更加明白，而在所有附圖中之相同的標號代表一樣或相 對應之部件。其中： 圖1為一方塊圖，顯示本發明之實施例中的半導體記 憶裝置之一般結構； 圖2為部分方塊圖，顯示圖1的半導體記憶裝置之詳細

第9頁 420805 五、發明說明（6) 結構； 圖3為部分方塊電路圖，顯示使用於圖2之半導體記憶 裝置的冗餘控制電路4 3之結構例； 圖4為時間表，敘述根據本發明之實施例的半導體記 憶裝置操作； 圖5為部分方塊圖，顯示根據本發明之另一實施例的 半導體記憶裝置之詳細結構； 圖6為方塊圖，顯示根據習知技術之半導體記憶裝置 的結構；以及 圖7為根據顯示於圖6之習知技術的半導體記憶裝置的 操作時間表。 符號之說明 ADD~外部位址信號 BL〜位元線 C A S B〜行位址閃控信號 CLK〜外部時鐘信號 CSB〜晶片選擇信號 CSYSC~行系統控制信號 DQ1 、DQ2外部輸入/輸出端子 G1至G6〜邏輯閘 GI0BUS1和GI0BUS2〜全局輸入/輸出匯流排 ICLK〜内建時鐘信號 LI0BUS11至LIOBUSlm〜局部輸入/輸出匯流排

第10頁 420805 五、發明說明（7) RLI0BUS11至RLIOBUSlm〜冗餘局部輸入/輸出匯流排 LI0BUS21至LI0BUS2m〜局部輸入/輸出匯流排 PSEL1至PSELm〜板面選擇線 MSB〜列位址閃控信號 RGI0BUS1~冗餘全局輸入/輸出匯流排 RGI0BUS〜冗餘全局輸入/輸出匯流排

43A和43B-冗餘位址ROM

43C 和43D~ 冗餘DQ ROM RSYSC〜列系統控制信號 RWBUS1和RWBUS2〜讀取/寫入匯流排 RYSW1和RYSW2〜冗餘行切換線 S W ~切換電路 WEB-寫入驅動信號 WL~字元線 XADD〜歹'J位址 XADD〜列位址信號 Y A D D〜行位址 YAD卜行位址信號 Y RED卜第一行冗餘選擇信號 YRED2〜第二行冗餘選擇信號 YREDDQ卜DQ1行冗餘選擇信號 YREDDQ2~DQ2行冗餘選擇信號 YSW1 1至YSWln〜行切換線 YSW21至YSW2n〜行切換線

第11頁 42080ο 五 '發明說明（8) 1、2、3和4 ~記憶單元組 5、6、1 1與1 2〜冗餘記憶單元組 7、8、9 和1 0〜記憶單元組 13、14、15與16~感測放大器（SA) 17 ' 18、23及2 4~感測放大器（SA) 1 9、20、2 1與22~感測放大器（SA) 25-28 -切換電路 2 9、3 0〜切換電路 3 3〜資料放大器 3 4〜資料放大器 35~寫入放大器 36〜寫入放大器 3 7〜行解碼器 3 8〜行解碼器 39~冗餘行解碼器 4 0〜冗餘行解碼器 4 1〜輸入/輸出電路 42〜輸入/輸出電路 4 3〜冗餘控制電路 5 1〜周邊電路 5 2〜列解碼器 53〜板面選擇信號產生電路 54~位址產生電路 55〜内建時鐘產生電路

第12頁 420805 五、發明說明（9) 1 00〜DQ1正常單元陣列 1 0 0 a〜第一正常單元陣列 1 1 0〜DQ1冗餘單元陣列 2 0 0〜DQ2正常單元陣列 200a〜第二正常單元陣列 21 0~DQ2 冗餘單元陣列 30 0〜DQ1 / 2冗餘單元陣列 3 0 0 a〜冗餘單元陣列 較佳實施例之說明 本發明之實施例將在下文中參照附圖加以說明。 A. —實施例之結構 圖1為一方塊圖，顯示本發明之實施例中的半導體記 憶裝置之一般結構。如圖1所示，半導體記憶裝置包含DQ 1 正常單元陣列100、DQ2正常單元陣列2 0 0、DQ1/2冗餘單元 陣列3 0 0。DQ1和DQ2代表半導體記憶裝置之輸入/輸出端 子。DQ1正常單元陣列100對應於輸入/輸出端子DQ1。1)(32 正常單元陣列200對應於輸入/輸出端子DQ2 °DQl/2冗餘單 元陣列3 0 0對應於輸入/輸出端子DQ1和DQ2。 並且，半導體記憶裝置包含周邊電路51 、列解碼器 52、板面選擇信號產生電路53、一位址產生電路54及一内 建時鐘產生電路（ICG)55。周邊電路51為一界面電路，其 接收數個控制信號，如列位址閃控信號R A SB、行位址閃控

第13頁 420805

五、發明說明（ίο) 化號CASB、寫入驅動信號 生内部控制信號，如列=、：上片選擇信號CSB ’並產 信號CSYSC。熟悉此技藝、者信號RSYse與行系統控制 作、結構與功能。位址產者生將電可路周/電路， a η n -if j. /- ^ 生電路54接收一外部位址信號 r· ft產$ 號以1^和列位址信號XADD。板面選擇 ίΐχΐ^ 位址產生電路54接m多個列位址 e 之上位兀*並產生板面選擇信號PSEL1至1^®^"1。 鮮# -碼器52由位址產生電路54接收列位址信號xadd之 並產生提供至字元線WL之字元線選擇信號。内建 —Hi π ^ ί路5 5接收一外部時鐘信號CLK，並執行緩衝， ，，調正等以產生内建時鐘信號KLK。内建時鐘信號KLK 疋&供至周邊電路51及位址產生電路Η。 半導體記憶裝置更包含一輸入/輸出電路41 、資料放 大器γ寫入放大器35、行解碼器37、輸入/輸出電路 42、^料放大器34、寫入放大器36、行解碼器38、冗餘行 解碼器39與冗餘控制電路43。 圖2為部分方塊圖，顯示圖1中之半導體記憶裝置之詳 細結構。如圖2所示’DQ1正常單元陣列1〇〇包含：複數個 (n)行切換線YSW1卜YSWln，其連接於行解碼器37 ; —全局 ，入/輸出匯流排GIOBUS1連接於資料放大器33及寫入放大 器35 ;並且複數個（m)板面選擇線PSEL卜PSELm，連接於板 面選擇信號產生電路53(圖1)。DQ1正常單元陣列1〇〇更包 含：複數個感測放大器（SA)13、14、15與16，每個皆連接 於所對應之行的行切換線YSW1卜YSWln ;複數個記憶單元

第14頁 420805 五、發明說明（11) 組1、2、3和4每個皆經由位元線B L (圖1 )連接於所對應之 一感測放大器（SA)，複數個（m)切換電路25與26，以及複 數個（m局部輸入/輸出匯流排LI0BUS11〜LIOBUSlm。每個切 換電路25與26係連接於全局輸入/輸出匯流排GI0BUS1及 所對應之一局部輸入/輸出匯流排LIOBUSll〜LIOBUSlm之 間。每個切換電路25與26也連接於所對應之一板面選擇線 PSEL1〜PSELm，並且其on/off是由所對應之一板面選擇線 PSEL1〜PSELm所提供的板面選擇信號所控制。 DQ2正常單元陣列200包含：複數個（n)行切換線 YSW2卜YSW2n ’其連接於行解碼器38 ;全局輸入/輸出匯流 排GI0BUS2 ’其連接於資料放大器34和寫入放大器36 ;以 及複數個（m)板面選擇線PSEL卜PSELm，其連接於板面選擇 信號產生電路5 3(圖1) ^ DQ2正常單元陣列20 0更包含：複數 個感測放大器（SA) 19、20、21與22，每個皆連接至相對應 之行的行切換線YSW21~YSW2n ;複數個記憶單元組7、8、 9 和1 〇 ’每個經由位元線B L (圖1 ) 連接於相對應之一感測 放大器（SA);複數個（m)切換電路29和30 ;以及複數個（m) 局部輸入/輸出匯流排LI0BUS21~LI0BUS2m。每個切換電 路29與30係連接於全局輸入/輸出匯流排(；1(^1^2及相對應 之一局部輸入/輸出匯流排LI0BUS21~LI0MS2m之間。每個 切換電路29與30也連接於相對應之一板面選擇線 PSEL卜PSELm ’而其on/〇ff是由相對應之板面選擇線 PSELl〜PSELm之一所提供的板面選擇信號所控制。 D Q 1 / 2冗餘單元陣列3 〇 〇包含：例如兩個冗餘行切換線

第15頁 420805 五、發明說明（12) RYSW1〜RYSW2 ’其連接於冗餘行解碼器39 ;共通冗餘全局 輪入/輸出匯流排RGI0BUS，連接於資料放大器33與寫入放 大器35，並再連接至資料放大器34及寫入放大器36 ;以及 複數個（m)板面選擇線PSEL卜PSELm，連接至板面選擇信號 產生電路53(圖1)。雖然為了簡要而在圖2中顯示兩個冗餘 行切換線’需注意的是冗餘行切換線數以及冗餘行之數， 可依據所需之置換機率等而為任何數目。DQ1/2冗餘單元 陣列300更包含：複數個感測放大器（SA)17、18、23及 24 ’其每個連接於對應之行的冗餘行切換線 RYSW卜RYSW2 ;複數個冗餘記憶單元組5、6、1 1與12，每 個經由位元線BL(圖1 )連接於相對應之一感測放大器 (SA);複數個（m)切換電路2 7和28 ;以及複數個（m)冗餘局 部輸入/輸出匯流排RLI0BUSll~RLI0BUSlm。每個切換電路 2 7與28係連接於冗餘全局輸入/輸出匯流排RGI0BUS及相對 應之一冗餘局部輸入/輸出匯流排RLI0BUS1卜RLIOBUSlm之 間。每個切換電路2 7與2 8也連接於相對應之一板面選擇線 PSEL卜PSELm，而其〇n/off是由相對應之板面選擇線PSELm 和PSEL1之一所提供的板面選擇信號所控制。 資料放大器33具有資料輸入端，其連接於全局輸入/ 輸出匯流排G I OB US 1及冗餘全局輸入/輸出匯流排 RG 10 BUS，並由接收其中之一匯流排的資料信號〇資料放 大器33也具有一信號輸入端，用於接收DQ1行冗餘選擇信 號YREDDQ1，此信號選擇全局輸入/輸出匯流排GI0BUS1之 資料信號或冗餘全局輸入/輸出匯流排RGI0BUS之資料信號

第16頁 420805 五、發明說明（13) ‘ 一 以便輸入至資料放大器33。資料放大器33之輸出端子是 接於讀取/寫入匯流排RWBUS1 ，以便由此輸出資料信 寫入放大器35具有連接於全局輸入/輸出匯流排 GI0BUS1及冗餘全局輸入/輪出匯流排RGI0BUS之資料輸 端，並輸出資料信號至兩個匯流排中的其中一個6 兩入放 大器35另外還具有一信號輸入端，用於接收DQ1行冗餘 擇信號YREDDQ1 ，此信號也選取由寫入放大器35至全局$ 入/輸出匯流排GI0BUS1或至冗餘全局輸入/輸出匯流^卜a RGI0BUS之資料信號的資料輸出路徑。寫入放大器35之輪 入端子係連接於讀取/寫入匯流排RWBUS1以由此接收資^ 信號。 " 輸入/輸出電路41係連接於一外部輸入/輸出端子 及一讀取/寫入匯流排RWBUS1之間並做為之間的一界面電 路。 行解碼器37由位址產生電路54(圖1)接收行位址信號 YADD並輸出複數個（η)行切換信號至行切換線 YSWll~YSWln。行切換信號之獲得是藉由將行位址信號 YADD解碼並使用來選擇DQ1正常單元陣列100之行。 資料放大器34具有資料輸入端，其連接於全局輪入/ 輸出匯流排GI0BUS2以及冗餘全局輸入/輸出匯流排 RGI0BUS，並由兩個匯流排其中之一接收資料信號。資料 放大器34也具有信號輸入端，用於接收DQ2行冗餘選擇信 號YREDDQ2 ’此信號由全局輸入/輸出匯流排GI0BUS2與冗 餘全局輸入/輸出匯流排RGI0BUS之一中選擇資料信號，以

第17頁 ----- ^20805 五、發明說明（14) 輸入至資料放大器34。資料放大器34之一輪出端子是連接 於讀取/寫入匯，流排R W B U S 2以由此輸出資料信號。

寫入放大器36具有資料輸出端，其連接於全局輸入/ 輸出匯流排GI0BUS2和冗餘全局輪入/輸出匯流排 RGI0BUS ’並將資料信號輪出至其中之一個匯流排。寫入 放大器36另具有一信號輸入端’用於接收DQ2行冗餘選擇 #號YREDDQ2 ’而此信號也選取由寫入放大器μ至全局輸 入/輸出匯流排GI0BUS2或冗餘全局輸入/輸出匯流排 RGI0BUS之資料信號的資料輸出路徑。寫入放大器μ之輸 入端子是連接於讀取/寫入匯流排RWBUS2以由此接資料信 號。 W 輸入/輸出電路4 2連接於一外部輸入/輸出端子DQ2和 讀取/寫入匯流排RWBUS2之間，做為之間的一界面電路。 行解碼器38由位址產生電路5 4(圖1)接收行位址信號 Y A D D並輪出複數個（η )行切換信號至行切換線 YSW2卜YSW2n。行切換信號之獲得是藉由將行位址信號 YADD解碼並使用來選擇DQ2正常單元陣列2〇〇之行。 冗餘行解碼器39由冗餘控制電路43接收第一行冗餘選 擇信號YRED1與第二行冗餘選擇信號YRED2做為輸入，並輸 出冗餘行切換信號至冗餘行切換線RYSW1和RYM2。 冗餘控制電路43由位址產生電路54(圊1 )接收行位址 信號YADD ’並輸出提供至冗餘行解碼器39之第一行冗餘選 擇彳§號YRED1和第二行冗餘選擇信號yrej)2 ^冗餘控制電路 43也輸出分別提供至資料放大器33與寫入放大器35、資料

第18頁 4?〇δ〇5· 五、發明說明（15) 放大器34與寫入放大器36之叫1行 DQ2行冗餘選擇信號YREDDQ2。 餘選擇k唬YREDDQ1和 例。Γ圖^ -方塊圖敘述上述之冗餘控制電路4 3之結構 :43ΒΠ，冗餘控制電路43包含冗餘位咖“A 和43Β其接收行位址信號YADD以及分別吝4笼一"”你 選擇信號YRED1和第-粁冗铨邊遲产&別產生第一仃几餘 ROM xW一行餘選擇仏號YRED2。冗餘位址 :Λ Λ 早元陣列100中健存不良之行的行位 “ϊίΐΐ行位址信號川〇與所儲存之行位址-致時產 + 告© —行冗餘選擇信號YRED1。冗餘位址R0M 43β 在DQ2正常皁几陣列2〇〇内儲存不良之行的行位址，並於輸 入行位址信號YADD與所儲存之行位址一致時產生亦即啟動 第二行冗餘選擇信號YRED2。所提供之冗餘位址R〇M係對應 於每個冗餘記憶單元陣列30〇之行。並且，如另一結構 般’每個行冗餘選擇信號，如第一及第二行冗餘選擇信號 YRED1與YRED2，可為複數位元位址信號，其指定Dq1/2冗 餘單元陣列300之一行’用於置換dqi正常單元陣列1〇〇及 DQ2正常單元陣列2〇〇的不良之行。 冗餘控制電路43更包含冗餘DQ ROM 43C與43D。冗餘 DQ ROM 43C與43D是使用來產生DQ1行冗餘選擇信號 YREDDQ1及DQ2行冗餘選擇信號YREDDQ2，此代表正常單元 陣列DQ1或DQ2之一行已由冗餘記憶單元陣列3 0 0之一行所 替換。每個冗餘DQ ROM 43C與43D輸出具有一固定邏輯位 準之信號。DQ ROM 43C對應於DQ1正常單元陣列100而DQ R0M43D則是對應於DQ2正常單元陣列2 0 0。

第19頁 4208D5 五、發明說明（16) 冗餘控制電路4 3更包含複數個邏輯閘G1至G6。AND邏

輯閘G1獲得冗餘位址ROM 43A之輸出YRED1以及冗餘ROM 43C之輸出的邏輯乘積（邏輯AND) «AND邏輯閘G2獲得冗餘 位址ROM 43B之輸出YRED2以及冗餘dq R〇M 43D之輸出的邏 輯乘積。AND邏輯閉G3獲得冗餘位址43A之輪出YRED1 以及几餘DQ ROM 43C之輸出反向的邏輯乘積。八㈣閘G4獲 得冗餘位址ROM 43B之輸出YRED2以及冗餘dq rom 43D之輸 巧反向的邏輯乘積。OR邏輯間G5獲得AND邏輯閘G1 *AND邏 輯閉G25之輸出的邏輯合（邏輯〇R) e〇R邏輯閘G6獲得ΑΝΙ)邏 輯閘G3和AND邏輯閘之輸出的邏輯合。〇R邏輯閘“和⑼. 分別做為DQ1行冗餘選擇信號YREDdqi和㈧〗行 ' 號YREDDQ2輸出。 灯几餘選擇h B 實施例 接著 置的整體 體記憶裝 式時，行 在内建時 生之内建 址YADD在 所產生之 餘行加以 行位址， 之操作 之Λ間Λ說明實施例之半導體記憶裝 置同步類型的情形下，當极 一』/之牛等 位址YADD係於位址產生電路式2 =為如讀取模 鐘產生電路(ICG)55(J);5由(圖丨）’與 時鐘KLK的上升緣时卜部時鐘Μ所產 四個周期中依續產生。其中，之^列子中一 ’行位 行位址YADD是與應藉DQ1/2 '在第二周期中 換置之DQ I正常單元陣列丨〇 、兀陣列3 0 〇之冗 而在第四周期中所產生之 7 7行相對應的 仃位址YADD則是與應藉

^20805 五、發明說明（π) DQ 1/2冗餘單元陣列300之冗餘行加以換置之DQ1正常單元 陣列1 0 0中另一不良之行相對應的另一行位址。 在第一至第四周期中，在行切換線YSff 1卜YSWln上之 行切換信號和在行切換線YSW21~YSW2n上之行切換信號依 據所產生之行位址YADD改變。在每個周期中，分別啟動輸 入至DQ1正常單元陣列100之複數個行切換信號之一以及輸 入至DQ2正常單元陣列的複數個行切換信號200之一。 由連接於啟動之行切換線的感測放大器，資料係傳輸 至局部輸入/輸出匯流排，與由字元線WL所選擇之寫入記 憶單元的資料一致。 並且，啟動板面選擇信號產生電路53中的複數個板面 選擇信號PSELl~PSELm之一 ’與由位址產生電路54所提供 之行位址XADD —致。因此’即啟動每個dqi正常單元陣列 100和DQ2正常單元陣列200之複數個切換電路之一，而連 接於已啟動的切換電路之局部輸入/輸出匯流排之資料係 傳輸至每個全局輸入/輸出匯流排GI〇MSU〇GI〇BUS2。 由於在第二周期所產生之行位址YADD是在DQ1正常單 元陣列100中需換置的行位址，Dqi行冗餘選擇信號 YREDDQ1變成致能位準（H)而第一行冗餘選擇信號YRED1成 為一致能位準（H)。此外，由於在第四周期中所產生之行 位址YADD係為DQ1正常單元陣列1〇〇中需換置的行位址， DQ1行冗餘選擇信號YREDDQ1成為一致能位準（H)而第二行 冗餘選擇信號YRED2成為一致能位準（{〇。 因此’在第二周期中，選取冗餘行切換線RYSW1以回

42〇8〇5 五、發明說明（18) 應第一行冗餘選擇信號YRED1 ’並且依據寫入於由字元線 WL從連接至RYSW1之感測放大器所選取之記憶單元的資 料，將資料傳輸至冗餘局部輸入/輸出匯流排 RLI0BUS1卜RLIOBUSlm。此外，複數個板面選擇信號 PSEU〜PSELm中之一個係為啟動狀態，因此連接於所啟動 之切換電路SW的冗'餘局部輸入/輸出匯流排之資料係傳輸 至冗餘全局輸入/輸出匯流排RGI0BUS。 再者，在第四周期中，選取冗餘行切換線KYSW2以回 應第二行冗餘選擇信號YRED2，並且依據寫入於由字元線 WL從連接於RYSW2之感測放大器所選取之記憶單元的資 料，將資料傳輸至冗餘局部輪入/輸出匯流排 RLI0BUS1卜RLIOBUSlm。此外，連接於藉由板面選擇信號 PSEU〜PSELm之一所啟動之切換電路Sff的冗餘局部輸入/輸 出匯流排之資料係傳輸至冗餘全局輸入/輸出匯流排 RGI0BUS ° 資料放大器33和寫入放大器35是控制為若DQ1行冗餘 選擇信號YREDDQ1為啟動時’資料並非經由全局輸入/輸出 匯流排GI0BUS1傳輸，而係經由冗餘全局輸入/輸出匯流排 RGIOB^JS傳輸’而若DQ1行冗餘選擇信號YREDDqi並未啟 動’資料即非經由冗餘全局輸入/輸出匯流排rgi〇bus傳 輸’而係經由全局輸入/輸出匯流排GI〇BUS1傳輸。資料 放大器34和寫入放大器36之控制使彳 號YREDDQ2是啟動的，資料泺曲奴山八 ^ ^ rTnRTIQ9 ,育枓並非經由全局輸入/輸出匯流排

叩疋1几餘全局輸入/輸出匯流排RGI0BUS

42〇8〇5 五、發明說明（19) 傳輸，並且若DQ2行冗餘選擇信號YREDDQ2並未啟動，資料 則非經由冗餘全局輸入/輸出匯流排RGIOBUS傳輪，而是經 由全局輸入/輸出匯流排GI0BUS2傳輸。 因此’在第一周期中分別傳輸全局輸入/輸出匯流排 GI0BUS1和GI0BUS2之資料至讀取/寫入匯流排RffMSl和 RWBUS2;在第二周期中冗餘全局輸入/輸出匯流排RGIOBUS 和全局輸入/輸出匯流排GI OB US2之資料係分別傳輸至上述 處；在第三周期中全局輸入/輸出匯流排GI0BUS1和GI0BUS2 之資料係分別傳輸至上述處；而在第四周期中冗餘全局輸 入/輸出匯流排RGIOBUS與全局輸入/輸出匯流排GI0BUS2之 資料係分別傳輸至上述處。 C.另一實施例 接著將說明本發明之另一實施例。 、圊5為方塊圖，顯示根據本發明之另一實施例的半導 體記憶裝置結構。圖5中，與圖1和2之元件相對應者是使 用相同的標號且不再複述。在此實施例中，半導體記憶裝 置包含：第一正常單元陣列100a’其取代圖1和2中之DQ1 正常單元陣列1 ;第二正常單元陣列2 0 0 a取代DQ2正常 單元陣列20 0 ;以及冗餘單元陣列30 0 a取代DQ1/2冗餘單元 陣列300。此外’圖5之半導體記憶裝置並未包含顯示於圖 1和2令的輸入/輸出電路42、讀取/寫入匯流排RWBlJS2、和 輸入/輸出端子DQ 2。資料放大器34和寫入放大器36經由讀 取/寫入匯流排RWBUS1連接於輸入/輸出電路41。

ΙΗ· RMI 第23頁 420805 五、發明說明（20) 在圖1和2的實施例中，共通冗餘單元陣列3 0 0是使用 於對應於不同的輸入/輸出端子DQ1和DQ2之正常單元陣列 1 0 0和2 0 0，而在此實施例中，共通冗餘單元陣列3 0 0 a是使 用於第一正常單元陣列l〇〇a和第二正常單元陣列200a，此 兩者與連接於單一共通輸入/輸出端子DQ1之不同資料放大 器和寫入放大器相連接。如在圖1和2中之實施例的情況 下，資料通常是經由不同之局部輸入/輸出匯流排和全局 輸入/輸出.匯流排傳輸。在一不良單元以冗餘單元換置 後，資料係經由共通冗餘局部輸入/輸出匯流排以及一行 冗餘全局輸入/輸出匯流排傳輸。 D.各個實施例之優點 下文中將說明上述之實施例之優點。 設想在一例中，圖1和圖2之結構，行位址空間Y = 0至 2 5 5，正常單元陣列數為2，換言之，對每個DQ1正常單元 陣列和DQ2正常單元陣列皆提供256行切換線，以及4條冗 餘行切換線，也就是整體準備4個置換行。 在此習知技術中，此結構係將兩個替換品分配到每個 DQ1正常單元陣列和DQ2正常單元陣列。此時，在當整體中 有一條不良之行線時之置換機率Q1 ，以及當整體中有兩條 不良線時之置換機率Q 2皆為1 0 0 %。為了置換三個不良線， 即必需分別分配給DQ1正常單元陣列一條不良線而DQ2正常 單元陣列兩條不良線，並且反之亦然。因此，在此情形 下，置換機率Q 3為：

第24頁 五、發明說明（21) Q3 = (l-2/23)xl00 = 75 ⑻。 同理，當有4條不良線時，機率Q4為： Q4 = { 1 - (4C2)/24} X 1 00 = 3 7. 5 (%)。 此外，當有5條或更多之不良的線時，置換機率明顯 的是0%。 此時，根據本發明，於兩個DQ1正常單元陣列和DQ2正 常單元陣列中可使用4個替換品。當整體有一條不良線 時，機率R 1明顯為1 0 0 %。然而在置換了兩條不良線之情形 下的機率R2，需假設的是，若此兩條不良線的其中之一是 用於DQ1正常單元陣列而另一條是用於DQ2正常單元陣列 時，並且兩者具有相同的行位址，則表示不良線並未被置 換。此乃由於僅為DQ1正常單元陣列和DQ2正常單元陣列準 備有一個冗餘全局輸入/輸出匯流排，而當同時經由DQ1正 常單元陣列和DQ2正常單元陣列存取時，資料即彼此矛 盾。 因此，機率R 2為： R2 = U - W(512- 1)} X 100 = 99.998 (%) ° 當整體有3及4條不良線時，置換機率R3和R4分別為： R3 及 ={1 - 1/(512- 1)} X 3。1 X 100 = 99.414 ⑴；以 R4 二 U - 1/(512- 1)} X 4C2 X 100 = 98.826 ⑴。 所以， 當有5條或以上之不 良 的線時 ，置換機率明顯 的是0%。 由上當可明白，當不良線之數目為3和4時，置換機率

第25頁 420805 五、發明說明（22) 即較於習知記憶體裝置中的大為提升。當不良線之數目為 2時，置換機率即較於習知記憶體裝置中的機率略低。然 而，當不良線之數目為3和4時則可大為提升，因此整體而 言，本發明具有較大之優點。 如上所述，根據本發明，係設置一共通冗餘記憶單元 陣列，以使複數個記憶單元陣列經由不同的匯流排讀取或 寫入，並使用一共通匯流排執行冗餘記憶單元陣列之讀取 或寫入。此外，每個複數個記憶單元陣列之資料和共通冗 餘記憶單元陣列之資料是經由之間的共通匯流排傳輸，例 如，資料放大器/寫入放大器和輸入/輸出端子。因此，即 可有效的使用冗餘記憶單元，並增加不良記憶單元的置換 機率。 在此專利申請書中，本發明已參照特定實施例加以說 明。然而，熟悉此技藝者當可在不離開本發明之下文中申 請專利範圍内做各式之修正與改變。例如，在上述之實施 例中，對一冗餘記憶單元陣列提供兩個正常單元陣列。然 而，一冗餘記憶單元陣列可置換兩個以上之正常單元陣 列。並且，其可提供複數個冗餘記憶單元陣列，每個皆對 應於一組之正常單元陣列。如此，應將此申請專利書及附 圖視為參考而非限制，並且所有之改變皆在本發明之範圍 内。因此，本發明包含所有申請專利範圍内所包含之變化 與修改。

第26頁

Claims (1)

1. ^20805 六、申請專利範圍 ‘ 1 . 一種半導體記憶裝置，包含： 複數個記憶單元組，其中該複數個記憶單元組之資料 經由彼此不同之匯流排傳輸； 一冗餘記憶單元組，為該複數個記憶單元組所共用； 以及 一控制電路部分，用於傳輸該冗餘記憶單元組之一個 或多個記憶單元之資料，以取代任一該複數個記憶單元組 之一個或多個不良記憶單元之資料。 2. 如申請專利範圍第1項之半導體記憶裝置，其中： 該複數個記憶單元組之資料在第一區經由彼此不同匯流排 而傳輸，該第一區係為該複數個記憶單元組之讀取或寫入 路徑的一部分；且 該控制電路部分在第二區經由共通匯流排為各該複數 個記憶單元組與該冗餘記憶單元組傳輸資料，該第二區係 為該複數個記憶單元組之讀取或寫入路徑的另一部分。 3. 如申請專利範圍第1項之半導體記憶裝置，其中 各該複數個記憶單元組係對應於該半導體記憶裝置之不同 輸入/輸出端子而設置。 4. 如申請專利範圍第1項之半導體記憶裝置，其中： 該複數個記憶單元組係對應於一共通輪入/輸出端子。 5. 如申請專利範圍第2項之半導體記憶裝置，其中： 該複數個記憶單元組包含第一記憶單元組與第二記憶 單元組，而各該第一記憶單元組和該第二記憶單元組係對 應於該半導體記憶裝置之每個不同輸入/輸出端子而設置；

   第27頁 42080α 六、申請專利範圍 當該第一記憶單元组之記憶單元以該冗餘記憶單元組之記 憶單元換置時，控制該冗餘記憶單元之資料以便經由在該 第二區中第一記憶單元組共用之匯流排將此資料傳輸；以 及 當該第二記憶單元組之記憶單元以該冗餘記憶單元組 之記憶單元加以換置，控制該冗餘記憶單元之資料以便經 由在該第二區中第二記憶單元組共用之匯流排將此資料傳 輸。 6. 如申請專利範圍第2項之半導體記憶裝置，其中： 該複數個記憶單元組包含第一記憶單元組和第二記憶 單元組，而各該第一記憶單元組和該第二記憶單元組係對 應於一共通輸入/輸出端子而設置； 當該第一記憶單元組之記憶單元以該冗餘記憶單元組 之記憶單元換置時，控制該冗餘記憶單元之資料以便經由 在該第二區中該第一記憶單元组共用之匯流排將此資料傳 輸；以及 當該第二記憶單元組之記憶單元以該冗餘記憶單元組 之記憶單元加以換置時，控制該冗餘記憶單元之資料以便 經由在該第二區中第二記憶單元組共用之匯流排將此資料 傳輸。十二….〜:： k ί,. . 7 . 1 '丰導.體記憶裝置，包含： 複數個記憶單元陣列，其、中該複數個記憶單元陣列之 資料經由第一區中彼此不同匯流排傳輸；該第一區係為該 複數個記憶單元陣列之讀取或寫入路徑的一部分；

   第28頁 420805 六、申請專利範圍 一冗餘記憶單元陣列，由該複數個記憶單元陣列所共 用； 一冗餘控制電路部分，用於依據一輸入行位址與該複 數個記憶單元陣列中對應於至少包括一個不良記憶單元之 不良行位址是否一致，而產生一選擇控制信號； 一匯流排選擇電路，與該冗餘控制電路相耦合，係用 於回應該選擇控制信號而選擇性地將該第一區内之用於讀 取或寫入各該複數個記憶單元陣列之該匯流排或用於讀取 或寫入該冗餘記憶單元陣列之一匯流排，舆在第二區中提 供給該複數個記憶單元陣列和該冗餘記憶單元陣列共通的 一匯流排相耦合，並且該第二區為該複數個記憶單元陣列 和該冗餘記憶單元陣列之讀取或寫入路徑的另一部分。 8. 如申請專利範圍第7項之半導體記憶裝置，其 該第一區為各該複數記憶單元陣列和該匯流排選擇電路之 間的路徑，或該冗餘記憶單元陣列和該匯流排選擇電路之 間的路徑。 9. 如申請專利範圍第7項之半導體記憶裝置，其中 該第二區為該匯流排選擇電路和該半導體記憶裝置之輸入 /輸出端子之間的路徑。 10. 如申請專利範圍第7項之半導體記憶裝置，其中： 各該複數個記憶單元陣列係對應於該半導體記憶裝置之不 同輸入/輸出端子而設置。 11. 如申請專利範圍第7項之半導體記憶裝置，其中 該複數個記憶單元組係對應於一共通輸入/輸出端子。

   第29頁 42Π805 圍 範 利 專 請 中 、 六 中 其 置 裝 憶 記 體 導 半 之 項 7 第 圍 範 利 專 請 中 如 單 憶 記 個 數 複 該 第 和 列 I Jf 元 元 單 意 記 二幻 第輸 該同 單和不 憶列個 記陣每 1元之 第單置 :憶裝 含記憶 包一記 列第體 陣該導 元各半 而該 ，於 列應 陣對 元係 翠列 憶陣 記 端 出 輸 元 單 憶 記 餘 冗 該 以 元 單 憶 記 之 列 元 單 憶 記 1 •’第 置該 設當 而 子 便資 以此 料將 資排 之流 元匯 單之 憶用 記通 餘列 冗陣 該元 制單 控憶 ，記 時一 置第 換中 元區 單二 憶第 記該 之在 列由 陣經 及 以 輸 傳 料 元 單 憶 記 餘 冗 該 以 元 單 憶 記 之 列 元 單 憶 記 二 第 該 當 便資 以此 料將 資排 之流 元匯 單之 憶用 記通 餘列 冗陣 該元 制單 控憶 ，記 置二 換第 以中 加區 元二 單第 憶該。 記在輸 之由傳 組經料 隱 ¾單和 卜’憶列 記陣 一元 第單 憶 ,含記 第包一 圍組第 範元該 利單各 專憶而 請記， 申個列 如數陣 ，複元 13該單 意 記 體 導 半 之 項 置 裝 列二 陣第 元該 t:二單 其第憶 和記 置 設 而 子 端 出 輸 元 單 憶 記 餘 冗 該 以 元 單 憶 記 /之 輸陣 通元 共單 一 憶 於記 應一 對第 係該 列當 元 便此 以將 料排 資流 之匯 元之 單用 憶通 記列 餘陣 冗元 該單 制憶 控記 - 時第 置該 換中 元區 單工 憶第 記該 之在 列由 陣經 元 °aJL °wp 憶 記 餘 冗 該 以 元 單 憶 記 之 列 元 單 憶 及記 以二 •’第 輸該 傳當 料 資 冗陣 該元 制單 控憶 ，記 時二 置第 換中 以區 加二 元第 單該 意在 記由 之經 Be 歹僅 陣以 料 資 之 元 單 憶 記 餘 將 br 流 匯 之 用 通 歹

   第30頁 42〇805 六、申請專利範圍 此資料傳輸。 14. 一種半導體記憶體裝置中不良記憶單元之置換方 法，包含如下步驟： 提供對應於複數個記憶單元陣列的一冗餘記憶單元陣 列，其中該複數個記憶單元陣列之資料經由彼此不同之匯 流排傳輸；以及 傳輸該冗餘記憶單元陣列之一個或多個記憶單元之資 料，以取代任一該複數個記憶單元陣列之一個或多個不良 記憶單元之資料。 15. 如申請專利範圍第14項之一種半導體記憶體裝置 中不良記憶單元之置換方法，其中： 該複數個記憶單元組之資料經由在第一區内彼此不同 之匯流排而傳輸，該第一區係為該複數個記憶單元陣列之 讀取或寫入路徑的一部分； 其中該方法更包含判定在該複數個記憶單元陣列中之 一的輸入行位址與一不良之行的行位址是否一致的步驟； 且 當該輸入行位址與該複數個記憶單元陣列之一的不良 之行的行位址一致時，將該冗餘記憶單元陣列資料傳輸， 以在該第二區十經由該複數個記憶單元陣列之所共通的匯 流排來替代該複數個記憶單元陣列之一的該不良之行的資 料，該第二區係為該複數個記憶單元陣列之讀取或寫入 路徑的另一部分。 16. 如申請專利範圍第14項之一種半導體記憶體裝置

   第31頁 420805 六、申請專利範圍 中不良記憶單元之置換方法，其中各該複數個記憶單元陣 列係對應於該半導體記憶裝置之每個不同輸入/輸出端子 而設置。 17. 如申請專利範圍第14項之一種半導體記憶體裝置 中不良記憶單元之置換方法，其中該複數個記憶單元陣列 係對應於一共通輸入/輸出端子而設置。

   第32頁