KR19980032099A - 기억기능을 갖는 반도체 장치 및 그 데이타판독 방법 - Google Patents

기억기능을 갖는 반도체 장치 및 그 데이타판독 방법 Download PDF

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Abstract

행렬상태로 배열된 복수의 메모리셀로부터 기억 데이타를 순차판독하는 경우, 그 데이타의 판독의 속도를 향상시키도록 한다. 행렬상태로 배열된 복수의 메모리셀MC00∼MC03, MC10∼MC13, MC20∼MC23, MC30∼MC33으로부터 순차데이타를 판독할 때에는 액세스제어회로(101)는 행디코더(102), 판독비트선액세스(103)에 메모리셀을 액세스하기 위한 행어드레스를 출력한다. 그 때 액세스제어회로(101)는 판독워드선RWL0∼RWL3이 각각 행디코더(102)에 의해 선택될 때마다, 그 활성화후에 n형 메모리셀이 맨 처음에 판독비트선 선택기(103)에 의해 선택되도록 행어드레스와 열어드레스를 출력한다.

Description

기억기능을 갖는 반도체 장치 및 그 데이타판독 방법
본 발명은, 복수의 메모리셀을 가지는 반도체 장치에 관한 것으로, 특히 이들의 메모리셀을 소정의 순서로 액세스할 때, 데이타의 판독속도를 향상시키는 기억기능을 가지는 반도체 장치 및 그 데이타 판독 방법에 관한 것이다.
ROM(Read Only Memory), 다이나믹형 메모리, 스태틱형 메모리, FIFO메모리(First-In-First-Out Memory)등, 복수의 메모리셀로 구성된 기억기능을 갖는 반도체 장치는 지금까지 종종 제안되고 있다. 예를 들면 도 33은 4행 4열로 배열된 복수의 메모리셀을 구비한 종래 알려져 있는 반도체 장치의 회로 구성도이고, 특허 공개평성 7-83062 호 공보에 개시된 ROM회로를 도시한 것이다. 그 구성, 및 데이타의 판독동작은 다음과 같다.
도33a에 있어서, 메모리셀 어레이는 n채널형 전계효과 트랜지스터(이하, nMos트랜지스터)를 가지는 메모리셀MCN, 및 p채널형 전계효과 트랜지스터(이하, pMOS트랜지스터)를 갖는 메모리셀MCP의 2종류의 메모리셀로 된 복수의 메모리셀로 구성되고, 특히 각행에는 메모리셀MCN, MCP가 교대로 배열되어 있다. 그리고 워드선 WL0∼WL3이 메모리셀의 각행에 대응해서 설치되고, 비트선 BL0∼BL3이 메모리셀의 각열에 대응해서 설치되어 있다. 특히 워드선 WL0∼WL3의 각각은 워드선WLN과 인버터(2)를 통해서 워드선WLP로 분할되어 있고, 워드선WLN에는 메모리셀MCN이 접속되며, 워드선WLP에는 메모리셀MCP가 접속되어 있다. 도33b에 도시한 바와 같이, 메모리셀MCN은 그 기억노드와 대응하는 비트선을 접속함과 동시에 게이트단자에는 워드선WLN이 접속되는 액세스용의 nMOS트랜지스터N0을 갖는다. 또한 도 33c에 도시한 바와 같이, 메모리 셀 MCP는 그 기억 노드와 대응하는 비트선을 접속함과 동시에 게이트단자에는 워드선WLP가 접속되는 액세스용의 pMOS트랜지스터P0을 갖는다. 그리고 어드레스 디코더(1)는 워드선WL0∼WL3에 접속되어 각 워드선중 어느 하나를 선택한다.
어드레스디코더(1)가, 예를 들면 워드선WL0을를 선택했을 경우, 워드선WL0이 활성화되어 하이레벨의 전압으로 충전된다. 워드선WL0에 접속되는 워드선WLN에는 그 대로 하이레벨의 전압이 공급되고, 워드선WLN에 접속된 두개의 메모리셀MCN의 각각 nMOS트랜지스터N0이 도통된다. 한편에서는 워드선WLP에는 인버터(2)에 의해 로우레벨의 전압이 공급되고, 워드선WLP에 접속된 두개의 메모리셀MCP의 각각 pMOS트랜지스터P0이 도통한다. 따라서, 두개의 메모리셀MCN 및 두개의 메모리셀MCP에 각각 기억되어 있는 각 정보가 각각에 대응하는 비트선의 BL0∼BL3에 판독된다.
또한 워드선WL0에 대응하는 메모리셀의 어느 하나로부터 데이타를 판독하는 경우에는 선택기(3)이 비트선 BL0∼BL3의 어느 하나를 선택하고, 그 선택된 비트선으로부터 데이타선(4)에서 데이타를 판독한다.
복수의 메모리셀로 구성된 기억기능을 가지는 반도체 장채에 있어서, 마이크로 컴퓨터의 프로그램저장용 ROM, 화면출력으로의 문자폰트 기억용 ROM등을 구성하는 경우, 항상 어느 일정한 순서에 따라서 메모리셀을 액세스해야만 한다. 또한, 다른 처리속도의 장치간에 있어서의 데이터 전송등에서 이용되는 FIFO메모리를 구성하는 경우, 그 기억데이타가 기입순서대로 메모리셀을 액세스해야만 한다. 이와 같이 어느 정해진 소정의 순서에 따라서 복수의 메모리셀을 액세스하는 제어를 요하는 반도체 장치에서, 도33a에 도시된 메모리셀 어레이구조를 채용하는 경우에는 다음의 문제점이 생긴다.
도33a의 메모리셀 어레이구조에 있어서, nMOS트랜지스터N0을 가지는 메모리셀MCN과, pMOS트랜지스터P0을 가지는 메모리셀MCP에서는 전기적인 특성이 다르다. 일반적으로 캐리어 이동도의 면에서 nMOS트랜지스터에 비해 pMOS트랜지스터쪽이 작다고 하는 것은 알려져 있다. 이것에 의하면 도33에서 워드선WLN, WLP가 함께 활성화되어 nMOS트랜지스터N0, pMOS트랜지스터P0이 거의 동시에 도통한 후에 비트선에 대이타가 판독될 까지의 시간은 메모리셀MCP보다 메모리셀MCN 쪽이 커진다. 선택되는 워드선이 활성화되어 맨 처음에 액세스되는 것이 메모리셀MCN나 메모리셀MCP에 의해 워드선이 활성화되기 시작하여 데이타선(4)에 데이타가 출력되기 까지의 시간이 달라져 온다. 어느 정해진 순서로 도 33에 있는 메모리셀로부터 기억 데이타를 순차 판독하려고 하는 경우, 어느 워드선이 활성화되어 한번이라도 메모리셀MCP가 맨 처음에 판독되면 정확한 데이터 출력을 보상하기 위해서 그 메모리셀MCP로부터 판독되는 데이타값이 데이타선(4)상에 확정된 뒤에 다음 데이타의 판독을 행하도록 반도체 장치의 판독동작의 클럭주파수를 작게 해야만 한다. 그 결과, 이 반도체 장치로부터의 데이타의 판독속도가 현저하게 저하된다. 나아가서는 도시하지 않은 데이타 처리회로가 데이타선(4)로부터 출력되는 데이타를 처리할 경우에는 그 데이타의 처리까지도 지연시키게 된다.
본 발명은 상기의 문제점을 해결하기 위해서 행해진 것으로, 복수의 메모리셀로 구성된 기억기능을 갖는 반도체 기억장치에 있어서, 메모리셀의 액세스순서를 연구함으로써 메모리셀의 기억된 데이타를 고속으로 판독하는 것을 목적으로 한다.
특히 복수의 메모리셀의 각각 기억데이타로부터 순차판독하는 경우에 있어서, 반도체 기억장치로부터의 데이타 판독동작의 시간을 단축시키는 기억기능을 가지는 반도체 장치 및 그 데이타 판독 방법을 제공하는 것을 목적으로 한다.
또한, 본 반도체 장치에 있어서는 복수의 메모리셀을 포함하는 어레이를 CMOS트랜지스터로 실현할 수 있는 것, 혹은 그 이외의 어레이구조로 달성하고 있다.
본 발명의 기억기능을 갖는 반도체 장치는 복수의 메모리셀의 각행에 대응해서 설치된 복수의 워드선, 복수의 메모리셀의 각열에 대응해서 설치된 복수의 비트선, 복수의 메모리셀의 각각을 액세스하기 위한 제 1 및 제 2 제어 신호를 생성해서 출력하는 액세스 제어수단, 이 액세스 제어수단으로부터 기입되는 제 1 제어 신호에 따라 복수의 워드선중 어느하나를 선택하고, 그 선택된 워드선을 활성화하는 워드선 선택수단, 및, 액세스 제어수단에서 기입되는 상기 제 2 제어 신호에 따라서 복수의 비트선중 어느하나를 선택하고, 그 선택된 비트선으로부터 데이타를 판독하는 비트선 선택수단을 구비하고,
상기 복수의 메모리셀은 그 데이타 유지부와 대응비트선과의 사이에 접속된 n채널형 전계효과 트랜지스터를 가지는 제 1 종류의 메모리셀과, 그 데이타 유지부와 대응비트선과의 사이에 접속된 p채널형 전계효과 트랜지스터를 갖는 제 2 종류의 메모리셀을 포함하고, 복수의 워드선의 소정의 워드선은, 그 한쪽이 적어도 하나 이상의 상기 제 1종류의 메모리셀에 있어서의 n채널 전계효과 트랜지스터의 제어단자에 접속되고, 다른쪽이 적어도 하나 이상의 상기 제 2 종류의 메모리셀에 있어서의 p채널형 전계효과 트랜지스터의 제어단자에 접속됨과 동시에 함께 활성화되는 워드쌍로 구성되며, 액세스 제어수단은 소정의 워드선이 선택될 때마다, 소정의 워드선이 활성화되고 맨 처음에 그 접속하는 제 1 종류의 메모리셀에 대응하는 비트선이 비트선이 선택되도록 상기 제 1 및 제 2 제어 신호를 생성하는 것이다.
본 발명의 기억기능을 갖는 반도체 장치는, 복수의 메모리셀에 공통해서 접속되는 워드선, 상기 복수의 메모리셀에 각각 대응해서 설치된 복수의 비트선, 복수의 메모리셀의 각각을 액세스하기 위한 제 1 및 제 2 제어 신호를 생성해서 출력하는 액세스 제어수단, 액세스 제어수단으로부터 기입하는 제 1 제어 신호에 따라 워드선을 활성화하는 워드선 활성화수단, 및 액세스 제어수단으로부터 기입되는 제 2 제어 신호에 따라 복수의 비트선중 어느하나를 선택하고, 그 선택된 비트선으로부터 데이타를 판독하는 비트선 선택수단을 구비하고, 복수의 메모리셀은,
그 데이타 유지부와 대응 비트선과의 사이에 접속되고, 제어단자가 상기 워드선에 접속된 제 1 전계효과 트랜지스터를 가지는 제 1 종류의 메모리셀과, 그 데이타유지부와 대응비트선과의 사이에 접속되고, 제어단자가 상기 워드선에 접속되며, 또한 그 게이트폭이 상기 제 1 전계효과 트랜지스터보다도 작은 제 2 전계효과 트랜지스터를 가지는 제 2 종류의 메모리셀을 포함하고, 액세스제어수단은, 워드선이 활성화되어 맨 처음에 그 접속하는 제 1 종류의 메모리셀에 대응하는 비트선이 선택되도록, 상기 제 1 및 제 2 제어 신호를 생성하는 것이다.
본 발명의 기억기능을 가지는 반도체 장치의 데이타 판독 방법은, 복수의 메모리셀의 각행에 대응해서 설치된 복수의 워드선, 복수의 메모리셀의 각열에 대응해서 설치된 복수의 비트선, 복수의 워드선중 어느 하나를 선택하고, 그 선택된 워드선을 활성화하는 워드선 선택수단, 및, 복수의 비트선중 어느 하나를 선택하고, 그 선택된 비트선으로부터 데이타를 판독하는 비트선 선택수단을 구비하고, 복수의 메모리셀은, 그 데이타 유지부와 대응비트선과의 사이에 접속된 n채널형 전계효과 트랜지스터를 가지는 제 1 종류의 메모리셀과, 그 데이타 유지부와 대응비트선과의 사이에 접속된 p채널형 전계효과 트랜지스터를 가지는 제 2 종류의 메모리셀을 포함하고, 복수의 워드선의 소정의 워드선은, 그 한쪽이 상기 제 1 종류의 메모리셀에 있어서의 n채널 전계효과 트랜지스터의 제어단자에 접속되고, 다른쪽이 상기 제 2 종류의 메모리셀에 있어서의 p채널형 전계효과 트랜지스터의 제어 단자에 접속되어, 동시에 같이 활성화하는 워드쌍로 구성된 기억기능을 가지는 반도체 장치에 대해서 소정의 워드선이 선택될 때마다, 해당하는 소정의 워드선이 활성화되어 맨 처음에, 그 접속하는 제 1 종류의 메모리셀에 유지된 데이타가 비트선 선택수단으로부터 판독되도록 한 것이다.
도 1은 본 발명의 실시예1에 의한 기억기능을 갖는 반도체 장치, 특히 FIFO메모리의 구성을 도시하는 회로 구성도.
도 2는 도 1의 FIFO메모리에 있어서의 메모리셀의 구성을 도시하는 회로 구성도.
도 3은 도 1의 FIFO메모리에 있어서의 판독비트선 선택기(103)을 도시하는 회로 구성도.
도 4는 도 3의 판독비트선 선택기(103)에 있어서의 열디코더(120)의 동작을 도시하는 진리표.
도 5는 도 1의 FIFO메모리에 있어서의 행디코더(102)의 동작을 도시하는 회로 구성도.
도 6은 도 1의 FIFO메모리에 있어서의 액세스 제어회로(101)를 도시하는 회로 구성도.
도 7은 도 1의 FIFO메모리에 있어서의 메모리셀의 액세스순서를 도시하는 도면.
도 8은 도 1의 FIFO메모리에 있어서의 데이타의 판독시의 동작을 도시하는 타이밍도.
도 9는 도 1의 FIFO메모리에 있어서의 기입비트선 선택기(107)를 도시하는 회로 구성도.
도 10은 도 9의 기입비트선 선택기(l07)에 있어서의 열디코더(130)의 동작을 도시하는 진리표.
도 11은 도 1의 FIFO메모리에 있어서의 행디코더(106)를 도시하는 회로 구성도.
도 12는 도 1의 FIFO메모리에 있어서의 데이타의 기입시의 동작을 도시하는 타이밍도.
도 13은 본 발명의 실시예2에 의한 FIFO메모리에 있어서의 액세스 제어회로(10l)를 도시하는 회로 구성도.
도 14는 도 13의 액세스 제어회로(101)의 동작을 도시하는 타이밍도.
도 15는 실시예2의 FIFO메모리에 있어서의 메모리셀의 액세스순서를 도시하는 도면.
도 16은 본 발명의 실시예3에 의한 FIFO메모리에 있어서의 액세스 제어회로(101)를 도시하는 회로 구성도.
도 17은 실시예3의 FIFO메모리에 있어서의 액세스순서를 도시하는 도면. 도 18은 본 발명의 실시예4에 의한 FIFO메모리에 있어서의 액세스 제어회로(101), 및 행디코더(102)의 각각을 도시하는 회로 구성도.
도 19는 실시예4의 FIFO메모리에 있어서의 메모리셀의 액세스순서를 도시하는 도면.
도 20은 본 발명의 실시예6에 의한 기억기능을 갖는 반도체 장치, 특히 ROM회로의 구성을 도시하는 회로 구성도.
도 21은 도 20의 FIFO메모리에 있어서의 메모리셀의 구성을 도시하는 회로 구성도.
도 22는 도 20의 FIFO메모리에 있어서의 액세스 제어회로(201)를 도시하는 회로 구성도.
도 23은 도 20의 ROM 회로에 있어서의 메모리셀의 액세스순서를 도시하는 도면.
도 24는 도 20의 ROM 회로에 있어서의 데이타의 판독시의 동작을 도시하는 타이밍도.
도 25는 본 발명의 실시예7에 의한 ROM 회로에 있어서의 액세스 제어회로(201)를 도시하는 회로 구성도.
도 26는 실시예7의 ROM 회로에 있어서의 메모리셀의 액세스순서를 도시한 도면.
도 27는 본 발명의 실시예8에 의한 ROM 회로에 있어서의 액세스 제어회로 (201), 및 행디코더(202)의 각각을 도시하는 회로 구성도
도 28은 실시예8의 ROM 회로에 있어서의 메모리셀의 액세스순서를 도시하는 도면.
도 29는 본 발명의 실시예10에 의한 기억기능을 갖는 반도체 장치, 특히 ROM 회로의 구성을 도시하는 회로 구성도.
도 30은 도 29의 ROM 회로에 있어서의 판독비트선 선택기(103)를 도시하는 회로 구성도.
도 31은 본 발명의 실시예11에 의한 기억기능을 갖는 반도체 장치, 특히 FIFO메모리의 구성을 도시하는 회로 구성도.
도 32는 도 31의 FIFO메모리에 있어서의 메모리셀의 레이아웃 패턴을 도시하는 평면도.
도 33은 종래 기술에 의한 ROM 회로를 나타내는 회로 구성도.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리셀 어레이 101 : 판독용의 액세스 제어회로
102 : 판독용의 행디코더 103 : 판독비트선 선택기
l04 : 판독데이타선 RWL0∼RWL3 : 판독워드선
RBL0∼RBL3 : 판독비트선 MC00∼MC33 : 메모리셀
(실시예1)
도1은 본 발명의 실시예1에 있어서의 기억기능을 갖는 반도체 장치를 도시한 회로 구성도이고, 특히 복수의 메모리셀의 각각에 기억된 데이터가 그 기입된 순서로 판독되는 FIFO메모리를 도시한 것이다. 이 FIFO메모리는 메모리셀 어레이(10), 판독용의 액세스제어회로(101), 판독용의 행디코더(102), 판독비트선 선택기(103), 기입용의 액세스제어회로(105), 기입용의 행디코더(106) 및 판독비트선 선택기(107)을 포함한다.
도면에서, 메모리셀 어레이(10)은 행렬상태로 배열된 메모리셀MC00∼MC03, MC10∼MC13, MC20∼MC23, MC30∼MC33을 가진다. 판독비트선RBL0∼RBL3은 이들 메모리셀의 각열에 대응해서 설치되고, 판독워드선RWL0∼RWL3은 각행에 대응해서 설치되어 있다. 마찬가지로 기입비트선 WBL0∼WBL3은 이들 메모리셀의 각열에 대응해서 설치되고, 기입워드선WWL0∼WWL3은 각 행에 대응해서 설치되어 있다.
판독워드선RWL0∼RWL3의 각각은 드라이버DN을 통해서 워드선RWLN과 드라이버DP를 통해서 워드선WLP로 분할되어 있고, 워드선RWLN, RWLP는 워드선쌍을 이룬다. 기입워드선WWL0∼WWL3의 각각은 드라이버DN을 통해서 워드선WWLN과 드라이버DP를 통해서 워드선WWLP로 분할되어 있고, 워드선WWLN, WWLP는 워드선쌍를 이룬다. 드라이버DN은 직렬로 접속된 2개의 인버터로 구성되고, 기입하는 선택신호와 동일한 논리값을 갖는 전압을 워드선RWLN에 공급한다. 드라이버DP는 한개의 인버터로 구성되고, 기입하는 선택신호는 반대의 논리값의 전압을 워드선RWLP에 공급한다.
메모리셀MC00∼MC03은 판독비트선RBL0, 기입비트선WBL0의 각각에 접속되고, 메모리셀MC10∼MC13은 판독비트선RBL1, 기입비트선WBL1의 각각에 접속되고, 메모리셀MC20∼MC23은 판독비트선RBL2, 기입비트선WBL2의 각각에 접속되며, 또한 메모리셀MC30∼MC33은 판독비트선RBL3, 기입비트선WBL3의 각각에 접속되어 있다. 한편, 메모리셀MC00, MC10, MC20, MC30은 판독워드선RWL0에서 분할하는 워드선RWLN및 판독워드선WWL0에서 분할하는 워드선RWLN 및 판독워드선WWL0에서 분할하는 워드선WWLN의 각각에 접속되어 있다. 메모리셀MC01, MC11, MC21, MC31은 판독워드선RWL1부터 분할하는 워드선RWLP 및 기입워드선WWL1부터 분할하는 워드선WWLP의 각각에 접속되어 있다. 메모리셀MC02, MC12, MC22, MC32는 판독워드선RWL2부터 분할하는 워드선RWLN 및 기입워드선WWL2부터 분할하는 워드선WWLN의 각각에 접속되어 있다. 또한 메모리셀MC03, MC13, MC23, MC33은 판독워드선RWL부터 분할하는 워드선RWLP 및 기입워드선WWL3에서 분할하는 워드선WWLP의 각각에 접속되어 있다.
판독용 액세스제어회로(101)는 메모리셀에 기억된 데이타의 판독시에 메모리셀을 액세스하기 위한 제 1 및 제 2 제어 신호인 각각 행어드레스와 열어드레스를 생성한다. 판독용의 행디코더(102)는 액세스제어회로(101)로부터 출력되는 행어드레스를 디코드하고, 판독선RWL0∼RWL3의 어느 하나를 선택하고, 그 선택된 워드선을 활성화하는 선택신호를 출력한다. 판독비트선 선택기(103)은 액세스제어회로(101)로부터 출력되는 열어드레스를 디코드하고, 판독비트선RBL0∼RBL3중 어느 하나를 선택해서 그 선택된 비트선에서 판독하고 데이타선(104)으로 데이타를 판독한다.
한편, 기입용 액세스제어회로(105)는 메모리셀로의 데이타의 기입시에 메모리셀을 액세스하기 위한 각각의 제 1 및 제 2 제어 신호인 행어드레스와 열어드레스를 생성한다. 기입용의 행디코더(106)은 액세스제어회로(105)로부터 출력되는 행어드레스를 디코드하고, 기입워드선WWL0∼WWLl3의 어느 하나를 선택해서 그 선택된 워드선을 활성화하는 선택신호를 출력한다. 기입 비트선 선택기(107)는 액세스제어회로(105)로부터 출력되는 열어드레스를 디코드하고, 기입비트선WBL0∼WBL3의 어느 하나를 선택해서 기입데이타선(108)로부터 그 선택된 비트선으로 데이타를 입력시킨다. 또한, 기입 비트선 선택기(107)에 입력되는 신호WP, 및 기입비트선 선택기(107)로부터 행디코더(106)에 입력되는 신호WP0에 대해서는 후술한다.
또한, 도면에서, 설명을 위해 편의상 4행 4열로 배열된 복수의 메모리셀로 된 메모리셀 어레이 구조를 도시하고 있지만, 또한 도시하지 않은 많은 메모리셀을 가지더라도 좋다. 여기에서는 열수보다 행수가 많은 n행 m열(mn)로 배열된 메모리셀을 가지는 것으로 한다.
도 2는 이들의 메모리셀을 도시한 회로 구성도이다. 메모리셀MC00∼MC03 및 MC20∼MC23의 각각은 n채널형 전개효과 트랜지스터(이하, nMOS트랜지스터)와 p채널형 전계효과 트랜지스터(이하, pMOS트랜지스터)중 nMOS트랜지스터만을 이용해서 구성된다. 이와 같은 메모리셀을 이하 n형 메모리셀이라 부른다.
메모리셀MC00∼MC03 및 MC20∼MC23은 도2a에 도시된 회로에 의해 동일하게 구성된다. 한편, 메모리셀MC10∼MC13 및 MC30∼MC33의 각각은 nMOS트랜지스터와 pMOS트랜지스터중 pMOS트랜지스터만을 이용해서 구성되어 있다. 이와 같은 메모리셀을 이하 p형메모리셀이라 부른다. 메모리셀MC10∼MC33은 도2b에 도시된 회로에 의해 동일하게 구성되고, 그리고 도 2a 및 도 2b는 함께 다이나믹형의 메모리셀이다.
도2a가 도시하는 n형 메모리셀은 데이타를 유지하는 데이타유지부(110), 한쪽전극이 판독비트선RBLj(j는 0, 2)에 접속되고, 다른 전극이 데이타유지부(110)에 접속되며, 게이트전극이 대응하는 판독워드선에서 분할하는 워드선RWLN에 접속된 nMOS트랜지스터N1, 및 한쪽 전극이 기입비트선WBLj에 접속되고, 다른 전극이 데이타유지부(110)에 접속되며, 게이트전극이 대응하는 기입워드선에서 분할하는 워드선WWLN에 접속된 nMOS트랜지스터N3을 가진다. nMOS트랜지스터N1은 데이타유지부(110)의 유지데이타를 판독워드선에 판독하기 위한 판독용의 액세스트랜지스터이고, nMOS트랜지스터N3은 기입비트선에서 데이타유지부(110)으로 데이타를 기입하기 위한 기입용의 액세스트랜지스터이다.
데이타유지부(110)는 한쪽전극이 nMOS트랜지스터N1의 한쪽 전극에 접속되고, 다른쪽 전극이 접지단자(그 접지전압을 GND라 하고, 0V이다)에 접속되며, 게이트전극이 노드n1로 nMOS트랜지스터N3의 다른쪽 전극에 접속된 nMOS트랜지스터N2, 한쪽 전극이 노드n1에 접속되고, 다른 전극과 게이트전극이 공통해서 접지단자에 접속되는 nMOS트랜지스터N4, 및 노드n1에 접속된 캐패시터C1을 가지며, 노드n1이 기억노드가 된다.
또한, 캐패시터C1은 필요에 따라서 구성되고, 예를 들면 nMOS트랜지스터N3의 다른쪽 전극·게이트전극간 용량, nMOS트랜지스터N2의 게이트 용량 및 한쪽 전극·게이트 전극간 용량 및 다른쪽 전극·게이트전극간 용량 및 nMOS트랜지스터N4의 한쪽전극·게이트전극간 용량에 의해 소정의 용량을 얻을 수 있다면, 캐패시터C1으로서 특별히 구성할 필요는 없다.
또한, 도2b에 도시한 p형메모리셀은, 데이타를 유지하는 데이타유지부(111), 한쪽전극이 판독하고 비트선RBLk(k는 1, 3)에 접속되고, 다른 전극이 데이타유지부(110)에 접속되며, 게이트전극이 대응하는 판독워드선으로부터 분할하는 워드선RWLP에 접속된 pMOS트랜지스터P1, 및 한쪽 전극이 기입비트선WBLj에 접속되고, 다른 전극이 데이타유지부(111)에 접속되며, 게이트전극이 대응하는 기입워드선으로부터 분할하는 워드선WWLP에 접속된 pMOS트랜지스터P3을 가진다. pMOS트랜지스터P1은 데이타유지부(111)의 유지데이타를 판독하여 워드선RBLk에 판독하기 위한 판독용의 액세스트랜지스터이고, pMOS트랜지스터P3은 기입비트선 WBLk로부터 데이타유지부(110)으로 데이타를 기입하기 위한 기입용의 액세스트랜지스터이다.
데이타유지부(111)는 한쪽전극이 pMOS트랜지스터P1의 다른쪽 전극에 접속되고, 다른쪽 전극이 전원단자(그 전원단자를 VDD로 하고, 구체적으로 3.3V를 이용한다)에 접속되고, 게이트전극이 노드n2에서 pMOS트랜지스터P3의 다른쪽 전극에 접속된 pMOS트랜지스터P2, 한쪽전극이 노드n2에 접속되고, 다른쪽 전극과 게이트전극이 공통해서 전원단자에 접속되는 pMOS트랜지스터P4, 및 노드n2에 접속된 캐패시터C2를 가지며, 노드n2가 기억노드로 된다. 캐패시터C1과 마찬가지로, 캐패시터C2도 필요에 따라서 구성된다.
각 메모리셀에 있어서의 기입 및 판독의 동작을 설명한다.
도2a에 있어서 데이타를 기입하는 경우에는 워드선RWLN을 로우 레벨(히아, L)로 한 채로 워드선WWLN을 하이레벨(이하, H)로 차지함으로써, nMOS트랜지스터N3이 도통하고, nMOS트랜지스터N1이 비도통한다. 노드n1의 전위가 nMOS트랜지스터N3을 통해서 기입비트선WBLj로부터 기입되는 데이타의 전위에 의해 결정된다. 그 후 워드선WWLN을 W로 함으로써, nMOS트랜지스터N3이 비도통상태로 된다. 기입비트선WBLj로부터 전달되는 데이타가 노드n1에 H또는 L의 전위로서 기억된다.
한편, 데이타를 판독하는 경우에는, 워드선WWLN을 L로 한채 워드선RWLN을 H로 차지함으로써 nMOS트랜지스터N1이 도통하고, nMOS트랜지스터N3이 비도통한다. 노드n1에 유지된 전위가 H라면 nMOS트랜지스터N2가 도통하고, 판독비트선RBLj의 전위가 GND로 된다. 그 결과, 판독비트선RBLj에 L의 데이타가 판독된다. 노드n1에 유지된 전위가 L이면 nMOS트랜지스터N2는 비도통이고, 판독비트선RBLj는 접지단자로부터 전기적으로 분리된다. 그 결과, 판독비트선RBLj이 프리챠지되어 있는 전위를 H로 하고 판독비트선RBLj에 H의 데이타가 판독된다.
도 2b에 있어서 데이타를 기입할 경우에는, 워드선 RWLP를 H로 설정한 채로 워드선WWLP를 L로 함으로써, pMOS 트랜지스터P3가 도통하여, pM0S 트랜지스터P1가 비도통한다. 노드 n2의 전위가 pM0S트랜지스터P3를 통해 기입비트선WBLk에서 기입되는 데이타의 전위에 의해 결정된다. 그 뒤 워드선 WWLP을 H로 설정함으로써 pMOS트랜지스터P3는 비도통이 되고, 기입비트선WBLk로부터 전달되는 데이타가 노드 n2에 H 또는 L의 전위로서 기억된다.
한편, 데이타를 판독할 경우에는, 워드선 WWLP를 H로 차지한 채로 워드선 RWLP를 L로 함으로써, pM0S 트랜지스터P1가 도통하고, pMOS 트랜지스터P3가 비도통한다. 노드 n2에 유지된 전위가 L이면 pMOS 트랜지스터 p2가 도통하고, 판독비트선 RBLk의 전위가 VDD로 된다. 그 결과, 판독비트선 RBLk에 H의 데이타가 판독된다. 노드 n2에 유지된 전위가 H이면 pMOS 트랜지스터P2는 비도통이 되고, 판독비트선 RBLk가 전원단자로부터 전기적으로 분리된다. 그 결과, 판독비트선 RBLk가 프리차지된 전위를 L로서 판독비트선RBLk에 L의 데이타가 판독된다.
이 도 2에 도시하는 n형메모리셀내의 nMOS 트랜지스터 N1∼N4, 및 p형메모리셀내의 pMOS 트랜지스터 P1∼P4의 각각은 전부 동일한 게이트장 및 게이트폭인 동일 트랜지스터 사이즈로 구성된다. 그리고 이 n형 메모리셀과 p형 메모리셀 어레이(10)는 CM0S 트랜지스터에 의한 게이트 어레이 방식으로 구성되고, 그 상세한 레이아웃 구조는, 특원평7-157908호(예컨대, 도 5를 참조) 에 기재되어 있다.
또, 이 특원평7-157908호에 기재한 대로, 도2a에서 nMOS 트랜지스터 N4는레이아웃을 구성하는 반도체칩상에서 nM0S트랜지스터 N3의 다른쪽 전극을 이루는 소스·드레인영역과, nMOS 트랜지스터 N2의 다른쪽 전극을 이루는 소스·드레인 영역을 전기적으로 절연분리하기 위해서 마련되고, 도2b에서 pMOS트랜지스터P4는, 레이아웃상에서 pMOS트랜지스터P3의 다른쪽 전극을 이루는 소스·드레인 영역과, pMOS트랜지스터P2의 다른쪽 전극을 이루는 소스·드레인 영역을 전기적으로 절연하기 위해 산화막을 별도 설치할 필요가 없이 접적도가 향상된다. 따라서 칩상에 이 소스·드레인영역의 절연분리를 위해 산화막을 별도로 마련할 필요가 없어서 회로의 집적도가 향상한다. 그러나 이 회로의 집적도를 고려하지 않아도 좋은 경우에는 nMOS트랜지스터N4, pMOS트랜지스터P4를 설치하지 않아도 좋다.
다음에, 도 1에 도시하는 FIFO메모리에 있어서의 데이타를 판독하기 위한 구체적 구성, 및 동작에 관해서 설명한다.
도 3는 판독 비트선 선택기(103)의 회로 구성도이다. 판독 비트선 선택기(103)은 액세스 제어회로(101)에서 생성되는 열어드레스인 2비트의 신호 A0, A1를 4비트의 신호 Y0∼Y3의 선택신호로 디코드하는 열디코더(120), 판독비트선 RBL0과 노드n3과의 사이에 접속되는 nMOS 트랜지스터 Q0, 판독비트선 RBL1과 노드 n4의 사이에 접속되는 pMOS 트랜지스터 Q1, 판독비트선 RBL2과 노드n3과의 사이에 접속되는 nMOS 트랜지스터 Q2, 판독비트선 RBL3과 노드 n4의 사이에 접속되는 pMOS 트랜지스터 Q3, 그 기입이 노드 n에 접속된 인버터로 구성되어, 그 기입하는 신호의 논리를 반전시켜 센스증폭하는 센스 앰프 SA1, 그 기입이 노드 n4에 접속된 인버터로 구성되고, 기입하는 신호의 논리를 반전한 신호에 센스증폭하는 센스 앰프 SA2, 및 센스 앰프 SA1, SA2의 증폭신호를 기입하여, 열어드레스의 값 A0에 따라서 그 어느 한쪽을 선택하여 판독데이타선(104)에 출력하는 선택기(121)를 갖는다.
또한 판독비트선 선택기(103)는, 열디코더(l20)의 각각 출력신호 Y0∼Y3을 기입하는 드라이버 DRVR0, 인버터 INVR1, 드라이버DRVR2, 인버터 INVR3를 갖는다. 게다가, 드라이버 DRVR0의 출력과 nM0S트랜지스터Q0의 게이트전극을 접속하는 선택신호선 CSR0, 인버터 INVR1의 출력과 pM0S트랜지스터Q1의 게이트전극을 접속하는 선택신호선CSR1, 드라이버 DRVR2의 출력과 nMOS 트랜지스터Q2의 게이트전극을 접속하는 선택신호선CSR2, 인버터INVR3의 출력과 pMOS트랜지스터Q3의 게이트전극을 접속하는 선택신호선CSR3, 전원단자와 노드n3과의 사이에 접속되고, 노드n3을 VDD에 풀업하기 위한 풀업용 저항R1, 및 접지단자와 노드n4과의 사이에 접속되어, 노드 n4를 GND에 풀업하기 위한 풀다운용저항R2를 갖는다.
드라이버 DRVR0, DRVR2는, 그 기입하는 신호와 동일한 논리를 출력하여 각각 선택신호선 CSR0, CSR2을 구동한다. 한편, 인버터 INVR1, INVR2는, 그 기입하는 신호와 반대의 논리를 출력하여 각각 선택신호선 CSR1, CSR3을 구동한다. 또한, 선택기(121)는 열어드레스의 A0가 L이면, 센스앰프SAl 측의 기입을 선택하여, A0가 H이면, 센스 앰프 SA2측의 기입을 선택하고, 각각 판독데이타선(104) 에 출력하도록 구성되어 있다.
도 4는 열디코더(120)의 동작을 도시하는 진리값의 도면이다. 열어드레스에 있어서 (A0,Al)=(L,L)이면, 출력신호 Y0가 H로 되고 그 밖의 신호는 전부 L이다. 드라이버 DRVR0을 통해 nMOS 트랜지스터 Q0이 도통하고, PMOS 트랜지스터 Q1, Q3과 nM0S 트랜지스터 Q2와는 비도통이 되기 때문에, 판독비트선 RBLO가 선택되어 노드 n3과 전기적으로 접속된다. (A0,Al)=(H, L)이면, 출력신호 Y1이 H로 되고 그 밖의 신호는 전부 L 이다. 인버터 INVR1를 통해 pM0S 트랜지스터 Q1이 도통하고, nM0S 트랜지스터 Q0, Q2와 pM0S 트랜지스터 Q3이 비도통이 되기 때문에, 판독비트선 RBL1이 선택되어 노드 n4과 전기적으로 접속된다. (A0, Al)=(L, H)이면, 출력신호Y2가 H로 되고 그 밖의 신호는 전부 L이다. 드라이버 DRVR2를 통해 nM0S 트랜지스터 Q 2가 도통하고, pM0S 트랜지스터 Ql, Q3과 nM0S 트랜지스터 Q0은 비도통이 되기 때문에, 판독비트선 RBL2이 선택되어 노드n3과 전기적으로 접속된다. 게다가 (A0, Al)=(H, H)이면, 출력신호 Y3가 H로 되고 그 외의 신호는 전부 L 이다. 인버터 INVR3을 통해 pMOS트랜지스터Q3가 도통하고, nMOS 트랜지스터 Q0, Q2와 pMOS 트랜지스터 Q1이 비도통이 되기 때문에, 판독비트선 RBL3이 선택되어 노드 n4와 전기적으로 접속된다.
도 1에 있어서 행디코더(102)는 액세스 제어회로(101)로부터 기입되는 신호 A2, A3의 2비트로 된 행어드레스를 신호X0∼X3의 4비트의 선택신호로 디코드하여, 이 신호X0∼X3이 각각 판독워드선 RWL0∼RWL3에 주어진다.
도 5는 행디코더(102)의 디코드동작을 도시하는 진리표이다. (A2,A3)=(L, L)이면, 판독워드선 RWL0이 H로 활성화되고, 판독워드선 RWL1∼RWL3은 L이 된다. 마찬가지로 (A2, A 3)=(H, L)의 경우는 판독 워드선 RWL1,(A2,A3)=(L,H)의 경우는 판독워드선 RWL2, 또한 (A2, A3)=(H, H)의 경우는 판독워드선 RWL3이 각각 H로 활성화되고, 다른 판독워드선은 L이 된다. 예컨대, 판독워드선 RWL0이 H로 활성화 되면, 판독워드선 RWL0으로부터 분할하는 워드선 RWLN은 드라이버 DN을 통해 하이 레벨이 되고, 워드선 RWLP는 드라이버 DP를 통해 로우 레벨이 된다. 따라서, 메모리셀 MC00, MC20의 각각 nMOS 트랜지스터N1, 및 메모리셀MC10, MC30의 각각 pMOS트랜지스터 P1이 전부 도통한다. 다른 판독워드선 RWL1∼RWL3이 활성화된 경우에 관해서도 마찬가지이다.
도 6는 액세스 제어회로(101)의 회로 구성도이다. 이 액세스 제어회로(101)는 4비트의 2진카운터(125)로 구성되어 있다.
2진카운터(125)는 단자0가 최하위 비트를 출력하고, 단자3이 최상위비트를 출력하는 것으로, 클럭신호 CLK의 상승을 카운트함으로써 2진수로 표현된 0에서 15의 값을 순차 출력한다. 그리고 액세스 제어회로(101)의 생성하는 열어드레스의 신호 A0, A1는, 2진카운터(125)의 각각 단자0,1로부터 출력되고, 행어드레스 A2, A3는, 2진카운터(125)의 단자2, 3로부터 출력된다.
도 7a는, 액세스 제어회로(101)로부터 출력되는 신호A0∼A3의 값을 도시한 챠트도이다. 클럭신호 CLK의 상승으로부터 다음의 상승까지의 시간을 1개의 주기로 하고, 도중「T」에는, 그 클럭신호CLK의 연속하는 주기0∼15까지의 16주기를 도시한다. 「AD#」에 도시된 각 주기에서 생성되는 어드레스신호 AD0∼AD15는, 그 오른쪽란에 있는 신호 A0∼A3의 값을 갖는다.
또, 도 7에 도시하는 「0」및「1」은, 상술의 각각「L」및「H」와 동일한 것이고, 이후도 마찬가지이다.
2진카운터(125)는 리셋단자를 갖고(도시하지 않음), 16개의 메모리셀의 각각 비트의 기억데이타를 시리얼데이타로서 판독하는 동작은 이 리셋단자에 리셋신호가 기입됨으로써 개시된다. 주기0에서 2진카운터(125)는 리셋되어 신호 A0∼A3이 전부 0이 된다. 그리고 2진카운터(125)는, 클럭신호 CLK에 동기하여 0000로부터 1111까지를 순차출력한다.
또한, 도 7a에 있어서, 「BL#」는 각 주기에서 출력되는 어드레스신호 AD#의 A0, A1에 따라서 판독비트선 선택기(104)에 의해 선택되는 판독비트선을 나타내고,「WL#」는 각 주기에서 출력되는 어드레스신호 AD#의 신호 A2, A 3에 따라 행디코더(102)에 의해 선택되는 판독워드선을 나타낸다. 판독비트선 RBLj, 및 판독워드선 RWLi가 선택되는 경우에는, 이들에 접속하는 메모리셀MCji가 액세스되고, 그 기억된 데이타가 판독데이타선(104)로 출력된다. 따라서 이 실시예에 있어서는, 도7a에 도시한「MC#」의 순서에 따라 메모리셀이 액세스되고, 그 기억데이타가 순차판독된다.
도 7b는 도 1에 있어서의 메모리셀의 배열을 간략적으로 도시한 것으로, 각 메모리셀에 데이타가 판독되는 순서를 도시한 번호가 붙여져 있다.
도 1에 도시하는 FIFO메모리의 판독동작을 도 8의 타이밍도를 이용해서 상세히 설명한다. 도 8에 있어서, 클럭 CLK이 H로 상승할 때마다의 시간을 t0, t1, t2, t3, t4및 t5으로 하고, 그리고 도7a의 주기 0∼4가 각각 t0∼tl, t1∼t2, t2∼t3, t3∼t4, t4∼t5의 각 시간에 대응한다. AD#는 어드레스 AD0, AD1, AD2, · · ·의 변화의 모양을 도시한다. CSL#는 선택신호선CSR0∼CSR3의 전위레벨의 변화를 도시하고, 이 변화에 따라 도통하는 트랜지스터 Q0∼Q3의 기호가 붙여져 있다. WLS#는, 판독워드선 RWL0∼RWL3의 전위레벨의 변화를 도시하며, 이것에 의해 선택되는 판독워드선의 기호가 붙여져 있다. RBL0∼RBL3은 각각 판독되는 데이타의 변화를 도시하여, 데이타의 판독되는 메모리셀의 기호를 붙이고 있다. 또한, 판독데이타선(104)으로부터 출력되는 신호의 모양을 도시하여, 출력된 데이타가 기억되어 있는 메모리셀의 기호를 붙이고 있다.
주기0에서, 어드레스제어회로(101)는, 시간 t0의 클럭 CLK의 상승에 응답하여 시간 td1만큼 지연하여 어드레스신호 AD0을 출력한다. 판독비트선 선택기(103)의 열디코더(120) 가 어드레스신호 AD0의 신호 A0, A1을 디코드함으로써, 시간 td2만큼 지연하여 선택신호선 CSR0, CSR1, CSR3을 H로, 선택신호선 CSR2을 L로 한다. 따라서 트랜지스터 Q0이 도통하고, 트랜지스터 Q1, Q2, Q3은 비도통이다. 한편, 행디코더(102) 는 어드레스신호 AD0 의 신호 A2, A3를 디코드해서 어드레스신호 AD0가 출력되어 시간 td3만큼 지연하여 판독워드선 RWL0을 선택하여 H로 활성화한다. 그 밖의 판독워드선은 L 인채로 있다.
도시한 바와 같이 지연시간 td3이 지연시간 td2 보다 큰 것은, 상술한 대로 이 메모리셀 어레이(10)가 실제로는 n행 m열상(n m)으로 배열된 메모리셀이 있는 것에 따른다. 워드선의 수가 비트선의 수보다 많기 때문에 행디코더(102)를 구성하는 논리게이트가 열디코더(104)보다 많아 지고, 그 결과, 열디코더에 비해 행디코더(102) 쪽은 디코드동작이 지연된다.
판독워드선 RWL0이 H로 활성화됨으로써, 판독워드선 RWL0에 접속하는 드라이버 DP, DP를 통해 메모리셀MC00, MC20의 nMOS 트랜지스터 N1, 및 메모리셀MC10, MC30의 pMOS 트랜지스터 P1이 함께 도통하여, 판독비트선 RBL0∼RBL3에는, 각각 메모리셀MC00, MC10, MC20, MC30로부터 데이타가 판독된다. 판독비트선 RBL0, RBL2은 판독워드선 RWL0의 활성화 개시시각으로부터 tdn만큼 지연되어 각각 메모리셀MC00, MC20로부터 데이타를 판독하고, 판독비트선RBLl, RBL3은 판독워드선 RWL0의 활성화개시시간으로부터 tdp만큼 지연되어 각각 메모리셀MC10, MC30로부터 데이타를 판독한다. 또한, 도 8에 있어서 TaN= (td1+ td3+ tdn), TaP = (td1+ td3+ tdp)이다.
판독비트선 선택기(103)에 있어서는, 판독워드선RWL0의 활성화개시시에는 이미 워드선신호 A0가「0」인 것에 응답하여 선택기(l21)가 센스앰프SA1를 선택하고, 또한 선택신호선 CSR0가 H로 활성화되어 nMOS트랜지스터Q1가 도통하고 있기 때문에, 메모리셀MC00의 nMOS트랜지스터N1이 도통함과 동시에 메모리셀MC00로부터 판독비트선RBL0를 통해 판독데이타선(104)에 출력된다.
메모리셀MC00의 노드 n1에 H가 기억되어 있는 경우에는, nMOS 트랜지스터N2는 도통하고 있기 때문에, 메모리셀MC00의 nM0S트랜지스터 N1이 도통함과 동시에 노드n3의 전위가 nMOS 트랜지스터 N1, N2을 통해 GND로 되고, 그 결과센스 앰프 SA1에 의해 논리가 반전되어 판독데이타선(104)에 H가 출력된다. 한편, 메모리셀MC00의 노드 nl에 L이 기억되어 있는 경우에는, 메모리셀MC00의 nM0S 트랜지스터 N2는 비도통이고, nM0S 트랜지스터 N1이 도통하더라도 노드n3의 전위는 저항 Rl에 의해 VDD로 풀업되며, 그 결과 센즈앰프SA1에 의해 논리가 반전되어 판독데이타선(104)에 L이 출력된다.
메모리셀MC00의 기억데이타는, 클럭신호 CLK의 상승로부터 시간 TBL0만큼 지연하여 판독데이타선(104)에 출력된다. 지연시간 TBL0은 TaN과 같게 된다.
이어서, 주기1에 있어서, 어드레스제어회로(101)는 시간 t1의 클럭 CLK의 상승으로부터 시간 td1 만큼 지연하여 어드레스신호 AD1를 출력한다. 판독비트선 선택기(103)의 열디코더(120)가 어드레스신호 AD1의 신호 A0, A1를 디코드함으로써 시간 td2만큼 지연하여 선택신호선 CSR3을 H로, 선택신호선 CSR0, CSR1, CSR2를 L로 한다. 따라서, 트랜지스터Q1이 도통하고, 트랜지스터Q0, Q2, Q3은 비도통이다. 한편, 행어드레스의 신호A2, A3는 변화하지 않기 때문에, 행디코더(102)는 그대로 판독워드선 RWL0를 H로 계속 활성화한다.
판독비트선 선택기(103)에 있어서, 신호 A0가「1」인 것에 응답하여 선택기(121)는 센스 앰프 SA2를 선택하고, 한편, 선택신호선 CSR0이 L로 변화함으로써 pMOS트랜지스터Q1이 도통한다. 따라서, pMOS 트랜지스터 Q1의 도통후, 시간 td4만큼 지연하여 메모리셀MC10으로부터 이미 판독비트선 RWLl에서 판독되고 있는 데이타가 판독데이타선(104)로 출력된다. 메모리셀MC10의 노드 n1에 L이 기억되어 있는 경우에는 pMOS트랜지스터Q2가 도통함으로써 노드n4의 전위는 VDD로 되고, 그 결과 센스앰프SA2에 의해 논리가 반전되어 판독데이타선(104)에 L이 출력된다. 한편, 메모리셀MC10의 노드 n1에 H가 기억되어 있는 경우에는, pMOS 트랜지스터 Q2가 도통하더라도 노드n4의 전위는 저항 R2에 의해 GND로 풀다운되고, 그 결과센스 앰프 SA2에 의해 논리가 반전되어 판독데이타선(104)에 H가 출력된다. 따라서 도 8이 도시하는 바와 같이, 시간 t1으로부터 메모리셀MC10의 기억데이타가 판독비트선(104)에 출력되기까지의 지연시간 TBL1은, 시간(td1+ td2+ td4)과 같다. 또한, 시간 td4는 tdn, tdp에 비해 상당히 작다.
주기1 이후에도, 액세스 제어회로(101)은 각 클럭상승시간에 대하여 tdl 만큼 지연하여 어드레스 AD2, AD3, AD4, · · ·를 순차 출력하고, 열어드레스의 신호 A0, A1이 변화하는 경우에는 td2만큼 지연하여 트랜지스터 Q0∼Q3중 선택된 것이 도통하는 한편, 행어드레스의 신호 A2, A3가 변화했을 경우에는, td3만 지연하여 판독워드선 RWL0∼RWL3중 선택되는 것을 활성화한다.
주기2, 3에서는 신호 A2, A3은 변화하지 않고 판독워드선 RWL0은 그대로 활성화상태이다. 따라서 주기2에서는 선택신호선 CSR2이 H로 변화하여 트랜지스터Q2가 도통함으로써, 판독비트선 RBL2에 이미 판독되고 있는 데이타를 센스 앰프 SA1로 반전시키고, 메모리셀MC20의 기억데이타로서 판독데이타선(104)에 출력한다. 주기3에서는 선택신호선 CSR3이 L로 변화하여 트랜지스터Q3이 도통함으로써, 판독비트선RBL3에 이미 판독되어 있는 데이타를 센스앰프SA2로 반전시키고, 메모리셀MC30의 기억데이타로서 판독데이타선(104)에 출력한다. 시간 t2, t3으로부터 각각 메모리셀MC20, MC30의 기억데이타가 출력되기 까지의 지연시간은 주기1의 경우와 같은 지연시간 TBL1이다.
그 후, 주기4, 8및 12에 있어서, 판독워드선의 선택이 전환되어 어느것이나 n형 메모리셀인 메모리셀MC10, MC20, MC30이 액세스되어 기억데이타가 판독된다. 이 경우, 메모리로부터 판독데이타선(104)에 기억데이타가 출력되는 판독동작은 주기0의 경우와 동일하고, 그 기억데이타는 클럭의 상승으로부터 지연시간 TBL0의 후에 출력된다.
그 밖의 주기에서는 선택되는 판독워드선은 변경되지 않는다. 이 경우 메모리셀로부터 판독데이타선(104)에 기억데이타가 출력되기 까지의 판독동작은 주가 1∼3과 동일하고, 그 기억데이타는 클럭의 상승로부터 지연시간 TB1의 후에 출력된다.
이상과같이, 이 실시예에서는 도 7a의 「MC#」에 도시된 바와 같이, 메모리셀MC00, MC10, MC20, MC30, MC01, MC11, MC21, MC3l, MC02, MC12, MC22, MC32, MC03, MC13, MC23, MC33의 순서에 따라서, 각 메모리셀로부터 기억데이타가 판독된다. 그리고 이들 메모리셀로부터의 데이타의 판독은 항상 이 액세스순서에 다라서 행해진다. 특히 판독워드선 RWL0∼RWL3은 각각 활성화될 때마다 그 활성화 후에 n형 메모리셀에 대응하는 판독비트선이 가장 먼저 판독되도록 구성되고, 또한 활성화가 종료될 때까지 p형 메모리셀에 대응하는 판독비트선이 선택되도록 구성되어 있다.
이 실시예의 FIFO 메모리에 의하면 메모리셀로부터 데이타를 고속으로 판독할 수 있다.
대표적으로 주기4의 경우로 설명하면, 시간 t4a에서 판독워드선 RWL1이 활성화되고, 판독비트선 RBL0에는 시간 tdn만큼 지연하여 메모리셀MC01로부터 데이타가 판독되고, 판독비트선 RBL1에는 시간tdp만큼 지연하여 메모리셀MCl1로부터 데이타가 판독된다. 예컨대, 메모리셀MC01의 노드 nl에 H, 메모리셀MC11의 노드 n2에 L이 각각 기억되어 있을 경우, 메모리셀MC01의 nMOS 트랜지스터 N1이 도통함으로써 판독비트선 RBL0이 GND, 즉 L로 방전되어, 메모리셀MC11의 pMOS트랜지스터P1이 도통함으로써 판독비트선 RBL1이 VDD, 즉 H로 충전된다.
서로 동일한 게이트폭, 게이트장의 트랜지스터사이즈로, 각각의 게이트전극에 3.3V의 VDD, 0V의 GND가 인가되는 전형적인 nMOS 트랜지스터와 pM0S트랜지스터를 이용했을 경우, pM0S 트랜지스터쪽이 nMOS 트랜지스터에 비해 캐리어 이동도가 약 1/2정도 작다. 따라서, 도 8에 도시하는 지연시간 tdp은 지연시간 tdn에 비해 2배정도 커진다.
따라서, 액세스 제어회로(101)에 의해 생성되는 행어드레스, 열어드레스에 따라서, 판독워드선, 요컨대 이것으로부터 분할하여 접속된 워드선 RWLN, RWLP가 함께 활성화될 때마다 가장 먼저 n형 메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되기 때문에, 가장 먼저 p형메모리셀에 접속된 비트선이 선택되는 경우에 비해서, tdn 과 tdp의 차만큼 판독데이타선(104)로의 데이타 판독이 빨라진다. 그리고 워드선 RWLN, RWLP의 활성화가 함께 종료할 때까지 p형 메모리셀에 접속되는 비트선이 선택되기 때문에, p형 메모리셀의 기억데이타는 이미 비트선에 판독되어 있고, p형 메모리셀의 기억데이타가 판독데이타선(104)에서 판독되는 데에 필요한 시간TBL1이 지연시간 tdp에 영향받지 않는다. 따라서, 워드선의 활성화 후에 가장 먼저 p형메모리셀이 액세스됨으로써 데이타의 판독이 지연되는 일이 없이 n형 메모리셀의 다음에 p형 메모리셀의 기억데이타를 판독할 수 있다.
또한, 모든 판독워드선의 각각이 활성화되어 1개라도 맨먼저 p형메모리셀이 액세스되면, 이에 따라 p형메모리셀로부터 판독된 데이타가 판독데이타선(104)로 확정하는 시간(도 8의 tdp0에 상당)까지 적어도 클럭신호 CLK의 주기를 보상해 두지 않으면 안된다. 그러나 이 실시예와 같이, 16개의 메모리셀로부터 순차 데이타를 판독할 경우, 이들 판독워드선중의 하나가 선택될 때마다, 그 선택된 판독워드선이 활성화되어 맨먼저 n형 메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되기 때문에, 클럭신호 CLK의 주기를 최대 n형 메모리셀로부터 판독되는 데이타가 판독데이타선(104)에서 확정하는 시간(도 8의 tdn0에 상당)까지 단축할 수 있다. 따라서, FIFO메모리의 데이타의 판독속도를 향상시킬 수 있다.
다음에, 도1에 도시하는 FIFO메모리의 데이타를 기입하기 위한 구체적 구성, 및 동작에 대해서 설명한다.
이 FlFO메모리의 각 메모리셀로의 데이타의 기입 순서는, 도7a에 있는 「MC#」에 표시된 데이타의 판독시에 있어서의 메모리셀의 액세스 순서와 같다. 데이타의 기입을 위한 구성을 설명한다.
기입용의 액세스 제어회로(105)는, 데이타기입시에 메모리셀을 액세스하는 열어드레스의 신호 A0, A1,및 행어드레스의 신호 A2, A3를 생성한다. 그 구성은, 도 6에 도시한 것과 마찬가지로, 액세스 제어회로(105) 는 도 7a에 도시하는 것과 동일한 신호 A0∼A3를 순차 출력한다. 데이타의 판독동작과 마찬가지로, 16개의 메모리셀에 16비트의 시리얼데이타를 1비트씩 기입기억시키는 일련의 동작은, 2진카운터의 리셋단자에 리셋신호가 입력됨으로써 개시되고, 2진카운터는 클럭신호 CLK에 동기하여 0000로부터 1111까지를 순차 출력한다.
기입비트선 선택기(107)는, 액세스 제어회로(105)에서 생성되는 열어드레스인 신호 A0, A1에 따라서, 기입비트선 WBL0∼WBL3중 어느 1개를 선택하고, 기입데이타선(108)로부터 그 선택된 기입비트선에 데이타를 전달시킨다.
도 9는 기입비트선 선택기(107)의 회로 구성도이다. 이 기입비트선 선택기(107)은 액세스 제어회로(105)에서 생성되는 열어드레스인 신호A0, A1을 디코드하고, 신호 Y0∼Y3의 선택신호를 출력하는 열디코더(130), 열디코더(130)로부터 출력되는 각각의 선택신호 Y0∼Y3를 입력하는 드라이버 DRVW0∼DRVW3, 드라이버 DRVW0∼DRVW3의 출력에 접속되는 각각 선택신호선 CSW0∼CSW3, 그 입력이 기입데이타선(108)에 공통하여 접속되고, 그 출력이 기입비트선 WBL0∼WBL3에 접속되는 비트선 드라이버WDR0∼WDR3을 갖는다. 드라이버DRVW0∼DRVW3은 입력하는 신호와 동일한 논리를 출력하여 각각 선택신호선CSW0∼CSW3을 구동한다. 비트선드라이버WDR0∼WDR3은 선택신호선 CSW0∼CSW3상의 신호를 인에이블 신호로서 입력한다. 비트선 드라이버WDR0∼WDR3은 각각 선택신호선 CSW0∼CSV3이 H일때, 입력하는 신호와 동일한 논리를 출력하여 기입비트선 WBL0∼WBL3을 구동하고, L의 경우는 구동하는 동작을 하지 않는다.
또한, 캐패시터C0∼C3은 각각 기입워드선WBL0∼VBL3의 배선용량을 도시한다. 열디코더(130)는 도10에 도시하는 진리표에 따라서 디코드동작한다.
열어드레스가(A0, Al)=(L, L)이면, 드라이버 DRVW0을 통해 선택신호선 CSW0이 H, 선택신호선 CSW1∼CSW3이 L로 된다. 따라서 비트선 드라이버WDR0가 선택되어 동작하고, 입력데이타선(l08)에 입력되는 데이타가 기입비트선 WBL0으로 전달된다. 마찬가지로 하여, 열어드레스가 (A0, Al)=(H, L)이면, 선택신호선 CSW1만이 H로 되어 비트선드라이버WDRl이 선택되어 동작한다. 기입 데이타선(108)에 입력되는 데이타가 입력비트선 WBL1에 전달된다. (A0, Al)=(L,H)이면, 선택신호선 CSW2만이 H로 되고 비트선드라이버 WDR2가 선택되어 동작한다. 기입데이타선(108)에 입력되는 데이타가 입력비트선 WBL2에 전달된다. 그리고(A0.Al)=(H, H)이면, 선택신호선 CSW3이 H로 됨으로써 비트선드라이버 WDR3이 동작한다. 입력데이타선(108)에 입력되는 데이타가 입력비트선 WBL3에 전달된다.
또한, 열디코더(130)는 장치외부로부터 입력되는 라이트 펄스WP를 인에이 블신호로써 입력한다. 그리고 열디코더(130)는 라이트펄스WP가 H일 때에 상기의 디코드동작을 하고, 한편 라이트펄스WP가 L일 때에는 신호 Y0∼Y3은 전부 L로 된다.
기입용의 행디코더(106)는, 액세스 제어회로(105)에서 생성되는 행어드레스인 신호 A2, A3를 디코드하여 신호 X0∼X3의 선택신호를 출력한다. 신호 X0∼X3는 각각 기입워드선WWL0∼WWL3에 주어지고, 기입워드선WWL0∼WWL3의 어느 하나가 선택되어 활성화된다. 이 행디코드(106)의 디코드동작은, 도 11에 도시한 진리표에 따른다.
(A2,A3)=(L,L)인 경우는 기입워드선WWL0, (A2, A3)=(H, L)인 경우는 기입워드선WWL1,(A2,A3)=(L,H)의 경우는 기입 워드선 WWL2이고, 또한 (A2, A3)=(H,H)의 경우는 기입워드선 WWL3이 선택되어 H로 활성화되고, 그외의 기입워드선은 모두 L로 된다.
예컨대, 기입워드선WWL0이 H로 활성화되면, 기입 워드선 WWL0으로부터 분할하는 워드선 WWLN은 드라이버 DN을 통해 H로 되고, 워드선 WWLP는 드라이버 DP를 통해 L로 된다. 메모리셀MC00, MC20의 nMOS 트랜지스터 N3, 및 메모리셀MC10, MC30의 각각 pMOS 트랜지스터 P3이 모두 도통한다. 그 외의 기입워드선WWL1∼WWL3이 활성화된 경우에 대해서도 마찬가지이다.
기입용의 행디코더(106)은 액세스 제어회로(107)의 열디코더(130)의 신호 Y3를 기입하고, 이 신호 Y3를 제어 신호WPO로 한다. 이 제어 신호 WPO는 행디코더(106)의 인에이블신호이다. 기입 용의 행디코더(l06)는, 제어 신호 WPO가 H인 경우, 도5의 진리표대로 상기의 디코드동작을 행하는, 한쪽이 L인 경우, 신호 X0∼X3는 L로 되어 모든 기입워드선을 활성화하지 않는다.
각 메모리셀에 데이타를 기입하는 동작을 도12을 이용해서 설명한다.
각각 1비트의 데이타 D0∼D15를, 도 7a의 순서에 따라서 각각의 메모리셀에 기입하는 경우를 생각한다.
도 12에 있어서, 시간 t0, t1, t2, ···는 클럭의 상승시간이다. 라이트 펄스WP는, 클럭의 각 주기0, 1, 2, ···내에서 H의 펄스가 한번 발생하도록 기입비트선 선택기(107)에 입력된다. 액세스 제어회로(105)의 2진 카운터는, 클럭 CLK의 상승을 카운트하고, 클럭의 CLK의 주기0∼15에서 도 7a와 동일한 어드레스신호AD0∼AD15를 출력한다. 데이타 D0∼D15는, 클럭 CLK의 상승에 동기하여 기입 데이타선(108)에 기록된다.
주기0에서, 행디코더(106)는 어드레스신호 AD0의 신호(A3, A2)=(0,0)를 기입하지만, 열디코더(130)의 출력 Y3는 L인 상태이기 때문에 기입워드선은 어느것이나 활성화되지 않는다. 기입워드선WWL0은 어드레스신호 AD3의 신호(A3, A2)=(0,0)가 디코드되어 출력 Y3가 H를 나타내는 주기4로 처음으로 활성화된다.
한편, 기입비트선 선택기(107)의 열디코더(130)은 어드레스신호AD0의 신호(Al,A0)=(0.0)를 디코드하여, 비트선드라이버 WDR0을 선택한다. 열디코더(130)에서는 라이트펄스WP가 H의 기간만큼 디코드결과를 출력하기때문에, 도 12에 도시하는 펄스0의 기간만큼 비트선CSW0은 H가 되고, 비트선드라이버WDR0는 동작상태로 된다. 그 결과, 비트선드라이버 WDR0이 구동동작을 개시함과 동시에 데이타 D0이 기입 데이타선(108)으로부터 기입비트선 WBL0에 전파된다. 그리고 비트선드라이버 WDR0은 펄스0의 하강과 동시에 구동동작을 멈춘다. 기입비트선 WBL0은 비트선드라이버WDR0의 구동동작이 정지한 후는 전원단자에도 접지단자에도 전기적으로 접속되지 않은 부유상태가 된다. 그러나 캐패시터 C0에는 비트선드라이버WDR0가 데이타 D0과 동일한 전위를 유지할 만큼의 전하가 쌓이기 때문에 비트선드라이버WDR0의 동작 정지후에도 기입비트선WBL0은 데이타 D0를 유지한다.
마찬가지로, 주기1에 있어서, 열디코더(130)는 어드레스신호AD1의 신호(Al,A0)=(0,1)를 디코드해서 비트선드라이버 WDR1이 선택된다. 펄스1의 기간으로 선택기선CSW1이 H가 되어 비트선드라이버WDR1이 구동동작한다. 비트선드라이버WDR1의 구동동작이 개시함과 동시에 데이타 D1가 기입비트선WBL1에 전달된다. 그리고 비트선드라이버WDR1의 동작의 정지후도 캐패시터 C1에 비축된 전하에 의해, 기입비트선 WBL1은 데이타 D1의 전위가 유지된다. 또한 주기2에 있어서도, 어드레스신호AD2의 신호(Al,A0)=(1,0)가 디코드된 결과, 펄스2의 기간으로 선택선CSW2이 H가 되고, 비트선드라이버 WDR2가 구동동작한다. 이 구동동작이 개시됨과 동시에 데이타 D2가 기입비트선WBL2에 전달되어, 주기2의 종료시에는 캐패시터 C2에 의해 기입비트선WBL2는 데이타 D2의 전위를 유지한다.
주기3에 있어서, 열디코더(130)는 어드레스신호AD3의 신호(Al,A0) =(1,1)를 디코드하여, 비트선드라이버 WDR3이 선택된다. 이 때, 열디코더(130)의 출력신호 Y3는 H로 된다. 따라서 제어 신호 WP0는 H로 되기 때문에, 행디코더(105)는, 행어드레스인 신호(A3, A2)=(0,0)를 디코드하고, 도12에 도시된 바와 같이, 펄스3의 기간으로 기입워드선 WWL0이 H로 활성화된다. 펄스3가 발생함과 동시에, 드라이버 DN을 통해서 메모리셀MC00, MC20의 각각 nMOS트랜지스터 N3이 모두 도통하고, 드라이버DP를 통해서 메모리셀MC10, MC30의 각각 pM0S트랜지스터P3가 모두 도통된다.
펄스3의 기간으로 선택선CSW3이 H가 되어 비트선드라이버 WDR3가 구동동작한다. 따라서, 메모리셀MC30의 노드n3에는, 기입 데이타선(108)으로부터 기입비트선 WBL3, 또한 도통하는 pMOS 트랜지스터 P3를 통해 데이타D0가 기입된다. 한편, 펄스3의 발생에 의해 메모리셀MC00, MC20의 nMOS트랜지스터N3, 메모리셀MC10의 pMOS 트랜지스터P3가 도통하고, 각각의 기억노드인 노드n3, n4에, 펄스3의 발생전에 기입비트선 WBL0∼WBL2에 유지되어 있던 각각 데이타 D0∼D2가 기입된다. 그리고, 펄스3의 발생이 끝남과 동시에, 기입워드선WWL0은 L이 되고, 메모리셀MC00, MC20의 nMOS트랜지스터N3, 메모리셀MC10, MC30의 pMOS 트랜지스터 P3가 전부 비도통이 된다.
이상과같이, 주기3에서도 시리얼에 기입되는 데이타 D0∼D3가, 각각 메모리셀MC00, MC10, MC20, MC30에 동시에 기입된다.
이 이후는 도시하지 않지만, 다음 주기4∼7에서는 액세스 제어회로(107)는(0,0), (0,1), (1,0), (l,1)의 신호(Al,A0)를 순차출력한다. 그리고 주기4∼7의 사이에서 신호(A3, A2)는 (0.1)을 출력하지만 주기7에서 기입워드선WWL1이 처음으로 활성화되기 때문에, 기입데이타선(108)로부터 기입되는 데이타 D4, D5, D6, D7는 주기7에서 동시에 각각 메모리셀MC01, MC11, MC2l, MC31에 기입된다.
다음 주기8∼11에서 액세스 제어회로(l07)은 (0.0), (0,1), (1.0), (1,1)의 신호(Al, A0)를 순차출력한다. 그리고 주기8∼11의 사이에서 신호(A3, A2)는 (l,0)을 출력하지만, 주기11에서 기입워드선WWL2이 처음으로 활성화되기 때문에, 기입데이타선 l08개로부터 기입되는 데이타 D8, D9, Dl0, Dl1은 주기11에서 동시에 각각 메모리셀MC02, MC12, MC22, MC32에 기입된다.
다음 주기12∼15에서 액세스 제어회로(107)는 (0,0), (0,1), (1,0), (1.1)의 신호(Al, A0)를 순차출력한다. 그리고 주기12∼15의 사이에서 신호(A3,A2)는(1.1)을 출력하지만, 주기15에서 기입워드선 WWL3이 처음으로 활성화되기 때문에, 기입 데이타선(108)로부터 기입되는 데이타D12, D13, D14, Dl5는 주기 15에서 동시에 각각 메모리셀MC03, MCl3, MC23, MC33에 기입된다. 그리고 이들의 메모리셀에 데이타를 입력는 것은 항상 액세스 순서대로 행해진다.
또한, 도 1에 있어서의 FIFO메모리는 동일 칩상에서 구성되어도 좋다. 또한 판독용의 액세스 제어회로(101), 및 기입제어회로(105)가, 다른 것과 다른 칩내에 구비되고, 도 1의 FIFO메모리가 동일보드상에 실장되어 구성되어도 좋다.
(실시예2)
도 12는, 도 1에 도시하는 기억기능을 갖는 반도체 장치에 있어서의 액세스 제어회로(101)의 다른 구성을 도시하는 회로 구성도이다.
액세스 제어회로(101)는, 피드백·쉬프트레지스터형의 카운터(이하, FSR카운터)(150), NOR 게이트(151) 및 2비트의 2진카운터(152)를 갖는다.
FSR 카운터(150)는, 직렬로 접속되고, 클럭신호CLK에 상승에 동기하여 기입신호를 기입하고, 유지하는 2개의 플립플롭회로(이하, FF회로) (153,154), 및 FF회로(154)가 출력하는 신호의 반전논리를 FF회로(153)에 기입시키는 인버터(155)를 갖는다. FF회로(153,154)는 클럭신호 CLK에 동기하여 유지데이타를 시프트하는 시프트레지스터를 구성하고, FF회로(153,154)의 출력신호를 각각 열어드레스인 신호A1, A0으로 해서 판독비트선 선택기(103)으로 출력한다.
이 액세스 제어회로(101)의 동작을 도 14에 도시하는 타이밍도를 참조하면서 설명한다. 우선 시간 t0에 있어서, FF회로(153,154)는 함께「0」으로 리셋되어 있는 것으로 한다. 시간 t1에서 첫번째의 시프트 동작이 생기고, FF회로(154)는, 그 시프트 동작전에 FF회로(153)로 유지되어 있던 「0」를 유지하고, FF회로(153)는, FF회로 l54로 유지되어 있던「0」의 반전신호인 「1」를 유지한다. 시간 t2에서 두번번째의 시프트동작이 생기고, FF회로(154)는, FF회로(153)에서 유지되어 있던「1」을 유지하며, FF회로(153)는, FF회로(l54)에서 유지되어 있던「0」의 반전신호인 「1」를 유지한다. 시간 t3에 3회째의 시프트동작이 생겨, FF회로(154)는 FF회로(153)로 유지되어 있던「1」를 유지하고, FF회로(153)는, FF회로(154)에서 유지되어 있던「1」의 반전신호인 「0」를 유지한다. 그리고 시간 t4에서 4회째의 시프트동작이 생겨, FF회로(154)는 FF회로(153)로 유지되어 있던「0」를 유지하고, FF회로(153)는 FF회로(154)에서 유지되어 있던「1」의 반전신호인 「0」를 유지한다. 따라서 액세스 제어회로(101)는, 열어드레스의 신호(Al, A0)를 (0,0,1,0,1,1,0,1)의 순서로 되풀이하여 출력한다.
2진카운터(l52)은, 클럭신호 CLK의 상승을 순차카운트하고, 0, 1, 2, 3를 2진수로 표현된 값으로 하여 순차출력한다. 이 2진카운터(152)는, FF회로(l56,157)을 가지며, 또한 FF회로(157)의 출력을 논리반전시켜 FF회로(157)에 기입시키는 인버터(159), FF회로(156)의 출력신호와 인버터(159)의 출력신호와의 배타적 NOR 논리를 FF회로(156)에 기입시키는 EXNOR 회로(158)를 갖는다. 그리고 FF회로(156,157)의 출력을 각각 최상위비트, 최하위비트로 한다.
액세스 제어회로(105)는 2진카운터(152)의 최하위 비트, 최상위 비트를 각각 행어드레스인 신호 A2, A3으로 해서 행디코더(102)로 출력한다. 또한 2진카운터(152)에는, 신호 A0의 반전신호와 신호 A1과의 NOR 논리를 이루는 NOR 게이트(151)로부터 출력되는 신호가 인에이블신호EN으로서 입력된다. FF회로(156,157)은 이 인에이블신호EN을 입력하고, 인에이블신호EN이「1」인 경우만 입력신호를 기입유지한다. 따라서 NOR 게이트(151)의 출력신호가「1」인 경우에 한하여 2진카운터(152)는 카운트동작한다.
도 14의 타이밍도가 도시하는 바와 같이, 시간 t0에서 2진카운터(151)는 0으로 리셋된다. 시간 tl∼t3에서는 각각 인에이블신호는 「0」이고 2진카운터(151)는 카운트업하지 않고 계속해서 0을 출력한다. 시간t3에 대한 FSR 카운터(150)의 시프트동작에 의해 신호 A0가「1」,신호 A1가「0」이 되었을 때에, 인에이블신호EN이「1」를 나타내서 2진카운터(152)의 카운트동작이 가능해진다. 그리고 2진카운터(152)는 시간 t4에서 처음으로 출력값을 0에서 1로 카운트업한다. 한편에서 FSR카운터(150)에서 신호A1, A0가 함께「0」으로 되기 때문에, 시간 t4경과 후에는 인에이블신호EN은「0」으로 된다. 2진카운터(152)는, 클럭신호 CLK의 4주기로 일회 카운트업하고, 열어드레스인 신호(Al, A0)가 (0,1)부터 (0,0)으로 변화할 때마다 행어드레스를 변화시킨다.
도 15a는, 이 실시예의 액세스 제어회로(101)로부터 출력되는 신호 A0∼A3의 값을 도시한 도면이다. 도중의「T」는, 도 13의 클럭신호 CLK의 연속하는 주기0∼15의 16주기분을 도시한다. 「AD#」,「BL#」,「WL#」및「MC#」은, 도 7a의 것과 동일한 것을 나타낸다. 도 14b는 도 1에 있어서의 메모리셀의 배열을 간략하게 도시한 것으로, 각 메모리셀에는 데이타가 판독되는 순서를 나타내는 번호가 붙여져 있다.
도 13에 있어서의 FSR 카운터(150), 2진 카운터(l51)에 있어서의 4개의 FF회로는, 각각 도시하지 않은 리셋단자를 가지며, 16개의 메모리셀의 각각 1비트의 기억데이타를 시리얼데이타로서 판독하는 동작은 각 리셋단자에 리셋신호가 공통으로 기입됨으로써 개시된다. 이것에 의해 메모리셀MC00의 기억데이타가 처음으로 판독되고, FSR카운터(150), 2진카운터(151)의 카운터동작과 함께 메모리셀MC20,MC30, MC10, MC01, MC21, MC31, MC11, MC02, MC22, MC32, MC12, MC03, MC23, MC33, MC13의 순서에 따라서, 각 메모리셀로부터 기억데이타가 판독된다. 그리고 이들 메모리셀로부터 데이타를 판독하는 것은 항상 액세스순서에 따라서 행해진다.
또한, 이 실시예의 FIFO메모리에 있어서의 메모리셀의 데이타판독의 구체적인 동작은 메모리셀의 판독순서가 다를 뿐, 실시예1의 경우와 동일하다.
본 실시예에 있어서도, 실시예1과 마찬가지로 워드선쌍을 이루는 워드선RWLN, RWLP가 함께 활성화될 때마다 맨먼저 n형메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되고, 또한 워드선RWLN, RWLP의 활성화가 함께 종료할 때까지 p형메모리셀에 접속되는 비트선이 선택되도록 구성되어 있다.
더우기, 16개의 메모리셀로부터 기억데이타를 순차판독하는 경우에도, 판독워드선중의 하나가 선택될 때마다, 그 선택된 판독워드선이 활성화되어 맨먼저 n형메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되고, 그 판독워드선의 활성화가 종료할 때까지 p형메모리셀에 접속된 비트선이 선택되도록 구성되어 있다. 따라서, 본 실시예의 형태의 반도체 장치에 의해 실시예1과 마찬가지의 효과를 얻는다.
본 실시예에 있어서의 기입용의 액세스 제어회로(l05)는, 도13에 도시된 회로와 동일하게 구성되고, 기입용의 행디코더(106)는 실시예1과 동일하게 구성되어 있다. 판독비트선 선택기(107)는 도9의 것으로 구성되어 있다. 단지 제어 신호WPO은 열디코더(130)의 출력신호 Y3이 아닌 신호 Y1로부터 꺼내야만 한다. 그리고 기입데이타선(l08)로부터 직렬로 입력되는 16비트의 데이타는, 도 15에 도시한 데이타의 판독과 동일한 순서로 각각 1비트씩 각 메모리셀에 기입되어 기억된다.
(실시예3)
도 16는, 도 1에 도시하는 기억기능을 갖는 반도체 장치에 있어서의 액세스 제어회로(101)의 다른 구성을 나타내는 회로 구성도이다.
이 액세스 제어회로(101)은 도 13에 도시된 2진카운터(151)의 대신에 FSR 카운터(160)를 이용하고 있는 점이 다르고, 그 밖의 구성은 도13의 것과 동일하다. FSR 카운터(160)는, 직렬로 접속되어 각각 1비트의 데이타를 유지하는 2개의 FF회로(162,163), 및 FF회로(163)의 출력신호의 반전논리를 FF회로(162)에 입력시키는 인버터(164)를 갖는다. FF회로(162,163)는 클럭신호 CLK의 상승에 동기하여 FF회로(162)로부터 (163)으로 유지데이타를 시프트하는 시프트 레지스터를 구성하고, FF회로(162,163)의 출력신호를 행어드레스인 신호 A3, A2로 해서, 행디코더(102)로 출력한다. 게다가, FF회로(162,l63)은, NOR 게이트(151)의 출력을 인에이블신호 EN으로서 입력하고, 인에이블신호EN이「1」의 경우만 입력신호를 기입유지한다.
FSR 카운터(160)는, 그 시프트동작에 의해 FSR 카운터(150)와 같이 열어드레스의 신호(Al,A0)를 (0,0,1,0,1,1,0,1)의 순서로 반복출력한다. 그러나 FSR 카운터(160)는 인에이블신호EN에 따라서 클럭신호 CLK의 4주기에서 일회 시프트동작을 일으킨다. 요컨대 열어드레스인 신호(Al, A0)이(0,1)에서 (0.0)로 변화할 때마다 행어드레스를 변화시킨다.
도 17a는 본 실시예의 액세스 제어회로(101)로부터 출력되는 신호A0∼A3의 값을 도시한 도면이다. 도중의「T」는 도16의 클럭신호CLK의 연속하는 주기0∼15의 16주기분을 나타낸다. 「AD#」,「BL#」, WL#」및「MC#」은 도 7a의 것과 동일한 것을 나타낸다. 도 17b는 도 1에 있어서의 메모리셀의 배열을 간략하게 도시한 것으로, 각 메모리셀에는 데이타가 판독되는 순서를 도시한 번호가 붙혀져 있다.
도16의 FSR카운터(150,160)의 4개의 FF회로는, 각각 도시하지 않은 리셋단자를 가지며, 16개의 메모리셀의 각각 1비트의 기억데이타를 16비트의 시리얼데이타로서 판독하는 일련의 동작은, 각 리셋단자에 리셋신호가 공통으로 입력됨으로써 개시된다. 이것에 의해 메모리셀MC00의 기억데이타가 처음으로 판독되고, FSR 카운터(150), (160)의 각각 카운트동작과 함께 메모리셀MC20, MC30, MCl0, MC02, MC22, MC32, MC12, MC03, MC23, MC33, MC13, MC01, MC21, MC31, MC11의 순서에 따라 각 메모리셀로부터 기억데이타가 판독된다. 그리고 이들 메모리셀이 데이타를 판독하는 것은 항상 이 액세스순서에 따라서 행해진다.
또한, 본 실시예의 FIFO 메모리에 있어서의 메모리셀로부터의 데이타판독의 구체적인 동작은 메모리셀로부터의 판독순서가 다를 뿐, 실시예1의 경우와 동일하다.
이 실시예에 있어서도, 실시예1와 같이, 워드선쌍을 이루는 워드선RWLN, RWLP가 함께 활성화될 때마다 맨먼저 n형 메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되고, 또한 워드선RWLN, RWLP의 활성화가 함께 종료할 때까지 p형메모리셀에 접속되는 비트선이 선택되도록 구성되어 있다.
또한, 16개의 메모리셀로부터 기억데이타를 순차적으로 판독하는 경우라도 판독워드선중 하나가 선택될 때마다, 그 선택된 판독워드선이 활성화되어 맨처음에 n형 메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되고, 그 판독워드선의 활성화가 종료할 때까지 p형 메모리셀에 접속되는 비트선이 선택되도록 구성되어 있다. 따라서 본 실시예의 반도체 장치에 의해 실시예1과 같은 효과를 얻는다.
또한, 실시예2, 3로부터 알 수 있는 바와 같이, 행어드레스인 신호 A3, A2를 생성하는 수단은, 카운터기능을 갖고 있으면 좋고, 카운터기능을 갖는 회로는 설계의 필요에 따라서 임의의 형태로도 좋다. 예컨대 실시예2에 있어서의 2진카운터(152)는 EXNOR 게이트(158)의 분만큼 회로규모가 커지기 때문에 이 실시예3에 있어서의 FSR카운터(160)을 이용하는 편이 바람직하다.
본 실시예에 있어서의 기입용의 액세스 제어회로(105)는 도16에 도시된 회로와 동일하게 구성되고, 기입용의 행디코더(106)도 실시예1과 동일하게 구성되어 있다. 기입비트선 선택기(107)은 도9의 것으로 구성되어 있다. 다만, 제어 신호WPO가 열디코더(l30)의 출력신호 Y3이 아닌 신호 Y1로부터 나와야 한다. 그리고 기입데이타선(108)로부터 직렬로 기입되는 16비트의 데이타는 도17에 도시된 데이타의 판독과 동일한 순서로 각각 1비트씩 각 메모리셀에 기입되어 기억된다.
(실시예4)
도 18는, 도1에 도시하는 기억기능을 갖는 반도체 장치에 있어서의 액세스 제어회로(101) 및 행디코더(102)의 별도의 구성을 도시하는 회로 구성도이다.
본 실시예4에 있어서의 액세스 제어회로(101)는, FSR카운터(170), NOR 게이트(l76)을 갖는다.
FSR카운터(170)는 클럭신호 CLK의 상승에 동기하여 입력신호를 기입, 유지하는 FF회로(171,172), FF회로(172)의 출력신호의 논리를 반전시키는 인버터(173), 인버터(173)의 출력신호와 리셋신호RSTL과의 AND 논리를 FF회로(171)로 출력하는 AND 게이트(174), 및 FF회로(171)의 출력신호와 리셋신호 RSTL과의 AND 논리를 FF회로(172)로 출력하는 AND 게이트(175)를 갖는다.
NOR 게이트(l76)은, FF회로(171)의 출력신호와 인버터(173)의 출력신호와의 NOR 논리신호를 인에이블신호EN으로서 출력한다.
액세스 제어회로(101)는 FF회로(171,172)의 출력신호를 열어드레스인 각각 신호 A1, A2로서 출력비트선 선택기(103)로 출력한다.
행디코더(102)는, 클럭신호CLK의 상승에 동기해서 입력 신호를 기입하고 유지하는 FF회로(190)∼(193), FF회로(193)의 출력신호의 논리를 반전시키는 인버터(194), 이 인버터(194)의 출력신호와 리셋신호RSTL과의 NAND 논리를 FF회로(190)에 출력하는 NAND 게이트(l95), FF회로(190)의 출력신호와 리셋신호 RSTL과의 AND 논리를 FF회로(191)로 출력하는 AND 게이트(196), FF회로(19l)의 출력신호와 리셋신호RSTL과의 AND 논리를 FF회로(192)에 출력하는 AND 게이트(197), FF회로(l92)의 출력신호와 리셋신호 RSTL과의 AND 논리를 FF회로(193)에 출력하는 AND 게이트(198)를 갖는다.
또한, FF회로(190∼193)의 각각은 NOR게이트(176)로부터 출력되는 인에이블신호EN을 입력하고, 인에이블신호EN이「1」인 경우에만 입력신호를 기입하고, 유지한다. 그리고 FF회로(190)∼(193)의 출력이 각각 판독비트선 RWL0∼RWL3에 접속되어 있다.
리셋신호 RSTL이「0」인 경우에는, 액세스 제어회로(101)의 AND 게이트(174,175)는 함께「0」를 출력하고, 행디코더(102)의 AND 게이트196∼198 도 함께「0」를 출력하며, 한쪽 NAND 게이트(195)는「1」을 출력한다. 즉, FF회로(174,175,191∼193)는, 클럭신호 CLK에 동기하여 모두 「0」으로 리셋되고, FF회로(190)만이「1」로 셋트된다.
리셋신호 RSTL이「1」의 경우에는, 액세스 제어회로(101)에 있어서는, A ND 게이트(174)는 인버터(173) 의 출력신호를 그대로 출력하고, AND 게이트(175)는 FF회로(171)의 출력신호를 그대로 출력한다. FSR 카운터(170)는 도13의 FSR 카운터(150)와 동일한 동작을 하기 문에, 액세스 제어회로(101)는 열어드레스의 신호(Al,A0)을 (0,0,1,0,1.1,0,1)의 순서로 반복출력한다.
또한, 신호 A1가「0」, 호 A0가「1」인 경우에 NOR 게이트(176)로부터 출력되는 인에이블신호EN은「1」을 도시하고, 그 밖의 경우는 모두 「0」를 도시한다. 또한 리셋신호 RSTL이「1」인 경우에는 행디코더(102)에 있어서, AND게이트(196∼198)는 각각 FF회로(190)∼(192)의 출력신호의 논리를 각각 출력하고, NAND 게이트(194)는 인버터(194)를 통해 FF회로(194)의 출력신호의 논리를 그대로 출력한다. 따라서 행디코더(102)는 클럭신호 CLK에 동기하여 FF회로(190)∼(193)의 유지데이타를 순환적으로 시프트시키는 시프트레지스터를 구성하고 있다. 그리고 이 시프트동작은 인에이블신호EN이「1」인 경우에만 일어나고, 인에이블신호EN이「0」인 경우에는, 각 FF회로는 입력데이타를 기입하지 않고, 시프트동작을 일으키지 않는다.
본 실시예에 따른 메모리셀로부터의 데이타의 판독동작에 대해서 설명한다.
도 19a는 클럭신호 CLK의 각 주기에 대한, 도 18의 액세스 제어회로(101)로부터 출력되는 신호A0, A 1의 값, 및 각 판독워드선의 전위레벨값을 도시하는 도면이다. 도중의 「T」는, 도 18의 클럭신호 CLK의 연속하는 주기0∼15의 16주기를 도시한다. 「BL#」및「MC#」은 도 7a의 것과 동일한 의미이다.
16개의 메모리셀의 각각 1비트의 기억데이타를 시리얼데이타로서 판독하는 동작은 리셋신호 RSTL을「0」로 함으로써 개시된다.
주기0의 동작개시시에, 도 18의 액세스 제어회로(101)로부터 출력되는 신호A1, A0은 모두「0」이 되고, 판독비트선 선택기(103)는 판독비트선 RBL0을 선택한다. 한쪽 행디코더(102)의 FF회로(190)는「1」로 셋트되고, FF회로(191∼193)은 모두「0」으로 리셋되기 때문에, 판독워드선 RWL0이「1」즉, H로 활성화되고, 다른 판독워드선은「0」,즉 L이 되어 선택되지 않는다. 따라서, 메모리셀MC00이 액세스되어 그 기억데이타가 판독된다.
주기1∼3에서는, FSR 카운터(170)는 도 12의 FSR 카운터(150)와 동일하게 동작하기 때문에, 액세스 제어회로(101)는 각 주기에서 각각 (1,0),(1,l),(0,1)의 순서롤 신호(Al, A2)를 출력한다. 한편, 행디코더(102)는 주기3의 개시시까지는 인에이블신호EN은「0」이기 때문에 주기1∼3에서는 주기0과 같은 판독워드선 RWL0만을 활성화하고 있다. 따라서, 주기1∼3에서는 각각 메모리셀MC20, MC30, MC10이 액세스되어 그 기억데이타가 판독된다.
주기4에 있어서, 그 개시시에는 인에이블신호 EN은「1」이기 때문에, 행디코더(102)는, FF회로(190)∼(193)의 사이에서 시프트동작이 일어나고, 특히 FF회로(190)의 유지된 「1」이 FF회로(191)에 시프트함으로써 판독워드선 RWL1이 「1」,즉 H로 활성화된다. 한편, 다른 판독워드선은「0」, 즉 L이 된다.
이후, 행디코더(102)의 시프트동작은 4주기마다 일어난다. 주기4∼7에서는 판독워드선RWL1만이 활성화되고, 그 사이에 신호(Al, A0)는 (0,0),(1,0),(1.1),(0,1)를 순차출력하기 때문에, 주기4∼7에서는 각각 메모리셀MC01, MC21, MC31, MC11이 액세스되어 그 기억데이타가 판독된다.
주기8∼11에서는 판독워드선 RWL2만이 활성화되고, 그 사이에 신호(Al, A 0)은 (0,0,1,0,1,1,0,1)를 순차 출력하기 때문에, 주기8∼11에서는 각각 메모리셀MC02, MC22, MC32, MC12가 액세스되어 그 기억데이타가 판독된다.
주기12∼15에서는 판독워드선 RWL3만이 활성화되고, 그 사이에 신호(Al, A0) 은(0,0,1,0,1.1,0,1)을 순차 출력하기 때문에, 주기12∼15에서는 각각 메모리셀MC03, MC23, MC33, MC13이 액세스되어 그 기억데이타가 판독된다. 그리고 이들 메모리셀로부터의 데이타의 판독은 항상 이 액세스순서에 따라서 행해진다.
본 실시예의 액세스 제어회로(101)을 이용한 반도체 장치에 있어서도, 실시예1과 마찬가지로 워드선쌍을 이루는 워드선RWLN, RWLP가 함께 활성화될 때마다 맨먼저 n형 메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되고, 또한 워드선 RWLN, RWLP의 활성화가 모두 종료할 때까지 p형메모리셀에 접속되는 비트선이 선택되도록 구성되어 있다.
또한, 16개의 메모리셀로부터 기억데이타를 순차판독하는 경우라도, 판독워드선중 하나가 선택될 때마다 그 선택된 판독워드선이 활성화되어 맨먼저 n형 메모리셀에 접속된 비트선이 판독비트선 선택기(103)에 의해 선택되고, 그 판독워드선의 활성화가 종료할 때까지 p 형메모리셀에 접속되는 비트선이 선택되도록 구성되어 있다. 따라서, 본 실시예의 반도체 장치에 의해, 실시예1과 마찬가지의 효과를 얻는다.
또한, 행디코더(102)는 FF회로(190∼193)으로 구성된 시프트레지스터를 가지며, 본 시프트동작에 의해 판독워드선을 순차 선택하기 때문에, 액세스 제어회로(101)는 이 시프트동작을 허가·금지를 나타내는 1비트의 신호, 즉 인에이블신호 EN을 생성하면 좋고, 액세스 제어회로(101)는, 예컨대 도 12의 2진카운터(152), 혹은 도15의 FSR 카운터(l60)을 구성할 필요가 없기 때문에 액세스 제어회로(101)의 구성은 단순하게 되어 그 설계도 용이하다.
또한, 이 실시예에 있어서의 기입용의 액세스 제어회로(105), 기입용의 행디코더(106) 및 기입비트선 선택기(107)는, 실시예2와 동일하게 구성한다.
(실시예5)
상기의 실시예1∼4에 있어서는, 메모리셀의 구성은 도2a에 도시된 n형 메모리셀, 및 도 2b에 도시된 p 형메모리셀에 한하는 것은 아니다. 도 2a 및 도 2b에 있는 데이타유지부(1l0,111)는 데이타를 유지하는 기능을 갖는 것이면 어떻게 구성되어 있더라도 좋다. 예컨대 데이타유지부(110,111)에 각각 래치회로를 구성하고, 스태틱형의 메모리셀이더라도 좋다. 요컨대, 판독비트선RBLj와 데이타유지부(110) 와의 사이에 접속되고, 게이트단자에 판독워드선 RWLN이 접속된 nM0S트랜지스터를 갖는 제 1 종류의 메모리셀, 및 판독비트선 RBLk와 데이타유지부(111)와의 사이에 접속되고, 게이트단자에 판독워드선 RWLP가 접속된 pM0S트랜지스터를 갖는 제 2 종류의 메모리셀을 구성한 것 모두는 상기 실시예와 같은 효과를 얻는다.
(실시예6)
도 20은, 본 발명의 실시예6에 있어서의 기억기능을 갖는 반도체 장치를 도시하는 회로 구성도이다. 특히, 복수의 메모리셀의 각 기억데이타를 어느 정해진 순서로 판독하는 것으로, 특히 마이크로컴퓨터의 프로그램의 저장, 혹은 화면 출력으로의 문자폰트의 기억등에 이용되는 ROM 회로를 도시한다. 이 ROM 회로는, 메모리셀 어레이(20), 판독용의 액세스 제어회로(201), 판독용의 행디코더(202), 및 판독비트선 선택기(203)을 포함한다.
도면에서, 메모리셀 어레이(20)는 n형메모리셀인 메모리셀MC00∼MC03, MC20∼MC23, 및 p 형메모리 셀인 메모리셀MC10∼MC13, MC30∼MC33를 갖는다. 그리고 판독비트선RBL0은 메모리셀MC00∼MC03의 열에 대응하여 설치되고, 판독비트선 RBL1은 메모리셀MC10∼MC13의 열에 대응하여 설치되며, 판독비트선 RBL2은 메모리셀MC20∼MC23의 열에 대응하여 설치되고, 또한 판독비트선 RBL은 메모리셀MC30∼MC33의 열에 대응하여 설치된다. 한편, 판독워드선 RWL0은 메모리셀MC00, MC10, MC20, MC30의 행에 대응하여 설치되고, 판독워드선RWL1은 메모리셀MC01, MC11, MC21, MC31의 행에 대응하여 설치되고, 판독워드선 RWL2은 메모리셀MC02, MC12, MC22, MC32의 행에 대응하여 설치되며, 또한 판독워드선 RWL3은 메모리셀MC03, MC13, MC23, MC33의 행에 대응하여 설치된다.
도 1의 경우와 마찬가지로, 판독워드선 RWL0∼RWL3의 각각은 드라이버DN을 통해 워드선 RWLN과 드라이버 DP를 통해 워드선 RWLP로 분할되어 있고, 워드선 RWLN과 워드선 RWLP는 워드선쌍을 이룬다.
판독용의 액세스 제어회로(201)는, 메모리셀을 특정하여 액세스하기 위한 제 1및 제 2 제어 신호인 행어드레스와 열어드레스를 생성한다. 판독용의 행디코더(202)는, 액세스 제어회로(201)로부터 출력되는 행어드레스를 디코드하고, 판독워드선 RWL0∼RWL3중 어느1개를 선택하며, 그 선택된 워드선을 활성화하는 선택신호를 출력한다. 판독비트선 선택기(203)은 액세스 제어회로(201)로부터 출력되는 열어드레스를 디코드하고, 판독비트선 RBL0∼RBL3중 어느1개를 선택하여, 그 선택된 비트선으로부터 판독데이타선(204)로 데이타를 판독한다.
행디코더(202)는 실시예1과 마찬가지로 도5에 도시한 진리표에 따라서 행어드레스인 신호 A2, A3을 디코드하여 4비트의 출력신호 X0∼X3를 출력한다. 신호 X0∼X3는 판독워드선RWL0∼RWL3에 주어진다.
또한 판독비트선 선택기(203)는 도 3과 동일하게 구성된다.
메모리셀MC00∼MC03, MC20∼MC23은 모두 n형메모리셀로 구성되고, 메모리셀MC10∼MC13는 모두 p형 메모리셀로 구성되어 있다. 구체적으로 n형 메모리셀은 도 21a 및 도 21b에 도시하는 회로중 어느것으로 구성되고, p형 메모리셀은 도21c 및 도 21d에 도시하는 회로중 어느것으로 구성된다.
도 21a는「1」이 기억된 n형메모리셀을 도시하는 회로 구성도이다. 판독비트선 RBLj와 접지선과의 사이에 접속되고, 게이트전극이 판독워드선으로부터 분할하는 워드선RWLN에 접속된 nM0S 트랜지스터Nl0를 갖는다. 대응하는 판독워드선이 활성화되어 워드선 RWLN이 H가 되면, nM0S 트랜지스터 Nl0가 도통하고, 판독비트선 RBLj가 GND로 방전된다. 판독비트선 RBLj가 판독비트선 선택기(203)에 의해 선택되면, 판독비트선 RBLj의 GND는 센스앰프 SAl(도 3)에 의해 반전되고, 최종적으로는 판독데이타선(204)으로부터 H, 즉「1」이 출력된다.
도 21b는「0」가 기억된 n형메모리셀을 도시한 회로 구성도이다. 판독비트선 RBLj와 접지선과의 사이에 접속되어고 게이트전극이 접지선에 접속된 nM0S 트랜지스터 Nl1을 갖는다. 대응하는 판독워드선이 활성화되더라도 nMOS트랜지스터Nll은 비도통이고, 판독비트선 RBLj는 부유상태로 된다. 그리고 판독비트선RBLj가 판독비트선 선택기(203)에 선택되면, 판독비트선RBLj의 전위는 저항Rl (도3 )에 의해 H로 풀업되고, 그리고 센스앰프SA1에 의해 반전되어, 최종적으로 판독데이타선(204)로부터 L, 즉「0」이 출력된다.
도 21c는「0」이 기억된 p형메모리셀을 도시한 회로 구성도이다. 판독비트선 RBLk와 전원선과의 사이에 접속되고, 게이트전극이 판독워드선으로부터 분할하는 워드선 RWLP에 접속된 pM0S트랜지스터P10을 갖는다. 대응하는 판독워드선이 활성화되어 워드선 RWLP이 L이 되면, pM0S 트랜지스터 Nl0이 도통하여 판독비트선 RBLj가 VDD로 충전된다. 이 판독비트선 RBLj가 판독비트선 선택기(203)에 의해 선택되면, 판독비트선 RBLj의 H는 센스 앰프 SA2(도3)에 의해 반전되어, 최종적으로는 판독데이타선(204)로부터 L, 즉, 「0」이 출력된다.
도 21d는「l」이 기억된 p형 메모리셀을 도시한 회로 구성도이다. 판독비트선 RBLk과 전원선과의 사이에 접속되고, 게이트전극이 전원선에 접속된 pMOS 트랜지스터 P11를 갖는다. 대응하는 판독워드선이 활성화되더라도 pMOS 트랜지스터 P1l은 비도통이고, 판독비트선 RBLk는 부유상태로 된다. 그리고 판독비트선 RBLk가 판독비트선 선택기(203)에 의해 선택되면, 판독비트선 RBLk의 전위는 저항 R2(도3)에 의해 L에 풀 다운되고, 센스 앰프 SA2에 의해 반전되며, 최종적으로는 판독데이타선(204)으로부터 H, 즉「1」이 출력된다.
또한, 도 20(a∼d)에 신호선의 교점에 붙여져 있는 흰동그라미는 신호선이 접속되어 있지 않은 것을 의미한다. ROM 회로의 경우에는, 예컨대 n형메모리셀을 처음에는 동일하게 구성하고, 각각의 메모리셀에 기억시킨 데이타내용에 따라서, 레이저등에 의해 도시한 흰동그라미가 있는 곳의 접속을 절단하여 제조하는 수법을 잘 채용하고 있다. 또한 p형 메모리셀도 마찬가지이다.
이 실시예5에 있어서는, 도 20의 각 메모리셀은 각각에 붙여져 있는 「1」또는「0」이 기억되어 있는 것으로 한다. 메모리셀MC00, MC02, MC20, MC22는 도 21a와 같이 구성되어,「1」을 기억한다. 메모리셀MC01, MC03, MC21, MC23은 도 21b과 같이 구성되고,「0」를 기억한다. 메모리셀MC11, MC12, MC30는 도 21(c)과 같이 구성되어, 「0」을 기억한다. 메모리셀MC10, MC13, MC31, MC32, MC33는 도20d와 같이 구성되어,「1」을 기억한다.
판독용의 액세스 제어회로(201)는 도22에 도시하는 2진 카운터(210)에 의해 구성되어 있다. 이 2진 카운터(210)은 단자0측이 최하위 비트로 하고, 단자3측이 최상위비트로 하며, 클럭CLK의 상승을 카운트함으로써 이들 단자로부터 2진수로 표현된 0 내지 15의 값을 순차출력한다. 열어드레스의 신호 A0, A1는, 2진 카운터(210)의 각각 단자0, 3로부터 출력되고, 행어드레스 A2, A3는 2진카운터(125)의 각각 단자1, 2로부터 출력된다.
도 23a는 액세스 제어회로(201)로부터 출력되는 신호A0∼A3의 값을 도시한 도면이다. 클럭신호 CLK의 상승로부터 다음 상승까지의 시간을 1개의 주기로 하고, 도중「T」는, 그 클럭신호 CLK의 연속하는 주기0∼15까지의 16주기를 나타낸다. 또한「AD#」,「BL#」,「WL#」,「MC#」은 도 7a과 동일한 것을 나타낸다.
또한 도 23b는 도20에 있어서의 메모리셀의 배열을 간략하게 도시한 것으로 각 메모리셀에 데이타가 판독되는 순서를 도시한 번호가 붙여져 있다.
도20의 ROM 회로에 있어서의 데이타의 판독동작을 도 24의 타이밍도를 이용해서 설명한다. 도24에 있어서, 클럭 CLK가 H에 상승할 때마다의 시간을 t0, t1, t2, t3, t4 및 t5으로 하고, 액세스제어회로(101)의 2진카운터(210)는 클럭 CLK의 상승을 카운트한다. 그리고 도23a에 도시하는 주기0∼4가, 각각 t0∼t1, t1∼t2, t2∼t3, t3∼t4의 각 시간에 대응한다. 그 밖의 것은 도 8과 동일한 것을 의미한다.
16개의 메모리셀의 각각 1비트의 기억데이타를 시리얼데이타로써 판독하는 동작은 2진카운터(210)의 리셋단자에 리셋신호가 입력됨으로써 개시된다. 도8와 같이, 액세스 제어회로(201)는 각 클럭상승시각에 대해서 td1만큼 지연해서 어드레스 AD0∼AD15를 순차출력한다. 열어드레스의 신호A0, A1이 변화하는 경우, td2만큼 지연하여 트랜지스터Q0∼Q3중 선택된 것이 도통하는 한편, 행어드레스의 신호 A2, A3가 변화하는 경우, td3만큼 지연하여 판독워드선 RWL0∼RWL3중 선택되는 것을 활성화한다.
주기0에 있어서, 어드레스신호AD0에 의해 판독워드선 RWL0가 선택되어 활성화된다. 도1의 경우와 같이, 판독비트선RBL0, RBL2에는 판독워드선 RWL0의 활성후에 tdn만큼 지연하여 각각 메모리셀MC00, MC20로부터 데이타가 판독되고, 판독비트선 RBL3에는 tdp만큼 지연하여 메모리셀MC30로부터 데이타가 판독된다. 한편, 메모리셀MC10의 pM0S 트랜지스터P11는 항상 비도통이고, 판독워드선 RWL0이 활성화되더라도 판독비트선 RBL1에는 메모리셀MC10의 기억데이타는 판독되지 않는다.
판독비트선 선택기(203)은 어드레스신호AD0에 의해 판독비트선 RBL0을 선택하기 때문에, 판독 데이타선(204)에는 시간(t0+ TBL0)에서 메모리셀MC00에 기억된 「1」의 데이타가 출력된다. 여기서, TBL0= td1 + td3 + tdn 이다.
주기1에 있어서, 액세스 제어회로(201)로부터 출력되는 어드레스신호 AD1에 응답하여, 판독워드선 RWL0은 계속 활성화하는 한편, 판독비트선 선택기(203)에서는 선택신호선 CSLl이 L로 변화하여 pMOS 트랜지스터 Q1가 도통한다. 그리고 저항 R2가 판독비트선 RBL1을 L로 풀다운한다. 저항R2는 pMOS트랜지스터Q1 또는 Q3이 도통한 후에 지연시간tdp보다 짧은 시간 tdx만큼 지연하여 판독비트선이 풀다운되도록 설계되어 있다. 따라서, 판독데이타선(204)에는, 시간(t1+ TBL2)에서 메모리셀MC10의 기억데이타로서「l」이 출력될 수 있다. 여기서, TBL2= td1 + td2 + tdx 이다.
주기2에 있어서, 액세스 제어회로(201)로부터 출력되는 어드레스신호 AD2에 응답하여, 판독비트선 RWL1이 활성화된다. 판독비트선 RWL1에 대응하는 메모리셀MC11에서는 그 pMOS 트랜지스터 P10가 도통함으로써 시간tdp만큼 지연하여 그 기억데이타가 판독비트선 RBL1이 판독된다. 그 밖의 대응하는 메모리셀MC01, MC12, MC23에서는 액세스용의 트랜지스터Nl1, P11은 비도통인 채의 상태이다. 한편, 어드레스신호AD2 에 응답해서 판독비트선 선택기(203)에서는 선택신호선CSL0이 H로 변화해서 nMOS 트랜지스터 Q0이 도통한다. nM0S트랜지스터Q0가 도통하는 것에 응답해서 시간tdx만큼 지연하여 판독비트선 RBL0이 저항 R1에 의해 풀업된다. 따라서 판독데이타선(204)에는, 시간(t2+TBL)에서 메모리셀MC10에 기억된 데이타로서 「1」이 출력된다.
또한, 저항R1은 nMOS 트랜지스터 Q0 또는 Q2가 도통해서, 시간 tdx의 후에 판독비트선을 풀업하도록 구성되어 있다.
주기3에 있어서는, 액세스 제어회로(201)로부터 출력되는 어드레스신호AD3 에 응답하고, 판독워드선 RWL1은 계속 활성화하는 한편, 판독비트선 선택기(203)에서는 pMOS 트랜지스터Ql이 도통한다. 판독데이타선(203)에서는, 이미 판독워드선RWL1에서 판독된 데이타에 의해 시간(t3+ TBLl)에서 메모리셀MC11의 기억데이타인 「0」가 출력된다. 여기에서 TBL1= td1 + td2+ td4이다.
또한, 주기3, 4의 사이는 판독비트선 RBL2, RBL3에는 각각 메모리셀MC21, MC31의 기억데이타는 판독되지 않는다.
주기4에 있어서, 액세스 제어회로(201)가 출력하는 어드레스신호 AD4에 응답하여, 시간 td3만큼 지연하여 판독비트선 RWL2가 활성화된다. 판독비트선 RWL1에 대응하는 메모리셀MC02, MC22에서는 각각 nMOS 트랜지스터 Nl0이 도통함으로써 시간tdn만큼 지연하여 기억데이타가 판독비트선RBL1이 판독되고, 메모리셀MC12에서는 pM0S트랜지스터P10가 도통함으로써 시간 tdp만큼 지연하고 기억데이타가 판독비트선RBL1이 판독된다.
판독비트선 선택기(203)는, 어드레스신호AD4에 의해 판독비트선 RBL0을 선택하기 때문에, 판독비트선(204)에는 시간(t4+ TBL0)에서 메모리셀MC02에 기억된 데이타로써 「1」이 출력된다.
이와 같이 행어드레스의 신호 A2,A3이 2진 카운터(210)의 단자1, 2로부터의 출력 신호이기 때문에, 짝수번째의 주기에서 선택되는 판독워드선이 바뀌어진다. 또한 열어드레스의 신호 A0, A1가 2진카운터(2l0)의 단자0, 3으로부터의 출력신호이기 때문에, 짝수번째의 주기에 있어서는 판독비트선 선택기(203)에 의해 판독비트선RBL0 또는 RBL2가 선택되고, 항상 n형메모리셀이 액세스된다. 그리고, 판독워드선이 활성화되어 맨처음에 액세스되는 n형메모리셀이 「1」을 기억한 것(즉, 도21a에서 구성된 것)일 때는 기억데이타「1」는 클럭상승으로부터 시간 TBL0 후에 판독데이타선(204)에 판독된다. 또한 맨처음에 액세스되는 n형 메모리셀이 「0」을 기억한 것(즉, 도21b에서 구성된 것)일 때는 기억데이타「0」는 클럭상승으로부터 시간 TBL2 후에 판독데이타선(204)에서 판독된다.
한편, 홀수번째의 주기에서는 선택되는 판독워드선은 바꿀 수 없다. 그리고, 판독비트선 선택기(203)에 의해 판독비트선RBL1또는 RBL3이 선택되어 항상 p형메모리셀이 액세스된다. 그 액세스되는 p형 메모리셀이 「0」을 기억한 것(즉, 도 21c에서 구성된 것)일 때에는 기억데이타「0」은 클럭상승으로부터 시간 TBL1 후에 판독데이타선(204)에서 판독된다. 그 액세스되는 p형메모리셀이 「1」을 기억한 것(즉, 도 21d에서 구성된 것)일 때에는 기억데이타「1」은 클럭상승으로부터 시간TBL2후에 판독데이타선(204)에서 판독된다.
이상과 같이, 기억데이타가 출력되는 메모리셀의 순서는 도23a에서「MC#」의 대로, 메모리셀MC00, MC10, MC01, MC11, MC02, MC12, MC03, MC13, MC20, MC30, MC21, MC31, MC22, MC32, MC23, MC33이고, 16주기에서「1100100110011101)」의 시리얼데이타가 출력된다. 이 시리얼데이타는 예컨대 16비트로 된 마이크로컴퓨터의 한 명령셋트와 어느 하나의 문자의 폰트를 나타내고, 이들 메모리셀로부터의 데이타의 판독은, 항상 액세스순서에 따라서 행해진다. 특히 판독워드선RWL0∼RWL3은 각각 활성화될 때마다, 그 활성화후에 n형메모리셀에 대응하는 판독비트선이 맨처음에 판독되도록 구성되고, 또한 활성화가 종료하기 까지 p형 메모리셀에 대응하는 판독비트선이 선택되도록 구성되어 있다.
본 실시예에 따른 ROM회로의 메모리셀 어레이는 CMOS트랜지스터의 게이트어레이방식으로 제조된다. 그리고 각 메모리셀은 그 기억시키고 싶은 내용에 따라서 도20a∼d중 어느 하나로 구성된다. 특히, 도20c와 같이 비트선과 데이타유지부와의 사이에 접속되고, 게이트단자에 워드선이 접속된 pM0S 트랜지스터를 갖는 p 형메모리셀이 한개라도 존재하여 이 메모리셀이 판독워드선이 활성화되어 맨먼저 액세스되는 경우에는, 판독비트선으로 데이타가 판독되는 것이 늦어진다는 문제가 생긴다. 따라서, 본 실시예와 같이, 16개의 메모리셀로부터 순차데이타를 판독하는 경우, 이들 판독워드선중의 하나가 선택될 때 마다, 그 선택된 판독워드선이 활성화되어 맨먼저 n형 메모리셀에 접속된 비트선이 판독 비트선 선택기(103)에 의해 선택되기 때문에, 「1」또는「0」을 기억하기 위해서 n형 메모리셀, p형 메모리셀의 각각이 어떻게 구성되더라도 실시예1과 같이 데이타를 판독하기 위한 클럭신호 CLK의 주기를 작게 할 수 있고, ROM회로의 데이타 판독속도를 향상시킬 수 있다.
또한, 도20에 있어서의 ROM회로는 동일 칩상에서 구성되더라도 좋다. 또한, 판독용의 액세스 제어회로(201)가, 다른 것과 다른 칩내에 구비되고, 도 20의 ROM 회로가 동일 보드상에 실장되어 구성되더라도 좋다.
(실시예7)
도 25는 도 20에 도시되는 기억기능을 갖는 반도체 장치에 있어서의 액세스 제어회로(201)의 다른 구성을 도시하는 회로 구성도이다.
도면에서, 액세스 제어회로(201)는 1비트의 카운터(230)및 FSR카운터(240)를 포함한다.
1비트카운터(230)는 클럭신호CLK의 상승에 동기하여 입력신호를 기입, 유지·출력하는 FF회로(231), FF회로(231)의 출력신호의 논리를 반전시켜 FF회로(231) 에 입력시키는 인버터(232)로 구성되어 있다. 그리고 FF회로(23l)의 출력신호가 열어드레스를 이루는 신호A0로 한다. 따라서 카운터(230)는 신호 A0으로서 클럭신호CLK에 동기해서 교대로 「0」,「l」의 값을 출력한다.
FSR 카운터(240)는, 직렬로 접속되고, 각각이 클럭신호CLK에 동기하여 입력신호를 기록하고 유지·출력하는 FF회로(241)∼(243)를 갖는다.
또한 FSR 카운터(240)는 FF회로(242), (243)의 2개의 출력신호에 대한 EXOR 논리의 신호를 출력하는 EXOR게이트(244), FF회로(241), (242)의 2개의 출력신호에 대한 NOR 논리의 신호를 출력하는 NOR 게이트(245), 및 EXOR 게이트(244)와 NOR 게이트(245)의 2개 출력신호에 대한 EXOR 논리의 신호를 FF회로241로 출력하는 EXOR 게이트(246)를 갖는다. 그리고 FF회로(241), (242)의 출력신호를 각각 행어드레스를 이루는 신호 A3, A2, 또한 FF회로(243)의 출력신호를 열어드레스를 이루는 신호 A1로 한다. FF회로(241)∼(243)는 클럭신호 CLK에 동기하여 유지데이타의 시프트동작을 행한다. 또한 FF회로(241)∼(243)는 각각 인에이블신호 EN을 입력하고, 인에이블신호 EN이「1」의 경우에만 입력신호를 기입, 유지한다. 이 인에이블신호EN은 FF회로(231)의 출력, 즉 신호 A0를 이용한다.
16개의 메모리셀의 각각 1비트의 데이타를 시리얼데이타로서 판독하는 동작은, 2진카운터(210), 및 FSR카운터(240)의 FF회로(231,241)∼(243)가 리셋되어 「0」가 유지됨으로써 개시된다. EXOR 게이트(244,246) 및 NOR게이트(245)의 각 기능에 따라서, FSR 카운터(240)는 그 시프트동작이 생길 때마다 (1.0,0),(0.1,0),(1,0,1),(1,1.0),(l,1,1),(0,1,1),(0,0.1)의 값을 나타내는 신호(A3, A 2,Al) 를 순차출력한다. 단지, FF회로(241)∼(243)의 시프트동작은 인에이블신호EN, 즉 신호 A0이「1」인 경우에 있어서의 클럭신호 CLK의 상승으로 생긴다.
도 26a는, 도 25의 액세스 제어회로(20l)로부터 출력할 수 있는 신호 A0∼A3의 값을 도시한 도면이다. 클럭신호 CLK의 상승으로부터 다음 상승까지의 시간을 1개의 주기로 하고, 도중「T」는 그 클럭신호CLK의 연속하는 주기0∼15까지의 16주기를 나타낸다. 「AD#」, 「BL#」, 「WL#」및「MC#」는 각각 도 7a과 동일한 것을 나타낸다.
또한 도 26b는 도 20에 있어서의 메모리셀의 배열을 간략하게 도시한 것으로, 각 메모리셀에 데이타가 판독되는 순서를 나타내는 번호가 붙여져 있다.
이 실시예에 있어서의 기억데이타가 출력되는 메모리셀의 순서는 도2a의 「MC#」대로 MC00, MC10, MC02, MC12, MC01, MC11, MC22, MC32, MC03, MC13, MC23, MC33, MC21, MC31, MC20, MC30이고, 실시예6과 다르다. 이 실시예에 있어서, 16개의 메모리셀로부터 실시예6과 같이「1100100110011101」의 시리얼데이타를 판독하려고 하면, n형 메모리셀에 있어서 메모리셀 MC00, MC01, MC03, MC21를 도 20a와 같이 구성하고, 메모리셀MC02, MC20, MC22, MC23를 도 20b와 같이 구성한다. 또한 p형 메모리셀에 있어서 메모리셀MC11, MCl2, MC13을 도 20 c와 같이 구성하고, 메모리셀MC10, MC30, MC31, MC32, MC33을 도 20d과 같이 구성한다. 그리고 이들 메모리셀로부터의 데이타의 판독은 항상 이 액세스순서에 따라서 행해진다.
이상과 같이 도 25의 액세스 제어회로(101 도, 16개의 메모리셀로부터 순차데이타를 판독할 경우, 판독워드선이 선택될 때마다 그 활성화되어 맨먼저 n형메모리셀이 액세스되기 때문에, 실시예6과 같이 이 ROM회로의 판독동작 향상시킬 수 있다.
(실시예8)
도 27는, 도 20에 도시되는 기억기능을 갖는 반도체 장치에 있어서의, 액세스 제어회로(201) 및 행디코더(202)의 다른 구성을 도시하는 회로 구성도이다.
도면에서, 액세스 제어회로(201)는, 2개의 1비트 카운터(250,260)를 갖는다.
1비트 카운터(250)는, 클럭신호 CLK의 상승에 동기하여 입력신호를 기입, 유지·출력하는 FF회로(251), 이 FF회로(251)의 출력신호의 논리를 반전시키는 인버터(252), 또한 인버터(252)의 출력신호와 리셋신호 RSTL과의 AND논리의 신호를 FF회로(251)에 출력하는 AND 게이트(253)를 갖는다.
1비트카운터(260)는, 클럭신호 CLK의 상승에 동기하여 입력신호를 기입, 유지·출력하는 FF회로(261), 이 FF회로(26l)의 출력신호의 논리를 반전시키는 인버터(262), 또한 인버터(262)의 출력신호와 리셋신호 RSTL과의 AND 논리의 신호를 FF회로(261)에 출력하는 AND 게이트(263)를 갖는다. 특히 FF회로(261)는 인에이블신호EN1를 입력하고, 인에이블신호EN1가「1」인 경우에만 입력신호를 기입 유지하고, 인에이블신호EN1가「0」인 경우에는, 입력신호를 기입하지 않는다.
게다가, 액세스 제어회로(201)는, 리셋신호 RSTL의 반전한 신호를 생성하는 인버터(264), 이 인버터(264)의 출력신호와 FF회로(251)의 출력신호와의 OR논리의 신호를 생성하는 OR 게이트(265)를 갖는다. 이 OR 게이트(265)의 출력신호를 인에이블신호EN2 로서 행디코더(202)에 출력한다.
이 액세스 제어회로(201)에 있어서는, FF회로(251)의 출력신호를 열어드레스의 신호 A0로 하고, FF회로(261)의 출력신호를 열어드레스의 신호 A1로 한다.
한편, 행디코더(202)는 클럭신호CLK의 상승에 동기하여 입력신호를 기입, 유지하는 FF회로(270)∼(273), FF회로(273)의 출력신호의 논리를 반전시키는 인버터(274), 이 인버터(274)의 출력신호와 리셋신호 RSTL과의 NAND 논리의 신호를 FF회로(270)에 출력하는 NAND 게이트(275), FF회로(270)의 출력신호와 리셋신호RSTL과의 AND논리의 신호를 FF회로(271)에 출력하는 AND 게이트(276), FF회로(271)의 출력신호와 리셀신호RSTL과의 AND 논리의 신호를 FF회로(272)에 출력하는 AND 게이트(277), FF회로(272)의 출력신호와 리셋신호 RSTL과의 AND 논리의 신호를 FF회로(273)에 출력하는 AND게이트(278)를 갖는다. FF회로(270)∼(273)의 각각은 인에이블신호EN2를 입력하고, 이 인에이블신호EN2이「1」의 경우에만 입력신호를 기입유지하고, 인에이블신호EN이「0」인 경우에는 입력신호를 넣지 않는다.
행디코더(202)에 있어서는, FF회로(270)∼(273)의 각 출력이 각각 판독워드선 RWL0∼RWL3에 접속되어 있다.
게다가, 액세스 제어회로(201)는 FF회로(251)의 출력신호와 행디코더(202)에 있어서의 FF회로(273)의 출력신호와의 AND 논리의 신호를 출력하는 AND 게이트(266)를 갖는다. 이 AND 게이트(266)의 출력신호를 FF회로(261)에 입력하는 인에이블신호EN1로 한다.
리셋신호 RSTL이「0」인 경우에는, AND 게이트(253,263,276∼278)은 모두 「0」인 신호를 출력하고, NAND 게이트(275)만이「1」을 출력한다. 한편, 인버터(264) 는「1」을 출력함으로써 OR 게이트(265)는「1」을 출력하기 때문에, 리셋신호 RSTL이「0」으로 됨과 동시에 인에이블신호EN2는「1」을 나타낸다. 이에 따라 리셀신호 RSTL이「0」이 된 후의 최초의 클럭상승에 동기하여 액세스 제어회로(201)의 FF회로(251,261)는「0」을 유지하고 출력하며, 행디코더(202)의 FF회로(270)는「1」을 유지하고 출력하며, FF회로(271)∼(273)의 각각은 「0」을 유지하여 출력하게 된다. 따라서 판독워드선 RWL0만이 선택되어, 「1」즉 H로 활성화된다.
리셀신호RSTL이「1」인 경우에는, 액세스 제어회로(l01)의 1비트카운터(250)에 있어서는, AND 게이트(253)은 인버터(252)의 반전신호를 그대로 FF회로(251)에 인가하기 때문에, FF회로(251)의 출력신호, 즉 신호 A0은 「1」,「0」을 교대로 반복한다.
한편, 행디코더(202)에 있어서, AND 게이트(276)∼(278)는 각각 FF회로(270)∼(272)의 유지데이타의 논리를 그대로 출력하고, NAND 게이트(274)는 인버터(274)를 통해 FF회로(273)의 유지데이타의 논리를 그대로 출력한다. 따라서, 클럭신호 CLK의 상승에 동기하여, FF회로(270)의 유지데이타는 FF회로(271)에 시프트하고, FF회로(271)의 유지데이타는 FF회로(272)에 시프트하며, FF회로(272)의 유지데이타는 FF회로(273)에 시프트하고, FF회로(273)의 유지데이타는 FF회로(270)에 시프트된다. 요컨대 행디코더(202)는 FF회로(190)∼(193)의 유지데이타를 순환적으로 시프트시키는 시프트레지스터를 구성하고 있다. 그리고 이 시프트동작은 인에이블신호 EN2가「1」의 경우에만 일어난다. 인에이블신호 EN2가「0」인 경우에는, 시프트동작을 일으키지 않는다. 따라서, 처음에 FF회로(270)에 셋트된 「1」이 순차 시프트하기 때문에, 판독워드선RWL0∼RWL3중의 1개가 선택되어 활성화되게 된다.
게다가, 1비트카운터(260)에 있어서도, 리셋신호 RSTL이「1」인 경우에는, 신호 A1로서 「1」,「0」를 교대로 출력한다. 그러나 AND 게이트(266)에 따라서 FF회로(251,273)의 출력신호가 함께「1」이 되는 경우 이외는, FF회로(261)는 AND 게이트(263)로부터 신호를 기입하지 않기 때문에, 1비트 카운터(260)는 카운터 동작을 일으키지 않는다.
이 실시예에 따른 메모리셀로부터의 데이타의 판독동작에 대해서 설명한다.
도 28a는, 클럭신호 CLK의 각 주기에 대한 도 27의 액세스 제어회로(101)로부터 출력되는 신호 A0, A1의 값, 및 각 판독워드선의 전위 레벨치를 도시하는 도면이다. 도중의「T」는 도 7과 마찬가지로 도 27의 클럭신호 CLK의 연속하는 주기0∼주기15의 16주기를 도시한다. 「BL#」및「MC#」은 도 7a의 것과 동일한 의미이다.
16개의 메모리셀의 각각 1비트의 기억데이타를 시리얼 데이타로서 판독하는 동작은 리셋신호 RSTL을「0」로 함으로써 개시된다.
주기 0이 개시하는 클럭신호 CLK의 상승에 동기하여 신호 A1, A0은 함께「0」이 되고, 판독비트선 RBL0이 선택된다. 한편, 판독워드선 RWL0이「1」이 되고, 다른 판독워드선은 전부「0」이 된다. 따라서 메모리 셀 MC00이 액세스되어 그 기억데이타가 판독데이타선(204)에 판독된다.
그리고, 이 주기0의 사이에 리셋신호 RSTL은 「0」부터「l」로 변화하여, 주기15까지「1」로 설정된다.
주기1에 있어서, 리셋신호RSTL은「1」이고, 주기1의 개시시에는 신호 A0는「0」이기 때문에, 주기1이 개시하는 클럭신호 CLK의 상승에 대해서 행디코더(202)의 FF회로(270)∼(273)는 시프트동작을 일으키지 않고, 주기0에 이어서 주기1에서는 판독워드선RWL0이 활성화된다. 1비트카운터(250)는, 주기1의 개시하는 클럭신호 CLK의 상승에 동기하여 신호 A0로서「1」를 출력한다. 한편, 주기1에서도 FF회로(273) 의 출력신호가「0」이기 때문에, 인에이블신호EN1는「0」이다. 1비트카운터260 는 주기1에서는 카운트동작하지 않고서「0」를 계속 출력한다. 따라서, 메모리셀MC10이 액세스되어 그 기억데이타가 판독데이타선(204)에 판독된다.
이 이후, 1비트 카운터(250)로부터 출력되는 신호 A0은 홀수주기에서「1」이 되고, 짝수주기에서「0」이 된다. 그리고 행디코더(202)에 있어서의 FF회로(270)∼(273)는 짝수주기가 개시하는 클럭신호 CLK의 상승에 동기하여 시프트동작을 일으키도록 구성되어 있다. 따라서, 주기2, 3의 사이에서는 FF회로(271)에 「1」이 유지되기 때문에, 판독워드선 RWLl이 선택되어 활성화된다. 주기4, 5의 사이에서는, FF회로(272)에「1」이 유지되기 때문에, 판독워드선 RWL2이 선택되어 활성화된다. 게다가 주기6, 7의 사이에서는, FF회로(273)에 「1」이 유지되기 때문에, 판독워드선 RWL3이 선택되어 활성화된다.
주기8이 개시하는 클럭신호 CLK의 상승에 동기하여 주기7에서 FF회로(273)에 유지된 「1」이 FF회로(270)에 시프트되기 때문에, 주기8에 있어서는 판독워드선 RWL0이 선택되어 활성화된다. 그리고 주기9에 있어서도 그대로 판독워드선RWL0이 선택되어 활성화된다. 주기10, 1 1의 사이에서는 다시 판독워드선 RWL1이 선택되어 활성화되고, 주기12, 13의 사이에서는 다시 판독워드선RWL2가 선택되어 활성화되며, 또한 주기14, 15의 사이에서는 다시 판독워드선 RWL3이 선택되어 활성화된다.
1비트 카운터(260)는 주기0로부터 주기7까지는 카운트동작하지 않고서 신호 A1으로서「0」를 출력한다. 인에이블신호EN1는, 신호 A0가「1」이고, 판독워드선 RWL3이 H로 활성화되는 주기7에서 「1」이 된다. 따라서 1비트 카운터(260)는 주기8이 개시하는 클럭신호 CLK의 상승에 동기하여, 처음으로 카운트동작하고, 주기8에 있어서 신호 A1으로서「1」을 출력한다. 주기8에서는 행디코더(202)의 시프트동작에 의해서 FF회로(273)의 출력신호가「0」이 되기 때문에, 주기9 이후, 다시 인에이블신호EN1는「0」이 된다. 따라서 1비트 카운터(260)는, 주기8로부터 주기15까지 신호 A1로서「1」을 계속 출력한다.
이상의 설명으로 알 수 있듯이, 이 실시예에 따르면, 기억데이타가 출력되는 메모리셀의 순서는 실시예6와 마찬가지로 도 22a의「MC#」대로, 메모리셀MC00, MC10, MC01, MC11, MC02, MC12, MC03, MC13, MC20, MC30, MC21, MC31, M22, MC32, MC23, MC33이고,「1l00100110011101)」의 시리얼데이타가 출력된다. 그리고 이들 메모리셀로부터의 데이타의 판독은 항상 액세스순서에 따라서 행해진다. 특히 판독워드선 RWL0∼RWL3은 각각 활성화될 때마다 그 활성화 후에 n형메모리셀에 대응하는 판독비트선이 맨먼저 판독되도록 구성되어 있다.
따라서, 실시예6과 마찬가지로 데이타의 판독속도를 향상시킨다는 동일한 효과를 거둔다.
게다가, 이 실시예에서는 행디코더(202)는 FF회로(270)∼(273)으로 구성된 시프트레지스터를 가지며, 이 시프트동작에 의해 판독워드선을 순차선택하기 때문에, 액세스 제어회로(201)는 이 시프트동작을 허가·금지를 나타내는 1비트의 신호, 즉 인에이블신호EN2를 생성하면 좋고, 실시예7에 있는 도 25의 FSR 카운터(240)를 설치하여 행어드레스인 신호 A2, A3을 생성할 필요가 없어 액세스 제어회로(201)의 구성은 단순해 지고 그 설계도 용이하다.
(실시예9)
도 20에 도시된 ROM회로에 있어서, 액세스 제어회로(201)의 구성으로서 도 6에 도시된 2진카운터(125)를 채용해도 좋고, 또는 도 13 혹은 도 16에 도시된 것을 채용해도 좋다. 또한 액세스 제어회로(201) 및 행디코더(202)의 구성으로써 도 18에 도시된 것을 채용해도 좋다.
이와 같이 구성된 ROM 회로에 있어서는 16개의 메모리셀의 액세스순서는 도 7에 도시된 것과 마찬가지로 판독워드선 RWL0∼RWL3중의 1개가 선택될 때마다 그 선택된 판독워드선이 활성화되고 있는 동안 그 대응하는 행에 배열한 모든 메모리셀을 순차액세스하고, 그 기억데이타를 판독한다. 본 실시예에 의하면, 데이타의 판독이 개시되고, 선택되는 워드선의 전환은 3회로, 예컨대 실시예6의 7회의 경우와 비해서 그 횟수가 적어진다. 이에 따라, 예를 들면 드라이버DN, 및 DP가 각각 워드선 RWLN, RWLP를 구동하는 횟수도 적어져 드라이버 DN, DP가 소비하는 전력을 극히 작게 할 수 있다.
(실시예10)
도 29는, 본 발명의 실시예에 있어서의 기억기능을 갖는 반도체 장치, 특히 ROM 회로를 도시하는 회로 구성도이다. 이 ROM 회로는 메모리셀 어레이(30), 판독용의 액세스 제어회로(301), 판독용의 행디코더(302), 및 판독비트선 선택기(303)를 포함한다.
도면에서, 메모리셀 어레이(30)는, n형메모리셀인 메모리셀 MC00∼MC07, 및 p형 메모리셀인 MC10∼MC17를 갖는다. 그리고 판독비트선 RBL0은 메모리셀MC00∼MC07의 열에 대응하여 설치되고, 판독비트선 RBL1은 메모리셀MC10∼MC17의 열에 대응하여 설치된다.
한편, 판독워드선 RWL0은 메모리셀MC00, MC10의 행에 대응하여 설치된다. 판독워드선 RWL1은 메모리셀MC01, MC11의 행에 대응하여 설치된다. 판독워드선RWL2은 메모리셀MC02, MC12의 행에 대응하여 설치된다. 판독워드선RWL3은 메모리셀MC03, MC13의 행에 대응하여 설치된다. 판독워드선 RWL4는 메모리셀MC04, MCl4의 행에 대응하여 설치된다. 판독워드선 RWL5는 메모리셀MC05, MC15의 행에 대응하여 설치된다. 판독워드선 RWL6은 메모리셀MC06, MC16의 행에 대응하여 설치된다. 판독워드선 RWL7은 메모리셀MC07, MC17의 행에 대응하여 설치된다.
액세스 제어회로(301)는, 실시예7에 있어서의 도 25에 도시된 것과 동일하게 구성되어 있다. 단지, 실시예7과 다른 점은, 도 7에 있어서의 FF회로(231)보다 출력되는 신호 A0를 열어드레스로서 판독비트선 선택기(303)에 인가하고, FF회로(241∼243)으로부터 출력되는 각각의 신호 A3, A2, A1를 행어드레스로서 행디코더(302)에 인가하는 것이다. 또한 신호 A0∼A3은 도 2 6에 도시된 순서에 따라서 클럭신호 CLk의 각 주기에서 출력된다.
도 30은 판독비트선 선택기(303)의 회로 구성도이다. 판독비트선 선택기(303)은 액세스 제어회로(10l)에서 생성되는 열어드레스인 1비트의 신호 A0을 각각의 게이트전극에서 수신하는 nM0S트랜지스터 Ql0과 pM0S 트랜지스터 Ql1, 그 입력이 nM0S 트랜지스터 Ql0의 한쪽단자에 접속된 인버터로 구성되고, 그 입력하는 신호의 논리를 반전시켜서 센스증폭하는 센스 앰프 SA1, 그 입력이 pM0S트랜지스터Ql1의 한쪽단자에 접속된 인버터로 구성되며, 입력하는 신호의 논리를 반전한 신호에 센스증폭하는 센스 앰프 SA2, nMOS 트랜지스터 Ql0의 한쪽단자와 전원단자와의 사이에 접속된 풀업용의 저항 R1, pM0S 트랜지스터의 한쪽단자와 접지단자와의 사이에 접속된 풀다운용의 저항R2를 갖는다. 선택기(310)는, 도 3에 도시하는 선택기(121)와 동일하게 구성되고, 센스 앰프 SA1, SA2중 어느 한쪽을 선택하여 판독데이타선(104)에 그 증폭신호를 출력한다. 그리고, 판독비트선 RBL0은 nMOS 트랜지스터 Ql0의 다른쪽단자에 접속되고, 판독비트선 RBL1은 pM0S 트랜지스터 Ql1의 다른쪽단자에 접속되어 있다.
이 판독비트선 선택기(303)에 있어서, 열어드레스인 신호 A0가「0」을 도시하는 경우에는, pMOS 트랜지스터 Ql1는 비도통이고, nMOS 트랜지스터 Ql0가 도통함으로써 판독비트선 RBL0이 선택되어, 그 비트선상의 데이타가 센스 앰프 SA1, 선택기(310)를 통해 판독데이타선(304)에 출력된다. 신호 A0가 「1」를 도시하는 경우에는, nMOS 트랜지스터 Ql0은 비도통이고, pMOS 트랜지스터Ql1가 도통함으로써 판독비트선 RBL1이 선택되어, 그 비트선상의 데이타가 센스앱트SA2, 선택기(310)를 통해 판독데이타선(304)에 출력된다. 판독비트선으로부터의 데이타 판독의 상세한 동작은 도 3이 도시한 것과 동일하므로 생략한다.
행디코더(302)는, 액세스 제어회로(101)에서 생성되는 행어드레스인 3비트의 신호 A1∼A3을 디코드하여, 7비트의 출력신호 X0∼X7를 출력한다. 출력신호 X0∼X7는 판독워드선 RWL0∼RWL7에 주어진다.
신호(A3,A2, A1)가 (0,0,0)이면, 신호 X0만이「1」로 그 밖의 신호는 전부「0」이 된다. 판독워드선 RWL0만이 선택되어 활성화된다.
신호(A3, A2, Al)가 (0,0,1) 이면, 신호 X1만이「1」로, 그 밖의 신호는 전부「0」이 된다. 판독워드선 RWL1만이 선택되어 활성화된다.
신호(A3,A2, Al)가 (0,1,0)이면, 신호 X2만이「1」로, 그 밖의 신호는 전부「0」이 된다. 판독워드선 RWL2만이 선택되어 활성화된다.
신호(A3, A2, Al)가 (0,1,1)이면, 신호 X3만이「1」로, 그 밖의 신호는 전부「0」이 된다. 판독워드선 RWL3만이 선택되어 활성화된다.
신호(A3, A2, Al)가 (1,0,0) 이면, 신호X4만이「1」로, 그 밖의 신호는 전부「0」이 된다. 판독워드선 RWL4만이 선택되어 활성화된다.
신호(A3, A2,Al)가 (1,0,1)이면, 신호X5만이「1」로, 그 밖의 신호눈 모두 「0」이 된다. 판독워드선 RWL5만이 선택되어 활성화된다.
신호(A3,A2, Al)가 (1,1,0)이면, 신호X6만이「1」로, 그 밖의 신호는 전부「0」이 된다. 판독워드선 RWL6만이 선택되어 활성화된다.
신호(A3, A2,Al)가 (1,1,1)이면, 신호X7만이「1」로, 그 밖의 신호는 전부 「0」 이 된다. 판독워드선 RWL7만이 선택되어 활성화된다.
도 29에 도시하는 대로, 메모리셀MC00, MC02, MC04, MC06은「1」을 기억하고, 도 21a와 이 구성되어 있다. 메모리셀MC01, MC03, MC05, MC07은「0」을기억하고, 도 21b와 같이 구성되어 있다. 메모리셀MC10, MC13, MC16, MC17은「1」을 기억하고, 도 21d와 같이 구성되어 있다. 메모리셀MC11, MC12, MC14, MC15은「0」을 기억하며, 도 21c와 같이 구성되어 있다.
이와 같이 구성된 ROM 회로에 있어서는, 도 26에 도시된 신호 A0∼A3가 순차 출력되는 점에서 판독데이타선(304)로부터 기억데이타가 판독되는 메모리셀의 액세스 순서는 메모리 셀MC0l, MC11, MC06, MC16, MC03, MC13, MC07, MC17, MC05, MC15, MC04, MC14이다. 그리고 이들 메모리셀로부터의 데이타의 판독은 항상 이 액세스 순서에 따라서 행하여 지고, 판독데이타선(304)로부터「11100011010100l0」의 시리얼데이타가 판독된다.
액세스 제어회로(301)는 열어드레스인 신호 A0가「0」부터「1」로 변화해도 행어드레스를 변화시키지 않지만, 신호 A0가「1」부터「0」으로 변화하는 경우는 항상 행어드레스가 변화하기 때문에, 이들 메모리셀의 기억데이타를 순차판독하는 경우, 판독워드선이 선택될 때마다, 그 판독워드선이 활성화되어 맨먼저 n형 메모리셀에 기억된 데이타가 판독되기 때문에 실시예6과 같이 데이타의 판독속도를 향상시킬 수 있다.
(실시예11)
도 31는 이 실시예의 기억기능을 갖는 반도체 장치를 도시하는 회로 구성도로, 복수의 메모리셀의 각각에 기억된 데이타가 그 입력된 순서로 판독되는 FIFO메모리를 도시하는 것이다.
이 FIFO 메모리에 있어서, 메모리셀MC00으로부터 MC33의 16개의 메모리셀은 모두 n형 메모리셀로 구성되어 있다. 따라서 도 1과 같이 드라이버 DN, DP을 통해 워드선을 분할할 필요는 없어 각행이 배열된 메모리셀은 공통된 워드선에 접속된다.
각 메모리셀은 도2a에 도시된 n형메모리셀로 구성되고, 각 메모리셀에 대응하는 판독워드선은 nM0S트랜지스터N1의 게이트전극에 접속되어 있고, 대응하는 기입 워드선은 nMOS 트랜지스터 N3의 게이트전극에 접속되며, 대응하는 판독비트선은 nM0S 트랜지스터 N1의 한쪽전극에 접속되고, 대응하는 기입비트선은 nMOS 트랜지스터 N3의 한쪽전극에 접속되어 있다.
그리고, 도31에서 사선이 붙여져 있는 메모리셀MC00, MC01, MC02, MC03의 각각을 구성하는 nMOS트랜지스터 N1∼N4는 그 외의 메모리셀을 구성하는 nMOS 트랜지스터보다 그 게이트폭이 커지도록 구성되어 있다.
도 32는 메모리셀MC00, MC10, MC20, MC30의 행에 배열된 메모리셀 어레이를 구성하는 레이아웃 패턴의 평면도이다.
각 메모리셀에 있어서 비트선과 동일방향으로 배열된 4개의 게이트전극부 T1∼T4, 게이트전극부의 각각하부가 MOS 트랜지스터의 채널영역을 이루도록 n형반도체의 불순물영역(50a)∼(50e)가 형성되어 있다. 게이트전극부 T1∼T4는 각각 도 3a에 표시된 nMOS 트랜지스터 N1∼N3의 각각 게이트전극에 대응한다.
도면에 있어, 제 1 배선층은 검은색으로 해칭된 배선층, 제 1 배선층보다 상부에서 형성된 제 2 배선층은 사선으로 해칭된 배선층에 의해 나타내지고 있다. 도중의 □은 제 1 배선층과 불순물확산영역 혹은 게이트전극부를 접속하는 콘택트홀CH1이고, 도중의 □에 X가 쳐져 있는 것은 제 1 배선층과 제 2 배선층을 접속하는 콘택트홀CH2이다.
판독비트선 및 기입비트선은, 각각 제 1 배선층에 의해 형성되어 있고, 판독워드선 및 기입워드선은 각각 제 2 배선층에 의해 형성되어 있다.
각 메모리셀에 있어서, 불순물영역(50d)과 게이트전극부T2는 각각에 형성된 콘택트홀CH1를 통해 제 1 배선층에서 전기적으로 접속되어 있다. 불순물영역(50c), 게이트전극부 T4는, 각각 콘택트홀CH1을 통해서 제 1 배선층에서 GND와 전기적으로 접속되어 있다. 불순물영역(50a)는 콘택트홀CH1를 통해 대응하는 판독비트선을 이루는 제 1 배선층에 전기적으로 접속된다. 불순물영역(50e)는 CH1를 통해 대응의 기입비트선을 하는 제 1 도전층에 전기적으로 접속된다. 게이트전극부T1은 콘택트홀CH1, 제 1 배선층 및 콘택트홀CH2를 통해 판독워드선 RWL0에 전기적으로 접속되어 있다. 게이트전극부T3은 콘택트홀CH1, 제 1 도전층 및 콘택트홀CH2를 통해 기입워드선WWL0에 전기적으로 접속되어 있다.
특히, 메모리셀MC10, MC20, MC30에 있어서의 불순물영역(50a)∼(50e)의 워드선방향의 길이 a1은 각각 동일하고, 한편, 메모리셀MC00의 불순물영역(50a)∼(50 e)는, 그 워드선방향의 길이 a2가 길이 a1보다 2배정도 커지도록 형성되어 있다. 따라서, 메모리셀MC00, MC01, MC02, MC03의 각각을 구성하는 nMOS 트랜지스터 N1∼N4는, 그 외의 메모리셀을 구성하는 nMOS 트랜지스터보다 그 게이트폭이 커진다.
그 밖의 행에 배열된 메모리셀 어레이도 동일하게 구성되어 있다.
또한, 도 31에 있어서의, 액세스 제어회로(101,105), 행디코더(102,106), 및 판독비트선 선택기(103), 기입비트선 선택기(107)는 실시예1의 것과 동일하게 구성되어 동일하게 동작한다.
이 실시예에서는 실시예1와 같이, 메모리셀MC00, MC10, MC20, MC30, MC01, MCl1, MC21, MC31, MC02, MC12, MC22, MC32, MC03, MC13, MC23, MC33의 순서에 따라서 메모리셀로부터의 데이타의 판독, 및 메모리셀로 데이타를 기입시키는 동작이 행해지고, 이들 메모리셀로부터의 데이타를 판독하는 것은 항상 이 액세스순서에 따라서 행해진다.
예컨대, 판독워드선 RWL0이 선택되어 활성화된 경우, 메모리셀 MC00, MC10, MC20, MC30의 각각 nMOS 트랜지스터 N1이 모두 도통한다. 메모리셀MC00에 있는 nM0S트랜지스터N1은 그 외의 메모리셀을 구성하는 nM0S 트랜지스터 N1에 비해 게이트폭이 넓기 때문에 대응하는 판독비트선을 빠르게 충방전한다. 따라서, 판독워드선 RWL0이 활성화되어 맨처음에 메모리셀MC00에 대응하는 비트선이 판독비트선 선택기(103)에 의해 선택되기 때문에, 메모리셀로부터 데이타가 판독데이타선(104)에 고속으로 판독될 수 있다.
그리고 판독워드선RWL0이 활성화되어 있는 사이에 메모리셀MC10, MC20, MC30에 대응하는 판독비트선을 순차 선택하기 때문에, 메모리셀MC00, MC10, MC20, MC30으로부터 이미 대응하는 판독비트선에 각각 판독되어 있고, 각 메모리셀을 구성하는 MOS 트랜지스터의 게이트폭이 작음에 따라 데이타의 판독이 지연되는 일이 없고, 메모리셀MC00의 뒤에 메모리셀MC10, MC20, MC30의 기억데이타를 순차판독할 수 있다. 게다가 메모리셀MC00이외의 메모리셀MC10, MC20, MC30은 그 구성하는 MOS 트랜지스터의 게이트폭을 작게 함으로써 레이아웃면적의 확대를 최대로 억제할 수 있어 회로의 집적도가 향상한다.
특히, 각 메모리셀의 기억데이타를 순차판독하는 경우, 판독워드선 RWL0∼RWL3의 각각이 선택될 때마다, 그 선택된 판독워드선이 활성화되어 게이트폭이 크게 구성된 메모리셀이 맨처음 판독비트선 선택기(103)에 의해 선택되기 때문에, 실시예1에서도 서술하였듯이, FIFO메모리를 동작시키는 클럭신호 CLK의 클럭주파수를 크게 설정할 수 있어 FIFO메모리의 동작속도를 향상시킬 수 있다.
또한, 메모리셀MC00∼MC01에서는 이들을 구성하는 모든 nMOS 트랜지스터N1∼N4을 다른 메모리셀의 것보다 게이트폭을 크게 하였지만, 판독비트선에 바로 접속하는 nM0S 트랜지스터 N1만을 다른 nM0S 트랜지스터의 것보다 게이트폭을 크게 하더라도 충분한 효과가 있다.
또한, 이 실시예로서는, 메모리셀이 모드 도 2a에 도시된 n 형메모리셀로 구성된 경우에 대해서 서술하였지만, 메모리셀이 모두 도 2b에 도시된 p형메모리셀로 구성되었을 경우라도, 복수의 판독워드선중 어느 하나가 선택될 때마다, 그 선택된 판독워드선이 활성화되어 게이트폭이 크게 구성된 p형메모리셀이 맨먼저 판독비트선 선택기(103)에 의해 선택되도록 하면, 상기와 같은 효과를 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 관한 기억기능을 갖는 반도체 장치및 그 데이타판독 방법에 의하면 다음의 효과를 얻을 수 있다.
본 발명의 기억기능을 갖는 반도체 장치에 의하면, 소정의 워드선은 한쪽이 적어도 하나 이상의 제 1 종류의 메모리셀에 있어서의 n채널전계효과 트랜지스터의 제어단자에 접속되고, 다른쪽이 적어도 하나 이상의 제 2 종류의 메모리셀에 있어서의 p채널형 전계효과 트랜지스터의 제어단자에 접속됨과 함께 활성화되는 워드선쌍를 이루고, 이 소정의 워드선이 워드선 선택수단에 의해 선택될 때마다 소정의 워드선이 활성화되어 맨먼저 그 접속하는 제 1 종류의 메모리셀에 대응하는 비트선이 선택되기 때문에 p 채널형 전계효과 트랜지스터에 대한 n 채널형 전계효과 트랜지스터에 있어서의 도통동작의 고속성에 의해 그 소정의 워드선에 대응하는 메모리셀로부터 데이타가 판독되는 경우는 그 데이타의 판독동작의 속도가 향상된다.
또한, 본 발명의 기억기능을 갖는 반도체 장치에 의하면, 복수의 메모리셀은 그 데이타유지부와 대응비트선과의 사이에 접속된 제 1 전계효과 트랜지스터를 가지는 제 1 종류의 메모리셀과, 그 데이타 유지부와 대응비트선과의 사이에 접속되고, 그 게이트폭이 상기 제 1 전계효과 트랜지스터보다 작은 제 2 전계효과 트랜지스터를 가지는 제 2 종류의 메모리셀을 포함하고, 워드선이 활성화되어 맨처음에 그 접속하는 제 1 종류의 메모리셀에 대응하는 비트선이 선택되기 때문에, 제 2 전계효과 트랜지스터에 대해서 게이트폭이 큰 제 1 전계효과 트랜지스터에 있어서의 도통동작의 고속성에 의해 메모리셀로부터 고속으로 데이타를 판독할 수 있다.
본 발명의 기억기능을 가지는 반도체 장치의 데이타판독 방법에 의하면, 복수의 워드선중 소정의 워드선은 그 한쪽이 제 1 종류의 메모리셀에 있어서의 n채널전계효과 트랜지스터의 제어단자에 접속되고, 다른쪽이 제 2 종류의 메모리셀에 있어서의 p 채널형 전계효과 트랜지스터의 제어단자에 접속되어, 함께 활성화되는 워드쌍으로 구성된 기억기능을 갖는 반도체 장치에 대해서, 소정의 워드선이 워드선 선택수단에 의해 선택될 때마다 해당하는 소정의 워드선이 활성화되어 맨 처음에 그 접속하는 상기 제 1 종류의 메모리셀에 유지된 데이타가 비트선 선택수단으로부터 판독되도록 한 것으로, p채널 전계효과 트랜지스터에 대한 n채널형 전계효과트랜지스터에 있어서의 도통 동작의 고속성에 의해 그 소정의 워드선에 대응하는 메모리셀로부터 데이타가 판독되는 경우, 그 데이타의 판독동작의 속도가 향상된다.

Claims (3)

  1. 행렬상태로 배열되고, 각각은 데이타를 유지하는 데이타유지부를 갖는 복수의 메모리셀과,
    상기 복수의 메모리셀의 각행에 대응해서 설치된 복수의 워드선과,
    상기 복수의 메모리셀의 각열에 대응해서 설치된 복수의 비트선과,
    상기 복수의 메모리셀의 각각을 액세스하기 위한 제 1 및 제 2 제어 신호를 생성하여 출력하는 액세스 제어수단과,
    상기 액세스 제어수단으로부터 입력되는 상기 제 1 제어 신호에 따라서 상기 복수의 워드선중 어느하나를 선택하고, 그 선택된 워드선을 활성화하는 워드선 선택수단과,
    상기 액세스 제어수단으로부터 입력되는 상기 제 2 제어 신호에 따라서 상기 복수의 비트선중 어느하나를 선택하고, 그 선택된 비트선으로부터 데이타를 판독하는 비트선 선택수단을 구비하고,
    상기 복수의 메모리셀은 그 데이타유지부와 대응비트선과 사이에 접속된 n채널형 전계효과 트랜지스터를 가지는 제 1종류의 메모리셀과, 그 데이타유지부와 대응비트선과의 사이에 접속된 p채널형 전계효과 트랜지스터를 갖는 제 2 종류의 메모리셀을 포함하고,
    상기 복수의 워드선중 소정의 워드선은, 그 한쪽이 적어도 하나 이상의 상기 제 1종류의 메모리셀에 있어서의 n채널 전계효과 트랜지스터의 제어단자에 접속되고, 다른쪽이 적어도 하나 이상의 상기 제 2 종류의 메모리셀에 있어서의 p채널형 전계효과 트랜지스터의 제어단자에 접속되어, 함께 활성화되는 워드쌍로 구성되고,
    상기 액세스 제어수단은,
    상기 소정의 워드선이 상기 워드선 선택수단에 의해 선택될 때마다, 해당하는 소정의 워드선이 활성화되어 맨 처음에 그 접속하는 상기 제 1 종류의 메모리셀에 대응하는 비트선이 상기 비트선 선택수단에 의해 선택되도록 상기 제 1 및 제 2 제어 신호를 생성하는 기억기능을 가지는 반도체 장치.
  2. 각각은 데이타를 유지하는 데이타유지부를 가지는 복수의 메모리셀과,
    상기 복수의 메모리셀에 공통해서 접속되는 워드선과,
    상기 복수의 메모리셀에 각각 대응해서 설치된 복수의 비트선과,
    상기 복수의 메모리셀의 각각을 액세스하기 위한 제 1 및 제 2 제어 신호를생성하여 출력하는 액세스제어수단과,
    상기 액세스 제어수단으로부터 입력되는 상기 제 1 제어 신호에 따라 상기 워드선을 활성화하는 워드선 활성화 수단과,
    상기 액세스 제어 수단으로부터 입력되는 상기 제 2 제어 신호에 따라 상기 복수의 비트선중 어느하나를 선택하고, 그 선택된 비트선으로부터 데이타를 판독하는 비트선 선택수단을 구비하고,
    상기 복수의 메모리셀은,
    그 데이타 유지부와 대응비트선과의 사이에 접속되고, 제어단자가 상기 워드선에 접속된 제 1 전계효과 트랜지스터를 가지는 제 1종류의 메모리셀과 그 데이타유지부와 대응비트선과의 사이에 접속되고, 제어단자가 상기 워드선에 접속되며, 또한 그 게이트폭이 상기 제 1 전계효과 트랜지스터보다도 작은 제 2 전계효과 트랜지스터를 가지는 제 2 종류의 메모리셀을 포함하고,
    상기 액세스제어수단은,
    상기 워드선이 상기 워드선 활성화수단에 의해 활성화되어 맨 처음에, 그 접속하는 상기 제 1 종류의 메모리셀에 대응하는 비트선이 상기 비트선 선택수단에 의해 선택되도록, 상기 제 1 및 제 2 제어 신호를 생성하는 기억기능을 가지는 반도체 장치.
  3. 행렬상태로 배열되고, 각각은 데이타를 유지하는 데이타유지부를 가지는 복수의 메모리셀과,
    상기 복수의 메모리셀의 각행에 대응하여 설치된 복수의 워드선과,
    상기 복수의 메모리셀의 각열에 대응하여 설치된 복수의 비트선과,
    상기 복수의 워드선중 어느 하나를 선택하고, 그 선택된 워드선을 활성화하는 워드선 선택수단과,
    상기 복수의 비트선중 어느 하나를 선택하고, 그 선택된 비트선으로부터 데이타를 판독하는 비트선 선택수단을 구비하고,
    상기 복수의 메모리셀은, 그 데이타유지부와 대응비트선과의 사이에 접속된 n채널형 전계효과 트랜지스터를 가지는 제 1 종류의 메모리셀과, 그 데이타유지부와 대응비트선과의 사이에 접속된 p채널형 전계효과 트랜지스터를 가지는 제 2종류의 메모리셀을 포함하고,
    상기 복수의 워드선의 소정의 워드선은, 그 한쪽이 상기 제 1 종류의 메모리셀에 있어서의 n채널 전계효과 트랜지스터의 제어단자에 접속되고, 다른쪽이 상기 제 2 종류의 메모리셀에 있어서의 p채널형 전계효과 트랜지스터의 제어 단자에 접속되어, 함께 활성화하는 워드쌍으로 구성된 기억기능을 가지는 반도체 장치의 데이타 판독 방법으로서,
    상기 소정의 워드선이 상기 워드선 선택수단에 의해 선택될 때마다, 해당하는 소정의 워드선이 활성화되어 맨 처음에, 그 접속하는 상기 제 1 종류의 메모리셀에 유지된 데이타가 비트선 선택수단으로부터 판독되도록 한, 기억기능을 가지는 반도체 장치의 데이타 판독 방법.
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