JPS62298077A - デ・インタリ−ブ用メモリ - Google Patents
デ・インタリ−ブ用メモリInfo
- Publication number
- JPS62298077A JPS62298077A JP14056586A JP14056586A JPS62298077A JP S62298077 A JPS62298077 A JP S62298077A JP 14056586 A JP14056586 A JP 14056586A JP 14056586 A JP14056586 A JP 14056586A JP S62298077 A JPS62298077 A JP S62298077A
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- JP
- Japan
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- data
- address
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 208000023514 Barrett esophagus Diseases 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は定められたピット数でインタリープされている
データを復元するデ会インタリープ回路に用いられるデ
拳インタリープ用メモリに関する。
データを復元するデ会インタリープ回路に用いられるデ
拳インタリープ用メモリに関する。
従来、この種のデ・インタリーフ回路は、第３図に示す
ように、書き込みアドレスと読み出しアドレスが１対１
で対応するメモリを使用して、入力データはシーケンシ
ャルなアドレスに書き込み。
ように、書き込みアドレスと読み出しアドレスが１対１
で対応するメモリを使用して、入力データはシーケンシ
ャルなアドレスに書き込み。
読み出し時には、定められた順序に従って、データを読
み出すために、シーケンシャルな読み出しアドレスをア
ドレス変換回路１５によって離散的なアドレスに変換し
ていた。
み出すために、シーケンシャルな読み出しアドレスをア
ドレス変換回路１５によって離散的なアドレスに変換し
ていた。
次の第１表にメモリセルアレイのアドレス配置の例を示
す。
す。
第１表
このメモリからデータを読み出す場合は次の第２表に示
す順序で読み出す。
す順序で読み出す。
つまシ、０，５，１０，１５，４，９，１４，３．・・
・という具合に読み出すわけである。
・という具合に読み出すわけである。
岬吟１□□苧■■■−■唱−―−□−階訃第２表
き込みアドレスと読み出しアドレスが一対一で対応して
いるため、アドレス変換回路として、読み出し専用メモ
リ（以下ＲＯＭ） 又は複雑な演算回路が必要であり
、また書き込みアドレスと読み出しアドレスを切換える
アドレスセレクタも必要であるという欠点があった。
いるため、アドレス変換回路として、読み出し専用メモ
リ（以下ＲＯＭ） 又は複雑な演算回路が必要であり
、また書き込みアドレスと読み出しアドレスを切換える
アドレスセレクタも必要であるという欠点があった。
本発明の目的は複雑な外部回路を用いずにデ・インタリ
ーフできるデΦインタリーブ用メモリを提供することに
ある。
ーフできるデΦインタリーブ用メモリを提供することに
ある。
本発明のデ・インタリーフ用メモリは、ワード線群及び
第１のディジット線群で指定される書き込みアドレス位
置に配置されたメモリセル群と、前記メモリセルの書き
込みアドレスと異なる読出しアドレスを与える第２のデ
ィジット線群とを含んでなるものである。
第１のディジット線群で指定される書き込みアドレス位
置に配置されたメモリセル群と、前記メモリセルの書き
込みアドレスと異なる読出しアドレスを与える第２のデ
ィジット線群とを含んでなるものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図であって、１は
デ・インタリーフ用メモ１ハ ２はメモリセルアレイ、
３−１．３−２はそれぞれ第１．第３のアドレスデコー
ダ、４は読み出し／書き込み切換え入力端子、５はデー
タ選択回路、６は第２のアドレスデコーダ、７は書き込
みアドレス入力端子、８は読み出しアドレス入力端子、
９はデータ入力端子、１０はデータ出力端子である。
デ・インタリーフ用メモ１ハ ２はメモリセルアレイ、
３−１．３−２はそれぞれ第１．第３のアドレスデコー
ダ、４は読み出し／書き込み切換え入力端子、５はデー
タ選択回路、６は第２のアドレスデコーダ、７は書き込
みアドレス入力端子、８は読み出しアドレス入力端子、
９はデータ入力端子、１０はデータ出力端子である。
第２図は、第１図のメモリセルアレイ２とデータ選択回
路５の部分のよシ詳細な具体例のブロック図である。
路５の部分のよシ詳細な具体例のブロック図である。
この実施例において、書き込み時には第１のディジット
線である書き込み選択線１２−ｏ〜１２−３とワード線
であるデータ選択線１３−〇〜１３−３とデータ選択回
路５によってメモリセルアレイ２ＫＯ，１，２，３・・
・、１５番地の順序でシーケンシャルに人力データを書
き込む。次に読み出し時には第２のディジット線である
読み出し選択線１１−〇〜１１−３とデータ選択線１３
とデータ選択回路５によってデータを読み出す。この時
読み出し選択線１１−０〜１１−３は、あらかじめ読み
出すデータの順序に合わせて配線されているため、外部
からの読み出しアドレス入力端子８には第２表に示した
ように０．５，１０．１５番地というような離散的なア
ドレスを入力する必要はなく、０゜１．２，３．・・・
番地というようなシーケンシャルなアドレスを入力する
ことで希望するデ・インタリーフ出力が得られる。
線である書き込み選択線１２−ｏ〜１２−３とワード線
であるデータ選択線１３−〇〜１３−３とデータ選択回
路５によってメモリセルアレイ２ＫＯ，１，２，３・・
・、１５番地の順序でシーケンシャルに人力データを書
き込む。次に読み出し時には第２のディジット線である
読み出し選択線１１−〇〜１１−３とデータ選択線１３
とデータ選択回路５によってデータを読み出す。この時
読み出し選択線１１−０〜１１−３は、あらかじめ読み
出すデータの順序に合わせて配線されているため、外部
からの読み出しアドレス入力端子８には第２表に示した
ように０．５，１０．１５番地というような離散的なア
ドレスを入力する必要はなく、０゜１．２，３．・・・
番地というようなシーケンシャルなアドレスを入力する
ことで希望するデ・インタリーフ出力が得られる。
すなわち、メモリセルロ２国９回２口２区２国。
区、・・・の内容を読み出すには、第２のアドレスデコ
ーダの出力Ｙｏ−￥３、第３のアドレスデコーダの出力
Ｚｏ−２３を次の順序でパ１″にすればよい。（Ｙｏ、
Ｚｏ）、（Ｙｌ、Ｚｏ）、（Ｙ２ 、 Ｚｏ ）、（Ｙ
３．ＺＯ）、（ＹＯ，Ｚｌ））（Ｙｌ、Ｚｌ）、（Ｙ２
、 Ｚｚ ）、・・・。ただし、例えば（Ｙｏ、Ｚｏ
）ｕＹｏとＺｏが′１″になることを示す。
ーダの出力Ｙｏ−￥３、第３のアドレスデコーダの出力
Ｚｏ−２３を次の順序でパ１″にすればよい。（Ｙｏ、
Ｚｏ）、（Ｙｌ、Ｚｏ）、（Ｙ２ 、 Ｚｏ ）、（Ｙ
３．ＺＯ）、（ＹＯ，Ｚｌ））（Ｙｌ、Ｚｌ）、（Ｙ２
、 Ｚｚ ）、・・・。ただし、例えば（Ｙｏ、Ｚｏ
）ｕＹｏとＺｏが′１″になることを示す。
以上説明したように本発明によれば、ＲＯＭ または演
算回路等によるアドレス変換回路やアドレスセレクタを
必要とすることなく、デ・インタリーフが行なえるため
、デ・インタリーフ回路をＩＣ化するにしても回路規模
が小さくでき、論理設計が非常に容易になるという効果
がある。
算回路等によるアドレス変換回路やアドレスセレクタを
必要とすることなく、デ・インタリーフが行なえるため
、デ・インタリーフ回路をＩＣ化するにしても回路規模
が小さくでき、論理設計が非常に容易になるという効果
がある。
第１図は本発明の一実施例のブロック図、第２図はメモ
リセルアレイ部のより詳細な具体例のブロック図、第３
図は従来例のブロック図である。 １・・・・・メモリ、２・・・・・・メモリセルアレイ
、３゜３−１・・・・・・第１のアドレスデコーダ、３
−２・・・・・・第３のアドレスデコーダ、４・・・・
・・読み出し／書き込み切換入力端子、５・・・・・デ
ータ選択回路、６・・・・・・第２のアドレスデコーダ
、７・・・・・書き込みアドレス入力端子、８・・・・
・・読み出しアドレス入力端子、９．９−０〜９−３・
・・・・・データ入力端子、１０゜１０−０〜１０−３
・・・・・・データ出力端子、１１−０〜１１−３・・
・・・・読み出し選択線（第２のディジット線）、１２
−０〜１２−３・・・・・・書き込み選択線（第１のデ
ィジット線）、１３−０〜１３−３・・・・・データ選
択線（ワード線）、１４・・・・・・アドレスセレクタ
、１５・・・・・・アドレス変換回路。 茅、５面
リセルアレイ部のより詳細な具体例のブロック図、第３
図は従来例のブロック図である。 １・・・・・メモリ、２・・・・・・メモリセルアレイ
、３゜３−１・・・・・・第１のアドレスデコーダ、３
−２・・・・・・第３のアドレスデコーダ、４・・・・
・・読み出し／書き込み切換入力端子、５・・・・・デ
ータ選択回路、６・・・・・・第２のアドレスデコーダ
、７・・・・・書き込みアドレス入力端子、８・・・・
・・読み出しアドレス入力端子、９．９−０〜９−３・
・・・・・データ入力端子、１０゜１０−０〜１０−３
・・・・・・データ出力端子、１１−０〜１１−３・・
・・・・読み出し選択線（第２のディジット線）、１２
−０〜１２−３・・・・・・書き込み選択線（第１のデ
ィジット線）、１３−０〜１３−３・・・・・データ選
択線（ワード線）、１４・・・・・・アドレスセレクタ
、１５・・・・・・アドレス変換回路。 茅、５面
Claims (1)
- ワード線群及び第１のディジット線群で指定される書き
込みアドレス位置に配置されたメモリセル群と、前記メ
モリセルの書き込みアドレスと異なる読出しアドレスを
与える第２のディジット線群とを含んでなることを特徴
とするデ・インタリーフ用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056586A JPS62298077A (ja) | 1986-06-16 | 1986-06-16 | デ・インタリ−ブ用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056586A JPS62298077A (ja) | 1986-06-16 | 1986-06-16 | デ・インタリ−ブ用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298077A true JPS62298077A (ja) | 1987-12-25 |
Family
ID=15271639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14056586A Pending JPS62298077A (ja) | 1986-06-16 | 1986-06-16 | デ・インタリ−ブ用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298077A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818776A (en) * | 1996-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of reading data therefrom |
| US6748033B1 (en) * | 1998-07-17 | 2004-06-08 | Kabushiki Kaisha Kenwood | De-interleave circuit |
| WO2007011037A1 (ja) * | 2005-07-21 | 2007-01-25 | Matsushita Electric Industrial Co., Ltd. | データの回転またはインターリーブ機能を有する半導体メモリ装置 |
-
1986
- 1986-06-16 JP JP14056586A patent/JPS62298077A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818776A (en) * | 1996-10-31 | 1998-10-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of reading data therefrom |
| US6748033B1 (en) * | 1998-07-17 | 2004-06-08 | Kabushiki Kaisha Kenwood | De-interleave circuit |
| WO2007011037A1 (ja) * | 2005-07-21 | 2007-01-25 | Matsushita Electric Industrial Co., Ltd. | データの回転またはインターリーブ機能を有する半導体メモリ装置 |
| JPWO2007011037A1 (ja) * | 2005-07-21 | 2009-02-05 | パナソニック株式会社 | データの回転またはインターリーブ機能を有する半導体メモリ装置 |
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