JPH0348634Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はドツト方式等のデイスプレイについて
の表示制御装置に関する。

〔従来の技術〕 従来、ドツト方式等のデイスプレイの表示制御
装置としては、表示データメモリの１アドレスを
表示装置の１ドツトに対応させて、表示データメ
モリから表示データをシリアルに分割して順次読
み出し、表示用シフトレジスタに１デジツトごと
に順次セツトしてパラレルな形で表示装置に与え
て表示を行うものが実現化されている。

〔従来技術の問題点〕

しかしながら、このようなものであると、表示
画面が大きくなつて、表示ドツト数が増えてくる
と、表示データメモリの表示データの量も増えて
くるから、一画面分のデー転送に要するビツト数
が増加してくることになるが、この場合フレーム
周波数の下限がフリツカー等により限度があり、
一画面分のデータ転送時間を長くすることができ
ない。このため個々の表示データの読出速度を上
げなくてはならないことになるが、そうすると動
作周波数が上つて、消費電力や制御回路の動作マ
ジンなどに悪影響を与えてしまうという問題が生
じていた。

〔考案の目的〕

そこで、本考案は表示データ量が増加しても、
フレーム周波数を下げることなく表示データ処理
時間を下げて消費電力が少なく動作マージンに有
効な表示制御装置を提供することを目的としてい
る。

〔考案の要点〕

そこで、本考案は表示データメモリを複数の記
憶エリアに分割して、各記憶エリアについてそれ
ぞれ並行して表示データを読み出して表示手段に
与えるようにしたことを要点とするものである。

〔実施例の構成〕

以下本考案の一実施例の構成につき図面を参照
して詳述する。

本実施例では表示データが記憶されている表示
データRAM（ランダムアクセスメモリ）１を２
分割して、表示データを並行して読み出すように
したものである。

図中１は上述の表示データRAMであつて、行
アドレス2n×列アドレス2₄（＝16）の記憶容量を
有し、この表示データRAM１は2ⁿ×８の内部に
アドレスコンバータを有する同様の構成をとる２
つの記憶エリア１ａ，１ｂに分割されており、各
アドレスには４ビツトの表示データが記憶されて
いる。記憶エリア１ａ，１ｂには夫々書き込み、
読み出し制御信号Ｒ／W₁，Ｒ／W₂が図示しない
制御部から与えられる。表示データRAM１のア
ドレス指定は行アドレスカウンタ（図示せず）か
らの行アドレスデータと、４ビツトの列アドレス
カウンタ２からの列アドレスデータに基づいて行
われる。そして、RAM１から表示データを読み
出す場合は、Ｒ／W₁，Ｒ／W₂を読み出す場合
は、Ｒ／W₁，Ｒ／W₂を読み出し状態にし、列ア
ドレスカウンタ２は「０」〜「７」のアドレスカ
ウンタを繰り返し、記憶エリア１ａ，１ｂの対応
する列アドレスを同時に指定していく。そこで、
列アドレスカウンタ２が「７」になつた場合、表
示データが読み出された後、列アドレスカウンタ
２は制御部によつてクリアされ、再度「０」から
「７」までカウントする。

なお、RAM１へ表示データを書き込む場合、
列アドレスカウンタ２が「０」〜「７」の間は、
Ｒ／W₁を書き込み状態、Ｒ／W₂を読み出し状態
にして記憶エリア１ａにデータを書き込み、さら
に、列アドレスカウンタ２が「８」〜「15」の間
は、少なくともＲ／W₂を書き込み状態にして記
憶エリア１ｂにデータを書き込むようにする。こ
の際記憶エリア１ｂ内のアドレスコンバータによ
り「８」〜「15」は「０」〜「７」に変換され
る。

列アドレスカウンタ２のアドレス指定によつて
各記憶エリア１ａ，１ｂより読み出された４ビツ
トの表示データは各々アンドゲート群Ａ１〜Ａ４
及びＢ１〜Ｂ４にあたえられる。この各アンドゲ
ート群Ａ１〜Ａ４，Ｂ１〜Ｂ４にはそれぞれ４ビ
ツトのリンクカウンタ３のタイミング出力t₁〜t₄
が与えられ、ゲートＡ１，Ｂ１はタイミング出力
t₁、同じくＡ２，Ｂ２はタイミング出力t₂，Ａ
３，Ｂ３はタイミング出力t₃、Ａ４，Ｂ４はタイ
ミング出力t₄の出力時に各々開成される。このた
め、４ビツトの表示データは順番に開成されてい
く各アンドゲートＡ１〜Ａ４，Ｂ１〜Ｂ４を通じ
てシリアルなデータに変換され、ノアゲート４
ａ，４ｂを介してシフトレジスタ５ａ，５ｂに与
えられていく。

シフトレジスタ５ａ，５ｂはシリアルな表示デ
ータをシステムクロツクφ₁印加時に１ビツト目
に取り込み、φ₁より180°位相がずれたシステムク
ロツクφ₂印加時に次のビツトにシフトさせてい
くもので、４×８＝32ビツトの容量をゆうし、１
つの記憶エリア１ａ，１ｂの１行分の１デジツト
データがセツトされる。このシフトレジスタ５
ａ，５ｂの各ビツト出力は、上記システムクロツ
クφ₁を32分周した周期のクロツク信号φMの印加
時に32ビツトの表示バツフア６ａ，６ｂにパラレ
ルに取り入れられ、各々液晶表示素子の電極端子
a₀₁……a₃₂，b₀₁……b₃₂に供給される。液晶表示
素子も、表示データRAM１の分割に応じた２分
割がなされ、各電極端子a₀₁〜a₃₂、b₀₁〜b₃₂を通
じて各々表示データがパラレルに供給される。

上記リングカウンタ３は上記システムクロツク
φ₂印加時にインクリメントを行い、システムク
ロツクφ₁印加時にインクリメントした値を順次t₁
〜t₄として出力していく。このリングカウンタ３
の出力がt₁からt₄まで一順して１アドレス分の表
示データが読み出されてセツトされると、次のt₁
の出力で上記列アドレスカウンタ２が１つインク
リメントされて隣の列のアドレス指定が行われて
いき、列アドレスカウンタ２の出力が「０」から
「７」まで一順して１行分のアドレス指定が終了
して「７」から「０」に戻るときには行アドレス
カウンタが１つインクリメントされて次の行のア
ドレス指定が行われていき、行アドレスカウンタ
の出力が「０」から「ｎ」まで一順すると表示デ
ータRAM１の全データの読み出しが一順したこ
とになる。

〔実施例の動作〕

次に本実施例の動作について述べる。

いま、行アドレスデータ、列アドレスデータと
もに「０」であり、リングカウンタ３の出力t₁が
アンドゲートＡ１，Ｂ１に与えられて開成されて
いるものとする。すると、両記憶エリア１ａ，１
ｂの０行０列の番地より４ビツトの表示データが
各々読み出されるが、アンドゲートＡ１，Ｂ１が
開成されているから、４ビツトの各表示データの
第１ビツトデータがアンドゲートＡ１，Ｂ１、ノ
アゲート４ａ，４ｂを介してシフトレジスタ５
ａ，５ｂの第１ビツトにシステムクロツクφ₁印
加時にセツトされ、次のシステムクロツクφ₂印
加で第２ビツトにシフトされる。このクロツク
φ₂はリングカウンタ３にも印加されてインクリ
メントされ、次のクロツクφ₁でt₂が出力されアン
ドゲートＡ２，Ｂ２が開成される。

すると、今度は各表示データの第２ビツトデー
タがアンドゲートＡ２，Ｂ２、ノアゲート４ａ，
４ｂを介して同様にシフトレジスタ５ａ，５ｂの
第一ビツトにクロツクφ₁印加時にセツトされ、
次のクロツクφ₂印加で第２ビツトにシフトされ、
第２ビツトのデータは第３ビツトにシフトされ
る。同様にして、リングカウンタ３がt₄まで出力
されるとシフトレジスタ５ａ，５ｂの第１ビツト
から第４ビツトまでに各記憶エリア１ａ，１b0
行０列の番地の４ビツトの表示データがシリアル
にセツトされていく。

次いで、リングカウンタ３の出力がt₄からt₁に
戻ると、列アドレスカウンタ２が１つインクリメ
ントされるから、今度は０行０列の番地が指定さ
れて同じく４ビツトの表示データが読み出され、
同様にしてリングカウンタ３のリングカウントに
よりアンドゲートＡ１〜Ａ４，Ｂ１〜Ｂ４が順次
開成されていく。これにより、シフトレジスタ５
ａ，５ｂの第１ビツトから第４ビツトまでに０行
１列の番地の４ビツトの表示データがシリアルに
セツトされていき、すでにセツトされていた０行
０列の表示データは第５ビツトから第８ビツトま
でにシフトされる。同様にして、列アドレスカウ
ンタ２が「０」から「７」までインクリメントさ
れると、シフトレジスタ５ａ，５ｂの全ビツトに
各記憶エリア１ａ，１ｂの０行の１行分の１デジ
ツトの表示データがセツトされることになる。

この１デジツトデータセツトと同様にクロツク
信号φ_Mが出力されるから、表示バツフア６ａ，
６ｂにこの１デジツトの表示データがパラレルに
転送され、電極端子a₀₁〜a₃₂、b₀₁〜b₃₂を通じて
液晶表示素子に１行分の表示が行われる。

この１デジツトの表示データ出力と同時に、行
アドレスカウンタが１つのインクリメントされる
から、表示データRAM１の次の行の１行の表示
データの読み出しが同様に行われる。

こうして、１デジツトの読み出し時間は記憶エ
リア１ａと１ｂとでパラレルに行われるから、１
行全体としては16列分あるにもかかわらず、８列
分の読出時間で次の行の読み出しにはいることに
なる。

以後同様にして、表示データRAM１の第１
行、第２行……が順次読み出されていき、第ｎ行
まで達すると再び第０行から繰り返し読み出され
ていき、表示制御が行われていく。

こうして、全体として、表示データRAM１の
読出時間は読出速度を変えなくとも1/2とするこ
とができる。

なお、上記実施例では表示データRAM１を列
アドレスで２分割したが、３以上に分割してもよ
く、また行アドレスで分割してもよい。そうすれ
ば、表示データの読出時間をさらに短くすること
ができる。この場合、表示データRAM１の分割
数に応じて、表示データを読出時にシリアルなデ
ータに変換するゲートＡ１〜Ａ４、４ａや、シフ
トレジスタ５ａ、表示バツフア６ａを増加してい
くことになり、表示画面も表示データRAM１の
分割に対応して細かく分割されることになる。

〔考案の効果〕

以上述べたように、本考案は表示データメモリ
を複数の記憶エリアに分割して、各記憶エリアに
ついてそれぞれ並行して表示データを読み出して
表示手段に与えるようにしたから、２分割であれ
ば1/2、３分割であれば1/3というように、並行し
て読み出すことにより全表示データの読出時間を
少なくすることができ、一般に読出時間は表示デ
ータメモリをｎ分割すれば１／ｎとすることがで
き、それだけ表示データ処理時間を下げて消費電
力が少なくすることができ、動作マージンに有効
であり、また表示画面が大きくなつて表示データ
量が増大してもフレーム周波数が下がることがな
く、良好な表示状態を実現することができる等の
効果を奏する。

【図面の簡単な説明】

図は本考案の一実施例の全体回路構成図であ
る。 １……表示データRAM、１ａ，１ｂ……記憶
エリア、２……列アドレスカウンタ、３……リン
グカウンタ、４ａ，４ｂ……ノアゲート、５ａ，
５ｂ……シフトレジスタ、６ａ，６ｂ……表示バ
ツフア、Ａ１〜Ａ４，Ｂ１〜Ｂ４……アンドゲー
ト、a₀₁〜a₃₂、b₀₁〜b₃₂……電極端子。

Claims (1)

1. 【実用新案登録請求の範囲】 表示データが記憶され複数の記憶エリアに分割
   されている記憶手段と、 この記憶手段の各記憶エリアを同時にアドレス
   する共通のアドレスカウンタと、 夫々が上記複数の記憶エリアからのデータ出力
   線に対応して設けられる複数のゲート回路からな
   り、上記アドレスカウンタのアドレスにより上記
   記憶手段から読出される表示パラレルデータを、
   所定のタイミング信号にしたがつてこのゲート回
   路を順次開成することによりシリアルデータに変
   換する複数のパラレル−シリアル変換手段と、 この複数のパラレル−シリアル変換手段の各ゲ
   ート回路に対して一連のタイミング信号を共通的
   に供給するとともに、上記アドレスカウンタに対
   してこのタイミング信号の一出力をアドレス更新
   用に与える信号発生手段と、 上記パラレル−シリアル変換手段で変換された
   シリアルデータを夫々シフト入力した後、表示装
   置へパラレル出力する複数のレジスタ手段とを具
   備してなることを特徴とする表示制御装置。