JPH08297991A - 遅延回路 - Google Patents
遅延回路Info
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- JPH08297991A JPH08297991A JP8019004A JP1900496A JPH08297991A JP H08297991 A JPH08297991 A JP H08297991A JP 8019004 A JP8019004 A JP 8019004A JP 1900496 A JP1900496 A JP 1900496A JP H08297991 A JPH08297991 A JP H08297991A
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- control
- circuit
- control circuit
- memory cell
- signal
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Abstract
(57)【要約】
【課題】 書込トランジスタと読出トランジスタとを遅
延時間差が生ずずることなく同時に制御できる遅延回路
を提供する。 【解決手段】 各制御回路（１１、１２、１３、１４、
１５、１６）が第１の制御素子（４３、４８、２４、３
０）及びこれに続く第２の制御素子（４４、４９、２
５、３１）を有し、前段の制御回路（１１）が局部的に
離れて配置されている制御回路（１４）が、後段に第１
の制御素子が接続されている第３の制御素子（２９）を
有し、この第３の制御素子（２９）の入力部が、前段に
接続され空間的に離れている制御回路（１１）の第１の
制御素子（２４）の出力信号を受信し、前記制御回路
（１１、１２、１３、１４、１５、１６）の第１の制御
素子（４３、４８、２４、３０）が前記第１のクロック
信号によりクロックされ、前記制御回路（１１、１２、
１３、１４、１５、１６）の第３の制御素子（２９）が
第２のクロック信号によりクロックされるように構成し
た遅延回路。
延時間差が生ずずることなく同時に制御できる遅延回路
を提供する。 【解決手段】 各制御回路（１１、１２、１３、１４、
１５、１６）が第１の制御素子（４３、４８、２４、３
０）及びこれに続く第２の制御素子（４４、４９、２
５、３１）を有し、前段の制御回路（１１）が局部的に
離れて配置されている制御回路（１４）が、後段に第１
の制御素子が接続されている第３の制御素子（２９）を
有し、この第３の制御素子（２９）の入力部が、前段に
接続され空間的に離れている制御回路（１１）の第１の
制御素子（２４）の出力信号を受信し、前記制御回路
（１１、１２、１３、１４、１５、１６）の第１の制御
素子（４３、４８、２４、３０）が前記第１のクロック
信号によりクロックされ、前記制御回路（１１、１２、
１３、１４、１５、１６）の第３の制御素子（２９）が
第２のクロック信号によりクロックされるように構成し
た遅延回路。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも２個の
メモリセルと制御装置とを具え、各メモリセルが、容量
性記憶素子と、遅延すべき情報を書込ラインから前記容
量性記憶素子に書き込むことができる書込トランジスタ
と、情報を容量性記憶素子から読出ラインに読みだすこ
とができる読出トランジスタとを有し、前記制御装置
は、第１のクロック信号によりクロックされると共にそ
の入力部が制御信号を受信し、さらに複数の相互結合さ
れた制御回路を具え、これら制御回路が各メモリセルと
それぞれ関連し、これらメモリセルの読出トランジスタ
のための各制御回路は前記入力信号により制御可能であ
り、前記メモリセルの書込トランジスタのための各制御
回路が前記出力信号により制御可能な遅延回路に関する
ものである。
メモリセルと制御装置とを具え、各メモリセルが、容量
性記憶素子と、遅延すべき情報を書込ラインから前記容
量性記憶素子に書き込むことができる書込トランジスタ
と、情報を容量性記憶素子から読出ラインに読みだすこ
とができる読出トランジスタとを有し、前記制御装置
は、第１のクロック信号によりクロックされると共にそ
の入力部が制御信号を受信し、さらに複数の相互結合さ
れた制御回路を具え、これら制御回路が各メモリセルと
それぞれ関連し、これらメモリセルの読出トランジスタ
のための各制御回路は前記入力信号により制御可能であ
り、前記メモリセルの書込トランジスタのための各制御
回路が前記出力信号により制御可能な遅延回路に関する
ものである。
【０００２】
【従来の技術】この形式の遅延回路は欧州特許出願第３
８３３８７号から既知である。この遅延回路は、例えば
くし形フィルタを実現するため、ノイズ低減アルゴリズ
ムを行うため及びカラーデコーディングを行うためにビ
デオ技術において広く用いられている。これら遅延回路
は、制御回路の出力信号が第１のクロックと共にこの制
御回路と関連するメモリセルの書込トランジスタ及び次
段のメモリセルの読出トランジスタを制御する特徴的な
構成を有する。この遅延回路の設計において、特に注意
すべきことは、書込トランジスタ及び読出トランジスタ
が同時に制御される場合制御信号の異なる遅延時間に起
因する非対称性が生ずることである。
８３３８７号から既知である。この遅延回路は、例えば
くし形フィルタを実現するため、ノイズ低減アルゴリズ
ムを行うため及びカラーデコーディングを行うためにビ
デオ技術において広く用いられている。これら遅延回路
は、制御回路の出力信号が第１のクロックと共にこの制
御回路と関連するメモリセルの書込トランジスタ及び次
段のメモリセルの読出トランジスタを制御する特徴的な
構成を有する。この遅延回路の設計において、特に注意
すべきことは、書込トランジスタ及び読出トランジスタ
が同時に制御される場合制御信号の異なる遅延時間に起
因する非対称性が生ずることである。
【０００３】
【発明が解決しようとする課題】モノリシックな集積回
路として構成されている遅延回路において、複数の単一
のメモリセルがシリコン結晶体上に同一の向きで細長い
列状に配置されている。シリコン結晶体上に配置されて
いるメモリセルの数はシリコン結晶体上に複数のメモリ
セル列を配置することにより増大する。このようなメモ
リセルの配置は欧州特許出願第３８３３８７号の第４図
に開示されている。一方、この配置において、第１の列
の最後のメモリセルから次の列の最初のメモリセルへの
遷移により、最初の列の最後のメモリセルの書込トラン
ジスタを制御する制御信号遅延時間及び次の列の最初の
メモリセルの読出トランジスタを制御する制御信号の遅
延時間が明らかに相違する問題がある。この書込トラン
ジスタと読出トランジスタの非対称な制御によりビデオ
技術において画像歪みが可視化されてしまう。例えば、
冒頭部で述べた形式の遅延回の最後のメモリセルの制御
回路の出力部がこの遅延回路の制御装置の入力部に結合
されているループを構成する場合同じ問題が発生してし
まう。最後のメモリセルの書込トランジスタと最初の読
出トランジスタとの同時制御は不可能であった。
路として構成されている遅延回路において、複数の単一
のメモリセルがシリコン結晶体上に同一の向きで細長い
列状に配置されている。シリコン結晶体上に配置されて
いるメモリセルの数はシリコン結晶体上に複数のメモリ
セル列を配置することにより増大する。このようなメモ
リセルの配置は欧州特許出願第３８３３８７号の第４図
に開示されている。一方、この配置において、第１の列
の最後のメモリセルから次の列の最初のメモリセルへの
遷移により、最初の列の最後のメモリセルの書込トラン
ジスタを制御する制御信号遅延時間及び次の列の最初の
メモリセルの読出トランジスタを制御する制御信号の遅
延時間が明らかに相違する問題がある。この書込トラン
ジスタと読出トランジスタの非対称な制御によりビデオ
技術において画像歪みが可視化されてしまう。例えば、
冒頭部で述べた形式の遅延回の最後のメモリセルの制御
回路の出力部がこの遅延回路の制御装置の入力部に結合
されているループを構成する場合同じ問題が発生してし
まう。最後のメモリセルの書込トランジスタと最初の読
出トランジスタとの同時制御は不可能であった。
【０００４】本発明の目的は、このような遅延回路にお
いて、局部的に離れた書込トランジスタと読出トランジ
スタとをいかなる遅延時間差が生ずることなく従って遅
延時間差が生ずる位置的乱れが生ずることなく同時に制
御できる遅延回路を提供することにある。
いて、局部的に離れた書込トランジスタと読出トランジ
スタとをいかなる遅延時間差が生ずることなく従って遅
延時間差が生ずる位置的乱れが生ずることなく同時に制
御できる遅延回路を提供することにある。
【０００５】
【課題を解決する手段】本発明では、上記目的は、各制
御回路が第１の制御素子及びこれに続く第２の制御素子
を有し、前段の制御回路が局部的に離れて配置されてい
る制御回路が、後段に第１の制御素子が接続されている
第３の制御素子を有し、この第３の制御素子の入力部
が、前段に接続され空間的に離れている制御回路の第１
の制御素子の出力信号を受信し、前記制御回路の第１の
制御素子が前記第１のクロック信号によりクロックさ
れ、前記制御回路の第３の制御素子が第２のクロック信
号によりクロックされるように構成することにより達成
される。
御回路が第１の制御素子及びこれに続く第２の制御素子
を有し、前段の制御回路が局部的に離れて配置されてい
る制御回路が、後段に第１の制御素子が接続されている
第３の制御素子を有し、この第３の制御素子の入力部
が、前段に接続され空間的に離れている制御回路の第１
の制御素子の出力信号を受信し、前記制御回路の第１の
制御素子が前記第１のクロック信号によりクロックさ
れ、前記制御回路の第３の制御素子が第２のクロック信
号によりクロックされるように構成することにより達成
される。
【０００６】第１のクロックと第２のクロックとは時間
的にオフセットしており、一致していない。第２のメモ
リセルが第１のメモリセルの後段に局部的に離れて位置
する場合、第１のメモリセルの制御回路の入力部に存在
する第１のクロックを有する制御情報は第１の制御回路
の第１のメモリ素子の出力部に供給されると共に第２の
メモリセルの局部的に離れた制御回路の入力部に供給さ
れる。次に、第２のクロックを有する制御情報は第１の
メモリセルの書込トランジスタを制御する第１のメモリ
セルの制御回路の出力部に遅延時間差を生ずることなく
同時に供給されると共に第２のメモリセルの読出トラン
ジスタを制御する第２のメモリセルノ第３の制御素子に
出力部に供給される。この結果、第１のメモリセルの書
込トランジスタとこのメモリセルから局部的に離間した
第２のメモリセルの読出トランジスタとの正確な同時制
御が実現される。従って、位置に起因する上記課題は乱
れが生ずることなく解消できる。
的にオフセットしており、一致していない。第２のメモ
リセルが第１のメモリセルの後段に局部的に離れて位置
する場合、第１のメモリセルの制御回路の入力部に存在
する第１のクロックを有する制御情報は第１の制御回路
の第１のメモリ素子の出力部に供給されると共に第２の
メモリセルの局部的に離れた制御回路の入力部に供給さ
れる。次に、第２のクロックを有する制御情報は第１の
メモリセルの書込トランジスタを制御する第１のメモリ
セルの制御回路の出力部に遅延時間差を生ずることなく
同時に供給されると共に第２のメモリセルの読出トラン
ジスタを制御する第２のメモリセルノ第３の制御素子に
出力部に供給される。この結果、第１のメモリセルの書
込トランジスタとこのメモリセルから局部的に離間した
第２のメモリセルの読出トランジスタとの正確な同時制
御が実現される。従って、位置に起因する上記課題は乱
れが生ずることなく解消できる。
【０００７】本発明の有益な実施例によれば、後段の制
御回路が空間的に離れて配置されている制御回路の第２
の制御素子の出力部及び後段の局部的に離れた制御回路
の第３の制御素子の出力部が、情報を遅延しないように
接続されている別のメモリセルに結合されていることを
特徴とする。
御回路が空間的に離れて配置されている制御回路の第２
の制御素子の出力部及び後段の局部的に離れた制御回路
の第３の制御素子の出力部が、情報を遅延しないように
接続されている別のメモリセルに結合されていることを
特徴とする。
【０００８】局部的に並置されたメモリセルにおいて、
制御回路の各出力部は この制御回路と関連するメモリ
セルの書込トランジスタ及び次段のメモリセルの読出ト
ランジスタに結合する。この結果、各制御回路の出力負
荷は２個のメモリセルで構成せれる。第１のメモリセル
の制御回路の出力負荷及びこの第１のメモリセルの後段
に局部的に離れて位置するメモリセルの第３の制御素子
の出力負荷を別の並置されたメモリセルの制御回路の出
力負荷に等しくするため、第１のメモリセルの制御回路
の出力部と局部的に離れた第２のメモリセルの第３の制
御素子とを付加的なメモリセルにそれぞれ結合する。こ
れらの付加的なメモリセルは情報を遅延するために設け
られているのではなく、第１のメモリセルの制御回路の
出力部及び局部的に離れた第２のメモリセルの第３の制
御素子の出力部に対称的な出力負荷を形成するためにだ
け用いる。
制御回路の各出力部は この制御回路と関連するメモリ
セルの書込トランジスタ及び次段のメモリセルの読出ト
ランジスタに結合する。この結果、各制御回路の出力負
荷は２個のメモリセルで構成せれる。第１のメモリセル
の制御回路の出力負荷及びこの第１のメモリセルの後段
に局部的に離れて位置するメモリセルの第３の制御素子
の出力負荷を別の並置されたメモリセルの制御回路の出
力負荷に等しくするため、第１のメモリセルの制御回路
の出力部と局部的に離れた第２のメモリセルの第３の制
御素子とを付加的なメモリセルにそれぞれ結合する。こ
れらの付加的なメモリセルは情報を遅延するために設け
られているのではなく、第１のメモリセルの制御回路の
出力部及び局部的に離れた第２のメモリセルの第３の制
御素子の出力部に対称的な出力負荷を形成するためにだ
け用いる。
【０００９】本発明の別の有益な実施例は、メモリセル
の第１のグループが第１の区域に配置され、第２のグル
ープ局部的に離れた第２の区域に配置され、第１のグル
ープの最後尾のメモリセルの制御回路の第１の制御素子
の出力信号が、第２のグループの最初のメモリセルの制
御回路の入力信号となるように構成したことを特徴とす
る。
の第１のグループが第１の区域に配置され、第２のグル
ープ局部的に離れた第２の区域に配置され、第１のグル
ープの最後尾のメモリセルの制御回路の第１の制御素子
の出力信号が、第２のグループの最初のメモリセルの制
御回路の入力信号となるように構成したことを特徴とす
る。
【００１０】第１のグループは例えばシリコン結晶体上
に列状に配置された多数のメモリセルとし、第２のグル
ープは同一のシリコン結晶体上に列状に配置された別の
数のメモリセルとし、第２のグループを第１のグループ
の後段に配置する。本発明では、第１グループの最後の
メモリセルと第２のグループの最初のメモリセルとの間
の遷移により極めて小さい乱れしか生じない。
に列状に配置された多数のメモリセルとし、第２のグル
ープは同一のシリコン結晶体上に列状に配置された別の
数のメモリセルとし、第２のグループを第１のグループ
の後段に配置する。本発明では、第１グループの最後の
メモリセルと第２のグループの最初のメモリセルとの間
の遷移により極めて小さい乱れしか生じない。
【００１１】本発明の別の有益な実施例では、制御装置
の入力部が制御装置の出力信号を受信するように構成す
る。
の入力部が制御装置の出力信号を受信するように構成す
る。
【００１２】本発明による遅延回路を用いれば、乱れが
小さいループを形成することができる。この場合、制御
情報は最後の制御回路が最初の制御回路の入力部に結合
されている多数のメモリセルの直列接続した制御回路を
伝播し、再びこの直列接続された制御回路を伝播する。
本発明では、このループの最初のメモリセルと最後のメ
モリセルとの間の遷移の乱れをを極めて小さくすること
ができる。
小さいループを形成することができる。この場合、制御
情報は最後の制御回路が最初の制御回路の入力部に結合
されている多数のメモリセルの直列接続した制御回路を
伝播し、再びこの直列接続された制御回路を伝播する。
本発明では、このループの最初のメモリセルと最後のメ
モリセルとの間の遷移の乱れをを極めて小さくすること
ができる。
【００１３】本発明による遅延回路はビデオレコーダや
テレビジョン受信機の信号処理回路に有益に用いること
ができる。特に、ビデオレコーダにおいてノイズ低減回
路、ドロップアウト補償のための回路及びクロミナンス
くし形フィルタを実現することができ、並びにテレビジ
ョン受信機において信号分離のためのくし形フィルタ及
びカラーデコーディング用の回路を実現することができ
る。
テレビジョン受信機の信号処理回路に有益に用いること
ができる。特に、ビデオレコーダにおいてノイズ低減回
路、ドロップアウト補償のための回路及びクロミナンス
くし形フィルタを実現することができ、並びにテレビジ
ョン受信機において信号分離のためのくし形フィルタ及
びカラーデコーディング用の回路を実現することができ
る。
【００１４】以下図面を参照して本発明を詳細に説明す
る。
る。
【００１５】
【発明の実施の形態】図１は列状に配置したメモリセル
の第１のグループ１及び第２のグループを具える遅延回
路の構成を示す。第１及び第２のグループのメモリセル
は列状に並んで配置され、第２のグループのメモリセル
４は第１のグループのメモリセル３から局部的に離れて
位置し、すなわち各グループの並置されたメモリセルよ
りも互いにより大きな距離離れて位置する。メモリセル
は例えばシリコン結晶上に細長い列状に配置され、シリ
コン結晶上に数個の列を上下に並んで配置する。第１の
グループは例えばシリコン結晶の第１のメモリセル列と
し、第２のグループは第１の列の上側又は下側に配置し
た第２のメモリセル列とすることができる。
の第１のグループ１及び第２のグループを具える遅延回
路の構成を示す。第１及び第２のグループのメモリセル
は列状に並んで配置され、第２のグループのメモリセル
４は第１のグループのメモリセル３から局部的に離れて
位置し、すなわち各グループの並置されたメモリセルよ
りも互いにより大きな距離離れて位置する。メモリセル
は例えばシリコン結晶上に細長い列状に配置され、シリ
コン結晶上に数個の列を上下に並んで配置する。第１の
グループは例えばシリコン結晶の第１のメモリセル列と
し、第２のグループは第１の列の上側又は下側に配置し
た第２のメモリセル列とすることができる。
【００１６】第１のグループはメモリセル３に加えて３
個のメモリセル５、６及び７並びに破線で示す多数の別
のメモリセル（図示せず）を有する。従って、グループ
２はメモリセル４及びメモリセル８、９及び１０並びに
破線で示す多数の別のメモリセル（図示せず）を具え
る。
個のメモリセル５、６及び７並びに破線で示す多数の別
のメモリセル（図示せず）を有する。従って、グループ
２はメモリセル４及びメモリセル８、９及び１０並びに
破線で示す多数の別のメモリセル（図示せず）を具え
る。
【００１７】メモリセル７及び１０以外の各メモリセル
は制御回路と関連する。第１のグループにおいて、メモ
リセル３、５及び６は制御回路１１、１２及び１３と関
連し、第２グループにおいてはメモリセル４，８及び９
は制御回路１４、１５及び１６と関連する。制御回路は
グループ１及び２に図示しないメモリセルとも関連す
る。
は制御回路と関連する。第１のグループにおいて、メモ
リセル３、５及び６は制御回路１１、１２及び１３と関
連し、第２グループにおいてはメモリセル４，８及び９
は制御回路１４、１５及び１６と関連する。制御回路は
グループ１及び２に図示しないメモリセルとも関連す
る。
【００１８】入力信号Ｆe は書込ライン１８を経てメモ
リセルに供給し遅延された出力信号Ｆは読出ライン１９
を経て出力する。図示されていない第１のグループの制
御回路及び第１のグループの制御回路１３、１２及び１
１は共に直列に接続する。第２グループの接続回路及び
図示されていない第２のグループの制御回路も共に直列
に接続する。制御信号Ｆsh第１のグループの第１の制御
回路の入力部に供給する。
リセルに供給し遅延された出力信号Ｆは読出ライン１９
を経て出力する。図示されていない第１のグループの制
御回路及び第１のグループの制御回路１３、１２及び１
１は共に直列に接続する。第２グループの接続回路及び
図示されていない第２のグループの制御回路も共に直列
に接続する。制御信号Ｆsh第１のグループの第１の制御
回路の入力部に供給する。
【００１９】メモリセル３は記憶キャパシタ２０、書込
トランジスタ２２及び読出トランジスタ２１を具える。
メモリセル３と関連する制御回路１１は２個の直列接続
した制御素子２４及び２５を具える。制御回路１２、１
３、１５及び１６並びに図示されていない制御回路も２
個の制御素子を具える。
トランジスタ２２及び読出トランジスタ２１を具える。
メモリセル３と関連する制御回路１１は２個の直列接続
した制御素子２４及び２５を具える。制御回路１２、１
３、１５及び１６並びに図示されていない制御回路も２
個の制御素子を具える。
【００２０】制御回路１１の入力部を読出トランジスタ
２１の制御電極に結合し、その一方の電極を読出ライン
１９に結合し、他方の電極は記憶キャパシタ２０及び書
込トランジスタ２２の電極に接続する。記憶キャパシタ
２０の他方の電極は基準電位に接続する。接続回路１１
の出力信号は書込トランジスタ２２の制御電極に供給
し、その他方の電極は書込ライン１８に結合する。更
に、制御素子２４と２５との接続点をメモリセル４と関
連する制御回路１４の入力部に結合する。
２１の制御電極に結合し、その一方の電極を読出ライン
１９に結合し、他方の電極は記憶キャパシタ２０及び書
込トランジスタ２２の電極に接続する。記憶キャパシタ
２０の他方の電極は基準電位に接続する。接続回路１１
の出力信号は書込トランジスタ２２の制御電極に供給
し、その他方の電極は書込ライン１８に結合する。更
に、制御素子２４と２５との接続点をメモリセル４と関
連する制御回路１４の入力部に結合する。
【００２１】メモリセル４は記憶キャパシタ２６、読出
トランジスタ２７及び書込トランジスタ２８を具える。
制御回路１４の出力部は書込トランジスタ２８の制御電
極に結合し、その一方の電極は書込ライン１８に結合し
他方の電極は記憶キャパシタ２６及び読出トランジスタ
２７の電極に結合する。記憶キャパシタ２６の他方の電
極は基準電位に結合する。読出トランジスタ２７の第２
の電極は読出ライン１９に結合し、その制御電極は制御
回路１４の制御素子２９と３０との制御点に結合する。
トランジスタ２７及び書込トランジスタ２８を具える。
制御回路１４の出力部は書込トランジスタ２８の制御電
極に結合し、その一方の電極は書込ライン１８に結合し
他方の電極は記憶キャパシタ２６及び読出トランジスタ
２７の電極に結合する。記憶キャパシタ２６の他方の電
極は基準電位に結合する。読出トランジスタ２７の第２
の電極は読出ライン１９に結合し、その制御電極は制御
回路１４の制御素子２９と３０との制御点に結合する。
【００２２】メモリセル７及び１０は入力信号を遅延す
るために用いるのではなく、制御回路１１の出力部及び
制御素子２９の出力部に対称性負荷を与えるためにだけ
の作用を果たす。メモリセル７は記憶キャパシタ３３を
具え、その両方の電極は基準電位に結合する。さらに、
メモリセル７は読出トランジスタ３４及び書込トランジ
スタ３５を具え、書込トランジスタの一方の電極は基準
電位に結合し他方の電極は高抵抗になるために基準電位
に結合する。トランジスタ３８の制御電極は制御回路１
４の制御素子２９の出力部に結合し、トランジスタ３７
の制御電極は構成抵抗となるために基準電位に結合す
る。メモリセル５，６，８及び９並びに破線で示すメモ
リセルはメモリセル３及び８と同一の構造を有し一緒に
接続する。制御回路１１、１２、１３、１５及び１６並
びに図示されていない制御回路の第１の制御素子はそれ
ぞれクロック信号ＰＨＩ１で制御される。制御素子２９
及び３１はクロック信号ＰＨＩ１で制御され制御素子３
０はクロック信号ＰＨ１２で制御される。クロック信号
ＰＨＩ１及びクロック信号ＰＨＩ２は時間に関してオフ
セットしており一致していない。制御信号Ｆs の制御情
報は、各制御素子を制御するクロック信号の正端縁によ
り各制御素子の入力部からその出力部まで伝送される。
るために用いるのではなく、制御回路１１の出力部及び
制御素子２９の出力部に対称性負荷を与えるためにだけ
の作用を果たす。メモリセル７は記憶キャパシタ３３を
具え、その両方の電極は基準電位に結合する。さらに、
メモリセル７は読出トランジスタ３４及び書込トランジ
スタ３５を具え、書込トランジスタの一方の電極は基準
電位に結合し他方の電極は高抵抗になるために基準電位
に結合する。トランジスタ３８の制御電極は制御回路１
４の制御素子２９の出力部に結合し、トランジスタ３７
の制御電極は構成抵抗となるために基準電位に結合す
る。メモリセル５，６，８及び９並びに破線で示すメモ
リセルはメモリセル３及び８と同一の構造を有し一緒に
接続する。制御回路１１、１２、１３、１５及び１６並
びに図示されていない制御回路の第１の制御素子はそれ
ぞれクロック信号ＰＨＩ１で制御される。制御素子２９
及び３１はクロック信号ＰＨＩ１で制御され制御素子３
０はクロック信号ＰＨ１２で制御される。クロック信号
ＰＨＩ１及びクロック信号ＰＨＩ２は時間に関してオフ
セットしており一致していない。制御信号Ｆs の制御情
報は、各制御素子を制御するクロック信号の正端縁によ
り各制御素子の入力部からその出力部まで伝送される。
【００２３】遅延回路の動作を具体例を参照して説明す
る。制御回路１３の入力部には周期的な繰り返しのビッ
ト信号「１０１０」が入力し、書込ライン１８の入力信
号Ｆ e は所定の周波数のサイン信号とする。クロック信
号ＰＨＩ２の正の端縁は制御素子４３の出力部において
制御信号Ｆs の制御情報「１」を制御し、次のクロック
信号ＰＨＩ１の正の端縁は制御素子４４の出力部におい
てこの情報を制御する。書込ライン１８のサイン信号の
瞬時値は書込トランジスタ４２により容量性記憶素子４
０に書き込まれ、同時に容量性記憶素子４５に記憶され
ている値が読出トランジスタ４６により読出ライン１９
に読み出される。同時に、制御情報「０」は制御素子４
３の入力部で制御される。クロック信号ＰＨＩ２の次の
正の端縁を用いて、制御情報「０」を制御素子４３の出
力部に送り制御情報「１」を制御素子４８の出力部に送
り、クロック信号ＰＨＩ１の次の正の端縁で制御情報
「０」を制御回路１３の出力部に送り制御情報「１」を
制御回路１２の出力部に送る。トランジスタ４７及び２
１の制御電極はこのようにして制御されるが、トランジ
スタ４２及び４６の制御電極は制御されない。これによ
り書込ライン１８のサイン信号の瞬時値は書込トランジ
スタ４７により容量性記憶素子４５に書き込まれ、同時
に容量性記憶素子２０に記憶されている値は読出トラン
ジスタ２１により読出ライン１９に読みだされる。同時
に、制御情報「１」は制御回路１３の入力部に送られ容
量性記憶素子４０に記憶されている値は読出トランジス
タ４１により読出ライン１９に読み出される。
る。制御回路１３の入力部には周期的な繰り返しのビッ
ト信号「１０１０」が入力し、書込ライン１８の入力信
号Ｆ e は所定の周波数のサイン信号とする。クロック信
号ＰＨＩ２の正の端縁は制御素子４３の出力部において
制御信号Ｆs の制御情報「１」を制御し、次のクロック
信号ＰＨＩ１の正の端縁は制御素子４４の出力部におい
てこの情報を制御する。書込ライン１８のサイン信号の
瞬時値は書込トランジスタ４２により容量性記憶素子４
０に書き込まれ、同時に容量性記憶素子４５に記憶され
ている値が読出トランジスタ４６により読出ライン１９
に読み出される。同時に、制御情報「０」は制御素子４
３の入力部で制御される。クロック信号ＰＨＩ２の次の
正の端縁を用いて、制御情報「０」を制御素子４３の出
力部に送り制御情報「１」を制御素子４８の出力部に送
り、クロック信号ＰＨＩ１の次の正の端縁で制御情報
「０」を制御回路１３の出力部に送り制御情報「１」を
制御回路１２の出力部に送る。トランジスタ４７及び２
１の制御電極はこのようにして制御されるが、トランジ
スタ４２及び４６の制御電極は制御されない。これによ
り書込ライン１８のサイン信号の瞬時値は書込トランジ
スタ４７により容量性記憶素子４５に書き込まれ、同時
に容量性記憶素子２０に記憶されている値は読出トラン
ジスタ２１により読出ライン１９に読みだされる。同時
に、制御情報「１」は制御回路１３の入力部に送られ容
量性記憶素子４０に記憶されている値は読出トランジス
タ４１により読出ライン１９に読み出される。
【００２４】制御信号の周期的に繰り返されるビット列
「１０１０」を用い、クロック信号ＰＨＩ１の正の端縁
により容量性記憶素子に書き込まれている書込ライン１
８のサイン信号の瞬時値はクロック信号ＰＨＩ１の次の
正の端縁で読出ライン１９に再び読み出す。例えば、周
期的な繰り返しのビット列「１００１００」を用い、ク
ロック信号ＰＨＩ１の正の端縁より容量性記憶素子に書
き込まれている値はクロック信号ＰＨＩ１の第３の正の
端縁により読み出す。
「１０１０」を用い、クロック信号ＰＨＩ１の正の端縁
により容量性記憶素子に書き込まれている書込ライン１
８のサイン信号の瞬時値はクロック信号ＰＨＩ１の次の
正の端縁で読出ライン１９に再び読み出す。例えば、周
期的な繰り返しのビット列「１００１００」を用い、ク
ロック信号ＰＨＩ１の正の端縁より容量性記憶素子に書
き込まれている値はクロック信号ＰＨＩ１の第３の正の
端縁により読み出す。
【００２５】制御情報「１」が制御回路の第２の制御素
子に存在する場合、この情報はクロック信号ＰＨＩ１の
正の端縁により制御回路の出力部に送られる共に同時に
この制御回路と関連するメモリセルの書込トランジスタ
及び次段のメモリセルの読出トランジスタを制御する。
この瞬時制御はビデオ技術において特に重要である。こ
の理由は、制御の非対称性が画像歪みとして明白になる
からである。これまで、同時に制御されるべき書込及び
読出トランジスタが互いに局部的に離れて存在する場合
に問題が特に生じていた。例えば、互いに局部的に離れ
ている書込トランジスタ及び読出トランジスタが制御回
路１１からの出力信号により制御される場合、読出トラ
ンジスタは書込トランジスタに対して局部的な離間に対
応した遅延時間だけ遅延した態様で制御される。
子に存在する場合、この情報はクロック信号ＰＨＩ１の
正の端縁により制御回路の出力部に送られる共に同時に
この制御回路と関連するメモリセルの書込トランジスタ
及び次段のメモリセルの読出トランジスタを制御する。
この瞬時制御はビデオ技術において特に重要である。こ
の理由は、制御の非対称性が画像歪みとして明白になる
からである。これまで、同時に制御されるべき書込及び
読出トランジスタが互いに局部的に離れて存在する場合
に問題が特に生じていた。例えば、互いに局部的に離れ
ている書込トランジスタ及び読出トランジスタが制御回
路１１からの出力信号により制御される場合、読出トラ
ンジスタは書込トランジスタに対して局部的な離間に対
応した遅延時間だけ遅延した態様で制御される。
【００２６】図示した回路により、いかなる遅延時間差
が生ずることなく局部的に離間した書込トランジスタと
読出トランジスタを同時に制御することができる。この
ために、局部的に離間したメモリセル３及び４について
検討する。例えば、制御情報「１」が制御回路１１の入
力部に存在する場合、この制御情報は制御素子２４の出
力部のクロック信号ＰＨＩ２の正のクロック端縁より制
御される。さらに、この制御情報はライン５０を介して
遅延時間を以て制御回路１４の制御素子２９の入力部に
送られる。クロック信号ＰＨＩ１の次の正の端縁におい
て、この制御情報は制御素子２５及び２９の出力部にい
かなる遅延時間も生ずることなく同時に送られ、メモリ
セル３の書込トランジスタ２２及び局部的に離れたメモ
リセル４の読出トランジスタ２７はいかなる遅延時間も
生ずることなく制御される。
が生ずることなく局部的に離間した書込トランジスタと
読出トランジスタを同時に制御することができる。この
ために、局部的に離間したメモリセル３及び４について
検討する。例えば、制御情報「１」が制御回路１１の入
力部に存在する場合、この制御情報は制御素子２４の出
力部のクロック信号ＰＨＩ２の正のクロック端縁より制
御される。さらに、この制御情報はライン５０を介して
遅延時間を以て制御回路１４の制御素子２９の入力部に
送られる。クロック信号ＰＨＩ１の次の正の端縁におい
て、この制御情報は制御素子２５及び２９の出力部にい
かなる遅延時間も生ずることなく同時に送られ、メモリ
セル３の書込トランジスタ２２及び局部的に離れたメモ
リセル４の読出トランジスタ２７はいかなる遅延時間も
生ずることなく制御される。
【００２７】制御回路１２、１３、１４、１５、及び１
６並びに別の制御回路（図示せず）の出力負荷は２個の
メモリセルでそれぞれ構成される。例えば、制御回路１
３の出力負荷はメモリセル５及び６で構成される。信号
制御回路の異なる出力負荷に起因する非対称性により、
例えばビデオ信号に画像歪みが生じてしまう。このた
め、本発明ではメモリセル７及び１０を設けて制御回路
１１の出力負荷及び制御回路１４の制御素子２９の出力
負荷を互いに等しくする。これらのメモリセルを用いて
対称的な出力負荷を制御回路１１の出力部及び制御回路
１４の制御素子の出力部に与える。一方、これらのメモ
リセルは入力信号Ｆe を遅延しないように用いられるの
で、従って書込ライン読出ラインに接続されない。従っ
て、これらのメモリセルは「ダミーメモリセル」と称す
ることができる。
６並びに別の制御回路（図示せず）の出力負荷は２個の
メモリセルでそれぞれ構成される。例えば、制御回路１
３の出力負荷はメモリセル５及び６で構成される。信号
制御回路の異なる出力負荷に起因する非対称性により、
例えばビデオ信号に画像歪みが生じてしまう。このた
め、本発明ではメモリセル７及び１０を設けて制御回路
１１の出力負荷及び制御回路１４の制御素子２９の出力
負荷を互いに等しくする。これらのメモリセルを用いて
対称的な出力負荷を制御回路１１の出力部及び制御回路
１４の制御素子の出力部に与える。一方、これらのメモ
リセルは入力信号Ｆe を遅延しないように用いられるの
で、従って書込ライン読出ラインに接続されない。従っ
て、これらのメモリセルは「ダミーメモリセル」と称す
ることができる。
【図１】本発明による遅延回路の一例の構成を示す回路
図である。
図である。
１ 第１のグループ ２ 第２のグループ ３，４，５，８，９ メモリセル １１，１２，１３，１４，１５，１６ 制御回路 ２０，２６，４０，４６ 容量性記録素子 ２１，２７，４１，４６ 読出トランジスタ ２２，２８，４２，４７ 書込トランジスタ ２４，３０，４３，４８ 第１の制御素子 ２５，３１，４４，４９ 第２の制御素子 ２９ 第３の制御素子
Claims (10)
- 【請求項１】 少なくとも２個のメモリセル（３、４、
５、８、９）と制御装置とを具え、各メモリセルが、容
量性記憶素子（２０、２６、４０、４６）と、遅延すべ
き情報を書込ラインから前記容量性記憶素子に書き込む
ことができる書込トランジスタ（２２、２８、４２、４
７）と、情報を容量性記憶素子から読出ラインに読み出
すことができる読出トランジスタ（２１、２７、４１、
４６）とを有し、前記制御装置は、第１のクロック信号
によりクロックされると共にその入力部が制御信号を受
信し、さらに複数の相互結合された制御回路（１１、１
２、１３、１４、１５、１６）を具え、これら制御回路
が各メモリセル（３、４、５、６、８、９）とそれぞれ
関連し、これらメモリセルの読出トランジスタ（２１、
２７、４１、４６）のための各制御回路（１１、１２、
１３、１４、１５、１６）は前記入力信号により制御可
能であり、前記メモリセルの書込トランジスタ（２２、
２８、４２、４７）のための各制御回路（１１、１２、
１３、１４、１５、１６）が前記出力信号により制御可
能な遅延回路において、 各制御回路（１１、１２、１３、１４、１５、１６）が
第１の制御素子（４３、４８、２４、３０）及びこれに
続く第２の制御素子（４４、４９、２５、３１）を有
し、前段の制御回路（１１）が局部的に離れて配置され
ている制御回路（１４）が、後段に第１の制御素子が接
続されている第３の制御素子（２９）を有し、この第３
の制御素子（２９）の入力部が、前段に接続され空間的
に離れている制御回路（１１）の第１の制御素子（２
４）の出力信号を受信し、前記制御回路（１１、１２、
１３、１４、１５、１６）の第１の制御素子（４３、４
８、２４、３０）が前記第１のクロック信号によりクロ
ックされ、前記制御回路（１１、１２、１３、１４、１
５、１６）の第３の制御素子（２９）が第２のクロック
信号によりクロックされるように構成したことを特徴と
する遅延回路。 - 【請求項２】 請求項１に記載の遅延回路において、前
記後段の制御回路（１４）が空間的に離れて配置されて
いる制御回路（１１）の第２の制御素子（２５）の出力
部及び後段の局部的に離れた制御回路（１４）の第３の
制御素子の出力部が、情報を遅延しないように接続され
ている別のメモリセル（７、１０）に結合されているこ
とを特徴とする遅延回路。 - 【請求項３】 請求項１又は２に記載の遅延回路におい
て、前記後段の制御回路（１４）が空間的に離れて配置
されている制御回路（１１）の第２の制御素子（２５）
の出力部が、遅延しないように接続されている前記別の
メモリセル（７）の読出トランジスタに結合され、前記
後段の局部的に離れた制御回路（１４）の第３の制御素
子の出力部が、情報を遅延しないように接続されている
別のメモリセル（１０）書込トランジスタ（３８）に結
合されていることを特徴とする遅延回路。 - 【請求項４】 請求項１、２又は３に記載の遅延回路に
おいて、前記メモリセルの第１のグループ（１）が第１
の区域に配置され、第２のグループ（２）が局部的に離
れた第２の区域に配置され、第１のグループ（１）の最
後尾のメモリセル（３）の制御回路（１１）の第１の制
御素子の出力信号が、第２のグループ（２）の最初のメ
モリセル（４）の制御回路（１４）の入力信号となるよ
うに構成したことを特徴とする遅延回路。 - 【請求項５】 請求項１から４までのいづれか１項に記
載の遅延回路において、前記制御回路（１１、１２、１
３、１４、１５、１６）が直列に接続されていることを
特徴とする遅延回路。 - 【請求項６】 請求項１から５までのいづれか１項に記
載の遅延回路において、前記制御装置が外部制御信号を
受信することを特徴とする遅延回路。 - 【請求項７】 請求項１から５までのいづれか１項に記
載の遅延回路において、前記制御装置入力部が、それ自
身の出力信号を受信するように構成したことを特徴とす
る遅延回路。 - 【請求項８】 請求項１から５までのいづれか１項に記
載の遅延回路において、前記制御装置入力部が、その制
御回路（１１、１２、１３、１４、１５、１６）の１個
からの出力信号を受信するように構成したことを特徴と
する遅延回路。 - 【請求項９】 請求項１から８までのいづれか１項に記
載の遅延回路を用いたビデオレコーダの信号処理回路、
ノイズ低減回路又はドロップーアウト補償又はクロミナ
ンスくし形フィルタ用の回路。 - 【請求項１０】 請求項１から８までのいづれか１項に
記載の遅延回路を用いたテレビジョン受信機の信号処理
回路、信号分離用のくし形フィルタ又はカラー復調回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19503782:0 | 1995-02-04 | ||
| DE19503782A DE19503782A1 (de) | 1995-02-04 | 1995-02-04 | Verzögerungsschaltung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297991A true JPH08297991A (ja) | 1996-11-12 |
Family
ID=7753250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019004A Abandoned JPH08297991A (ja) | 1995-02-04 | 1996-02-05 | 遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5661679A (ja) |
| EP (1) | EP0725404B1 (ja) |
| JP (1) | JPH08297991A (ja) |
| DE (2) | DE19503782A1 (ja) |
| MY (1) | MY133643A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154726B1 (ko) * | 1995-09-19 | 1998-12-01 | 김광호 | 프리페치방식의 컬럼디코더 및 이를 구비한 반도체 메모리 장치 |
| DE19604929A1 (de) * | 1996-02-10 | 1997-08-14 | Philips Patentverwaltung | Kammfilteranordnung |
| US5841695A (en) * | 1997-05-29 | 1998-11-24 | Lsi Logic Corporation | Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101235B2 (ja) * | 1986-02-18 | 1994-12-12 | 松下電子工業株式会社 | 半導体集積回路装置 |
| NL8900363A (nl) | 1989-02-15 | 1990-09-03 | Philips Nv | Geintegreerde schakeling. |
| JPH03160813A (ja) * | 1989-11-20 | 1991-07-10 | Canon Inc | 遅延装置 |
| US5264743A (en) * | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
| GB9007789D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Method for dram sensing current control |
| US5068825A (en) * | 1990-06-29 | 1991-11-26 | Texas Instruments Incorporated | Memory cell circuit and operation thereof |
| DE4242201A1 (de) * | 1992-12-15 | 1994-06-16 | Philips Patentverwaltung | Schaltungsanordnung zum Verzögern eines Nutzsignals |
| JP3011570B2 (ja) * | 1993-04-30 | 2000-02-21 | 株式会社東芝 | 半導体メモリ |
| JP3365650B2 (ja) * | 1993-05-31 | 2003-01-14 | 沖電気工業株式会社 | 半導体メモリ装置 |
| US5493527A (en) * | 1993-08-26 | 1996-02-20 | United Micro Electronics Corporation | High density ROM with select lines |
| DE59407879D1 (de) * | 1994-01-12 | 1999-04-08 | Siemens Ag | Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betrieb |
| KR0139496B1 (ko) * | 1994-06-21 | 1998-06-01 | 윤종용 | 반도체 메모리장치의 비트라인 감지증폭기 |
-
1995
- 1995-02-04 DE DE19503782A patent/DE19503782A1/de not_active Withdrawn
-
1996
- 1996-01-23 EP EP96200159A patent/EP0725404B1/de not_active Expired - Lifetime
- 1996-01-23 DE DE59607740T patent/DE59607740D1/de not_active Expired - Fee Related
- 1996-02-01 US US08/595,090 patent/US5661679A/en not_active Expired - Fee Related
- 1996-02-02 MY MYPI96000382A patent/MY133643A/en unknown
- 1996-02-05 JP JP8019004A patent/JPH08297991A/ja not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
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| DE59607740D1 (de) | 2001-10-31 |
| US5661679A (en) | 1997-08-26 |
| EP0725404A2 (de) | 1996-08-07 |
| DE19503782A1 (de) | 1996-08-08 |
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Legal Events
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|---|---|---|---|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050621 |