JP2535855B2 - アナログ記憶回路 - Google Patents
アナログ記憶回路Info
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- JP2535855B2 JP2535855B2 JP61288457A JP28845786A JP2535855B2 JP 2535855 B2 JP2535855 B2 JP 2535855B2 JP 61288457 A JP61288457 A JP 61288457A JP 28845786 A JP28845786 A JP 28845786A JP 2535855 B2 JP2535855 B2 JP 2535855B2
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- Japan
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- terminal
- signal
- field effect
- effect transistor
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- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS能動素子を用いた非破壊読出可能なア
ナログ記憶回路に関する。
ナログ記憶回路に関する。
本発明はアナログ記憶回路に関し、入出力の切換が可
能なカレントミラー回路を設け、このカレントミラーか
らの信号電流をMOS能動素子に流してその電流値に応じ
た電圧をゲート容量に保持し、この保持された電圧に基
づく電流を入出力の切換られたカレントミラー回路を介
して取出すことにより、簡単な構成で非破壊読出可能な
アナログ記憶を行えるようにするものである。
能なカレントミラー回路を設け、このカレントミラーか
らの信号電流をMOS能動素子に流してその電流値に応じ
た電圧をゲート容量に保持し、この保持された電圧に基
づく電流を入出力の切換られたカレントミラー回路を介
して取出すことにより、簡単な構成で非破壊読出可能な
アナログ記憶を行えるようにするものである。
例えば映像信号のようなアナログ信号を記憶（遅延）
する手段として、いわゆるCCDやガラス遅延線がある。
この場合にこれらの記憶手段は信号の書込時の順序と読
出時に順序が等しいいわゆるFIFO型であると共に、読出
の際に記憶内容が破壊される破壊読出型である。このた
めこのままの構成では例えば映像信号をランダムに取出
して特殊効果等を行うような場合にはこれを使用するこ
とができない。
する手段として、いわゆるCCDやガラス遅延線がある。
この場合にこれらの記憶手段は信号の書込時の順序と読
出時に順序が等しいいわゆるFIFO型であると共に、読出
の際に記憶内容が破壊される破壊読出型である。このた
めこのままの構成では例えば映像信号をランダムに取出
して特殊効果等を行うような場合にはこれを使用するこ
とができない。
そこで例えば第８図に示すように、記憶手段の出力側
に得られる信号を入力側に帰還して同じ信号を再度記憶
する方法が考えられた。これによれば読出された信号が
順次再書込されるので実質的に非破壊読出とされると共
に、この繰返しの中から任意のタイミングで信号を取出
すことによってランダムな信号の取出を行うことができ
る。
に得られる信号を入力側に帰還して同じ信号を再度記憶
する方法が考えられた。これによれば読出された信号が
順次再書込されるので実質的に非破壊読出とされると共
に、この繰返しの中から任意のタイミングで信号を取出
すことによってランダムな信号の取出を行うことができ
る。
ところが、この構成において、例えばCCDの入力信号V
inと出力信号V outの比（V out/V in）が１であれば問
題はないが、仮に回路特性等を１になるように合せ込ん
だとしても、ばらつきや温度特性等によってゲイン変動
を生じることが避けられず、実際上はランダムな非破壊
読出を実現することは極めて困難であった。
inと出力信号V outの比（V out/V in）が１であれば問
題はないが、仮に回路特性等を１になるように合せ込ん
だとしても、ばらつきや温度特性等によってゲイン変動
を生じることが避けられず、実際上はランダムな非破壊
読出を実現することは極めて困難であった。
これに対して、アナログ信号をAD変換し、変換された
デジタル信号をランダムアクセスメモリに記憶させ、こ
の記憶された任意のアドレスのデジタル信号を読出てDA
変換し、アナログ信号に変換することが考えられる。こ
れによればランダムな非破壊読出を実現することが可能
である。
デジタル信号をランダムアクセスメモリに記憶させ、こ
の記憶された任意のアドレスのデジタル信号を読出てDA
変換し、アナログ信号に変換することが考えられる。こ
れによればランダムな非破壊読出を実現することが可能
である。
しかしながらこの方法では、特にAD変換等に特別な回
路が必要になり、装置全体が極めて高価なものになって
しまうおそれがあった。
路が必要になり、装置全体が極めて高価なものになって
しまうおそれがあった。
以上述べたように従来の技術では、非破壊読出可能な
アナログ記憶を行うことができないなどの問題点があっ
た。
アナログ記憶を行うことができないなどの問題点があっ
た。
本発明は、第１及び第２のMOS能動素子（２）（３）
のゲートが互いに接続され、入出力端子（１）が上記第
１のMOS能動素子のドレインに接続されると共に第１の
スイッチ手段（４）を介して上記ゲートの接続中点に接
続され、上記第２のMOS能動素子のドレインが第２のス
イッチ手段（５）を介して上記ゲートの接続中点に接続
され、上記第２のMOS能動素子のドレインが第３のスイ
ッチ手段（６）を介して第３のMOS能動素子（７）のド
レインに接続されると共にこの第３のMOS能動素子のド
レインゲート間に第４のスイッチ手段（８）が接続さ
れ、上記第３のMOS能動素子のゲートに容量成分が持た
せられて成り、書込時φWは上記第１のスイッチ手段を
オンさせると共に上記第３第４のスイッチ手段をそれぞ
れ所定のタイミングφ，φ′でオンさせ、読出時φRは
上記第２のスイッチ手段をオンさせると共に上記第３の
スイッチ手段を所定のタイミングφでオンさせるように
したアナログ記憶回路である。
のゲートが互いに接続され、入出力端子（１）が上記第
１のMOS能動素子のドレインに接続されると共に第１の
スイッチ手段（４）を介して上記ゲートの接続中点に接
続され、上記第２のMOS能動素子のドレインが第２のス
イッチ手段（５）を介して上記ゲートの接続中点に接続
され、上記第２のMOS能動素子のドレインが第３のスイ
ッチ手段（６）を介して第３のMOS能動素子（７）のド
レインに接続されると共にこの第３のMOS能動素子のド
レインゲート間に第４のスイッチ手段（８）が接続さ
れ、上記第３のMOS能動素子のゲートに容量成分が持た
せられて成り、書込時φWは上記第１のスイッチ手段を
オンさせると共に上記第３第４のスイッチ手段をそれぞ
れ所定のタイミングφ，φ′でオンさせ、読出時φRは
上記第２のスイッチ手段をオンさせると共に上記第３の
スイッチ手段を所定のタイミングφでオンさせるように
したアナログ記憶回路である。
これによれば、MOS能動素子のゲートの充電電圧に基
づく電流がカレントミラー回路を通じて取出されるの
で、この信号を任意のタイミングで繰返し取出すことが
でき、簡単な構成で容易に非破壊読出可能なアナログ記
憶を行うことができる。
づく電流がカレントミラー回路を通じて取出されるの
で、この信号を任意のタイミングで繰返し取出すことが
でき、簡単な構成で容易に非破壊読出可能なアナログ記
憶を行うことができる。
第１図において、入出力端子（１）が第１のMOS能動
素子（２）のドレインに接続され、この素子（２）のゲ
ートが第２のMOS能動素子（３）のゲートに接続され、
素子（２）のドレインが第１のスイッチ手段（４）を通
じて素子（２）（３）のゲートの接続中点に接続され、
素子（３）のドレインが第２のスイッチ手段（５）を通
じてゲートの接続中点に接続される。また素子（２）
（３）のソースは共に接地される。
素子（２）のドレインに接続され、この素子（２）のゲ
ートが第２のMOS能動素子（３）のゲートに接続され、
素子（２）のドレインが第１のスイッチ手段（４）を通
じて素子（２）（３）のゲートの接続中点に接続され、
素子（３）のドレインが第２のスイッチ手段（５）を通
じてゲートの接続中点に接続される。また素子（２）
（３）のソースは共に接地される。
さらに素子（３）のドレインが第３のスイッチ手段
（61）（62）…（6n）を通じて第３のMOS能動素子
（71）（72）…（7n）のドレインに接続され、この素子
（71）〜（7n）のゲートドレイン間にそれぞれ第４のス
イッチ手段（81）（82）…（8n）が設けられる。また素
子（71）〜（7n）のソースは電源端子（９）に接続され
る。
（61）（62）…（6n）を通じて第３のMOS能動素子
（71）（72）…（7n）のドレインに接続され、この素子
（71）〜（7n）のゲートドレイン間にそれぞれ第４のス
イッチ手段（81）（82）…（8n）が設けられる。また素
子（71）〜（7n）のソースは電源端子（９）に接続され
る。
そしてこの回路において、各部のタイムチャートは第
２図に示すようにされ、それぞれ高レベルの期間に対応
するスイッチ手段がオンされる。これによってまずφW
が高レベルの期間にスイッチ（４）がオンされ、端子
（１）から素子（２）に信号電流が流されると共に、こ
の信号電流が素子（２）（３）のカレントミラーによっ
て素子（３）にも流される。さらにこの期間に例えばφ
1，φ′1が高レベルになるとスイッチ（61）（81）がオ
ンされ、素子（３）に流れる信号電流が素子（71）を通
じて流される。従ってこの状態で素子（71）のゲートに
この信号電流に相当するゲート電圧が形成され、さらに
この状態からスイッチ（81）が先にオフされることによ
ってこのゲート電圧が素子（71）のゲート容量に保持さ
れる。同様にしてφWが高レベルの期間にφ2，φ′2…
φn，φ′nがそれぞれ高レベルになると、各素子（72）
〜（7n）のゲート容量にそれぞれの期間の信号電流に相
当するゲート電圧が形成されて保持される。このように
して信号の書込が行われる。
２図に示すようにされ、それぞれ高レベルの期間に対応
するスイッチ手段がオンされる。これによってまずφW
が高レベルの期間にスイッチ（４）がオンされ、端子
（１）から素子（２）に信号電流が流されると共に、こ
の信号電流が素子（２）（３）のカレントミラーによっ
て素子（３）にも流される。さらにこの期間に例えばφ
1，φ′1が高レベルになるとスイッチ（61）（81）がオ
ンされ、素子（３）に流れる信号電流が素子（71）を通
じて流される。従ってこの状態で素子（71）のゲートに
この信号電流に相当するゲート電圧が形成され、さらに
この状態からスイッチ（81）が先にオフされることによ
ってこのゲート電圧が素子（71）のゲート容量に保持さ
れる。同様にしてφWが高レベルの期間にφ2，φ′2…
φn，φ′nがそれぞれ高レベルになると、各素子（72）
〜（7n）のゲート容量にそれぞれの期間の信号電流に相
当するゲート電圧が形成されて保持される。このように
して信号の書込が行われる。
さらに読出時には、φRが高レベルの期間にスイッチ
（５）がオンされる。そしてこの期間に例えばφ1が高
レベルになると、上述の保持されたゲート電圧に対応す
る電流が素子（71）を流され、この電流が素子（３）を
通じて流され、さらにこの電流が素子（３）（２）のカ
レントミラーによって素子（２）にも流される。これに
よって端子（１）から素子（２）に向かって書込時と同
等の信号電流が流される。同様にしてφRが高レベルの
期間にφ2〜φnがそれぞれ高レベルになると、各素子
（72）〜（7n）のゲート容量に保持された電圧に対応す
る電流が端子（１）を流される。このようにして書込ま
れた信号の読出が行われる。
（５）がオンされる。そしてこの期間に例えばφ1が高
レベルになると、上述の保持されたゲート電圧に対応す
る電流が素子（71）を流され、この電流が素子（３）を
通じて流され、さらにこの電流が素子（３）（２）のカ
レントミラーによって素子（２）にも流される。これに
よって端子（１）から素子（２）に向かって書込時と同
等の信号電流が流される。同様にしてφRが高レベルの
期間にφ2〜φnがそれぞれ高レベルになると、各素子
（72）〜（7n）のゲート容量に保持された電圧に対応す
る電流が端子（１）を流される。このようにして書込ま
れた信号の読出が行われる。
こうして信号の書込と読出が行われるわけであるが、
上述の回路によればMOS能動素子のゲート容量に保持さ
れた電圧に応じた信号電流が読出されると共にこのとき
の読出によってゲート電圧に変動が与えられることがな
いので、読出を繰返し行うことができ、非破壊の読出を
行うことができる。
上述の回路によればMOS能動素子のゲート容量に保持さ
れた電圧に応じた信号電流が読出されると共にこのとき
の読出によってゲート電圧に変動が与えられることがな
いので、読出を繰返し行うことができ、非破壊の読出を
行うことができる。
またこの書込と読出において、信号の流れは同じ系を
逆にたどって入出力が行われるので、素子等にばらつき
があってもそれによる変動が相殺され、常にゲイン１の
信号を得ることができる。
逆にたどって入出力が行われるので、素子等にばらつき
があってもそれによる変動が相殺され、常にゲイン１の
信号を得ることができる。
さらに書込と読出はスイッチ（61）〜（6n）がオンさ
れたものについてのみ行われるので、これらをランダム
アクセスにて行うことができる。
れたものについてのみ行われるので、これらをランダム
アクセスにて行うことができる。
さらに書込と読出がアナログ信号にて行われるので、
特別なAD、DA変換の回路を用いる必要がなく、安価に回
路を実現することができる。
特別なAD、DA変換の回路を用いる必要がなく、安価に回
路を実現することができる。
なおこの回路はデジタル信号の記憶にも適用できる。
また第３図は上述の回路の具体構成を示したもので、
この図においてスイッチ（４）（５）（61）〜（6n）等
はMOS能動素子で構成される。なおこの場合にスイッチ
（81）〜（8n）は双方向性に構成されるが、他は単方向
性でよい。またこの図において、MOS端子（71）〜
（7n）のゲート容量が不足の場合には図中に示すように
容量成分を構成するMOS能動素子（101）（102）…を設
けてもよい。
この図においてスイッチ（４）（５）（61）〜（6n）等
はMOS能動素子で構成される。なおこの場合にスイッチ
（81）〜（8n）は双方向性に構成されるが、他は単方向
性でよい。またこの図において、MOS端子（71）〜
（7n）のゲート容量が不足の場合には図中に示すように
容量成分を構成するMOS能動素子（101）（102）…を設
けてもよい。
さらに上述の回路を従来のCCDやガラス遅延線と同様
にFIFO型で用いる場合には、第４図に示すようにシフト
レジスタ（11）を設けてφ1，φ′1…φn，φ′nを順次
形成するようにすればよい。またこの場合に第５図に示
すようにシフトレジスタ（11）のシフト方向を書込と読
出で違えることにより、例えば映像信号において画像の
左右反転等を行うことができる。
にFIFO型で用いる場合には、第４図に示すようにシフト
レジスタ（11）を設けてφ1，φ′1…φn，φ′nを順次
形成するようにすればよい。またこの場合に第５図に示
すようにシフトレジスタ（11）のシフト方向を書込と読
出で違えることにより、例えば映像信号において画像の
左右反転等を行うことができる。
また上述の回路において、非破壊読出であることを利
用して第６図に示すように読出時の時間軸を変更するこ
とができる。これによって例えば各信号の時間軸を伸張
してこの信号を第７図に示すようにサーマルプリンタ等
のヘッドに供給する信号として用いることができる。
用して第６図に示すように読出時の時間軸を変更するこ
とができる。これによって例えば各信号の時間軸を伸張
してこの信号を第７図に示すようにサーマルプリンタ等
のヘッドに供給する信号として用いることができる。
この発明によれば、MOS能動素子のゲートの充電電圧
に基づく電流がカレントミラー回路を通じて取出される
のでこの信号を任意のタイミングで繰返し取出すことが
でき、簡単な構成で容易に非破壊読出可能なアナログ記
憶を行うことができるようになった。
に基づく電流がカレントミラー回路を通じて取出される
のでこの信号を任意のタイミングで繰返し取出すことが
でき、簡単な構成で容易に非破壊読出可能なアナログ記
憶を行うことができるようになった。
第１図は本発明の一例の構成図、第２図〜第７図はこの
説明のための図、第８図は従来の技術の説明のための図
である。 （１）は入出力端子、（２）（３）（７）はMOS能動素
子、（４）（５）（６）（８）はスイッチ手段である。
説明のための図、第８図は従来の技術の説明のための図
である。 （１）は入出力端子、（２）（３）（７）はMOS能動素
子、（４）（５）（６）（８）はスイッチ手段である。
Claims (2)
- 【請求項１】入出力端子にドレイン電極が接続され基準
電位端子にソース電極が接続され、ゲート電極が第１端
子に接続された第１絶縁ゲート型電界効果トランジスタ
と、 第２端子にドレイン電極が接続され上記基準電位端子に
ソース電極が接続され、ゲート電極が上記第１端子に接
続された第２絶縁ゲート型電界効果トランジスタと、 上記入出力端子と第１端子間に接続された第１スイッチ
ング手段と、 上記第２端子と第１端子間に接続された第２スイッチン
グ手段と、 上記第２端子と電源端子間に接続された少なくとも１個
のアナログ情報記憶セルとから構成され、 上記アナログ情報記憶セルは、ソース電極が上記電源端
子に接続された第３絶縁ゲート型電界効果トランジスタ
と、該第３絶縁ゲート型電界効果トランジスタのドレイ
ン電極と上記第２端子間に接続された第３スイッチング
手段と、上記第３絶縁ゲート型電界効果トランジスタの
ゲート電極とドレイン電極間に接続された第４スイッチ
ング手段とからなる アナログ記憶回路。 - 【請求項２】上記第３絶縁ゲート型電界効果トランジス
タのゲート電極と上記電源端子間に容量素子が付加され
たことを特徴とする特許請求の範囲第１項記載のアナロ
グ記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288457A JP2535855B2 (ja) | 1986-12-03 | 1986-12-03 | アナログ記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288457A JP2535855B2 (ja) | 1986-12-03 | 1986-12-03 | アナログ記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140497A JPS63140497A (ja) | 1988-06-13 |
| JP2535855B2 true JP2535855B2 (ja) | 1996-09-18 |
Family
ID=17730456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288457A Expired - Fee Related JP2535855B2 (ja) | 1986-12-03 | 1986-12-03 | アナログ記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535855B2 (ja) |
-
1986
- 1986-12-03 JP JP61288457A patent/JP2535855B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63140497A (ja) | 1988-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |