JP2005116169A - シリアルアクセスメモリ装置、そのデータ転送方法、半導体記憶装置及び表示装置 - Google Patents

シリアルアクセスメモリ装置、そのデータ転送方法、半導体記憶装置及び表示装置 Download PDF

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Abstract

【課題】実装面積が小さく、低コストのシリアルアクセスメモリ装置を提供することである。
【解決手段】ライトデータバスＷＤＢ及びリードデータバスＲＤＡと、データを記憶する複数のメモリセルが配置されたメモリセルアレイ１０１Ａと、メモリセルアレイ１０１Ａに第１のスイッチ回路１１５Ａを介して接続され、更にリードデータバスＷＤＢに接続された出力レジスタ１１７Ａを有する第１のメモリアクセスメモリ部２４００Ａと、同様の構成の第２のメモリアクセスメモリ部２４００Ｂと、第１のアクセスメモリ部２４００ＡのリードデータバスＲＤＡと第２のメモリアクセスメモリ部２４００ＢのライトデータバスＷＤＢ'との間に接続された遅延回路２４０３と、リードデータバスＲＤＡ，ＲＤＢに接続された出力回路１２３Ａ，１３３Ｂとを備えるようにした。
【選択図】図２４

Description

本発明は、複数の出力ポートを有するシリアルアクセスメモリに関するものである。
近年、複数の出力ポートを有するシリアルアクセスメモリ（２ポートメモリ）は、ディジタルテレビ、ディジタルＶＴＲ等の画面のノイズの除去、画面の動きの補正（時間軸の補正）に用いられている。
特に、奇数ラインにより構成される画面と偶数ラインにより構成される画面とで１つの表示画面が構成される現在のＴＶシステム（インタレース方式と呼ばれる）では、画面に発生したノイズを除去する為に、ノイズの発生したラインをその前後のラインで置き換えるフィルタリング技術が利用されている。
一般に、これらの技術は、フィールドディレイとラインディレイにより実現されている。このフィールドディレイを実現するシリアルアクセスメモリは、フィールドメモリと呼ばれ、このラインディレイを実現するシリアルアクセスメモリは、ラインメモリと呼ばれる。
このようなシリアルアクセスメモリは、例えば、日本国において１９８９年３月７日に公開された特許出願公開昭６４−５９６９４号及び１９９０年７月２４日に公開された特許出願公開平２−１８７９８９号に記載されている。
特開昭６４−５９６９４号公報 特開平２−１８７９８９号公報
一般に、上述したフィルタリング技術等のように画像データが処理される場合、上述の公報に示されるようなシリアルアクセスメモリを複数個用いることにより、その処理が実現されている。
このように複数個のシリアルアクセスメモリを用いることは、実装面積が大きくなると共にコストが増すことになる。
上述した課題を解決するために、本願の代表的な発明のシリアルアクセスメモリ装置は、第１のシリアルアクセスメモリ部と、第２のシリアルアクセスメモリ部と、この第１と第２のシリアルアクセスメモリ部との間に接続され、第１のシリアルアクセスメモリ部からのデータを所定期間遅延させて第２のシリアルアクセスメモリ部へ与える遅延回路とを設けたものである。
本発明によれば、第１のシリアルアクセスメモリ部と第２のシリアルアクセスメモリ部との間に遅延回路が配置されているので、従来、複数個のシリアルアクセスメモリで実現していた機能と等価な機能を有するシリアルアクセスメモリ装置を簡単にワンチップ化することが可能となる。
本発明は、データバスと、前記データバスに接続された出力回路と、第１のシリアルアクセスメモリ部であって、第１のワード線と、前記第１のワード線に交差するように配置された第１のビット線対と、前記第１のワード線と前記第１のビット線対との交点に接続され、第１のデータを記憶する第１のメモリセルと、前記第１のビット線対に接続され、前記データバスに接続され、前記第１のデータが入力される出力レジスタと、前記第１のビット線対と前記出力レジスタとの間に接続された第１スイッチ回路であって、第１の制御信号に応答して前記第１のビット線対間と前記出力レジスタとの間を導通状態にし、前記第１のデータを前記出力レジスタへ転送する前記第１スイッチ回路と、前記出力レジスタと前記データバスとの間に接続された第１の転送回路であって、第１のカラム信号に応答して前記第１のデータを前記データバスに転送する前記第１の転送回路とを備えた前記第１のシリアルアクセスメモリ部と、第２のシリアルアクセスメモリ部であって、第２のワード線と、前記第２のワード線に交差するように配置された第２のビット線対と、前記第２のワード線と前記第２のビット線対との交点に接続され、第２のデータを記憶する第２のメモリセルと、前記第２のビット線対と前記データバスとの間に接続され、前記第１のデータが入力される入力レジスタと、前記第２のビット線対と前記入力レジスタとの間に接続された第２スイッチ回路であって、第２の制御信号に応答して前記第２のビット線対間と前記入力レジスタとの間を導通状態にし、前記第１のデータを前記第２のビット線対に与える前記第２スイッチ回路と、前記入力レジスタと前記データバスとの間に接続された第２の転送回路であって、第２のカラム信号に応答して前記データバス上の前記第１のデータを前記入力レジスタに転送する前記第２の転送回路とを備えた前記第２のシリアルアクセスメモリ部と、前記第１の転送回路に前記第１のカラム信号を与え、前記第２の転送回路に前記第２のカラム信号を与えるＹデコーダ回路と、前記データバスに接続された遅延回路であって、前記データバス上の前記第１のデータを所定期間遅延させて前記第２の転送回路に与える前記遅延回路とを備えることにより、従来、複数個のシリアルアクセスメモリで実現していた機能と等価な機能を有するシリアルアクセスメモリ装置のワンチップ化を実現した。
以下に図面を参照しながら本発明の最適な実施例が説明される。各実施例において共通部分には同一の符号が付けられる。各実施例では、説明の理解を容易にするために本発明の基本動作に直接関わりのないメモリコントロール信号発生回路等が省略されている。
まず、本発明の第１の実施例が図１を参照しながら説明される。図１は、本発明の第１の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。
本実施例のシリアルアクセスメモリは、メモリセルアレイ１０１を有している。メモリセルアレイ１０１は、複数のワードラインＷＬｉ（ｉ＝１〜ｎ）と、それらと交差する複数の相補的なビットライン対ＢＬｋ，バーＢＬｋ（ｋ＝１〜ｍ）とを備えている。ワードラインＷＬｉとビットライン対ＢＬｋ，バーＢＬｋとの交差箇所には、トランジスタとキャパシタからなるメモリセルＱｋｉ（ｋ＝１〜ｍ，ｉ＝１〜ｎ）が、それぞれ接続され、行方向と列方向に配置されている。各ビットライン対ＢＬｋ，バーＢＬｋは、センスアンプＳＡｋ（ｋ＝１〜ｍ）にそれぞれ接続されている。
そのメモリセルアレイ１０１には、Ｘアドレスデコーダ１０３が接続されている。Ｘアドレスデコーダ１０３はワードラインに接続され、外部から与えられるＸアドレスに応じてメモリセルアレイ１０１の任意の列を選択する機能を有している。
入力回路１０５は、入力端子Ｄｉｎから入力された書き込みデータ（ｗｒｉｔｅ ｄａｔａ）をライトデータバス対ＷＤＢ、バーＷＤＢを介してメモリセルアレイ１０１へ入力する回路である。
Ｙアドレスデコーダ（ライト用）１０７は、外部から与えられるＹアドレスをデコードし、アドレス信号ＹＷｉによりメモリセルアレイ１０１の任意の行を選択する機能を有している。その選択された行のメモリセルにライトデータバス対ＷＤＢ、バーＷＤＢ上のデータが入力される。
転送回路１０９は、複数のトランジスタ対１０９ｋ，バー１０９ｋから構成される。これらのトランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）である。このトランジスタ対１０９ｋ，バー１０９ｋは、ライトデータバス対ＷＤＢ、バーＷＤＢとライト用レジスタ１１１のフリップフロップＷＦｋとの間に接続され、Ｙアドレスデコーダ１０７の出力ＹＷｋによって任意の一対が選択される。この転送回路１０９はライトデータバス対ＷＤＢ、バーＷＤＢ上の書き込みデータをライト用レジスタ１１１に転送する機能を有している。
ライト用レジスタ１１１は、転送回路１０９のトランジスタ対１０９ｋ，バー１０９ｋに接続されるフリップフロップＷＦｋ（ｋ＝１〜ｍ）により構成される。このフリップフロップＷＦｋは逆並列に接続された２つのインバータＷＩｎｋ，バーＷＩｎｋにより構成される。このライト用レジスタ１１１は書き込みデータ（Ｗｒｉｔｅ Ｄａｔａ）を記憶する機能を有する。
転送回路１１３は、メモリセルアレイ１０１とライト用レジスタ１１１との間に接続され、複数のトランジスタ対１１３ｋ，バー１１３ｋから構成される。これらのトランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）である。このトランジスタ対１１３ｋ，バー１１３ｋは、フリップフロップＷＦｋとビットライン対ＢＬｋ，バーＢＬｋとの間に接続される。この転送回路１１３はライト用レジスタ１１１の記憶する書き込みデータを書き込み制御信号ＰＷＴに応答してメモリセルアレイ１０１に転送する機能を有する。
メモリセルアレイ１０１には、さらに、読み出されたデータ（Ｒｅａｄ Ｄａｔａ）をリード用レジスタ１１７へ転送する転送回路１１５が接続される。この転送回路１１５は複数のトランジスタ対１１５ｋ、バー１１５ｋから構成される。これらのトランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）である。このトランジスタ対１１５ｋ、バー１１５ｋは、ビットライン対ＢＬ、バーＢＬと第１のリード用レジスタ１１７のフリップフロップＲＦｋとの間に接続され、メモリセルアレイ１０１から読み出されたデータを第１の読み出し制御信号ＰＲＴ１に応答して転送する。
第１のリード用レジスタ１１７は、転送回路１１５のトランジスタ対１１５ｋ，バー１１５ｋに接続されるフリップフロップＲＦｋ（ｋ＝１〜ｍ）により構成される。このフリップフロップＲＦｋは逆並列に接続された２つのインバータＲＩｎｋ，バーＲＩｎｋにより構成される。この第１のリード用レジスタ１１７は、リード転送回路１１５により転送された１列分の読み出しデータ（ＲｅａｄＤａｔａ）を格納する機能を有する。
転送回路１１９は、第１のリードデータバス対ＲＤ１、バーＲＤ１と第１のリード用レジスタ１１７との間に接続され、複数のトランジスタ対１１９ｋ，バー１１９ｋから構成される。これらのトランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）である。このトランジスタ対１１９ｋ，バー１１９ｋは、フリップフロップＲＦｋと第１のリードデータバス対ＲＤ１、バーＲＤ１との間に接続される。この転送回路１１９は第１のリード用レジスタ１１７の記憶する読み出しデータを第１のＹアドレスデコーダ（Ｒｅａｄ）１２１からのアドレス信号ＹＲ１ｋに応答して第１のリードデータバス対ＲＤ１、バーＲＤ１に転送する。
第１のリードデータバス対ＲＤ１、バーＲＤ１には第１の出力回路１２３が接続される。この第１の出力回路１２３は、第１のリード用レジスタ１１７から転送された読み出しデータを第１の出力端子ＤＯＵＴ１へ出力する。
さらに、本発明のシリアルアクセスメモリでは、第１のリード用レジスタ１１７に転送回路１２５が接続されている。この転送回路１２５は、第２の読み出し制御信号ＰＲＴ２に応答してメモリセルアレイ１０１から読み出されたデータを第１のリード用レジスタ１１７を介して、第２のリード用レジスタ１２７へ転送する機能を有する。この転送回路１２５は複数のトランジスタ対１２５ｋ、バー１２５ｋから構成される。これらのトランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）である。このトランジスタ対１２５ｋ、バー１２５ｋは、第１のリード用レジスタ１１７のフリップフロップＲＦｋと第２のリード用レジスタ１２７のフリップフロップＲＦ’ｋとの間に接続され、メモリセルアレイ１０１のメモリセルＱｋｉから読み出されたデータを第２の読み出し制御信号ＰＲＴ２に応答して転送する。
第２のリード用レジスタ１２７は、転送回路１２５のトランジスタ対１２５ｋ，バー１２５ｋに接続されるフリップフロップＲＦ’ｋ（ｋ＝１〜ｍ）により構成される。このフリップフロップＲＦ’ｋは逆並列に接続された２つのインバータＲＩｎ’ｋ，バーＲＩｎ’ｋにより構成される。この第２のリード用レジスタ１２７は、リード転送回路１２５により転送された１列分の読み出しデータ（Ｒｅａｄ Ｄａｔａ）を格納する機能を有する。
転送回路１２９は、第２のリードデータバス対ＲＤ２、バーＲＤ２と第２のリード用レジスタ１２７との間に接続され、複数のトランジスタ対１２９ｋ，バー１２９ｋから構成される。これらのトランジスタはＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）である。このトランジスタ対１２９ｋ，バー１２９ｋは、フリップフロップＲＦ’ｋと第２のリードデータバス対ＲＤ２、バーＲＤ２との間に接続される。この転送回路１２９は第２のリード用レジスタ１２７の記憶する読み出しデータを第２のＹアドレスデコーダ（Ｒｅａｄ）１３１からのアドレス信号ＹＲ２ｋに応答して第２のリードデータバス対ＲＤ２、バーＲＤ２に転送する。
第２のリードデータバス対ＲＤ２、バーＲＤ２には第２の出力回路１３３が接続される。この第２の出力回路１３３は、第２のリード用レジスタ１２７から転送された読み出しデータを第２の出力端子ＤＯＵＴ２へ出力する。
次に、本発明の理解をさらに容易にするために、本発明の特徴部分が模式的に示された図２を参照しながら説明される。この場合、図１に示されるシリアルアクセスメモリの要素と同一部分には同一符号が付けられている。
図２に示されるように、本発明のシリアルアクセスメモリでは、第１のリード用レジスタ１１７と第２のリード用レジスタ１２７とが直列に接続されている。このシリアルアクセスメモリでは、第２のリード用レジスタ１２７にデータが入力される場合、図２（Ａ）に示されるように、第１の読み出し制御信号ＰＲＴ１に応答して転送回路１１５がＯＮし、第２の読み出し制御信号ＰＲＴ２に応答して転送回路１２５がＯＮして、メモリセルアレイ１０１から読み出されたデータが第１のリード用レジスタ１１７を経由し第２のリード用レジスタ１２７へ転送される。一方、第１のリード用レジスタ１１７にデータが入力される場合、図２（Ｂ）に示されるように、第１の読み出し制御信号ＰＲＴ１に応答して転送回路１１５がＯＮし、第２の読み出し制御信号ＰＲＴ２に応答して転送回路１２５がＯＦＦして、メモリセルアレイ１０１から読み出されたデータが第１のリード用レジスタ１１７へ転送される。
次に、本実施例のシリアルアクセスメモリの詳細な動作が、図３及び図４のタイミングチャートを参照して説明される。この場合、説明を理解し易くするために、書き込み動作と読み出し動作が別々に説明される。書き込み動作は図３のタイミングチャートを参照して説明され、読み出し動作は図４のタイミングチャートを参照して説明される。書き込み動作と読み出し動作とを互いに独立して動作させることにより、シリアルアクセスメモリを同時に動作させることも可能である。そのような動作は、以下の説明を参酌することにより容易に理解することができる。説明は、理解を容易にするため期間毎に区切って行われる。
このシリアルアクセスメモリは、クロック信号ＣＬＫに応答して動作する。このクロック信号ＣＬＫは、図５（ａ）に示されるようなクロック信号発生回路５００により出力される。このクロック信号発生回路５００は、奇数段の複数のインバータ５０１1〜５０１ｊ（ｊ：ｊ≧３の奇数）が直列に接続されるインバータ部５０１と、インバータ５０３と、ゲート回路５０５とより構成される。インバータ５０１ｊの出力は、インバータ５０１1の入力及びインバータ５０３の入力に接続される。インバータ５０３の出力Ｐｏはゲート回路５０５の一方の入力に接続される。ゲート回路５０５の他方の入力には、クロック制御信号ＣＬＥが与えられる。
このクロック信号発生回路５００の簡単な動作が、図５（ｂ）のタイミングチャートに示される。このタイミングチャートに示されるように、クロック制御信号ＣＬＥの論理レベルがＨＩＧＨ ＬＥＶＥＬ（以下、”Ｈ”とする）になる間（期間ｔａ〜ｔｂの間）、クロック信号発生回路５００からクロック信号ＣＬＫが出力される。
まず、図３を用いて外部からデータが入力される場合の動作が説明される。
＜期間ｔ１＞
書き込みデータ（Ｗｒｉｔｅ Ｄａｔａ）ｄ１が入力端子ＤＩＮより入力回路１０５に入力される。この書き込みデータｄ１は、入力回路１０５からライト用データバス対ＷＤＢ、バーＷＤＢに与えられる。この時、Ｙアドレスデコーダ（Ｗｒｉｔｅ）１０７からのアドレス信号ＹＷ１が”Ｈ”になっているので、転送回路１０９のトランジスタ対１０９1、バー１０９1がＯＮし、書き込みデータｄ１はライト用レジスタ１１１のフリップフロップＷＦ１に入力される。
＜期間ｔ２＞
同様にして、書き込みデータｄ２が入力回路１０５からライト用データバスＷＤＢ、バーＷＤＢに与えられる。この時、アドレス信号ＹＷ２が”Ｈ”なので、転送回路１０９のトランジスタ対１０９2、バー１０９2がＯＮし、書き込みデータｄ２はライト用レジスタ１１１のフリップフロップＷＦ２に入力される。
＜期間ｔ３＞
同様にして、書き込みデータｄ３が入力回路１０５からライト用データバスＷＤＢ、バーＷＤＢに与えられる。この時、アドレス信号ＹＷ３が”Ｈ”なので、転送回路１０９のトランジスタ対１０９3、バー１０９3がＯＮし、書き込みデータｄ３はライト用レジスタ１１１のフリップフロップＷＦ３に入力される。
＜期間ｔ４＞
以下、順次同様にして、書き込みデータｄｍが入力回路１０５からライト用データバスＷＤＢ、バーＷＤＢに与えられる。この時、アドレス信号ＹＷｍが”Ｈ”なので、転送回路１０９のトランジスタ対１０９ｍ、バー１０９ｍがＯＮし、書き込みデータｄｍはライト用レジスタ１１１のフリップフロップＷＦｍに入力される。
＜期間ｔ５＞
Ｘアドレスデコーダ１０３により所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択される。この場合、そのワードラインＷＬａの電位レベルが”Ｈ”となる。同時に、書き込み制御信号ＰＷＴの論理レベルが”Ｈ”レベルになり、転送回路１１３のトランジスタ対１１３1、バー１１３1〜１１３ｍ、バー１１３ｍがＯＮする。これにより、ライト用レジスタ１１１に記憶されている書き込みデータｄ１〜ｄｍが、ワードラインＷＬａに接続されるメモリセルＱ１，ａ〜Ｑｍ，ａに書き込まれる。
以上のようにしてメモリセルアレイ１０１内のメモリセルに書き込みデータが書き込まれる。
次に、図４を用いて本実施例のシリアルアクセスメモリの読み出し動作が説明される。この場合、第１及び第２の出力端子ＤＯＵＴ１，ＤＯＵＴ２からそれぞれ読み出しデータが出力される動作が示される。
＜期間ｔ１＞
Ｘアドレスデコーダ１０３により所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択される。この場合、このワードラインＷＬａの電位が”Ｈ”になる。このワードラインＷＬａは、これから第２の出力端子ＤＯＵＴ２より読み出そうとする読み出しデータが格納されているメモリセル群に接続されている。
この時、ワードラインＷＬａに接続するメモリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータは、各々のメモリセルが接続するビットライン対ＢＬ１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。そして、ビットライン対上のデータは、各センスアンプＳＡ１〜ＳＡｍにより増幅される。
＜期間ｔ２＞
次に、第１及び第２の読み出し制御信号ＰＲＴ１、ＰＲＴ２の論理レベルが”Ｈ”になる。従って、転送回路１１５のトランジスタ対１１５1、バー１１５1〜１１５ｍ、バー１１５ｍがＯＮし、転送回路１２５のトランジスタ対１２５1、バー１２５1〜１２５ｍ、１２５ｍがＯＮする。
これにより、期間ｔ１においてセンスアンプＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第１のリード用レジスタ１１７に一気に転送される。さらに、そのデータは、第１のリード用レジスタ１１７を経由して、第２のリード用レジスタ１２７へ入力される。
＜期間ｔ３＞
次に、Ｘアドレスデコーダ１０３により所望のワードラインＷＬｂ（１≦ｂ≦ｎ）が選択される。この場合、このワードラインＷＬｂの電位が”Ｈ”になる。このワードラインＷＬｂは、これから第１の出力端子ＤＯＵＴ１より読み出そうとする読み出しデータが格納されているメモリセル群に接続されている。
この時、ワードラインＷＬｂに接続するメモリセルＣ１，ｂ〜Ｃｍ，ｂに格納されているデータは、各々のメモリセルが接続するビットライン対ＢＬ１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。そして、ビットライン対上のデータは、各センスアンプＳＡ１〜ＳＡｍにより増幅される。
＜期間ｔ４＞
次に、第１の読み出し制御信号ＰＲＴ１の論理レベルが”Ｈ”に、第２の読み出し制御信号ＰＲＴ２の論理レベルが”Ｌ”になる。従って、転送回路１１５のトランジスタ対１１５1、バー１１５1〜１１５ｍ、バー１１５ｍがＯＮし、転送回路１２５のトランジスタ対１２５1、バー１２５1〜１２５ｍ、１２５ｍがＯＦＦする。
これにより、期間ｔ１においてセンスアンプＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第１のリード用レジスタ１１７に一度に入力される。
＜期間ｔ５＞
次に、第１のＹアドレスデコーダ（Ｒｅａｄ）１２１からのアドレス信号ＹＲ１１が”Ｈ”になり、転送回路１１９のトランジスタ対１１９1、バー１１９1がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ１に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して出力回路１２３へ転送される。そして、その出力回路１２３から出力端子ＤＯＵＴ１へデータＤ１が出力される。
同様に、第２のＹアドレスデコーダ（Ｒｅａｄ）１３１からのアドレス信号ＹＲ２１が”Ｈ”になり、転送回路１２９のトランジスタ対１２９1、バー１２９1がＯＮする。従って、第２のリード用レジスタ１２７のフリップフロップＲＦ’１に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１３３から出力端子ＤＯＵＴ２へデータＤ１’が出力される。
＜期間ｔ６＞
次に、第１のＹアドレスデコーダ（Ｒｅａｄ）１２１からのアドレス信号ＹＲ１２が”Ｈ”になり、転送回路１１９のトランジスタ対１１９2、バー１１９2がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ２に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して出力回路１２３へ転送される。そして、その出力回路１２３から第１の出力端子ＤＯＵＴ１へデータＤ２が出力される。
同様に、第２のＹアドレスデコーダ（Ｒｅａｄ）１３１からのアドレス信号ＹＲ２２が”Ｈ”になり、転送回路１２９のトランジスタ対１２９2、バー１２９2がＯＮする。従って、第２のリード用レジスタ１２７のフリップフロップＲＦ’２に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１３３から第２の出力端子ＤＯＵＴ２へデータＤ２’が出力される。
以後、期間ｔ７、ｔ８に示されるように上述した動作と同様にして、第１の出力端子ＤＯＵＴ１からデータＤ３、Ｄ４・・・Ｄｍが出力され、第２の出力端子ＤＯＵＴ２からデータＤ３’、Ｄ４’・・・Ｄｍ’がそれぞれ順次出力される。
以上のようにして、メモリセルアレイから読み出されたデータが２つの出力端子から順次出力される。
ここで、一般に、メモリセルアレイから読み出されたデータが２つの出力端子から読み出されるシリアルアクセスメモリ（２ポートのメモリと言う）として、次のようなものが考えられる。
第１に、近接して配置され、それぞれの書き込みデータバスが共通の入力回路に接続される同一の２つのシリアルアクセスメモリに、同一のアドレスのメモリセルを選択して同一の書き込みデータをメモリセルに書き込んだ後、それぞれ独立した読み出し動作により、異なるアドレスのメモリセルに格納されているデータをそれぞれ独立した出力回路から読み出すシリアルアクセスメモリである。
第２に、２つのリード用レジスタがメモリセルアレイのビットライン対に転送回路を介して並列に接続され、交互に読み出しデータを出力するシリアルアクセスメモリである。
本発明の第１の実施例のシリアルアクセスメモリと上述の第１のシリアルアクセスメモリとを比較すると、第１のシリアルアクセスメモリでは２つのシリアルアクセスメモリにより２ポートメモリを実現しているのに対し、本発明の第１の実施例のシリアルアクセスメモリは単一のシリアルアクセスメモリにより２ポートメモリを実現することができるので、本発明の第１の実施例のシリアルアクセスメモリは第１のシリアルアクセスメモリに比べて格段に占有面積が小さくなる。また、占有面積が小さくなるので各信号線の配線長も短くなり、動作速度の高速化も期待できる。さらに、本発明の第１の実施例のシリアルアクセスメモリによると２ポートメモリを単一のシリアルアクセスメモリにより実現しているので、消費電力も大幅に低減できる。
また、リード用レジスタの周辺部では配線や転送回路が密集しているので、メモリセルの集積化が進めば進む程、それに応じてその周辺部での設計の自由度が小さくなる。しかし、第２のシリアルアクセスメモリではリード用レジスタを並列に配置しているためそれぞれを接続する配線長が長くなるので、集積化が進むと周辺部での配線の設計が困難になる。あるいは、周辺部での設計の自由度を確保するためにメモリセル間のピッチをカラム方向（Ｙアドレスデコーダと平行な方向）に広げざるを得ない。このことは半導体記憶装置の集積化を妨げることになる。一方、本発明の第１の実施例のシリアルアクセスメモリは、２つのリード用レジスタが直列に接続される構成なので、それぞれに接続される配線は第２のシリアルアクセスメモリに比べて大幅に短くなる。それ故、リード用レジスタの周辺部での設計の自由度が確保されると共に、メモリセルの集積化に応じて周辺部の集積化も達成できる。
このように本発明の第１の実施例のシリアルアクセスメモリによれば、複数個のシリアルアクセスメモリで実現していた機能と同一の機能が、単一のシリアルアクセスメモリで実現できると共に、集積度が大きく、低コストのシリアルアクセスメモリを提供することができる。
次に、本発明の第２の実施例が図６を参照しながら説明される。図６は本発明の第２の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、第１の実施例のシリアルアクセスメモリと同一の要素には同一の符号が付けられ、その説明が省略されている。
この第２の実施例のシリアルアクセスメモリの構成は、基本的に第１の実施例のシリアルアクセスメモリとほぼ同様である。第１の実施例のシリアルアクセスメモリと異なる点は、第１の実施例の第１及び第２のリード用Ｙアドレスデコーダ１２１、１３１が共通のＹアドレスデコーダ（Ｒｅａｄ）６０１に置換されている点である。このＹアドレスデコーダ（Ｒｅａｄ）６０１の構成及びその機能は、第１及び第２のＹアドレスデコーダ１２１、１３１の構成と同じである。
すなわち、本実施例のシリアルアクセスメモリでは、Ｙアドレスデコーダ（Ｒｅａｄ）６０１から出力されるアドレス信号ＹＲｋ（１≦ｋ≦ｍ）が、転送回路１１９のトランジスタ対１１９ｋ、バー１１９ｋのゲート電極及び転送回路１２９のトランジスタ対１２９ｋ、バー１２９ｋのゲート電極に与えられる。
次に、図７のタイミングチャートに本実施例のシリアルアクセスメモリの読み出し動作が説明される。この場合、第１及び第２の出力端子ＤＯＵＴ１，ＤＯＵＴ２からそれぞれ読み出しデータが出力される動作が示される。この場合、図４のタイムチャートに示される第１の実施例のシリアルアクセスメモリの動作についての説明を参考にすれば、本実施例のシリアルアクセスメモリの動作が容易に理解できる。従って、期間ｔ１〜ｔ４の説明は図４の説明を参考にすることにより省略され、ここでは期間ｔ５以降の動作が説明される。
＜期間ｔ５＞
Ｙアドレスデコーダ（Ｒｅａｄ）６０１からのアドレス信号ＹＲ１が”Ｈ”になり、転送回路１１９のトランジスタ対１１９1、バー１１９1及び転送回路１２９のトランジスタ対１２９1、バー１２９1がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ１に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して出力回路１２３へ転送されると共に、第２のリード用レジスタ１２７のフリップフロップＲＦ’１に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１２３から出力端子ＤＯＵＴ１へデータＤ１が出力され、その出力回路１３３から出力端子ＤＯＵＴ２へデータＤ１’が出力される。
＜期間ｔ６＞
次に、Ｙアドレスデコーダ（Ｒｅａｄ）６０１からのアドレス信号ＹＲ２が”Ｈ”になり、転送回路１１９のトランジスタ対１１９2、バー１１９2がＯＮし、転送回路１２９のトランジスタ対１２９2、バー１２９2がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ２に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して出力回路１２３へ転送されると共に、第２のリード用レジスタ１２７のフリップフロップＲＦ’２に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１２３から第１の出力端子ＤＯＵＴ１へデータＤ２が出力され、その出力回路１３３から第２の出力端子ＤＯＵＴ２へデータＤ２’が出力される。
以後、期間ｔ７、ｔ８に示されるように上述した動作と同様にして、第１の出力端子ＤＯＵＴ１からデータＤ３、Ｄ４・・・Ｄｍが出力され、第２の出力端子ＤＯＵＴ２からデータＤ３’、Ｄ４’・・・Ｄｍ’がそれぞれ順次出力される。
以上のようにして、メモリセルアレイから読み出されたデータが２つの出力端子から順次出力される。
第２の実施例のシリアルアクセスメモリにによれば、上述した第１の実施例のシリアルアクセスメモリの効果に加え、さらに、リード用Ｙアドレスデコーダを共有したため、占有面積の小さなシリアルアクセスメモリが実現できる。この第２の実施例のシリアルアクセスメモリが適用される分野としては、必ずしも時間軸の補正をする必要がなく、同一のＹアドレスによりアクセス可能な低品位のＴＶ，ＶＴＲ等が考えられる。
次に、本発明の第３の実施例が図８を参照しながら説明される。図８は本発明の第３の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
この第３の実施例のシリアルアクセスメモリの構成は、基本的に第２の実施例のシリアルアクセスメモリとほぼ同様である。第２の実施例のシリアルアクセスメモリと異なる点は、第１のリードデータバス対ＲＤ１、バーＲＤ１と第１の出力回路１２３との間に第１の遅延回路８００が接続されている点である。この遅延回路８００は、リードデータバス上に読み出されたデータを転送する際、その転送を所定期間だけ遅延させる機能を有している。この遅延回路８００は、前述のような配置にする代わりに第２のリードデータバス対ＲＤ２、バーＲＤ２と第２の出力回路１３３との間に配置してもよい。すなわち、この遅延回路は、どちらか一方のリードデータバス対と出力回路との間に接続されていればよい。
この遅延回路８００は、図９に示されるように、読み出しデータを所定ビットだけ遅延できるようにフリップフロップＦＦ１〜フリップフロップＦＦｘが直列に接続されている。ｘ＝２の場合、２ビットの遅延が生じ、ｘ＝３の場合、３ビットの遅延が生じることになる。この遅延回路８００は、クロック信号ＣＬＫに同期して動作する。
次に、図１０のタイミングチャートを参照して、本実施例のシリアルアクセスメモリの読み出し動作が説明される。この場合、３ビットの遅延が生じる場合（X=３）で、第１及び第２の出力端子ＤＯＵＴ１，ＤＯＵＴ２からそれぞれ読み出しデータが出力される動作が示される。この場合、図４及び図７のタイムチャートに示される第１及び第２の実施例のシリアルアクセスメモリの動作についての説明を参考にすれば、本実施例のシリアルアクセスメモリの動作が容易に理解できる。従って、期間ｔ１〜ｔ４の説明は図４及び図７の説明を参考にすることにより省略され、ここでは期間ｔ５以降の動作が説明される。
＜期間ｔ５＞
Ｙアドレスデコーダ（Ｒｅａｄ）６０１からのアドレス信号ＹＲ１が”Ｈ”になり、転送回路１１９のトランジスタ対１１９1、バー１１９1及び転送回路１２９のトランジスタ対１２９1、バー１２９1がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ１に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送される。そして、そのデータがフリップフロップＦＦ１に格納される。同時に、第２のリード用レジスタ１２７のフリップフロップＲＦ’１に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１３３から出力端子ＤＯＵＴ２へデータＤ１’が出力される。
＜期間ｔ６＞
次に、Ｙアドレスデコーダ（Ｒｅａｄ）６０１からのアドレス信号ＹＲ２が”Ｈ”になり、転送回路１１９のトランジスタ対１１９2、バー１１９2がＯＮし、転送回路１２９のトランジスタ対１２９2、バー１２９2がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ２に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送される。この時、フリップフロップＦＦ１に格納されていたデータはクロック信号に同期してフリップフロップＦＦ２に入力されると共に、フリップフロップＦＦ１にフリップフロップＲＦ２から読み出されたデータが入力される。それと共に、第２のリード用レジスタ１２７のフリップフロップＲＦ’２に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１３３から第２の出力端子ＤＯＵＴ２へデータＤ２’が出力される。
＜期間ｔ７＞
次に、Ｙアドレスデコーダ（Ｒｅａｄ）６０１からのアドレス信号ＹＲ３が”Ｈ”になり、転送回路１１９のトランジスタ対１１９3、バー１１９3がＯＮし、転送回路１２９のトランジスタ対１２９3、バー１２９3がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ３に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送される。この時、フリップフロップＦＦ１に格納されていたデータはクロック信号に同期してフリップフロップＦＦ２に入力されると共に、フリップフロップＦＦ２に格納されていたデータはクロック信号に同期してフリップフロップＦＦ３に入力される。同時に、フリップフロップＦＦ１にフリップフロップＲＦ３から読み出されたデータが入力される。それと共に、第２のリード用レジスタ１２７のフリップフロップＲＦ’３に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１３３から第２の出力端子ＤＯＵＴ２へデータＤ３’が出力される。
＜期間ｔ８＞
次に、Ｙアドレスデコーダ（Ｒｅａｄ）６０１からのアドレス信号ＹＲ４が”Ｈ”になり、転送回路１１９のトランジスタ対１１９4、バー１１９4がＯＮし、転送回路１２９のトランジスタ対１２９4、バー１２９4がＯＮする。従って、第１のリード用レジスタ１１７のフリップフロップＲＦ４に記憶されている読み出しデータが、第１のリード用データバス対ＲＤ１、バーＲＤ１を介して遅延回路８００へ転送される。この時、フリップフロップＦＦ１に格納されていたデータはクロック信号に同期してフリップフロップＦＦ２に入力されると共に、フリップフロップＦＦ２に格納されていたデータはクロック信号に同期してフリップフロップＦＦ３に入力され、フリップフロップＦＦ３に格納されていたデータは、出力回路１２３へ転送される。同時に、フリップフロップＦＦ１にフリップフロップＲＦ４から読み出されたデータが入力される。それと共に、第２のリード用レジスタ１２７のフリップフロップＲＦ’４に記憶されている読み出しデータが、第２のリード用データバス対ＲＤ２、バーＲＤ２を介して出力回路１３３へ転送される。そして、その出力回路１２３から第１の出力端子ＤＯＵＴ１へデータＤ１が出力され、その出力回路１３３から第２の出力端子ＤＯＵＴ２へデータＤ４’が出力される。
以後、期間ｔ９、ｔ１０・・・に示されるように上述した動作と同様にして、第１の出力端子ＤＯＵＴ１からデータＤ２、Ｄ３・・・Ｄｍー３が出力され、第２の出力端子ＤＯＵＴ２からデータＤ５’、Ｄ６’・・・Ｄｍ’がそれぞれ順次出力される。このようにして、第２の出力端子ＤＯＵＴ２から出力されるデータより、３ビット遅延したデータが第１の出力端子ＤＯＵＴ１から出力される。
以上のようにして、メモリセルアレイから読み出されたデータが２つの出力端子から順次出力される。
本実施例によれば前述した第１及び第２の実施例の効果に加え、一方の出力端子からのデータを遅延させることができるので、データ出力のバリエーションが増え、ユーザーの選択肢が広がる。
次に、本発明の第４の実施例が図１１を参照しながら説明される。図１１は本発明の第４の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
この４の実施例のシリアルアクセスメモリでは、第３の実施例のシリアルアクセスメモリの遅延回路８００に遅延バイパス回路１１００が接続されている。
この遅延バイパス回路１１００は、図１２に示されるようにトランジスタ１１０１、１１０２、１１０３及びインバータ１１０４より構成されている。これらのトランジスタはＮ型ＭＯＳトランジスタである。このトランジスタ１１０１は、遅延回路８００と並列に第１のリードバス対ＲＤ、バーＲＤと第１の出力回路１２３との間に接続される。また、トランジスタ１１０２はフリップフロップＦＦ１と第１のリードバス対ＲＤ１、バーＲＤ１との間に接続される。また、トランジスタ１１０３はフリップフロップＦＦｘと第１の出力回路１２３との間に接続される。このトランジスタ１１０１の制御電極には遅延バイパス信号ＰＢＰが与えられる。また、トランジスタ１１０２、１１０３の両制御電極にはインバータ１１０４を介して遅延バイパス信号ＰＢＰが与えられる。この遅延バイパス回路１１００は、遅延バイパス信号ＰＢＰに応答してデータ転送の遅延を制御する機能を有している。
この第４の実施例のシリアルアクセスメモリでは、遅延バイパス信号ＰＢＰが”Ｈ”となるとトランジスタ１１０１がＯＮし、トランジスタＴ１１０２、１１０３がＯＦＦとなる。この場合、リードバス上のデータは遅延回路８００をバイパスされ、第１の出力回路１２３へ転送される。すなわち、遅延効果がなくなる。
一方、遅延バイパス信号ＰＢＰがＬＯＷ ＬＥＶＥＬ（以下、”Ｌ”とする）の時、トランジスタ１１０１はＯＦＦし、トランジスタ１１０２、１１０３はＯＮする。従って、読み出しデータは遅延回路８００を介して転送されるので、上述の第３の実施例の説明のように第１の出力端子ＤＯＵＴ１の出力は、第２の出力端子ＤＯＵＴ２の出力に対しｎビット遅延される。
本実施例のシリアルアクセスメモリによれば、上述した実施例の効果に加え、上述した第２または第３の実施例のシリアルアクセスメモリの機能を外部から与えられる遅延バイパス信号ＰＢＰにより選択することが可能になる。
次に、本発明の第５の実施例が図１３を参照しながら説明される。図１３は本発明の第５の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
この第５の実施例のシリアルアクセスメモリは、第４の実施例のシリアルアクセスメモリの第２のリードデータバス対ＲＤ２、バーＲＤ２に、第３及び第４の実施例中で説明した遅延回路８００’及び遅延バイパス回路１１００’を付加したものである。この遅延回路８００’及び遅延バイパス回路１１００’の構成は、遅延回路８００及び遅延バイパス回路１１００と同様な構成である。これらの回路は遅延バイパス信号ＰＢＰ’により制御される。
本実施例のシリアルアクセスメモリの動作は、上述した第３及び第４の実施例を参考にすれば容易に理解できる。
本実施例のシリアルアクセスメモリによれば、上述した実施例の効果に加え、第１及び第２の出力端子からの読み出しデータを外部から与えられる信号により任意に遅延させることが可能となる。
次に、本発明の第６の実施例が図１４を参照しながら説明される。図１４は本発明の第６の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例では、遅延選択回路１４００が第１のリードデータバス対ＲＤ１、バーＲＤ２と第１の出力回路１２３との間に接続されている。この遅延選択回路１４００は、図１５に示されるように複数のトランジスタにより構成されている。これらのトランジスタは第１のリードデータバスＲＤ１、バーＲＤ１と第１の出力回路１２３との間、及び各フリップフロップＦＦ１〜ＦＦｘと第１の出力回路１２３との間にそれぞれ配置され、それぞれ遅延選択信号ＰＢＰ１〜ＰＢＰｘが与えられる。各遅延選択信号の論理レベルに応じて、トランジスタのＯＮまたはＯＦＦが制御される。これらのトランジスタは、Ｎチャンネル型ＭＯＳトランジスタである。
本実施例のシリアルアクセスメモリによれば、上述した実施例の効果に加え、遅延選択信号ＰＢＰ１〜ＰＢＰｘにより任意の遅延ビットの選択が可能となるので、第１の出力端子から出力されるデータの遅延を適宜、設定することが可能となる。
次に、本発明の第７の実施例が図１６を参照しながら説明される。図１６は本発明の第７の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例では、前述した第６の実施例の構成にさらに、前述した第６の実施例の遅延選択回路１４００と同様の構成の遅延選択回路１４００’が、第２のリードデータバス対ＲＤ２、バーＲＤ２と第２の出力回路１３３との間に接続されている。この遅延選択回路１４００’の詳細な構成は、図１５を参照すれば容易に理解できる。これらのトランジスタは第２のリードデータバスＲＤ２、バーＲＤ２と第２の出力回路１３３との間、及び各フリップフロップＦＦ１’〜ＦＦｘ’と第２の出力回路１３３との間にそれぞれ配置され、それぞれ遅延選択信号ＰＢＰ１’〜ＰＢＰｘ’が与えられる。各遅延選択信号の論理レベルに応じて、各トランジスタのＯＮまたはＯＦＦが制御される。これらのトランジスタは、Ｎチャンネル型ＭＯＳトランジスタである。
本実施例のシリアルアクセスメモリによれば、上述した実施例の効果に加え、遅延選択信号ＰＢＰ１〜ＰＢＰｘ及びＰＢＰ１’〜ＰＢＰｘ’により任意の遅延ビットの選択が可能となるので、第１及び第２の出力端子から出力されるデータの遅延を適宜、設定することが可能となる。
次に、本発明の第８の実施例が図１７を参照しながら説明される。図１７は本発明の第８の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例では、前述した第６の実施例のシリアルアクセスメモリの遅延選択回路１４００に遅延選択信号ＰＢＰ１〜ＰＢＰｘを出力する遅延制御用アドレスデコーダ１７００が設けられている。この遅延制御用アドレスデコーダ１７００は、遅延ビットを制御するために外部から与えられるアドレスＡＡ１〜ＡＡｘを解読して、遅延選択信号ＰＢＰ１〜ＰＢＰxを出力する機能を有する。
本実施例によれば、上述した実施例の効果に加え、遅延選択信号を外部アドレスにより作りだしているので、少ない外部信号で遅延ビット数を適宜、設定することができる。
次に、本発明の第９の実施例が図１８を参照しながら説明される。図１８は本発明の第９の実施例のシリアルアクセスメモリの構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例では、前述した第７の実施例のシリアルアクセスメモリの遅延選択回路１４００、１４００’に、上述の第８の実施例で説明した遅延選択信号ＰＢＰ１〜ＰＢＰｘを出力する遅延制御用アドレスデコーダ１７００及びそれと等価な機能を有する遅延制御用アドレスデコーダ１７００’が設けられている。この遅延制御用アドレスデコーダ１７００’は、遅延ビットを制御するために外部から与えられるアドレスＡＡ１’〜ＡＡｘ’を解読して、遅延選択信号ＰＢＰ１’〜ＰＢＰｘ’を出力する機能を有する。
本実施例によれば、上述した実施例の効果に加え、遅延選択信号を外部アドレスにより作りだしているので、少ない外部信号で遅延ビット数を適宜、設定することができる。
次に、本発明の第１０の実施例が図１９を参照しながら説明される。図１９は本発明の第１０の実施例のシリアルアクセスメモリの動作を示す部分タイミングチャートである。この場合、本実施例の説明の理解を容易にするために、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。本実施例の基本的な動作は、図４に示される第１の実施例のシリアルアクセスメモリの動作及びその説明を参照すれば容易に理解できるので、ここではその説明は省略される。
本実施例では、第１の読み出し制御信号ＰＲＴ１と第２の読み出し制御信号ＰＲＴ２とが与えられるタイミングが、第１の実施例のそれとは異なっている。
すなわち、期間ｔ２では、第１の読み出し制御信号ＰＲＴ１のみが”Ｈ”になり、読み出しデータがメモリセルアレイ１０１から第１のリード用レジスタ１１７へ転送され、格納される。そして、その後、期間ｔ３では、第２の読み出し制御信号ＰＲＴ２のみが”Ｈ”になり、第１のリード用レジスタ１１７に格納されている読み出しデータが第２のリード用レジスタ１２７へ転送される。
本実施例によれば、データの転送効率を上げることができ動作マージンのよいシリアルアクセスメモリを実現することができる。
次に、本発明の第１１の実施例が説明される。本実施例のシリアルアクセスメモリの構成は基本的に第１の実施例のシリアルアクセスメモリの構成と同じである。
本実施例では、第１の実施例のシリアルアクセスメモリの第１のリード用レジスタ１１７のフリップフロップＲＦｋ、バーＲＦｋを構成するインバータＲＩｎｋ，バーＲＩｎｋのディメンジョンと第２のリード用レジスタ１２７のフリップフロップＲＦｋ、バーＲＦｋを構成するインバータＲＩｎ’ｋ，バーＲＩｎ’ｋのとディメンジョンが異なる。
すなわち、インバータＲＩｎｋ，バーＲＩｎｋ を構成するＰチャンネル型ＭＯＳトランジスタ（ＰＭＯＳとする）及びＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳとする）のディメンジョンがインバータＲＩｎ’ｋ、バーＲＩｎ’ｋを構成するＰＭＯＳ及びＮＭＯＳのディメンジョンより小さい。
本実施例によれば、データの転送効率を上げることができ動作マージンのよいシリアルアクセスメモリを実現することができる。
次に、本発明の第１２の実施例が図２０、図２１、図２２を参照しながら説明される。図２０、図２１、図２２は本発明の第１２の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例では、図２０に示されるように第２のリード用レジスタ１２７とそれに電位を供給する電源ラインＶDDと間に抵抗Ｒ１、Ｒ２が配置されている。また、図２１に示されるように第１のリード用レジスタ１１７と電源ラインＶDDとの間に抵抗Ｒ３、Ｒ４が設けられている。また、図２２に示されるように第１及び第２のリード用レジスタ１１７、１２７と電源ラインＶDDとの間にそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が設けられている。
本実施例によれば、データの転送効率を上げることができ動作マージンのよいシリアルアクセスメモリを実現することができる。
次に、本発明の第１３の実施例が図２３を参照しながら説明される。図２３は本発明の第１３の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例では、第１または第２のリード用レジスタ１１７、１２７を構成するフリップフロップＲＦｋ，バーＲＦｋ、ＲＦ’ｋ、バーＲＦ’ｋが、図２３に示されるようなクロックドインバータＣＲＩｎｋ，バーＣＲＩｎｋ、ＣＲＩｎ’ｋバーＣＲＩｎ’ｋで構成されている。これらのクロックドインバータは、制御信号φ１、φ２により制御される。
本実施例によれば、データの転送効率を上げることができ動作マージンのよいシリアルアクセスメモリを実現することができる。
以上、リードレジスタを直列に接続することにより２ポートのメモリを実現した様々な実施例が説明された。さらに、以下に第１のシリアルアクセスメモリと第２のシリアルアクセスメモリとを遅延回路を介して接続することにより２ポートのメモリを実現した様々な実施例が説明される。
まず、本発明の第１４の実施例が図２４を参照しながら説明される。図２４は本発明の第１４の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。この実施例のシリアルアクセスメモリは、第１のシリアルアクセスメモリ部２４００Ａ及び第２のシリアルアクセスメモリ部２４００Ｂとから構成されている。
そして、第１のシリアルアクセスメモリ部２４００Ａの前出した要素と同一の機能を有する要素には、前出の符号の最後に”Ａ”が付けられ、その詳細な説明が省略されている。この第１のシリアルアクセスメモリ部２４００Ａの詳細な構成は図２５を参照することにより容易に理解できる。
また、第２のシリアルアクセスメモリ部２４００Ｂの前出した要素と同一の機能を有する要素には、前出の符号の最後に”Ｂ”が付けられ、その詳細な説明が省略されている。この第２のシリアルアクセスメモリ部２４００Ｂの詳細な構成は図２６を参照することにより容易に理解できる。
本実施例のシリアルアクセスメモリでは、第１のシリアルアクセスメモリ部２４００Ａのリードデータバス対ＲＤＡ、バーＲＤＡと第２のシリアルアクセスメモリ部２４００Ｂのライトデータバス対ＷＤＢ’、バーＷＤＢ’との間に遅延回路２４０３が接続される。
この遅延回路２４０３は、第１のシリアルアクセスメモリ部２４００Ａから読み出されたデータを所定期間遅延させて第２のシリアルアクセスメモリ２４００Ｂのライトデータバス対ＷＤＢ’、バーＷＤＢ’へ転送する機能を有する。この遅延回路による遅延の必要は後述される。
この遅延回路２４０３の具体的な回路構成は図２７に示される。この遅延回路２４０３は、リードデータバス対ＲＤＡ、バーＲＤＡに接続されるトランジスタ対２７０１、２７０２と、ライトデータバス対ＷＤＢ’、バーＷＤＢ’に接続されるトランジスタ対２７０３、２７０４と、トランジスタ対２７０１、２７０２とトランジスタ対２７０３、２７０４との間に接続され、インバータ２７０５とインバータ２７０６とから構成されるフリップフロップＤＤＦと、制御信号ＰＹの論理レベルを反転させてトタンジスタ対２７０３、２７０４の制御電極へ与えるインバータ２７０７とから構成される。これらのトランジスタはＮチャンネル型ＭＯＳトランジスタである。
リード・ライト共用のＹアドレスデコーダ２４０１は、外部アドレスＡ０、バーＡ０〜Ａｎ、バーＡｎを解読し、アドレス信号ＹＲＡ１〜ＹＲＡｎ及びアドレス信号ＹＷＢ１〜ＹＷＢｎを出力する。これらのアドレス信号ＹＲＡｋとアドレス信号ＹＷＢｋは等価な論理レベルの信号である。それにより、転送回路１１９Ａのトランジスタ対の中から所望のトランジスタ対がＯＮし、同時に、転送回路１０８Ｂのトランジスタの中からその所望のトランジスタ対と対応したトランジスタ対がＯＮする。
このリード・ライト共用のＹアドレスデコーダ２４０１は、図２８に示されるようにプリチャージ信号ＰＲが与えられるＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳとする）ＰＴ１〜ＰＴｍと、インバータＩｎ１〜Ｉｎｍと、外部アドレスＡ０、バーＡ０Ａｎ、バーＡｎが与えられる端子に接続される複数のＮチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳとする）とから構成される。これらのＮＭＯＳは外部アドレスが与えられる端子と任意に接続され、アドレス信号ＹＲＡ１〜ＹＲＡｍの中から所望のアドレス信号ＹＲＡｋ，ＹＷＢｋの論理レベルのみが”Ｈ”になるように配置されている。
このリード・ライト共用のＹアドレスデコーダ２４０１の動作例が図２９のタイミングチャートに示されている。この場合、アドレス信号ＹＲＡｋ及びアドレス信号ＹＷＢｋが”Ｈ”になる場合のタイミングが示されている。
期間ｔ０にプリチャージ信号ＰＲが”Ｈ”から”Ｌ”に遷移する。その後、期間ｔ２に外部アドレスが入力されると、アドレス信号ＹＲＡｋ，ＹＷＢｋのみが”Ｈ”レベルになる。これは、ＮＭＯＳの組み合わせにより、その列のインバータＩｎｋのみから”Ｈ”の信号が出力されるためである。これにより、転送回路１１９Ａのトランジスタ対１１９Ａｋ，バー１１９Ａｋ及び転送回路１０８Ｂのトランジスタ対１０８Ｂｋ、バー１０８ＢｋがＯＮする。ここには、動作のほんの一例が示されているが、この例を参考にすれば他の列が選択される場合の動作も容易に理解できる。
次に、図３２を用いて本実施例のシリアルアクセスメモリの読み出し動作が説明される。説明は、理解を容易にするため期間毎に区切って行われる。ここで、図３０に示されるようにリード用レジスタ１１７ＡのフリップフロップＲＦ１内のノードがノードａ，ｂと定義され、図３１に示されるようにライト用レジスタ１１１ＢのフリップフロップＷＦ２内のノードがノードｃ、ｄと定義される。このクロック信号は、図５に示されるクロック信号発生回路より出力される。ここでは、第１のシリアルアクセスメモリ部２４００Ａから第２のシリアルアクセスメモリ部２４００Ｂへデータが転送される場合の例が中心的に示される。その他の動作については、上述の実施例の動作を参照すれば容易に理解できる。
＜期間ｔ１＞
Ｘアドレスデコーダ１０３Ａにより所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択される。この場合、このワードラインＷＬａの電位が”Ｈ”になる。このワードラインＷＬａは、これから第１の出力端子ＤＯＵＴ１Ａより読み出そうとする読み出しデータが格納されているメモリセル群に接続されている。
この時、ワードラインＷＬａに接続するメモリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータは、各々のメモリセルが接続するビットライン対ＢＬ１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。そして、ビットライン対上のデータは、各センスアンプＳＡ１〜ＳＡｍにより増幅される。
＜期間ｔ２＞
次に、第１の読み出し制御信号ＰＲＴＡの論理レベルが”Ｈ”になる。従って、転送回路１１５Ａのトランジスタ対１１５Ａ1、バー１１５Ａ1〜１１５Ａｍ、バー１１５ＡｍがＯＮする。
これにより、期間ｔ１においてセンスアンプＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第１のリード用レジスタ１１７Ａに一気に転送される。
＜期間ｔ３＞
次に、クロック信号ＣＬＫが立ち上がり、これに同期してタイミング信号φＰが立ち上がる。この時、リード・ライト共用のＹアドレスデコーダ２４０１よりアドレス信号ＹＲＡ１、ＹＷＢ１が出力されるので、転送回路１１９Ａのトランジスタ対１１９Ａ１、バー１１９Ａ１と転送回路１０８Ｂのトランジスタ対１０８Ｂ１、バー１０８Ｂ１が共にＯＮする。これにより、リード用レジスタ１１７ＡのフリップフロップＦＦ１に格納されていたデータがリードデータバスＲＤＡ，バーＲＤＡに転送されると共に、遅延回路２４０３へ転送され遅延回路２４０３内にデータが格納される。
＜期間ｔ４＞
タイミング信号φＰが”Ｌ”になると、遅延回路２４０３のトランジスタ対２７０３、２７０４がＯＮし、遅延回路２４０３内に格納されていたデータがライトデータバスＷＤＢ’、バーＷＤＢ’へ転送される。
＜期間ｔ５＞
次に、クロック信号ＣＬＫが立ち上がり、これと同期してタイミング信号φＰが再度立ち上がる。この時、リード・ライト共用のＹアドレスデコーダ２４０１はアドレス信号ＹＲＡ２，ＹＷＢ２を出力する。これにより、転送回路１１９Ａのトランジスタ対１１９Ａ２、バー１１９Ａ２がＯＮとなるため、リード用レジスタ１１７ＡのフリップフロップＦＦ２に格納されていたデータはリードデータバスＲＤＡ，バーＲＤＡに転送される。この時、タイミング信号φＰが”Ｈ”となるため、遅延回路２４０３のトランジスタ対２７０１、２７０２がＯＮとなりリードデータバスＲＤＡ、バーＲＤＡ上のデータは、遅延回路２４０３のフリップフロップＤＦＦに格納される。この時、期間ｔ４にライトデータバス対ＷＤＢ’、バーＷＤＢ’上に転送されたデータは、転送回路１０８Ｂのトランジスタ対１０８Ｂ２、バー１０８Ｂ２がＯＮするため、ライト用レジスタ１１１ＢのフリップフロップＷＦ２に格納される。
以降、期間ｔ６〜ｔ１３に示されるように同様なサイクルがくり返され、第１のシリアルアクセスメモリ部２４００Ａから第２のシリアルアクセスメモリ部２４００Ｂへデータが転送されると共に、出力端子ＤＯＵＴ１Ａからデータが出力される。この場合、第１のシリアルアクセスメモリ部２４００Ａから第２のメモリセル部２４００Ｂへのデータの転送動作が中心的に説明されたが、上述の実施例の動作を参照すれば、出力端子ＤＯＵＴ２Ｂからデータが出力される動作は理解できる。このようにして、本実施例のシリアルアクセスメモリは２ポートメモリを実現する。
本発明によれば、第１のシリアルアクセスメモリ部と第２のシリアルメモリ部との間に遅延回路が配置され、第１のシリアルアクセスメモリ部から出力されたデータが所定期間遅延されるので、データが書き込まれる際の１ビット分のズレを防止することができる。
従って、複数個のシリアルアクセスメモリにより実現していた機能と等価な機能を単一のパッケージ中で実現することも可能となる。
さらに、リード・ライト共用アドレスデコーダが配置されるので、さらなる集積化が実現できる。
ここで、遅延回路が配置される理由について詳細な説明が以下に示される。
複数のシリアルアクセスメモリを集積化するために、例えば、単純に２個のシリアルアクセスメモリを接続して、ワンチップ化した場合、以下のような不具合が生じる。
第１のシリアルメモリの出力タイミングをここで考えてみる。期間ｔｎにおける第ｎ番目のクロックの立ち上がりより出力動作が開始されるとすると、実際は、出力は期間ｔｎよりある遅延時間△ｔＡＣ（アクセスタイムと呼ばれる）をもって第１のシリアルメモリより出力される。
次に、第２のシリアルレジスタの入力タイミングを考える。期間ｔｍにおける第ｍ番目のクロックの立ち上がりより入力動作が開始されるとすると、実際は、回路動作マージンを考慮した場合、入力信号は、時刻ｔｍよりある時間△ｔＨ（ホールドタイムと呼ばれる）早く入力端子上に確定していなければ、第２のシリアルメモリに誤ったデータが書き込まれた後、正しい入力がそれを書き換えることになるため、動作マージンのよい高速書き込みができない。
よって、例えば、期間ｔｘに発生する第ｘ番目のクロック信号に応じた動作を考えてみると、第１のシリアルメモリが期間ｔにおいて、第ｘ番目のクロック信号に応答してデータを出力する場合、出力Ｄｘは、ある遅延時間ｔＡＣを持って出力される。また、同期間において、第２のシリアルメモリではライト動作が行われる。この時、期間ｔｘに発生するクロック信号に応答して書き込まれるデータは、期間ｔｘ以前に既に第１のシリアルメモリから出力されていたデータであり、この場合、書き込まれるデータは、期間ｔｘ−１に出力されたデータＤｘ−１となる。
従って、第１のシリアルメモリと第２のシリアルメモリとを単に接続するだけでは、第２のシリアルメモリへのデータの書き込みは、１ビット分シフトしてしまう事になる。このことは動作マージンのよい高速な書き込みにとっての不具合となる。
しかし、本発明の本実施例のシリアルアクセスメモリによれば、この１ビット分のシフトを遅延させて調整する遅延回路が設けられているので、従前の回路設計技術を用いて簡単に複数のシリアルアクセスメモリを（上述の実施例では２個のシリアルアクセスメモリを）ワンチップ化することができる。
次に、本発明の第１５の実施例が図３３を参照しながら説明される。図３３は本発明の第１５の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリは、第１４の実施例で説明したシリアルアクセスメモリのリードデータバスＲＤＡ、バーＲＤＡに初期化回路３３００が接続されている。
この初期化回路３３００は、トランジスタ３３０１、３３０２、３３０３から構成され、初期化信号ＥＱに応答してリードデータバスＲＤＡ、バーＲＤＡに初期化のための所定電位を与える機能を有する。これらのトランジスタはＮＭＯＳである。トランジスタ３３０１は、リードデータバスＲＤＡと所定電位を有する電源との間に接続され、トランジスタ３３０２はリードデータバスバーＲＤＡと電源との間に接続され、トランジスタ３３０３はリードデータバスＲＤＡとリードデータバスバーＲＤＡとの間に接続される。これらのトランジスタの制御電極には初期化信号ＥＱが与えられる。
このシリアルアクセスメモリの動作は、基本的に上述した第１４の実施例で説明した動作と同様であるが、初期化回路３３００により初期化信号ＥＱが”Ｈ”となる期間にリードデータバスＲＤＡ、ＲＤＡが所定電位に初期化される点が異なる。
以下、図３４のタイミングチャートを参照しながら、本実施例のシリアルアクセスメモリの動作が説明される。説明は、上述の実施例と同様に期間毎に区切って行われる。
＜期間ｔ１＞
Ｘアドレスデコーダ１０３Ａにより所望のワードラインＷＬａ（１≦ａ≦ｎ）が選択される。この場合、このワードラインＷＬａの電位が”Ｈ”になる。このワードラインＷＬａは、これから第１の出力端子ＤＯＵＴ１Ａより読み出そうとする読み出しデータが格納されているメモリセル群に接続されている。
この時、ワードラインＷＬａに接続するメモリセルＣ１，ａ〜Ｃｍ，ａに格納されているデータは、各々のメモリセルが接続するビットライン対ＢＬ１，バーＢＬ１〜ＢＬｍ，バーＢＬｍに読み出される。そして、ビットライン対上のデータは、各センスアンプＳＡ１〜ＳＡｍにより増幅される。
＜期間ｔ２＞
次に、第１の読み出し制御信号ＰＲＴＡの論理レベルが”Ｈ”になる。従って、転送回路１１５Ａのトランジスタ対１１５Ａ1、バー１１５Ａ1〜１１５Ａｍ、バー１１５ＡｍがＯＮする。
これにより、期間ｔ１においてセンスアンプＳＡ１〜ＳＡｍにより増幅されたビットライン対ＢＬ１、バーＢＬ１〜ＢＬｍ、バーＢＬｍ上のデータは、第１のリード用レジスタ１１７Ａに一気に転送される。
＜期間ｔ３＞
次に、クロック信号ＣＬＫが立ち上がり、これに同期してタイミング信号φＰが立ち上がる。この時、リード・ライト共用のＹアドレスデコーダ２４０１よりアドレス信号ＹＲＡ１、ＹＷＢ１が出力されるので、転送回路１１９Ａのトランジスタ対１１９Ａ１、バー１１９Ａ１と転送回路１０８Ｂのトランジスタ対１０８Ｂ１、バー１０８Ｂ１が共にＯＮする。
また、初期化信号ＥＱが”Ｈ”から”Ｌ”へ遷移するので、リードデータバスＲＤＡ、バーＲＤＡへのデータの転送が可能になる。期間ｔ３以前はリードデータバスＲＤＡ、バーＲＤＡは電源電位に初期化されている。
これにより、リード用レジスタ１１７ＡのフリップフロップＦＦ１に格納されていたデータがリードデータバスＲＤＡ，バーＲＤＡに転送されると共に、遅延回路２４０３へ転送され遅延回路２４０３内にデータが格納される。
＜期間ｔ４＞
タイミング信号φＰが”Ｌ”となると遅延回路２４０３のトランジスタ対２７０３、２７０４がＯＮし、遅延回路２４０３のフリップフロップＤＦＦに格納されていたデータが、ライトデータバスＷＤＢ’、バーＷＤＢ’へ転送される。
同時に初期化信号ＥＱは”Ｈ”となり、リードデータバスＲＤＡ、バーＲＤＡは電源電圧レベルに初期化される。
＜期間５＞
クロック信号ＣＬＫが立ち上がり、これと同期してタイミング信号ＰＹが再度立ち上がる。この時、リード・ライト共用アドレスデコーダ２４０１によりアドレス信号ＹＲＡ２、ＹＷＢ２が同時に出力される。
これにより、転送回路１１９Ａのトランジスタ対１１９Ａ２、バー１１９Ａ２がＯＮするので、リード用レジスタ１１７ＡのフリップフロップＲＦ２に格納されていたデータが、リードデータバスＲＤＡ、バーＲＤＡに転送される。
また、タイミング信号φＰが”Ｈ”になるので、遅延回路２４０３のトランジスタ対２７０１、２７０２がＯＮし、データが遅延回路２４０３のフリップフロップ回路ＤＦＦに格納される。
また、期間ｔ４にライトデータバスＷＤＢ’、バーＷＤＢ’に転送されたデータはライト用レジスタ１１１ＢのフリップフロップＷＦ２に格納される。
以降、期間５〜期間ｔ１３に示されるように同様なサイクルが繰り返される。
本実施例のシリアルアクセスメモリによれば、第１４の実施例のシリアルアクセスメモリの効果に加え、リード用データバスの初期化回路を設けたので、より高速なアクセスが可能となる。
次に、本発明の第１６の実施例をが図３５を参照しながら説明される。図３５は本発明の第１６の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリでは、第１４の実施例のシリアルアクセスメモリのライト用レジスタ１１１Ｂと転送回路１１３Ｂが無く転送回路１０８Ｂが直接、メモリセルアレイ１０１Ｂに接続されている。
このシリアルアクセスメモリでは、第１４の実施例のノードｃ、ｄに対応するノードとして、ノードｃ、ｄが定義される。
本実施例のシリアルアクセスメモリの動作は、第１５の実施例の動作の説明を参照すれば、容易に理解できる。本実施例のシリアルアクセスメモリでは、ライトデータバスＲＤＡ、バーＲＤＡ上のデータは、直接、メモリアセルレイ１０１Ｂに転送される。
本実施例のシリアルアクセスメモリによれば、第１４の実施例の効果に加え、第２のシリアルアクセスメモリのデータの読み出しが、第２のシリアルメモリのデータの書き込みと競合を起こさないような用途に適用した場合、ライト用レジスタを設けないで２ポートメモリを実現できるため、チップサイズを大幅に縮小できる。
次に、本発明の第１７の実施例が図３６を参照しながら説明される。図３６は本発明の第１７の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリは、第１５の実施例のシリアルアクセスメモリのリードデータバスＲＤＡ，バーＲＤＡに初期化回路３３００が接続されている。
本実施例のシリアルアクセスメモリの動作は上述した第１４〜１６の実施例の動作の説明を参酌すれば理解できる。
本実施例のシリアルアクセスメモリによれば、実施例１５の効果に加え、初期化回路を設けたため、より高速のアクセスが可能となる。
次に、本発明の第１８の実施例が図３７を参照しながら説明される。図３７は本発明の第１８の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリでは、第１４の実施例のシリアルアクセスメモリのリード用レジスタ１１７Ａと転送回路１１５Ａ及びリード用レジスタ１１５Ｂと転送回路１１７Ｂが無く、転送回路１１９Ａが直接、メモリセルアレイ１０１Ａに接続され、転送回路１１９Ｂが直接、メモリセルアレイ１０１Ｂに接続されている。
このシリアルアクセスメモリでは、第１４の実施例のノードａ、ｂに対応するノードとして、ノードａ、ｂが定義される。
本実施例のシリアルアクセスメモリの動作は、上述の第１４の実施例の動作の説明を参考にすれば容易に理解できる。
本実施例のシリアルアクセスメモリによれば、第１４の実施例の効果に加え、第２のシリアルメモリのデータ書き込みのタイミングと第１のシリアルメモリのデータの読み出しタイミングとが、競合を起こさないような用途に適用される場合、リード用データデータレジスタを設けないで２ポートメモリを実現できるため、チップサイズを大幅に縮小できる。
次に、本発明の第１９の実施例が図３８を参照しながら説明される。図３８は本発明の第１９の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリは、第１８の実施例のシリアルアクセスメモリのリードデータバスＲＤＡ，バーＲＤＡに初期化回路３３００が接続されている。
本実施例のシリアルアクセスメモリの動作は上述した第１５〜１８の実施例の動作の説明を参酌すれば理解できる。
本実施例のシリアルアクセスメモリによれば、実施例１８の効果に加え、初期化回路を設けたため、より高速のアクセスが可能となる。
次に、本発明の第２０の実施例が図３９を参照しながら説明される。図３９は本発明の第２０の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリでは、第１４の実施例の第１のシリアルアクセスメモリのライト用レジスタ１１１Ａと転送回路１１３Ａ，リード用レジスタ１１７Ａと転送回路１１５Ａ、第２のシリアルアクセスメモリのライト用レジスタ１１１Ｂ、転送回路１１３Ｂ、リード用レジスタ１１５Ｂと転送回路１１７Ｂが無く、転送回路１０８Ａ、転送回路１１９Ａが直接、メモリセルアレイ１０１Ａに接続され、転送回路１０８Ｂ、転送回路１１９Ｂが直接、メモリセルアレイ１０１Ｂに接続されている。
本実施例のシリアルアクセスメモリの動作は、上述の第１４の実施例の動作の説明を参考にすれば容易に理解できる。この場合、ライト用及びリード用のレジスタが無いため、それぞれのライトデータバス及びリードデータバスとメモリセルアレイ１０１Ａ、１０１Ｂとの間で直接、データの入出力が行われる。
本実施例のシリアルアクセスメモリによれば、実施例１４の効果に加え、それ程高速のアクセスが必要でないような用途に適用される場合、リード用データデータレジスタ、ライト用データレジスタを設けないで２ポートメモリを実現できるため、チップサイズを大幅に縮小でき安価なメモリを提供できる。
次に、本発明の第２１の実施例が図４０を参照しながら説明される。図４０は本発明の第２１の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリは、第２０の実施例のシリアルアクセスメモリのリードデータバスＲＤＡ，バーＲＤＡに初期化回路３３００が接続されている。
本実施例のシリアルアクセスメモリの動作は上述した第１４、１５、２０の実施例の動作の説明を参酌すれば理解できる。
本実施例のシリアルアクセスメモリによれば、実施例２０の効果に加え、初期化回路を設けたため、より高速のアクセスが可能となる。
次に、本発明の第２２の実施例が図４１を参照しながら説明される。図４１は本発明の第２２の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリは、第１４の実施例の第２のシリアルアクセスメモリのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００が接続されている。
この記憶回路４１００は、図４２に示されるように２つのフリップフロップＭＦＦ、バーＭＦＦより構成され、ライトデータバスＷＤＢ’、バーＷＤＢ’上のデータを保持する機能を有する。
本実施例のシリアルアクセスメモリの動作は、上述した第１５の実施例を参照すれば容易に理解できる。この場合、ライト用データバスＷＤＢ’、バーＷＤＢ’上のデータは、次のデータが転送されてくるまで保持される。
本実施例のシリアルアクセスメモリによれば、第１４の実施例の効果に加え、メモリ動作がポーズを要求されるような場合、第２のシリアルメモリのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００が接続されているため、確実な動作が保証される。
次に、本発明の第２３の実施例が図４３を参照しながら説明される。図４３は本発明の第２３の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリは、第１５の実施例の第２のシリアルアクセスメモリのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００が接続されている。
本実施例のシリアルアクセスメモリの動作は、上述した第１５、１６の実施例を参照すれば容易に理解できる。この場合、ライト用データバスＷＤＢ’、バーＷＤＢ’上のデータは、次のデータが転送されてくるまで保持される。
本実施例のシリアルアクセスメモリによれば、第１５、１６の実施例の効果に加え、メモリ動作がポーズを要求されるような場合、第２のシリアルメモリのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００が接続されているため、確実な動作が保証される。
さらに、第２２、２３の実施例と同様に、第１６〜第２１の実施例の第２のシリアルアクセスメモリのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００をそれぞれ接続するようにすれば、それぞれ第１６〜第２１の実施例の効果に加え、メモリ動作がポーズを要求されるような場合、第２のシリアルメモリのライトデータバスＷＤＢ’、バーＷＤＢ’に記憶回路４１００が接続されているため、確実な動作が保証される。
次に、上述の実施例のシリアルアクセスメモリをメモリを２バンク有するような装置に適用した実施例が説明される。
まず、本発明の第２４の実施例が図４４を参照しながら説明される。図４４は本発明の第２４の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。この実施例のシリアルアクセスメモリは、第１のシリアルアクセスメモリ部２４００Ａ第２のシリアルアクセスメモリ部２４００Ｂ、第３のシリアルアクセスメモリ部２４００Ｃ及び第４のシリアルアクセスメモリ部２４００Ｄとから構成されている。
そして、第１のシリアルアクセスメモリ部２４００Ａの前出した要素と同一の機能を有する要素には、前出の符号の最後に”Ａ”が付けられ、その詳細な説明が省略されている。この第１のシリアルアクセスメモリ部２４００Ａの詳細な構成は図２５を参照することにより容易に理解できる。
また、第２のシリアルアクセスメモリ部２４００Ｂの前出した要素と同一の機能を有する要素には、前出の符号の最後に”Ｂ”が付けられ、その詳細な説明が省略されている。この第２のシリアルアクセスメモリ部２４００Ｂの詳細な構成は図２６を参照することにより容易に理解できる。
また、第３のシリアルアクセスメモリ部２４００Ｃの前出した要素と同一の機能を有する要素には、前出の符号の最後に”Ｃ”が付けられ、その詳細な説明が省略されている。この第３のシリアルアクセスメモリ部２４００Ｃの詳細な構成は図２５及び図２６等を参照することにより容易に理解できる。この第３のシリアルアクセスメモリ部２４００Ｃのライトデータバス対ＷＤＢ、バーＷＤＢ及びリードデータバスＲＤＡ、バーＲＤＡは、第１のシリアルアクセスメモリ部２４００Ａのライトデータバス対ＷＤＢ、バーＷＤＢ及びリードデータバスＲＤＡ、バーＲＤＡと接続されている。
また、第４のシリアルアクセスメモリ部２４００Ｄの前出した要素と同一の機能を有する要素には、前出の符号の最後に”Ｄ”が付けられ、その詳細な説明が省略されている。この第４のシリアルアクセスメモリ部２４００Ｄの詳細な構成は図２５及び図２６等を参照することにより容易に理解できる。この第４のシリアルアクセスメモリ部２４００Ｄのライトデータバス対ＷＤＢ’、バーＷＤＢ’及びリードデータバスＲＤＡ、バーＲＤＡは、第２のシリアルアクセスメモリ部２４００Ｂのライトデータバス対ＷＤＢ’、バーＷＤＢ’及びリードデータバスＲＤＡ、バーＲＤＡと接続されている。
本実施例のシリアルアクセスメモリの基本的な動作は、第１４の実施例の動作の説明を参考にすれば理解できるので、ここでは図４５、図４６を参照して特徴的な動作のみが説明される。図４５及び図４６は、本実施例のシリアルアクセスメモリの特徴的な動作を説明する模式的な回路ブロック図である。
図４５に示されるように、例えば、第１のシリアルアクセスメモリ部２４００Ａ及び第２のシリアルアクセスメモリ部２４００Ｂでデータ書き込みのための転送処理（ＷＲＩＴＥ ＩＮ）及びデータ読み出しのための転送処理（ＲＥＡＤ ＯＵＴ）が行われている間、同時に、第３のシリアルアクセスメモリ部２４００Ｃ及び第４のシリアルアクセスメモリ部２４００Ｄではアクセス動作が可能となる。同様に、図４６に示されるように、例えば、第３のシリアルアクセスメモリ部２４００Ｃ及び第４のシリアルアクセスメモリ部２４００Ｄでデータ書き込みのための転送処理（ＷＲＩＴＥ ＩＮ）及びデータ読み出しのための転送処理（ＲＥＡＤ ＯＵＴ）が行われている間、同時に、第１のシリアルアクセスメモリ部２４００Ａ及び第２のシリアルアクセスメモリ部２４００Ｂではアクセス動作が可能となる。この場合、図中のａ，ｂ，ｃ，ｄはアクセスを行っているレジスタの任意のビットを現すものであり、説明を理解し易くするために示されている。
本実施例のシリアルアクセスメモリによれば、上述のように動作することが可能なので、間断なくデータの書き込み及び読み出しを行うことができ、実施例１４の効果に加え、より広い用途に適用できるシリアルアクセスメモリを提供することができる。
同様に、前述の様々な実施例のシリアルアクセスメモリに本実施例のシリアルアクセスメモリが適用された第２５〜３１の実施例が示される。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。これらに関する詳細な説明は前述の実施例を参考にすれば理解できる。
第２５の実施例では、図４７に示されるように第１５の実施例のシリアルアクセスメモリが、第２４の実施例のシリアルアクセスメモリのように２バンク設けられたものが示されている。
第２６の実施例では、図４８に示されるように第１６の実施例のシリアルアクセスメモリが、第２４の実施例のシリアルアクセスメモリのように２バンク設けられたものが示されている。
第２７の実施例では、図４９に示されるように第１７の実施例のシリアルアクセスメモリが、第２４の実施例のシリアルアクセスメモリのように２バンク設けられたものが示されている。
第２８の実施例では、図５０に示されるように第１８の実施例のシリアルアクセスメモリが、第２４の実施例のシリアルアクセスメモリのように２バンク設けられたものが示されている。
第２９の実施例では、図５１に示されるように第１９の実施例のシリアルアクセスメモリが、第２４の実施例のシリアルアクセスメモリのように２バンク設けられたものが示されている。
第３０の実施例では、図５２に示されるように第２２の実施例のシリアルアクセスメモリが、第２４の実施例のシリアルアクセスメモリのように２バンク設けられたものが示されている。
第３１の実施例では、図５３に示されるように第２３の実施例のシリアルアクセスメモリが、第２４の実施例のシリアルアクセスメモリのように２バンク設けられたものが示されている。
さらに、図示は省略されるが、第２２、２３の実施例のシリアルアクセスメモリ及び第１６〜第２１の実施例の第２のシリアルアクセスメモリのライトデータバスＷＤＢ、バーＷＤＢに記憶回路４１００がそれぞれ接続された構成のシリアアルアクセスメモリに、同様に第２４の実施例を適用して２バンクの構成にすることもできる。
この第２５〜３１の実施例のシリアルアクセスメモリによれば、第２４の実施例で説明したように動作することが可能なので、間断なくデータの書き込み及び読み出しを行うことができ、実施例１４の効果に加え、より広い用途に適用できるシリアルアクセスメモリを提供することができる。
次に、本発明の第３２の実施例が図５４を参照しながら説明される。図５４は本発明の第３２の実施例のシリアルアクセスメモリの要部の構成を示す構成ブロック図である。この場合、本実施例の説明の理解を容易にするために、前出した要素は適宜ブロック化され、模式的に示されている。そして、前出した要素と同一の要素には同一の符号が付けられ、その説明が省略されている。
本実施例のシリアルアクセスメモリでは、上述した様々な実施例のＸアドレスデコーダ１０３Ａ，１０３Ｂに共通のＸアドレスを与えるアドレスカウンタ回路５４００が配置されている。
このアドレスカウンタ回路５４００は、クロック信号ＣＬＫとリセット信号Ｒｅｓｅｔに応答して、Ｘアドレスデコーダ１０３Ａ、１０３Ｂに共通にＸアドレスＡ０Ｘ，Ａ１Ｘ・・・ＡｎＸを与える機能を有するものである。このアドレスカウンタ回路５４００は、複数の単位アドレスカウンタ回路ＣＮＴＲ０〜ＣＮＴＲｎより構成される。
この単位アドレスカウンタ回路ＣＮＴＲｉは、図５５に示されるようにリセット信号Ｒｅｓｅｔ、入力Ｂｎー１を受け取り、出力Ｂｎ及びＸアドレスＡｉＸを出力する。このリセット信号Ｒｅｓｅｔが”Ｈ”になると、単位アドレスカウンタ回路ＣＮＴＲｉの出力Ｂｎは”Ｌ”になる。
この単位アドレスカウンタ回路ＣＮＴＲｉの具体的な構成が、図５６に示される。この単位アドレスカウンタ回路ＣＮＴＲｉは、入力Ｂｎー１が入力端子に与えられるインバータＩｎ１と、このインバータＩｎ１の出力及び入力Ｂｎー１により制御されるトランスファーゲートＴＲ１と、このインバータＩｎ１の出力及び入力Ｂｎー１により制御されるトランスファーゲートＴＲと、一方の入力端子にリセット信号Ｒｅｓｅｔが入力され、他方の入力端子にトランスファーゲートＴＲ１を介してＸアドレスＡｉＸ及びトランスファーゲートＴＲ２を介してインバータＩｎ２の出力が接続されるＮＯＲゲートと、インバータＩｎ１の出力及び入力Ｂｎー１により制御されるトランスファーゲートＴＲ３と、インバータＩｎ１の出力及び入力Ｂｎー１により制御されるトランスファーゲートＴＲ４と、トランスファーゲートＴＲ３を介してＮＯＲゲートの出力及びトランスファーゲートＴＲ４を介して出力Ｂｎに入力端子が接続されるインバータＩｎ４と、入力がインバータＩｎ４の出力に接続され、出力が出力Ｂｎー１に接続されるインバータＩｎ５とから構成される。
図５７に示されるように、このような単位アドレスカウンタ回路ＡｉＸの複数個が、直列に接続されて、アドレスカウンタ回路５４００が構成される。このアドレスカウンタ回路５４００の動作例は、図５８の部分タイミングチャートに示される。
ここで本実施例のシリアルアクセスメモリの動作が、図５９を参照して簡単に説明される。
アドレスカウンタ回路５４００よりＸアドレスがＸアドレスデコーダ１０３Ａ、Ｘアドレスデコーダ１０３Ｂに与えられると、メモリセルアレイ１０１Ａとメモリセルアレイ１０１ＢＡ１とのそれぞれで、同一のアドレスにより、例えば第１のメモリセルアレイ１０１ＡのワードラインＷＬ１及び第２のメモリセルアレイ１０１ＢのワードラインＷＬ１が選択される。
この場合、メモリセルアレイ１０１ＡのワードラインＷＬ１が立ち上がり、第１のシリアルアクセスメモリ１０１Ａから第１のリード用レジスタ１１７Ａにデータが転送され（図中、（Ａ））、その後、遅延回路により１ビット遅延されて、データが第２のライト用レジスタ１１１Ｂに書き込まれる（図中、（Ｂ））。その後、メモリセルアレイ１０１ＢのワードラインＷＬ０が立ち上がり、そのワードラインＷＬ０に接続されるメモリセルに第２のライト用レジスタ１１１Ｂの内容が一度期に転送される（図中、（Ｃ））。
つまり、共通のＸアドレスで選択された第１のメモリセルアレイ１０１Ａのワードラインに接続するメモリセル内のデータは第１のリード用レジスタ１１７Ａに転送され、クロック信号ＣＬＫに応答して第１の出力端子ＤＯＵＴ１より出力されると共に、所定期間遅延された後、ライト用レジスタ１１１Ｂに書き込まれる。その後、ライト用レジスタ１１１Ｂへの書き込みが完了した後、共通のＸアドレスで選択された第２のメモリセルアレイ１０１Ｂのワードラインに接続されるメモリセル内へデータが書き込まれる。
本実施例のシリアルアクセスメモリによれば、上述の様々な実施例による効果に加え、アドレスカウンタ回路を設け、第１及び第２のＸアドレスデコーダへ共通のアドレスを与えるようにしたので、アドレス発生回路の数を減らすことができ、その結果、チップ面積を小さくすることができる。
以上、種々の実施例を用いて説明されたように、本発明によれば、従来、複数個のシリアルアクセスメモリで実現していた機能と等価な機能を有するシリアルアクセスメモリ装置を簡単にワンチップ化することが可能となる。
上述された本発明のシリアルアクセスメモリは、図６０に示されるようにディスプレイ装置６０００に適用される。
このディスプレイ装置６０００は、本発明によるシリアルアクセスメモリ６００１と、そのシリアルアクセスメモリ６００１の出力を受け取り、ディジタル・アナログ変換を行ってデータを出力するＤ／Ａコンバータ６００２と、シリアルアクセスメモリ６００１とＤ／Ａコンバータ６００２とを制御するコントローラ６００３と、Ｄ／Ａ変換回路６００２からのデータを表示データとして表示する表示部６００４とから構成される。
この他にも本発明のシリアルアクセスメモリは、様々な分野に応用できる。
本発明は、例証的な実施態様を用いて説明されたが、この説明は限定的な意味に受け取られてはならない。この例証的実施態様の様々な変更、並びに本発明のその他の実施態様が当業者にはこの説明を参考にすることによって明らかになるであろう。従って、特許請求の範囲はそれらのすべての変更または実施態様を本発明の真の範囲に含むものとしてカバーするであろうと考えられている。
本発明の第１の実施例のシリアルアクセスメモリの要部の構成を示す回路ブロック図である。 第１の実施例のシリアルアクセスメモリの特徴部分を説明する模式図である。 第１の実施例のシリアルアクセスメモリのデータの書き込み動作を示す部分タイミングチャートである。 第１の実施例のシリアルアクセスメモリのデータの読み出し動作を示す部分タイミングチャートである。 第１の実施例のシリアルアクセスメモリのクロック信号発生回路の構成を示す回路ブロック図及びその動作を示す部分タイミングチャートである。 本発明の第２の実施例のシリアルアクセスメモリの要部の構成を示す回路ブロック図である。 第２の実施例のシリアルアクセスメモリのデータの読み出し動作を示す部分タイミングチャートである。 本発明の第３の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第３の実施例の遅延回路の構成を示す回路ブロック図である。 第３の実施例のシリアルアクセスメモリのデータの読み出し動作を示す部分タイミングチャートである。 本発明の第４の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第４の実施例の遅延バイパス回路の構成を示す回路ブロック図である。 本発明の第５の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第６の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第６の実施例の遅延選択回路の構成を示す回路ブロック図である。 本発明の第７の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第８の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第９の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第１０の実施例のシリアルアクセスメモリのデータの読み出し動作を示す部分タイミングチャートである。 本発明の第１２の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第１２の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第１２の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第１３の実施例のシリアルアクセスメモリのリード用レジスタの要部の構成を模式的に示す回路ブロック図である。 本発明の第１４の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第１４の実施例の第１のシリアルアクセスメモリ部の具体的な構成を示す回路ブロック図である。 第１４の実施例の第２のシリアルアクセスメモリ部の具体的な構成を示す回路ブロック図である。 第１４の実施例の遅延回路の構成を示す回路ブロック図である。 第１４の実施例のリード・ライト共用のＹアドレスデコーダ２４０１の具体回路構成を示す回路ブロック図である。 第１４の実施例のリード・ライト共用のＹアドレスデコーダの動作例を示す部分タイミングチャートである。 第１４の実施例のリード用レジスタ１１７Ａの要部の構成を示す回路ブロック図である。 第１４の実施例のライト用レジスタ１１１Ｂの要部の構成を示す回路ブロック図である。 第１４の実施例のシリアルアクセスメモリの動作を示す部分タイミングチャートである。 本発明の第１５の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第１５の実施例のシリアルアクセスメモリの動作を示す部分タイミングチャートである。 本発明の第１６の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第１７の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第１８の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第１９の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２０の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２１の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２２の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第２２の実施例の記憶回路の構成を示す回路ブロック図である。 本発明の第２３の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２４の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第２４の実施例のシリアルアクセスメモリの動作を説明する模式的な回路ブロック図である。 第２４の実施例のシリアルアクセスメモリの動作を説明する模式的な回路ブロック図である。 本発明の第２５の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２６の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２７の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２８の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第２９の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第３０の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第３１の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 本発明の第３２の実施例のシリアルアクセスメモリの要部の構成を模式的に示す回路ブロック図である。 第３２の実施例の単位アドレスカウンタ回路を示す回路ブロック図である。 第３２の実施例の単位アドレスカウンタ回路の具体的な構成を示す回路ブロック図である。 第３２の実施例のアドレスカウンタ回路の構成を示す回路ブロック図である。 第３２の実施例のアドレスカウンタ回路の動作を示す部分タイミングチャートである。 第３２のシリアルアクセスメモリの動作を説明する部分タイミングチャートである。 本発明のシリアルアクセスメモリを表示装置に適用した例を示す回路ブロック図である。
符号の説明
１０１ メモリセルアレイ
１０３ Ｘアドレスデコーダ
１０５ 入力回路
１０７ Ｙアドレスデコーダ（ライト用）
１０９、１１３、１１５、１１９、１２５、１２９ 転送回路
１１１ ライト用レジスタ
１１７ リード用レジスタ
１２１ 第１のＹアドレスデコーダ（ライト用）
１２３ 第１の出力回路
１２７ 第２のリード用レジスタ
１３１ 第２のＹアドレスデコーダ
１３３ 第２の出力回路

Claims (25)

  1. データバスと、
    前記データバスに接続された出力回路と、
    第１のシリアルアクセスメモリ部であって、第１のワード線と、前記第１のワード線に交差するように配置された第１のビット線対と、前記第１のワード線と前記第１のビット線対との交点に接続され、第１のデータを記憶する第１のメモリセルと、前記第１のビット線対に接続され、前記データバスに接続され、前記第１のデータが入力される出力レジスタと、前記第１のビット線対と前記出力レジスタとの間に接続された第１スイッチ回路であって、第１の制御信号に応答して前記第１のビット線対間と前記出力レジスタとの間を導通状態にし、前記第１のデータを前記出力レジスタへ転送する前記第１スイッチ回路と、前記出力レジスタと前記データバスとの間に接続された第１の転送回路であって、第１のカラム信号に応答して前記第１のデータを前記データバスに転送する前記第１の転送回路とを備えた前記第１のシリアルアクセスメモリ部と、
    第２のシリアルアクセスメモリ部であって、第２のワード線と、前記第２のワード線に交差するように配置された第２のビット線対と、前記第２のワード線と前記第２のビット線対との交点に接続され、第２のデータを記憶する第２のメモリセルと、前記第２のビット線対と前記データバスとの間に接続され、前記第１のデータが入力される入力レジスタと、前記第２のビット線対と前記入力レジスタとの間に接続された第２スイッチ回路であって、第２の制御信号に応答して前記第２のビット線対間と前記入力レジスタとの間を導通状態にし、前記第１のデータを前記第２のビット線対に与える前記第２スイッチ回路と、前記入力レジスタと前記データバスとの間に接続された第２の転送回路であって、第２のカラム信号に応答して前記データバス上の前記第１のデータを前記入力レジスタに転送する前記第２の転送回路とを備えた前記第２のシリアルアクセスメモリ部と、
    前記第１の転送回路に前記第１のカラム信号を与え、前記第２の転送回路に前記第２のカラム信号を与えるＹデコーダ回路と、
    前記データバスに接続された遅延回路であって、前記データバス上の前記第１のデータを所定期間遅延させて前記第２の転送回路に与える前記遅延回路とを有することを特徴とするシリアルアクセスメモリ装置。
  2. 前記データバスに接続された初期化回路であって、初期化信号に応答して前記第１のデータが与えられた前記データバスを所定電位にする前記初期化回路を有することを特徴とする請求項１記載のシリアルアクセスメモリ装置。
  3. 前記遅延回路と前記第２の転送回路との間に配置され、前記第１の転送回路から与えられた前記第１のデータを記憶するデータ記憶回路を有することを特徴とする請求項１記載のシリアルアクセスメモリ装置。
  4. 前記遅延回路と前記第２の転送回路との間に配置され、前記第１の転送回路から与えられた前記第１のデータを記憶するデータ記憶回路を有することを特徴とする請求項２記載のシリアルアクセスメモリ装置。
  5. 前記第１のワード線に第１の選択信号を与える第１のＸデコーダ回路と、前記第２のワード線に第２の選択信号を与える第２のＸデコーダ回路と、前記第１及び第２のＸデコーダに共通のアドレスを与えるアドレスカウンタを有することを特徴とする請求項１記載のシリアルアクセスメモリ装置。
  6. 前記第１のワード線に第１の選択信号を与える第１のＸデコーダ回路と、前記第２のワード線に第２の選択信号を与える第２のＸデコーダ回路と、前記第１及び第２のＸデコーダに共通のアドレスを与えるアドレスカウンタを有することを特徴とする請求項４記載のシリアルアクセスメモリ装置。
  7. 請求項１記載の前記シリアルアクセスメモリ装置と、前記シリアルアクセスメモリ装置の前記出力回路から出力データを受け取り、前記出力データをデジタル値からアナログ値へ変換し出力するＤ／Ａ変換回路と、前記シリアルアクセスメモリ装置及び前記Ｄ／Ａ変換回路を制御する制御回路と、前記Ｄ／Ａ変換回路からの出力に従って画像を画面に表示する表示部とを有することを特徴とする表示装置。
  8. 前記所定期間は、データが書き込まれる際の１ビット分に相当することを特徴とする請求項４記載のシリアルアクセスメモリ装置。
  9. 請求項１記載のシリアルアクセスメモリ装置がパッケージ樹脂で覆われた半導体記憶装置。
  10. 第１のクロック信号及びそれに連続する第２のクロック信号を発生するクロック信号発生回路と、
    前記第１のクロック信号に応答してデータを出力する第１のシリアルアクセスメモリ部と、
    前記第２のクロック信号に応答して前記データが入力される第２のシリアルアクセスメモリ部と、
    前記第１のシリアルアクセスメモリと前記第２のシリアルアクセスメモリとの間に接続され、前記第１のシリアルアクセスメモリからの前記データを所定期間遅延させて前記第２のシリアルアクセスメモリへ与える遅延回路と、
    前記遅延回路と前記第２のシリアルアクセスメモリ部との間に配置され、前記遅延回路から出力された遅延された前記データを記憶する記憶回路とを有することを特徴とするシリアルアクセスメモリ装置。
  11. 前記第１のシリアルアクセスメモリ部と前記遅延回路との間に配置され、前記データを転送するデータバスと、前記データバスに接続された初期化回路であって、初期化信号に応答して前記データが与えられた前記データバスを所定電位にする前記初期化回路を有することを特徴とする請求項１０記載のシリアルアクセスメモリ装置。
  12. 請求項１０記載の前記シリアルアクセスメモリ装置と、前記シリアルアクセスメモリ装置から前記データを受け取り、前記データをデジタル値からアナログ値へ変換し出力するＤ／Ａ変換回路と、前記シリアルアクセスメモリ装置及び前記Ｄ／Ａ変換回路を制御する制御回路と、前記Ｄ／Ａ変換回路からの出力に従って画像を画面に表示する表示部とを有することを特徴とする表示装置。
  13. 前記所定期間は、データが書き込まれる際の１ビット分に相当することを特徴とする請求項１１記載のシリアルアクセスメモリ装置。
  14. 請求項１０記載のシリアルアクセスメモリ装置がパッケージ樹脂で覆われた半導体記憶装置。
  15. 第１のクロック信号に応答して第１のシリアルアクセスメモリからデータを出力するステップと、
    前記データを所定期間遅延させた後、前記第１のクロック信号に連続する第２のクロック信号に応答して第２のシリアルアクセスメモリへ前記データを与えるステップとを有し、
    前記第１のシリアルアクセスメモリから出力されるデータはデータバス上に与えられ、前記データバス上のデータが前記第２のシリアルメモリセルに与えられた後、直ちに前記データバスを所定の電位にプリチャージすることを特徴とするシリアルアクセスメモリのデータ転送方法。
  16. 前記所定期間は、データが書き込まれる際の１ビット分に相当することを特徴とする請求項１５記載のシリアルアクセスメモリのデータ転送方法。
  17. 各々データを格納する複数のメモリセルが配置された第１のメモリセルアレイと、
    前記複数のメモリセルの中から所望のメモリセルに格納されたデータが読み出されるデータバスと、
    前記データバスに接続される出力回路と、
    前記所望のメモリセルから読み出されたデータが入力される第２のメモリセルアレイと、
    前記データバスと前記第２のメモリセルアレイとの間に接続され、前記読み出されたデータを所定期間遅延させて前記第２のメモリセルアレイに与える遅延回路と、
    前記遅延回路と前記第２のメモリセルアレイとの間に配置され、前記遅延回路から出力される遅延された前記データを記憶する記憶回路とを有することを特徴とするシリアルアクセスメモリ装置。
  18. 前記データバスに接続された初期化回路であって、初期化信号に応答して前記データが与えられた前記データバスを所定電位にする前記初期化回路を有することを特徴とする請求項１７記載のシリアルアクセスメモリ装置。
  19. 請求項１７記載の前記シリアルアクセスメモリ装置と、前記シリアルアクセスメモリ装置から前記データを受け取り、前記データをデジタル値からアナログ値へ変換し出力するＤ／Ａ変換回路と、前記シリアルアクセスメモリ装置及び前記Ｄ／Ａ変換回路を制御する制御回路と、前記Ｄ／Ａ変換回路からの出力に従って画像を画面に表示する表示部とを有することを特徴とする表示装置。
  20. 前記所定期間は、データが書き込まれる際の１ビット分に相当することを特徴とする請求項１８記載のシリアルアクセスメモリ装置。
  21. 請求項１７記載のシリアルアクセスメモリ装置がパッケージ樹脂で覆われた半導体記憶装置。
  22. メモリセル内に格納されたデータを出力する第１のシリアルアクセスメモリ部と、
    前記データが入力される第２のシリアルアクセスメモリ部と、
    前記第１のシリアルアクセスメモリ部と前記第２のシリアルアクセスメモリ部との間に接続された遅延回路であって、前記第１のシリアルアクセスメモリ部からの前記データを所定期間遅延させて、前記第２のシリアルアクセスメモリ部へ与える前記遅延回路と、
    前記遅延回路と前記第２のシリアルアクセスメモリ部との間に配置され、前記遅延回路から出力された遅延された前記データを記憶する記憶回路とを有することを特徴とするシリアルアクセスメモリ装置。
  23. 前記第１のシリアルアクセスメモリ部と前記遅延回路との間に配置され、前記データを転送するデータバスと、前記データバスに接続された初期化回路であって、初期化信号に応答して前記データが与えられた前記データバスを所定電位にする前記初期化回路を有することを特徴とする請求項２２記載のシリアルアクセスメモリ装置。
  24. 請求項２２記載の前記シリアルアクセスメモリ装置と、前記シリアルアクセスメモリ装置から前記データを受け取り、前記データをデジタル値からアナログ値へ変換し出力するＤ／Ａ変換回路と、前記シリアルアクセスメモリ装置及び前記Ｄ／Ａ変換回路を制御する制御回路と、前記Ｄ／Ａ変換回路からの出力に従って画像を画面に表示する表示部とを有し、前記所定期間は、データが書き込まれる際の１ビット分に相当することを特徴とする表示装置。
  25. 請求項２２記載のシリアルアクセスメモリ装置がパッケージ樹脂で覆われた半導体記憶装置。
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