JPH05303882A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 低消費電力化した半導体記憶装置を得る。 【構成】 入力データ端子１から入力される複数ビット
のデータの“１”の数を、データ“１”検出回路２で数
える。その数が設定値以上であった場合、入力データ正
転／反転セレクタ４は入力データを反転してメモリ５に
書き込む。メモリ５からデータを読み出す場合、出力デ
ータ正転／反転セレクタ７は入力データと正転／反転の
論理を一致させてデータを出力する。そのデータをデー
タ出力端子８に出力する。 【効果】 メモリに“１”を書き込む数を設定値以下に
することができるので、データを読み出すときの消費電
力が小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に低消費電力化したものに関するものである。

【０００２】

【従来の技術】図３は複数ビットのデータを同時に読み
書きすように構成された従来の半導体記憶装置を示すブ
ロック図である。同図に示すようにこの種の半導体記憶
装置は、メモリ素子アレイの、行，列に配置されるメモ
リ素子のうち、同一列のメモリ素子１６が書き込みビッ
ト線１５と読み出しビット線１７とに接続されている。
入力データ端子１は入力バッファ１４の入力に接続さ
れ、入力バッファ１４の出力は書き込みビット線１５に
接続されている。また、ソースに電源端子が接続された
プリチャージ用のＰｃｈＭＯＳトランジスタ１８のドレ
インが読み出しビット線１７に接続されている。読み出
しビット線１７は、さらに出力バッファ１９の入力に接
続され、出力バッファ１９の出力が出力データ端子８に
接続されている。

【０００３】メモリ素子１６内の、ＮｃｈＭＯＳトラン
ジスタ２０のソースは書き込みビット線１５に接続され
ている。またＮｃｈＭＯＳトランジスタ２０のゲートに
は書き込みワード線信号入力端子２５が接続されてお
り、ドレインは記憶用コンデンサ２１の一方の端子に接
続されている。記憶用コンデンサ２１の他方の端子は接
地されている。また記憶用コンデンサ２１の一方の端子
は、ＮｃｈＭＯＳトランジスタ２２のゲートに接続され
ている。ＮｃｈＭＯＳトランジスタ２２のソースは接地
されており、ドレインがＮｃｈＭＯＳトランジスタ２３
のソースに接続されている。ＮｃｈＭＯＳトランジスタ
２３のゲートは読み出しワード線信号入力端子２６に接
続されており、ドレインは読み出しビット線１７に接続
されている。また、ＮｃｈＭＯＳトランジスタ２３と読
み出しビット線１７を接続する線と接地間に負荷容量２
４が存在する。

【０００４】次に図３に示す半導体記憶装置において、
書き込みビット線１５と読み出しビット線１７に接続さ
れている同一列のメモリ素子１６の１つについてデータ
を書き込むときとデータを読み出すときの動作を説明す
る。

【０００５】まず、データを書き込むときの動作につい
て説明する。 (1) 入力データ端子１から入力されたデータは、入力バ
ッファ１４でバッファリングされ、書き込みビット線１
５に出力される。 (2) 次に、書き込みたいメモリ素子１６内の書き込みワ
ード線信号端子２５を“Ｈ”レベルにし、ＮｃｈＭＯＳ
トランジスタ２０を導通させる。この時、書き込みビッ
ト線１５が“Ｈ”レベルである場合、記憶用コンデンサ
２１は充電され、“Ｈ”レベルを記憶する。逆に、書き
込みビット線１５が“Ｌ”レベルである場合、記憶用コ
ンデンサ２１は放電され“Ｌ”レベルを記憶することに
なる。

【０００６】次に、データを読み出すときの動作につい
て説明する。 (1) まず、プリチャージ用のＰｃｈＭＯＳトランジスタ
１８を導通させ、読み出しビット線１７を“Ｈ”レベル
にする。 (2) 次に、読み出したいメモリ素子１６内の読み出しワ
ード線信号端子２６を“Ｈ”レベルにし、ＮｃｈＭＯＳ
トランジスタ２３を導通させる。この時、メモリ素子１
６内の記憶用コンデンサ２１に記憶されているデータ値
が“Ｈ”レベルである場合、ＮｃｈＭＯＳトランジスタ
２２が導通するので、読み出しビット線１７上に“Ｌ”
レベルのデータが出力される。逆に、記憶用コンデンサ
２１に記憶されているデータ値が“Ｌ”レベルである場
合、ＮｃｈＭＯＳトランジスタ２２が遮断され、読み出
しビット線１７は“Ｈ”レベルのままとなる。 (3) 読み出しビット線１７に読み出されたデータは、出
力バッファ１９でバッファリングされ、出力データ端子
８から出力される。

【０００７】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、読み出しビット線
１７にはメモリ素子１６のアレイの行数分の負荷容量２
４（ＮｃｈＭＯＳトランジスタ２３のドレインの寄生容
量）がつく。メモリ素子１６のアレイの行数が多くなる
と、メモリ素子１６の行数分の負荷容量２４の和も大き
くなる。従って、メモリ素子１６から読み出しビット線
１７にデータを読み出す場合の充放電電流が大きくな
り、消費電力が大きくなるという問題があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、低消費電力化した半導体記憶装
置を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数ビットのデータを記憶するメモリと、複
数ビットの入力データのうちの“１”の数を数える
“１”検出回路と、その“１”検出結果から入力データ
を正転あるいは反転するセレクタと、入力データと出力
データの論理を合わせるよう出力データを正転あるいは
反転するセレクタとを備え、その複数ビットの入力デー
タの“１”（“Ｈ”レベルあるいは“Ｌ”レベルのどち
らの場合もありうる）の数を“１”検出回路で数え、
“１”の数がある設定値であった場合、入力データを反
転してメモリ素子に書き込むようにしたものである。

【００１０】

【作用】上記従来の半導体記憶装置の動作の説明で述べ
た通り、“１”（記憶用コンデンサ“Ｈ”）読み出し
は、読み出しビット線を“Ｈ”レベルから“Ｌ”レベル
に変化させなければならないので消費電力が大きいのに
対し、“０”（記憶用コンデンサ“Ｌ”）読み出しは、
読み出しビット線は“Ｈ”レベルのままでよいので消費
電力は小さいが、この発明においては、メモリ素子内の
記憶用コンデンサに記憶される“Ｈ”レベルの数を設定
値以下にすることができるので、読み出しビット線にデ
ータを読み出すときの消費電力を小さくすることができ
る。

【００１１】

【実施例】

実施例１．図１はこの発明の第１の実施例を示す半導体
記憶装置のブロック図である。同図に示すように、入力
データ端子１（８ビット）はデータ“１”検出回路２
と、入力データ正転／反転セレクタ４とに接続されてい
る。データ“１”検出回路２の出力である入力データ反
転信号３（１ビット）は、入力データ正転／反転セレク
タ４のセレクタコントロール信号として、入力データ正
転／反転セレクタ４に接続されている。また入力データ
反転信号３（８ビット）は、従来メモリ５のデータ入力
端子に接続される。入力データ正転／反転セレクタ４か
ら出力されたデータ（８ビット）は、従来メモリ５の入
力データ端子に接続される。従来メモリ５の出力データ
端子（８ビット）は、出力データ正転／反転セレクタ７
に接続される。また従来メモリ５の出力データ端子に接
続された出力データ反転信号６（１ビット）は、出力デ
ータ正転／反転セレクタ７のセレクタコントロール信号
として出力データ正転／反転セレクタ７に接続される。
出力データ正転／反転セレクタ７の出力は出力データ端
子８に接続される。

【００１２】次に動作について説明する。入力データ端
子１には複数ビット（本第１の実施例では８ビット）の
データが同時に入力される。入力データ“１”検出回路
２では、その入力データの値で“１”データを入力して
いるビット数を数える。そしてその数がある設定値以上
であった場合、入力データ反転信号３をアクティブにす
る。入力データ反転信号３をアクティブにする設定値は
“１”の数が多い場合にすべきであり、例えば８ビット
のうち、５ビット以上“１”があった場合に入力データ
反転信号３をアクティブにするように設定しておく。入
力データ正転／反転セレクタ４では入力反転信号３がア
クティブであった場合、データ入力端子１から入力され
たデータを反転して従来メモリ５の入力データ端子に入
力する。

【００１３】逆に入力反転信号３がアクティブでない場
合、入力データ端子１から入力されたデータを正転のま
ま従来メモリ５の入力データ端子に入力する。また、こ
のとき、入力反転信号３も従来メモリ５の入力データ端
子に入力データと同時に入力する。従って従来メモリ５
の入力データ端子のビット数はメモリ５のデータ入力端
子１のビット数より１ビットだけ多くなる。

【００１４】ここでの従来メモリ５の動作は従来例で説
明した通りである。従来メモリ５の入力データ端子に
“１”が入力された場合、従来メモリ素子内の記憶用コ
ンデンサには“Ｈ”レベルが記憶されることを仮定して
いる。

【００１５】従来メモリ５から読み出されたデータ（８
ビット）は、出力データ正転／反転セレクタ７に入力さ
れる。またデータと同時に出力データ反転信号６（１ビ
ット）も読み出される。この時読み出される出力データ
反転信号６の値は、先に書き込まれた入力データ反転信
号３の値と同一である。出力データ反転信号６がアクテ
ィブの場合、出力データ正転／反転セレクタ７は従来メ
モリ５から読み出されたデータ（８ビット）を反転して
出力データ端子８に出力する。一方、データ出力反転信
号６がアクティブでない場合、出力データ正転／反転セ
レクタ７は従来メモリ５から読み出されたデータ（８ビ
ット）を正転のまま出力データ端子８に出力する。従っ
て、入力データ端子１から入力されたデータを、出力デ
ータ端子８から読み出す場合の論理は一致する。

【００１６】上記従来の半導体記憶装置の動作の説明で
述べた通り、“１”（記憶用コンデンサ“Ｈ”）読み出
しは、読み出しビット線を“Ｈ”レベルから“Ｌ”レベ
ルに変化しなければならないので消費電力は大きいが、
“０”（記憶用コンデンサ“Ｌ”）読み出しは、読み出
しビット線は“Ｈ”レベルのままでよいので消費電力は
小さい。

【００１７】以上説明したように、第１の実施例では、
メモリ素子に同時に書き込む“１”データの数を設定値
以下にすることができる、つまりメモリ素子内の記憶用
コンデンサに記憶される“Ｈ”レベルの数を設定値以下
にすることができるので、読み出しビット線１７にデー
タを読み出すときの消費電力を小さくすることができ
る。

【００１８】実施例２．図２はこの発明の第２の実施例
を示す半導体記憶装置のブロック図である。本発明の第
２の実施例は半導体記憶装置をラインメモリに応用した
例である。図において、９は入力データシフトレジス
タ、１０は出力データシフトレジスタ、１１は“１”検
出デコーダＡ、１２はシフトレジスタ、１３は“１”検
出デコーダＢである。本実施例はラインメモリであるの
で、入力データ端子１からシリアルに入力したデータ
を、先に入力した順番に出力データ端子８から読み出
す。この場合データを読み出す順番が決まっているの
で、複数ワード（１ワードは８ビットに対応）のデータ
を同時に従来メモリ５に書き込み、また複数ワードのデ
ータを同時に従来メモリ５から読み出すことが可能にな
る。複数ワードのデータを同時に読み書きする手法は、
ラインメモリを高速に動作させる場合、よく用いられる
手法である。

【００１９】次に動作について説明する。入力データ端
子１から入力した１ワードのデータは、入力データシフ
トレジスタ９の初段のレジスタに入力する。入力データ
シフトレジスタ９は、その後、データを順次クロックに
同期して、次段のレジスタに送る。また、入力データ端
子１から入力した１ワードのデータは、データ“１”検
出回路２内の“１”検出デコーダＡ１１に入力する。こ
こで“１”検出デコーダＡ１１は“１”データの数が設
定値以上であった場合、アクティブ信号をシフトレジス
タ１２の初段のレジスタに入力する。シフタレジスタ１
２ではそのアクティブ信号を順次クロックに同期して、
次段のレジスタに送る。“１”検出デコーダＢ１３では
シフトレジスタ１２の“１”の数を数え、設定値であっ
た場合、入力データ反転信号３をアクティブにする。入
力データ正転／反転セレクタ４は入力反転信号３がアク
ティブであった場合、入力データシフトレジスタ９から
入力されたデータを反転して従来メモリ５の入力データ
端子に入力する。逆に入力反転信号３がアクティブでな
い場合、入力データシフトレジスタ９から入力されたデ
ータを正転のまま従来メモリ５の入力データ端子に入力
する。従来メモリへのデータの書き込み動作は４クロッ
クごとに行うので、４ワード分のデータを同時に書き込
むことになる。またこの時、入力データ反転信号３も従
来メモリ５の入力データ端子に入力データと同時に入力
される。

【００２０】従来メモリ５から読み出されたデータは出
力データ正転／反転セレクタ７に入力される。従来メモ
リ５からのデータの読み出し動作は４クロックごとに行
うので、４ワード分のデータを同時に読み出すことにな
る。またデータと同時に出力データ反転信号６も読み出
される。この時読み出される出力データ反転信号６の値
は、先に書き込まれた入力データ反転信号３の値と同一
である。そして出力データ反転信号６がアクティブの場
合、出力データ正転／反転セレクタ７は従来メモリ５か
ら読み出されたデータを反転して出力シフトレジスタ１
０に入力する。一方、データ出力反転信号６がアクティ
ブでない場合、出力データ正転／反転セレクタ７は従来
メモリ５から読み出されたデータを正転のまま出力シフ
トレジスタ１０に入力する。出力シフトレジスタ１０は
データを順次クロックに同期して次段のレジスタに送
る。シフトレジスタ１０の最終段は出力データ端子８に
つながっているので、出力データ端子８からは順次クロ
ックに同期してデータが出力される。

【００２１】以上説明したように、第２の実施例では、
第１の実施例と同様に、メモリ素子に同時に書き込む
“１”データの数を設定値以下にすることができるの
で、読み出しビット線にデータを読み出すときの消費電
力を小さくすることができる。

【００２２】さらに、第２の実施例では、複数ワードの
データを同時に従来メモリ５に読み書きしているので、
入力データ１を書き込むメモリ素子のビット数，に対す
る入力データ反転信号３を書き込むメモリ素子のビット
数，の割合（３２：１）が小さく、低消費電力化の効果
が大きい。

【００２３】例えば、メモリ素子に同時に読み書きする
ビット数が多いとき、データ値の分布が平均してばらつ
くと考えれば、ビット線にデータを読み出すときの消費
電力は約１／２になる。

【００２４】なお、上記実施例において、図１では８ビ
ットのデータを、図２では８ビット×４ワードのデータ
を扱ったが、データのビット数，ワード数は動作の本質
には直接関係するものではなく、任意である。また、図
２においては、“１”検出回路の構成例を記述したが、
この“１”検出回路の構成方法は他にも考えられ、これ
に固定されるものではない。例えば、入力シフトレジス
タの８ビット×４ワードのデータをデコードする手段も
考えられる。

【００２５】

【発明の効果】以上のように、この発明にかかる半導体
記憶装置によれば、複数ビットの入力データの“１”
（“Ｈ”レベルあるいは“Ｌ”レベル）の数を“１”検
出回路で数え、“１”の数がある設定値以上であった場
合、入力データを反転してメモリ素子に書き込むように
したので、メモリ素子に同時に書き込む“１”データの
数を設定値以下にすることができ、つまりメモリ素子内
の記憶用コンデンサに記憶される“Ｈ”レジスタの数を
設定値以下にすることができ、読み出しビット線にデー
タを読み出すときの消費電力を小さくすることができる
という効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す半導体記憶装置
のブロック図である。

【図２】この発明の第２の実施例を示す半導体記憶装置
のブロック図である。

【図３】従来の半導体記憶装置のブロック図である。

【符号の説明】

２ データ“１”検出回路 ４ 入力データ正転／反転セレクタ ７ 出力データ正転／反転セレクタ ５ メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数ビットのデータを同時に読み書きす
   る半導体記憶装置において、 複数ビットのデータを記憶するメモリと、 上記メモリへの複数ビットの入力データ中の“１”の数
   を数える“１”検出回路と、 該“１”検出回路による“１”の検出数が設定値以上か
   否かに応じて入力データを正転あるいは反転する入力デ
   ータ用セレクタと、 上記入力データ用セレクタが入力データを正転あるいは
   反転するのに合わせて上記メモリからの出力データを正
   転あるいは反転する出力データ用セレクタとを備えたこ
   とを特徴とする半導体記憶装置。