JP2004110887A - 半導体装置のデータ読出回路およびデータ読出方法 - Google Patents
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Abstract
【課題】ビット線のディスチャージが高速に行われビット線のデータ転送速度を向上させる。
【解決手段】ビット線を分割して信号５７を信号２１と信号２２に分割し、信号２１のビット線に判定回路３２を接続し、その判定出力端にＮＭＯＳトランジスタ２９を接続する。判定出力が“１”レベルになるとＮＭＯＳトランジスタ２９がＯＮ状態になり、信号２２のビット線と接続し、信号２２のビット線をディスチャージする。つまり、信号２１での判定結果が“０”レベルであれば下位バンクのビット線の信号２２は上位バンクの信号２１の影響を受けずに、プリチャージレベルがワイヤードオアされた論理回路の結果を信号２２から伝播し出力信号となるように動作する。
【選択図】 図５
【解決手段】ビット線を分割して信号５７を信号２１と信号２２に分割し、信号２１のビット線に判定回路３２を接続し、その判定出力端にＮＭＯＳトランジスタ２９を接続する。判定出力が“１”レベルになるとＮＭＯＳトランジスタ２９がＯＮ状態になり、信号２２のビット線と接続し、信号２２のビット線をディスチャージする。つまり、信号２１での判定結果が“０”レベルであれば下位バンクのビット線の信号２２は上位バンクの信号２１の影響を受けずに、プリチャージレベルがワイヤードオアされた論理回路の結果を信号２２から伝播し出力信号となるように動作する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置のデータ読出回路およびデータ読出方法に係わり、特にシングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群が複数のバンクに分割され、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力する転送手段のチップに占める面積を小さくした半導体装置のデータ読出回路およびデータ読出方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化している。特に半導体記憶装置の分野ではその傾向が顕著である。例えば、１チップに２５６メガバイトの容量を有する半導体記憶装置としてダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）や１８メガバイトの型スタティック型ランダムアクセスメモリ（ＳＲＡＭ）も実用化されている。
【０００３】
この種の半導体記憶装置では、例えば、シングルエンド方式を用いたマルチポートメモリセルの構成を示した図１０を参照すると、リード用ビット線はシングルエンド方式を用いることによりメモリセル面積を小さくしている。シングルエンド方式とはビット線１本でセルのデータを伝達する方式である。
【０００４】
マルチポートＲＡＭの構成の一例を示した図１１を参照すると、マルチポートＲＡＭは行線および列線が交叉する交点にメモリセル配置され、そのメモリセルに接続され各ポート個別に行アドレスを選択するワード線４２０，４２１，〜４２ｎ，４３０，４３１，〜４３ｎ，４４０，４４１，〜４４ｎと、メモリセルのデータを伝播するビット線４５，４６，４７，４８と、ビット線４５，４６，４７，４８に対してプリチャージを行うプリチャージ回路４９と、列アドレスを選択するライトポートカラムセレクタ５０，リードポートカラムセレクタ５１と、リード用ポートにはビット線に伝播したデータの読み出し回路５３と、データ出力回路５５と、ライト用ポートにはビット線に書き込みデータを伝播させる書き込み回路５２と、データ入力回路５４とを備えてメモリの基本構成が構築される。
【０００５】
上述したシングルエンド方式によるデータの読み出しのタイミングチャートを示した図１２を参照すると、区間Ａに示すように、プリチャージ回路４９によってプリチャージされたリード用ビット線４８が、ワード線４４０の立ち上がりタイミングｔ１により選択されたメモリセルのデータによりディスチャージされていき、その電位が読み出し回路５２の論理しきい値まで下がったタイミングｔ２で“０”レベルと判定されて読み出し信号がｔ３で“１”レベルとなり、タイミングｔ４でデータ出力１９が“１”レベルを出力する場合と、区間Ｂに示すように、ビット線４８の電位を保持したまま“１”レベルと判定しデータ出力を行う場合がある。
【０００６】
ビット線の容量増加によりディスチャージ時間が大きくなる例を示すタイミングチャートを示した図１３を参照すると、メモリの行が増えることによりビット線の容量が増加し、ビット線４８のディスチャージに要する時間（ｔ２’−ｔ１）が大きくなり、読み出し速度が遅くなることを示している。
【０００７】
大容量に対応するために従来技術ではメモリを複数のバンクに分割し、バンク単位でアドレス選択を行い読み出したデータをデータバスによって出力回路に転送する構成を用いることにより、大容量のメモリでの高速読み出しを可能としてきた。
【０００８】
その構成を示した図１４を参照すると、メモリセルを行線および列線の交差する交叉点に配置した複数のメモリバンク２と、それぞれのメモリバンクに接続され行アドレスを選択する行デコード出力３と、列アドレスを選択するカラムセレクタＡ５８と、カラムセレクタＡ５８により選択されたデータを増幅しビット線のプリチャージを行うセンスアンププリチャージ回路５９と、データを出力する出力回路６０と、出力回路６０とセンスアンププリチャージ回路５９との間のデータ転送を行うデータバス５６ａ，５６ｂとで基本構成が構築される。
【０００９】
この方式の読み出しを説明するためのタイミングチャートを示した図１４を参照すると、ビット線がプリチャージされた状態で選択されたメモリバンクのワード線８１がタイミングｔ６で立ち上がり、ビット線１０ａがディスチャージされて、タイミングｔ７でセンスアンプ出力がビット線８１のデータを増幅する。
【００１０】
その増幅されたデータをデータバス５６ａ，５６ｂにより、出力回路６０まで転送し、タイミングｔ８でデータ出力を行うことにより、大容量メモリでの高速読み出しを実現している。すなわち、大容量メモリのメモリセル領域を複数のブロックに分割することは高速化において必須の技術といえる。
【００１１】
また、他のビット線高速化の例が特許２８９２６９７号公報に記載されている。同公報記載の半導体記憶装置では、通常、ディファレンシャル方式のビット線で用いる差動型センスアンプを、リファレンス信号とシングルエンド方式のビット線の差電位に用いることにより高速化を実現している（特許文献１参照）。
【００１２】
シングルポートＲＡＭセルの構成を示した図１５を参照すると、ディファレンシャル方式とはシングルポートＲＡＭのビット線の様にセルデータを正論理、負論理の２つのビット線に伝播させる方式を意味している。
【００１３】
一方、特開平１０−１３４５７８号公報には、記憶素子部を複数分割したブロック間のビット線に、入力側ブロックまたは出力側ブロックの素子選択に対応して増幅出力または遮断するバッファ回路を挿入することが記載されている（特許文献２参照）。
【００１４】
【特許文献１】
特許２８９２６９７号公報（第３頁、右欄の２９行目〜第４頁、左欄の２１行目、図２）
【特許文献２】
特開平１０−１３４５７８号公報（段落番号「００５９」〜「００６１」、図１，図３）
【００１５】
【発明が解決しようとする課題】
上述したように従来の半導体記憶装置において、メモリを複数のブロックに分割する手法ではメモリバンク単位でのカラムセレクタが必要であり、マルチポートメモリではポート数分のカラムセレクタが必要なため、その部分の面積が大きくなる。更にカラムセレクタを動作させるカラムデコーダに関しても同様に必要となり、チップ面積が大きくなる要因となる。
【００１６】
また、各ブロックでデータを転送するデータバス配線領域もポート分必要となりチップ面積を大きくする要因となっている。特にマルチポートメモリの様に多ｂｉｔ構成で使用することが多いメモリでは、ｂｉｔ単位でもつデータバス領域の面積の影響が大きくなる。
【００１７】
リファレンス信号を利用し差動型センスアンプを用いる特許２８９２６９７号公報の例では、所望の差電位を得るためにビット線のディスチャージ量がディファレンシャル方式と比較すると約２倍必要となるため、大容量時の高速化という点では問題がある。
【００１８】
また、特開平１０−１３４５７８号公報では、ビット線に付く容量が大きくなった場合にはビット線間に挿入されたバッファ回路の出力信号の変化も遅くなり、高速化の妨げとなる。
【００１９】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、ビット線に付く容量が大きくなった場合でも、ビット線のディスチャージが高速に行われビット線のデータ転送速度を向上させることが出来、かつチップ面積も小さくできるデータの読み出し手段を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体装置のデータ読出回路は、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した前記出力データを外部へ出力するか否かを前記選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の前記共通データ線に縦続接続で挿入されるディスチャージ手段とを有し、前記判定結果に基づき、転送すべき出力データが非正転レベルなら前記ディスチャージ手段を導通状態にして次段回路ブロックの前記共通データ線をディスチャージさせ正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の前記回路ブロックまで順次に繰り返して前記出力データに対応した論理レベルのデータを出力するデータ転送機能を備えたことを特徴とする。
【００２１】
また、前記回路ブロックがメモリ回路のバンクブロックであり、前記選択手段が行デコーダ、行線、列デコーダであり、前記選択信号が前記行線であり、前記共通データ線が列線である。
【００２２】
本発明の半導体装置のデータ読出回路の他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク内の前記ビット線１本に読み出したデータを外部に出力するか否かをワード信号に同期した判定開始信号で判定する判定手段とその判定結果が出力可であれば導通状態になり次段バンクのビット線をディスチャージするディスチャージ手段と前記ビット線をプリチャージするプリチャージ手段とを持つとともに前記バンク間に介在する読出手段とを有し、前記読出手段は、当該バンクの前記判定手段の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２３】
本発明の半導体装置のデータ読出回路のまた他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２４】
本発明の半導体装置のデータ読出回路のまた他の特徴は、ビット線１本でセルのデータを伝達するリードオンリーメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２５】
本発明の半導体装置のデータ読出回路のさらにまた他の特徴は、所定の論理回路群で構成される複数のバンクと、それぞれのバンク内に設けたデータ出力線と、前記データ出力線に、所定の入力信号でそれぞれ制御されるトランジスタ群がワイヤードオアで接続されるワイヤードオア回路と、前記バンク間に介在し前記ワイヤードオア回路の出力データを外部に読み出す読出手段とを有し、前記読出手段は、前記データ線をプリチャージするプリチャージ信号の逆相でかつ前記出力データを転送すべきか否か判定するための判定開始信号および前記出力データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位のデータ出力線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２６】
本発明の半導体装置のデータ読出回路の他の特徴は、シングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号がアクティブ状態時に前記データを出力するクロックドインバータと、そのクロックドインバータの出力結果で下位ビット線をディスチャージするディスチャージ手段と、前記判定開始信号が非アクティブ状態時に前記ディスチャージ手段のディスチャージ動作を禁止するとともに前記クロックインバータの入力をプリチャージ電位に保持させるディスチャージ禁止手段とを有し、当該バンクの前記クロックドインバータの出力結果を基に、次段バンクにおける前記読出手段のデータ転送可否を決定する制御動作が、最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２７】
本発明の半導体装置のデータ読出回路のまた他の特徴は、シングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する転送手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号がアクティブ状態時に、転送する前記データとリファレンス信号とを比較する差動型センスアンプと、前記差動型センスアンプの出力する前記データを入力するとともに前記判定開始信号がアクティブ状態時に前記データを出力するクロックドインバータと、そのクロックドインバータの出力結果で下位ビット線をディスチャージするディスチャージ手段と、前記判定開始信号が非アクティブ状態時に前記ディスチャージ手段のディスチャージ動作を禁止するとともに前記クロックインバータの入力をプリチャージ電位に保持させるディスチャージ禁止手段とを有し、当該バンクの前記判定手段のクロックドインバータの出力結果を基に、次段バンクにおける前記読出手段のデータ転送可否を決定する制御動作が、最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２８】
また、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線および前記判定開始信号の信号線が入力端に接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続される複数入力否定論理和回路と、ゲート電極に前記複数入力否定論理和回路の出力端がさらに接続されドレイン電極が前記下位ビット線に、ソース電極が接地電位に接続されるディスチャージトランジスタとで構成される。
【００２９】
さらに、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線がデータ入力端に接続され一方のクロック入力端に判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される。
【００３０】
さらにまた、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線がデータ入力端に接続され一方のクロック入力端に判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される。
【００３１】
また、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線が比較入力端（＋）に接続され、かつ比較入力端（−）にはリファレンス信号線が接続されるとともに、制御端子には判定開始信号線が接続される電圧比較器と、この電圧比較器の比較結果出力端がデータ入力端に接続され一方のクロック入力端に前記判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される。
【００３２】
さらに、前記ディスチャージトランジスタの駆動能力を前記ディスチャージトランジスタの駆動能力以上に予め設定する。
１４ 本発明の半導体装置のデータ読出方法は、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した前記出力データを外部へ出力するか否かを前記選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の前記共通データ線に縦続接続で挿入されるディスチャージ手段とを備え、前記判定結果に基づき、転送すべき出力データが非正転レベルなら前記ディスチャージ手段を導通状態にして次段回路ブロックの前記共通データ線をディスチャージさせ正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の前記回路ブロックまで順次に繰り返して前記出力データに対応した論理レベルのデータを出力されることを特徴とする。
【００３３】
本発明の半導体装置のデータ読出方法の他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク内の前記ビット線１本に読み出したデータを外部に出力するか否かをワード信号に同期した判定開始信号で判定する判定手段とその判定結果が出力可であれば導通状態になり次段バンクのビット線をディスチャージするディスチャージ手段と前記ビット線をプリチャージするプリチャージ手段とを持つとともに前記バンク間に介在する読出手段とを有し、前記読出手段は、当該バンクの前記判定手段の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されることにある。
【００３４】
本発明の半導体装置のデータ読出方法のまた他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されていき所望の転送が実行されることにある。
【００３５】
本発明の半導体装置のデータ読出方法のさらにまた他の特徴は、ビット線１本でセルのデータを伝達するリードオンリーメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されることにある。
【００３６】
【発明の実施の形態】
本発明は半導体記憶装置を例として説明するが、半導体記憶装置に限定されるものではなく、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した出力データを外部へ出力するか否かを選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の共通データ線に縦続接続で挿入されるディスチャージ手段とを備える半導体装置に適応できるものである。
【００３７】
まず、第１の実施の形態を図面を参照しながら詳細に説明する。
【００３８】
本発明が一例として適用されるリードポートの回路構成図を示した図１を参照すると、リードポートは、複数のメモリセル１がそれぞれ行線および列線の直交する交叉点に配置されて構成されるメモリバンク２ａ，２ｂ，２ｃ，２ｄと、そのワード線を選択する行デコード出力３ａ，３ｂ，３ｃ，３ｄと、上位メモリバンクのビット線に接続されるプリチャージ及び読み出し回路４ａ，４ｂ，４ｄと、列デコード出力５と、カラムセレクタ６と、出力回路７と、プリチャージ信号および読み出し開始信号を生成しプリチャージ及び読み出し回路４ａ，４ｂ，４ｄに供給するタイミング作成回路２０とを有する。
【００３９】
メモリバンク２ａ，２ｂ，２ｃ，２ｄは、それぞれのメモリバンクに接続されるワード線８０，８１，〜８ｎと、９０，９１，〜９ｎとを有する。メモリバンク２ａ，２ｂ，２ｃ，２ｄはそれぞれ同一の構成であるので、説明の便宜上、バンク２ａの構成を説明し他のバンクの説明は省略する。
【００４０】
ここではバンク２ａを上位メモリバンク、２ｂ，２ｃ，２ｄを下位メモリバンクとする。プリチャージ及び読み出し回路４ａの出力は下位メモリバンク２ｂの対応するビット線１２ａ，１２ｂ，１２ｃ，１２ｄ，１３ａ，１３ｂ，１３ｃ，１３ｄにそれぞれ接続される。
【００４１】
これらのビット線１２ａ，１２ｂ，１２ｃ，１２ｄ，１３ａ，１３ｂ，１３ｃ，１３ｄに接続されるプリチャージ及び読み出し回路４ａが更に下位メモリバンク２ｃの対応ビット線に接続される。この接続を繰返し最下位メモリバンク２ｄのビット線１６ａ，１６ｂ，１６ｃ，１６ｄ，１７ａ，１７ｂ，１７ｃ，１７ｄまで接続する。
【００４２】
最下位メモリバンク２ｄのビット線もプリチャージ及び読み出し回路４ｄに接続され、その出力は列デコード出力５により選択されるカラムセレクタ６に接続し、カラムセレクタ６の出力が出力回路７へ接続されて、図１の基本構成が構築される。
【００４３】
上述したプリチャージ及び読み出し回路４ａ，４ｂ，４ｄに含まれる判定回路３２の第１の実施の形態の回路図を示した図２を参照すると、上位メモリバンクのビット線にこのビット線をプリチャージするＰＭＯＳトランジスタ３５および読み出し時にプリチャージ状態を保持するためのＰＭＯＳトランジスタ３６それぞれのドレインを共通接続し、そのビット線を一方の入力端に接続し、他方の入力端に判定開始信号線を接続するＮＯＲ３２ａと、そのＮＯＲ３２ａの出力端がゲート端子に接続されソースが接地されドレインが下位ブロックのビット線に接続されるディスチャージトランジスタとしてのＮＭＯＳトランジスタ３７とを有し、ＮＯＲ３２の出力端はさらに保持トランジスタ３６のゲートに接続して構成する。
【００４４】
上述した判定回路３２のＮＯＲ３２ａ以外の構成要素のうち、例えば保持ＰＭＯＳトランジスタ３６の代わりにバスフォルダを用いてもよい。
【００４５】
次に、図１および図２と動作説明用のタイミングチャートを示した図３を併せて参照しながら説明する。
【００４６】
図１および図２の回路において、ワード線８１が選択されビット線１０ａがディスチャージされる場合と、ワード線８０が選択されビット線１０ａがディスチャージされない場合とを例に説明する。
【００４７】
上位メモリバンク２ａの行アドレスが選択された場合、まずプリチャージ信号が立ち上がることにより、ビット線のプリチャージが終了し、ワード線８１がｔ１で立ち上がる。
【００４８】
ワード線８１がｔ１で立ち上がることにより、ワード線８１に接続されているメモリセルのアクセストランジスタが開き、メモリセルに保持しているデータによりビット線１０ａがディスチャージされる。
【００４９】
ディスチャージされるビット線１０ａは、セル能力により徐々に電位が低くなっていき、タイミングｔ２に示すように、判定開始信号により有効になっている図２のＮＯＲ３８の論理しきい値まで下がると、タイミングｔ３のように、ＮＯＲ３８の出力が論理レベルの“１”レベルになる。
【００５０】
ＮＯＲ３８の出力が論理レベルの“１”レベルになることで下位メモリバンク２ｂに接続される図６のＮＭＯＳトランジスタ３７がＯＮ（導通）状態となり、タイミングｔ４のように下位メモリバンク２ｂのビット線１２ａのディスチャージを始める。
【００５１】
上述したディスチャージに関わるＮＭＯＳトランジスタ３７の能力をメモリセル能力、あるいは後述する、ビット線にワイヤードオア接続するトランジスタ２３，２４，〜よりもトランジスタサイズを大きくすることにより、下位メモリバンク２ｂのディスチャージは高速で行われ、タイミングｔ５のように、下位メモリバンク２ｂの判定回路ＮＯＲ３８の出力も“１”レベルに変化する。
【００５２】
上述した動作を繰返し、下位メモリバンク２ｄのビット線１６ａまでデータを転送するカラムセレクタ６を経由し、タイミングｔ６のように、出力回路７に転送されてデータ出力１８として出力される。
【００５３】
出力されたデータのラッチを行った後、ワード線８を閉じ判定開始信号を無効にして判定回路３２ａのＮＯＲ３８の出力を一義的に“０”レベルにしてからプリチャージ信号を立ち下げて全バンクのビット線のプリチャージを行い、初期状態に戻す。
【００５４】
ビット線がディスチャージされないデータの場合のビット線１０は、図２のＰＭＯＳトランジスタ３６によりプリチャージされた電位を保持し、下位メモリバンク２ｂに接続されたＮＭＯＳトランジスタ３７はＯＦＦ（非導通）状態のままのため、下位メモリバンク２ｂのビット線１２ａもプリチャージ状態を保ち、そのデータが出力回路７まで転送され出力データとなる。
【００５５】
次に、下位メモリバンクの行アドレスが選択された場合の上位メモリバンクのビット線は、ＰＭＯＳトランジスタ３８によりプリチャージ状態を保持し、判定回路ＮＯＲ３２ａの出力は“０”レベルであるから、ＮＭＯＳトランジスタ３７はＯＦＦ状態を保持し、下位メモリバンクのビット線に影響を与えない。
【００５６】
上述した第１の実施の形態は、従来のバンクを用いた構成と同等の高速読み出しを実現しつつ、面積を小さくすることが出来る。
【００５７】
また、従来の技術で述べた特許２８９２６９７号公報に対しても、大容量において高速化が可能である。
【００５８】
さらに、ビット線分割を行わない構成を有するので、読み出しビット線での消費電力を小さくでき、４分割時で約５／８となる。
【００５９】
さらにまた、従来の技術で述べた特開平１０−１３４５７８号公報の例では、記憶素子自体が“１”レベル出力をインバータ等で行うことを前提にしているため、記憶素子は前述した図１０のような構成を使えず、記憶素子のサイズが大きくなるが、本発明では、そのような前提には左右されない利点がある。
【００６０】
また、特開平１０−１３４５７８号公報の例では、バッファ回路に入力される制御信号が２つのアドレス信号から作られており、そのためデコードするための回路が必要であり回路規模も大きいが、本発明ではワード信号に同期すればよく、回路規模も小さくなる。
【００６１】
次に、本発明の第２の実施の形態を説明する。
【００６２】
第２の実施の形態の構成を示した図４を参照すると、ここでは上述した判定回路をＲＯＭのビット線に適用した場合を示す。
【００６３】
すなわち、行線と列線が交差状に配置された交点にＲＯＭセルが配置されて構成されるメモリバンク２０ａ，２０ｂと、それぞれのメモリバンク２０に接続されるワード線８１，〜８ｎと、上位メモリバンク２０ａのビット線１０ａ，１０ｂ，１０ｃ，１０ｄに接続されるプリチャージ及び読み出し回路４ｄとがあり、その出力は下位メモリバンク２０ｂの対応するビット線１２ａ，１２ｂ，１２ｃ，１２ｄに接続される。
【００６４】
下位メモリバンク２０ｂのビット線にプリチャージ及び読み出し回路４ｅが接続され、その出力をカラムセレクタ６により選択したデータを出力する出力回路より２バンク構成のＲＯＭの基本構成である。
【００６５】
ＲＯＭの読み出しは、ワード線によって選択されたＲＯＭセルに接続されているプリチャージされたデータ線を、書き込まれているＲＯＭコードによりディスチャージするかしないかで行っている。
【００６６】
この読み出し方法は、マルチポートメモリのシングルエンド方式の読み出しと同様の構成のため本発明を用いることができる。上位メモリバンク２０ａおよび下位メモリバンク２０ｂのビット線間に図２で示した判定回路３２を含むプリチャージ及び読み出し回路を接続することにより、前述したマルチポートメモリ同様、ビット線毎に読み出した結果を下位メモリバンクのビット線に順次に伝播することで、高速にデータを出力することができる。
【００６７】
この第２の実施の形態においても、各バンク毎にカラムセレクタを付加することなくバンク構成を実現し、読み出し速度は同等のまま面積縮小が可能になる。
【００６８】
次に、第３の実施の形態を説明する。
【００６９】
第３の実施の形態の構成を示した図５を参照すると、この構成は図６に示すように、プリチャージトランジスタであるＰＭＯＳトランジスタ３１によりプリチャージされた信号線５７にワイヤードＯＲ回路が接続された論理回路に対して本発明を適用した例である。
【００７０】
このようなワイヤードＯＲ回路の例としては、検索機能を持つＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）におけるＭａｔｃｈ Ｌｉｎｅがある。Ｍａｔｃｈ ＬｉｎｅはＣＡＭのデータ検索結果を伝える信号であり、不一致データが一つでもあればＭａｔｃｈ Ｌｉｎｅは“０”レベルになる。
【００７１】
図６において、プリチャージされた信号５７に対して、ワイヤードオアで接続された論理回路１０５，１０６，〜１１０の入力信号２３，２４，〜２８のうちの一つ以上が“１”レベルの場合に、プリチャージされた信号線５７のディスチャージを行い、その信号レベルを“０”レベルにして、インバータ１１１の出力信号を“１”レベルとする。
【００７２】
このような回路では、ワイヤードオアの論理回路が多数接続されている場合に信号線５７の容量が大きくなり、ディスチャージに必要な時間が大きくなって出力信号の遅延を招くことになる。
【００７３】
すなわち、入力信号２３，２４，〜２８のうちの１つのみ“１”レベルの場合に、信号５７のディスチャージに最も時間を要するため、出力信号が“１”レベルになるまでの遅延時間が最大となる。
【００７４】
図５を参照すると、図６の構成との相違点は、ビット線を分割して信号線５７を信号線２１と信号線２２に分割し、信号線２１のビット線に判定回路３２を接続し、その判定出力端にＮＭＯＳトランジスタ２９およびＰＭＯＳトランジスタ３０のゲートを接続したことである。
【００７５】
上述した構成により、判定出力が“１”レベルになるとＮＭＯＳトランジスタ２９がＯＮ状態になり、信号線２２のビット線と接続し、信号２２のビット線をディスチャージする。
【００７６】
つまり、信号線２１での判定結果が“０”レベルであれば下位バンクのビット線の信号線２２は上位バンクの信号線２１の影響を受けずに、プリチャージレベルかワイヤードオアされた論理回路の結果を信号線２２から伝播し出力信号となるように動作する。
【００７７】
すなわち、図５の動作を説明するためのタイミングチャートを示した図７を参照しながら、区間３２においてワイヤードオアの入力信号２３のみが“１”レベルに変化した場合を説明する。
【００７８】
まず、プリチャージ信号の“０”レベル期間にプリチャージされた信号線２１のビット線は、タイミングｔ１において、プリチャージ信号が“１”レベルの期間に入力信号２３が“１”レベルになることにより、信号線２１がディスチャージ開始される。
【００７９】
信号線２１のディスチャージが進みその電位が、タイミングｔ２において判定回路３２の論理しきい値まで下がると、タイミングｔ３において判定回路３２が“１”レベルを出力する。
【００８０】
判定回路３２が“１”レベルを出力すると、タイミングｔ４においてＮＭＯＳトランジスタ２９がＯＮ状態になり、信号線２２のディスチャージを行う。
【００８１】
ＮＭＯＳトランジスタ２９の能力を入力信号が接続されるＮＭＯＳトランジスタ１０５，１０６，〜１１０よりも大きく（トランジスタサイズを大きく）設計されているので、信号２２は接続されるインバータの論理しきい値まで高速にディスチャージされ、タイミングｔ５において出力信号に“１”レベルが高速で出力される。
【００８２】
この場合、信号線２１のディスチャージ時間は図６の信号線５７のディスチャージ時間の約半分で完了し、信号線２２のディスチャージは高速で行われることより、回路全体で高速化が実現できる。
【００８３】
次に、区間３３において入力信号２６のみが“１”レベルに変化した場合を説明する。信号線２１に対応する入力信号は“０”レベルのため信号線２１はプリチャージ状態を保持する。
【００８４】
タイミングｔ６において入力信号２６が“１”レベルになると、信号線２２の電位はＮＭＯＳトランジスタ１０８によりディスチャージされ、タイミングｔ７においてインバータ３３の論理しきい値まで電位が下がった時、タイミングｔ８においてインバータ３３が“１”レベルを出力する。
【００８５】
信号線２２に付く容量は、図６の信号５７の容量の約半分になるため、ディスチャージ時間も約半分となり、データ出力が高速化される。
【００８６】
区間３４において、入力信号２３，２６が“１”レベルに変化した場合を説明する。タイミングｔ９で入力信号２３，２６が“１”レベルになり、信号線２１，２２の容量ともディスチャージされていき、タイミングｔ１０において信号線２２の電位がインバータ３３の論理しきい値まで下がったとき、タイミングｔ１１においてインバータ３３の出力が“１”レベルとなる。
【００８７】
信号線２１，２２のそれぞれに対応するワイヤードオアの論理回路入力信号が複数“１”レベルとなる場合は、信号線２１，２２のディスチャージが高速で行われるため、区間３４での動作速度よりもさらに速くデータ出力は“１”レベルとなる。
【００８８】
次に読み出し回路の判定回路に図２で示したＮＯＲ３２ａ以外の構成を用いた第４の実施の形態を説明する。
【００８９】
判定回路３２をクロックドインバータ４０で構成した場合の回路を示した図８を参照すると、判定回路であるクロックドインバータ４０の入力端には、上位ブロックのデータ線、上位ブロックデータ線のプリチャージ状態を保持するための保持用ＰＭＯＳトランジスタ３６およびプリチャージ用ＰＭＯＳトランジスタ３５が接続される。
【００９０】
クロックドインバータ４０の出力端には、下位ブロックのデータ線をディスチャージするためのＮＭＯＳトランジスタ３７とハイインピーダンス時の誤動作防止用のＮＭＯＳトランジスタ３９のドレインと保持用ＰＭＯＳトランジスタ３６のゲートと下位ブロックのデータ線をディスチャージするディスチャージトランジスタであるＮＭＯＳトランジスタ３７のゲートとがそれぞれ接続される。
【００９１】
また、クロックドインバータ４０の制御端子には、クロックドインバータ４０を制御する判定開始信号線およびその極性反転信号線がインバータ３８を介して接続される。
【００９２】
ＮＭＯＳトランジスタ３９は、その出力によりクロックドインバータ４０のコントロールとクロックドインバータ４０の出力がハイインピーダンスＨｉ−Ｚ状態時に判定出力を“０”レベルにする。
【００９３】
上述した構成の判定回路３２を適用したときの動作を説明する。判定開始信号が“１”レベルの場合に、上位ブロックのデータ線電位の反転データを判定出力として出力することにより、下位ブロックのデータ線のディスチャージを行うかどうかが決る。
【００９４】
判定開始信号が“０”レベルの場合は、クロックドインバータ４０の出力がＨｉ−ＺとなるためＮＭＯＳトランジスタ３９によって判定出力を“０”レベルに引き下げることで、下位ブロックのディスチャージを止めて下位ブロックデータ線のプリチャージに影響しないようにすることが出来る。
【００９５】
なお、このＨｉ−Ｚ状態の場合、ＮＭＯＳトランジスタ３９によって保持用ＰＭＯＳトランジスタ３６を導通状態にして上位ブロックデータ線をプリチャージ電位に保持する。
【００９６】
次に、読み出し回路の判定回路にさらに他の構成を用いた第５の実施の形態を説明する。判定回路にデータ線の信号レベルとリファレンス信号レベルとの差電圧を増幅する差動型センスアンプ４１を用いた構成を示す図９を参照すると、図８の回路との相違点は、上位ブロックデータ線を入力端子（＋）に接続し入力端子（−）にリファレンス信号線を接続子、制御入力端には判定開始信号線を接続する差動型センスアンプ４１と、その出力端を入力端に接続するクロックドインバータ４０とを有することである。
【００９７】
上述した構成により、判定開始信号が“１”レベルの場合に上位ブロックのデータ線とリファレンス信号を比較してその差電圧を増幅して出力し、クロックドインバータ４０でデータを極性反転させて下位ブロックのデータ線のディスチャージを行うかどうかを決める。
【００９８】
リファレンス信号との差電圧を差動型センスアンプ４１で求めるので、データ線の電位が次段のしきい値まで降下するまで待つ必要が無く高速化される。
【００９９】
判定開始信号が“０”レベルの場合は、クロックドインバータ４０の出力Ｈｉ−Ｚとなるので、ＮＭＯＳトランジスタ３９によって判定出力を“０”レベルにしてＮＭＯＳトランジスタ３７をオフにし下位ブロックのディスチャージを止める。
【０１００】
【発明の効果】
上述したように、本発明の半導体装置のデータ読出回路およびそのデータ読出方法は、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した出力データを外部へ出力するか否かを選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の共通データ線に縦続接続で挿入されるディスチャージ手段とを有し、判定結果に基づき、転送すべき出力データが非正転レベルならディスチャージ手段を導通状態にして次段回路ブロックの共通データ線をディスチャージさせ非正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の回路ブロックまで順次に繰り返して出力データに対応した論理レベルのデータを出力するデータ転送機能を備えるので、従来のバンクを用いた構成と同等の高速読み出しを実現しつつ、チップ面積を小さくすることが出来る。
【０１０１】
また、ビット線分割を行わない構成を有するので、読み出しビット線での消費電力を小さくでき、４分割時で約５／８となる。
【図面の簡単な説明】
【図１】本発明が一例として適用されるリードポートの回路構成図である。
【図２】判定回路３２の第１の実施の形態の回路図である。
【図３】本発明の第１の実施形態の動作説明用のタイミングチャートである。
【図４】判定回路３２の第２の実施の形態の回路図である。
【図５】判定回路３２の第３の実施の形態の回路図である。
【図６】ワイヤードＯＲ回路の論理回路の例を示す図である。
【図７】図５の動作を説明するためのタイミングチャートである。
【図８】判定回路３２の第４の実施の形態の回路図である。
【図９】判定回路３２の第５の実施の形態の回路図である。
【図１０】シングルエンド方式を用いたマルチポートメモリセルの構成図である。
【図１１】従来のマルチポートＲＡＭの構成の一例を示した図である。
【図１２】シングルエンド方式によるデータの読み出しのタイミングチャートである。
【図１３】ビット線の容量増加によりディスチャージ時間が大きくなる例を示すタイミングチャートである。
【図１４】バンク分割しバンク単位でアドレス選択を行う構成例の図である。
【図１５】図１４を説明するためのタイミングチャートである。
【図１６】シングルポートＲＡＭセルの構成例を示す図である。
【符号の説明】
１ メモリセル
２ａ，２ｂ，２ｃ，２ｄ メモリバンク
３ａ，３ｂ，３ｃ，３ｄ 行デコード出力
４ａ，４ｂ，４ｄ プリチャージ及び読み出し回路
５ 列デコード出力
６ カラムセレクタ
７ 出力回路
８０，〜８ｎ，８１，〜８ｎ，９０，〜９ｎ，４２０，〜４２ｎ ワード線１０ａ，１０ｂ，１０ｃ，１０ｄ，１１ａ，１１ｂ，１１ｃ，１１ｄ，１２ａ，１２ｂ，１２ｃ，１２ｄ，１３ａ，１３ｂ，１３ｃ，１３ｄ，１４ａ，１４ｂ，１４ｃ，１４ｄ，１５ａ，１５ｂ，１５ｃ，１５ｄ，１６ａ，１６ｂ，１６ｃ，１６ｄ，１７ａ，１７ｂ，１７ｃ，１７ｄ ビット線
１８，１９ データ出力
２０ タイミング作成回路
２１，２２，５７ 信号線
２３，〜２８ 入力信号
２９，３７，３９，１０５，〜１１０ ＮＭＯＳトランジスタ
３０，３１，３５，３６ ＰＭＯＳトランジスタ
３２ 判定回路
３２ａ ＮＯＲ
３３，３８ インバータ
４０ クロックドインバータ
４１ 差動型センスアンプ
４９ プリチャージ回路
５０ ライトポートカラムセレクタ
５１ リードポートカラムセレクタ
５２ 書き込み回路
５４ データ入力回路
５５ データ出力回路
【発明の属する技術分野】
本発明は半導体装置のデータ読出回路およびデータ読出方法に係わり、特にシングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群が複数のバンクに分割され、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力する転送手段のチップに占める面積を小さくした半導体装置のデータ読出回路およびデータ読出方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化している。特に半導体記憶装置の分野ではその傾向が顕著である。例えば、１チップに２５６メガバイトの容量を有する半導体記憶装置としてダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）や１８メガバイトの型スタティック型ランダムアクセスメモリ（ＳＲＡＭ）も実用化されている。
【０００３】
この種の半導体記憶装置では、例えば、シングルエンド方式を用いたマルチポートメモリセルの構成を示した図１０を参照すると、リード用ビット線はシングルエンド方式を用いることによりメモリセル面積を小さくしている。シングルエンド方式とはビット線１本でセルのデータを伝達する方式である。
【０００４】
マルチポートＲＡＭの構成の一例を示した図１１を参照すると、マルチポートＲＡＭは行線および列線が交叉する交点にメモリセル配置され、そのメモリセルに接続され各ポート個別に行アドレスを選択するワード線４２０，４２１，〜４２ｎ，４３０，４３１，〜４３ｎ，４４０，４４１，〜４４ｎと、メモリセルのデータを伝播するビット線４５，４６，４７，４８と、ビット線４５，４６，４７，４８に対してプリチャージを行うプリチャージ回路４９と、列アドレスを選択するライトポートカラムセレクタ５０，リードポートカラムセレクタ５１と、リード用ポートにはビット線に伝播したデータの読み出し回路５３と、データ出力回路５５と、ライト用ポートにはビット線に書き込みデータを伝播させる書き込み回路５２と、データ入力回路５４とを備えてメモリの基本構成が構築される。
【０００５】
上述したシングルエンド方式によるデータの読み出しのタイミングチャートを示した図１２を参照すると、区間Ａに示すように、プリチャージ回路４９によってプリチャージされたリード用ビット線４８が、ワード線４４０の立ち上がりタイミングｔ１により選択されたメモリセルのデータによりディスチャージされていき、その電位が読み出し回路５２の論理しきい値まで下がったタイミングｔ２で“０”レベルと判定されて読み出し信号がｔ３で“１”レベルとなり、タイミングｔ４でデータ出力１９が“１”レベルを出力する場合と、区間Ｂに示すように、ビット線４８の電位を保持したまま“１”レベルと判定しデータ出力を行う場合がある。
【０００６】
ビット線の容量増加によりディスチャージ時間が大きくなる例を示すタイミングチャートを示した図１３を参照すると、メモリの行が増えることによりビット線の容量が増加し、ビット線４８のディスチャージに要する時間（ｔ２’−ｔ１）が大きくなり、読み出し速度が遅くなることを示している。
【０００７】
大容量に対応するために従来技術ではメモリを複数のバンクに分割し、バンク単位でアドレス選択を行い読み出したデータをデータバスによって出力回路に転送する構成を用いることにより、大容量のメモリでの高速読み出しを可能としてきた。
【０００８】
その構成を示した図１４を参照すると、メモリセルを行線および列線の交差する交叉点に配置した複数のメモリバンク２と、それぞれのメモリバンクに接続され行アドレスを選択する行デコード出力３と、列アドレスを選択するカラムセレクタＡ５８と、カラムセレクタＡ５８により選択されたデータを増幅しビット線のプリチャージを行うセンスアンププリチャージ回路５９と、データを出力する出力回路６０と、出力回路６０とセンスアンププリチャージ回路５９との間のデータ転送を行うデータバス５６ａ，５６ｂとで基本構成が構築される。
【０００９】
この方式の読み出しを説明するためのタイミングチャートを示した図１４を参照すると、ビット線がプリチャージされた状態で選択されたメモリバンクのワード線８１がタイミングｔ６で立ち上がり、ビット線１０ａがディスチャージされて、タイミングｔ７でセンスアンプ出力がビット線８１のデータを増幅する。
【００１０】
その増幅されたデータをデータバス５６ａ，５６ｂにより、出力回路６０まで転送し、タイミングｔ８でデータ出力を行うことにより、大容量メモリでの高速読み出しを実現している。すなわち、大容量メモリのメモリセル領域を複数のブロックに分割することは高速化において必須の技術といえる。
【００１１】
また、他のビット線高速化の例が特許２８９２６９７号公報に記載されている。同公報記載の半導体記憶装置では、通常、ディファレンシャル方式のビット線で用いる差動型センスアンプを、リファレンス信号とシングルエンド方式のビット線の差電位に用いることにより高速化を実現している（特許文献１参照）。
【００１２】
シングルポートＲＡＭセルの構成を示した図１５を参照すると、ディファレンシャル方式とはシングルポートＲＡＭのビット線の様にセルデータを正論理、負論理の２つのビット線に伝播させる方式を意味している。
【００１３】
一方、特開平１０−１３４５７８号公報には、記憶素子部を複数分割したブロック間のビット線に、入力側ブロックまたは出力側ブロックの素子選択に対応して増幅出力または遮断するバッファ回路を挿入することが記載されている（特許文献２参照）。
【００１４】
【特許文献１】
特許２８９２６９７号公報（第３頁、右欄の２９行目〜第４頁、左欄の２１行目、図２）
【特許文献２】
特開平１０−１３４５７８号公報（段落番号「００５９」〜「００６１」、図１，図３）
【００１５】
【発明が解決しようとする課題】
上述したように従来の半導体記憶装置において、メモリを複数のブロックに分割する手法ではメモリバンク単位でのカラムセレクタが必要であり、マルチポートメモリではポート数分のカラムセレクタが必要なため、その部分の面積が大きくなる。更にカラムセレクタを動作させるカラムデコーダに関しても同様に必要となり、チップ面積が大きくなる要因となる。
【００１６】
また、各ブロックでデータを転送するデータバス配線領域もポート分必要となりチップ面積を大きくする要因となっている。特にマルチポートメモリの様に多ｂｉｔ構成で使用することが多いメモリでは、ｂｉｔ単位でもつデータバス領域の面積の影響が大きくなる。
【００１７】
リファレンス信号を利用し差動型センスアンプを用いる特許２８９２６９７号公報の例では、所望の差電位を得るためにビット線のディスチャージ量がディファレンシャル方式と比較すると約２倍必要となるため、大容量時の高速化という点では問題がある。
【００１８】
また、特開平１０−１３４５７８号公報では、ビット線に付く容量が大きくなった場合にはビット線間に挿入されたバッファ回路の出力信号の変化も遅くなり、高速化の妨げとなる。
【００１９】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、ビット線に付く容量が大きくなった場合でも、ビット線のディスチャージが高速に行われビット線のデータ転送速度を向上させることが出来、かつチップ面積も小さくできるデータの読み出し手段を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体装置のデータ読出回路は、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した前記出力データを外部へ出力するか否かを前記選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の前記共通データ線に縦続接続で挿入されるディスチャージ手段とを有し、前記判定結果に基づき、転送すべき出力データが非正転レベルなら前記ディスチャージ手段を導通状態にして次段回路ブロックの前記共通データ線をディスチャージさせ正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の前記回路ブロックまで順次に繰り返して前記出力データに対応した論理レベルのデータを出力するデータ転送機能を備えたことを特徴とする。
【００２１】
また、前記回路ブロックがメモリ回路のバンクブロックであり、前記選択手段が行デコーダ、行線、列デコーダであり、前記選択信号が前記行線であり、前記共通データ線が列線である。
【００２２】
本発明の半導体装置のデータ読出回路の他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク内の前記ビット線１本に読み出したデータを外部に出力するか否かをワード信号に同期した判定開始信号で判定する判定手段とその判定結果が出力可であれば導通状態になり次段バンクのビット線をディスチャージするディスチャージ手段と前記ビット線をプリチャージするプリチャージ手段とを持つとともに前記バンク間に介在する読出手段とを有し、前記読出手段は、当該バンクの前記判定手段の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２３】
本発明の半導体装置のデータ読出回路のまた他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２４】
本発明の半導体装置のデータ読出回路のまた他の特徴は、ビット線１本でセルのデータを伝達するリードオンリーメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２５】
本発明の半導体装置のデータ読出回路のさらにまた他の特徴は、所定の論理回路群で構成される複数のバンクと、それぞれのバンク内に設けたデータ出力線と、前記データ出力線に、所定の入力信号でそれぞれ制御されるトランジスタ群がワイヤードオアで接続されるワイヤードオア回路と、前記バンク間に介在し前記ワイヤードオア回路の出力データを外部に読み出す読出手段とを有し、前記読出手段は、前記データ線をプリチャージするプリチャージ信号の逆相でかつ前記出力データを転送すべきか否か判定するための判定開始信号および前記出力データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位のデータ出力線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２６】
本発明の半導体装置のデータ読出回路の他の特徴は、シングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号がアクティブ状態時に前記データを出力するクロックドインバータと、そのクロックドインバータの出力結果で下位ビット線をディスチャージするディスチャージ手段と、前記判定開始信号が非アクティブ状態時に前記ディスチャージ手段のディスチャージ動作を禁止するとともに前記クロックインバータの入力をプリチャージ電位に保持させるディスチャージ禁止手段とを有し、当該バンクの前記クロックドインバータの出力結果を基に、次段バンクにおける前記読出手段のデータ転送可否を決定する制御動作が、最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２７】
本発明の半導体装置のデータ読出回路のまた他の特徴は、シングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する転送手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号がアクティブ状態時に、転送する前記データとリファレンス信号とを比較する差動型センスアンプと、前記差動型センスアンプの出力する前記データを入力するとともに前記判定開始信号がアクティブ状態時に前記データを出力するクロックドインバータと、そのクロックドインバータの出力結果で下位ビット線をディスチャージするディスチャージ手段と、前記判定開始信号が非アクティブ状態時に前記ディスチャージ手段のディスチャージ動作を禁止するとともに前記クロックインバータの入力をプリチャージ電位に保持させるディスチャージ禁止手段とを有し、当該バンクの前記判定手段のクロックドインバータの出力結果を基に、次段バンクにおける前記読出手段のデータ転送可否を決定する制御動作が、最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えることにある。
【００２８】
また、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線および前記判定開始信号の信号線が入力端に接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続される複数入力否定論理和回路と、ゲート電極に前記複数入力否定論理和回路の出力端がさらに接続されドレイン電極が前記下位ビット線に、ソース電極が接地電位に接続されるディスチャージトランジスタとで構成される。
【００２９】
さらに、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線がデータ入力端に接続され一方のクロック入力端に判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される。
【００３０】
さらにまた、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線がデータ入力端に接続され一方のクロック入力端に判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される。
【００３１】
また、前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線が比較入力端（＋）に接続され、かつ比較入力端（−）にはリファレンス信号線が接続されるとともに、制御端子には判定開始信号線が接続される電圧比較器と、この電圧比較器の比較結果出力端がデータ入力端に接続され一方のクロック入力端に前記判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される。
【００３２】
さらに、前記ディスチャージトランジスタの駆動能力を前記ディスチャージトランジスタの駆動能力以上に予め設定する。
１４ 本発明の半導体装置のデータ読出方法は、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した前記出力データを外部へ出力するか否かを前記選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の前記共通データ線に縦続接続で挿入されるディスチャージ手段とを備え、前記判定結果に基づき、転送すべき出力データが非正転レベルなら前記ディスチャージ手段を導通状態にして次段回路ブロックの前記共通データ線をディスチャージさせ正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の前記回路ブロックまで順次に繰り返して前記出力データに対応した論理レベルのデータを出力されることを特徴とする。
【００３３】
本発明の半導体装置のデータ読出方法の他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク内の前記ビット線１本に読み出したデータを外部に出力するか否かをワード信号に同期した判定開始信号で判定する判定手段とその判定結果が出力可であれば導通状態になり次段バンクのビット線をディスチャージするディスチャージ手段と前記ビット線をプリチャージするプリチャージ手段とを持つとともに前記バンク間に介在する読出手段とを有し、前記読出手段は、当該バンクの前記判定手段の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されることにある。
【００３４】
本発明の半導体装置のデータ読出方法のまた他の特徴は、シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されていき所望の転送が実行されることにある。
【００３５】
本発明の半導体装置のデータ読出方法のさらにまた他の特徴は、ビット線１本でセルのデータを伝達するリードオンリーメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されることにある。
【００３６】
【発明の実施の形態】
本発明は半導体記憶装置を例として説明するが、半導体記憶装置に限定されるものではなく、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した出力データを外部へ出力するか否かを選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の共通データ線に縦続接続で挿入されるディスチャージ手段とを備える半導体装置に適応できるものである。
【００３７】
まず、第１の実施の形態を図面を参照しながら詳細に説明する。
【００３８】
本発明が一例として適用されるリードポートの回路構成図を示した図１を参照すると、リードポートは、複数のメモリセル１がそれぞれ行線および列線の直交する交叉点に配置されて構成されるメモリバンク２ａ，２ｂ，２ｃ，２ｄと、そのワード線を選択する行デコード出力３ａ，３ｂ，３ｃ，３ｄと、上位メモリバンクのビット線に接続されるプリチャージ及び読み出し回路４ａ，４ｂ，４ｄと、列デコード出力５と、カラムセレクタ６と、出力回路７と、プリチャージ信号および読み出し開始信号を生成しプリチャージ及び読み出し回路４ａ，４ｂ，４ｄに供給するタイミング作成回路２０とを有する。
【００３９】
メモリバンク２ａ，２ｂ，２ｃ，２ｄは、それぞれのメモリバンクに接続されるワード線８０，８１，〜８ｎと、９０，９１，〜９ｎとを有する。メモリバンク２ａ，２ｂ，２ｃ，２ｄはそれぞれ同一の構成であるので、説明の便宜上、バンク２ａの構成を説明し他のバンクの説明は省略する。
【００４０】
ここではバンク２ａを上位メモリバンク、２ｂ，２ｃ，２ｄを下位メモリバンクとする。プリチャージ及び読み出し回路４ａの出力は下位メモリバンク２ｂの対応するビット線１２ａ，１２ｂ，１２ｃ，１２ｄ，１３ａ，１３ｂ，１３ｃ，１３ｄにそれぞれ接続される。
【００４１】
これらのビット線１２ａ，１２ｂ，１２ｃ，１２ｄ，１３ａ，１３ｂ，１３ｃ，１３ｄに接続されるプリチャージ及び読み出し回路４ａが更に下位メモリバンク２ｃの対応ビット線に接続される。この接続を繰返し最下位メモリバンク２ｄのビット線１６ａ，１６ｂ，１６ｃ，１６ｄ，１７ａ，１７ｂ，１７ｃ，１７ｄまで接続する。
【００４２】
最下位メモリバンク２ｄのビット線もプリチャージ及び読み出し回路４ｄに接続され、その出力は列デコード出力５により選択されるカラムセレクタ６に接続し、カラムセレクタ６の出力が出力回路７へ接続されて、図１の基本構成が構築される。
【００４３】
上述したプリチャージ及び読み出し回路４ａ，４ｂ，４ｄに含まれる判定回路３２の第１の実施の形態の回路図を示した図２を参照すると、上位メモリバンクのビット線にこのビット線をプリチャージするＰＭＯＳトランジスタ３５および読み出し時にプリチャージ状態を保持するためのＰＭＯＳトランジスタ３６それぞれのドレインを共通接続し、そのビット線を一方の入力端に接続し、他方の入力端に判定開始信号線を接続するＮＯＲ３２ａと、そのＮＯＲ３２ａの出力端がゲート端子に接続されソースが接地されドレインが下位ブロックのビット線に接続されるディスチャージトランジスタとしてのＮＭＯＳトランジスタ３７とを有し、ＮＯＲ３２の出力端はさらに保持トランジスタ３６のゲートに接続して構成する。
【００４４】
上述した判定回路３２のＮＯＲ３２ａ以外の構成要素のうち、例えば保持ＰＭＯＳトランジスタ３６の代わりにバスフォルダを用いてもよい。
【００４５】
次に、図１および図２と動作説明用のタイミングチャートを示した図３を併せて参照しながら説明する。
【００４６】
図１および図２の回路において、ワード線８１が選択されビット線１０ａがディスチャージされる場合と、ワード線８０が選択されビット線１０ａがディスチャージされない場合とを例に説明する。
【００４７】
上位メモリバンク２ａの行アドレスが選択された場合、まずプリチャージ信号が立ち上がることにより、ビット線のプリチャージが終了し、ワード線８１がｔ１で立ち上がる。
【００４８】
ワード線８１がｔ１で立ち上がることにより、ワード線８１に接続されているメモリセルのアクセストランジスタが開き、メモリセルに保持しているデータによりビット線１０ａがディスチャージされる。
【００４９】
ディスチャージされるビット線１０ａは、セル能力により徐々に電位が低くなっていき、タイミングｔ２に示すように、判定開始信号により有効になっている図２のＮＯＲ３８の論理しきい値まで下がると、タイミングｔ３のように、ＮＯＲ３８の出力が論理レベルの“１”レベルになる。
【００５０】
ＮＯＲ３８の出力が論理レベルの“１”レベルになることで下位メモリバンク２ｂに接続される図６のＮＭＯＳトランジスタ３７がＯＮ（導通）状態となり、タイミングｔ４のように下位メモリバンク２ｂのビット線１２ａのディスチャージを始める。
【００５１】
上述したディスチャージに関わるＮＭＯＳトランジスタ３７の能力をメモリセル能力、あるいは後述する、ビット線にワイヤードオア接続するトランジスタ２３，２４，〜よりもトランジスタサイズを大きくすることにより、下位メモリバンク２ｂのディスチャージは高速で行われ、タイミングｔ５のように、下位メモリバンク２ｂの判定回路ＮＯＲ３８の出力も“１”レベルに変化する。
【００５２】
上述した動作を繰返し、下位メモリバンク２ｄのビット線１６ａまでデータを転送するカラムセレクタ６を経由し、タイミングｔ６のように、出力回路７に転送されてデータ出力１８として出力される。
【００５３】
出力されたデータのラッチを行った後、ワード線８を閉じ判定開始信号を無効にして判定回路３２ａのＮＯＲ３８の出力を一義的に“０”レベルにしてからプリチャージ信号を立ち下げて全バンクのビット線のプリチャージを行い、初期状態に戻す。
【００５４】
ビット線がディスチャージされないデータの場合のビット線１０は、図２のＰＭＯＳトランジスタ３６によりプリチャージされた電位を保持し、下位メモリバンク２ｂに接続されたＮＭＯＳトランジスタ３７はＯＦＦ（非導通）状態のままのため、下位メモリバンク２ｂのビット線１２ａもプリチャージ状態を保ち、そのデータが出力回路７まで転送され出力データとなる。
【００５５】
次に、下位メモリバンクの行アドレスが選択された場合の上位メモリバンクのビット線は、ＰＭＯＳトランジスタ３８によりプリチャージ状態を保持し、判定回路ＮＯＲ３２ａの出力は“０”レベルであるから、ＮＭＯＳトランジスタ３７はＯＦＦ状態を保持し、下位メモリバンクのビット線に影響を与えない。
【００５６】
上述した第１の実施の形態は、従来のバンクを用いた構成と同等の高速読み出しを実現しつつ、面積を小さくすることが出来る。
【００５７】
また、従来の技術で述べた特許２８９２６９７号公報に対しても、大容量において高速化が可能である。
【００５８】
さらに、ビット線分割を行わない構成を有するので、読み出しビット線での消費電力を小さくでき、４分割時で約５／８となる。
【００５９】
さらにまた、従来の技術で述べた特開平１０−１３４５７８号公報の例では、記憶素子自体が“１”レベル出力をインバータ等で行うことを前提にしているため、記憶素子は前述した図１０のような構成を使えず、記憶素子のサイズが大きくなるが、本発明では、そのような前提には左右されない利点がある。
【００６０】
また、特開平１０−１３４５７８号公報の例では、バッファ回路に入力される制御信号が２つのアドレス信号から作られており、そのためデコードするための回路が必要であり回路規模も大きいが、本発明ではワード信号に同期すればよく、回路規模も小さくなる。
【００６１】
次に、本発明の第２の実施の形態を説明する。
【００６２】
第２の実施の形態の構成を示した図４を参照すると、ここでは上述した判定回路をＲＯＭのビット線に適用した場合を示す。
【００６３】
すなわち、行線と列線が交差状に配置された交点にＲＯＭセルが配置されて構成されるメモリバンク２０ａ，２０ｂと、それぞれのメモリバンク２０に接続されるワード線８１，〜８ｎと、上位メモリバンク２０ａのビット線１０ａ，１０ｂ，１０ｃ，１０ｄに接続されるプリチャージ及び読み出し回路４ｄとがあり、その出力は下位メモリバンク２０ｂの対応するビット線１２ａ，１２ｂ，１２ｃ，１２ｄに接続される。
【００６４】
下位メモリバンク２０ｂのビット線にプリチャージ及び読み出し回路４ｅが接続され、その出力をカラムセレクタ６により選択したデータを出力する出力回路より２バンク構成のＲＯＭの基本構成である。
【００６５】
ＲＯＭの読み出しは、ワード線によって選択されたＲＯＭセルに接続されているプリチャージされたデータ線を、書き込まれているＲＯＭコードによりディスチャージするかしないかで行っている。
【００６６】
この読み出し方法は、マルチポートメモリのシングルエンド方式の読み出しと同様の構成のため本発明を用いることができる。上位メモリバンク２０ａおよび下位メモリバンク２０ｂのビット線間に図２で示した判定回路３２を含むプリチャージ及び読み出し回路を接続することにより、前述したマルチポートメモリ同様、ビット線毎に読み出した結果を下位メモリバンクのビット線に順次に伝播することで、高速にデータを出力することができる。
【００６７】
この第２の実施の形態においても、各バンク毎にカラムセレクタを付加することなくバンク構成を実現し、読み出し速度は同等のまま面積縮小が可能になる。
【００６８】
次に、第３の実施の形態を説明する。
【００６９】
第３の実施の形態の構成を示した図５を参照すると、この構成は図６に示すように、プリチャージトランジスタであるＰＭＯＳトランジスタ３１によりプリチャージされた信号線５７にワイヤードＯＲ回路が接続された論理回路に対して本発明を適用した例である。
【００７０】
このようなワイヤードＯＲ回路の例としては、検索機能を持つＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）におけるＭａｔｃｈ Ｌｉｎｅがある。Ｍａｔｃｈ ＬｉｎｅはＣＡＭのデータ検索結果を伝える信号であり、不一致データが一つでもあればＭａｔｃｈ Ｌｉｎｅは“０”レベルになる。
【００７１】
図６において、プリチャージされた信号５７に対して、ワイヤードオアで接続された論理回路１０５，１０６，〜１１０の入力信号２３，２４，〜２８のうちの一つ以上が“１”レベルの場合に、プリチャージされた信号線５７のディスチャージを行い、その信号レベルを“０”レベルにして、インバータ１１１の出力信号を“１”レベルとする。
【００７２】
このような回路では、ワイヤードオアの論理回路が多数接続されている場合に信号線５７の容量が大きくなり、ディスチャージに必要な時間が大きくなって出力信号の遅延を招くことになる。
【００７３】
すなわち、入力信号２３，２４，〜２８のうちの１つのみ“１”レベルの場合に、信号５７のディスチャージに最も時間を要するため、出力信号が“１”レベルになるまでの遅延時間が最大となる。
【００７４】
図５を参照すると、図６の構成との相違点は、ビット線を分割して信号線５７を信号線２１と信号線２２に分割し、信号線２１のビット線に判定回路３２を接続し、その判定出力端にＮＭＯＳトランジスタ２９およびＰＭＯＳトランジスタ３０のゲートを接続したことである。
【００７５】
上述した構成により、判定出力が“１”レベルになるとＮＭＯＳトランジスタ２９がＯＮ状態になり、信号線２２のビット線と接続し、信号２２のビット線をディスチャージする。
【００７６】
つまり、信号線２１での判定結果が“０”レベルであれば下位バンクのビット線の信号線２２は上位バンクの信号線２１の影響を受けずに、プリチャージレベルかワイヤードオアされた論理回路の結果を信号線２２から伝播し出力信号となるように動作する。
【００７７】
すなわち、図５の動作を説明するためのタイミングチャートを示した図７を参照しながら、区間３２においてワイヤードオアの入力信号２３のみが“１”レベルに変化した場合を説明する。
【００７８】
まず、プリチャージ信号の“０”レベル期間にプリチャージされた信号線２１のビット線は、タイミングｔ１において、プリチャージ信号が“１”レベルの期間に入力信号２３が“１”レベルになることにより、信号線２１がディスチャージ開始される。
【００７９】
信号線２１のディスチャージが進みその電位が、タイミングｔ２において判定回路３２の論理しきい値まで下がると、タイミングｔ３において判定回路３２が“１”レベルを出力する。
【００８０】
判定回路３２が“１”レベルを出力すると、タイミングｔ４においてＮＭＯＳトランジスタ２９がＯＮ状態になり、信号線２２のディスチャージを行う。
【００８１】
ＮＭＯＳトランジスタ２９の能力を入力信号が接続されるＮＭＯＳトランジスタ１０５，１０６，〜１１０よりも大きく（トランジスタサイズを大きく）設計されているので、信号２２は接続されるインバータの論理しきい値まで高速にディスチャージされ、タイミングｔ５において出力信号に“１”レベルが高速で出力される。
【００８２】
この場合、信号線２１のディスチャージ時間は図６の信号線５７のディスチャージ時間の約半分で完了し、信号線２２のディスチャージは高速で行われることより、回路全体で高速化が実現できる。
【００８３】
次に、区間３３において入力信号２６のみが“１”レベルに変化した場合を説明する。信号線２１に対応する入力信号は“０”レベルのため信号線２１はプリチャージ状態を保持する。
【００８４】
タイミングｔ６において入力信号２６が“１”レベルになると、信号線２２の電位はＮＭＯＳトランジスタ１０８によりディスチャージされ、タイミングｔ７においてインバータ３３の論理しきい値まで電位が下がった時、タイミングｔ８においてインバータ３３が“１”レベルを出力する。
【００８５】
信号線２２に付く容量は、図６の信号５７の容量の約半分になるため、ディスチャージ時間も約半分となり、データ出力が高速化される。
【００８６】
区間３４において、入力信号２３，２６が“１”レベルに変化した場合を説明する。タイミングｔ９で入力信号２３，２６が“１”レベルになり、信号線２１，２２の容量ともディスチャージされていき、タイミングｔ１０において信号線２２の電位がインバータ３３の論理しきい値まで下がったとき、タイミングｔ１１においてインバータ３３の出力が“１”レベルとなる。
【００８７】
信号線２１，２２のそれぞれに対応するワイヤードオアの論理回路入力信号が複数“１”レベルとなる場合は、信号線２１，２２のディスチャージが高速で行われるため、区間３４での動作速度よりもさらに速くデータ出力は“１”レベルとなる。
【００８８】
次に読み出し回路の判定回路に図２で示したＮＯＲ３２ａ以外の構成を用いた第４の実施の形態を説明する。
【００８９】
判定回路３２をクロックドインバータ４０で構成した場合の回路を示した図８を参照すると、判定回路であるクロックドインバータ４０の入力端には、上位ブロックのデータ線、上位ブロックデータ線のプリチャージ状態を保持するための保持用ＰＭＯＳトランジスタ３６およびプリチャージ用ＰＭＯＳトランジスタ３５が接続される。
【００９０】
クロックドインバータ４０の出力端には、下位ブロックのデータ線をディスチャージするためのＮＭＯＳトランジスタ３７とハイインピーダンス時の誤動作防止用のＮＭＯＳトランジスタ３９のドレインと保持用ＰＭＯＳトランジスタ３６のゲートと下位ブロックのデータ線をディスチャージするディスチャージトランジスタであるＮＭＯＳトランジスタ３７のゲートとがそれぞれ接続される。
【００９１】
また、クロックドインバータ４０の制御端子には、クロックドインバータ４０を制御する判定開始信号線およびその極性反転信号線がインバータ３８を介して接続される。
【００９２】
ＮＭＯＳトランジスタ３９は、その出力によりクロックドインバータ４０のコントロールとクロックドインバータ４０の出力がハイインピーダンスＨｉ−Ｚ状態時に判定出力を“０”レベルにする。
【００９３】
上述した構成の判定回路３２を適用したときの動作を説明する。判定開始信号が“１”レベルの場合に、上位ブロックのデータ線電位の反転データを判定出力として出力することにより、下位ブロックのデータ線のディスチャージを行うかどうかが決る。
【００９４】
判定開始信号が“０”レベルの場合は、クロックドインバータ４０の出力がＨｉ−ＺとなるためＮＭＯＳトランジスタ３９によって判定出力を“０”レベルに引き下げることで、下位ブロックのディスチャージを止めて下位ブロックデータ線のプリチャージに影響しないようにすることが出来る。
【００９５】
なお、このＨｉ−Ｚ状態の場合、ＮＭＯＳトランジスタ３９によって保持用ＰＭＯＳトランジスタ３６を導通状態にして上位ブロックデータ線をプリチャージ電位に保持する。
【００９６】
次に、読み出し回路の判定回路にさらに他の構成を用いた第５の実施の形態を説明する。判定回路にデータ線の信号レベルとリファレンス信号レベルとの差電圧を増幅する差動型センスアンプ４１を用いた構成を示す図９を参照すると、図８の回路との相違点は、上位ブロックデータ線を入力端子（＋）に接続し入力端子（−）にリファレンス信号線を接続子、制御入力端には判定開始信号線を接続する差動型センスアンプ４１と、その出力端を入力端に接続するクロックドインバータ４０とを有することである。
【００９７】
上述した構成により、判定開始信号が“１”レベルの場合に上位ブロックのデータ線とリファレンス信号を比較してその差電圧を増幅して出力し、クロックドインバータ４０でデータを極性反転させて下位ブロックのデータ線のディスチャージを行うかどうかを決める。
【００９８】
リファレンス信号との差電圧を差動型センスアンプ４１で求めるので、データ線の電位が次段のしきい値まで降下するまで待つ必要が無く高速化される。
【００９９】
判定開始信号が“０”レベルの場合は、クロックドインバータ４０の出力Ｈｉ−Ｚとなるので、ＮＭＯＳトランジスタ３９によって判定出力を“０”レベルにしてＮＭＯＳトランジスタ３７をオフにし下位ブロックのディスチャージを止める。
【０１００】
【発明の効果】
上述したように、本発明の半導体装置のデータ読出回路およびそのデータ読出方法は、複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した出力データを外部へ出力するか否かを選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の共通データ線に縦続接続で挿入されるディスチャージ手段とを有し、判定結果に基づき、転送すべき出力データが非正転レベルならディスチャージ手段を導通状態にして次段回路ブロックの共通データ線をディスチャージさせ非正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の回路ブロックまで順次に繰り返して出力データに対応した論理レベルのデータを出力するデータ転送機能を備えるので、従来のバンクを用いた構成と同等の高速読み出しを実現しつつ、チップ面積を小さくすることが出来る。
【０１０１】
また、ビット線分割を行わない構成を有するので、読み出しビット線での消費電力を小さくでき、４分割時で約５／８となる。
【図面の簡単な説明】
【図１】本発明が一例として適用されるリードポートの回路構成図である。
【図２】判定回路３２の第１の実施の形態の回路図である。
【図３】本発明の第１の実施形態の動作説明用のタイミングチャートである。
【図４】判定回路３２の第２の実施の形態の回路図である。
【図５】判定回路３２の第３の実施の形態の回路図である。
【図６】ワイヤードＯＲ回路の論理回路の例を示す図である。
【図７】図５の動作を説明するためのタイミングチャートである。
【図８】判定回路３２の第４の実施の形態の回路図である。
【図９】判定回路３２の第５の実施の形態の回路図である。
【図１０】シングルエンド方式を用いたマルチポートメモリセルの構成図である。
【図１１】従来のマルチポートＲＡＭの構成の一例を示した図である。
【図１２】シングルエンド方式によるデータの読み出しのタイミングチャートである。
【図１３】ビット線の容量増加によりディスチャージ時間が大きくなる例を示すタイミングチャートである。
【図１４】バンク分割しバンク単位でアドレス選択を行う構成例の図である。
【図１５】図１４を説明するためのタイミングチャートである。
【図１６】シングルポートＲＡＭセルの構成例を示す図である。
【符号の説明】
１ メモリセル
２ａ，２ｂ，２ｃ，２ｄ メモリバンク
３ａ，３ｂ，３ｃ，３ｄ 行デコード出力
４ａ，４ｂ，４ｄ プリチャージ及び読み出し回路
５ 列デコード出力
６ カラムセレクタ
７ 出力回路
８０，〜８ｎ，８１，〜８ｎ，９０，〜９ｎ，４２０，〜４２ｎ ワード線１０ａ，１０ｂ，１０ｃ，１０ｄ，１１ａ，１１ｂ，１１ｃ，１１ｄ，１２ａ，１２ｂ，１２ｃ，１２ｄ，１３ａ，１３ｂ，１３ｃ，１３ｄ，１４ａ，１４ｂ，１４ｃ，１４ｄ，１５ａ，１５ｂ，１５ｃ，１５ｄ，１６ａ，１６ｂ，１６ｃ，１６ｄ，１７ａ，１７ｂ，１７ｃ，１７ｄ ビット線
１８，１９ データ出力
２０ タイミング作成回路
２１，２２，５７ 信号線
２３，〜２８ 入力信号
２９，３７，３９，１０５，〜１１０ ＮＭＯＳトランジスタ
３０，３１，３５，３６ ＰＭＯＳトランジスタ
３２ 判定回路
３２ａ ＮＯＲ
３３，３８ インバータ
４０ クロックドインバータ
４１ 差動型センスアンプ
４９ プリチャージ回路
５０ ライトポートカラムセレクタ
５１ リードポートカラムセレクタ
５２ 書き込み回路
５４ データ入力回路
５５ データ出力回路
Claims (17)
- 複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した前記出力データを外部へ出力するか否かを前記選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の前記共通データ線に縦続接続で挿入されるディスチャージ手段とを有し、前記判定結果に基づき、転送すべき出力データが非正転レベルなら前記ディスチャージ手段を導通状態にして次段回路ブロックの前記共通データ線をディスチャージさせ正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の前記回路ブロックまで順次に繰り返して前記出力データに対応した論理レベルのデータを出力するデータ転送機能を備えたことを特徴とする半導体装置のデータ読出回路。
- 前記回路ブロックがメモリ回路のバンクブロックであり、前記選択手段が行デコーダ、行線、列デコーダであり、前記選択信号が前記行線であり、前記共通データ線が列線である請求項１記載の半導体装置のデータ読出回路。
- シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク内の前記ビット線１本に読み出したデータを外部に出力するか否かをワード信号に同期した判定開始信号で判定する判定手段とその判定結果が出力可であれば導通状態になり次段バンクのビット線をディスチャージするディスチャージ手段と前記ビット線をプリチャージするプリチャージ手段とを持つとともに前記バンク間に介在する読出手段とを有し、前記読出手段は、当該バンクの前記判定手段の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えたことを特徴とする半導体装置のデータ読出回路。
- シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えたことを特徴とする半導体装置のデータ読出回路。
- ビット線１本でセルのデータを伝達するリードオンリーメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えたことを特徴とする半導体装置のデータ読出回路。
- 所定の論理回路群で構成される複数のバンクと、それぞれのバンク内に設けたデータ出力線と、前記データ出力線に、所定の入力信号でそれぞれ制御されるトランジスタ群がワイヤードオアで接続されるワイヤードオア回路と、前記バンク間に介在し前記ワイヤードオア回路の出力データを外部に読み出す読出手段とを有し、前記読出手段は、前記データ線をプリチャージするプリチャージ信号の逆相でかつ前記出力データを転送すべきか否か判定するための判定開始信号および前記出力データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位のデータ出力線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えたことを特徴とする半導体装置のデータ読出回路。
- シングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号がアクティブ状態時に前記データを出力するクロックドインバータと、そのクロックドインバータの出力結果で下位ビット線をディスチャージするディスチャージ手段と、前記判定開始信号が非アクティブ状態時に前記ディスチャージ手段のディスチャージ動作を禁止するとともに前記クロックインバータの入力をプリチャージ電位に保持させるディスチャージ禁止手段とを有し、当該バンクの前記クロックドインバータの出力結果を基に、次段バンクにおける前記読出手段のデータ転送可否を決定する制御動作が最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えたことを特徴とする半導体装置のデータ読出回路。
- シングルエンド方式によりビット線１本でセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する転送手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号がアクティブ状態時に、転送する前記データとリファレンス信号とを比較する差動型センスアンプと、前記差動型センスアンプの出力する前記データを入力するとともに前記判定開始信号がアクティブ状態時に前記データを出力するクロックドインバータと、そのクロックドインバータの出力結果で下位ビット線をディスチャージするディスチャージ手段と、前記判定開始信号が非アクティブ状態時に前記ディスチャージ手段のディスチャージ動作を禁止するとともに前記クロックインバータの入力をプリチャージ電位に保持させるディスチャージ禁止手段とを有し、当該バンクの前記判定手段のクロックドインバータの出力結果を基に、次段バンクにおける前記読出手段のデータ転送可否を決定する制御動作が、最下位バンクまで順次に実行されていき所望の転送が実行される機能を備えたことを特徴とする半導体装置のデータ読出回路。
- 前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線および前記判定開始信号の信号線が入力端に接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続される複数入力否定論理和回路と、ゲート電極に前記複数入力否定論理和回路の出力端がさらに接続されドレイン電極が前記下位ビット線に、ソース電極が接地電位に接続されるディスチャージトランジスタとで構成される請求項３記載の半導体装置のデータ読出回路。
- 前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線がデータ入力端に接続され一方のクロック入力端に判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される請求項４記載の半導体装置のデータ読出回路。
- 前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線がデータ入力端に接続され一方のクロック入力端に判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される請求項５記載の半導体装置のデータ読出回路。
- 前記読出手段は、プリチャージトランジスタおよび前記プリチャージトランジスタに並列接続されるプリチャージ保持トランジスタにより選択的にプリチャージされる１本のビット線と、このビット線が比較入力端（＋）に接続され、かつ比較入力端（−）にはリファレンス信号線が接続されるとともに、制御端子には判定開始信号線が接続される電圧比較器と、この電圧比較器の比較結果出力端がデータ入力端に接続され一方のクロック入力端に前記判定開始信号が接続され他方のクロック入力端に前記判定開始信号の極性反転信号が接続され出力端が前記プリチャージ保持トランジスタのゲート電極に接続されるクロックドインバータと、このクロックドインバータの出力端にドレイン電極が接続されソースが接地されゲート電極に前記判定開始信号の極性反転信号が接続されるクロックドインバータの出力保持トランジスタと、ゲート電極に前記クロックドインバータの出力端が接続されドレイン電極が前記下位ビット線に接続されソース電極が接地されるディスチャージトランジスタとで構成される請求項６記載の半導体装置のデータ読出回路。
- 前記ディスチャージトランジスタの駆動能力を前記ディスチャージトランジスタの駆動能力以上に予め設定する請求項９、１０、１１または１２記載の半導体装置のデータ読出回路。
- 複数の回路ブロックからの出力データを択一的に共通データ線に読み出す選択手段と、読み出した前記出力データを外部へ出力するか否かを前記選択手段の選択信号に同期した判定開始信号で判定する判定手段と、その判定結果で制御されかつ次段回路ブロックとの間の前記共通データ線に縦続接続で挿入されるディスチャージ手段とを備え、前記判定結果に基づき、転送すべき出力データが非正転レベルなら前記ディスチャージ手段を導通状態にして次段回路ブロックの前記共通データ線をディスチャージさせ正転レベルならプリチャージ手段でプリチャージさせる制御動作を、最下位の前記回路ブロックまで順次に繰り返して前記出力データに対応した論理レベルのデータを出力することを特徴とする半導体装置のデータ読出方法。
- シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク内の前記ビット線１本に読み出したデータを外部に出力するか否かをワード信号に同期した判定開始信号で判定する判定手段とその判定結果が出力可であれば導通状態になり次段バンクのビット線をディスチャージするディスチャージ手段と前記ビット線をプリチャージするプリチャージ手段とを持つとともに前記バンク間に介在する読出手段とを有し、前記読出手段は、当該バンクの前記判定手段の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されることを特徴とする半導体装置のデータ読出方法。
- シングルエンド方式によりビット線１本でメモリセルのデータを伝達するマルチポートメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されることを特徴とする半導体記憶装置のデータ読出方法。
- ビット線１本でセルのデータを伝達するリードオンリーメモリセル群を有する複数のバンクと、前記バンク毎に設けた１本のビット線に読み出したデータを外部に出力するために前記バンク間に介在する読出手段とを有し、前記読出手段は、前記データを転送すべきか否かワード信号に同期して判定するための判定開始信号および前記データをそれぞれ入力する単一の否定論理和手段と、その否定論理和手段の出力結果で下位ビット線をディスチャージするディスチャージ手段とを有し、当該バンクの前記否定論理和回路の判定結果を基に次段バンクの前記読出手段のデータ転送の可否が決定される制御動作が最下位バンクまで順次に実行されていき所望の転送が実行されることを特徴とする半導体装置のデータ読出方法。
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