KR950010140B1

KR950010140B1 - 반도체 기억 장치

Info

Publication number: KR950010140B1
Application number: KR1019920004051A
Authority: KR
Inventors: 도흐루 후루야마
Original assignee: 가부시기가이샤 도시바; 아오이 죠이치
Priority date: 1991-03-14
Filing date: 1992-03-12
Publication date: 1995-09-07
Also published as: JP2567177B2; JPH0567393A; KR920018760A

Abstract

내용 없음.

Description

반도체 기억 장치

제1도는 본 발명의 제1실시예에 관한 DRAM의 일부를 나타내는 회로도.

제2도는 제1도의 DRAM의 동일 열내의 메모리 셀에 대한 직렬 액세스 동작의 일례를 설명하기 위하여 나타내는 타이밍도.

제3도는 제1도의 DRAM 동작의 일례를 나타내는 타이밍 파형도.

제4도는 제1도의 DRAM의 직렬 액세스 수단의 일례를 나타내는 블록도.

제5도는 제1도의 DRAM의 직렬 액세스 수단의 다른 예를 나타내는 블록도.

제6도는 본 발명의 제2실시예에 관한 DRAM의 일부를 나타내는 회로도.

제7도는 제6도의 DRAM의 동일 열내의 메모리 셀에 대한 직렬 액세스 동작의 일례를 설명하기 위한 나타내는 타이밍도.

제8도는 제6도의 DRAM 동작의 일례를 나타내는 타이밍 파형도.

제9도는 현재 제안되고 있는 반도체 메모리 셀의 일례를 나타내는 등가 회로도.

제10도는 현재 제안되고 있는 반도체 메모리 셀의 다른 예를 나타내는 등가 회로도.

* 도면의 주요부분에 대한 부호의 설명

MC0∼MCn : 메모리 셀 N1,N2 : 노드

Q1∼Q5 : 메모리 셀의 MOS 트랜지스터 C1∼C4 : 메모리 셀의 정보 기억용 커패시터

(WL0a∼WL0e) -(WLna∼WLne) : 워드 라인 BL : 비트 라인

PR : 프리차지 회로 SA : 비트 라인 감지 증폭기

41 : 비트 지연 게이트 회로 42,53 : 워드 라인 구동 회로

51 : 순차 디코더 52 : 지연 게이트

본 발명은 반도체 기억 장치에 관한 것으로, 특히, 캐스케이드(cascade) 접속된 복수의 MOS 트랜지스터와, 그 트랜지스터의 각 일단에 각각 일단이 접속된 정보 기억용 커패시터를 구비한 동적 메모리셀 어레이를 갖는 동적 랜덤 액세스 메모리(DRAM)에 관한 것이다.

현재 실용화되고 있는 DRAM 셀은 워드 라인 및 비트 라인에 접속되는 전송 게이트용의 1개의 MOS(절연게이트형) 트랜지스터와, 이에 접속되는 정보 기억용의 1개의 커패시터로 구성되어 있다.

한편, DRAM 셀을 보다 고집적화 하고, 비트 단가를 저감할 것이 요구되고 있다. 이와같은 사정을 감안하여 본원 발명자는 예컨대, 제9도 혹은 제10도와 같은 새로운 구성의 메모리 셀을 제안하였다(본원 출원인에 관한 일본국 특원평 2-104576호 출원). 이 메모리 셀은 복수의 MOS 트랜지스터가 캐스케이드 접속되고, 그 각 일단에 각각 정보 기억용의 커패시터 일단이 접속되어 구성된다. 이와같은 캐스케이드 DRAM 셀은 기존의 제조 공정으로, 혹은 제조 공정은 바꾸어도 미세화는 수반하지 않고, 종래의 1트랜지스터, 1커패시터형 셀을 사용한 DRAM 보다 높은 집적도를 실현할 수 있고 비트 단가를 대폭 저감할 수 있다.

즉, 제9도에 도시한 캐스케이드 DRAM 셀은 캐스케이드 접속된 복수의 MOS 트랜지스터(Q1∼Q4)를 갖고, 일단측이 독출/기록용의 노드(N1)에 접속된 캐스케이드·게이트와 상기 복수의 MOS 트랜지스터(Q1∼Q4)의 상기 노드(N1)에서 먼측의 각 타단에 대응하여 각 일단이 접속된 복수의 정보 기억용 커패시터(C1∼C4)를 구비하고 있다. 이 DRAM 셀은 트랜지스터(Q1-Q4)를 소정의 순서로 온/오프 제어함으로써, 노드(N1)에 가까운 측의 커패시터(C1)에서 차례로 각 커패시터(C1∼C4)의 기억 정보를 노드(N1)에 독출하고, 이 노드(N1)에서 먼측의 커패시터(C4)로부터 차례로 각 커패시터(C4∼C1)에 상기 노드(N1)의 정보를 기록할 수 있다.

이에 대하여 제10도에 도시한 캐스케이드형 DRAM 셀은 제9도의 캐스케이드 접속된 트랜지스터(Q1∼Q4)의 타단(Q4측)과 제2의 노드(N2)와의 사이에 다시 MOS 트랜지스터(Q5)를 접속한 것이고, 트랜지스터(Q1∼Q5)를 소정의 순서로 온/오프 제어함으로써 노드(N1)에 가까운 측의 커패시터(C1)로부터 차례로 각 커패시터(C1∼C4)의 기억 정보를 노드(N1)에 독출하고 이 노드(N1)에 가까은 측의 커패시터(C1)에서 차례로 각 커패시터(C1∼C4)에 제2노드(N2)의 정보를 기록할 수 있다.

이 경우 캐스케이드 접속된 트랜지스터(Q1-Q5)의 온/오프 제어의 순서를 상기와 반대로 하면, 제2노드(N2)에 가까운 측의 커패시터(C4)에서 각 커패시터(C4∼C1)의 기억 정보를 제2노드(N2)로 차례로 독출하고, 제2노드(N2)에 가까운 측의 커패시터(C4)로부터 각 커패시터(C4∼C1)에 노드(N1)의 정보를 차례로 기록할 수 있다.

또 캐스케이드 접속된 트랜지스터(Q1∼Q5) 양단의 트랜지스터(Q1, Q5)를 선택적으로 오프상태로 스위치 제어하고, 나머지 캐스케이드 접속된 트랜지스터(Q1∼Q4 또는 Q2∼Q5)를 소정의 순서로 온/오프 제어함으로써 메모리 셀과 노드(N1) 또는 제2노드(N2) 사이에서 정보 교환을 선택적으로 행할 수 있다.

그런데, DRAM의 기억 정보는 파괴 독출되는 것이 특징이고, 항상 재기록할 필요가 있으나, 제9도 흑은 제10도에 도시한 캐스케이드형의 DRAM 셀은 1개의 메모리 셀 내의 커패시터의 독출, 기록의 순서가 규정되므로, 임의의 커패시터에 대하여 보면, 기억 정보를 독출한 직후에 재기록하는 것은 허용되지 않는다. 즉, 임의의 커패시터로부터 독출이 계속되는 동일한 셀내에서 다른 커패시터로부터의 독출을 기다리지 않으면 재기록할 수 없다.

따라서, 제9도 혹은 제10도에 도시한 캐스케이드의 DRAM 셀의 어레이를 사용하는 DRAM에 있어서는 메모리 셀에서 필요한 독출이 종료후 차례로 재기록(혹은 기록)할 필요가 있다.

상기한 바와같은 사정을 감안하여 본원 발명자는 상기 캐스케이드의 DRAM 셀에서 시계열(時系列)로 독출되는 정보를 일시 격납하기 위한 격납 수단을 구비한 반도체 기억 장치 및 상기 격납 수단의 구체예(레지스터, 감지 증폭기등)를 제안하였다. 이 반도체 기억 장치에 의하면 종래의 1트랜지스터ㆍ1커패시터형의 셀을 사용한 DRAM 보다도 휠씬 높은 집적도를 실현할 수 있고 비트 단위를 대폭 저감할 수 있다.

한편, 컴퓨터 시스템의 외부 기억에 사용되는 플로피 디스크 장치등에서는 워드 단위보다 대량의 일련의 정보를 직렬로 리드/라이트하고 있다. 그래서, 직렬 액세스 가능한 반도체 메모리를 실현하면 플로피 디스크 장치등을 고속의 반도체 메모리로 대체할 수 있게 된다. 그 위에 근래의 DRAM의 응용을 보면 캐시 메모리(cash memory)와의 사이의 블록 전송이나 화상용 데이타의 처리, 유지등과 같이 직렬 액세스로 대응 가능한 분야가 급속하게 확대되고 있다.

이와같은 사정을 감안하여 상기한 바와같은 캐스케이드 DRAM 셀의 직렬 액세스 성을 그대로 살리고 캐스케이드 DRAM 셀의 어레이의 열에 있어서 메모리 셀 군을 직렬로(순차적으로) 액세스하는 방식의 DRAM을 구성하는 것을 고려할 수 있다. 이 경우, 캐스케이드 DRAM 셀에서 시계열로 독출되는 정보를 재기록하는 방법에 대하여 연구할 여지가 있다.

본 발명은 상기 사정을 감안하여 이루어진 것으로서, 캐스케이드 DRAM 셀의 어레이에 있어서의 동일 열내의 복수의 DRAM 셀에 대하여 직렬 액세스하는 방식의 DRAM을 제공하며, DRAM 셀의 독출/재기록에 있어서 상기 DRAM 셀에서 시계열로 차례로 독출되는 정보를 재기록하기 위하여 일시적으로 격납하는 수단을 생략하는 것이 가능하고 고집적화가 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명은 복수 비트의 정보를 비트 단위로 격납할 수 있는 캐스케이드형 DRAM 셀의 어레이를 가지며, 동일 열내의 복수의 DRAM 셀에 대하여 직렬 액세스하는 방식의 반도체 기억 장치로서, DRAM 셀의 독출/재기록에 있어서 기억 정보를 격납하고 있는 DRAM 셀에서 복수 비트의 정보를 시계열로 독출하고, 이 복수 비트의 정보를 동일 열내의 다른 1개의 비사용 상태의 DRAM 셀에 차례로 기록하는 액세스 수단을 구비하는 것을 특징으로 한다.

DRAM 셀에서 시계열로 독출되는 정보를 동일 열내의 다른 DRAM 셀로 순차적으로 재기록하는 수단을 가지고 있기 때문에 상기 DRAM 셀로부터 시계열로 독출되는 정보를 재기록하기 위해 일시 격납하는 수단을 생략할 수 있고 고집적화가 가능하게 된다.

[실시 예]

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

제1도는 복수 비트(본 예에서는 4비트)의 정보를 비트 단위로 격납할 수 있는 캐스케이드형 DRAM 셀의 어레이를 사용한 제1실시예에 관한 DRAM의 1열을 빼내서 표시하고 있다. 여기에서, BL은 비트 라인(BL), MC0∼MCn은 (n+1)개의 캐스케이드ㆍ게이트형의 DRAM 셀, (WL0a∼WL0e)∼(WLna∼WLne)은 워드 라인인데 메모리 셀 어레이의 동일한 행의 셀 트랜지스터에 공통 접속되어 있다. SA는 비트 라인 감지 증폭기(예컨대, 래치형 증폭기로 구성됨), PR은 비트 라인 프리차지 회로(pre-charge Circuit), CS 는 열 디코더 출력(CD)에 의하여 억제되는 열 선택 스위치, (I/O), /(I/O)는 입출력 라인이다.

상기 DRAM 셀(MC0∼MCn)의 각각은 예컨대, 제10도에 도시한 바와같이 제1의 노드(N1) 및 제2의 노드(N2)간에 캐스케이드 접속된 3개 이상(본 예에서는 5개)의 MOS 트랜지스터(Q1-Q5)를 갖는 캐스케이드ㆍ게이트와, 상기 캐스케이드 접속된 MOS 트랜지스터 상호간의 접속 노드에 대응하여 각 1단이 접속된 복수의 정보 기억용 커패시터(C1∼C4)를 구비하고 있다. 상기 제1노드(N1)와 제2노드(W2)는 공통 접속되고, 상기 비트 라인(BL)에 접속되어 있다. 또 상기 DRAM 셀(MC0∼MCn)의 MOS 트랜지스터(Q1∼Q5)의 각 게이트는 워드 라인(WL0a∼WL0e), …, (WLna∼WLne)에 대응하여 접속되어 있다. 또 상기 커패시터(C1∼C4)의 각 타단은 커패시터 배선(11)에 공통 접속되어 있다. 본 예에서는 상기 커패시터(C1∼C4)의 각 플레이트 전극이 공통 접속되고, 이 플레이트 전극에 다른 DRAM 셀과 공통으로 소정의 커패시터 플레이트 전위(VPL)가 주어진다.

상기 DRAM에 있어서, 셀(MC0∼MC(n-1))에 일련의 데이타(블록 데이타)가 격납되고, 셀(MCn)을 비사용 상태(비기억 상태)라 하고 이 블록 데이타를 차례로 독출하는 동시에 재기록하는 직렬 액세스의 개요에 대하여 제2도를 참조하면서 설명한다.

먼저, 시각 t0에서는 셀(MC0)의 커패시터(C1∼C4)의 기억 정보를 차례로 독출하고, 이 4비트 정보를 동일 열의 비사용 상태인 다른 셀(이때는 MCn이 해당함)의 커패시터(C1∼C4)에 차례로 재기록하는 동작을 개시한다. 다음에 시각 t1에서는 셀(MC1)의 4비트 정보를 차례로 독출하여 동일 열의 비사용 상태의 다른 셀(이때는 MC0이 해당함)에 재기록하는 동작을 개시하고, 이하 같은 요령으로 셀(MCi)의 4비트 정보를 차례로 독출하여 셀 MC(i-1)에 재기록하는 동작을 독출 및 기록과의 조합이 상이한 2개의 메모리 셀을 단 위로 하여 차례로 행하며, 최종적으로 시각 tn에서는 셀(MC(n-1))의 4비트 정보가 셀(MC(n-2))에 재기록된 상태로 되어 있다. 이와같은 1회의 직렬 액세스에 의하여 블록 데이타가 셀(MCn, MC0∼MC(n-2))에 격납된 셈이 된다.

다음번의 직렬 액세스에 있어서는 전회의 직렬 액세스의 선두 어드레스(워드 라인 어드체스)를 1셀 분만 되돌리고, 셀(MCn)의 독출 데이타를 셀(MC(n-1))에 재기록하는 동작부터 개시하며, 최종적으로 셀(MC(n-2))의 독출 데이타를 셀(MC(n-3))에 재기록한다. 이와같은 직렬 액세스에 의하여 상기 블록 데이타가 셀(MC(n-1), MCn, MC0∼MC(n-3))에 격납된 셈이 된다.

다음에 상기 동작에 있어서 시각 t0∼t1의 동작을 제3도의 타이밍 파형을 참조하면서 상세히 설명한다.

셀(MCn)의 트랜지스터를 Q1∼Q5의 순서로 오프시키고, 이것과 일정한 타이밍 관계로 셀(MC0)의 트랜지스터를 Q1∼Q5의 순으로 온시키도록 워드 라인(WLna∼WLne) 및 (WL0a∼WL0e)을 온/오프 제어한다. 그리고 셀(MCn)의 트랜지스터 Q1이 오프상태, 트랜지스터(Q2∼Q5)가 오프 상태, 다른 셀 MC0∼MC(n-1)의 트랜지스터(Q1∼Q5)가 오프 상태일때(시각 t0), 비트 라인 프리차지 회로(PR)에 의하여 비트 라인(BL)을 소정의 전위(예컨대, 전원 전위의 1/2)로 일정 기간 프리차지한다. 이 상태에서 셀(MC0)의 트랜지스터(Q1)를 온하면, 셀(MC0)의 커패시터(C1)의 기억 정보가 트랜지스터(Q1)를 거쳐 비트 라인(BL) 에 독출되고, ts의 타이밍에서 감지 증폭기(SA)가 동작하여 독출 정보가 출력된다. 이 감지 출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 후, 셀(MCn)의 트랜지스터(Q2)를 오프하면, 셀(MCn)의 커패시터(C1)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C1)의 기억 정보)가 격납된다. 다음에 비트 라인(BL)을 다시 프리차지한 후 셀(MC0)의 트랜지스터(Q2)를 온하면, 셀(MC0)의 커패시터(C2)의 기억 정보가 트랜지스터(Q2,Q1)를 거쳐 비트 라인(BL)에 독출되고, ts의 타이밍에서 감지 증폭기(SA)에 의하여 감지되어 출력된다. 이 감지 출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 뒤, 셀(MCn)의 트랜지스터(Q3)를 오프하면, 셀(MCn)의 커패시터(C2)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C2)의 기억 정보)가 격납된다.

다음에 비트 라인(BL)을 다시 프리차지한뒤, 셀(MC0)의 트랜지스터(Q3)를 온하면, 셀(MC0)의 커패시터(C3)의 기억 정보가 트랜지스터(Q3∼Q1)를 거쳐 비트 라인(BL)에 독출되고, ts의 타이밍에서 감지 증폭기(SA)에 의하여 감지되어 출력된다. 이 감지 출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 뒤, 셀(MCn)의 트랜지스터(Q4)를 오프하면, 셀(MCn)의 커패시터(C3)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C3)의 기억 정보)가 격납된다. 다음에 비트 라인(BL)을 재차 프리차지한 후, 셀(MC0)의 트랜지스터(Q4)를 온하면, 셀(MC0)의 커패시터(C4)의 기억 정보가 트랜지스터(Q4∼Q1)를 거쳐 비트 라인(BL)에 독출되고, ts의 타이밍에서 감지 증폭기(SA)에 의하여 감지되어 출력한다. 이 감지 출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 뒤, 셀(MCn)의 트랜지스터(Q5)를 오프하면, 셀(MCn)의 커패시터(C4)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C4)의 기억 정보)가 격납된다. 이후 셀(MC0)의 트랜지스터(Q5)를 온한 후 트랜지스터(Q1)를 오프시킨다(이 동작 순서는 반대로도 좋고, 다음의 셀(MC1)의 기억 정보를 독출하여 셀(MC0)에 재기록하는 동작을 개시하는 시각 t1까지 행하면 된다). 이 것에 의하여 셀(MC0)의 트랜지스터(Q1)가 오프 상태, 트랜지스터(Q2∼Q5)가 온 상태, 다른 셀(MC1∼MCn)의 트랜지스터(Q1∼Q5)가 오프 상태로 되고, 다음의 셀(MC1)의 독출 및 셀(MC0)로의 재기록을 대기하는 상태가 된다.

이 상태에서 셀(MC0)의 트랜지스터를 Q2∼Q5의 순서로 오프시키고. 이것과 일정한 타이밍 관계로 셀(MC1)의 트랜지스터 Q1∼Q5의 순으로 온시키도록 워드 라인(WL0a∼WL0e) 및 (WL1a∼WL1e)을 온/오프 제어함으로써 상기 셀(MC0)의 기억 정보를 독출하여 셀(MCn)에 재기록하는 동작에 따라 셀(MC1)의 기억 정보를 독출하여 셀(MC0)에 재기록하는 것이 가능해진다.

또 상기 DRAM에 있어서의 기록은 상술한 바와같은 재기록 타이밍으로 필요한 데이타를 비트 라인(BL)에 설정하면 된다. 각 열 및 데이타 입출력 회로간에는 입출력 라인(I/O),/(I/O)에 의하여 선택적으로 접속됨으로써 입력 데이타의 기록이나 독출 데이타의 출력측으로의 전송이 행해진다. 상기 입출력선은 입력용, 출력용으로 나누어도 좋다.

또 리프레시 동작은 상기 열 선택 스위치를 오프로 한 상태에서 전술한 바와같은 직렬 액세스를 행함으로써 가능하다. 이 경우 외부로부터의 리프레시 신호에 따라서 혹은 리프레시ㆍ타이머 회로를 내장하고, 이 타이머 출력에 따라서 일정한 사이클로 리프레시 동작을 행하도록 하면 된다.

상기한 바와같은 제1도의 DRAM에 의하면 독출하고자 하는 셀의 트랜지스터를 Q1∼Q5의 순서로 온시킴으로써 각 커패시터(C1∼C4)의 기억 정보가 비트 라인(BL)에 차례로 독출되고, 각 대응 감지 증폭기(SA)가 동작한 시점에서 DRAM 칩외의 독출이 가능해진다. 즉, 4개의 디지탈 정보(4비트)가 결정된 순서로 독출 가능하다. 그리고 이와같은 독출 동작이 열 중에서 정보의 기억에 사용되고 있는 n개(예컨대, n=128)의 메모리 셀에 대하여 차례로 행해지므로 1열에서 4비트×128개=512(64바이트 분)를 차례로 독출할 수 있게 된다.

더우기, 셀에서 시계열로 독출되는 정보를 동일 열내의 다른 셀에 재기록하므로, 셀에서 시계열로 독출되는 정보를 재기록 하기 위해 일시 격납하는 격납수단이 불필요하게 되고, 고집적화가 가능해지며, 매우 작은 칩사이즈로 실현될 수 있다.

또 셀에서 시계열로 독출되는 정보를 재기록하기 위하여 일시 격납하는 격납수단을 구비할 경우(전술한 제안예의 경우) 시계열로 독출되는, 예컨대, 4비트의 정보중 최종 독출되는 1비트에 대하여는 독출 직후에 재기록이 가능하므로 감지 증폭기의 동작은 1회로 끝나지만, 나머지 3비트에 대하여는 독출시 및 재기록시 각각에 감지 증폭기의 동작을 필요로 한다. 이에 대하여 상기 DRAM에서는 셀에서 시계열로 독출되는 정보는 독출 직후에 재기록하므로 각 비트 모두 독출/재기록에 필요한 감지 증폭기의 동작은 1회로 끝나서 저소비 전력화가 가능해진다.

또, 상기 감지 증폭기(SA)는 상기 실시예와 같은 래치형 증폭기에 한정하지 않고, 비트 라인 전위를 기준 전위와 비교하는 차등형 증폭기를 사용하며, 그 감지 출력에 따라 기록 회로(도시 생략)에 의하여 비트 라인(BL)에 재기록 전위를 설정하도록 해도 된다.

또, 상기 비트 라인(BL)과 감지 증폭기(SA)간에 전송 게이트(도시 생략)를 삽입하고, 메모리 셀에서 정보를 독출할때에는 감지 증폭기(SA)에 의한 비트 라인(BL)의 충 · 방전을 행하지 않고 재기록(혹은 기록)할 때에만 감지 증폭기(SA)에 의하여 비트 라인(BL)의 충ㆍ방전을 행하도록 상기 전송 게이트를 선택적으로 온/오프 제어하면 독출 데이타와 기록 데이타가 상이할 경우 저소비 전력화가 가능하게 된다.

또 상기 DRAM 셀에 있어서 커패시터(C1∼C4)의 각 용량치의 관계로서, 예컨대, 정보의 독출 순으로 용량치가 커지도록 설정해두면 각 커패시터의 기억 정보를 차례로 독출할 경우의 비트 라인(BL)의 전압 변화분이 점차 감소하는 것을 완화 또는 방지하고, 각각의 전압 변화 분을 거의 동일하게 할 수 있어 정보의 독출 오류를 방지할 수 있다.

또 상기 DRAM에 있어서, 복수개의 열을 순차적으로 선태하고, 열 선택을 예컨대, 1열 진행시킬때 마다 선두 어드레스를 1셀분 만음 되돌리도록 액세스하도록 하면 복수 열의 독출 비트를 차례로 독출할 수 있다.

또, 상기 DRAM에서는 랜덤 액세스성이나 액세스 시간에 어느 정도의 제한이 가해지게 되는데, 독출된 4비트를 비트 데이타로 직렬 ·병렬 변환하여 ×4비트 구성의 DRAM을 실현하도록 설계하면 완전히 랜덤 액세스성을 유지할 수 있다. 더우기, 메모리 셀 어레이를 복수개의 서브어레이로 분할하고, 전력 절약화를 위하여 복수개의 서브어레이중 일부(예컨대, 2개 혹은 4개)만을 동시에 활성화 시키도록 구성할 경우에는 직렬 ·병렬 변환에 의하여 ×8비트 구성 혹은 ×16비트 구성의 DRAM을 실현할 수 있다.

또 상기한 바와같이 1회의 직렬 액세스마다 다음번에 액세스를 개시할 워드 라인의 선두 어드레스를 1셀분만 되돌리도록 제어하는데는, 예컨대, 다음에 기술하는 바와같은 구성을 사용하여 실현할 수 있다.

즉, 한 구체예로서 n비트의 비트 ·행 데이타 회로를 준비하고, 초기 설정에 의하여 1비트를 “1”의 상태로 세트하고, 1회의 직렬 액세스마다 1비트씩 회전시키고, 이 비트 · 행데이타 회로의 출력을 이용하여 선두 어드레스를 지정하면 된다.

다른 구체예로서는 어드레스 포인터용의 레지스터 혹은 카운터를 준비하고, 1회의 직렬 액세스마다 어드레스 포인터의 내용(선두 어드레스)을 갱신하고 이 어드레스 포인터의 출력을 이용하여 선두 어드레스를 지정하면 된다.

또 상기한 바와같이 1회의 직렬 액세스에 있어서 하나의 셀에 대응하는 5개의 워드 라인을 차례로 각각 일정시간씩 온상태로 하는 동작을 n개의 셀에 대하여 차례로 행하도록 제어하는 일은 다음에 기술하는 바와같은 구성을 사용하여 실현할 수 있다.

즉, 한 구체예로서 제4도에 도시한 바와같이 5(n+1)비트분의 지연 게이트회로(41)를 링 모양으로 접속하고, 이 지연 게이트회로(41)의 각단간의 출력을 워드 라인(WL0a∼WL0e,…,WLna∼WLne)에 각기 대응하는 워드 라인 구동회로(42)의 입력단에 접속하여 둔다. 그리고 직렬 액세스의 개시시에 소정의 어드레스(제3도의 예에서는 선두 어드레스보다 1셀분 앞의 어드레스)에 대응하는 지연 게이트회로단의 입력단에 일정폭의 펄스신호(워드 라인 선택신호)를 입력하고, 직렬 액세스의 종료시에 상기 지연 게이트회로단의 입력단을 리셋(reset)하면 된다.

다른 구체예로서는 제5도에 도시한 바와같이 링 모양으로 접속된 (n+1)비트분의 순차 ·디코더(51)와, (n+1)개의 5비트분의 지연 게이트회로(52)를 준비하고, 상기 순차 ·디코더(51)의 디코드 출력을 각 대응하는 지연 게이트회로(52)의 입력단에 접속하고 이 지연 게이트회로(52)의 각단간의 출력을 워드 라인(WL0a∼WL0e,…,WLna∼WLne)에 각 대응하는 워드 라인 구동회로(53)의 입력단에 접속해 둔다. 그리고 직렬 액세스의 개시시에 순차 ·디코더(51)의 소정의 어드레스(제3도의 예에서는 선두 어드레스보다 1셀분 앞의 어드레스)에 대응하는 회로단에서 차례로 디코드 출력을 발생시키고 어드레스가 한바퀴 돌도록 디코드 출력을 주사시킨다. 이 경우 디코드 출력이 입력하는 지연 게이트회로(52)의 각단 사이에서 주사적으로 워드 라인 선택신호가 출력하고, 워드 라인 구동회로(53)에 의하여 셀 트랜지스터(Q1∼Q5)가 차례로 온 상태로 구동된다.

또 다른 구체예로서는, (n+1)개의 행디코더(워드 라인 선택회로)와, (n+1)개의 4비트분의 지연 게이트 회로를 준비하고, 상기 (n+1)개의 행디코더의 각 출력을 워드 라인(WL0a,…,WLna)에 각기 대응하는 워드 라인 구동회로의 입력단에 접속하는 동시에 상기 (n+1)개의 지연 게이트회로의 입력단에 접속하고 이 지연 게이트회로의 각단 사이의 출력을 워드 라인(WL0b∼WL0e,…,WLnb∼WLne)에 각기 대응하는 워드 라인 구동회로의 입력단에 접속해 둔다. 그리고 직렬 액세스에 있어서 어드레스가 한바퀴 돌도록 행어드레스 신호를 행디코더에 입력하면 된다. 이 경우, 지정 어드레스에 대응하는 행디코더 및 이에 대응하여 설치되어 있는 지연 게이트회로의 각단 사이에 주사적으로 워드 라인 선택신호가 출력하고 워드 라인 구동회로에 의하여 셀 트랜지스터(Q1∼Q5)가 차례로 온 상태로 구동된다.

이와같이 직렬 액세스에 있어서 행어드레스 신호를 행디코더에 입력할 경우에는 상기한 바와같이 1회의 직렬 액세스마다 액세스를 개시할 워드 라인의 선두 어드레스를 1셀분만 되돌리도록 칩 외부에서 행어드레스 신호를 제어할 수 있다.

제6도는 제9도에 도시한 바와같은 캐스케이드형 DRAM 셀의 에러이를 사용한 제1실시예에 관한 DRAM의 1열을 빼내서 도시하고 있고, 제1도에 도시한 DRAM과 비교하여 DRAM 셀(MC0∼MCn)의 구성 및 DRAM 셀(MC0∼MCn)에 접속되는 워드 라인(WL0a∼WL0d)∼(WLna∼WLnd)이 상이하며, 기타는 동일하므로 제1도와 같은 부호를 붙이고 있다.

상기 DRAM 셀(MC0∼MCn)의 각각은 복수(본 예에서는 4개)의 MOS 트랜지스터(Q1∼Q4)가 캐스케이드 접속되고, 일단측(본 예에서는 Q1측)이 독출/기록용 노드(N1)에 접속된 캐스케이드 ·게이트와, 상기 복수의 MOS 트랜지스터(Q1∼Q4)의 각 양단중 상기 노드(N1)에서 먼 측의 각 일단에 대응하여 각 일단이 접속되며, 복수의 정보 기억용 커패시터(C1∼C4)를 구비하고 있다. 상기 노드(N1)는 상기 비트 라인(BL) 에 접속되어 있다. 또 상기 DRAM 셀(MC0∼MCn)의 MOS 트랜지스터(Q1∼Q4)의 각 게이트는 워드 라인(WL0a∼WL0e),…,(WLna∼WLne)에 대응하여 접속되어 있다. 상기 커패시터(C1∼C4)의 각 타단은 커패시터 배선(11)에 공통적으로 접속되어 있다. 본 예에서는 상기 커패시터(C1∼C4)의 각 플레이트 전극이 공통 접속되고 이 플레이트 전극에 다른 DRAM 셀과 공통으로 소정의 커패시터 플레이트 전위(VPL)가 주어진다.

상기한 제6도의 DRAM에 있어서, 지금 셀(MC0∼MC(n-1))에 블록데이타가 격납되고, 셀(MCn)이 비사용 상태에 있다고 보고, 이 블록 데이타를 차례로 독출하는 동시에 재기록하는 직렬 액세스의 개요에 대하여 제7도를 참조하면서 설명한다.

먼저 시각 t0에서는 셀(MC0)의 커패시터(C1∼C4)의 기억정보를 차례로 독출하고, 이 4비트 정보를 동일 열의 비사용 상태인 다른 셀(이때는 MCn이 해당함)의 커패시터(C4∼C1)에 차례로 재기록 하는 동작을 개시한다. 다음에 시각 t1에서는 셀(MC1)의 4비트 정보를 차례로 독출하여 동일 열의 비사용 상태의 다른 셀(이때는 MC0이 해당한다)에 재기록하는 동작을 개시하고, 이하 같은 요령으로 셀(MCi)의 4비트 정보를 차례로 독출하여 셀 MC(i-1)에 재기록하는 동작을 반복하고 최종적으로 시각 tn에서는 셀 MC(n-1)의 4비트 정보가 셀 MC(n-2)에 재기록된 상태로 되어 있다.

이와같은 1회의 직렬 액세스에 의하여 블록 데이타가 셀(MCn,MC0∼MC(n-2))에 격납된 것으로 본다. 다만 이 직렬 액세스 후 각 셀(MCn,MC0∼MC(n-2))에 격납된 4비트의 데이타의 순서는 이 직렬 액세스 전에 각 셀(MC0-MC(n-1))에 격납되어 있던 4비트의 데이타의 순서와 반대로 되어 있고, 독출되는 블록 데이타에 있어서 데이타의 순서가 4비트 단위로 반대로 되어 있는 점에 유의하여 독출할 필요가 있다.

다음 회의 직렬 액세스에 있어서는 전회의 직렬 액세스의 선두 어드레스(워드 라인 어드레스)를 1셀분만큼 되돌린 셀(MCn)에 데이타를 독출하여 셀(MC(n-1))에 재기록하는 동작에서 개시하고, 최종적으로 셀(MC(n-2))의 독출 데이타를 셀(MC(n-3))에 재기록한다. 이와같은 직렬 액세스에 의하여 상기 블록 데이타가 셀(MC(n-1), MCn, MC0∼MC(n-3))에 격납된 것으로 된다. 이 직렬 액세스후 각 셀(MC(n-1), MCn, MC0∼MC(n-3))에 격납된 4비트의 데이타의 순서는 이 직렬 액세스전의 각 셀(MC0∼MC(n-1))에 격납되어 있던 4비트 데이타의 순서와는 반대로 되어 있고 결국 본래의 순서로 되돌아 오고 있다.

다시 말해서, 홀수회째의 직렬 액세스인지 짝수회째의 직렬 액세스인지에 따라 독출하는 블록데이타의 데이타 순서가 본래의 순서로 되어 있든가 4비트 단위로 반대로 되어 있다. 이 대책으로는 직렬 액세스가 홀수회째인지 짝수회째인지를 나타내기 위하여, 예컨대, 플래그수단(예를들면, 플립플롭 회로)과, 블록 데이타의 독출에 있어서 플래그를 참조하여 짝수회째일 경우(4비트 단위로 반대로 되어 있을 경우)에는 데이타의 순서를 보정하는 수단을 설정해두면 된다. 보정수단의 일례로서 독출된 4비트의 데이타를 직렬 · 병렬 변환하든지, 독출된 4비트의 데이타를 2셀 단위(8비트) 혹은 4셀 단위(16비트)로 직렬 · 병렬 변환하는 것이 고려된다.

다음에 상기 동작에 있어서 시각 t0∼t1의 동작을 제8도의 타이밍 파형을 참조하면서 상세히 기술한다.

셀(MC0)의 트랜지스터를 Q1∼Q4의 순으로 온시키고 이와 일정한 타이밍 관계로 셀(MCn)의 트랜지스터를 Q4∼Q1의 순서로 오프시키도록 워드 라인(WLna∼WLnd) 및 (WL0a∼WL0d)를 온/오프 제어한다. 그리고 셀(MCn)의 트랜지스터(Q1∼Q4)가 모두 온상태, 다른 셀 MC0∼MC(n-1)의 트랜지스터(Q1∼Q4)가 모두 오프상태인때(시각 t0)에 비트 라인 프리차지 회로(PR)에 의하여 비트 라인(BL)을 소정의 전위(예컨대, 전원 전위의 1/2)로 일정기간 프라차지한다.

이 상태에서 셀(MC0)의 트랜지스터(Q1)를 온하면 셀(MC0)의 커패시터(Cl)의 기억정보가 트랜지스터(Q1)를 거쳐 비트 라인(BL)에 독출되고, ts의 타이밍으로 감지 증폭기(SA)가 동작하여 독출 정보가 출력된다. 이 감지출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 후 셀(MCn)의 트랜지스터(Q4)를 오프하면 셀(MCn)의 커패시터(C4)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C1)의 기억정보)가 격납된다. 다음에 비트 라인(BL)을 재차 프리차지한 후 셀(MC0)의 트랜지스터(Q2)를 온하면 셀(MC0)의 커패시터(C2)의 기억정보가 트랜지스터(Q2,Q1)를 거쳐 비트 라인(BL)에 독출되고, ts의 타이밍으로 감지 증폭기(SA)에 의하여 감지되어 출력된다. 이 감지출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 후 셀(MCn)의 트랜지스터(Q3)를 오프하면, 셀(MCn)의 커패시터(C3)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C2)의 기억정보)가 격납된다. 다음에 비트 라인(BL)을 재차 프리차지한 후 셀(MC0)의 트랜지스터(Q3)를 온하면 셀(MC0)의 커패시터(C3)의 기억정보가 트랜지스터(Q3∼Q1)을 거쳐 비트 라인(BL)에 독출되고, ts의 타이밍으로 감지 증폭기(SA)에 의하여 감지되어 출력된다. 이 감지출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 후, 셀(MCn)의 트랜지스터(Q2)를 오프하면 셀(MCn)의 커패시터(C2)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C3)의 기억정보)가 격납된다. 다음에 비트 라인(BL)을 재차 프리차지한 후 셀(MC0)의 트랜지스터(Q4)를 온하면 셀(MC0)의 커패시터(C4)의 기억정보가 트랜지스터(Q4∼Q1)를 거쳐 비트 라인(BL)에 독출되고, ts의 타이밍으로 감지 증폭기(SA)에 의하여 감지되어 출력된다. 이 감지출력에 의하여 비트 라인(BL)에 재기록 전위가 설정된 후, 셀(MCn)의 트랜지스터(Q1)를 오프하면 셀(MCn)의 커패시터(C1)에 비트 라인(BL)의 전위(상기 셀(MC0)의 커패시터(C4)의 기억정보)가 격납된다. 이것에 의하여 셀(MC0)의 트랜지스터(Q1∼Q4)가 모두 온상태, 다른 셀(MC1∼MCn)의 트랜지스터(Q1∼Q4)는 모두 오프 상태로 되고 다음의 셀(MC1)의 독출 및 셀(MC0)의 재기록을 대기하는 상태로 된다.

이 상태에서 셀(MC1)의 트랜지스터를 Q1∼Q4의 순서로 온시키고 이것과 일정한 타이밍 관계로 셀(MC0)의 트랜지스터를 Q4∼Q1의 순으로 오프시키도록 워드 라인(WL1a∼WL1d) 및 (WL0a∼WL0d)를 온/오프 제어함으로써 상기한 셀(MC0)의 기억 정보를 독출하여 셀(MCn)에 재기록 하는 동작에 준하여 셀(MC1)의 기억정보를 독출하여 셀(MC0)에 재기록하는 것이 가능해진다.

상기한 바와같은 제6도의 DRAM에 있어서도 제1도에 도시한 DRAM과 같이, 1열에서 4비트×128개=512비트(64바이트분)를 차례로 독출할 수 있고, 셀에서 시계열로 독출되는 정보를 재기입하기 위하여 일시 격납하는 격납 수단이 필요없게 되면 고집적화가 가능해지고 매우 작은 칩 사이즈로 실현될 수 있다.

또, 제6도의 DRAM에 있어서, 열내의 홀수번째 셀 및 짝수번째 셀로서 트랜지스터(Q1∼Q4)의 배열 방법을 반대로 하면 홀수번째의 셀과 짝수번째 셀로서 트랜지스터(Q1)끼리가 인접하게 되므로, 제1도의 DRAM과 동일하게 인접하는 홀수번째 셀과 짝수번째 셀로서 비트 라인 접촉을 공롱 설치할 수 있게 된다. 이것에 의하여 8비트당 1개의 비트 라인 접촉(4비트당 1/2개의 비트 라인 접촉)으로 되고 비트 라인 용량을 저감할 수 있다.

또 상기 각 실시예에서는 커패시터(C1∼C4)의 각 타단을 커패시터 플레이트 전위(VPL)에 공통 접속하고 있는 경우를 나타냈으나 커패시터(C1∼C4)의 각 타단을 외부에서 주어지는 전원 전위(Vcc)나 접지 전위(Vss)에 공통 접속해도 좋고, 문헌 ; IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL. SC-l7. MO. 5, P.872 OCT. 1982“A Storage-Node-Boosted RAM With Word-Line Delay Compensation”에 개시되어 있는 바와 같은 커패시터 플레이트를 클록 동작시키는 기술을 이용해도 된다. 또 문헌 ; 1989 Symposium of VLSI Circuits, Digest of Tech. Papers, PP.101-102, “A Novel Memory Cell Architecturefor High-Density DRAMs”Fig.1(b)에 개시되어 있는 바와같은 커패시터 양단에 전송 게이트를 접속하는 기술을 이용해도 된다.

또한, 본 발명의 DRAM의 셀 어레이의 구성은 폴 데드(fall dead) · 비트 라인구조, 오픈 비트 라인구조의 어느것에나 적용할 수 있다.

또한, 본 발명의 DRAM의 비트 라인 감지 증폭기(SA)는 한쪽의 입력 노드에 비트 라인(BL)만이 접속 되는 구성(이른바, 단일 엔드형 감지 증폭기 구성), 한쌍의 입력 노드가 상보적인 비트 라인쌍에 접속되는 구성의 어느것에나 적용할 수 있다.

또 본 발명의 DRAM은 비트 라인 및 감지 증폭기 간에 전송게이트를 설치할 경우, 복수(단일 엔드형 감지 증폭기 구성의 경우) 또는 복수쌍(폴 데드 · 비트 라인 구조 또는 오픈 ·비트 라인 구조의 경우)의 비트 라인과 전송게이트가 하나의 감지 증폭기를 공유하고, 이 전송게이트의 제어에 의하여 복수(단일 엔드형 감지 증폭기 방식 구성의 경우) 또는 복수쌍(폴 데드 ·비트 라인 구조 또는 오픈 ·비트 라인 구조의 경우)의 비트 라인중의 한개 또는 한쌍만이 선택적으로 감지 증폭기에 접속되는 구성(이른바, 공유 · 감지 증폭기 방식)에서도 적용할 수 있다.

지금까지 본 발명을 양호한 실시예로서 설명하였지만, 본 발명은 상기 실시예에 의해 한정되는 것이 아니고 후기되는 특허청구의 범위에 의해 정의되는 것으로 한다. 또한 본원의 특허청구 범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것히고, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 병기한 것은 아니다.

상술한 바와같이 본 발명에 의하면 캐스케이드 DRAM 셀의 어레이를 가지며, 동일 열내의 복수의 DRAM 셀에 대하여 직렬 액세스하는 방식의 반도체 기억 장치에 있어서, 독출/재기록시에 DRAM 셀에서 시계열로 순차 독출되는 정보를 재기록 하기 위하여 일시적으로 격납하는 수단을 생략할 수 있고, 고집적화할 수 있다.

따라서, 자기 디스크 등의 기억 매체의 대체로서 사용하기 위하여 저가격으로 큰 용량의 DRAM을 실현하고자 할 경우에 매우 적당하다.

Claims

복수의 비트정보를 비트형태로 각각 저장할 수 있는 캐스케이드 동적 메모리 셀 유닛이 매트릭스 형상으로 배열되는데, 동일한 행에 위치한 메모리 셀 유닛들은 복수의 워드 라인(WL0∼WLn)중 대응하는 워드 라인에 공통으로 접속되고 동일한 열에 위치한 메모리 셀 유닛들은 복수의 비트 라인(BL)중 대응하는 비트 라인에 공통으로 접속되는 메모리 셀(MC0∼MCn)의 어레이와 ; 상기 메모리 셀 어레이의 소정의 열에 위치한 복수의 메모리 셀 유닛을 직렬로 액세스하고, 정보를 저장하고 있는 메모리 셀 유닛들중 하나로 부터 복수의 비트정보를 상기 메모리 셀 유닛들중 상기 하나에 접속된 상기 비트 라인들중 하나를 통하여 시계열로 판독하며, 상기 하나의 메모리 셀 유닛을 포함하는 동일한 열에서 유효데이타의 저장을 위해 비사용 상태에 있는 상기 메모리 셀 어레이내의 다른 메모리 셀 유닛에 상기 비트정보들을 순차적으로 재기록하는 직렬 액세스 제어 수단(41,42 ; 51,52,53)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀은 캐스케이드 접속된 3개 이상의 MOS 트랜지스터(Q1∼Q5)의 양단이 동일한 비트 라인(BL)에 접속된 캐스케이드 · 게이트와, 상기 각 MOS 트랜지스터 상호간의 접속 노드에 대응하여 각 일단이 접속된 복수의 정보 기억용 커패시터(C1∼C4)로 구성되고, 상기 복수의 MOS 트랜지스터의 각 게이트가 각각의 워드 라인(WL0a∼WLne)에 접속되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀은 캐스케이드 접속된 복수의 MOS 트랜지스터(Q1∼Q4)의 일단측이 비트 라인(BL)에 접속된 캐스케이드 ·게이트와, 상기 각 MOS 트랜지스터의 상기 비트 라인에서 먼측의 각 타단에 대응하여 각 일단이 접속된 복수의 정보 기억용 커패시터(C1∼C4)로 구성되고, 상기 복수의 MOS 트랜지스터의 각 게이트가 각각의 워드 라인(WL0a∼WLnd)에 접속되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 액세스 수단은 상기 복수의 비트정보의 독출/재기록을 독출 및 기록의 조합이 상이한 2개의 메모리 셀을 단위로 하여 차례로 행하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 액세스 수단은 상기 메모리 셀 어레의 동일 열내의 복수 (n+1)개의 메모리 셀에 대한 1회의 직렬 액세스이고, n개의 메모리 셀에 격납되어 있는 연속적인 블록 데이타를 차례로 독출하는 동시에, 이 독출전에 비사용 상태였던 1개의 메모리 셀을 포함하는 n개의 메모리 셀에 상기 블록 데이타를 재기록하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 액세스 수단은 상기 1회의 직렬 액세스마다 다음번에 액세스를 개시할 워드 라인의 선두 어드레스를 1메모리 셀분만 변환하도록 제어하는 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 제3항의 메모리 셀을 사용하고 있는 경우 홀수번째 직렬 액세스인지 짝수번째 직렬 액세스인지에 따라 메모리 셀에서 독출되는 복수 비트의 정보가 본래의 순서 혹은 반대 순서로 되어 있는가를 나타내기 위한 플래그 수단과, 상기 블록 데이타의 독출에 있어서 상기 플래그 수단을 참조하고 메모리 셀에서 독출된 복수 비트의 정보가 반대 순서로 되어 있을 경우 그 순서를 보정하는 보정 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 보정 수단은 메모리 셀에서 독출된 복수 비트의 정보를 직렬ㆍ병렬 변환하는 수단인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 열의 비트 라인 및 비트 라인 감지 증폭기간에 전송게이트가 삽입되고, 이 전송게이트가 선택적으로 온/오프 제어됨으로써 상기 메모리 셀로부터의 정보 독출시 상기 비트 라인 감지 증폭기에 의한 상기 비트 라인의 충ㆍ방전을 행하지 않고 재기록시에만 상기 비트 라인 감지 증폭기에 의한 상기 비트 라인의 충ㆍ방전을 행하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀 어레이에 대한 복수개의 열을 순차적으로 선택하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.