JPH0567393A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】カスケード型メモリセルのアレイにおける任意
のカラム内の複数のメモリセルに対してシリアルにアク
セスする際、記憶情報を格納しているメモリセルから時
系列で順次読み出される情報を再書込みのために一時的
に格納するレジスタを省略することが可能になり、高集
積化が可能になるＤＲＡＭを提供する。 【構成】複数ビットの情報をビット単位で格納し得るカ
スケード型のメモリセルＭＤｉのアレイ３０と、このメ
モリセルのアレイの任意のカラム内の複数のメモリセル
に対してシリアルにアクセスし、記憶情報を格納してい
るメモリセルの１個から複数ビットの情報を時系列で読
み出し、この複数ビットの情報を上記メモリセルと同一
カラム内の別の１個の非使用状態のメモリセルに順次再
書込みするように制御するシリアルアクセス制御回路３
１、３２、３３、３４、３５、４１を具備することを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に複数ビットの情報をビット単位で格納し得るカ
スケード型のダイナミック型メモリセルのアレイを有す
るダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）
に関する。

【０００２】

【従来の技術】現在実用化されているＤＲＡＭセルは、
ワード線およびビット線に接続されるトランスファゲー
ト用の１個のＭＯＳ（絶縁ゲート型）トランジスタと、
これに接続される情報記憶用の１個のキャパシタとで構
成されている。

【０００３】一方、ＤＲＡＭセルをより高集積化し、ビ
ット単価を低減するために、本発明者は、例えば図１５
あるいは図１６に示すようなカスケード・ゲート型の半
導体メモリセルを提案した（特願平２−１０４５７６
号）。

【０００４】図１５に示すＤＲＡＭセルは、カスケード
接続されたＭＯＳトランジスタＱ1〜Ｑ4 と、このトラ
ンジスタＱ1 〜Ｑ4 の各一端にそれぞれ一端が接続され
た情報記憶用のキャパシタＣ1 〜Ｃ4 とを有する。上記
トランジスタＱ1 〜Ｑ4 を所定の順序でオン／オフ制御
することにより、カスケード接続の一端側（読み出し／
書込み用のノードＮ1 ）に近い側のキャパシタＣ1 から
順に各キャパシタＣ1〜Ｃ4 の記憶情報をノードＮ1 に
読み出す、さらに、このノードＮ1 に遠い側のキャパシ
タＣ4 から順に各キャパシタＣ4 〜Ｃ1 に上記ノードＮ
1 の情報を書込むことが可能になる。

【０００５】図１６のＤＲＡＭセルは、図１５のＤＲＡ
ＭセルのトランジスタＱ4 の一端と第２のノードＮ2 と
の間にさらにＭＯＳトランジスタＱ5 を接続したもので
ある。上記トランジスタＱ1 〜Ｑ5 を所定の順序でオン
／オフ制御することにより、ノードＮ1 に近い側のキャ
パシタＣ1 から順に各キャパシタＣ1 〜Ｃ4 の記憶情報
をノードＮ1 に読み出す、さらに、このノードＮ1 に近
い側のキャパシタＣ1から順に各キャパシタＣ1 〜Ｃ4
に第２のノードＮ2 の情報を書込むことが可能になる。

【０００６】上記した図１５、図１６のようなカスケー
ド・ゲート型のメモリセルは、複数ビットの情報をビッ
ト単位で格納することが可能であり、このメモリセルの
アレイを構成すると、メモリセルとビット線とのコンタ
クトは複数ビット当り１個しか必要としないので、従来
の１トランジスタ・１キャパシタ型セルのアレイを用い
たＤＲＡＭよりも格段に高い集積度を実現でき、ビット
単価を大幅に低減することができる。

【０００７】ところで、上記したようなカスケード・ゲ
ート型のメモリセルを使用してＤＲＡＭを構成する場
合、セルの記憶情報が破壊読み出しされるので、常に再
書込みする必要がある。しかし、上記カスケード・ゲー
ト型のメモリセルは、１つのメモリセル内のキャパシタ
の読み出し、書込みの順序が規定されるので、任意のキ
ャパシタについてみると、記憶情報を読み出した直後に
再書込みすることは許されない。即ち、任意のキャパシ
タからの読み出しに続く同一セル内の他のキャパシタか
らの読み出しを待たないと、再書込みすることができな
い。

【０００８】従って、上記したようなカスケード・ゲー
ト型のメモリセルのアレイを用いてＤＲＡＭを構成する
場合には、メモリセルから時系列で複数ビットの読み出
しが終了した後に順に再書込み（あるいは書込み）し得
る手段が必要になる。

【０００９】このような事情に鑑みて、本発明者は、カ
スケード・ゲート型のメモリセルのアレイを用いてＤＲ
ＡＭを構成する場合に、上記メモリセルから時系列で読
み出される複数ビットの情報を一時格納する格納手段を
有し、上記読み出しが終了した後に順に上記複数ビット
の情報を再書込み（あるいは書込み）することが可能に
なる半導体記憶装置を提案した（特願平３−４１３１６
号）。

【００１０】一方、前記したようなカスケード型のメモ
リセルのシリアルアクセス性をそのまま活かし、カスケ
ード型のメモリセルのアレイのカラムにおけるメモリセ
ル群をシリアル（シーケンシャル）にアクセスする方式
のＤＲＡＭを構成することが考えられる。この場合、カ
スケード型のメモリセルから時系列で読み出される情報
を再書込みする方法について工夫の余地がある。

【００１１】

【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたもので、カスケード型メモリセルのア
レイにおける任意のカラム内の複数のメモリセルに対し
てシリアルにアクセスする方式を有し、シリアルアクセ
スに際して、記憶情報を格納しているメモリセルから時
系列で順次読み出される情報を再書込みのために一時的
に格納するレジスタを省略することが可能になり、高集
積化が可能になる半導体記憶装置を提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数ビットの情報をビット単位で格納し得るカスケ
ード型のメモリセルのアレイと、このメモリセルのアレ
イの任意のカラム内の複数のメモリセルに対してシリア
ルにアクセスし、記憶情報を格納しているメモリセルの
１個から複数ビットの情報を時系列で読み出し、この複
数ビットの情報を上記メモリセルと同一カラム内の別の
１個の非使用状態のメモリセルに順次再書込みするよう
に制御するシリアルアクセス制御手段を具備することを
特徴とする。

【００１３】

【作用】この半導体記憶装置は、データ記憶用のメモリ
セルのほかに余分のメモリセルをカラム当り１個づつ持
ち、任意のカラム内の複数のメモリセルに対するシリア
ルアクセスに際して、あるセルを読んだら、その前にア
クセスされて現在は空き状態になっているセルに格納
（再書込み）するという手順を用いることにより、カラ
ム単位でシリアルにアクセスすることができる。これに
より、データを記憶しているメモリセルから時系列で順
次読み出される情報を再書込みのために一時的に格納す
る手段を省略でき、高集積化が可能になり、非常に小さ
なチップサイズで実現できる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の第１実施例に係るＤＲＡＭ
の一部を示す回路図である。

【００１５】図１において、３０は複数ビットの情報を
ビット単位で格納し得るカスケード・ゲート型のメモリ
セルが行列状に配列されているメモリセルアレイ、３１
は上記メモリセルアレイ３０のロウアドレスをシリアル
に指定するためのロウアドレス指定信号を出力するロウ
アドレス指定回路、３２は上記ロウアドレス指定回路３
１に第１のクロック信号を供給する第１のクロック発生
回路、３３は前記アドレス指定回路３１により指定され
るアドレスのメモリセルに接続されているワード線を選
択的に駆動するワード線駆動回路、３４は上記ワード線
駆動回路３３に第２のクロック信号を供給する第２のク
ロック発生回路である。

【００１６】３５は上記メモリセルアレイ３０のビット
線の電位をセンスするビット線センスアンプ（以下、セ
ンスアンプと記す）である。３６はカラムアドレスをデ
コードするカラムデコーダ、３７は上記カラムデコーダ
３６の出力により選択駆動される入出力ゲート（カラム
選択回路）、３８は上記入出力ゲート３７に入出力線対
（Ｉ／Ｏ）、／（Ｉ／Ｏ）を介して接続されているバッ
ファ回路である。制御回路４１は、前記第１のクロック
発生回路３２、第２のクロック発生回路３４、センスア
ンプ３５等の動作タイミングを制御する。

【００１７】この制御回路４１、第１のクロック発生回
路３２、第２のクロック発生回路３４、センスアンプ３
５、ロウアドレス指定回路３１およびワード線駆動回路
３３は、メモリセルアレイ３０の任意のカラムの複数の
メモリセルに対してシリアルにアクセスし、記憶情報を
格納しているメモリセルの１個から複数ビットの情報を
時系列で読み出し、この複数ビットの情報を上記メモリ
セルと同一カラム内の別の１個の非使用状態のメモリセ
ルに順次再書込みするように制御するシリアルアクセス
制御機能を有する。図２は、前記メモリセルアレイ３
０、センスアンプ３５、入出力ゲート３７の１カラム分
を代表的に取り出して一例を示す回路図である。

【００１８】ＭＣ0 〜ＭＣｎは、同一カラムのｎ（整
数）＋１個のメモリセルである。この（ｎ+1）個のメモ
リセルのうちのｎ個のセルが４ｎビットのブロックデー
タを記憶するために用いられ、１個のセルが余分に設け
られている。ＢＬは同一列のメモリセルＭＣ0 〜ＭＣｎ
に共通に接続されたビット線、ＶBLはビット線プリチャ
ージ電源、ＰＲはビット線ＢＬを所定電位ＶBLにプリチ
ャージするビット線プリチャージ回路であり、ビット線
プリチャージ信号φBLにより所定のタイミングでオン駆
動される。

【００１９】ＳＡは例えばラッチ型アンプであり、カラ
ム毎に設けられており、一対の入出力ノードのうちの一
方が前記ビット線ＢＬに接続されている。前記入出力ゲ
ート用のトランスファゲートＣＳは、センスアンプＳＡ
の一対の入出力ノードと前記入出力線対（Ｉ／Ｏ）、／
（Ｉ／Ｏ）との間に接続され、カラム選択線ＣＳＬ（カ
ラムデコーダ出力線）により制御される。

【００２０】前記メモリセルＭＣ0 〜ＭＣｎは、それぞ
れ図１６に示したように、第１のノードＮ1 と第２のノ
ードＮ2 との間にカスケード接続された３個以上（本例
では５個）のＭＯＳトランジスタＱ1 〜Ｑ5を有するカ
スケード・ゲートと、上記カスケード接続されたＭＯＳ
トランジスタ相互間の接続ノードに対応して各一端が接
続された複数の情報記憶用のキャパシタＣ1 〜Ｃ4 とを
備えている。上記第１のノードＮ1 と第２のノード（Ｎ
2 ）とは共通に接続され、前記ビット線ＢＬに接続され
ている。上記メモリセルＭＣ0 〜ＭＣｎのトランジスタ
Ｑ1 〜Ｑ5の各ゲートは、ワード線（ＷＬ0a〜ＷＬ0
e）、…、（ＷＬna〜ＷＬne）に対応して接続されてい
る。このワード線（ＷＬ0a〜ＷＬ0e）、…、（ＷＬna〜
ＷＬne）はメモリセルアレイ３０の同一ロウのメモリセ
ル群（図示せず）の対応するトランジスタＱ1 〜Ｑ5 の
ゲートに共通に接続されている。上記キャパシタＣ1 〜
Ｃ4の各他端はキャパシタ配線４２に共通に接続されて
いる。本例では、上記キャパシタＣ1 〜Ｃ4 の各プレー
ト電極が共通に接続され、このプレート電極に他のメモ
リセルと共通に所定のキャパシタプレート電位ＶPLが与
えられる。図３は、図１中のロウアドレス指定回路３１
およびワード線駆動回路３３の一例の一部を示す回路図
である。図４は、図３のロウアドレス指定回路３１およ
びワード線駆動回路３３の動作の一例を示すタイミング
波形図である。

【００２１】図３において、ロウアドレス指定回路３１
は、シフトレジスタＳＲが用いられている。このシフト
レジスタＳＲは、前記メモリセルアレイ３０における５
本で１組をなす（ｎ＋１）組のワード線（ＷＬ0a〜ＷＬ
0e）〜（ＷＬna〜ＷＬne）に対応して（ｎ＋１）段を有
する、換言すれば、メモリセルアレイ３０の行数（ｎ＋
１）×ｋ（整数、本例では５）のｋ分の１に対応する段
数を有する。そして、上記（ｎ＋１）段のシフト回路が
シリアルに接続されると共に最終段出力が初段入力とな
るようにリング回路を形成している。そして、上記シフ
トレジスタＳＲは、ＤＲＡＭの電源投入後の最初のシリ
アルアクセス動作の開始に際して、先頭アドレスを指定
するためのシフトレジスタ段（例えば最終段）からアド
レス指定信号の出力が開始するように制御される。

【００２２】ワード線駆動回路３３は、メモリセルアレ
イ３０の行数に対応する数のワード線駆動回路、換言す
れば、５個で１組をなす（ｎ＋１）組のワード線駆動回
路が使用される。そして、前記シフトレジスタＳＲの各
段出力が対応する各組の５個のワード線駆動回路４３１
〜４３５の動作制御信号として供給される、換言すれ
ば、シフトレジスタＳＲの各段出力により対応する各組
の５個のワード線駆動回路４３１〜４３５が選択制御さ
れる。

【００２３】上記ワード線駆動回路４３１〜４３５は、
それぞれワード線駆動用電源電位ノードと接地電位（Ｖ
SS）ノードとの間に動作制御用ＰＭＯＳトランジスタ４
４、ワード線駆動用ＰＭＯＳトランジスタ４５およびワ
ード線プルダウン用ＮＭＯＳトランジスタ４６がカスケ
ード接続されている。上記トランジスタ４４…の各ゲー
トには対応するシフトレジスタ段出力が共通に供給さ
れ、トランジスタ４５…の各ゲートには第２のクロック
発生回路３４からプルフップ制御信号／ＷＬａ〜／ＷＬ
ｅが対応して順に供給され、ＮＭＯＳトランジスタ４６
…の各ゲートには第２のクロック発生回路３４からプル
ダウン制御信号ＷＬａ〜ＷＬｅが対応して順に供給され
る。これにより、ワード線駆動回路４３１〜４３５の各
出力ノード（トランジスタ４５、４６の接続点）からワ
ード線駆動信号が出力し、後述するような１回のシリア
ルアクセスに際して、各組の５本のワード線（ＷＬia〜
ＷＬie）（i=0,1,…,n）を順にそれぞれ一定期間づつオ
ン状態にする制御を行うことが可能になっている。図５
は、図１のＤＲＡＭの任意のカラム内の複数のメモリセ
ルに対するシリアルアクセス動作の一例を説明するため
に示すタイミング図である。

【００２４】図１のＤＲＡＭにおいて、初期状態におい
て、あるカラムのセルＭＣ0 〜ＭＣ(n-1) に一連のデー
タ（ブロックデータ）が格納され、セルＭＣｎが非使用
状態（非記憶状態）であるものとし、シリアルアクセス
により上記ブロックデータを順次読み出すと同時に再書
込みするシリアルアクセス動作の概要について、図５を
参照しながら説明する。

【００２５】第１回目のシリアルアクセスに際して、時
刻ｔ0 では、ワード線ＷＬ0a〜ＷＬ0eを順次オン状態に
制御してセルＭＣ0 のキャパシタＣ1 〜Ｃ4 の４ビット
の記憶情報を順にビット線ＢＬに読み出し、ワード線Ｗ
Ｌ1a〜ＷＬ1eを順次オフ状態に制御して上記４ビット情
報を上記セルＭＣ0 と同一カラムの非使用状態の１個の
セル（この時はＭＣｎが該当する）のキャパシタＣ1 〜
Ｃ4 に順に再書込みする動作を開始する。

【００２６】上記動作と同様な要領で、時刻ｔ1 では、
セルＭＣ1 の４ビット情報を順にビット線ＢＬに読み出
して同一カラムの非使用状態の１個のセル（この時はＭ
Ｃ0が該当する）に再書込みする動作を開始する。

【００２７】以下、上記動作と同様な要領で、読み出し
と書込みとの組み合わせが異なる同一カラム内の２個の
セルを単位とする読み出し／再書込み動作を順次行うこ
とにより、最終的に、時刻ｔｎでは、セルＭＣ(n-1) の
４ビット情報がセルＭＣ(n-2) に再書込みされた状態に
なっている。このような１回のシリアルアクセスによ
り、ブロックデータがセルＭＣｎ、ＭＣ0 〜ＭＣ(n-2)
に格納されたことになる。

【００２８】上記したような同一カラム内の（ｎ＋１）
個のセルに対する第１回目のシリアルアクセスにより、
ｎ個のセルに格納されている連続的なブロックデータを
順次読み出すと同時に、この読み出し前に非使用状態で
あった１個のセルを含むｎ個のメモリセルに上記ブロッ
クデータが再書込みされたことになる。

【００２９】第２回目のシリアルアクセスに際しては、
前回のシリアルアクセスの先頭アドレス（ワード線アド
レス）を１セル分だけ戻し、セルＭＣｎの読み出しデー
タをセルＭＣ(n-1) に再書込みする動作から開始し、最
終的に、セルＭＣ(n-2) の読み出しデータをセルＭＣ(n
-3) に再書込みする。このようなシリアルアクセスによ
り、前記ブロックデータがセルＭＣ(n-1) 、ＭＣｎ、Ｍ
Ｃ0 〜ＭＣ(n-3) に格納されたことになる。

【００３０】なお、前回のシリアルアクセスの先頭アド
レス（ワード線アドレス）を１セル分だけ戻す操作は、
前記シフトレジスタＳＲが（ｎ＋１）段のシフト回路か
らなることを利用して容易に実現できる。即ち、前回の
シリアルアクセスの終了時のシフトレジスタＳＲの状態
を保持し、前回のシリアルアクセスの終了後（あるいは
今回のシリアルアクセスの開始前）にシフトレジスタＳ
Ｒを一段だけシフトするダミーサイクル期間を設ければ
よい。次に、上記動作における時刻ｔ0 〜ｔ1 の動作を
代表的に取り出し、図６を参照しながら詳述する。図６
は図１のＤＲＡＭの動作の一例を示すタイミング波形図
である。

【００３１】セルＭＣｎのトランジスタをＱ1 〜Ｑ5 の
順序でオフさせるようにワード線（ＷＬna〜ＷＬne）を
制御し、これと一定のタイミング関係でセルＭＣ0 のト
ランジスタをＱ1 〜Ｑ5 の順でオンさせるようにワード
線（ＷＬ0a〜ＷＬ0e）を制御する。そして、セルＭＣｎ
のトランジスタＱ1 がオフ状態、トランジスタＱ2 〜Ｑ
5 がオン状態、他のセルＭＣ0 〜ＭＣ(n-1) のトランジ
スタＱ1 〜Ｑ5 がオフ状態である時（時刻ｔ0 ）に、ビ
ット線プリチャージ回路ＰＲによってビット線ＢＬを所
定の電位に一定期間プリチャージする。この状態で、セ
ルＭＣ0 のトランジスタＱ1 をオンにすると、セルＭＣ
0 のキャパシタＣ1 の記憶情報がトランジスタＱ1 を経
てビット線ＢＬに読み出され、ｔs のタイミングでセン
スアンプＳＡが動作して読み出し情報が出力される。こ
のセンス出力によりビット線ＢＬに再書込み電位が設定
された後、セルＭＣｎのトランジスタＱ2 をオフする
と、セルＭＣｎのキャパシタＣ1 にビット線ＢＬの電位
が（前記セルＭＣ0 のキャパシタＣ1 の記憶情報）が格
納される。次に、ビット線ＢＬを再びプリチャージした
後、セルＭＣ0 のトランジスタＱ2 をオンにすると、セ
ルＭＣ0 のキャパシタＣ2 の記憶情報がトランジスタＱ
2 、Ｑ1 を経てビット線ＢＬに読み出され、ｔs のタイ
ミングでセンスアンプＳＡによりセンスされて出力され
る。このセンス出力によりビット線ＢＬに再書込み電位
が設定された後、セルＭＣｎのトランジスタＱ3 をオフ
すると、セルＭＣｎのキャパシタＣ2 にビット線ＢＬの
電位が（前記セルＭＣ0 のキャパシタＣ2 の記憶情報）
が格納される。次に、ビット線ＢＬを再びプリチャージ
した後、セルＭＣ0 のトランジスタＱ3 をオンにする
と、セルＭＣ0 のキャパシタＣ3の記憶情報がトランジ
スタＱ3 〜Ｑ1 を経てビット線ＢＬに読み出され、ｔs
のタイミングでセンスアンプＳＡによりセンスされて出
力される。このセンス出力によりビット線ＢＬに再書込
み電位が設定された後、セルＭＣｎのトランジスタＱ4
をオフすると、セルＭＣｎのキャパシタＣ3にビット線
ＢＬの電位が（前記セルＭＣ0 のキャパシタＣ3 の記憶
情報）が格納される。次に、ビット線ＢＬを再びプリチ
ャージした後、セルＭＣ0 のトランジスタＱ4 をオンに
すると、セルＭＣ0 のキャパシタＣ4 の記憶情報がトラ
ンジスタＱ4 〜Ｑ1 を経てビット線ＢＬに読み出され、
ｔs のタイミングでセンスアンプＳＡによりセンスされ
て出力される。このセンス出力によりビット線ＢＬに再
書込み電位が設定された後、セルＭＣｎのトランジスタ
Ｑ5 をオフすると、セルＭＣｎのキャパシタＣ4 にビッ
ト線ＢＬの電位が（前記セルＭＣ0 のキャパシタＣ4 の
記憶情報）が格納される。この後、セルＭＣ0 のトラン
ジスタＱ5 をオンした後にトランジスタＱ1 をオフさせ
る（この動作順序は逆でもよく、次のセルＭＣ1 の記憶
情報を読み出してセルＭＣ0に再書込みする動作を開始
する時刻ｔ1までに行えばよい）。これにより、セルＭ
Ｃ0 のトランジスタＱ1 がオフ状態、トランジスタＱ2
〜Ｑ5 がオン状態、他のセルＭＣ1 〜ＭＣｎのトランジ
スタＱ1 〜Ｑ5 がオフ状態になり、次のセルＭＣ1 の読
み出しおよびセルＭＣ0 への再書込みを待機する状態に
なる。

【００３２】この状態で、セルＭＣ0 のトランジスタを
Ｑ2 〜Ｑ5 の順序でオフさせ、これと一定のタイミング
関係でセルＭＣ1 のトランジスタをＱ1 〜Ｑ5 の順でオ
ンさせるようにワード線（ＷＬ0a〜ＷＬ0e）および（Ｗ
Ｌ1a〜ＷＬ1e）をオン／オフ制御することにより、前記
したセルＭＣ0 の記憶情報を読み出してセルＭＣｎに再
書込みする動作に準じて、セルＭＣ1 の記憶情報を読み
出してセルＭＣ0 に再書込みすることが可能になる。

【００３３】図１のＤＲＡＭによれば、読み出そうとす
るセルのトランジスタをＱ1 〜Ｑ5の順序でオンさせる
ことにより、各キャパシタＣ1 〜Ｃ4 の記憶情報がビッ
ト線ＢＬに順次読み出され、各対応してセンスアンプＳ
Ａが動作した時点で選択すべきカラムのカラム選択線Ｃ
ＳＬを活性化してトランスファゲートＣＳをオンにする
ことにより、ＤＲＡＭチップ外への読み出しが可能にな
る、つまり、４つのディジタル情報（４ビット）が決め
られた順に読み出し可能になる。そして、このような読
み出し動作がカラムのうちで情報の記憶に使用されてい
るｎ個（例えばｎ=128）のメモリセルに対して順次行わ
れるので、１カラムから４ビット×１２８個＝５１２ビ
ット（６４バイト分）を順に読み出すことが可能にな
る。

【００３４】また、図１のＤＲＡＭによれば、セルから
時系列で読み出される情報を同一カラム内の別のセルに
再書込みするので、セルから時系列で読み出される情報
を再書込みのために一時格納する格納手段が不要にな
り、高集積化が可能になり、非常に小さなチップサイズ
で実現できる。

【００３５】また、図１のＤＲＡＭによれば、セルから
時系列で読み出される情報は読み出し直後に再書込みさ
れるので、各ビットとも読み出し／再書込みに必要なセ
ンスアンプの動作は１回で済み、低消費電力化が可能に
なる。

【００３６】なお、図１のＤＲＡＭにおける書込みは、
前述したような再書込みのタイミングｔs で、必要なデ
ータをビット線ＢＬに設定すればよい。各カラムとデー
タ入出力回路との間は入出力線（Ｉ／Ｏ）、／（Ｉ／
Ｏ）によって選択的に接続されることにより、入力デー
タの書込みや読み出しデータの出力側への転送が行われ
る。上記入出力線（Ｉ／Ｏ）、／（Ｉ／Ｏ）を、入力
用、出力用に分けてもよい。

【００３７】また、図１のＤＲＡＭにおけるリフレッシ
ュ動作は、前記トランスファゲートＣＳをオフにした状
態で前述したようなシリアルアクセスを行うことにより
可能である。この場合、外部からのリフレッシュ信号に
応じて、あるいは、リフレッシュ・タイマー回路を内蔵
し、このタイマー出力に応じて、一定のサイクルでリフ
レッシュ動作を行うようにすればよい。

【００３８】なお、図２中に破線で示すように、前記ビ
ット線ＢＬとセンスアンプＳＡの入出力ノードとの間に
トランスファゲートＴＧを挿入しておき、メモリセルＭ
Ｃｉから情報を読み出す時には、メモリセルＭＣｉから
の信号がビット線ＢＬを経てセンスアンプＳＡに到達し
た後は上記トランスファゲートＴＧをオフ状態に制御
し、この後にセンスアンプＳＡを活性化させるようにす
れば、センスアンプＳＡによるビット線ＢＬの大きな寄
生容量の充放電を行わずに済むので、高速化と低消費電
力化を同時に図ることが可能になる。換言すれば、再書
込み（あるいは書込み）する時のみセンスアンプＳＡに
よりビット線ＢＬの充放電を行うように、上記トランス
ファゲートＴＧを選択的にオン／オフ制御すれば、読み
出しデータと書込みデータとが異なる場合に低消費電力
化が可能になる。

【００３９】また、前記ラッチ型のセンスアンプＳＡに
代えて、ビット線電位をリファレンス電位と比較する差
動型アンプ（図示せず）を用い、そのセンス出力に基ず
いて書込み回路（図示せず）によりビット線ＢＬに再書
込み電位を設定するようにしてもよい。

【００４０】また、メモリセルＭＣｉの他の例として、
前記特願平２−１０４５７６号により提案されたカスケ
ード・ゲート型のメモリセルを使用することができる。
また、メモリセルＭＣｉのさらに他の例として、本発明
者らにより提案されている特願平３−４１３２１号のよ
うに、キャパシタＣ1 〜Ｃ4 の各容量値の関係として、
例えば情報の読み出し順に容量値が大きくなるように設
定しておくと、各キャパシタの記憶情報を順次読み出す
場合のビット線ＢＬの電圧変化分が次第に減少すること
を緩和または防止し、それぞれの電圧変化分をほぼ等し
くすることが可能になり、情報の読み出し誤りを防止す
ることができる。

【００４１】また、図１のＤＲＡＭでは、ランダムアク
セス性やアクセスタイムにある程度の制限が加わること
になるが、図１中に破線で示すように、Ｉ／Ｏゲート３
７と入出力端子（図示せず）との間にシリアル・パラレ
ル変換回路３９を設けておき、読み出された４ビットを
ビットデータをシリアル・パラレル変換して×４ビット
構成のＤＡＲＭを実現するように設計すれば、完全にラ
ンダムアクセス性を保つことができる。

【００４２】しかも、メモリセルアレイを複数個のサブ
アレイに分割し、省電力化のために複数個のサブアレイ
のうちの一部（例えば２個あるいは４個）のみを同時に
活性化させるように構成する場合には、シリアル・パラ
レル変換によって×８ビット構成あるいは×１６ビット
構成のＤＲＡＭを実現できる。図７は、図３に示したシ
フトレジスタＳＲに代えて使用し得るシーケンシャル・
デコーダの一例を示す回路図である。図８は、図７のシ
ーケンシャル・デコーダの動作の一例を示すタイミング
図である。

【００４３】図７のシーケンシャル・デコーダは、同期
信号（カウントアップ信号）が与えられてカウントアッ
プ動作を行う（ｊ＋１）段のアドレスカウンタ５１と、
このアドレスカウンタ５１のＡ０〜Ａ（ｊ−１）段の各
出力ａ0 〜ａ(j-1) をデコードしてｎ個の出力０〜(n-
1) を順次生成してｎ組のワード線駆動回路（図示せ
ず）に対応して動作制御信号として供給するデコーダ回
路５２と、アドレスカウンタ５１の最終段出力ａj およ
びシリアルアクセス開始信号の論理積をとり、出力を上
記アドレスカウンタ５１のリセット信号として供給する
アンド回路５３とを有する。

【００４４】このシーケンシャル・デコーダによれば、
シリアルアクセスの終了後にアドレスカウンタ５１の最
終段出力ａj が発生（活性化）すると、この最終段出力
ａjにより次回のシリアルアクセスの先頭アドレスを１
セル分だけシフトする動作が行われる。そして、この動
作の終了後にシリアルアクセス開始信号が入力すると、
アドレスカウンタ５１がリセットし、再びアドレスカウ
ンタ５１がカウントアップ動作を行い、次回のシリアル
アクセスが行われることになる。また、図３に示したシ
フトレジスタＳＲおよびワード線駆動回路３３に代え
て、図９あるいは図１０に示すような回路を使用するこ
とも可能である。

【００４５】図９に示す回路は、５（ｎ+1）ビット遅延
ゲート回路６１がリング状に接続され、この遅延ゲート
回路６１の各段間出力が５（ｎ+1）ビット分のワード線
駆動回路６２に入力している。そして、シリアルアクセ
スの開始時に、所定のアドレス（先頭アドレスより１セ
ル分前のアドレス）に対応する遅延ゲート回路段の入力
端に一定幅のパルス信号（ワード線選択信号）を入力
し、シリアルアクセスの終了時に上記遅延ゲート回路段
の入力端をリセットすればよい。

【００４６】図１０に示す回路は、リング状に接続され
た（ｎ+1）ビット分のシーケンシャル・デコーダ７１
と、このシーケンシャル・デコーダ７１の（ｎ+1）個の
デコード出力が（ｎ+1）個の５ビット遅延ゲート回路７
２に入力し、この各遅延ゲート回路７２の各段間出力が
５（ｎ+1）ビット分のワード線駆動回路６２に入力して
いる。そして、シリアルアクセスの開始時に、シーケン
シャル・デコーダ７１の所定のアドレス（先頭アドレス
より１セル分前のアドレス）に対応する回路段から順に
デコード出力を発生させ、アドレスが一巡するようにデ
コード出力を走査させる。この場合、デコード出力が入
力する遅延ゲート回路７２の各段間から走査的にワード
線選択信号が出力し、ワード線駆動回路６２によりワー
ド線（ＷＬ0a〜ＷＬ0e）〜（ＷＬna〜ＷＬne）が順次駆
動される。

【００４７】なお、図９、図１０の回路を使用する場合
に、前記した１回のシリアルアクセス毎に次回にアクセ
スを開始すべきワード線の先頭アドレスを１セル分だけ
戻すように制御するには、例えば次に述べるような構成
を用いて実現できる。

【００４８】一具体例としては、ｎビットのビット・ロ
ーテータ回路を用意し、初期設定により１ビットを
“１”状態にセットし、１回のシリアルアクセス毎に１
ビットづつローテートさせ、このビット・ローテータ回
路の出力を利用して先頭アドレスを指定すればよい。

【００４９】他の具体例としては、アドレスポインタ用
のレジスタあるいはカウンタを用意し、１回のシリアル
アクセス毎にアドレスポインタの内容（先頭アドレス）
を更新し、このアドレスポインタの出力を利用して先頭
アドレスを指定すればよい。さらに、図３に示したシフ
トレジスタＳＲに代えて、（ｎ+1）個のロウデコーダ
（ワード線選択回路）および（ｎ+1）個の遅延ゲート回
路を使用してもよい。この場合には、（ｎ+1）個のロウ
デコーダの各出力をワード線ＷＬ0a、…、ＷＬnaに各対
応するワード線駆動回路の入力端に接続すると共に上記
（ｎ+1）個の４ビット遅延ゲート回路の入力端に接続
し、この遅延ゲート回路の各段間出力をワード線ＷＬ0b
〜ＷＬ0e、…、ＷＬnb〜ＷＬneに各対応するワード線駆
動回路の入力端に接続しておく。そして、シリアルアク
セスに際して、アドレスが一巡するようにロウアドレス
信号をロウデコーダに入力すればよい。この場合、指定
アドレスに対応するロウデコーダおよびこれに対応して
設けられている遅延ゲート回路の各段間から走査的にワ
ード線選択信号が出力し、ワード線駆動回路によりワー
ド線（ＷＬ0a〜ＷＬ0e）〜（ＷＬna〜ＷＬne）が順次駆
動される。

【００５０】このようにシリアルアクセスに際して、ロ
ウアドレス信号をロウデコーダに入力する場合には、前
記したように１回のシリアルアクセス毎にアクセスを開
始すべきワード線の先頭アドレスを１セル分だけ戻すよ
うに、チップ外部でロウアドレス信号を制御することが
できる。図１１は、本発明の第２実施例に係るＤＲＡＭ
の一部（メモリセルの１カラム分）を示す回路図であ
る。このＤＲＡＭは、図１に示したＤＲＡＭと比べて、
メモリセルＭＣ0 〜ＭＣｎおよびそれに関連する構成が
異なる。

【００５１】上記メモリセルＭＣ0 〜ＭＣｎは、それぞ
れ図１５に示したように、複数（本例では４個）のＭＯ
ＳトランジスタＱ1 〜Ｑ4 がカスケード接続され、一端
側（本例ではＱ1 側）が読み出し／書込み用のノードＮ
1 に接続されたカスケード・ゲートと、上記複数のＭＯ
ＳトランジスタＱ1 〜Ｑ4 の各両端のうちで上記ノード
Ｎ1 から遠い側の各一端に対応して各一端が接続され複
数の情報記憶用のキャパシタＣ1 〜Ｃ4 とを備えてい
る。上記ノードＮ1 は前記ビット線ＢＬに接続されてい
る。また、上記ＤＲＡＭセルＭＣ0 〜ＭＣｎのＭＯＳト
ランジスタＱ1 〜Ｑ4 の各ゲートは、ワード線（ＷＬ0a
〜ＷＬ0e）、…、（ＷＬna〜ＷＬne）に対応して接続さ
れている。また、上記キャパシタＣ1 〜Ｃ4 の各他端は
キャパシタ配線４２に共通に接続されている。本例で
は、上記キャパシタＣ1 〜Ｃ4 の各プレート電極が共通
に接続され、このプレート電極に他のＤＲＡＭセルと共
通に所定のキャパシタプレート電位ＶPLが与えられる。
図１２は、図１１に示したカラム内の複数のメモリセル
に対するシリアルアクセス動作の一例を示すタイミング
図である。

【００５２】次に、図１１のＤＲＡＭにおいて、初期状
態において、あるカラムのセルＭＣ0 〜ＭＣ(n-1) にブ
ロックデータが格納され、セルＭＣｎが非使用状態であ
るものとし、このブロックデータを順次読み出すと同時
に再書込みするシリアルアクセスの概要について図１２
を参照しながら説明する。

【００５３】第１回目のシリアルアクセスに際して、時
刻ｔ0 では、セルＭＣ0 のキャパシタＣ1 〜Ｃ4 の記憶
情報を順に読み出し、この４ビット情報を同一カラムの
非使用状態の別のセル（この時はＭＣｎが該当する）の
キャパシタＣ4 〜Ｃ1 に順に再書込みする動作を開始す
る。次に、時刻ｔ1 では、セルＭＣ1 の４ビット情報を
順に読み出して同一カラムの非使用状態の別のセル（こ
の時はＭＣ0 が該当する）に再書込みする動作を開始
し、以下、同様な要領で、セルＭＣｉの４ビット情報を
順に読み出してセルＭＣ(i-1) に再書込みする動作を繰
り返し、最終的に、時刻ｔｎでは、セルＭＣ(n-1) の４
ビット情報がセルＭＣ(n-2) に再書込みされた状態にな
っている。

【００５４】このような１回のシリアルアクセスによ
り、ブロックデータがセルＭＣｎ、ＭＣ0 〜ＭＣ(n-2)
に格納されたことになる。但し、このシリアルアクセス
後における各セルＭＣｎ、ＭＣ0 〜ＭＣ(n-2) に格納さ
れた４ビットのデータの順序は、このシリアルアクセス
前における各セルＭＣ0 〜ＭＣ(n-1) に格納されていた
４ビットのデータの順序とは逆になっており、読み出さ
れるブロックデータにおけるデータの順序が４ビット単
位で逆になっている点に留意して読み出す必要がある。

【００５５】次回のシリアルアクセスに際しては、前回
のシリアルアクセスの先頭アドレス（ワード線アドレ
ス）を１セル分だけ戻したセルＭＣｎからデータを読み
出してセルＭＣ(n-1) に再書込みする動作から開始し、
最終的に、セルＭＣ(n-2) の読み出しデータをセルＭＣ
(n-3) に再書込みする。このようなシリアルアクセスに
より、前記ブロックデータがセルＭＣ(n-1) 、ＭＣｎ、
ＭＣ0 〜ＭＣ(n-3) に格納されたことになる。このシリ
アルアクセス後における各セルＭＣ(n-1) 、ＭＣｎ、Ｍ
Ｃ0 〜ＭＣ(n-3) に格納された４ビットのデータの順序
は、このシリアルアクセス前における各セルＭＣ0 〜Ｍ
Ｃ(n-1) に格納されていた４ビットのデータの順序とは
逆になっており、つまり、本来の順序に戻っている。

【００５６】換言すれば、偶数回目のシリアルアクセス
であるか奇数回目のシリアルアクセスであるかに応じ
て、読み出されるブロックデータにおけるデータの順序
が本来の順序になっているか、４ビット単位で逆になっ
ている。この対策としては、図１中に破線で示すよう
に、シリアルアクセスが偶数回目であるか奇数回目であ
るかを示すための例えばフラグ手段（例えばフリップフ
ロップ回路）を含む偶奇判別回路４０と、ブロックデー
タの読み出しに際して偶数回目である場合（４ビット単
位で逆になっている場合）には、偶奇判別回路４０の偶
奇判別出力により読み出しデータの順序を補正する手段
とを設けておけばよい。この補正手段の一例としては、
読み出された４ビットのデータをシリアル・パラレル変
換するシリアル・パラレル変換回路３９とか、読み出さ
れた４ビットのデータを２セル単位（８ビット）あるい
は４セル単位（１６ビット）でシリアル・パラレル変換
する手段を用いることが挙げられる。次に、上記動作に
おける時刻ｔ0 〜ｔ1 の動作を代表的に取り出し、図１
３を参照しながら詳述する。図１３は、図１１のＤＲＡ
Ｍの動作の一例を示すタイミング波形図である。

【００５７】セルＭＣ0 のトランジスタをＱ1 〜Ｑ4 の
順でオンさせるようにワード線（ＷＬ0a〜ＷＬ0d）を制
御し、これと一定のタイミング関係でセルＭＣｎのトラ
ンジスタをＱ4 〜Ｑ1 の順序でオフさせるようにワード
線（ＷＬna〜ＷＬnd）を制御する。そして、セルＭＣｎ
のトランジスタＱ1 〜Ｑ4 が全てオン状態、他のセルＭ
Ｃ0 〜ＭＣ(n-1) のトランジスタＱ1 〜Ｑ4 が全てオフ
状態である時（時刻ｔ0 ）に、ビット線プリチャージ回
路ＰＲによってビット線ＢＬを所定の電位に一定期間プ
リチャージする。この状態で、セルＭＣ0 のトランジス
タＱ1 をオンにすると、セルＭＣ0 のキャパシタＣ1 の
記憶情報がトランジスタＱ1 を経てビット線ＢＬに読み
出され、ｔs のタイミングでセンスアンプＳＡが動作し
て読み出し情報が出力される。このセンス出力によりビ
ット線ＢＬに再書込み電位が設定された後、セルＭＣｎ
のトランジスタＱ4 をオフすると、セルＭＣｎのキャパ
シタＣ4 にビット線ＢＬの電位が（前記セルＭＣ0 のキ
ャパシタＣ1 の記憶情報）が格納される。次に、ビット
線ＢＬを再びプリチャージした後、セルＭＣ0 のトラン
ジスタＱ2 をオンにすると、セルＭＣ0 のキャパシタＣ
2 の記憶情報がトランジスタＱ2 、Ｑ1 を経てビット線
ＢＬに読み出され、ｔs のタイミングでセンスアンプＳ
Ａによりセンスされて出力される。このセンス出力によ
りビット線ＢＬに再書込み電位が設定された後、セルＭ
ＣｎのトランジスタＱ3 をオフすると、セルＭＣｎのキ
ャパシタＣ3 にビット線ＢＬの電位が（前記セルＭＣ0
のキャパシタＣ2 の記憶情報）が格納される。次に、ビ
ット線ＢＬを再びプリチャージした後、セルＭＣ0 のト
ランジスタＱ3 をオンにすると、セルＭＣ0 のキャパシ
タＣ3 の記憶情報がトランジスタＱ3 〜Ｑ1 を経てビッ
ト線ＢＬに読み出され、ｔs のタイミングでセンスアン
プＳＡによりセンスされて出力される。このセンス出力
によりビット線ＢＬに再書込み電位が設定された後、セ
ルＭＣｎのトランジスタＱ2 をオフすると、セルＭＣｎ
のキャパシタＣ2 にビット線ＢＬの電位が（前記セルＭ
Ｃ0 のキャパシタＣ3 の記憶情報）が格納される。次
に、ビット線ＢＬを再びプリチャージした後、セルＭＣ
0 のトランジスタＱ4 をオンにすると、セルＭＣ0 のキ
ャパシタＣ4 の記憶情報がトランジスタＱ4 〜Ｑ1 を経
てビット線ＢＬに読み出され、ｔs のタイミングでセン
スアンプＳＡによりセンスされて出力される。このセン
ス出力によりビット線ＢＬに再書込み電位が設定された
後、セルＭＣｎのトランジスタＱ1 をオフすると、セル
ＭＣｎのキャパシタＣ1にビット線ＢＬの電位が（前記
セルＭＣ0 のキャパシタＣ4 の記憶情報）が格納され
る。これにより、セルＭＣ0 のトランジスタＱ1 〜Ｑ4
が全てオン状態、他のセルＭＣ1 〜ＭＣｎのトランジス
タＱ1 〜Ｑ4 は全てオフ状態になり、次のセルＭＣ1 の
読み出しおよびセルＭＣ0 への再書込みを待機する状態
になる。

【００５８】この状態で、セルＭＣ1 のトランジスタを
Ｑ1 〜Ｑ4 の順序でオンさせ、これと一定のタイミング
関係でセルＭＣ0 のトランジスタをＱ4 〜Ｑ1 の順でオ
フさせるようにワード線（ＷＬ1a〜ＷＬ1d）および（Ｗ
Ｌ0a〜ＷＬ0d）をオン／オフ制御することにより、前記
したセルＭＣ0 の記憶情報を読み出してセルＭＣｎに再
書込みする動作に準じて、セルＭＣ1 の記憶情報を読み
出してセルＭＣ0 に再書込みすることが可能になる。

【００５９】図１１のＤＲＡＭにおいても、図１に示し
たＤＲＡＭと同様に、１カラムから４ビット×１２８個
＝５１２ビット（６４バイト分）を順に読み出すことが
可能になり、セルから時系列で読み出される情報を再書
込みのために一時格納する格納手段が不要になり、高集
積化が可能になり、非常に小さなチップサイズで実現で
きる。

【００６０】なお、図１１のＤＲＡＭにおいて、カラム
内の奇数番目のセルと偶数番目のセルとでトランジスタ
Ｑ1 〜Ｑ4 の配列方向を逆にすれば、奇数番目のセルと
偶数番目のセルとでトランジスタＱ1 同士が隣接するよ
うになるので、図１のＤＲＡＭと同様に、隣接する奇数
番目のセルと偶数番目のセルとでビット線コンタクトを
共通に設けることが可能になる。これにより、８ビット
当り１個のビット線コンタクト（４ビット当り１／２個
のビット線コンタクト）になり、ビット線容量を低減す
ることができる。

【００６１】なお、実際のＤＲＡＭでは、センスアンプ
ＳＡの配列ピッチがビット線ＢＬの配列ピッチより大き
い場合が殆んどであり、ビット線ＢＬとセンスアンプＳ
Ａとの間にトランスファゲートＴＧなどの切換え回路を
設け、１つのセンスアンプＳＡをスイッチング手段によ
り切り換えて複数（通常、２、４、８、…）のカラムで
時分割的に共用する方式（いわゆる、シェアード・セン
スアンプ方式）を採用することが望ましい。

【００６２】図１４は、本発明の第３実施例に係るＤＲ
ＡＭの一部を示す回路図である。このＤＲＡＭは、例え
ば図１に示したＤＲＡＭにシェアード・センスアンプ方
式を適用したものである。つまり、複数（例えば４本）
のビット線ＢＬａ、ＢＬｂ…とトランスファゲートＴＧ
ａ、ＴＧｂ…とが１つのセンスアンプＳＡを共有し、制
御信号φａ、φｂ…による上記トランスファゲートＴＧ
ａ、ＴＧｂ…の制御により複数のビット線ＢＬａ、ＢＬ
ｂ…のうちの一本のみを選択的にセンスアンプＳＡに接
続するように構成されている。

【００６３】図１４のＤＲＡＭは、セルのキャパシタＣ
1 〜Ｃ4 の４ビットの記憶情報を順に読み出し、この４
ビット情報を同一カラムの非使用状態の別のセルのキャ
パシタＣ1 〜Ｃ4 に順に再書込みする動作に際して、上
記４ビット情報の各ビット毎に、同一ロウの４カラムの
セルの記憶情報を同時にそれぞれ対応するビット線ＢＬ
…に読み出し、時分割でセンスアンプＳＡによりセンス
増幅し、それぞれ対応する同一カラムの非使用状態の１
個のセルに再書込みする。

【００６４】このように、セルの読み出し／再書込み動
作を４カラムの順次選択を伴いながら行うことにより、
１６ビット（＝４ビット×４カラム）の読み出し／再書
込みを決められた順に行うことができる。

【００６５】図１４のＤＲＡＭによれば、シェアード・
センスアンプ方式を採用しているので、メモリチップ上
のセンスアンプＳＡのパターン面積を抑制し、一層の高
集積化、大容量化を実現することができる。

【００６６】なお、複数ビットの情報を時系列で読み出
す方式のＤＲＡＭセルのアレイにおいて、シェアード・
センスアンプ方式を採用する技術は、1991IEEE ISSCC D
IGEST OF TECHNICAL PAPERS pp.107 " A Block-Oriente
d RAM withHalf-Sized DRAM Cell and Quasi-Folded Da
ta-Line Architecture " K.Kimura et al.に開示されて
いるが、この文献には本発明のようなシリアルアクセス
方式は開示されていない。

【００６７】また、上記各実施例のＤＲＡＭにおいて、
さらに、複数本のカラムをシーケンシャルに選択し、カ
ラム選択を例えば１カラム進める毎に先頭アドレスを１
セル分だけ戻すようにアクセスするようにすれば、複数
カラムの読み出しビットを順に読み出すことが可能にな
る。なお、本発明のＤＲＡＭにおけるセルアレイの構成
は、フォールデッド・ビット線構造、オープン・ビット
線構造のいずれにも適用できる。

【００６８】また、本発明のＤＲＡＭにおけるビット線
センスアンプＳＡは、一方の入力ノードにビット線ＢＬ
のみが接続される構成（いわゆる、シングルエンド型セ
ンスアンプ構成）、一対の入力ノードが相補的なビット
線対に接続される構成のいずれにも適用できる。

【００６９】また、本発明のＤＲＡＭは、フォールデッ
ド・ビット線構造またはオープン・ビット線構造を採用
し、ビット線とセンスアンプとの間にトランスファゲー
トを設ける場合には、複数対のビット線とトランスファ
ゲートが１つのセンスアンプを共有し、このトランスフ
ァゲートの制御により複数対のビット線のうちの一対の
みが選択的にセンスアンプに接続されるように構成して
もよい。

【００７０】

【発明の効果】上述したように本発明によれば、カスケ
ード型メモリセルのアレイにおける任意のカラム内の複
数のメモリセルに対してシリアルにアクセスする方式を
有し、シリアルアクセスに際して、記憶情報を格納して
いるメモリセルから時系列で順次読み出される情報を再
書込みのために一時的に格納するレジスタを省略するこ
とが可能になり、高集積化が可能になり、非常に小さな
チップサイズで実現し得る半導体記憶装置を提供するこ
とができる。

【００７１】従って、データをブロック単位でシリアル
にリード／ライトする記憶装置（コンピュータシステム
の外部記憶装置として用いられる磁気ディスクなど）を
この発明の半導体記憶装置で代替することにより、外部
記憶装置を高速化できる。

【００７２】また、近年のＤＲＡＭの応用をみれば、キ
ャッシュメモリとの間のブロック転送や画像用データの
処理、保持などのようにシリアルアクセスで対応可能な
分野が急速に拡大しているので、この発明の半導体記憶
装置の用途は広い。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。

【図２】図１中のメモリセルアレイ、センスアンプ、入
出力ゲートの１カラム分を代表的に取り出して一例を示
す回路図。

【図３】図１中のアドレス指定回路およびワード線駆動
回路の一例の一部を示す回路図。

【図４】図３のアドレス指定回路およびワード線駆動回
路の動作の一例を示すタイミング波形図。

【図５】図１のＤＲＡＭの任意のカラム内のメモリセル
に対するシリアルアクセス動作の一例を示すタイミング
図。

【図６】図１のＤＲＡＭの動作の一例を示すタイミング
波形図。

【図７】図１中のアドレス指定回路の他の例を示す回路
図。

【図８】図７のシーケンシャル・デコーダの動作の一例
を示すタイミング図。

【図９】図１中のアドレス指定回路およびワード線駆動
回路の他の例を示すブロック図。

【図１０】図１中のアドレス指定回路およびワード線駆
動回路のさらに他の例を示すブロック図。

【図１１】本発明の第２実施例に係るＤＲＡＭの一部を
示す回路図。

【図１２】図１１のＤＲＡＭの任意のカラム内のメモリ
セルに対するシリアルアクセス動作の一例を示すタイミ
ング図。

【図１３】図１１のＤＲＡＭの動作の一例を示すタイミ
ング波形図。

【図１４】本発明の第３実施例に係るＤＲＡＭの一部を
示す回路図。

【図１５】現在提案されているカスケード・ゲート型の
メモリセルの一例を示す等価回路図。

【図１６】現在提案されているカスケード・ゲート型の
メモリセルの他の例を示す等価回路図。

【符号の説明】

３０…メモリセルアレイ、３１…ロウアドレス指定回
路、３２、３４…クロック発生回路、３３、４３１〜４
３５…ワード線駆動回路、３５…センスアンプ、３９…
シリアル・パラレル変換回路、４０…偶奇判別回路、５
１…アドレスカウンタ、５２…デコーダ、Ｑ１〜Ｑ５…
ＭＯＳトランジスタ、Ｃ１〜Ｃ４…キャパシタ、ＢＬ、
ＢＬａ〜ＢＬｄ…ビット線、ＷＬ0a〜ＷＬ0e、ＷＬna〜
ＷＬne…ワード線、ＰＲ…プリチャージ回路、ＴＧ、Ｔ
Ｇａ〜ＴＧｄ…トランスファゲート、ＳＡ…センスアン
プ、ＣＳ…カラム選択スイッチ、Ｉ／Ｏ、／（Ｉ／Ｏ）
…入出力線、ＳＲ…シフトレジスタ。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 カスケード型のダイナミック型メモリセ
   ルが行列状に配列され、同一行のメモリセルに共通に接
   続されたワード線および同一列のメモリセルに共通に接
   続されたビット線を有するメモリセルアレイと、 このメモリセルアレイの任意のカラム内の複数のメモリ
   セルに対してシリアルにアクセスし、記憶情報を格納し
   ているメモリセルの１個から複数ビットの情報を時系列
   で読み出し、この複数ビットの情報を上記メモリセルと
   同一カラム内の別の１個の非使用状態のメモリセルに順
   次再書込みするように制御するシリアルアクセス制御手
   段とを具備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、前記メモリセルは、カスケード接続された３個以上
   のＭＯＳトランジスタの両端が同じビット線に接続され
   たカスケード・ゲートと、上記各ＭＯＳトランジスタ相
   互間の接続ノードに対応して各一端が接続された複数の
   情報記憶用のキャパシタとを有し、上記複数のＭＯＳト
   ランジスタの各ゲートが別々のワード線に接続されてい
   ることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、前記メモリセルは、カスケード接続された複数のＭ
   ＯＳトランジスタの一端側がビット線に接続されたカス
   ケード・ゲートと、上記各ＭＯＳトランジスタの上記ビ
   ット線から遠い側の各他端に対応して各一端が接続され
   た複数の情報記憶用のキャパシタとを有し、上記複数の
   ＭＯＳトランジスタの各ゲートが別々のワード線に接続
   されていることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体記憶装置において、前記カラム内の複数のメモリ
   セルは、連続的なブロックデータを記憶するためのｎ
   （整数）個のメモリセルと、シリアルアクセスの最初に
   上記ブロックデータの最初の書込みを行うための１個の
   メモリセルとを有することを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項４記載の半導体記憶装置におい
   て、前記シリアルアクセス制御手段は、 前記メモリセルアレイにおけるカラム毎に設けられたセ
   ンスアンプと、 前記メモリセルアレイにおける任意のカラム内の複数の
   メモリセルに対してシリアルにアドレス指定を行うロウ
   アドレス指定回路と、 上記ロウアドレス指定回路により指定されるアドレスの
   メモリセルに接続されているワード線を選択的に駆動す
   るワード線駆動回路とを具備することを特徴とする半導
   体記憶装置。
6. 【請求項６】 請求項５記載の半導体記憶装置におい
   て、前記シリアルアクセス制御手段は、 前記カラム内における２個のメモリセルに対する複数ビ
   ットの情報の読み出し／再書込みを、読み出しと再書込
   みとの組み合わせが異なる２個のメモリセルを単位とし
   て順次行うように制御し、前記カラム内の（ｎ＋１）個
   のメモリセルに対する１回のシリアルアクセスで、ｎ個
   のメモリセルに格納されている連続的なブロックデータ
   を順次読み出すと同時に、この読み出し前に非使用状態
   であった１個のメモリセルを含むｎ個のメモリセルに上
   記ブロックデータを再書込みするように制御する機能を
   有することを特徴とする半導体記憶装置。
7. 【請求項７】 請求項５記載の半導体記憶装置におい
   て、さらに、前記カラムのビット線とセンスアンプとの
   間に挿入され、所定のタイミングでオン／オフ制御され
   るトランスファゲートを具備し、このトランスファゲー
   トは前記メモリセルから読み出された信号を前記センス
   アンプに転送した直後にオフ状態に制御されることを特
   徴とする半導体記憶装置。
8. 【請求項８】 請求項４記載の半導体記憶装置におい
   て、前記シリアルアクセス制御手段は、 前記メモリセルアレイにおける複数のカラム毎に１個設
   けられたセンスアンプと、 このセンスアンプを前記複数のカラムに選択的に電気的
   に接続するための切換回路と、 前記メモリセルアレイにおける任意のカラム内の複数の
   メモリセルに対してシリアルにアドレス指定を行うロウ
   アドレス指定回路と、 上記ロウアドレス指定回路により指定されるアドレスの
   メモリセルに接続されているワード線を選択的に駆動す
   るワード線駆動回路とを具備し、 前記複数のカラムにおけるそれぞれ複数のメモリセルに
   対するシリアルアクセスに際し、上記複数のカラムを順
   次選択して上記複数のカラムで前記センスアンプを時分
   割的に共用するように制御する機能を有することを特徴
   とする半導体記憶装置。
9. 【請求項９】 請求項８記載の半導体記憶装置におい
   て、前記シリアルアクセス制御手段は、 前記カラム内における２個のメモリセルに対する複数ビ
   ットの情報の読み出し／再書込みを、読み出しと再書込
   みとの組み合わせが異なる２個のメモリセルを単位とし
   て順次行うように制御し、前記カラム内の（ｎ＋１）個
   のメモリセルに対する１回のシリアルアクセスで、ｎ個
   のメモリセルに格納されている連続的なブロックデータ
   を順次読み出すと同時に、この読み出し前に非使用状態
   であった１個のメモリセルを含むｎ個のメモリセルに上
   記ブロックデータを再書込みするように制御する機能を
   有することを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項６または１０記載の半導体記憶
    装置において、前記シリアルアクセス制御手段は、 前記シリアルアクセス毎に、次回にアクセスを開始すべ
    きメモリセルの先頭アドレスを１メモリセル分だけシフ
    トするように制御する機能を具備することを特徴とする
    半導体記憶装置。
11. 【請求項１１】 請求項２記載の半導体記憶装置におい
    て、前記シリアルアクセス制御手段は、 前記メモリセルアレイのワード線数のｋ（整数）分の１
    に対応する段数を有するシフトレジスタあるいはシーケ
    ンシャルデコーダと、 上記シフトレジスタあるいはシーケンシャルデコーダの
    各段出力により対応して選択制御され、上記各段出力に
    より指定されるアドレスのメモリセルに接続されている
    ワード線を選択的に駆動するｋ個を１組とする（ｎ＋
    １）組のワード線駆動回路とを具備することを特徴とす
    る半導体記憶装置。
12. 【請求項１２】 請求項３記載の半導体記憶装置におい
    て、前記シリアルアクセス制御手段は、さらに、 偶数回目のシリアルアクセスであるか奇数回目のシリア
    ルアクセスであるかを判別する偶奇判別回路と、 メモリセルから読み出された複数ビットの情報が本来の
    順序とは逆の順序になっているシリアルアクセスに際し
    ては上記偶奇判別回路の判別出力に基ずいて上記複数ビ
    ットの順序を補正する補正手段とを具備することを特徴
    とする半導体記憶装置。
13. 【請求項１３】 請求項１２記載の半導体記憶装置にお
    いて、前記補正手段は、メモリセルから読み出された複
    数ビットの情報をシリアル・パラレル変換する手段であ
    ることを特徴とする半導体記憶装置。