KR920018760A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR920018760A
KR920018760A KR1019920004051A KR920004051A KR920018760A KR 920018760 A KR920018760 A KR 920018760A KR 1019920004051 A KR1019920004051 A KR 1019920004051A KR 920004051 A KR920004051 A KR 920004051A KR 920018760 A KR920018760 A KR 920018760A
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도흐루 후루야마
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아오이 죠이치
가부시기가이샤 도시바
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Abstract

내용 없음

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 관한 DRAMA의 일부를 나타내는 회로도,
제2도는 제1도의 DRAMA의 동일 칼럼 내의 메모리 셀에 대한 직렬 액세스 동작의 일례를 설명하기 위하여 나타내는 타이밍도,
제3도는 제1도의 DRAM동작의 일례를 나타내는 타이밍 파형도.

Claims (10)

  1. 종족 게이트형의 동적 메모리 셀(MCO~MCn)의 배열과, 상기 메모리 셀 배열의 동일 칼럼내의 복수 메모리 셀에 대하여 직렬 액세스 하고, 기억 정보를 격납하고 있는 메모리 셀로부터 복수 비트의 정보를 시계열로 독출하고 이 복수 비트의 정보를 동일 칼럼내의 다른 1개의 비사용 상태 메모리 셀에 차례로 재기록하도록 제어하는 액세스 수단(41,42;51,52,53)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 메모리 셀은 종속 접속된 3개 이상의 MOS 트랜지스터(Q1~Q3)의 양단이 같은 비트라인(BL)에 접속된 종속·게이트와 상기 각 MOS트랜지스터 상호간의 접속 노드에 대응하여 각 일단이 접속된 복수의 정보 기억용 커패시터(C1~C4)로 구성되고, 상기 복수의 MOS트랜지스터 각각 게이트가 각각의 워드라인(WLOa~WLnd)에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 메모리 셀은 종속 접속된 복수 MOS 트랜지스터(Q1~Q4)의 일단측이 비트라인(BL)에 접속된 종속·게이트와 상기 각 MOS트랜지스터 싱기 비트 라인에서 먼측의 각 타단에 대응하여 각 일단이 접속된 복수의 정보 기억용 커패시터(C1~C4)로 구성되고, 상기 복수의 MOS트랜지스터 각 게이트가 각각 워드 라인(WLOa~WLnd)에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 액세스 수단은 상기 복수 비트 정보의 독출/재기록의 독출 및 기록의 조합이 상이한 2개 메모리 셀을 단위로 하여 차례로 행하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 액세스 수단은, 상기 메모리 셀 배열의 동일 칼럼내의 복수(n+1)개의 메모리 셀에 대한 1회의 직렬 액세스이고, n개 메모리 셀에 격납되어 있는 연속적인 블록 데이터를 차례로 독출하는 동시에, 이 독출전에 비사용 상태였던 1개 메모리 셀을 포함하는 n개 메모리 셀에 상기 블록 데이타를 재기록하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 액세스 수단은 상기 1회의 직렬 액세스마다 다음번에 액세스를 개시할 워드 라인의 선두 어드레스를 1 메모리 셀분만 변환하도록 제어하는 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 제3항의 메모리 셀을 사용하고 있는 경우 홀수 번째 직렬 액세스 인가 짝수번째 직렬 액세스 인가에 따라 메모리에서 독출되는 복수 비트의 정보가 본래 순서, 혹은, 반대 순서로 되어 있는가를 나타내기 위한 플러그 수단과, 상기 블록 데이타의 독출에 있어서 상기 플러그 수단을 참조하고 메모리 셀에서 독출된 복수 비트의 정보가 반대 순서로 되어 있을 경우 그 순서를 보정하는 보정 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 보정 수단은 메모리 셀에서 독출된 복수 비트의 정보를 직렬·병렬 변환하는 수단인 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서, 상기 칼럼의 비트 라인 및 비트 라인 감지 증폭기 간에 전송 게이트가 삽입되고 이 전송게이트가 선택적으로 온/오프 제어됨으로써 상기 메모리 셀로부터의 정보 독출시 상기 비트 라인 감지 증폭기에 의한 상기 비트라인의 충·방전을 행하지 않고 재기록시에만 상기 비트 라인 감지 증폭기에 의한 상기 비트 라인의 충·방전을 행하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서, 상기 메모리 셀 배열에 대한 복수개 칼럼을 순차적으로 선택하는 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920004051A 1991-03-14 1992-03-12 반도체 기억 장치 KR950010140B1 (ko)

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