JPH01112593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01112593A JPH01112593A JP62268154A JP26815487A JPH01112593A JP H01112593 A JPH01112593 A JP H01112593A JP 62268154 A JP62268154 A JP 62268154A JP 26815487 A JP26815487 A JP 26815487A JP H01112593 A JPH01112593 A JP H01112593A
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- level
- memory cell
- data
- reset
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置におけるメモリセルデータの一
括書き換えもしくはリセット技術に関し、例えばアドレ
ス変換参照テーブルやキャッシュメモリに適用して有効
な技術に関するものである。
括書き換えもしくはリセット技術に関し、例えばアドレ
ス変換参照テーブルやキャッシュメモリに適用して有効
な技術に関するものである。
従来、メモリセルをマトリクス配置して成るメモリセル
アレイを備えた半導体記憶装置において。
アレイを備えた半導体記憶装置において。
メモリセルの選択は、メモリセルの選択端子が行毎に結
合されたワード線の選択と、メモリセルのデータ入出力
端子が列毎に結合されたビット線の選択動作によって行
われる。したがって、列方向の特定ビットを順次アクセ
スするにはワード線を順次１本づつ選択するようにして
アドレススキャンをしなければならない。尚、半導体記
憶装置について記載された文献の例としては昭和５９年
１１月３０日オーム社発行のｒＬＳＩハンドブック」Ｐ
２Ｏ３及びＰ２Ｏ３がある。
合されたワード線の選択と、メモリセルのデータ入出力
端子が列毎に結合されたビット線の選択動作によって行
われる。したがって、列方向の特定ビットを順次アクセ
スするにはワード線を順次１本づつ選択するようにして
アドレススキャンをしなければならない。尚、半導体記
憶装置について記載された文献の例としては昭和５９年
１１月３０日オーム社発行のｒＬＳＩハンドブック」Ｐ
２Ｏ３及びＰ２Ｏ３がある。
ところで、ＳＲＡＭ （スタティック・ランダム・アク
セス・メモリ）やＤＲＡＭ （ダイナミック・ランダム
・アクセス・メモリ）などの電気的に書き換え可能なメ
モリはアドレス変換参照テーブルやキャッシュメモリに
利用される。斯る用途において、アドレス変換情報など
のデータは複数ビットで構成される場合が殆どであるか
ら、それらデータは、複数ビット単位で一括アクセス可
能にワード方向のメモリセルにワード線単位で格納され
、且つ、アドレス変換情報などのデータにはその有効性
を意味するようなフラグビットが付加されている。この
フラグビットはそれと対を成すデータの有効性を意味す
る性質上、フラグビットと対を成すデータの書き換えに
当たっては、先ずフラグビットの有効性が判断され、無
効とされているデータから書き換えが実行される。した
がって、アドレス変換参照テーブルやキャッシュメモリ
においてその格納データを全て書き換えるに際しては。
セス・メモリ）やＤＲＡＭ （ダイナミック・ランダム
・アクセス・メモリ）などの電気的に書き換え可能なメ
モリはアドレス変換参照テーブルやキャッシュメモリに
利用される。斯る用途において、アドレス変換情報など
のデータは複数ビットで構成される場合が殆どであるか
ら、それらデータは、複数ビット単位で一括アクセス可
能にワード方向のメモリセルにワード線単位で格納され
、且つ、アドレス変換情報などのデータにはその有効性
を意味するようなフラグビットが付加されている。この
フラグビットはそれと対を成すデータの有効性を意味す
る性質上、フラグビットと対を成すデータの書き換えに
当たっては、先ずフラグビットの有効性が判断され、無
効とされているデータから書き換えが実行される。した
がって、アドレス変換参照テーブルやキャッシュメモリ
においてその格納データを全て書き換えるに際しては。
先ずフラグビットを、無効を意味するレベルに書き換え
てリセットしておかなければならない。
てリセットしておかなければならない。
しかしながら、アドレス変換情報などのデータやそれと
対を成すフラグビットがワード線単位でメモリセルに格
納されていると、アドレス変換情報などのデータを全体
的に書き換える動作に先立って全てのフラグビットを無
効レベルにリセットするには、ワード線を順次１本づつ
選択するようにしてアドレススキャンを行いながら各フ
ラグビットを逐次書きえなければならず、これにより、
フラグビットをリセットする動作に時間がかかるという
問題点があった。
対を成すフラグビットがワード線単位でメモリセルに格
納されていると、アドレス変換情報などのデータを全体
的に書き換える動作に先立って全てのフラグビットを無
効レベルにリセットするには、ワード線を順次１本づつ
選択するようにしてアドレススキャンを行いながら各フ
ラグビットを逐次書きえなければならず、これにより、
フラグビットをリセットする動作に時間がかかるという
問題点があった。
本発明の目的は、ワード線選択動作とは無関係に複数の
メモリセルデータを一括して高速に書き換えることがで
きる半導体記憶装置を提供することにある。
メモリセルデータを一括して高速に書き換えることがで
きる半導体記憶装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
ｃ問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち１選択端子がワード線に結合され、データ入出
力端子がビット線に結合されたメモリセルを含み、その
メモリセルのデータ保持部の端子例えばスタティック型
メモリセルに含まれるフリップフロップ回路の一方のデ
ータ入出力端子をワード線選択動作とは独立して選択的
にレベル強制するレベル強制手段を備えて成るものであ
る〔作 用〕 上記した手段によれば、レベル強制手段により、ワード
線選択動作とは独立してメモリセルにおけるデータ保持
部の端子がその保持データレベルに関係なく所定レベル
に強制されることにより、ビット線方向に並ぶメモリセ
ル列のように複数の異なるワード線に結合されている多
数のメモリセルの保持データを所定レベルに書き換える
リセット動作の高速化を達成するものである。
力端子がビット線に結合されたメモリセルを含み、その
メモリセルのデータ保持部の端子例えばスタティック型
メモリセルに含まれるフリップフロップ回路の一方のデ
ータ入出力端子をワード線選択動作とは独立して選択的
にレベル強制するレベル強制手段を備えて成るものであ
る〔作 用〕 上記した手段によれば、レベル強制手段により、ワード
線選択動作とは独立してメモリセルにおけるデータ保持
部の端子がその保持データレベルに関係なく所定レベル
に強制されることにより、ビット線方向に並ぶメモリセ
ル列のように複数の異なるワード線に結合されている多
数のメモリセルの保持データを所定レベルに書き換える
リセット動作の高速化を達成するものである。
第３図は本発明に係る半導体記憶装置の一実施例である
ＳＲＡＭ （スタティック・ランダム・アクセス・メモ
リ）の全体を示す概略ブロック図である。同図に示され
るＳＲＡＭは、特に制限されないが、アドレス変換参照
テーブルに利用され、公知の半導体集積回路製造技術に
よって１つの半導体基板に形成される。
ＳＲＡＭ （スタティック・ランダム・アクセス・メモ
リ）の全体を示す概略ブロック図である。同図に示され
るＳＲＡＭは、特に制限されないが、アドレス変換参照
テーブルに利用され、公知の半導体集積回路製造技術に
よって１つの半導体基板に形成される。
本実施例のＳＲＡＭは、特に制限されないが、スタティ
ック型メモリセルをｎ行ｎ列にマトリクス配置して成る
メモリセルアレイＭＣＡを有する。
ック型メモリセルをｎ行ｎ列にマトリクス配置して成る
メモリセルアレイＭＣＡを有する。
メモリセルアレイＭＣＡに含まれるメモリセルの選択端
子は行毎にワード線ＷＬ、〜ＷＬｎに結合され、メモリ
セルのデータ入出力端子は列毎にビット線対ＢＬ、、Ｂ
Ｌ、〜ＢＬｎ、ＢＬｎに結合される。上記ビット線対Ｂ
ＬＩ、ＢＬ、〜ＢＬｎ、ＢＬｎの一端部は図示しない負
荷トランジスタに結合され、他端部は特に制限されない
が図示しないセンスアンプを介してｎビットのデータを
並列的に入出力可能な入出力回路Ｉ１０に結合される。
子は行毎にワード線ＷＬ、〜ＷＬｎに結合され、メモリ
セルのデータ入出力端子は列毎にビット線対ＢＬ、、Ｂ
Ｌ、〜ＢＬｎ、ＢＬｎに結合される。上記ビット線対Ｂ
ＬＩ、ＢＬ、〜ＢＬｎ、ＢＬｎの一端部は図示しない負
荷トランジスタに結合され、他端部は特に制限されない
が図示しないセンスアンプを介してｎビットのデータを
並列的に入出力可能な入出力回路Ｉ１０に結合される。
上記ワード線ＷＬ工〜ＷＬｎはアドレスデコーダＡＤＥ
Ｃの出力選択信号によりアドレス信号に応じた所定の１
本が選択レベルに駆動される。アドレス信号に応じて所
定１本のワード線が選択レベルに駆動されると、当該ワ
ード線に結合されるメモリセル列データ入出力端子が上
記入出力回路Ｉ１０に導通にされ、メモリアクセス動作
の種類に従って外部から供給されるデータが当該メモリ
セルに書き込まれ、また、当該メモリセルのデータが外
部に読み出される。
Ｃの出力選択信号によりアドレス信号に応じた所定の１
本が選択レベルに駆動される。アドレス信号に応じて所
定１本のワード線が選択レベルに駆動されると、当該ワ
ード線に結合されるメモリセル列データ入出力端子が上
記入出力回路Ｉ１０に導通にされ、メモリアクセス動作
の種類に従って外部から供給されるデータが当該メモリ
セルに書き込まれ、また、当該メモリセルのデータが外
部に読み出される。
本実施例のＳＲＡＭがアドレス変換参照テーブルに利用
される場合、特に制限されないが、１単位もしくは１群
を構成するｍビットのアドレス変換情報はワード線単位
で行方向に格納され、各アドレス変換情報にはその有効
性を示すフラグビットが各行アドレス毎に１ビツトづつ
付加されている。第３図に示されるメモリセルアレイＭ
ＣＡにおいてＤＥは、ｍビットを１単位とするアドレス
変換情報をビット線対ＢＬ□、ＢＬ工〜ＢＬｍ、ＢＬｍ
に対応するメモリセルにワード線毎に格納可能なアドレ
ス変換情報格納領域とされ、ＦＥは特に制限されないが
ビット線対ＢＬｎ、ＢＬｎに対応する１列のメモリセル
列にフラグビットを格納するフラグビット格納領域とさ
れる。
される場合、特に制限されないが、１単位もしくは１群
を構成するｍビットのアドレス変換情報はワード線単位
で行方向に格納され、各アドレス変換情報にはその有効
性を示すフラグビットが各行アドレス毎に１ビツトづつ
付加されている。第３図に示されるメモリセルアレイＭ
ＣＡにおいてＤＥは、ｍビットを１単位とするアドレス
変換情報をビット線対ＢＬ□、ＢＬ工〜ＢＬｍ、ＢＬｍ
に対応するメモリセルにワード線毎に格納可能なアドレ
ス変換情報格納領域とされ、ＦＥは特に制限されないが
ビット線対ＢＬｎ、ＢＬｎに対応する１列のメモリセル
列にフラグビットを格納するフラグビット格納領域とさ
れる。
上記フラグビット格納領域ＦＥに含まれる１列分のメモ
リセルＭＣは、そのデータ保持部の端子をワード線選択
動作とは独立して選択的にレベル強制し得るレベル強制
手段を備えて成るものである。
リセルＭＣは、そのデータ保持部の端子をワード線選択
動作とは独立して選択的にレベル強制し得るレベル強制
手段を備えて成るものである。
第１図は上記メモリセルＭＣの一例を示す回路図である
。このメモリセルＭＣは相補型ＭＯ３（以下単にＣＭＯ
８とも記す）インバータ回路によって構成されるフリッ
プフロップ回路ＦＦをデータ保持部とする。即ち、この
フリップフロップ回路ＦＦは、Ｐチャンネル型ＭＯ８Ｆ
ＥＴＱ１及びＮチャンネル型ＭＯ８ＦＥＴＱ２を電源端
子■ｄｄ、Ｖｓｓ間に直列接続したＣＭＯＳインバータ
回路ＩＮＶＩと、Ｐチャンネル型ＭＯ８ＦＥＴＱ３及び
Ｎチャンネル型ＭＯ８ＦＥＴＱ４を電源端子Ｖｄｄ、Ｖ
ｓｓ間に直列接続したＣＭＯＳインバータ回路ＩＮＶ２
とを備え、ＣＭＯＳインバータ回路ＩＮＶＩの入力端子
がＣＭＯＳインバータ回路ＩＮＶ２の出力端子に結合さ
れると共に、ＣＭＯＳインバータ回路ＩＮＶＩの出力端
子がＣＭＯＳインバータ回路ＩＮＶ２の入力端子に結合
されて構成される。フリップフロップ回路ＦＦのデータ
入出力端子は選択ＭＯ８ＦＥＴＱ５．Ｑ６を介して夫々
ビット線対ＢＬｎ、ＢＬｎに結合され、それら選択ＭＯ
３ＦＥＴＱ５．Ｑ６のグー１〜電極はワード線ＷＬ□（
ｗＬ２〜Ｗ Ｌ ｎ ）に結合される。メモリセルＭＣ
におけるここまでの構成は上記アドレス変換情報格納領
域ＤＥに含まれる通常のスタティック型メモリセルの構
成と変わりないが、更に、レベル強制手段として、選択
ＭＯ８ＦＥＴＱ５とＣＭＯＳインバータ回路ＩＮＶ１７
）出力端子との結合ノードを回路の接地端子のような一
方の電源端子Ｖｓｓに選択的に導通とするＮチャンネル
型すセットＭＯ８ＦＥＴＱ７が設けられる。フラグビッ
ト格納領域ＦＥを構成する全てのメモリセルＭＣに含ま
れるこのリセットＭＯ８ＦＥＴＱ７のゲート電極にはリ
セット信号ＲＥＳＥＴが共通に印加される。リセット信
号ＲＥＳＥＴは直接外部制御端子から供給するようにし
てもよいし、また、外部制御信号のレベルの組合せによ
って図示しない内部制御回路でフラグビットのリセット
動作モードが設定されるとき、当該図示しない内部制御
回路によって所定時間ハイレベルのようなリセット指示
レベルに制御されるようにしてもよい。
。このメモリセルＭＣは相補型ＭＯ３（以下単にＣＭＯ
８とも記す）インバータ回路によって構成されるフリッ
プフロップ回路ＦＦをデータ保持部とする。即ち、この
フリップフロップ回路ＦＦは、Ｐチャンネル型ＭＯ８Ｆ
ＥＴＱ１及びＮチャンネル型ＭＯ８ＦＥＴＱ２を電源端
子■ｄｄ、Ｖｓｓ間に直列接続したＣＭＯＳインバータ
回路ＩＮＶＩと、Ｐチャンネル型ＭＯ８ＦＥＴＱ３及び
Ｎチャンネル型ＭＯ８ＦＥＴＱ４を電源端子Ｖｄｄ、Ｖ
ｓｓ間に直列接続したＣＭＯＳインバータ回路ＩＮＶ２
とを備え、ＣＭＯＳインバータ回路ＩＮＶＩの入力端子
がＣＭＯＳインバータ回路ＩＮＶ２の出力端子に結合さ
れると共に、ＣＭＯＳインバータ回路ＩＮＶＩの出力端
子がＣＭＯＳインバータ回路ＩＮＶ２の入力端子に結合
されて構成される。フリップフロップ回路ＦＦのデータ
入出力端子は選択ＭＯ８ＦＥＴＱ５．Ｑ６を介して夫々
ビット線対ＢＬｎ、ＢＬｎに結合され、それら選択ＭＯ
３ＦＥＴＱ５．Ｑ６のグー１〜電極はワード線ＷＬ□（
ｗＬ２〜Ｗ Ｌ ｎ ）に結合される。メモリセルＭＣ
におけるここまでの構成は上記アドレス変換情報格納領
域ＤＥに含まれる通常のスタティック型メモリセルの構
成と変わりないが、更に、レベル強制手段として、選択
ＭＯ８ＦＥＴＱ５とＣＭＯＳインバータ回路ＩＮＶ１７
）出力端子との結合ノードを回路の接地端子のような一
方の電源端子Ｖｓｓに選択的に導通とするＮチャンネル
型すセットＭＯ８ＦＥＴＱ７が設けられる。フラグビッ
ト格納領域ＦＥを構成する全てのメモリセルＭＣに含ま
れるこのリセットＭＯ８ＦＥＴＱ７のゲート電極にはリ
セット信号ＲＥＳＥＴが共通に印加される。リセット信
号ＲＥＳＥＴは直接外部制御端子から供給するようにし
てもよいし、また、外部制御信号のレベルの組合せによ
って図示しない内部制御回路でフラグビットのリセット
動作モードが設定されるとき、当該図示しない内部制御
回路によって所定時間ハイレベルのようなリセット指示
レベルに制御されるようにしてもよい。
したがって、フラグビット格納領域ＦＥに含まれる全て
のメモリセルＭＣのデータを所定のレベルに書き換えて
フラグビットをリセットする場合。
のメモリセルＭＣのデータを所定のレベルに書き換えて
フラグビットをリセットする場合。
リセット信号ＲＥＳＥＴをハイレベルに制御すると、フ
リップフロップ回路ＦＦにおけるＣＭＯＳインバータＩ
ＮＶＩ側のデータ入出力端子がロウレベルに強制されて
各フリップフロップ回路ＦＦのラッチデータが夫々同一
レベルに書き換えられ。
リップフロップ回路ＦＦにおけるＣＭＯＳインバータＩ
ＮＶＩ側のデータ入出力端子がロウレベルに強制されて
各フリップフロップ回路ＦＦのラッチデータが夫々同一
レベルに書き換えられ。
これにより、フラグビットの一括リセットが実行される
。フラグビットの一括リセットに際してリセット信号Ｒ
ＥＳＥＴのハイレベル期間は通常のデータ書き込み動作
における１回の書き換え時間に呼応する時間で足りる。
。フラグビットの一括リセットに際してリセット信号Ｒ
ＥＳＥＴのハイレベル期間は通常のデータ書き込み動作
における１回の書き換え時間に呼応する時間で足りる。
第２図は上記メモリセルＭＣの他の例を示す回路図であ
る。このメモリセルＭＣも第１図のメモリセルＭＣ同様
にＣＭＯＳインバータ回路ＩＮＶ１及びＩＮＶ２によっ
て構成されるフリップフロップ回路ＦＦをデータ保持部
とするが、レベル強制手段は、フリップフロップ回路Ｆ
ＦにおけるＣＭＯＳインバータ回路ＩＮＶ２の接地電極
を一方の電源端子Ｖｓｓの接地電位に呼応する電圧信号
又は他方の電源端子Ｖｄｄの電源電圧に呼応電圧信号を
選択的に供給可能とするリセット信号線Ｌｒｅｓｅｔと
される。このリセット信号線Ｌｒｅｓｅｔは、特に制限
されないが、上記第１図のリセット信号ＲＥＳＥＴの為
の信号線に代替し得るもので、外部制御信号のレベルの
組合せにより図示しない内部制御回路でフラグビットの
リセット動作モードが設定されるとき、当該図示しない
内部制御回路によって所定時間他方の電源端子Ｖｄｄに
印加されるものと同じハイレベルの電圧信号が供給され
、それ以外の場合には一方の電源端子Ｖｓｓに印加され
るものと同じロウレベルの電圧信号が供給されるように
制御される。
る。このメモリセルＭＣも第１図のメモリセルＭＣ同様
にＣＭＯＳインバータ回路ＩＮＶ１及びＩＮＶ２によっ
て構成されるフリップフロップ回路ＦＦをデータ保持部
とするが、レベル強制手段は、フリップフロップ回路Ｆ
ＦにおけるＣＭＯＳインバータ回路ＩＮＶ２の接地電極
を一方の電源端子Ｖｓｓの接地電位に呼応する電圧信号
又は他方の電源端子Ｖｄｄの電源電圧に呼応電圧信号を
選択的に供給可能とするリセット信号線Ｌｒｅｓｅｔと
される。このリセット信号線Ｌｒｅｓｅｔは、特に制限
されないが、上記第１図のリセット信号ＲＥＳＥＴの為
の信号線に代替し得るもので、外部制御信号のレベルの
組合せにより図示しない内部制御回路でフラグビットの
リセット動作モードが設定されるとき、当該図示しない
内部制御回路によって所定時間他方の電源端子Ｖｄｄに
印加されるものと同じハイレベルの電圧信号が供給され
、それ以外の場合には一方の電源端子Ｖｓｓに印加され
るものと同じロウレベルの電圧信号が供給されるように
制御される。
したがって、第２図のメモリセルにおいて、フラグビッ
ト格納領域ＦＥに含まれる全てのメモリセルＭＣのデー
タを所定のレベルに書き換えてフラグビットをリセット
する場合、リセット信号線Ｌｒｅｓｅｔにハイレベルの
電圧信号が供給されると、フリップフロップ回路ＦＦに
おけるＣＭＯＳインバータＩＮＶＺ側のデータ入出力端
子がハイレベルに強制されて各フリップフロップ回路Ｆ
Ｆのラッチデータが夫々同一レベルに書き換えられ、こ
れにより、フラグビットの一括リセットが実行される。
ト格納領域ＦＥに含まれる全てのメモリセルＭＣのデー
タを所定のレベルに書き換えてフラグビットをリセット
する場合、リセット信号線Ｌｒｅｓｅｔにハイレベルの
電圧信号が供給されると、フリップフロップ回路ＦＦに
おけるＣＭＯＳインバータＩＮＶＺ側のデータ入出力端
子がハイレベルに強制されて各フリップフロップ回路Ｆ
Ｆのラッチデータが夫々同一レベルに書き換えられ、こ
れにより、フラグビットの一括リセットが実行される。
フラグビットの一括リセットに際してハイレベル電圧信
号の供給期間は通常のデータ書き込み動作における１回
の書き換え時間に呼応する時間で足りる。
号の供給期間は通常のデータ書き込み動作における１回
の書き換え時間に呼応する時間で足りる。
上記実施例によれば以下の作用効果を得るものである。
（１）フラグビット格納領域に含まれるスタティック型
メモリセルＭＣは、そのフリップフロップ回路ＦＦの一
方のデータ入出力端子をワード線選択動作とは独立して
選択的にレベル強制し得るレベル強制手段としてリセッ
トＭＯ８ＦＥＴＱ７或いはリセット信号線Ｌｒｅｓａｔ
を持つことにより、ワード線選択動作とは独立して１列
の各メモリセルＭＣにおけるフリップフロップ回路ＦＦ
のラッチデータを概ね１回の書き込み時間で夫々同一レ
ベルに書き換えることができ、これにより。
メモリセルＭＣは、そのフリップフロップ回路ＦＦの一
方のデータ入出力端子をワード線選択動作とは独立して
選択的にレベル強制し得るレベル強制手段としてリセッ
トＭＯ８ＦＥＴＱ７或いはリセット信号線Ｌｒｅｓａｔ
を持つことにより、ワード線選択動作とは独立して１列
の各メモリセルＭＣにおけるフリップフロップ回路ＦＦ
のラッチデータを概ね１回の書き込み時間で夫々同一レ
ベルに書き換えることができ、これにより。
ビット線方向に並ぶメモリセル列のように複数の異なる
ワード線に結合されている多数のメモリセルＭＣの保持
データを所定レベルに書き換えるリセット動作の高速化
を達成することができる。
ワード線に結合されている多数のメモリセルＭＣの保持
データを所定レベルに書き換えるリセット動作の高速化
を達成することができる。
（２）上記作用効果より、アドレス変換参照テーブルの
内容を更新する動作の高速化に寄与することができる。
内容を更新する動作の高速化に寄与することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されず、その要
旨を逸脱しない範囲において種々変更することができる
ことは言うまでもない。
具体的に説明したが本発明はそれに限定されず、その要
旨を逸脱しない範囲において種々変更することができる
ことは言うまでもない。
例えばスタティック型メモリセルのフリップフロップ回
路は相補形ＭＯＳインバータ回路によって構成されるも
のに限定されず適宜変更することができる。また、メモ
リのアドレシングならびにデータ入出力のための構成は
上記実施例のような行単位でメモリセルをアクセスして
データの入出力を行うものに限定されず、ビット線を選
択するための回路構成が付加される形式にしてもよい。
路は相補形ＭＯＳインバータ回路によって構成されるも
のに限定されず適宜変更することができる。また、メモ
リのアドレシングならびにデータ入出力のための構成は
上記実施例のような行単位でメモリセルをアクセスして
データの入出力を行うものに限定されず、ビット線を選
択するための回路構成が付加される形式にしてもよい。
また本発明はＳＲＡＭに限定されず、ＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）や擬似ＳＲＡＭ
など各種半導体記憶装置に適用することができる。例え
ば、ＤＲＡＭにリセットＭＯ８ＦＥＴＱ７のようなレベ
ル強制手段を適用する場合には、蓄積容量の一方の電極
を選択的に他方の電極レベルと同一にすることができる
ようにリセットＭＯ８ＦＥＴを配置すればよい。
ミック・ランダム・アクセス・メモリ）や擬似ＳＲＡＭ
など各種半導体記憶装置に適用することができる。例え
ば、ＤＲＡＭにリセットＭＯ８ＦＥＴＱ７のようなレベ
ル強制手段を適用する場合には、蓄積容量の一方の電極
を選択的に他方の電極レベルと同一にすることができる
ようにリセットＭＯ８ＦＥＴを配置すればよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるアドレス変換参照テ
ーブルに適用した場合について説。
をその背景となった利用分野であるアドレス変換参照テ
ーブルに適用した場合について説。
明したが、本発明はそれに限定されるものではなく、キ
ャッシュメモリや画像メモリもしくはビットマツプメモ
リなど各種用途に適用することができる。キャッシュメ
モリに適用する場合にはアドレス変換参照テーブル同様
にデータの有効性を示すフラグビットの一括リセットに
利用することができ、また、画像メモリに適用される場
合にはメモリセル全体のリセット動作に利用することが
できる０本発明は少なくとも複数のメモリセルデータを
一括して所定レベルに書き換えてリセットする条件のも
のに適用することができる。
ャッシュメモリや画像メモリもしくはビットマツプメモ
リなど各種用途に適用することができる。キャッシュメ
モリに適用する場合にはアドレス変換参照テーブル同様
にデータの有効性を示すフラグビットの一括リセットに
利用することができ、また、画像メモリに適用される場
合にはメモリセル全体のリセット動作に利用することが
できる０本発明は少なくとも複数のメモリセルデータを
一括して所定レベルに書き換えてリセットする条件のも
のに適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、メモリセルのデータ保持部の端子をワード線
選択動作とは独立して選択的にレベル強制するレベル強
制手段により、ワード線選択動作とは独立してメモリセ
ルにおけるデータ保持部の端子がその保持データレベル
に関係なく所定レベルに強制されることにより、ビット
線方向に並ぶメモリセル列のように複数の異なるワード
線に結合されている多数のメモリセルの保持データを所
定レベルに書き換えるリセット動作の高速化を達成する
ことができるという効果がある。
選択動作とは独立して選択的にレベル強制するレベル強
制手段により、ワード線選択動作とは独立してメモリセ
ルにおけるデータ保持部の端子がその保持データレベル
に関係なく所定レベルに強制されることにより、ビット
線方向に並ぶメモリセル列のように複数の異なるワード
線に結合されている多数のメモリセルの保持データを所
定レベルに書き換えるリセット動作の高速化を達成する
ことができるという効果がある。
第１図はレベル強制手段を備えたメモリセルの一例を示
す回路図。 第２図はレベル強制手段を備えたメモリセルの他の例を
示す回路図、 第３図は本発明に係る半導体記憶袋はの一実施例である
ＳＲＡＭの全体を示す概略ブロック図である。 ＭＣＡ・・・メモリセルアレイ、ＤＥ・・・アドレス変
換情報格納領域、ＦＥ・・・フラグビット格納領域、Ｗ
Ｌ Ｌ 〜Ｗ Ｌ ｎ ・＝ワード線、ＢＬ、、ＢＬ１
〜ＢＬｎ、ＢＬｎ・・・ビット線、ＡＤＥＣ・・・アド
レスデコーダ、Ｉｌｏ・・・入出力回路、ＲＥＳＥＴ・
・・リセット信号、Ｌｒｅｓｅｔ・・・リセット信号線
、ＭＣ・・・レベル強制手段を備えるスタティック型メ
モリセル、ＦＦ・・・フリップフロップ回路、ＩＮＶＩ
、ＩＮ Ｖ ２−ＣＭ ＯＳインバータ回路、Ｑ５．Ｑ
６−・・選択ＭＯＳＦＥＴ、Ｑ７・・・リセットＭＯ３
ＦＥＴ、Ｖ ｄ ｄ 、 Ｖ ｓ ｓ・・・電源端子。 第 １ｖＡ 第 ２ 図 ＦＦ−７リツブフクーノブ
す回路図。 第２図はレベル強制手段を備えたメモリセルの他の例を
示す回路図、 第３図は本発明に係る半導体記憶袋はの一実施例である
ＳＲＡＭの全体を示す概略ブロック図である。 ＭＣＡ・・・メモリセルアレイ、ＤＥ・・・アドレス変
換情報格納領域、ＦＥ・・・フラグビット格納領域、Ｗ
Ｌ Ｌ 〜Ｗ Ｌ ｎ ・＝ワード線、ＢＬ、、ＢＬ１
〜ＢＬｎ、ＢＬｎ・・・ビット線、ＡＤＥＣ・・・アド
レスデコーダ、Ｉｌｏ・・・入出力回路、ＲＥＳＥＴ・
・・リセット信号、Ｌｒｅｓｅｔ・・・リセット信号線
、ＭＣ・・・レベル強制手段を備えるスタティック型メ
モリセル、ＦＦ・・・フリップフロップ回路、ＩＮＶＩ
、ＩＮ Ｖ ２−ＣＭ ＯＳインバータ回路、Ｑ５．Ｑ
６−・・選択ＭＯＳＦＥＴ、Ｑ７・・・リセットＭＯ３
ＦＥＴ、Ｖ ｄ ｄ 、 Ｖ ｓ ｓ・・・電源端子。 第 １ｖＡ 第 ２ 図 ＦＦ−７リツブフクーノブ
Claims (1)
- 【特許請求の範囲】 １、選択端子がワード線に結合され、データ入出力端子
がビット線に結合されたメモリセルを含み、そのメモリ
セルのデータ保持部の端子をワード線選択動作とは独立
して選択的にレベル強制するレベル強制手段を備えて成
るものであることを特徴とする半導体記憶装置。 ２、上記レベル強制手段、スタティック型メモリセルに
含まれるフリップフロップ回路の一方のデータ入出力端
子に一方の電源電圧を選択的に供給可能とするスイッチ
素子であることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。 ３、上記レベル強制手段は、スタティック型メモリセル
に含まれるフリップフロップ回路の一方の電源端子に一
方又は他方の電源電圧に呼応する電圧信号を選択的に供
給可能とする信号線であることを特徴とする特許請求の
範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268154A JPH01112593A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62268154A JPH01112593A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112593A true JPH01112593A (ja) | 1989-05-01 |
Family
ID=17454647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62268154A Pending JPH01112593A (ja) | 1987-10-26 | 1987-10-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112593A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247394A (ja) * | 1991-01-31 | 1992-09-03 | Kawasaki Steel Corp | メモリセル |
| CN104884600A (zh) * | 2012-12-26 | 2015-09-02 | 花王株式会社 | 衣料用粉末洗涤剂组合物 |
| US11879110B2 (en) | 2019-11-27 | 2024-01-23 | The Procter & Gamble Company | Alkylbenzenesulfonate surfactants |
-
1987
- 1987-10-26 JP JP62268154A patent/JPH01112593A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247394A (ja) * | 1991-01-31 | 1992-09-03 | Kawasaki Steel Corp | メモリセル |
| CN104884600A (zh) * | 2012-12-26 | 2015-09-02 | 花王株式会社 | 衣料用粉末洗涤剂组合物 |
| US11879110B2 (en) | 2019-11-27 | 2024-01-23 | The Procter & Gamble Company | Alkylbenzenesulfonate surfactants |
| US12247182B2 (en) | 2019-11-27 | 2025-03-11 | The Procter & Gamble Company | Alkylbenzenesulfonate surfactants |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Effective date: 20040609 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040802 |
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Effective date: 20061107 Free format text: JAPANESE INTERMEDIATE CODE: A02 |