JPH1145570A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1145570A JPH1145570A JP9202992A JP20299297A JPH1145570A JP H1145570 A JPH1145570 A JP H1145570A JP 9202992 A JP9202992 A JP 9202992A JP 20299297 A JP20299297 A JP 20299297A JP H1145570 A JPH1145570 A JP H1145570A
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- JP
- Japan
- Prior art keywords
- bank
- precharge
- output
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Dram (AREA)
Abstract
(57)【要約】
【課題】 多数のバンクを備えたダイナミック型半導体
記憶装置に関し、全てのバンクの一括プリチャージを指
示するコマンドの実行時における電源電流のピーク電流
増加を抑止することを目的とする。 【解決手段】 夫々複数のメモリセルからなる複数のバ
ンクで構成されるコア部と、コマンドに応答して全バン
クのプリチャージを前記コア部に対して指示する手段を
備え、前記手段は、前記コマンドの入力に応答して、前
記バンクのプリチャージを1バンク毎または全バンク数
より少ない複数のバンク毎にプリチャージを順次行うよ
うに、前記コア部に対して指示するオールバンクプリチ
ャージ制御手段を含みダイナミック型半導体記憶装置を
構成することによって、プリチャージ動作による選択状
態のワード線を非選択状態にして非活性化するときのワ
ード線のディスチャージに伴う電流及びビット線のプリ
チャージに伴う電流が必要以上に複数のバンクで重畳さ
れることがなくなることで電源電流のピーク電流の増加
を抑止することができるように構成した。
記憶装置に関し、全てのバンクの一括プリチャージを指
示するコマンドの実行時における電源電流のピーク電流
増加を抑止することを目的とする。 【解決手段】 夫々複数のメモリセルからなる複数のバ
ンクで構成されるコア部と、コマンドに応答して全バン
クのプリチャージを前記コア部に対して指示する手段を
備え、前記手段は、前記コマンドの入力に応答して、前
記バンクのプリチャージを1バンク毎または全バンク数
より少ない複数のバンク毎にプリチャージを順次行うよ
うに、前記コア部に対して指示するオールバンクプリチ
ャージ制御手段を含みダイナミック型半導体記憶装置を
構成することによって、プリチャージ動作による選択状
態のワード線を非選択状態にして非活性化するときのワ
ード線のディスチャージに伴う電流及びビット線のプリ
チャージに伴う電流が必要以上に複数のバンクで重畳さ
れることがなくなることで電源電流のピーク電流の増加
を抑止することができるように構成した。
Description
【0001】
【発明の属する技術分野】本発明は、複数のバンクを備
えるダイナミック型半導体記憶装置に関する。特に、多
数のバンクを備え、全バンクの一括プリチャージを指示
する場合であっても、該一括プリチャージ動作による電
源電流の増加を抑止したダイナミック型半導体装置に関
する。
えるダイナミック型半導体記憶装置に関する。特に、多
数のバンクを備え、全バンクの一括プリチャージを指示
する場合であっても、該一括プリチャージ動作による電
源電流の増加を抑止したダイナミック型半導体装置に関
する。
【0002】
【従来の技術】半導体記憶装置としては、ダイナミック
型半導体記憶装置(DRAM)が最も大容量な記憶装置
として広く普及している。一般的なDRAMは、記憶素
子(メモリセル)に対して、データの読み出し(リー
ド)または書き込み(ライト)を行なうとき(以後、こ
れらをアクセスという。)、アクセス毎に外部からロー
アドレスおよびコラムアドレスを順次、適当な制御信号
のもとで入力して半導体記憶装置外部とのデータの授受
を行なっている。半導体記憶装置内部では、外部からの
ローアドレスおよびコラムアドレスをラッチおよびデコ
ードして、ワード線およびビット線を選択して、これら
のマトリクスの交点に配置されたメモリセルを選択する
ことにより、ビット線を介してのデータ授受を行う構成
となっている。
型半導体記憶装置(DRAM)が最も大容量な記憶装置
として広く普及している。一般的なDRAMは、記憶素
子(メモリセル)に対して、データの読み出し(リー
ド)または書き込み(ライト)を行なうとき(以後、こ
れらをアクセスという。)、アクセス毎に外部からロー
アドレスおよびコラムアドレスを順次、適当な制御信号
のもとで入力して半導体記憶装置外部とのデータの授受
を行なっている。半導体記憶装置内部では、外部からの
ローアドレスおよびコラムアドレスをラッチおよびデコ
ードして、ワード線およびビット線を選択して、これら
のマトリクスの交点に配置されたメモリセルを選択する
ことにより、ビット線を介してのデータ授受を行う構成
となっている。
【0003】1つのメモリセルが選択され、メモリセル
とビット線との間でデータの授受が行われている時およ
びその直後においては、ビット線は、授受を行なったデ
ータの値によってその電位が変動しているので、次のア
クセスのためにビット線をデータの授受が行なわれる前
の電位に設定するいわゆるビット線プリチャージが必要
であり、これをアクセス毎に行なう構成となっている。
尚、ビット線は、2本を一対としてこの2本の信号線の
差動信号を扱うセンスアンプを伴うのが通常の構成であ
り、前述のプリチャージは、これら2本の信号線の電位
を等しくするいわゆるイコライズでもある。
とビット線との間でデータの授受が行われている時およ
びその直後においては、ビット線は、授受を行なったデ
ータの値によってその電位が変動しているので、次のア
クセスのためにビット線をデータの授受が行なわれる前
の電位に設定するいわゆるビット線プリチャージが必要
であり、これをアクセス毎に行なう構成となっている。
尚、ビット線は、2本を一対としてこの2本の信号線の
差動信号を扱うセンスアンプを伴うのが通常の構成であ
り、前述のプリチャージは、これら2本の信号線の電位
を等しくするいわゆるイコライズでもある。
【0004】また、1つのメモリセルは、1つのトラン
ジスタと1つの容量素子により構成され、容量素子に蓄
積された電荷量によってデータを保持する構成であるの
で、適当な周期で、リーク電流等によって失われた電荷
を補充するために再書き込みを行ういわゆるリフレッシ
ュを必要とするのがDRAMの特徴である。上述の一般
的なDRAMの構成では、アクセス毎にビット線のプリ
チャージを行うため高速なアクセス周期を得ることが困
難であったが、近年になって、クロック同期ダイナミッ
ク型半導体記憶装置としてシンクロナスDRAM(SD
RAM)の仕様がJEDEC(Joint Electoronic Devi
ce Council-Electronic Industrial Association)によ
って標準化され、このプリチャージをメモリセルへのア
クセス毎に行わず必要なときまたは一連の連続アクセス
の後に自動的に行うことを指示するコマンドを半導体記
憶装置外部から与えることによって高速化を図ったこと
を特徴の1つとするDRAMが広く普及しつつある。
ジスタと1つの容量素子により構成され、容量素子に蓄
積された電荷量によってデータを保持する構成であるの
で、適当な周期で、リーク電流等によって失われた電荷
を補充するために再書き込みを行ういわゆるリフレッシ
ュを必要とするのがDRAMの特徴である。上述の一般
的なDRAMの構成では、アクセス毎にビット線のプリ
チャージを行うため高速なアクセス周期を得ることが困
難であったが、近年になって、クロック同期ダイナミッ
ク型半導体記憶装置としてシンクロナスDRAM(SD
RAM)の仕様がJEDEC(Joint Electoronic Devi
ce Council-Electronic Industrial Association)によ
って標準化され、このプリチャージをメモリセルへのア
クセス毎に行わず必要なときまたは一連の連続アクセス
の後に自動的に行うことを指示するコマンドを半導体記
憶装置外部から与えることによって高速化を図ったこと
を特徴の1つとするDRAMが広く普及しつつある。
【0005】図19は、このSDRAMの1例の構成を
示す図である。この図で示すクロックバッファは、外部
から入力されるクロック信号CLKを受けて半導体記憶
装置の内部クロックを生成して、コマンドデコーダ,ア
ドレスバッファ/レジスタ&バンクセレクト,I/Oデ
ータバッファ/レジスタ及びその他の各ブロックに適当
なタイミング信号を供給して半導体記憶装置の動作を外
部クロック信号に同期させるようにしている。尚、クロ
ックイネーブルCKEは、クロック停止モード,オート
リフレッシュ,セルフリフレッシュ,パワーダウンの各
動作状態を選択するための制御信号である。
示す図である。この図で示すクロックバッファは、外部
から入力されるクロック信号CLKを受けて半導体記憶
装置の内部クロックを生成して、コマンドデコーダ,ア
ドレスバッファ/レジスタ&バンクセレクト,I/Oデ
ータバッファ/レジスタ及びその他の各ブロックに適当
なタイミング信号を供給して半導体記憶装置の動作を外
部クロック信号に同期させるようにしている。尚、クロ
ックイネーブルCKEは、クロック停止モード,オート
リフレッシュ,セルフリフレッシュ,パワーダウンの各
動作状態を選択するための制御信号である。
【0006】コマンドデコーダは、外部から入力される
チップセレクト信号CSB,ローアドレスストローブ信
号RASB,コラムアドレスストローブ信号CASB,
ライトイネーブル信号WEBをクロック信号に同期して
ラッチするとともにこれらの信号の組合せにより選択さ
れるデバイス非選択(DESL),ノーオペレーション
(NOP),リード(READ),リード/オートプリ
チャージ(READA),ライト(WRIT),ライト
/オートプリチャージ(WRITA),バンクアクティ
ブ(ACTV),シングルバンクプリチャージ(PR
E),オールバンクプリチャージ(PALL),モード
レジスタセット(MRS)等のコマンドをデコードし
て、制御信号ラッチおよびモードレジスタに各種の制御
信号を供給している。
チップセレクト信号CSB,ローアドレスストローブ信
号RASB,コラムアドレスストローブ信号CASB,
ライトイネーブル信号WEBをクロック信号に同期して
ラッチするとともにこれらの信号の組合せにより選択さ
れるデバイス非選択(DESL),ノーオペレーション
(NOP),リード(READ),リード/オートプリ
チャージ(READA),ライト(WRIT),ライト
/オートプリチャージ(WRITA),バンクアクティ
ブ(ACTV),シングルバンクプリチャージ(PR
E),オールバンクプリチャージ(PALL),モード
レジスタセット(MRS)等のコマンドをデコードし
て、制御信号ラッチおよびモードレジスタに各種の制御
信号を供給している。
【0007】アドレスバッファ/レジスタ&バンクセレ
クトは、外部から入力されるアドレス信号A0〜A10
及びA11(BA)をクロック信号に同期してラッチ
し、前述のコマンドに対応してモードレジスタへの後述
するモードパラメータの供給,DRAMコアへのローア
ドレスの供給及びコラムアドレスレジスタへの開始コラ
ムアドレスを供給をしている。
クトは、外部から入力されるアドレス信号A0〜A10
及びA11(BA)をクロック信号に同期してラッチ
し、前述のコマンドに対応してモードレジスタへの後述
するモードパラメータの供給,DRAMコアへのローア
ドレスの供給及びコラムアドレスレジスタへの開始コラ
ムアドレスを供給をしている。
【0008】I/Oデータバッファ/レジスタは、外部
とのデータ信号DQ0〜DQ3の入出力をクロック信号
に同期して行いDRAMコアのI/Oを介してメモリセ
ルとのデータの授受を行なっている。尚、データマスク
信号DQMは、データ信号DQ0〜DQ3の出力をディ
ゼーブル状態にする等の制御信号である。制御信号ラッ
チは、コマンドデコーダから供給される各種の制御信号
をラッチしてDRAMコアにその制御信号を供給してい
る。DRAMコアでは、これらの制御信号に応じて、メ
モリセルのアクセス,リフレッシュ及びビット線のプリ
チャージの各種動作を行なっている。
とのデータ信号DQ0〜DQ3の入出力をクロック信号
に同期して行いDRAMコアのI/Oを介してメモリセ
ルとのデータの授受を行なっている。尚、データマスク
信号DQMは、データ信号DQ0〜DQ3の出力をディ
ゼーブル状態にする等の制御信号である。制御信号ラッ
チは、コマンドデコーダから供給される各種の制御信号
をラッチしてDRAMコアにその制御信号を供給してい
る。DRAMコアでは、これらの制御信号に応じて、メ
モリセルのアクセス,リフレッシュ及びビット線のプリ
チャージの各種動作を行なっている。
【0009】モードレジスタは、アドレスバッファ/レ
ジスタ&バンクセレクトから供給されるモードパラメー
タをラッチし、コラムアドレスレジスタにコラムアドレ
スを自動更新するための制御信号を供給している。モー
ドパラメータは、バースト長,バーストタイプ及びCA
Sレイテンシーを選択するパラメータであり、外部から
入力されるアドレス信号A0〜A9により決定される開
始コラムアドレスを元にした連続アクセスのビット数及
びそのコラムアドレス更新の種類を選択したり、外部か
ら供給されるクロック信号に対するデータ信号DQ0〜
DQ3の入出力タイミングを選択したりすることができ
る。
ジスタ&バンクセレクトから供給されるモードパラメー
タをラッチし、コラムアドレスレジスタにコラムアドレ
スを自動更新するための制御信号を供給している。モー
ドパラメータは、バースト長,バーストタイプ及びCA
Sレイテンシーを選択するパラメータであり、外部から
入力されるアドレス信号A0〜A9により決定される開
始コラムアドレスを元にした連続アクセスのビット数及
びそのコラムアドレス更新の種類を選択したり、外部か
ら供給されるクロック信号に対するデータ信号DQ0〜
DQ3の入出力タイミングを選択したりすることができ
る。
【0010】コラムアドレスレジスタは、アドレスバッ
ファ/レジスタ&バンクセレクトから供給される開始コ
ラムアドレスを元に、モードレジスタから供給されるコ
ラムアドレスを自動更新するための制御信号に応じてコ
ラムアドレスの自動更新を連続的に行いDRAMコアに
コラムアドレスを供給している。DRAMコアは、バン
ク0及びバンク1の2つのバンクを備えており、各バン
クは、ローアドレスに対応して選択される複数のワード
線とコラムアドレスに対応して選択される複数のビット
線との交点にメモリセルを配置したメモリセルアレイを
含み構成されている。尚、SDRAMのメモリセルアレ
イにおいては、複数のデータ線を備えることによって、
同一のワード線で選択される複数のメモリセルを同時に
アクセスできるよう構成されており、これらの1度に選
択されたメモリセルのデータが、パイプライン動作を伴
い、シリアルに外部との連続的なデータの入出力が高速
にできるように構成されている。
ファ/レジスタ&バンクセレクトから供給される開始コ
ラムアドレスを元に、モードレジスタから供給されるコ
ラムアドレスを自動更新するための制御信号に応じてコ
ラムアドレスの自動更新を連続的に行いDRAMコアに
コラムアドレスを供給している。DRAMコアは、バン
ク0及びバンク1の2つのバンクを備えており、各バン
クは、ローアドレスに対応して選択される複数のワード
線とコラムアドレスに対応して選択される複数のビット
線との交点にメモリセルを配置したメモリセルアレイを
含み構成されている。尚、SDRAMのメモリセルアレ
イにおいては、複数のデータ線を備えることによって、
同一のワード線で選択される複数のメモリセルを同時に
アクセスできるよう構成されており、これらの1度に選
択されたメモリセルのデータが、パイプライン動作を伴
い、シリアルに外部との連続的なデータの入出力が高速
にできるように構成されている。
【0011】このように構成されたSDRAMにおいて
は、同一のローアドレスによって選択されたメモリセル
にアクセスする場合、コラムアドレスの更新によって、
異なるビット線が選択されることになるので、この場
合、各メモリセルへのアクセスの後に特にビット線のプ
リチャージを要することなく他のメモリセルにアクセス
することができる。したがって、コラムアドレスをコマ
ンドにより開始コラムアドレスの入力またはその開始コ
ラムアドレスを元にコラムアドレスレジスタで自動更新
することによって、間断なく連続して外部とデータの授
受がビット線プリチャージのためのオーバーヘッドを要
することなく高速に行なえる。
は、同一のローアドレスによって選択されたメモリセル
にアクセスする場合、コラムアドレスの更新によって、
異なるビット線が選択されることになるので、この場
合、各メモリセルへのアクセスの後に特にビット線のプ
リチャージを要することなく他のメモリセルにアクセス
することができる。したがって、コラムアドレスをコマ
ンドにより開始コラムアドレスの入力またはその開始コ
ラムアドレスを元にコラムアドレスレジスタで自動更新
することによって、間断なく連続して外部とデータの授
受がビット線プリチャージのためのオーバーヘッドを要
することなく高速に行なえる。
【0012】また、平成7年7月17日に、日経BP社
から発行された文献「日経エレクトロニクスNo.64
0号(第15頁)」に記載されるように、SDRAMの
コマンドおよびアドレスの入力をクロックの立ち上がり
および立ち下がりの両エッジに同期して入力用データバ
スから一連の手順で入力するようにしたパケットに置き
換える等してさらなる高速化を図ったことを特徴の1つ
とするクロック同期ダイナミック型半導体記憶装置の新
しい仕様としてSyncLink仕様のDRAM(SL
DRAM)に関しての標準化がJEDECによって進め
られている。この仕様においても、前述のSDRAM同
様に同一のローアドレスによって選択されるメモリセル
にアクセスするときは、ビット線のプリチャージをアク
セス後即座には開始せず、プリチャージを指示するパケ
ットの入力後に行うことによって、ビット線のプリチャ
ージのためのオーバーヘッドを回避するように構成する
ことを前提としている。
から発行された文献「日経エレクトロニクスNo.64
0号(第15頁)」に記載されるように、SDRAMの
コマンドおよびアドレスの入力をクロックの立ち上がり
および立ち下がりの両エッジに同期して入力用データバ
スから一連の手順で入力するようにしたパケットに置き
換える等してさらなる高速化を図ったことを特徴の1つ
とするクロック同期ダイナミック型半導体記憶装置の新
しい仕様としてSyncLink仕様のDRAM(SL
DRAM)に関しての標準化がJEDECによって進め
られている。この仕様においても、前述のSDRAM同
様に同一のローアドレスによって選択されるメモリセル
にアクセスするときは、ビット線のプリチャージをアク
セス後即座には開始せず、プリチャージを指示するパケ
ットの入力後に行うことによって、ビット線のプリチャ
ージのためのオーバーヘッドを回避するように構成する
ことを前提としている。
【0013】
【発明が解決しようとする課題】前述のSDRAMおよ
びSLDRAMにおいては、標準的に2つのバンクを備
え、この2つのバンクを交互にアクセスし、一方のアク
セス中に他方のプリチャージを行うことで連続的に全て
のメモリセルにアクセスすることができるよう構成され
ている。
びSLDRAMにおいては、標準的に2つのバンクを備
え、この2つのバンクを交互にアクセスし、一方のアク
セス中に他方のプリチャージを行うことで連続的に全て
のメモリセルにアクセスすることができるよう構成され
ている。
【0014】また、メモリセルのリフレッシュ時におけ
るコマンド入力の利便性を図ることを目的として、これ
ら2つのバンクの一括プリチャージを指示するコマンド
を扱うように仕様化され、2つのバンクを同時にプリチ
ャージするように構成されたものもある。ところで、前
述の標準的なSDRAMおよびSLDRAMのように2
つのバンクのみを備えた構成では、コンピュータシステ
ムのメインメモリとして使用するような場合、プロセッ
サーが要求するデータの格納個所として、連続的に同一
のバンクをアクセスする確率が高く、このような場合、
前のアクセスと次のアクセスの間にプリチャージ動作を
必要とするので、動作速度が低下する。このように、2
バンク構成では、そのランダムアクセス性において制約
が大きい。
るコマンド入力の利便性を図ることを目的として、これ
ら2つのバンクの一括プリチャージを指示するコマンド
を扱うように仕様化され、2つのバンクを同時にプリチ
ャージするように構成されたものもある。ところで、前
述の標準的なSDRAMおよびSLDRAMのように2
つのバンクのみを備えた構成では、コンピュータシステ
ムのメインメモリとして使用するような場合、プロセッ
サーが要求するデータの格納個所として、連続的に同一
のバンクをアクセスする確率が高く、このような場合、
前のアクセスと次のアクセスの間にプリチャージ動作を
必要とするので、動作速度が低下する。このように、2
バンク構成では、そのランダムアクセス性において制約
が大きい。
【0015】このため、ダイナミック型半導体装置に備
えるバンクの数を増加させ、8バンク、16バンク、3
2バンクといったより多数のバンクを備えるよう構成す
ることによってランダムアクセス性を向上することが容
易に考えられる。しかしながら、ダイナミック型半導体
装置に備えるバンクの数を増加させた構成において、前
述のようにメモリセルのリフレッシュのために一括して
プリチャージを指示するコマンドに応答して同時に全て
のバンクのプリチャージを行なうと選択されたワード線
を非選択状態とするために要するワード線のディスチャ
ージ及びビット線のプリチャージの動作により半導体装
置内部に流れる電流が大きくなり、通常の配線幅の電源
配線による構成の場合、電源電圧が変動して半導体装置
の内部回路を正常に動作させることが不可能となる。
えるバンクの数を増加させ、8バンク、16バンク、3
2バンクといったより多数のバンクを備えるよう構成す
ることによってランダムアクセス性を向上することが容
易に考えられる。しかしながら、ダイナミック型半導体
装置に備えるバンクの数を増加させた構成において、前
述のようにメモリセルのリフレッシュのために一括して
プリチャージを指示するコマンドに応答して同時に全て
のバンクのプリチャージを行なうと選択されたワード線
を非選択状態とするために要するワード線のディスチャ
ージ及びビット線のプリチャージの動作により半導体装
置内部に流れる電流が大きくなり、通常の配線幅の電源
配線による構成の場合、電源電圧が変動して半導体装置
の内部回路を正常に動作させることが不可能となる。
【0016】また、全バンクのプリチャージに要するピ
ーク電流に応じて電源配線等の配線幅を選択するよう設
計するとチップサイズが大きくなり、製造コスト的に高
価なものとなる上に、チップサイズの増加に伴う高速性
の阻害により所望の性能の半導体装置が提供できないと
いう問題を生じていた。
ーク電流に応じて電源配線等の配線幅を選択するよう設
計するとチップサイズが大きくなり、製造コスト的に高
価なものとなる上に、チップサイズの増加に伴う高速性
の阻害により所望の性能の半導体装置が提供できないと
いう問題を生じていた。
【0017】
【課題を解決するための手段】上記の課題は、夫々複数
のメモリセルからなる複数のバンクで構成されるコア部
と、コマンドに応答して全バンクのプリチャージを前記
コア部に対して指示する手段を備え、前記手段は、前記
コマンドの入力に応答して、前記コア部のプリチャージ
を1バンク毎または全バンク数より少ない複数のバンク
毎に順次行うように、前記コア部に対して指示するオー
ルバンクプリチャージ制御手段を含むことを特徴とする
ダイナミック型半導体記憶装置によって解決できる。
のメモリセルからなる複数のバンクで構成されるコア部
と、コマンドに応答して全バンクのプリチャージを前記
コア部に対して指示する手段を備え、前記手段は、前記
コマンドの入力に応答して、前記コア部のプリチャージ
を1バンク毎または全バンク数より少ない複数のバンク
毎に順次行うように、前記コア部に対して指示するオー
ルバンクプリチャージ制御手段を含むことを特徴とする
ダイナミック型半導体記憶装置によって解決できる。
【0018】多数のバンクを有するダイナミック型半導
体記憶装置で全バンクのプリチャージを一括指示して、
全バンクのプリチャージを行う場合であっても、前記従
来技術の構成のように、全バンクを同時にプリチャージ
するのではなく、1バンクづつ、または、適当な複数の
バンク毎に分割して順次プリチャージを行うように制御
するオールバンクプリチャージ制御手段を備えるように
構成することによって、プリチャージに伴い半導体装置
に流れる電流が時間的に分散されてそのピーク電流が抑
制されるので、通常の配線幅程度の電源配線であっても
正常な動作を実現することができる。
体記憶装置で全バンクのプリチャージを一括指示して、
全バンクのプリチャージを行う場合であっても、前記従
来技術の構成のように、全バンクを同時にプリチャージ
するのではなく、1バンクづつ、または、適当な複数の
バンク毎に分割して順次プリチャージを行うように制御
するオールバンクプリチャージ制御手段を備えるように
構成することによって、プリチャージに伴い半導体装置
に流れる電流が時間的に分散されてそのピーク電流が抑
制されるので、通常の配線幅程度の電源配線であっても
正常な動作を実現することができる。
【0019】前記のオールバンクプリチャージ制御手段
は、カウンタ回路を含み、該カウンタ回路の出力により
プリチャージするバンクを順次選択することによって、
選択されたバンク毎にプリチャージするように制御する
ことによって全バンクのプリチャージを行うよう構成す
ることで解決できる。また、前記のオールバンクプリチ
ャージ制御手段として、バンク毎に対応し異なる段数の
複数のシフトレジスタを含み、全バンクのプリチャージ
を一括指示するコマンドの入力に応答して、信号が該複
数のシフトレジスタの初段にセットされたのち、該複数
のシフトレジスタの最終段からシフトされた信号が異な
るタイミングで出力されることによりプリチャージする
バンクを選択し、順次該バンクのプリチャージを行なう
ように全バンクのプリチャージ動作の実行を制御するよ
うに構成することによっても解決できる。
は、カウンタ回路を含み、該カウンタ回路の出力により
プリチャージするバンクを順次選択することによって、
選択されたバンク毎にプリチャージするように制御する
ことによって全バンクのプリチャージを行うよう構成す
ることで解決できる。また、前記のオールバンクプリチ
ャージ制御手段として、バンク毎に対応し異なる段数の
複数のシフトレジスタを含み、全バンクのプリチャージ
を一括指示するコマンドの入力に応答して、信号が該複
数のシフトレジスタの初段にセットされたのち、該複数
のシフトレジスタの最終段からシフトされた信号が異な
るタイミングで出力されることによりプリチャージする
バンクを選択し、順次該バンクのプリチャージを行なう
ように全バンクのプリチャージ動作の実行を制御するよ
うに構成することによっても解決できる。
【0020】バンク毎に異なる段数のシフトレジスタを
含み、全バンクのプリチャージを一括指示するコマンド
の入力に応答して該複数のレジスタの初段に信号を同時
にセットして、その信号が該複数のシフトレジスタの最
終段に出力されるタイミングにより夫々のバンクのプリ
チャージ動作の実行を制御するように構成することで該
複数のシフトレジスタの段数が異なる分だけプリチャー
ジの実行されるタイミングが異なることとなり、同時に
は全バンクがプリチャージされることなく全てのバンク
のプリチャージを行うことができる。
含み、全バンクのプリチャージを一括指示するコマンド
の入力に応答して該複数のレジスタの初段に信号を同時
にセットして、その信号が該複数のシフトレジスタの最
終段に出力されるタイミングにより夫々のバンクのプリ
チャージ動作の実行を制御するように構成することで該
複数のシフトレジスタの段数が異なる分だけプリチャー
ジの実行されるタイミングが異なることとなり、同時に
は全バンクがプリチャージされることなく全てのバンク
のプリチャージを行うことができる。
【0021】さらに、前記オールバンクプリチャージ制
御手段として、バンク毎にシフトレジスタを備え、バン
クのリードまたはライトコマンドに応答して当該バンク
に対応するシフトレジスタの初段に信号をセットして、
少なくとも、該信号がシフトレジスタの最終段から排出
されるまでは、該バンクのプリチャージ動作を行わない
ように制御すると、最近アクセスされたバンクほど後か
らプリチャージを行うことができる。
御手段として、バンク毎にシフトレジスタを備え、バン
クのリードまたはライトコマンドに応答して当該バンク
に対応するシフトレジスタの初段に信号をセットして、
少なくとも、該信号がシフトレジスタの最終段から排出
されるまでは、該バンクのプリチャージ動作を行わない
ように制御すると、最近アクセスされたバンクほど後か
らプリチャージを行うことができる。
【0022】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。図1は、本発明の第1の実施例の構成を
示す図である。本実施例では、データ入力(Reque
st0〜7)及びパケットスタートフラグ(Packe
t−start−frag)をクロック信号(Cloc
k)に同期して取り込むラッチ(L1〜9)、一連の手
順により入力されるパケットをシリアル−パラレル変換
するS/Pコンバータ(2)、S/Pコンバータ(2)
によりパラレル変換されたパケットをデコードしてコマ
ンドを解読するコマンドデコーダ(3)、コマンドデコ
ーダ(3)により解読されたコマンドに応じてリード,
ライト等の各種動作のタイミングを制御するスケジュー
ルコントローラ(4)、オールバンクプリチャージコマ
ンドの入力時にコマンドデコーダ(3)から出力される
オールバンクプリチャージ信号をラッチするオールバン
クプリチャージ信号ラッチ(6)、オールバンクプリチ
ャージ信号ラッチ(6)の出力に制御されて分周クロッ
ク信号毎にカウント動作するカウンタ(7)、カウンタ
(7)の出力値及びオールバンクプリチャージ信号ラッ
チの出力とにより各バンクのプリチャージ信号を生成す
るプリチャージ信号発生器(8)、8つのバンクから成
り各バンクが複数のメモリセルで構成されるDRAMコ
ア(5)及びクロック信号(Clock)を分周して分
周クロック信号を生成するクロック分周器(1)で構成
されている。
して説明する。図1は、本発明の第1の実施例の構成を
示す図である。本実施例では、データ入力(Reque
st0〜7)及びパケットスタートフラグ(Packe
t−start−frag)をクロック信号(Cloc
k)に同期して取り込むラッチ(L1〜9)、一連の手
順により入力されるパケットをシリアル−パラレル変換
するS/Pコンバータ(2)、S/Pコンバータ(2)
によりパラレル変換されたパケットをデコードしてコマ
ンドを解読するコマンドデコーダ(3)、コマンドデコ
ーダ(3)により解読されたコマンドに応じてリード,
ライト等の各種動作のタイミングを制御するスケジュー
ルコントローラ(4)、オールバンクプリチャージコマ
ンドの入力時にコマンドデコーダ(3)から出力される
オールバンクプリチャージ信号をラッチするオールバン
クプリチャージ信号ラッチ(6)、オールバンクプリチ
ャージ信号ラッチ(6)の出力に制御されて分周クロッ
ク信号毎にカウント動作するカウンタ(7)、カウンタ
(7)の出力値及びオールバンクプリチャージ信号ラッ
チの出力とにより各バンクのプリチャージ信号を生成す
るプリチャージ信号発生器(8)、8つのバンクから成
り各バンクが複数のメモリセルで構成されるDRAMコ
ア(5)及びクロック信号(Clock)を分周して分
周クロック信号を生成するクロック分周器(1)で構成
されている。
【0023】尚、図示していないが、DRAMコア
(5)には、プリチャージ信号発生器(8)からのプリ
チャージ信号が接続されるのみでなく、従来のDRAM
同様に、ローアドレス、コラムアドレス、データの入出
力線及びリード/ライト等の各種制御信号が接続され構
成されている。ここで、本実施例でコマンドの入力に用
いるパケットについて説明する。
(5)には、プリチャージ信号発生器(8)からのプリ
チャージ信号が接続されるのみでなく、従来のDRAM
同様に、ローアドレス、コラムアドレス、データの入出
力線及びリード/ライト等の各種制御信号が接続され構
成されている。ここで、本実施例でコマンドの入力に用
いるパケットについて説明する。
【0024】図18は、パケットの入力タイミングを示
すタイミング図である。パケットスタートフラグ(Pa
cket−start−frag)が入力されてからの
クロック信号(Clock)の2クロック期間に該クロ
ックの立ち上がり及び立ち下がりの両エッジに同期して
データ入力(Request0〜7)から4つのデータ
セット((a),(b),(C),(d) )が入力される。
すタイミング図である。パケットスタートフラグ(Pa
cket−start−frag)が入力されてからの
クロック信号(Clock)の2クロック期間に該クロ
ックの立ち上がり及び立ち下がりの両エッジに同期して
データ入力(Request0〜7)から4つのデータ
セット((a),(b),(C),(d) )が入力される。
【0025】表1は、パケットとして入力されたデータ
の形式を示すパケットフォーマットテーブルである。表
1において、ID0〜3は、従来のDRAMにおけるチ
ップセレクト信号のように複数のチップから1つのチッ
プを選択するものである。CMD0〜3は、コマンドを
選択するものである。BNK0〜2は、DRAMコアの
バンクを選択するものである。RA0〜10は、ローア
ドレスを入力するものである。CA0〜5は、コラムア
ドレスを入力するものである。Xは、本実施例のパケッ
トにおいては使用されずドントケアであることを示して
いる。尚、CMD0〜CMD3により入力するコマンド
の真理値表を表2に示す。
の形式を示すパケットフォーマットテーブルである。表
1において、ID0〜3は、従来のDRAMにおけるチ
ップセレクト信号のように複数のチップから1つのチッ
プを選択するものである。CMD0〜3は、コマンドを
選択するものである。BNK0〜2は、DRAMコアの
バンクを選択するものである。RA0〜10は、ローア
ドレスを入力するものである。CA0〜5は、コラムア
ドレスを入力するものである。Xは、本実施例のパケッ
トにおいては使用されずドントケアであることを示して
いる。尚、CMD0〜CMD3により入力するコマンド
の真理値表を表2に示す。
【0026】
【表1】
【0027】
【表2】 次に、図2を参照して本発明の第1の実施例の動作を説
明する。図2は、図1の構成におけるカウンタ(7)を
3ビットカウンタで構成した場合の動作を示すタイミン
グ図である。パケットスタートフラグ(Packet−
start−frag)の入力により、データ入力(R
equest0〜7)からパケットの入力が開始され、
オールバンクプリチャージコマンドが入力されると、コ
マンドデコーダからオールバンクプリチャージ信号が出
力される。オールバンクプリチャージ信号により、オー
ルバンクプリチャージ信号ラッチ(6)がセットされプ
リチャージイネーブル信号がHになる。
明する。図2は、図1の構成におけるカウンタ(7)を
3ビットカウンタで構成した場合の動作を示すタイミン
グ図である。パケットスタートフラグ(Packet−
start−frag)の入力により、データ入力(R
equest0〜7)からパケットの入力が開始され、
オールバンクプリチャージコマンドが入力されると、コ
マンドデコーダからオールバンクプリチャージ信号が出
力される。オールバンクプリチャージ信号により、オー
ルバンクプリチャージ信号ラッチ(6)がセットされプ
リチャージイネーブル信号がHになる。
【0028】プリチャージイネーブル信号がHになると
カウンタ(7)が分周クロック毎にカウント値が順に0
から7までカウントアップし、再び0に戻る。カウント
値が0に戻るときにカウンタ(7)からの出力によりオ
ールバンクプリチャージ信号ラッチ(6)がリセットさ
れてプリチャージ信号がLになる。このとき、プリチャ
ージ信号発生器(8)では、プリチャージイネーブル信
号とカウンタ(7)のカウント値のデコード信号とのア
ンドによりプリチャージ信号(PR0〜7)が生成され
る。即ち、DRAMコア(5)のバンク0に入力される
プリチャージ信号(PR0)がカウント値0のとき生成
され、バンク1に入力されるプリチャージ信号(PR
1)がカウント値1のとき生成される。
カウンタ(7)が分周クロック毎にカウント値が順に0
から7までカウントアップし、再び0に戻る。カウント
値が0に戻るときにカウンタ(7)からの出力によりオ
ールバンクプリチャージ信号ラッチ(6)がリセットさ
れてプリチャージ信号がLになる。このとき、プリチャ
ージ信号発生器(8)では、プリチャージイネーブル信
号とカウンタ(7)のカウント値のデコード信号とのア
ンドによりプリチャージ信号(PR0〜7)が生成され
る。即ち、DRAMコア(5)のバンク0に入力される
プリチャージ信号(PR0)がカウント値0のとき生成
され、バンク1に入力されるプリチャージ信号(PR
1)がカウント値1のとき生成される。
【0029】以後、順にバンク2、バンク3、バンク
4、バンク5、バンク6及びバンク7に入力される各プ
リチャージ信号(PR2、PR3、PR4、PR5、P
R6及びPR7)が生成される。DRAMコア(5)の
各バンクは、プリチャージ信号の入力に応答して、ワー
ド線及びセンスアンプの非活性化を行いビット線のプリ
チャージをするプリチャージ動作を行なうように構成さ
れているので、同時に複数のバンクのプリチャージ動作
が行なわれることがなくなり一連の手順として順にプリ
チャージ動作が行なわれ、ワード線の非活性化及びビッ
ト線のプリチャージによる電源電流の増大を生じること
なく全てのバンクのプリチャージが行える。
4、バンク5、バンク6及びバンク7に入力される各プ
リチャージ信号(PR2、PR3、PR4、PR5、P
R6及びPR7)が生成される。DRAMコア(5)の
各バンクは、プリチャージ信号の入力に応答して、ワー
ド線及びセンスアンプの非活性化を行いビット線のプリ
チャージをするプリチャージ動作を行なうように構成さ
れているので、同時に複数のバンクのプリチャージ動作
が行なわれることがなくなり一連の手順として順にプリ
チャージ動作が行なわれ、ワード線の非活性化及びビッ
ト線のプリチャージによる電源電流の増大を生じること
なく全てのバンクのプリチャージが行える。
【0030】図3は、図1の構成におけるカウンタ
(7)を2ビットカウンタで構成した場合の動作を示す
タイミング図である。この場合、プリチャージイネーブ
ル信号がHになってからのカウンタ(7)の動作は、分
周クロックに応答して、カウント値が0、1、2、3と
カウントアップした後0に戻りプリチャージイネーブル
信号をLにする。
(7)を2ビットカウンタで構成した場合の動作を示す
タイミング図である。この場合、プリチャージイネーブ
ル信号がHになってからのカウンタ(7)の動作は、分
周クロックに応答して、カウント値が0、1、2、3と
カウントアップした後0に戻りプリチャージイネーブル
信号をLにする。
【0031】このカウンタの4つの状態値に対応して8
つのバンクのプリチャージを完了させるためにバンク0
とバンク1、バンク2とバンク3、バンク4とバンク5
及びバンク6とバンク7の各プリチャージ信号を同一の
タイミングで出力するよう構成している。図4は、本発
明の第2の実施例の構成を示す図である。
つのバンクのプリチャージを完了させるためにバンク0
とバンク1、バンク2とバンク3、バンク4とバンク5
及びバンク6とバンク7の各プリチャージ信号を同一の
タイミングで出力するよう構成している。図4は、本発
明の第2の実施例の構成を示す図である。
【0032】図中、ラッチ(L1〜9)、S/Pコンバ
ータ(2)、コマンドデコーダ(3)、スケジュールコ
ントローラ(4)、DRAMコア(5)及びクロック分
周器(1)は、図1で示す本発明の第1の実施例と同一
のものである。図1の本発明の第1の実施例の構成にお
けるオールバンクプリチャージ信号ラッチ(6)、カウ
ンタ(7)及びプリチャージ信号発生器(8)に代えて
図2で示す本発明の第2の実施例では、バンク毎に対応
し異なる長さの複数のシフトレジスタで構成されたシフ
トレジスタ群(9)を備え、DRAMコア(5)の各バ
ンクにプリチャージ信号(PR0〜7)を出力してい
る。
ータ(2)、コマンドデコーダ(3)、スケジュールコ
ントローラ(4)、DRAMコア(5)及びクロック分
周器(1)は、図1で示す本発明の第1の実施例と同一
のものである。図1の本発明の第1の実施例の構成にお
けるオールバンクプリチャージ信号ラッチ(6)、カウ
ンタ(7)及びプリチャージ信号発生器(8)に代えて
図2で示す本発明の第2の実施例では、バンク毎に対応
し異なる長さの複数のシフトレジスタで構成されたシフ
トレジスタ群(9)を備え、DRAMコア(5)の各バ
ンクにプリチャージ信号(PR0〜7)を出力してい
る。
【0033】図5は、図4で示す本発明の第2の実施例
の構成におけるシフトレジスタ群(9)の1構成を示す
図である。この構成によるシフトレジスタ群を用いた場
合の本発明の第2の実施例の動作を示すタイミング図を
図6に示す。図5の図中、Snmは、D型フリップフロ
ップを示す。DRAMコア(5)のバンク0に対応して
1ビット長シフトレジスタ(S01)、バンク1に対応
して2ビット長シフトレジスタ(S11,S12)、バ
ンク2に対応して3ビット長シフトレジスタ(S21〜
23)、バンク3に対応して4ビット長シフトレジスタ
(S31〜34)、バンク4に対応して5ビット長シフ
トレジスタ(S41〜45)、バンク5に対応して6ビ
ット長シフトレジスタ(S51〜56)バンク6に対応
して7ビット長シフトレジスタ(S61〜67)、バン
ク7に対応して8ビット長シフトレジスタ(S71〜7
8)を設け、各シフトレジスタが分周クロック信号によ
りシフト動作するよう構成している。
の構成におけるシフトレジスタ群(9)の1構成を示す
図である。この構成によるシフトレジスタ群を用いた場
合の本発明の第2の実施例の動作を示すタイミング図を
図6に示す。図5の図中、Snmは、D型フリップフロ
ップを示す。DRAMコア(5)のバンク0に対応して
1ビット長シフトレジスタ(S01)、バンク1に対応
して2ビット長シフトレジスタ(S11,S12)、バ
ンク2に対応して3ビット長シフトレジスタ(S21〜
23)、バンク3に対応して4ビット長シフトレジスタ
(S31〜34)、バンク4に対応して5ビット長シフ
トレジスタ(S41〜45)、バンク5に対応して6ビ
ット長シフトレジスタ(S51〜56)バンク6に対応
して7ビット長シフトレジスタ(S61〜67)、バン
ク7に対応して8ビット長シフトレジスタ(S71〜7
8)を設け、各シフトレジスタが分周クロック信号によ
りシフト動作するよう構成している。
【0034】各シフトレジスタのLSBを構成するD型
フリップフロップ(S01,S11,S21,S31,
S41,S51,S61,S71)のD入力にオールバ
ンクプリチャージ信号を入力して、これらのシフトレジ
スタのMSBを構成するD型フリップフロップ(S0
1,S12,S23,S34,S45,S56,S6
7,S78)の出力をプリチャージ信号(PR0〜7)
として対応するDRAMコアの各バンクに入力するよう
構成している。
フリップフロップ(S01,S11,S21,S31,
S41,S51,S61,S71)のD入力にオールバ
ンクプリチャージ信号を入力して、これらのシフトレジ
スタのMSBを構成するD型フリップフロップ(S0
1,S12,S23,S34,S45,S56,S6
7,S78)の出力をプリチャージ信号(PR0〜7)
として対応するDRAMコアの各バンクに入力するよう
構成している。
【0035】図6は、オールバンクプリチャージコマン
ドが入力されたときの動作を示している。オールバンク
プリチャージコマンドが入力されるとコマンドデコーダ
(3)からオールバンクプリチャージ信号が出力される
ことは、本発明の第1の実施例の場合と同様である。シ
フトレジスタ群(9)を構成する各シフトレジスタのL
SBに入力されたオールバンクプリチャージ信号は、分
周クロック信号に応答したシフト動作によりシフトレジ
スタの長さの分だけの分周クロックが入力された後MS
Bから出力される。即ち、バンク0のプリチャージ信号
(PR0)が先ず出力され、次にバンク1のプリチャー
ジ信号(PR1)、バンク2のプリチャージ信号(PR
2)、バンク3のプリチャージ信号(PR3)、バンク
4のプリチャージ信号(PR4)、バンク5のプリチャ
ージ信号(PR5)、バンク6のプリチャージ信号(P
R6)、バンク7のプリチャージ信号(PR7)が順次
分周クロックに応答して出力される。
ドが入力されたときの動作を示している。オールバンク
プリチャージコマンドが入力されるとコマンドデコーダ
(3)からオールバンクプリチャージ信号が出力される
ことは、本発明の第1の実施例の場合と同様である。シ
フトレジスタ群(9)を構成する各シフトレジスタのL
SBに入力されたオールバンクプリチャージ信号は、分
周クロック信号に応答したシフト動作によりシフトレジ
スタの長さの分だけの分周クロックが入力された後MS
Bから出力される。即ち、バンク0のプリチャージ信号
(PR0)が先ず出力され、次にバンク1のプリチャー
ジ信号(PR1)、バンク2のプリチャージ信号(PR
2)、バンク3のプリチャージ信号(PR3)、バンク
4のプリチャージ信号(PR4)、バンク5のプリチャ
ージ信号(PR5)、バンク6のプリチャージ信号(P
R6)、バンク7のプリチャージ信号(PR7)が順次
分周クロックに応答して出力される。
【0036】したがって、本発明の第1の実施例の場合
と同様に、DRAMコア(5)の各バンクは、プリチャ
ージ信号の入力に応答して、ワード線及びセンスアンプ
の非活性化を行いビット線のプリチャージをするプリチ
ャージ動作を行なうように構成されているので、同時に
複数のバンクのプリチャージ動作が行なわれることがな
くなり一連の手順として順にプリチャージ動作が行なわ
れ、ワード線の非活性化及びビット線のプリチャージに
よる電源電流の増大を生じることなく全てのバンクのプ
リチャージ動作が行なえる。
と同様に、DRAMコア(5)の各バンクは、プリチャ
ージ信号の入力に応答して、ワード線及びセンスアンプ
の非活性化を行いビット線のプリチャージをするプリチ
ャージ動作を行なうように構成されているので、同時に
複数のバンクのプリチャージ動作が行なわれることがな
くなり一連の手順として順にプリチャージ動作が行なわ
れ、ワード線の非活性化及びビット線のプリチャージに
よる電源電流の増大を生じることなく全てのバンクのプ
リチャージ動作が行なえる。
【0037】図7は、図4で示す本発明の第2の実施例
の構成におけるシフトレジスタ群(9)の別の構成を示
す図である。この構成によるシフトレジスタ群を用いた
場合の本発明の第2の実施例の動作を示すタイミング図
を図8に示す。図6の図中、Tnmは、D型フリップフ
ロップを示す。DRAMコア(5)のバンク0とバンク
1に対応して1ビット長シフトレジスタ(T01)、バ
ンク2とバンク3に対応して2ビット長シフトレジスタ
(T21,T22)、バンク4とバンク5に対応して3
ビット長シフトレジスタ(T41〜43)、バンク6と
バンク7に対応して4ビット長シフトレジスタ(T61
〜64)を設け、各シフトレジスタが分周クロック信号
によりシフト動作するよう構成している。
の構成におけるシフトレジスタ群(9)の別の構成を示
す図である。この構成によるシフトレジスタ群を用いた
場合の本発明の第2の実施例の動作を示すタイミング図
を図8に示す。図6の図中、Tnmは、D型フリップフ
ロップを示す。DRAMコア(5)のバンク0とバンク
1に対応して1ビット長シフトレジスタ(T01)、バ
ンク2とバンク3に対応して2ビット長シフトレジスタ
(T21,T22)、バンク4とバンク5に対応して3
ビット長シフトレジスタ(T41〜43)、バンク6と
バンク7に対応して4ビット長シフトレジスタ(T61
〜64)を設け、各シフトレジスタが分周クロック信号
によりシフト動作するよう構成している。
【0038】各シフトレジスタのLSBを構成するD型
フリップフロップ(T01,T21,T41,T61)
のD入力にオールバンクプリチャージ信号を入力して、
これらのシフトレジスタのMSBを構成するD型フリッ
プフロップ(T01,T22,T43,T64)の出力
をプリチャージ信号(PR0〜7)として対応するDR
AMコアの各バンクに入力するよう構成している。
フリップフロップ(T01,T21,T41,T61)
のD入力にオールバンクプリチャージ信号を入力して、
これらのシフトレジスタのMSBを構成するD型フリッ
プフロップ(T01,T22,T43,T64)の出力
をプリチャージ信号(PR0〜7)として対応するDR
AMコアの各バンクに入力するよう構成している。
【0039】図8は、オールバンクプリチャージコマン
ドが入力されたときの動作を示している。オールバンク
プリチャージコマンドが入力されるとコマンドデコーダ
(3)からオールバンクプリチャージ信号が出力される
ことは、本発明の第1の実施例の場合と同様である。シ
フトレジスタ群(9)を構成する各シフトレジスタのL
SBに入力されたオールバンクプリチャージ信号は、分
周クロック信号に応答したシフト動作によりシフトレジ
スタの長さの分だけの分周クロックが入力された後MS
Bから出力される。即ち、バンク0のプリチャージ信号
(PR0)及びバンク1のプリチャージ信号(PR1)
が先ず出力され、次にバンク2のプリチャージ信号(P
R2)及びバンク3のプリチャージ信号(PR3)、バ
ンク4のプリチャージ信号(PR4)及びバンク5のプ
リチャージ信号(PR5)、バンク6のプリチャージ信
号(PR6)及びバンク7のプリチャージ信号(PR
7)が順次分周クロックに応答して出力される。
ドが入力されたときの動作を示している。オールバンク
プリチャージコマンドが入力されるとコマンドデコーダ
(3)からオールバンクプリチャージ信号が出力される
ことは、本発明の第1の実施例の場合と同様である。シ
フトレジスタ群(9)を構成する各シフトレジスタのL
SBに入力されたオールバンクプリチャージ信号は、分
周クロック信号に応答したシフト動作によりシフトレジ
スタの長さの分だけの分周クロックが入力された後MS
Bから出力される。即ち、バンク0のプリチャージ信号
(PR0)及びバンク1のプリチャージ信号(PR1)
が先ず出力され、次にバンク2のプリチャージ信号(P
R2)及びバンク3のプリチャージ信号(PR3)、バ
ンク4のプリチャージ信号(PR4)及びバンク5のプ
リチャージ信号(PR5)、バンク6のプリチャージ信
号(PR6)及びバンク7のプリチャージ信号(PR
7)が順次分周クロックに応答して出力される。
【0040】したがって、本発明の第1の実施例の場合
と同様に、DRAMコア(5)の各バンクは、プリチャ
ージ信号の入力に応答して、ワード線及びセンスアンプ
の非活性化を行いビット線をプリチャージするプリチャ
ージ動作を行なうように構成されているので、同時に複
数のバンクのプリチャージ動作が行なわれることがなく
なり一連の手順として順にプリチャージ動作が行なわ
れ、ワード線の非活性化及びビット線のプリチャージ動
作による電源電流の増大を生じることなく全てのバンク
のプリチャージが行なえる。
と同様に、DRAMコア(5)の各バンクは、プリチャ
ージ信号の入力に応答して、ワード線及びセンスアンプ
の非活性化を行いビット線をプリチャージするプリチャ
ージ動作を行なうように構成されているので、同時に複
数のバンクのプリチャージ動作が行なわれることがなく
なり一連の手順として順にプリチャージ動作が行なわ
れ、ワード線の非活性化及びビット線のプリチャージ動
作による電源電流の増大を生じることなく全てのバンク
のプリチャージが行なえる。
【0041】図9は、本発明の第3の実施例の構成を示
す図である。図中、ラッチ(L1〜9)、S/Pコンバ
ータ(2)、コマンドデコーダ(3)、スケジュールコ
ントローラ(4)、DRAMコア(5)、オールバンク
プリチャージ信号ラッチ(6)及びクロック分周器
(1)は、図1で示す本発明の第1の実施例と同一のも
のである。図1の本発明の第1の実施例の構成における
カウンタ(7)及びプリチャージ信号発生器(8)に代
えて図9で示す本発明の第3の実施例では、バンクのリ
ードまたはライトコマンドに応答して該バンクに対応す
るシフトレジスタのLSBに信号をセットして、少なく
とも、該信号がシフトレジスタから排出されるまでは、
該バンクのプリチャージを行なわないようにするプリチ
ャージ信号スケジューラ(10)を備え、DRAMコア
(5)の各バンクにプリチャージ信号(PR0〜7)を
出力している。
す図である。図中、ラッチ(L1〜9)、S/Pコンバ
ータ(2)、コマンドデコーダ(3)、スケジュールコ
ントローラ(4)、DRAMコア(5)、オールバンク
プリチャージ信号ラッチ(6)及びクロック分周器
(1)は、図1で示す本発明の第1の実施例と同一のも
のである。図1の本発明の第1の実施例の構成における
カウンタ(7)及びプリチャージ信号発生器(8)に代
えて図9で示す本発明の第3の実施例では、バンクのリ
ードまたはライトコマンドに応答して該バンクに対応す
るシフトレジスタのLSBに信号をセットして、少なく
とも、該信号がシフトレジスタから排出されるまでは、
該バンクのプリチャージを行なわないようにするプリチ
ャージ信号スケジューラ(10)を備え、DRAMコア
(5)の各バンクにプリチャージ信号(PR0〜7)を
出力している。
【0042】コマンドデコーダ(3)から出力されプリ
チャージ信号スケジューラ(10)に入力される信号線
(BANK0〜7)は、バンクリードコマンド及びバン
クライトコマンド等のバンクにアクセスするコマンドが
入力されたときに選択されたバンクに対応して出力され
る信号であり、バンク0の選択時にBANK0、バンク
1の選択時にBANK1、バンク2の選択時にBANK
2、バンク3の選択時にBANK3、バンク4の選択時
にBANK4、バンク5の選択時にBANK5、バンク
6の選択時にBANK6、バンク7の選択時にBANK
7に各々信号が出力される。
チャージ信号スケジューラ(10)に入力される信号線
(BANK0〜7)は、バンクリードコマンド及びバン
クライトコマンド等のバンクにアクセスするコマンドが
入力されたときに選択されたバンクに対応して出力され
る信号であり、バンク0の選択時にBANK0、バンク
1の選択時にBANK1、バンク2の選択時にBANK
2、バンク3の選択時にBANK3、バンク4の選択時
にBANK4、バンク5の選択時にBANK5、バンク
6の選択時にBANK6、バンク7の選択時にBANK
7に各々信号が出力される。
【0043】図10は、プリチャージ信号スケジューラ
(10)の構成を示す図である。図示するように、プリ
チャージ信号スケジューラ(10)は、リセットパルス
発生器(P0〜7)にプリチャージパルスを出力するプ
リチャージパルス発生器(11)と各バンクに対応する
よう設けられたヒストリ回路(Q0〜7)とリセットパ
ルス発生器(P0〜7)とローステートラッチ(R0〜
7)、及びゲート回路で構成されている。
(10)の構成を示す図である。図示するように、プリ
チャージ信号スケジューラ(10)は、リセットパルス
発生器(P0〜7)にプリチャージパルスを出力するプ
リチャージパルス発生器(11)と各バンクに対応する
よう設けられたヒストリ回路(Q0〜7)とリセットパ
ルス発生器(P0〜7)とローステートラッチ(R0〜
7)、及びゲート回路で構成されている。
【0044】ゲート回路は、各バンクに対応するヒスト
リ回路(Q0〜7)及びローステートラッチ(R0〜
7)の出力が入力されるナンドゲート(E0〜7)、リ
セットパルス発生器(P0〜7)に出力するインバータ
(O0)またはノアゲート(O1〜7)及びノアゲート
(O1〜7)の入力に出力するインバータ(A1)また
はナンドゲート(A2〜7)で構成されている。ナンド
ゲート(E0)の出力がインバータ(O0)に入力さ
れ、インバータ(O0)の出力がリセットパルス発生器
(P0)に入力されている。また、ナンドゲート(E
0)の出力は、インバータ(A1)及びナンドゲート
(A2〜7)にも入力されている。
リ回路(Q0〜7)及びローステートラッチ(R0〜
7)の出力が入力されるナンドゲート(E0〜7)、リ
セットパルス発生器(P0〜7)に出力するインバータ
(O0)またはノアゲート(O1〜7)及びノアゲート
(O1〜7)の入力に出力するインバータ(A1)また
はナンドゲート(A2〜7)で構成されている。ナンド
ゲート(E0)の出力がインバータ(O0)に入力さ
れ、インバータ(O0)の出力がリセットパルス発生器
(P0)に入力されている。また、ナンドゲート(E
0)の出力は、インバータ(A1)及びナンドゲート
(A2〜7)にも入力されている。
【0045】インバータ(A1)の出力とナンドゲート
(E1)の出力がノアゲート(O1)に入力され、ノア
ゲート(O1)の出力がリセットパルス発生器(P1)
に入力されている。尚、ナンドゲート(E1)の出力
は、ナンドゲート(A2〜7)にも入力されている。ナ
ンドゲート(A2)の出力とナンドゲート(E2)の出
力がノアゲート(O2)に入力され、ノアゲート(O
2)の出力がリセットパルス発生器(P2)に入力され
ている。
(E1)の出力がノアゲート(O1)に入力され、ノア
ゲート(O1)の出力がリセットパルス発生器(P1)
に入力されている。尚、ナンドゲート(E1)の出力
は、ナンドゲート(A2〜7)にも入力されている。ナ
ンドゲート(A2)の出力とナンドゲート(E2)の出
力がノアゲート(O2)に入力され、ノアゲート(O
2)の出力がリセットパルス発生器(P2)に入力され
ている。
【0046】尚、ナンドゲート(E2)の出力は、ナン
ドゲート(A3〜7)にも入力されている。ナンドゲー
ト(A3)の出力とナンドゲート(E3)の出力がノア
ゲート(O3)に入力され、ノアゲート(O3)の出力
がリセットパルス発生器(P3)に入力されている。
尚、ナンドゲート(E3)の出力は、ナンドゲート(A
4〜7)にも入力されている。ナンドゲート(A4)の
出力とナンドゲート(E4)の出力がノアゲート(O
4)に入力され、ノアゲート(O4)の出力がリセット
パルス発生器(P4)に入力されている。
ドゲート(A3〜7)にも入力されている。ナンドゲー
ト(A3)の出力とナンドゲート(E3)の出力がノア
ゲート(O3)に入力され、ノアゲート(O3)の出力
がリセットパルス発生器(P3)に入力されている。
尚、ナンドゲート(E3)の出力は、ナンドゲート(A
4〜7)にも入力されている。ナンドゲート(A4)の
出力とナンドゲート(E4)の出力がノアゲート(O
4)に入力され、ノアゲート(O4)の出力がリセット
パルス発生器(P4)に入力されている。
【0047】尚、ナンドゲート(E4)の出力は、ナン
ドゲート(A5〜7)にも入力されている。ナンドゲー
ト(A5)の出力とナンドゲート(E5)の出力がノア
ゲート(O5)に入力され、ノアゲート(O5)の出力
がリセットパルス発生器(P5)に入力されている。
尚、ナンドゲート(E5)の出力は、ナンドゲート(A
6、A7)にも入力されている。ナンドゲート(A6)
の出力とナンドゲート(E6)の出力がノアゲート(O
6)に入力され、ノアゲート(O6)の出力がリセット
パルス発生器(P6)に入力されている。
ドゲート(A5〜7)にも入力されている。ナンドゲー
ト(A5)の出力とナンドゲート(E5)の出力がノア
ゲート(O5)に入力され、ノアゲート(O5)の出力
がリセットパルス発生器(P5)に入力されている。
尚、ナンドゲート(E5)の出力は、ナンドゲート(A
6、A7)にも入力されている。ナンドゲート(A6)
の出力とナンドゲート(E6)の出力がノアゲート(O
6)に入力され、ノアゲート(O6)の出力がリセット
パルス発生器(P6)に入力されている。
【0048】尚、ナンドゲート(E6)の出力は、ナン
ドゲート(A7)にも入力されている。ナンドゲート
(A7)の出力とナンドゲート(E7)の出力がノアゲ
ート(O7)に入力され、ノアゲート(O7)の出力が
リセットパルス発生器(P7)に入力されている。以上
のように構成されたゲート回路によって、ナンドゲート
(E0〜7)の出力が、対応するバンクのプリチャージ
信号(PR0〜7)の発生を要求するプリチャージ要求
信号となる。この信号がLのときプリチャージパルス発
生器(11)からプリチャージパルスが出力されること
によりリセットパルス発生器(P0〜7)からプリチャ
ージ信号(PR0〜7)が出力される。
ドゲート(A7)にも入力されている。ナンドゲート
(A7)の出力とナンドゲート(E7)の出力がノアゲ
ート(O7)に入力され、ノアゲート(O7)の出力が
リセットパルス発生器(P7)に入力されている。以上
のように構成されたゲート回路によって、ナンドゲート
(E0〜7)の出力が、対応するバンクのプリチャージ
信号(PR0〜7)の発生を要求するプリチャージ要求
信号となる。この信号がLのときプリチャージパルス発
生器(11)からプリチャージパルスが出力されること
によりリセットパルス発生器(P0〜7)からプリチャ
ージ信号(PR0〜7)が出力される。
【0049】また、プリチャージ信号(PR0〜7)の
出力により、ローステートラッチ(R0〜7)がリセッ
トされナンドゲート(E0〜7)の出力がHになり、プ
リチャージ要求信号が解除される。他のゲートは、プリ
チャージパルス発生器(11)からプリチャージパルス
が出力されるとき複数のプリチャージ要求信号がLにな
っている場合であっても、プリチャージ信号が同時には
出力されず優先順位に従って順次プリチャージ信号が出
力されるように動作する。
出力により、ローステートラッチ(R0〜7)がリセッ
トされナンドゲート(E0〜7)の出力がHになり、プ
リチャージ要求信号が解除される。他のゲートは、プリ
チャージパルス発生器(11)からプリチャージパルス
が出力されるとき複数のプリチャージ要求信号がLにな
っている場合であっても、プリチャージ信号が同時には
出力されず優先順位に従って順次プリチャージ信号が出
力されるように動作する。
【0050】即ち、プリチャージ信号(PR0)は、プ
リチャージパルスが出力されたときにナンドゲート(E
0)の出力がLであれば即座に出力され、プリチャージ
信号(PR1)は、プリチャージパルスが出力されたと
きにナンドゲート(E1)がLであっても、ナンドゲー
ト(E0)がLであればナンドゲート(E0)がHにな
るまでは出力されない。
リチャージパルスが出力されたときにナンドゲート(E
0)の出力がLであれば即座に出力され、プリチャージ
信号(PR1)は、プリチャージパルスが出力されたと
きにナンドゲート(E1)がLであっても、ナンドゲー
ト(E0)がLであればナンドゲート(E0)がHにな
るまでは出力されない。
【0051】プリチャージ信号(PR2)は、プリチャ
ージパルスが出力されたときにナンドゲート(E2)が
Lであっても、ナンドゲート(E0)またはナンドゲー
ト(E1)がLであればナンドゲート(E0)とナンド
ゲート(E1)が共にがHになるまでは出力されない。
プリチャージ信号(PR3)は、プリチャージパルスが
出力されたときにナンドゲート(E3)がLであって
も、ナンドゲート(E0)、ナンドゲート(E1)また
はナンドゲート(E2)がLであればナンドゲート(E
0)、ナンドゲート(E1)及びナンドゲート(E2)
の全てがHになるまでは出力されない。プリチャージ信
号(PR4)は、プリチャージパルスが出力されたとき
にナンドゲート(E4)がLであっても、ナンドゲート
(E0)、ナンドゲート(E1)、ナンドゲート(E
2)またはナンドゲート(E3)がLであればナンドゲ
ート(E0)、ナンドゲート(E1)、ナンドゲート
(E2)及びナンドゲート(E3)の全てがHになるま
では出力されない。
ージパルスが出力されたときにナンドゲート(E2)が
Lであっても、ナンドゲート(E0)またはナンドゲー
ト(E1)がLであればナンドゲート(E0)とナンド
ゲート(E1)が共にがHになるまでは出力されない。
プリチャージ信号(PR3)は、プリチャージパルスが
出力されたときにナンドゲート(E3)がLであって
も、ナンドゲート(E0)、ナンドゲート(E1)また
はナンドゲート(E2)がLであればナンドゲート(E
0)、ナンドゲート(E1)及びナンドゲート(E2)
の全てがHになるまでは出力されない。プリチャージ信
号(PR4)は、プリチャージパルスが出力されたとき
にナンドゲート(E4)がLであっても、ナンドゲート
(E0)、ナンドゲート(E1)、ナンドゲート(E
2)またはナンドゲート(E3)がLであればナンドゲ
ート(E0)、ナンドゲート(E1)、ナンドゲート
(E2)及びナンドゲート(E3)の全てがHになるま
では出力されない。
【0052】プリチャージ信号(PR5)は、プリチャ
ージパルスが出力されたときにナンドゲート(E5)が
Lであっても、ナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)またはナンドゲート(E4)がLであればナンドゲ
ート(E0)、ナンドゲート(E1)、ナンドゲート
(E2)、ナンドゲート(E3)及びナンドゲート(E
4)の全てがHになるまでは出力されない。
ージパルスが出力されたときにナンドゲート(E5)が
Lであっても、ナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)またはナンドゲート(E4)がLであればナンドゲ
ート(E0)、ナンドゲート(E1)、ナンドゲート
(E2)、ナンドゲート(E3)及びナンドゲート(E
4)の全てがHになるまでは出力されない。
【0053】プリチャージ信号(PR6)は、プリチャ
ージパルスが出力されたときにナンドゲート(E6)が
Lであっても、ナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)、ナンドゲート(E4)またはナンドゲート(E
5)がLであればナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)、ナンドゲート(E4)及びナンドゲート(E5)
の全てがHになるまでは出力されない。
ージパルスが出力されたときにナンドゲート(E6)が
Lであっても、ナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)、ナンドゲート(E4)またはナンドゲート(E
5)がLであればナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)、ナンドゲート(E4)及びナンドゲート(E5)
の全てがHになるまでは出力されない。
【0054】プリチャージ信号(PR7)は、プリチャ
ージパルスが出力されたときにナンドゲート(E7)が
Lであっても、ナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)、ナンドゲート(E4)、ナンドゲート(E5)ま
たはナンドゲート(E6)がLであればナンドゲート
(E0)、ナンドゲート(E1)、ナンドゲート(E
2)、ナンドゲート(E3)、ナンドゲート(E4)、
ナンドゲート(E5)及びナンドゲート(E6)の全て
がHになるまでは出力されない。
ージパルスが出力されたときにナンドゲート(E7)が
Lであっても、ナンドゲート(E0)、ナンドゲート
(E1)、ナンドゲート(E2)、ナンドゲート(E
3)、ナンドゲート(E4)、ナンドゲート(E5)ま
たはナンドゲート(E6)がLであればナンドゲート
(E0)、ナンドゲート(E1)、ナンドゲート(E
2)、ナンドゲート(E3)、ナンドゲート(E4)、
ナンドゲート(E5)及びナンドゲート(E6)の全て
がHになるまでは出力されない。
【0055】図11は、ヒストリ回路(Q0〜7)の構
成を示す図である。D型フリップフロップ(H0〜6)
により7ビット長のシフトレジスタを構成しており、パ
ケットによるコマンドの入力によりコマンドデコーダ
(3)から出力されるバンクの選択信号(BANKn)
がLSBに入力されて分周クロックに応答してシフト動
作するよう構成されている。
成を示す図である。D型フリップフロップ(H0〜6)
により7ビット長のシフトレジスタを構成しており、パ
ケットによるコマンドの入力によりコマンドデコーダ
(3)から出力されるバンクの選択信号(BANKn)
がLSBに入力されて分周クロックに応答してシフト動
作するよう構成されている。
【0056】シフトレジスタを構成するD型フリップフ
ロップ(H0〜6)の出力が、ノアゲート(G1)に入
力されている。ノアゲート(G1)の出力がヒストリ回
路の出力(Qn)となっており、コマンドデコーダ
(3)からバンクの選択信号が出力され、ヒストリ回路
に入力されるとヒストリ回路の出力(Qn)がLにな
り、該信号がシフトレジスタから排出されるまでLの状
態を維持するよう構成されている。
ロップ(H0〜6)の出力が、ノアゲート(G1)に入
力されている。ノアゲート(G1)の出力がヒストリ回
路の出力(Qn)となっており、コマンドデコーダ
(3)からバンクの選択信号が出力され、ヒストリ回路
に入力されるとヒストリ回路の出力(Qn)がLにな
り、該信号がシフトレジスタから排出されるまでLの状
態を維持するよう構成されている。
【0057】図12は、プリチャージパルス発生器(1
1)及びオールバンクプリチャージ信号ラッチ(6)の
構成を示す図である。オールバンクプリチャージ信号ラ
ッチは、Hレベルでクロックに非同期にリセットされ、
クロックの立ち上がりエッジでデータを取り込むリセッ
ト付きD型フリップフロップ(L0)で構成されてい
る。
1)及びオールバンクプリチャージ信号ラッチ(6)の
構成を示す図である。オールバンクプリチャージ信号ラ
ッチは、Hレベルでクロックに非同期にリセットされ、
クロックの立ち上がりエッジでデータを取り込むリセッ
ト付きD型フリップフロップ(L0)で構成されてい
る。
【0058】リセット付きD型フリップフロップ(L
0)のD入力にHレベルが接続され、パケットによりオ
ールバンクプリチャージコマンドが入力されたときにコ
マンドデコーダ(3)から出力されるオールバンクプリ
チャージ信号がリセット入力に接続されている。プリチ
ャージパルス発生器からの出力信号がリセット付きD型
フリップフロップ(L0)のクロック入力に接続され、
反転出力QBをオールバンクプリチャージ信号ラッチの
出力としてプリチャージパルス発生器に出力している。
0)のD入力にHレベルが接続され、パケットによりオ
ールバンクプリチャージコマンドが入力されたときにコ
マンドデコーダ(3)から出力されるオールバンクプリ
チャージ信号がリセット入力に接続されている。プリチ
ャージパルス発生器からの出力信号がリセット付きD型
フリップフロップ(L0)のクロック入力に接続され、
反転出力QBをオールバンクプリチャージ信号ラッチの
出力としてプリチャージパルス発生器に出力している。
【0059】プリチャージパルス発生器は、3ビットカ
ウンタを構成するよう設けられLレベルでクロックに非
同期にリセットされ、クロックの立ち下がりエッジでデ
ータを取り込むリセット付きD型フリップフロップ(C
0〜2)とインバータ(C5、C6)、ノアゲート(C
3)およびアンドゲート(C4,C7)で構成されてい
る。リセット付きD型フリップフロップ(C0〜2)で
構成された3ビットカウンタは、オールバンクプリチャ
ージ信号ラッチの出力がLのときリセットされ、分周ク
ロック信号に応答してカウントアップするよう構成さ
れ、カウント出力がノアゲート(C3)に入力されてい
る。
ウンタを構成するよう設けられLレベルでクロックに非
同期にリセットされ、クロックの立ち下がりエッジでデ
ータを取り込むリセット付きD型フリップフロップ(C
0〜2)とインバータ(C5、C6)、ノアゲート(C
3)およびアンドゲート(C4,C7)で構成されてい
る。リセット付きD型フリップフロップ(C0〜2)で
構成された3ビットカウンタは、オールバンクプリチャ
ージ信号ラッチの出力がLのときリセットされ、分周ク
ロック信号に応答してカウントアップするよう構成さ
れ、カウント出力がノアゲート(C3)に入力されてい
る。
【0060】ノアゲート(C4)の出力と分周クロック
信号がアンドゲート(C4)に入力され、アンドゲート
(C4)の出力をオールバンクプリチャージ信号ラッチ
に出力している。また、オールバンクプリチャージ信号
ラッチの出力とインバータ(C5,C6)を介して分周
クロック信号がアンドゲート(C7)に入力されてい
る。アンドゲート(C7)の出力がプリチャージパルス
としてリセットパルス発生器(P0〜7)に出力されて
いる。
信号がアンドゲート(C4)に入力され、アンドゲート
(C4)の出力をオールバンクプリチャージ信号ラッチ
に出力している。また、オールバンクプリチャージ信号
ラッチの出力とインバータ(C5,C6)を介して分周
クロック信号がアンドゲート(C7)に入力されてい
る。アンドゲート(C7)の出力がプリチャージパルス
としてリセットパルス発生器(P0〜7)に出力されて
いる。
【0061】図13は、プリチャージパルス発生器の動
作を示すタイミング図である。パケットによりオールバ
ンクプリチャージコマンドが入力され、コマンドデコー
ダ(3)から、図示するようにオールバンクプリチャー
ジ信号が出力されると、オールバンクプリチャージ信号
ラッチを構成するリセット付きD型フリップフロップ
(L0)の反転出力(L0−QB)がHになる。
作を示すタイミング図である。パケットによりオールバ
ンクプリチャージコマンドが入力され、コマンドデコー
ダ(3)から、図示するようにオールバンクプリチャー
ジ信号が出力されると、オールバンクプリチャージ信号
ラッチを構成するリセット付きD型フリップフロップ
(L0)の反転出力(L0−QB)がHになる。
【0062】オールバンクプリチャージ信号ラッチの出
力がHになると、プリチャージパルス発生器の3ビット
カウンタを構成するリセット付きD型フリップフロップ
(C0〜2)のリセットが解除されて、分周クロック信
号の立ち下がりエッジに応答してカウントアップ動作を
する。カウントアップ動作により3ビットカウンタの出
力が1になるとノアゲート(C3)の出力がLになり、
3ビットカウンタの出力が順次7になるまでカウントア
ップされ再び0になるとノアゲート(C3)の出力がH
になる。
力がHになると、プリチャージパルス発生器の3ビット
カウンタを構成するリセット付きD型フリップフロップ
(C0〜2)のリセットが解除されて、分周クロック信
号の立ち下がりエッジに応答してカウントアップ動作を
する。カウントアップ動作により3ビットカウンタの出
力が1になるとノアゲート(C3)の出力がLになり、
3ビットカウンタの出力が順次7になるまでカウントア
ップされ再び0になるとノアゲート(C3)の出力がH
になる。
【0063】アンドゲート(C4)の出力には、ノアゲ
ート(C3)出力がHのときに分周クロック信号が出力
されるので、オールバンクプリチャージ信号ラッチの出
力(L0−QB)がHになって3ビットカウンタが動作
の開始以降、3ビットカウンタのカウント出力が再び0
になってから最初の立ち上がりエッジが出力される。ア
ンドゲート(C4)の出力は、オールバンクプリチャー
ジ信号ラッチを構成するD型フリップフロップ(L0)
のクロック入力に接続されているので、オールバンクプ
リチャージ信号ラッチの出力(L0−QB)がLにな
る。
ート(C3)出力がHのときに分周クロック信号が出力
されるので、オールバンクプリチャージ信号ラッチの出
力(L0−QB)がHになって3ビットカウンタが動作
の開始以降、3ビットカウンタのカウント出力が再び0
になってから最初の立ち上がりエッジが出力される。ア
ンドゲート(C4)の出力は、オールバンクプリチャー
ジ信号ラッチを構成するD型フリップフロップ(L0)
のクロック入力に接続されているので、オールバンクプ
リチャージ信号ラッチの出力(L0−QB)がLにな
る。
【0064】したがって、プリチャージパルスとしてリ
セットパルス発生器に出力されるアンドゲート(C7)
の出力には、オールバンクプリチャージ信号ラッチの出
力(L0−QB)がHである期間の8クロック分の分周
クロック信号が出力されることになる。図14は、DR
AMコアのバンク毎に対応するリセットパルス発生器
(P0〜7)及びローステートラッチ(R0〜7)の構
成を示す図である。
セットパルス発生器に出力されるアンドゲート(C7)
の出力には、オールバンクプリチャージ信号ラッチの出
力(L0−QB)がHである期間の8クロック分の分周
クロック信号が出力されることになる。図14は、DR
AMコアのバンク毎に対応するリセットパルス発生器
(P0〜7)及びローステートラッチ(R0〜7)の構
成を示す図である。
【0065】リセットパルス発生器は、D型フリップフ
ロップ(B1)とアンドゲート(B2)で構成されてい
る。D型フリップフロップ(B1)のD入力にプリチャ
ージ要求信号(E0〜E7)に優先順位を付けてゲート
回路(O0〜7)に出力される信号が入力され、クロッ
ク入力にプリチャージパルス発生器(11)の出力であ
るプリージパルスが入力されている。アンドゲート(B
2)の入力にD型フリップフロップ(B1)の出力とプ
リチャージ発生器(11)の出力であるプリチャージパ
ルスが入力されている。アンドゲート(B2)の出力
は、プリチャージ信号(PR0〜7)としてDRAMコ
アの対応するバンクに出力されると共にローステートラ
ッチに出力されている。
ロップ(B1)とアンドゲート(B2)で構成されてい
る。D型フリップフロップ(B1)のD入力にプリチャ
ージ要求信号(E0〜E7)に優先順位を付けてゲート
回路(O0〜7)に出力される信号が入力され、クロッ
ク入力にプリチャージパルス発生器(11)の出力であ
るプリージパルスが入力されている。アンドゲート(B
2)の入力にD型フリップフロップ(B1)の出力とプ
リチャージ発生器(11)の出力であるプリチャージパ
ルスが入力されている。アンドゲート(B2)の出力
は、プリチャージ信号(PR0〜7)としてDRAMコ
アの対応するバンクに出力されると共にローステートラ
ッチに出力されている。
【0066】ローステートラッチは、ナンドゲート(D
2,D3)及びインバータ(D1,D4)で構成されて
いる。インバータ(D1)にリッセトパルス発生器の出
力が入力されている。インバータ(D1)の出力がナン
ドゲート(D2)に出力されている。ナンドゲート(D
2)の出力がインバータ(D4)とナンドゲート(D
3)に出力されている。
2,D3)及びインバータ(D1,D4)で構成されて
いる。インバータ(D1)にリッセトパルス発生器の出
力が入力されている。インバータ(D1)の出力がナン
ドゲート(D2)に出力されている。ナンドゲート(D
2)の出力がインバータ(D4)とナンドゲート(D
3)に出力されている。
【0067】ナンドゲート(D3)の入力には、ナンド
ゲート(D2)の出力が入力されると共にヒストリ回路
(Q0〜7)の出力が入力されている。ナンドゲート
(D3)の出力は、ナンドゲート(D2)に入力されて
いる。インバータ(D4)の出力は、プリチャージ信号
(PR0〜7)としてDRAMコアの対応するバンクに
出力されている。
ゲート(D2)の出力が入力されると共にヒストリ回路
(Q0〜7)の出力が入力されている。ナンドゲート
(D3)の出力は、ナンドゲート(D2)に入力されて
いる。インバータ(D4)の出力は、プリチャージ信号
(PR0〜7)としてDRAMコアの対応するバンクに
出力されている。
【0068】図15は、リセットパルス発生器及びロー
ステートラッチの動作を示すタイミング図である。パケ
ットによりバンクをアクセスするコマンドが入力される
とコマンドデコーダ(3)から選択されたバンクに対応
するバンク選択信号(BANK0〜7)が出力され対応
するヒストリ回路(Q0〜7)の出力がLになり、ロー
ステートラッチ(R0〜7)の出力がHになる。ヒスト
リ回路(Q0〜7)の出力がHになりゲート回路(O0
〜7)の出力がHになったのち、プリチャージパルス発
生器(11)からプリチャージパルスが出力されると、
リセットパルス発生器を構成するD型フリップフロップ
(B1)の出力(B1−Q)がHになり、リセットパル
ス発生器の出力(B2)にプリチャージ信号(PR0〜
7)が出力される。
ステートラッチの動作を示すタイミング図である。パケ
ットによりバンクをアクセスするコマンドが入力される
とコマンドデコーダ(3)から選択されたバンクに対応
するバンク選択信号(BANK0〜7)が出力され対応
するヒストリ回路(Q0〜7)の出力がLになり、ロー
ステートラッチ(R0〜7)の出力がHになる。ヒスト
リ回路(Q0〜7)の出力がHになりゲート回路(O0
〜7)の出力がHになったのち、プリチャージパルス発
生器(11)からプリチャージパルスが出力されると、
リセットパルス発生器を構成するD型フリップフロップ
(B1)の出力(B1−Q)がHになり、リセットパル
ス発生器の出力(B2)にプリチャージ信号(PR0〜
7)が出力される。
【0069】プリチャージ信号が出力されると、ロース
テートラッチの出力(R0〜7)がLになり、ゲート回
路(O0〜7)の出力がLになる。リセットパルス発生
器を構成するD型フリップフロップ(B1)の出力(B
1−Q)は、プリチャージパルスが出力されると再びL
に戻る。図16は、本発明の第3の実施例による各バン
クのプリチャージタイミングを示す第1のタイミング図
である。
テートラッチの出力(R0〜7)がLになり、ゲート回
路(O0〜7)の出力がLになる。リセットパルス発生
器を構成するD型フリップフロップ(B1)の出力(B
1−Q)は、プリチャージパルスが出力されると再びL
に戻る。図16は、本発明の第3の実施例による各バン
クのプリチャージタイミングを示す第1のタイミング図
である。
【0070】このタイミング図では、データ入力(Re
quest0〜7)からパケットにより、バンク0のバ
ンクリードコマンド(b0)、バンク7のバンクリード
コマンド(b7)、バンク1のバンクリードコマンド
(b1)、バンク6のバンクリードコマンド(b6)、
バンク2のバンクリードコマンド(b2)、バンク5の
バンクリードコマンド(b5)、バンク3のバンクリー
ドコマンド(b3)、バンク4のバンクリードコマンド
(b4)、オールバンクプリチャージコマンド(pr)
が順次入力された場合の動作を示している。
quest0〜7)からパケットにより、バンク0のバ
ンクリードコマンド(b0)、バンク7のバンクリード
コマンド(b7)、バンク1のバンクリードコマンド
(b1)、バンク6のバンクリードコマンド(b6)、
バンク2のバンクリードコマンド(b2)、バンク5の
バンクリードコマンド(b5)、バンク3のバンクリー
ドコマンド(b3)、バンク4のバンクリードコマンド
(b4)、オールバンクプリチャージコマンド(pr)
が順次入力された場合の動作を示している。
【0071】この一連のコマンド入力により、各バンク
の選択信号が、バンク0の選択信号(BANK0)、バ
ンク7の選択信号(BANK7)、バンク1 の選択信号
(BANK1)、バンク6の選択信号(BANK6)、
バンク2の選択信号(BANK2)、バンク5の選択信
号(BANK5)、バンク3の選択信号(BANK
3)、バンク4の選択信号(BANK4)の順に出力さ
れ、その後、オールバンクプリチャージ信号が出力され
る。各バンクの選択信号の出力により、該選択信号が入
力されるヒストリ回路の出力が、バンク0に対応するヒ
ストリ回路(Q0)、バンク7に対応するヒストリ回路
(Q7)、バンク1に対応するヒストリ回路(Q1)、
バンク6に対応するヒストリ回路(Q6)、バンク2に
対応するヒストリ回路(Q2)、バンク5に対応するヒ
ストリ回路(Q5)、バンク3に対応するヒストリ回路
(Q3)、バンク4に対応するヒストリ回路(Q4)の
順にLとなり、同順に再びHになる。
の選択信号が、バンク0の選択信号(BANK0)、バ
ンク7の選択信号(BANK7)、バンク1 の選択信号
(BANK1)、バンク6の選択信号(BANK6)、
バンク2の選択信号(BANK2)、バンク5の選択信
号(BANK5)、バンク3の選択信号(BANK
3)、バンク4の選択信号(BANK4)の順に出力さ
れ、その後、オールバンクプリチャージ信号が出力され
る。各バンクの選択信号の出力により、該選択信号が入
力されるヒストリ回路の出力が、バンク0に対応するヒ
ストリ回路(Q0)、バンク7に対応するヒストリ回路
(Q7)、バンク1に対応するヒストリ回路(Q1)、
バンク6に対応するヒストリ回路(Q6)、バンク2に
対応するヒストリ回路(Q2)、バンク5に対応するヒ
ストリ回路(Q5)、バンク3に対応するヒストリ回路
(Q3)、バンク4に対応するヒストリ回路(Q4)の
順にLとなり、同順に再びHになる。
【0072】オールバンクプリチャージ信号によりプリ
チャージパルスが出力されるときには、バンク0に対応
するヒストリ回路(Q0)の出力がHになっているので
バンク0に対応するプリチャージ信号(PR0)が出力
され、順次バンク7に対応するプリチャージ信号(PR
7)、バンク1に対応するプリチャージ信号(PR
1)、バンク6に対応するプリチャージ信号(PR
6)、バンク2に対応するプリチャージ信号(PR
2)、バンク5に対応するプリチャージ信号(PR
5)、バンク3に対応するプリチャージ信号(PR
3)、バンク4に対応するプリチャージ信号(PR4)
が出力される。
チャージパルスが出力されるときには、バンク0に対応
するヒストリ回路(Q0)の出力がHになっているので
バンク0に対応するプリチャージ信号(PR0)が出力
され、順次バンク7に対応するプリチャージ信号(PR
7)、バンク1に対応するプリチャージ信号(PR
1)、バンク6に対応するプリチャージ信号(PR
6)、バンク2に対応するプリチャージ信号(PR
2)、バンク5に対応するプリチャージ信号(PR
5)、バンク3に対応するプリチャージ信号(PR
3)、バンク4に対応するプリチャージ信号(PR4)
が出力される。
【0073】したがって、本発明の第3の実施例の構成
によれば、オールバンクプリチャージコマンドが入力さ
れたときに、最近アクセスされたバンクほど後でプリチ
ャージ動作を行なうような順序で各バンクのプリチャー
ジ信号を生成することができる。図17は、本発明の第
3の実施例による各バンクのプリチャージタイミングを
示す第2のタイミング図である。
によれば、オールバンクプリチャージコマンドが入力さ
れたときに、最近アクセスされたバンクほど後でプリチ
ャージ動作を行なうような順序で各バンクのプリチャー
ジ信号を生成することができる。図17は、本発明の第
3の実施例による各バンクのプリチャージタイミングを
示す第2のタイミング図である。
【0074】このタイミング図では、バンク1、バンク
3、バンク4、バンク5にアクセスされた状態で、デー
タ入力(Request0〜7)からパケットにより、
バンク0のバンクリードコマンド(b0)、バンク7の
バンクリードコマンド(b7)、バンク6のバンクリー
ドコマンド(b6)、バンク2のバンクリードコマンド
(b2)、オールバンクプリチャージコマンド(pr)
が順次入力された場合の動作を示している。
3、バンク4、バンク5にアクセスされた状態で、デー
タ入力(Request0〜7)からパケットにより、
バンク0のバンクリードコマンド(b0)、バンク7の
バンクリードコマンド(b7)、バンク6のバンクリー
ドコマンド(b6)、バンク2のバンクリードコマンド
(b2)、オールバンクプリチャージコマンド(pr)
が順次入力された場合の動作を示している。
【0075】バンク1に対応するヒストリ回路(Q
1)、バンク3に対応するヒストリ回路(Q3)、バン
ク4に対応するヒストリ回路(Q4)及び、バンク5に
対応するヒストリ回路(Q5)の出力は、既にHに戻っ
ている。一連のコマンド入力により、各バンクの選択信
号が、バンク0の選択信号(BANK0)、バンク7の
選択信号(BANK7)、バンク6の選択信号(BAN
K6)、バンク2の選択信号(BANK2)の順に出力
され、その後、オールバンクプリチャージ信号が出力さ
れる。各バンクの選択信号の出力により、該選択信号が
入力されるヒストリ回路の出力が、バンク0に対応する
ヒストリ回路(Q0)、バンク7に対応するヒストリ回
路(Q7)、バンク6に対応するヒストリ回路(Q
6)、バンク2に対応するヒストリ回路(Q2)の順に
Lとなり、同順に再びHになる。
1)、バンク3に対応するヒストリ回路(Q3)、バン
ク4に対応するヒストリ回路(Q4)及び、バンク5に
対応するヒストリ回路(Q5)の出力は、既にHに戻っ
ている。一連のコマンド入力により、各バンクの選択信
号が、バンク0の選択信号(BANK0)、バンク7の
選択信号(BANK7)、バンク6の選択信号(BAN
K6)、バンク2の選択信号(BANK2)の順に出力
され、その後、オールバンクプリチャージ信号が出力さ
れる。各バンクの選択信号の出力により、該選択信号が
入力されるヒストリ回路の出力が、バンク0に対応する
ヒストリ回路(Q0)、バンク7に対応するヒストリ回
路(Q7)、バンク6に対応するヒストリ回路(Q
6)、バンク2に対応するヒストリ回路(Q2)の順に
Lとなり、同順に再びHになる。
【0076】オールバンクプリチャージ信号によりプリ
チャージパルスが出力されるときには、バンク1に対応
するヒストリ回路(Q1)、バンク3に対応するヒスト
リ回路(Q3)、バンク4に対応するヒストリ回路(Q
4)及びバンク5に対応するヒストリ回路(Q5)の出
力がHになっている。この場合、前述したようにプリチ
ャージ信号スケジューラ(10)を構成するゲート回路
によってプリチャージ要求信号の優先順位が決定され、
バンク1に対応するプリチャージ信号(PR1)、バン
ク3に対応するプリチャージ信号(PR3)、バンク4
に対応するプリチャージ信号(PR4)が順に出力され
る。バンク4に対応するプリチャージ信号(PR4)が
出力された後は、バンク0に対応するヒストリ回路(Q
0)の出力がHになっているので、バンク5に対応する
プリチャージ信号(PR5)の出力に先んじてバンク0
に対応するプリチャージ信号(PR0)が出力され、そ
の後バンク5に対応するプリチャージ信号(PR5)が
出力される。
チャージパルスが出力されるときには、バンク1に対応
するヒストリ回路(Q1)、バンク3に対応するヒスト
リ回路(Q3)、バンク4に対応するヒストリ回路(Q
4)及びバンク5に対応するヒストリ回路(Q5)の出
力がHになっている。この場合、前述したようにプリチ
ャージ信号スケジューラ(10)を構成するゲート回路
によってプリチャージ要求信号の優先順位が決定され、
バンク1に対応するプリチャージ信号(PR1)、バン
ク3に対応するプリチャージ信号(PR3)、バンク4
に対応するプリチャージ信号(PR4)が順に出力され
る。バンク4に対応するプリチャージ信号(PR4)が
出力された後は、バンク0に対応するヒストリ回路(Q
0)の出力がHになっているので、バンク5に対応する
プリチャージ信号(PR5)の出力に先んじてバンク0
に対応するプリチャージ信号(PR0)が出力され、そ
の後バンク5に対応するプリチャージ信号(PR5)が
出力される。
【0077】さらに、バンク7に対応するプリチャージ
信号(PR7)、バンク6に対応するプリチャージ信号
(PR6)、バンク2 に対応するプリチャージ信号(P
R2)が順次出力されて全てのバンクのプリチャージ動
作が完了する。この場合においても、基本的には最後に
アクセスされたバンクが最後にプリチャージされる動作
をしている。
信号(PR7)、バンク6に対応するプリチャージ信号
(PR6)、バンク2 に対応するプリチャージ信号(P
R2)が順次出力されて全てのバンクのプリチャージ動
作が完了する。この場合においても、基本的には最後に
アクセスされたバンクが最後にプリチャージされる動作
をしている。
【0078】次に、以上説明した本発明の実施例におけ
るプリチャージ信号によって制御されるDRAMコアの
各バンクの構成及び動作について図面を参照してより具
体的に説明する。図20は、本発明の各実施例のプリチ
ャージ信号(PR0〜PR7)が入力されてプリチャー
ジ動作の制御が行われるDRAMコアのバンクの要部の
構成を示す図である。
るプリチャージ信号によって制御されるDRAMコアの
各バンクの構成及び動作について図面を参照してより具
体的に説明する。図20は、本発明の各実施例のプリチ
ャージ信号(PR0〜PR7)が入力されてプリチャー
ジ動作の制御が行われるDRAMコアのバンクの要部の
構成を示す図である。
【0079】図示していないが、本発明の各実施例にお
けるプリチャージ信号(PR0〜PR7)は、タイミン
グ回路(12)に入力されている。タイミング回路(1
2)から、ビット線ショート制御信号(BLSC)、ワ
ードライン制御信号(WLC)およびセンスアンプ制御
信号が出力されている。DRAMコアは、図示するよう
にタイミング回路(12)、プリチャージ回路(13、
14、15)、ローアドレスデコーダ・ワードラインド
ライバ(16)、センスアンプドライバ(17)、リー
ドライトアンプ(18)、コラムアドレスデコーダ・コ
ラムセレクト(19)、メモリセル(20〜22、20
〜32、40〜42)、ビット線センスアンプ(50〜
52)及びN型MOSトランジスタによるコラムセレク
トスイッチ(60〜62、70〜72)を要部として構
成されている。
けるプリチャージ信号(PR0〜PR7)は、タイミン
グ回路(12)に入力されている。タイミング回路(1
2)から、ビット線ショート制御信号(BLSC)、ワ
ードライン制御信号(WLC)およびセンスアンプ制御
信号が出力されている。DRAMコアは、図示するよう
にタイミング回路(12)、プリチャージ回路(13、
14、15)、ローアドレスデコーダ・ワードラインド
ライバ(16)、センスアンプドライバ(17)、リー
ドライトアンプ(18)、コラムアドレスデコーダ・コ
ラムセレクト(19)、メモリセル(20〜22、20
〜32、40〜42)、ビット線センスアンプ(50〜
52)及びN型MOSトランジスタによるコラムセレク
トスイッチ(60〜62、70〜72)を要部として構
成されている。
【0080】タイミング回路(12)のビット線ショー
ト制御信号(BLSC)出力は、プリチャージ回路(1
3、14、15)に入力されている。タイミング回路
(12)のワードライン制御信号(WLC)出力は、ロ
ーアドレスデコーダ・ワードラインドライバ(16)に
入力されている。タイミング回路(12)のセンスアン
プ制御信号(SAC)出力は、センスアンプドライバ
(17)に入力されている。センスアンプドライバ(1
7)には、図示していないが、ビット線ショート制御信
号(BLSC)出力も入力されている。プリチャージ回
路(13)は、ビット線(BL1,/BL1)に、プリ
チャージ回路(14)は、ビット線(BL2,/BL
2)に、プリチャージ回路(15)はビット線(BL
3,/BL3)に各々接続されている。
ト制御信号(BLSC)出力は、プリチャージ回路(1
3、14、15)に入力されている。タイミング回路
(12)のワードライン制御信号(WLC)出力は、ロ
ーアドレスデコーダ・ワードラインドライバ(16)に
入力されている。タイミング回路(12)のセンスアン
プ制御信号(SAC)出力は、センスアンプドライバ
(17)に入力されている。センスアンプドライバ(1
7)には、図示していないが、ビット線ショート制御信
号(BLSC)出力も入力されている。プリチャージ回
路(13)は、ビット線(BL1,/BL1)に、プリ
チャージ回路(14)は、ビット線(BL2,/BL
2)に、プリチャージ回路(15)はビット線(BL
3,/BL3)に各々接続されている。
【0081】ローアドレスデコーダ・ワードラインドラ
イバ(16)は、ワード線(WL1,WL2,WL3,
WL4)に接続されている。センスアンプドライバは、
高電位センスアンプ電源線(SAP)及び低電位センス
アンプ電源線(SAN)に接続されている。メモリセル
(20〜22、30〜32、40〜42)は、1本のワ
ードライン(WL1,WL2,WL3,WL4)及び1
本のビット線(BL1,/BL1,BL2,/BL2,
BL3,/BL3)に接続されている。
イバ(16)は、ワード線(WL1,WL2,WL3,
WL4)に接続されている。センスアンプドライバは、
高電位センスアンプ電源線(SAP)及び低電位センス
アンプ電源線(SAN)に接続されている。メモリセル
(20〜22、30〜32、40〜42)は、1本のワ
ードライン(WL1,WL2,WL3,WL4)及び1
本のビット線(BL1,/BL1,BL2,/BL2,
BL3,/BL3)に接続されている。
【0082】センスアンプ(50、51、52)は、高
電位センスアンプ電源線(SAP)及び低電位センスア
ンプ電源線(SAN)に接続されるとともに、センスア
ンプ(50)がビット線(BL1,/BL1)に、セン
スアンプ(51)がビット線(BL2,/BL2)に、
センスアンプ(52)がビット線(BL3,/BL3)
に接続されている。ビット線(BL1,/BL1,BL
2,/BL2,BL3,/BL3)は、N型MOSトラ
ンジスタによるコラムセレクトスイッチ(60〜62、
70〜72)を介してデータバス線(DB,/DB)に
接続されている。
電位センスアンプ電源線(SAP)及び低電位センスア
ンプ電源線(SAN)に接続されるとともに、センスア
ンプ(50)がビット線(BL1,/BL1)に、セン
スアンプ(51)がビット線(BL2,/BL2)に、
センスアンプ(52)がビット線(BL3,/BL3)
に接続されている。ビット線(BL1,/BL1,BL
2,/BL2,BL3,/BL3)は、N型MOSトラ
ンジスタによるコラムセレクトスイッチ(60〜62、
70〜72)を介してデータバス線(DB,/DB)に
接続されている。
【0083】コラムセレクトスイッチ(60〜62、7
0〜72)を成すN型MOSトランジスタのゲート電極
には、コラムセレクト線(CSL1,CSL2,CSL
3)が接続されている。コラムアドレスデコーダ・コラ
ムセレクト(19)がコラムセレクト線に接続されてい
る。リードライトアンプ(18)は、データバス線(D
B,/DB)に接続されている。
0〜72)を成すN型MOSトランジスタのゲート電極
には、コラムセレクト線(CSL1,CSL2,CSL
3)が接続されている。コラムアドレスデコーダ・コラ
ムセレクト(19)がコラムセレクト線に接続されてい
る。リードライトアンプ(18)は、データバス線(D
B,/DB)に接続されている。
【0084】尚、図示していないが、ローアドレス・ワ
ードドライバ(16)にはローアドレスが入力され、コ
ラムアドレスデコーダ・コラムセレクト(19)にはコ
ラムアドレスが入力され、各々デコーダによって1本の
ワードライン及び1本のコラムセレクト線を活性化して
1つのメモリセルを選択するよう構成されている。尚、
図中の破線は、プリチャージ回路、メモリセル、センス
アンプ及びコラムセレクトスイッチの構成が複数反復さ
れていることを示している。
ードドライバ(16)にはローアドレスが入力され、コ
ラムアドレスデコーダ・コラムセレクト(19)にはコ
ラムアドレスが入力され、各々デコーダによって1本の
ワードライン及び1本のコラムセレクト線を活性化して
1つのメモリセルを選択するよう構成されている。尚、
図中の破線は、プリチャージ回路、メモリセル、センス
アンプ及びコラムセレクトスイッチの構成が複数反復さ
れていることを示している。
【0085】タイミング回路には、プリチャージ信号同
様に図示していないがコマンドデコーダから出力される
バンクの活性化を指示するバンク信号も入力され、バン
ク信号の入力、即ちバンクが活性化された後において
は、ビット線ショート制御信号(BLSC)がディゼー
ブル状態を示すLレベルに、ワードライン制御信号(W
LC)がアクティブ状態を示すHレベルに、センスアン
プ制御信号(SAC)がアクティブ状態を示すHレベル
になっている。
様に図示していないがコマンドデコーダから出力される
バンクの活性化を指示するバンク信号も入力され、バン
ク信号の入力、即ちバンクが活性化された後において
は、ビット線ショート制御信号(BLSC)がディゼー
ブル状態を示すLレベルに、ワードライン制御信号(W
LC)がアクティブ状態を示すHレベルに、センスアン
プ制御信号(SAC)がアクティブ状態を示すHレベル
になっている。
【0086】この状態では、プリチャージ回路(13、
14、15)は、非活性であり、ローアドレスデコーダ
・ワードラインドライバ(16)が活性化され、ワード
ライン(WL1,WL2,WL3,WL4)の内、ロー
アドレスによって選択される1本のワードラインを高電
位に駆動している。また、センスアンプドライバ(1
7)によって、高電位センスアンプ電源線(SAP)に
電源電位Vccが、低電位センスアンプ電源線(SA
N)に接地電位が供給され、センスアンプ(50、5
1、52)が活性化されている。
14、15)は、非活性であり、ローアドレスデコーダ
・ワードラインドライバ(16)が活性化され、ワード
ライン(WL1,WL2,WL3,WL4)の内、ロー
アドレスによって選択される1本のワードラインを高電
位に駆動している。また、センスアンプドライバ(1
7)によって、高電位センスアンプ電源線(SAP)に
電源電位Vccが、低電位センスアンプ電源線(SA
N)に接地電位が供給され、センスアンプ(50、5
1、52)が活性化されている。
【0087】次にタイミング回路にプリチャージ信号
(PR0〜PR7)が入力されると、先ず、ワードライ
ン制御信号(WLC)がLレベルのディゼーブル状態と
なる。その後所定の遅延時間を経過してセンスアンプ制
御信号(SAC)がLレベルのディゼーブル状態とな
り、さらにビット線ショート制御信号(BLSC)がH
レベルのアクティブ状態となる。
(PR0〜PR7)が入力されると、先ず、ワードライ
ン制御信号(WLC)がLレベルのディゼーブル状態と
なる。その後所定の遅延時間を経過してセンスアンプ制
御信号(SAC)がLレベルのディゼーブル状態とな
り、さらにビット線ショート制御信号(BLSC)がH
レベルのアクティブ状態となる。
【0088】ワードライン制御信号(WLC)がディゼ
ーブルになると、ローアドレスデコーダ・ワードライン
ドライバ(16)が、今まで高電位に駆動していたワー
ドラインを接地電位にリセットする。ビット線ショート
制御信号がアクティブ状態になるとプリチャージ回路が
活性化されて対のビット線(BL1と/BL1、BL2
と/BL2、BL3と/BL3)をショートしつつ所定
のプリチャージ電位Vprに駆動しプリチャージ動作を
実行する。
ーブルになると、ローアドレスデコーダ・ワードライン
ドライバ(16)が、今まで高電位に駆動していたワー
ドラインを接地電位にリセットする。ビット線ショート
制御信号がアクティブ状態になるとプリチャージ回路が
活性化されて対のビット線(BL1と/BL1、BL2
と/BL2、BL3と/BL3)をショートしつつ所定
のプリチャージ電位Vprに駆動しプリチャージ動作を
実行する。
【0089】尚、この時点においてセンスアンプ制御信
号(SAC)もディゼーブル状態であり、センスアンプ
ドライバ(17)は、高電位センスアンプ電源線(SA
P)及び低電位センスアンプ電源線(SAN)に共にプ
リチャージ電位Vprを出力している。図21は、図2
0のDRAMコアバンク要部構成図におけるタイミング
回路(12)の構成を示す回路図である。
号(SAC)もディゼーブル状態であり、センスアンプ
ドライバ(17)は、高電位センスアンプ電源線(SA
P)及び低電位センスアンプ電源線(SAN)に共にプ
リチャージ電位Vprを出力している。図21は、図2
0のDRAMコアバンク要部構成図におけるタイミング
回路(12)の構成を示す回路図である。
【0090】タイミング回路は、インバータ(101〜
109、10A、10B,10C)、ナンドゲート(1
11〜113)、ノアゲート(114)、抵抗素子(1
31136)及び容量素子(141〜146)で構成さ
れている。インバータ(101)の入力にバンク信号
(BANKn)が入力され、ナンドゲート(111)の
一方の入力に接続されている。インバータ(102)の
入力にプリチャージ信号(PRn)が入力され、ナンド
ゲート(112)の一方の入力に接続されている。ナン
ドゲート(111)の出力は、ナンドゲート(112)
の他方の入力に接続されている。
109、10A、10B,10C)、ナンドゲート(1
11〜113)、ノアゲート(114)、抵抗素子(1
31136)及び容量素子(141〜146)で構成さ
れている。インバータ(101)の入力にバンク信号
(BANKn)が入力され、ナンドゲート(111)の
一方の入力に接続されている。インバータ(102)の
入力にプリチャージ信号(PRn)が入力され、ナンド
ゲート(112)の一方の入力に接続されている。ナン
ドゲート(111)の出力は、ナンドゲート(112)
の他方の入力に接続されている。
【0091】ナンドゲート(112)の出力は、ナンド
ゲート(111)の他方の入力に接続されている。ナン
ドゲート(111)の出力は、ノアゲート(114)の
一方の入力及びナンドゲート(113)の一方の入力に
も接続されている。ノアゲート(114)の出力は、タ
イミング回路の出力としてビット線ショート制御信号
(BLSC)になる。ノアゲート(114)の出力は、
インバータ(103)の入力にも接続されている。
ゲート(111)の他方の入力に接続されている。ナン
ドゲート(111)の出力は、ノアゲート(114)の
一方の入力及びナンドゲート(113)の一方の入力に
も接続されている。ノアゲート(114)の出力は、タ
イミング回路の出力としてビット線ショート制御信号
(BLSC)になる。ノアゲート(114)の出力は、
インバータ(103)の入力にも接続されている。
【0092】インバータ(103)の出力がインバータ
(104)の入力に接続されている。インバータ(10
4)の出力は、抵抗素子(131)の一端に接続されて
いる。抵抗素子(131)の他端は、インバータ(10
5)の入力に接続されている。抵抗素子(131)とイ
ンバータ(105)との接続点には、容量素子(14
1)の一端が接続されている。容量素子(141)の他
端は接地電源線に接続されている。
(104)の入力に接続されている。インバータ(10
4)の出力は、抵抗素子(131)の一端に接続されて
いる。抵抗素子(131)の他端は、インバータ(10
5)の入力に接続されている。抵抗素子(131)とイ
ンバータ(105)との接続点には、容量素子(14
1)の一端が接続されている。容量素子(141)の他
端は接地電源線に接続されている。
【0093】インバータ(105)の出力は、抵抗素子
(132)の一端に接続されている。抵抗素子(13
2)の他端は、ナンドゲート(113)の他方の入力に
接続されている。抵抗素子(132)とナンドゲート
(113)との接続点には、容量素子(142)の一端
が接続されている。容量素子(142)の他端は接地電
源線に接続されている。ナンドゲート(113)の出力
は、インバータ(106)の入力に接続されている。イ
ンバータ(106)の出力が、タイミング回路の出力と
してワードライン制御信号(WLC)になる。
(132)の一端に接続されている。抵抗素子(13
2)の他端は、ナンドゲート(113)の他方の入力に
接続されている。抵抗素子(132)とナンドゲート
(113)との接続点には、容量素子(142)の一端
が接続されている。容量素子(142)の他端は接地電
源線に接続されている。ナンドゲート(113)の出力
は、インバータ(106)の入力に接続されている。イ
ンバータ(106)の出力が、タイミング回路の出力と
してワードライン制御信号(WLC)になる。
【0094】インバータ(106)の出力は、インバー
タ(107)の入力にも接続されている。インバータ
(107)の出力は、抵抗素子(133)の一端に接続
されている。抵抗素子(133)の他端は、インバータ
(108)の入力に接続されている。抵抗素子(13
3)とインバータ(108)との接続点には、容量素子
(143)の一端が接続されている。容量素子(14
3)の他端は接地電源線に接続されている。
タ(107)の入力にも接続されている。インバータ
(107)の出力は、抵抗素子(133)の一端に接続
されている。抵抗素子(133)の他端は、インバータ
(108)の入力に接続されている。抵抗素子(13
3)とインバータ(108)との接続点には、容量素子
(143)の一端が接続されている。容量素子(14
3)の他端は接地電源線に接続されている。
【0095】インバータ(108)の出力は、抵抗素子
(134)の一端に接続されている。抵抗素子(13
4)の他端は、インバータ(109)の入力に接続され
ている。抵抗素子(134)とインバータ(109)と
の接続点には、容量素子(144)の一端が接続されて
いる。容量素子(144)の他端は接地電源線に接続さ
れている。インバータ(109)の出力は、抵抗素子
(135)の一端に接続されている。抵抗素子(13
5)の他端は、インバータ(10A)の入力に接続され
ている。抵抗素子(135)とインバータ(10A)と
の接続点には、容量素子(145)の一端が接続されて
いる。容量素子(145)の他端は接地電源線に接続さ
れている。
(134)の一端に接続されている。抵抗素子(13
4)の他端は、インバータ(109)の入力に接続され
ている。抵抗素子(134)とインバータ(109)と
の接続点には、容量素子(144)の一端が接続されて
いる。容量素子(144)の他端は接地電源線に接続さ
れている。インバータ(109)の出力は、抵抗素子
(135)の一端に接続されている。抵抗素子(13
5)の他端は、インバータ(10A)の入力に接続され
ている。抵抗素子(135)とインバータ(10A)と
の接続点には、容量素子(145)の一端が接続されて
いる。容量素子(145)の他端は接地電源線に接続さ
れている。
【0096】インバータ(10A)の出力は、抵抗素子
(136)の一端に接続されている。抵抗素子(13
6)の他端は、インバータ(10B)の入力に接続され
ている。抵抗素子(136)とインバータ(10B)と
の接続点には、容量素子(146)の一端が接続されて
いる。容量素子(146)の他端は接地電源線に接続さ
れている。インバータ(10B)の出力は、インバータ
(10C)の入力に接続されている。インバータ(10
C)の出力がタイミング回路の出力としてセンスアンプ
制御信号(SAC)になる。インバータ(10C)の出
力は、ノアゲート(114)の他端の入力にも接続され
ている。
(136)の一端に接続されている。抵抗素子(13
6)の他端は、インバータ(10B)の入力に接続され
ている。抵抗素子(136)とインバータ(10B)と
の接続点には、容量素子(146)の一端が接続されて
いる。容量素子(146)の他端は接地電源線に接続さ
れている。インバータ(10B)の出力は、インバータ
(10C)の入力に接続されている。インバータ(10
C)の出力がタイミング回路の出力としてセンスアンプ
制御信号(SAC)になる。インバータ(10C)の出
力は、ノアゲート(114)の他端の入力にも接続され
ている。
【0097】ナンドゲート(111)及びナンドゲート
(112)は、セット・リセットラッチを構成しており
バンク信号(BANKn)に論理レベル1としてHレベ
ルが一旦入力されると、ナンドゲート(111)の出力
に論理レベル1としてHレベルが出力される。ナンドゲ
ート(111)の出力が論理レベル1としてHレベルに
なると、ノアゲート(114)の出力が論理レベル0と
してLレベルになり、タイミング回路の出力としてビッ
ト線ショート制御信号(BLSC)がディゼーブルにな
る。
(112)は、セット・リセットラッチを構成しており
バンク信号(BANKn)に論理レベル1としてHレベ
ルが一旦入力されると、ナンドゲート(111)の出力
に論理レベル1としてHレベルが出力される。ナンドゲ
ート(111)の出力が論理レベル1としてHレベルに
なると、ノアゲート(114)の出力が論理レベル0と
してLレベルになり、タイミング回路の出力としてビッ
ト線ショート制御信号(BLSC)がディゼーブルにな
る。
【0098】ノアゲート(114)の出力が論理レベル
0としてLレベルになると、抵抗素子(131、13
2)及び容量素子(141、142)の時定数を元にし
た所定の遅延時間後にインバータ(106)の出力が論
理レベル1としてHレベルを出力し、ワードライン制御
信号(WLC)がアクティブになる。インバータ(10
6)の出力が論理レベル1としてHレベルになると、抵
抗素子(133、134、135、136)及び容量素
子(143、144、145、146)の時定数を元と
した所定時間後にインバータ(10C)の出力が論理レ
ベル1としてHレベルを出力し、センスアンプ制御信号
(SAC)がアクティブになる。
0としてLレベルになると、抵抗素子(131、13
2)及び容量素子(141、142)の時定数を元にし
た所定の遅延時間後にインバータ(106)の出力が論
理レベル1としてHレベルを出力し、ワードライン制御
信号(WLC)がアクティブになる。インバータ(10
6)の出力が論理レベル1としてHレベルになると、抵
抗素子(133、134、135、136)及び容量素
子(143、144、145、146)の時定数を元と
した所定時間後にインバータ(10C)の出力が論理レ
ベル1としてHレベルを出力し、センスアンプ制御信号
(SAC)がアクティブになる。
【0099】プリチャージ信号(PRn)に論理レベル
1としてHレベルが入力されると、ナンドゲート(11
1)の出力に論理レベル0としてLレベルが出力され
る。ナンドゲート(111)の出力が論理レベル0とし
てLレベルになると、インバータ(106)の出力が論
理レベル0としてLレベルになり、ワードライン制御信
号(WLC)がディゼーブルになる。インバータ(10
6)の出力が論理レベル0としてLレベルになると、抵
抗素子(133、134、135、136)及び容量素
子(143、144、145、146)の時定数を元と
した所定時間後にインバータ(10C)の出力が論理レ
ベル0としてLレベルになり、センスアンプ制御信号
(SAC)がディゼーブルになる。
1としてHレベルが入力されると、ナンドゲート(11
1)の出力に論理レベル0としてLレベルが出力され
る。ナンドゲート(111)の出力が論理レベル0とし
てLレベルになると、インバータ(106)の出力が論
理レベル0としてLレベルになり、ワードライン制御信
号(WLC)がディゼーブルになる。インバータ(10
6)の出力が論理レベル0としてLレベルになると、抵
抗素子(133、134、135、136)及び容量素
子(143、144、145、146)の時定数を元と
した所定時間後にインバータ(10C)の出力が論理レ
ベル0としてLレベルになり、センスアンプ制御信号
(SAC)がディゼーブルになる。
【0100】インバータ(10C)の出力が論理レベル
0としてLレベルになると、ノアゲート(114)の出
力が論理レベル1としてHレベルになり、ビット線ショ
ート制御信号(BLSC)がアクティブになる。従っ
て、図20に要部の構成を示すDRAMコアのバンクで
は、プリチャージ信号が、タイミング回路(12)に入
力されると、ワードライン制御信号(WLC)がディゼ
ーブルになり選択中のワードラインが非選択状態にリセ
ットされ、その後所定時間経過後に、センシアンプ制御
信号(SAC)がディゼーブルになりセンスアンプが非
活性化され、ビット線ショート制御信号がアクティブと
なりプリチャージ回路が活性化されビット線のプリチャ
ージ動作が行われる。
0としてLレベルになると、ノアゲート(114)の出
力が論理レベル1としてHレベルになり、ビット線ショ
ート制御信号(BLSC)がアクティブになる。従っ
て、図20に要部の構成を示すDRAMコアのバンクで
は、プリチャージ信号が、タイミング回路(12)に入
力されると、ワードライン制御信号(WLC)がディゼ
ーブルになり選択中のワードラインが非選択状態にリセ
ットされ、その後所定時間経過後に、センシアンプ制御
信号(SAC)がディゼーブルになりセンスアンプが非
活性化され、ビット線ショート制御信号がアクティブと
なりプリチャージ回路が活性化されビット線のプリチャ
ージ動作が行われる。
【0101】図22は、図20のDRAMコアバンク要
部構成図におけるプリチャージ回路(13、14、1
5)の構成を示す回路図である。プリチャージ回路は、
3つのN型MOSトランジスタ(201、202、20
3)で構成され、N型MOSトランジスタ(203)が
相補対を成すビット線(BL,/BL)間に接続されて
いる。N型MOSトランジスタ(201)がビット線
(BL)とプリチャージ電源(Vpr)線間に、N型M
OSトランジスタ(202)がビット線(/BL)とプ
リチャージ電源(Vpr)線間に接続されている。これ
らのN型MOSトランジスタ(201、202、20
3)のゲート電極は、ビット線ショート制御信号(BL
SC)線に接続されている。
部構成図におけるプリチャージ回路(13、14、1
5)の構成を示す回路図である。プリチャージ回路は、
3つのN型MOSトランジスタ(201、202、20
3)で構成され、N型MOSトランジスタ(203)が
相補対を成すビット線(BL,/BL)間に接続されて
いる。N型MOSトランジスタ(201)がビット線
(BL)とプリチャージ電源(Vpr)線間に、N型M
OSトランジスタ(202)がビット線(/BL)とプ
リチャージ電源(Vpr)線間に接続されている。これ
らのN型MOSトランジスタ(201、202、20
3)のゲート電極は、ビット線ショート制御信号(BL
SC)線に接続されている。
【0102】このプリチャージ回路にビット線ショート
制御信号(BLSC)をアクティブとしてHレベルを入
力すると、相補対を成すビット線(BL,/BL)がシ
ョートされつつ、ともに同電位のプリチャージ電源(V
pr)の電位にプリチャージすることができる。図23
は、図20のDRAMコアバンク要部構成図におけるロ
ーアドレスデコーダ・ワードラインドライバ(16)の
ワードラインドライバの構成を示す回路図である。
制御信号(BLSC)をアクティブとしてHレベルを入
力すると、相補対を成すビット線(BL,/BL)がシ
ョートされつつ、ともに同電位のプリチャージ電源(V
pr)の電位にプリチャージすることができる。図23
は、図20のDRAMコアバンク要部構成図におけるロ
ーアドレスデコーダ・ワードラインドライバ(16)の
ワードラインドライバの構成を示す回路図である。
【0103】図中、WDZは、ワード線駆動信号を示
し、低電位が接地電圧であり、高電位が電源電圧を昇圧
して得た電圧がワードラインの活性化時に出力される信
号である。Vsrzは、N型MOSトランジスタのスレ
ッショルド電圧をVthとすると、電源電圧+Vth以
下の固定電圧を示す。また、ローアドレスデコーダは、
ローアドレスをデコードして活性化するワードラインの
選択信号を出力するものである。
し、低電位が接地電圧であり、高電位が電源電圧を昇圧
して得た電圧がワードラインの活性化時に出力される信
号である。Vsrzは、N型MOSトランジスタのスレ
ッショルド電圧をVthとすると、電源電圧+Vth以
下の固定電圧を示す。また、ローアドレスデコーダは、
ローアドレスをデコードして活性化するワードラインの
選択信号を出力するものである。
【0104】ワードラインドライバは、ナンドゲート
(301)、インバータ(302)及び3つのN型MO
Sトランジスタ(303、304、305)で構成され
ている。ナンドゲート(301)の一方の入力には、ロ
ーアドレスデコーダの出力が接続されており、他方の入
力にはワードライン制御信号(WLC)線が接続されて
いる。ナンドゲート(301)の出力は、インバータ
(302)の入力に接続されている。インバータ(30
2)とN型MOSトランジスタ(304)のゲート電極
間にN型MOSトランジスタ(303)が接続されてい
る。
(301)、インバータ(302)及び3つのN型MO
Sトランジスタ(303、304、305)で構成され
ている。ナンドゲート(301)の一方の入力には、ロ
ーアドレスデコーダの出力が接続されており、他方の入
力にはワードライン制御信号(WLC)線が接続されて
いる。ナンドゲート(301)の出力は、インバータ
(302)の入力に接続されている。インバータ(30
2)とN型MOSトランジスタ(304)のゲート電極
間にN型MOSトランジスタ(303)が接続されてい
る。
【0105】N型MOSトランジスタのゲート電極は、
Vsrzの電源線に接続されている。N型MOSトラン
ジスタ(304)がWDZ信号線とワードライン(W
L)間に接続されている。N型MOSトランジスタ(3
05)がワードライン(WL)と接地電源線間に接続さ
れている。ナンドゲート(301)の出力は、N型MO
Sトランジスタ(305)のゲート電極にも接続されて
いる。
Vsrzの電源線に接続されている。N型MOSトラン
ジスタ(304)がWDZ信号線とワードライン(W
L)間に接続されている。N型MOSトランジスタ(3
05)がワードライン(WL)と接地電源線間に接続さ
れている。ナンドゲート(301)の出力は、N型MO
Sトランジスタ(305)のゲート電極にも接続されて
いる。
【0106】ローアドレスデコーダの出力が選択状態の
ワードラインドライバにおいて、ワードライン制御信号
(WLC)がアクティブとなり、その信号線にHが出力
されナンドゲート(301)の出力が接地電位まで立ち
下げられ、N型MOSトランジスタ(305)が非導通
状態とされ、インバータ(302)の出力が電源電圧の
電位に上昇され、N型MOSトランジスタ(303)に
よりN型MOSトランジスタ(304)のゲート電極の
電位が電源電圧近傍の電位までプリチャージされる。
ワードラインドライバにおいて、ワードライン制御信号
(WLC)がアクティブとなり、その信号線にHが出力
されナンドゲート(301)の出力が接地電位まで立ち
下げられ、N型MOSトランジスタ(305)が非導通
状態とされ、インバータ(302)の出力が電源電圧の
電位に上昇され、N型MOSトランジスタ(303)に
よりN型MOSトランジスタ(304)のゲート電極の
電位が電源電圧近傍の電位までプリチャージされる。
【0107】次にWDZ信号線のレベルが高電位に立ち
上げられるが、この場合、N型MOSトランジスタ(3
04)にはチャネルが形成されているので、ゲート電極
の電位はチャネル・ゲート間の容量によりセルフブース
トされ、WDZ信号の電位以上のレベルまで上昇する。
この結果ワードライン(WL)の電位は、WDZ信号に
追随してWDZ信号の高電位のレベルまで上昇してワー
ドライン(WL)が活性化される。
上げられるが、この場合、N型MOSトランジスタ(3
04)にはチャネルが形成されているので、ゲート電極
の電位はチャネル・ゲート間の容量によりセルフブース
トされ、WDZ信号の電位以上のレベルまで上昇する。
この結果ワードライン(WL)の電位は、WDZ信号に
追随してWDZ信号の高電位のレベルまで上昇してワー
ドライン(WL)が活性化される。
【0108】WDZ信号が低電位移行したのち、ワード
ライン制御信号(WLC)がディゼブルとなり、その信
号線がLレベルになると、ナンドゲート(301)の出
力がHレベルとなり、N型MOSトランジスタが導通状
態となり、ワードライン(WL)に残存する電荷を引き
抜き、ワードライン(WL)を接地電位まで引き下げ非
活性化する。
ライン制御信号(WLC)がディゼブルとなり、その信
号線がLレベルになると、ナンドゲート(301)の出
力がHレベルとなり、N型MOSトランジスタが導通状
態となり、ワードライン(WL)に残存する電荷を引き
抜き、ワードライン(WL)を接地電位まで引き下げ非
活性化する。
【0109】図24は、図20のDRAMコアバンク要
部構成図におけるセンスアンプドライバ(17)及びビ
ット線センスアンプ(50、51、52)の構成を示す
回路図である。センスアンプドライバは、4つのN型M
OSトランジスタ(401、402、403、40
4)、1つのP型MOSトランジスタ(411)及びイ
ンバータ(421)で構成されている。P型MOSトラ
ンジスタ(411)が電源電圧(Vcc)線と高電位セ
ンスアンプ電源線(SAP)間に接続されている。N型
MOSトランジスタ(401)が低電位センスアンプ電
源線(SAN)と接地電源線間に接続されている。N型
MOSトランジスタが高電位センスアンプ電源線(SA
P)と低電位センスアンプ電源線間に接続されている。
部構成図におけるセンスアンプドライバ(17)及びビ
ット線センスアンプ(50、51、52)の構成を示す
回路図である。センスアンプドライバは、4つのN型M
OSトランジスタ(401、402、403、40
4)、1つのP型MOSトランジスタ(411)及びイ
ンバータ(421)で構成されている。P型MOSトラ
ンジスタ(411)が電源電圧(Vcc)線と高電位セ
ンスアンプ電源線(SAP)間に接続されている。N型
MOSトランジスタ(401)が低電位センスアンプ電
源線(SAN)と接地電源線間に接続されている。N型
MOSトランジスタが高電位センスアンプ電源線(SA
P)と低電位センスアンプ電源線間に接続されている。
【0110】N型MOSトランジスタ(402)が高電
位センスアンプ電源線(SAP)とプリチャージ電源
(Vpr)線間に接続されている。N型MOSトランジ
スタ(403)がプリチャージ電源(Vpr)線と低電
位センスアンプ電源線(SAN)間に接続されている。
P型MOSトランジスタ(411)のゲート電極は、イ
ンバータ(421)を介してセンスアンプ制御信号(S
AC)線に接続されている。N型MOSトランジスタ
(401)のゲート電極は、センスアンプ制御信号(S
AC)線に接続されている。
位センスアンプ電源線(SAP)とプリチャージ電源
(Vpr)線間に接続されている。N型MOSトランジ
スタ(403)がプリチャージ電源(Vpr)線と低電
位センスアンプ電源線(SAN)間に接続されている。
P型MOSトランジスタ(411)のゲート電極は、イ
ンバータ(421)を介してセンスアンプ制御信号(S
AC)線に接続されている。N型MOSトランジスタ
(401)のゲート電極は、センスアンプ制御信号(S
AC)線に接続されている。
【0111】N型MOSトランジスタ(402、40
3、404)のゲート電極は、ビット線ショート制御信
号(BLSC)線に接続されている。センスアンプドラ
イバは、上記の構成により、センスアンプ制御信号(S
AC)がアクティブでその信号線にHレベルが出力さ
れ、ビット線ショート制御信号(BLSC)がディゼー
ブルでLレベルが出力されているとき、P型MOSトラ
ンジスタ(411)及びN型MOSトランジスタ(40
1)が導通状態となり、高電位センスアンプ電源線(S
AP)に電源電圧(Vcc)の電位を出力し、低電位セ
ンスアンプ電源線(SAN)に接地電位を出力する。
3、404)のゲート電極は、ビット線ショート制御信
号(BLSC)線に接続されている。センスアンプドラ
イバは、上記の構成により、センスアンプ制御信号(S
AC)がアクティブでその信号線にHレベルが出力さ
れ、ビット線ショート制御信号(BLSC)がディゼー
ブルでLレベルが出力されているとき、P型MOSトラ
ンジスタ(411)及びN型MOSトランジスタ(40
1)が導通状態となり、高電位センスアンプ電源線(S
AP)に電源電圧(Vcc)の電位を出力し、低電位セ
ンスアンプ電源線(SAN)に接地電位を出力する。
【0112】次に、センスアンプ制御信号(SAC)が
ディゼーブルになりその信号線にLレベルを出力し、ビ
ット線ショート制御信号(BLSC)がアクティブとな
りその信号線にHレベルを出力するようになると、P型
MOSトランジスタ(411)及びN型MOSトランジ
スタ(401)が非導通状態となり、N型MOSトラン
ジスタ(402、403、404)が導通状態となり、
高電位センスアンプ電源線(SAP)及び低電位センス
アンプ電源線(SAN)の電位が共にプリチャージ電源
(Vpr)の電位になる。
ディゼーブルになりその信号線にLレベルを出力し、ビ
ット線ショート制御信号(BLSC)がアクティブとな
りその信号線にHレベルを出力するようになると、P型
MOSトランジスタ(411)及びN型MOSトランジ
スタ(401)が非導通状態となり、N型MOSトラン
ジスタ(402、403、404)が導通状態となり、
高電位センスアンプ電源線(SAP)及び低電位センス
アンプ電源線(SAN)の電位が共にプリチャージ電源
(Vpr)の電位になる。
【0113】さらに、センスアンプ制御信号(SAC)
がディゼーブルのままビット線ショート制御信号がディ
ゼーブルになると、高電位センスアンプ電源線(SA
P)及び低電位センスアンプ電源線(SAN)がともに
フローティング状態となる。センスアンプは、2つのP
型MOSトランジスタ(412、413)及び2つのN
型MOSトランジスタ(405、406)で構成されて
いる。P型MOSトランジスタ(412)とN型MOS
トランジスタ(405)の一方のソースドレイン電極同
志が接続され、P型MOSトランジスタ(412)の他
方のソースドレイン電極が高電位センスアンプ電源線に
接続され、N型MOSトランジスタ(405)の他方の
ソースドレイン電極が低電位センスアンプ電源線(SA
P)に接続されている。
がディゼーブルのままビット線ショート制御信号がディ
ゼーブルになると、高電位センスアンプ電源線(SA
P)及び低電位センスアンプ電源線(SAN)がともに
フローティング状態となる。センスアンプは、2つのP
型MOSトランジスタ(412、413)及び2つのN
型MOSトランジスタ(405、406)で構成されて
いる。P型MOSトランジスタ(412)とN型MOS
トランジスタ(405)の一方のソースドレイン電極同
志が接続され、P型MOSトランジスタ(412)の他
方のソースドレイン電極が高電位センスアンプ電源線に
接続され、N型MOSトランジスタ(405)の他方の
ソースドレイン電極が低電位センスアンプ電源線(SA
P)に接続されている。
【0114】P型MOSトランジスタ(413)とN型
MOSトランジスタ(406)の一方のソースドレイン
電極同志が接続され、P型MOSトランジスタ(41
3)の他方のソースドレイン電極が高電位センスアンプ
電源線に接続され、N型MOSトランジスタ(406)
の他方のソースドレイン電極が低電位センスアンプ電源
線(SAP)に接続されている。P型MOSトランジス
タ(412)とN型MOSトランジスタ(405)のソ
ースドレイン電極の接続点がP型MOSトランジスタ
(413)及びN型MOSトランジスタ(406)のゲ
ート電極に接続されるとともにビット線(BL)に接続
されている。P型MOSトランジスタ(413)とN型
MOSトランジスタ(406)のソースドレイン電極の
接続点がP型MOSトランジスタ(412)及びN型M
OSトランジスタ(405)のゲート電極に接続される
とともにビット線(/BL)に接続されている。
MOSトランジスタ(406)の一方のソースドレイン
電極同志が接続され、P型MOSトランジスタ(41
3)の他方のソースドレイン電極が高電位センスアンプ
電源線に接続され、N型MOSトランジスタ(406)
の他方のソースドレイン電極が低電位センスアンプ電源
線(SAP)に接続されている。P型MOSトランジス
タ(412)とN型MOSトランジスタ(405)のソ
ースドレイン電極の接続点がP型MOSトランジスタ
(413)及びN型MOSトランジスタ(406)のゲ
ート電極に接続されるとともにビット線(BL)に接続
されている。P型MOSトランジスタ(413)とN型
MOSトランジスタ(406)のソースドレイン電極の
接続点がP型MOSトランジスタ(412)及びN型M
OSトランジスタ(405)のゲート電極に接続される
とともにビット線(/BL)に接続されている。
【0115】上記の構成により、センスアンプは、高電
位センスアンプ電源線(SAP)及び低電位センスアン
プ電源線(SAN)がともにフローティング状態で、選
択されたメモリセルから読みだされた電荷によるビット
線上に現れる微小電位変動による相補対を成すビット線
(BL,/BL)間の差電圧を元に、高電位センスアン
プ電源線(SAP)が電源電圧(Vcc)の電位に、低
電位センスアンプ電源線(SAN)が接地電位の移行す
るに追随して、電位の高い方のビット線電位を電源電圧
(Vcc)まで上昇させ、電位の低い方のビット線電位
を接地電位まで引き下げるよう動作する。
位センスアンプ電源線(SAP)及び低電位センスアン
プ電源線(SAN)がともにフローティング状態で、選
択されたメモリセルから読みだされた電荷によるビット
線上に現れる微小電位変動による相補対を成すビット線
(BL,/BL)間の差電圧を元に、高電位センスアン
プ電源線(SAP)が電源電圧(Vcc)の電位に、低
電位センスアンプ電源線(SAN)が接地電位の移行す
るに追随して、電位の高い方のビット線電位を電源電圧
(Vcc)まで上昇させ、電位の低い方のビット線電位
を接地電位まで引き下げるよう動作する。
【0116】図25は、図20のDRAMコアバンク要
部構成図におけるメモリセル(20〜22、30〜3
2、40〜42)の構成を示す回路図である。メモリセ
ルは、1つのN型MOSトランジスタ(501)及び1
つの容量素子(502)で構成されている。容量素子
(502)の一方の電極は、セルプレート電源(Vc
p)線に接続されている。容量素子(502)の他方の
電極は、N型MOSトランジスタ(501)を介して1
本のビット線(BL,/BL)に接続されている。N型
MOSトランジスタ(501)のゲート電極は、ワード
ライン(WL)に接続されている。
部構成図におけるメモリセル(20〜22、30〜3
2、40〜42)の構成を示す回路図である。メモリセ
ルは、1つのN型MOSトランジスタ(501)及び1
つの容量素子(502)で構成されている。容量素子
(502)の一方の電極は、セルプレート電源(Vc
p)線に接続されている。容量素子(502)の他方の
電極は、N型MOSトランジスタ(501)を介して1
本のビット線(BL,/BL)に接続されている。N型
MOSトランジスタ(501)のゲート電極は、ワード
ライン(WL)に接続されている。
【0117】メモリセルは、セルプレート電源(Vp
r)の電位を基準に容量素子(502)に電荷を蓄積す
ることによりデータを記憶する構成である。即ち、ワー
ドラインを活性化して高電位とすることでN型MOSト
ランジスタ(501)を導通状態にして、ビット線を電
源電圧または接地電位にすることにより、容量素子に同
等の電位を生じる電荷の充放電が行われ、次にワードラ
インをリセットして低電位としてN型MOSトランジス
タ(501)を非導通状態にすることで電荷が理想的に
は永続的に維持され、データの記憶が行われる。
r)の電位を基準に容量素子(502)に電荷を蓄積す
ることによりデータを記憶する構成である。即ち、ワー
ドラインを活性化して高電位とすることでN型MOSト
ランジスタ(501)を導通状態にして、ビット線を電
源電圧または接地電位にすることにより、容量素子に同
等の電位を生じる電荷の充放電が行われ、次にワードラ
インをリセットして低電位としてN型MOSトランジス
タ(501)を非導通状態にすることで電荷が理想的に
は永続的に維持され、データの記憶が行われる。
【0118】メモリセルのデータ読み出し時には、プリ
チャージ電位にビット線をプリチャージした状態でN型
MOSトランジスタ(501)を導通状態にする。この
とき、容量素子(502)に蓄積された電荷がビット線
に再配分され記憶セルのデータに応じてビット線の電位
を僅かに上昇または、引き下げる。次に、前述のセンス
アンプを活性化させることでビット線が電源電圧または
接地電位まで変動して、容量素子(502)の電荷を再
び元の状態に再書き込みすることができる。
チャージ電位にビット線をプリチャージした状態でN型
MOSトランジスタ(501)を導通状態にする。この
とき、容量素子(502)に蓄積された電荷がビット線
に再配分され記憶セルのデータに応じてビット線の電位
を僅かに上昇または、引き下げる。次に、前述のセンス
アンプを活性化させることでビット線が電源電圧または
接地電位まで変動して、容量素子(502)の電荷を再
び元の状態に再書き込みすることができる。
【0119】また、このメモリセルの構成では、容量素
子に蓄積された電荷は、現実的には、微小なリーク電流
により徐々に消失するものであるので、一定周期毎の全
てのワードラインを順次選択してデータの読み出し時同
様に再書き込み動作をするリフレッシュ動作の実行が必
要である。尚、以上のDRAMコアのバンクの要部の構
成においてセルプレート電源(Vcp)及びプリチャー
ジ電源(Vpr)についての相互の関係については、特
に言及していないが、これらの電源電位は同一のもので
良く、共に電源電圧の1/2程度の値に設定する構成が
通常良く用いられている。
子に蓄積された電荷は、現実的には、微小なリーク電流
により徐々に消失するものであるので、一定周期毎の全
てのワードラインを順次選択してデータの読み出し時同
様に再書き込み動作をするリフレッシュ動作の実行が必
要である。尚、以上のDRAMコアのバンクの要部の構
成においてセルプレート電源(Vcp)及びプリチャー
ジ電源(Vpr)についての相互の関係については、特
に言及していないが、これらの電源電位は同一のもので
良く、共に電源電圧の1/2程度の値に設定する構成が
通常良く用いられている。
【0120】
【発明の効果】以上のように、本発明によれば、クロッ
ク同期ダイナミック型半導体記憶装置に、多数のバンク
を備えた場合であっても、リフレッシュ動作の利便性の
ために必要とされる一括して全バンクのプリチャージを
指示するオールバンクプリチャージコマンドの発行時
に、全てのバンクのプリチャージが同時に行なわれるこ
とがなくなり、順次バンク毎、または全バンク数より少
ない複数のバンク毎にプリチャージを順次行なうこと
で、プリチャージ動作による選択状態のワード線を非選
択状態にして非活性化するときのワード線のディスチャ
ージに伴う電流及びビット線のプリチャージに伴う電流
が必要以上な複数のバンクで重畳されることがなくなる
ため、電源電流のピーク電流の増加を抑止することがで
きるという効果を奏するものである。
ク同期ダイナミック型半導体記憶装置に、多数のバンク
を備えた場合であっても、リフレッシュ動作の利便性の
ために必要とされる一括して全バンクのプリチャージを
指示するオールバンクプリチャージコマンドの発行時
に、全てのバンクのプリチャージが同時に行なわれるこ
とがなくなり、順次バンク毎、または全バンク数より少
ない複数のバンク毎にプリチャージを順次行なうこと
で、プリチャージ動作による選択状態のワード線を非選
択状態にして非活性化するときのワード線のディスチャ
ージに伴う電流及びビット線のプリチャージに伴う電流
が必要以上な複数のバンクで重畳されることがなくなる
ため、電源電流のピーク電流の増加を抑止することがで
きるという効果を奏するものである。
【0121】電源電流のピーク電流の増加を抑止できる
ので、従来と同等の電源配線幅によって、多バンクのク
ロック同期ダイナミック型半導体記憶装置を構成するこ
とができ、高速で製造コストの安い半導体記憶装置を提
供することができる。
ので、従来と同等の電源配線幅によって、多バンクのク
ロック同期ダイナミック型半導体記憶装置を構成するこ
とができ、高速で製造コストの安い半導体記憶装置を提
供することができる。
【図1】 本発明の第1の実施例を示す構成図である。
【図2】 第1の実施例による各バンクのプリチャージ
タイミングを示す第1のタイミング図である。
タイミングを示す第1のタイミング図である。
【図3】 第1の実施例による各バンクのプリチャージ
タイミングを示す第2のタイミング図である。
タイミングを示す第2のタイミング図である。
【図4】 本発明の第2の実施例を示す構成図である。
【図5】 第2の実施例のシフトレジスタ群の第1の構
成図である。
成図である。
【図6】 第2の実施例による各バンクのプリチャージ
タイミングを示す第1のタイミング図である。
タイミングを示す第1のタイミング図である。
【図7】 第2の実施例のシフトレジスタ群の第2の構
成図である。
成図である。
【図8】 第2の実施例による各バンクのプリチャージ
タイミングを示す第2のタイミング図である。
タイミングを示す第2のタイミング図である。
【図9】 本発明の第3の実施例を示す構成図である。
【図10】第3の実施例のプリチャージ信号スケジュー
ラ構成図である。
ラ構成図である。
【図11】ヒストリ回路の構成図を示す。
【図12】プリチャージパルス発生器及びオールバンク
プリチャージ信号ラッチの構成を示す図である。
プリチャージ信号ラッチの構成を示す図である。
【図13】プリチャージパルス発生器の動作を示すタイ
ミング図である。
ミング図である。
【図14】リセットパルス発生器及びローステートラッ
チ(RSラッチ)の構成を示す図である。
チ(RSラッチ)の構成を示す図である。
【図15】リセットパルス発生器及びローステートラッ
チ(RSラッチ)の動作を示すタイミング図である。
チ(RSラッチ)の動作を示すタイミング図である。
【図16】第3の実施例による各バンクのプリチャージ
タイミングを示す第1のタイミング図である。
タイミングを示す第1のタイミング図である。
【図17】第3の実施例による各バンクのプリチャージ
タイミングを示す第2のタイミング図である。
タイミングを示す第2のタイミング図である。
【図18】パケットの入力を示すタイミング図である。
【図19】従来の同期型DRAMの構成図である。
【図20】DRAMコアのバンクの要部の構成図であ
る。
る。
【図21】タイミング回路の構成図である。
【図22】プリチャージ回路の構成図である。
【図23】ワードラインドライバの構成図である。
【図24】センスアンプドライバ及びセンスアンプの構
成図である。
成図である。
【図25】メモリセルの構成図である。
1 クロック分周器、 2 シリアル−パラレルコンバータ、 3 コマンドデコーダ、 4 スケジュールコントローラ、 5 DRAMコア、 6 オールバンクプリチャージ信号ラッチ、 7 カウンタ、 8 プリチャージ信号発生器、 9 シフトレジスタ群、 10 プリチャージ信号スケジューラ、 11 プリチャージパルス発生器、 12 タイミング回路、 13〜15 プリチャージ回路、 16 ローアドレスデコーダ・ワードラインドライ
バ、 17 センスアンプドライバ、 18 リードライトアンプ、 19 コラムアドレスデコーダ・コラムセレクト、 20〜22,30〜32,40〜42 メモリセル、 Q0〜Q7 ヒストリ回路、 P0〜P7 リセットパルス発生器、 R0〜R7 ローステートラッチ(RSラッチ)
バ、 17 センスアンプドライバ、 18 リードライトアンプ、 19 コラムアドレスデコーダ・コラムセレクト、 20〜22,30〜32,40〜42 メモリセル、 Q0〜Q7 ヒストリ回路、 P0〜P7 リセットパルス発生器、 R0〜R7 ローステートラッチ(RSラッチ)
Claims (4)
- 【請求項1】 夫々複数のメモリセルからなる複数のバ
ンクで構成されるコア部と、 コマンドに応答して全バンクのプリチャージを前記コア
部に対して指示する手段を備え、 前記手段は、前記コマンドの入力に応答して、前記コア
部のプリチャージを1バンク毎または全バンク数より少
ない複数のバンク毎に順次行うように、前記コア部に対
して指示するオールバンクプリチャージ制御手段を含む
ことを特徴とするダイナミック型半導体記憶装置。 - 【請求項2】 前記オールバンクプリチャージ制御手段
は、 カウンタ回路を含み、 該カウンタの出力によりプリチャージするバンクを選択
し、順次選択したバンクのプリチャージを行なうように
全バンクのプリチャージ動作の実行を制御することを特
徴とする請求項1記載のダイナミック型半導体記憶装
置。 - 【請求項3】 前記オールバンクプリチャージ制御手段
は、 同時にプリチャージが実行されるバンク毎に対応して、
異なる段数の複数のシフトレジスタを含み、 前記コマンドの入力に応答して、信号が該複数のシフト
レジスタの初段にセットされたのち、該複数のシフトレ
ジスタの最終段からシフトされた信号が異なるタイミン
グで出力されることによりプリチャージするバンクを選
択し、順次該バンクのプリチャージを行なうように全バ
ンクのプリチャージ動作の実行を制御することを特徴と
する請求項1記載のダイナミック型半導体記憶装置。 - 【請求項4】 前記オールバンクプリチャージ制御手段
は、 バンク毎にシフトレジスタを備え、 選択されたバンクに対するリードまたはライトコマンド
に応答して当該バンクに対応するシフトレジスタの初段
に信号をセットして、少なくとも、該信号がシフトレジ
スタの最終段から排出されるまでは、当該バンクのプリ
チャージ動作を行なわないように制御することを特徴と
する請求項1記載のダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9202992A JPH1145570A (ja) | 1997-07-29 | 1997-07-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9202992A JPH1145570A (ja) | 1997-07-29 | 1997-07-29 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1145570A true JPH1145570A (ja) | 1999-02-16 |
Family
ID=16466547
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9202992A Withdrawn JPH1145570A (ja) | 1997-07-29 | 1997-07-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1145570A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100539964B1 (ko) * | 2003-06-27 | 2005-12-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법 |
US7145820B2 (en) | 2004-05-06 | 2006-12-05 | Hynix Semiconductor Inc. | Semiconductor memory device for reducing chip area |
KR100757928B1 (ko) | 2006-06-14 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 전압 발생기 제어 장치 |
JP2010113777A (ja) * | 2008-11-07 | 2010-05-20 | Nec Electronics Corp | 半導体記憶装置及びそのリードアクセス方法 |
KR101046996B1 (ko) * | 2009-02-12 | 2011-07-06 | 주식회사 하이닉스반도체 | 뱅크프리차지신호 생성회로 |
US8171210B2 (en) | 2007-09-27 | 2012-05-01 | Fujitsu Semiconductor Limited | Semiconductor memory, operating method of semiconductor memory, and system |
-
1997
- 1997-07-29 JP JP9202992A patent/JPH1145570A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100539964B1 (ko) * | 2003-06-27 | 2005-12-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법 |
CN1303661C (zh) * | 2003-06-27 | 2007-03-07 | 海力士半导体有限公司 | 半导体存储器器件中的预充电装置及其预充电方法 |
US7145820B2 (en) | 2004-05-06 | 2006-12-05 | Hynix Semiconductor Inc. | Semiconductor memory device for reducing chip area |
KR100757928B1 (ko) | 2006-06-14 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 전압 발생기 제어 장치 |
US8171210B2 (en) | 2007-09-27 | 2012-05-01 | Fujitsu Semiconductor Limited | Semiconductor memory, operating method of semiconductor memory, and system |
JP2010113777A (ja) * | 2008-11-07 | 2010-05-20 | Nec Electronics Corp | 半導体記憶装置及びそのリードアクセス方法 |
KR101046996B1 (ko) * | 2009-02-12 | 2011-07-06 | 주식회사 하이닉스반도체 | 뱅크프리차지신호 생성회로 |
US8033139B2 (en) | 2009-02-12 | 2011-10-11 | Hynix Semiconductor Inc. | Bank precharge signal generation circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |