JPH1145570A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 多数のバンクを備えたダイナミック型半導体
記憶装置に関し、全てのバンクの一括プリチャージを指
示するコマンドの実行時における電源電流のピーク電流
増加を抑止することを目的とする。 【解決手段】 夫々複数のメモリセルからなる複数のバ
ンクで構成されるコア部と、コマンドに応答して全バン
クのプリチャージを前記コア部に対して指示する手段を
備え、前記手段は、前記コマンドの入力に応答して、前
記バンクのプリチャージを１バンク毎または全バンク数
より少ない複数のバンク毎にプリチャージを順次行うよ
うに、前記コア部に対して指示するオールバンクプリチ
ャージ制御手段を含みダイナミック型半導体記憶装置を
構成することによって、プリチャージ動作による選択状
態のワード線を非選択状態にして非活性化するときのワ
ード線のディスチャージに伴う電流及びビット線のプリ
チャージに伴う電流が必要以上に複数のバンクで重畳さ
れることがなくなることで電源電流のピーク電流の増加
を抑止することができるように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のバンクを備
えるダイナミック型半導体記憶装置に関する。特に、多
数のバンクを備え、全バンクの一括プリチャージを指示
する場合であっても、該一括プリチャージ動作による電
源電流の増加を抑止したダイナミック型半導体装置に関
する。

【０００２】

【従来の技術】半導体記憶装置としては、ダイナミック
型半導体記憶装置（ＤＲＡＭ）が最も大容量な記憶装置
として広く普及している。一般的なＤＲＡＭは、記憶素
子（メモリセル）に対して、データの読み出し（リー
ド）または書き込み（ライト）を行なうとき（以後、こ
れらをアクセスという。）、アクセス毎に外部からロー
アドレスおよびコラムアドレスを順次、適当な制御信号
のもとで入力して半導体記憶装置外部とのデータの授受
を行なっている。半導体記憶装置内部では、外部からの
ローアドレスおよびコラムアドレスをラッチおよびデコ
ードして、ワード線およびビット線を選択して、これら
のマトリクスの交点に配置されたメモリセルを選択する
ことにより、ビット線を介してのデータ授受を行う構成
となっている。

【０００３】１つのメモリセルが選択され、メモリセル
とビット線との間でデータの授受が行われている時およ
びその直後においては、ビット線は、授受を行なったデ
ータの値によってその電位が変動しているので、次のア
クセスのためにビット線をデータの授受が行なわれる前
の電位に設定するいわゆるビット線プリチャージが必要
であり、これをアクセス毎に行なう構成となっている。
尚、ビット線は、２本を一対としてこの２本の信号線の
差動信号を扱うセンスアンプを伴うのが通常の構成であ
り、前述のプリチャージは、これら２本の信号線の電位
を等しくするいわゆるイコライズでもある。

【０００４】また、１つのメモリセルは、１つのトラン
ジスタと１つの容量素子により構成され、容量素子に蓄
積された電荷量によってデータを保持する構成であるの
で、適当な周期で、リーク電流等によって失われた電荷
を補充するために再書き込みを行ういわゆるリフレッシ
ュを必要とするのがＤＲＡＭの特徴である。上述の一般
的なＤＲＡＭの構成では、アクセス毎にビット線のプリ
チャージを行うため高速なアクセス周期を得ることが困
難であったが、近年になって、クロック同期ダイナミッ
ク型半導体記憶装置としてシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ）の仕様がＪＥＤＥＣ（Joint Electoronic Devi
ce Council-Electronic Industrial Association）によ
って標準化され、このプリチャージをメモリセルへのア
クセス毎に行わず必要なときまたは一連の連続アクセス
の後に自動的に行うことを指示するコマンドを半導体記
憶装置外部から与えることによって高速化を図ったこと
を特徴の１つとするＤＲＡＭが広く普及しつつある。

【０００５】図１９は、このＳＤＲＡＭの１例の構成を
示す図である。この図で示すクロックバッファは、外部
から入力されるクロック信号ＣＬＫを受けて半導体記憶
装置の内部クロックを生成して、コマンドデコーダ，ア
ドレスバッファ／レジスタ＆バンクセレクト，Ｉ／Ｏデ
ータバッファ／レジスタ及びその他の各ブロックに適当
なタイミング信号を供給して半導体記憶装置の動作を外
部クロック信号に同期させるようにしている。尚、クロ
ックイネーブルＣＫＥは、クロック停止モード，オート
リフレッシュ，セルフリフレッシュ，パワーダウンの各
動作状態を選択するための制御信号である。

【０００６】コマンドデコーダは、外部から入力される
チップセレクト信号ＣＳＢ，ローアドレスストローブ信
号ＲＡＳＢ，コラムアドレスストローブ信号ＣＡＳＢ，
ライトイネーブル信号ＷＥＢをクロック信号に同期して
ラッチするとともにこれらの信号の組合せにより選択さ
れるデバイス非選択（ＤＥＳＬ），ノーオペレーション
（ＮＯＰ），リード（ＲＥＡＤ），リード／オートプリ
チャージ（ＲＥＡＤＡ），ライト（ＷＲＩＴ），ライト
／オートプリチャージ（ＷＲＩＴＡ），バンクアクティ
ブ（ＡＣＴＶ），シングルバンクプリチャージ（ＰＲ
Ｅ），オールバンクプリチャージ（ＰＡＬＬ），モード
レジスタセット（ＭＲＳ）等のコマンドをデコードし
て、制御信号ラッチおよびモードレジスタに各種の制御
信号を供給している。

【０００７】アドレスバッファ／レジスタ＆バンクセレ
クトは、外部から入力されるアドレス信号Ａ０〜Ａ１０
及びＡ１１（ＢＡ）をクロック信号に同期してラッチ
し、前述のコマンドに対応してモードレジスタへの後述
するモードパラメータの供給，ＤＲＡＭコアへのローア
ドレスの供給及びコラムアドレスレジスタへの開始コラ
ムアドレスを供給をしている。

【０００８】Ｉ／Ｏデータバッファ／レジスタは、外部
とのデータ信号ＤＱ０〜ＤＱ３の入出力をクロック信号
に同期して行いＤＲＡＭコアのＩ／Ｏを介してメモリセ
ルとのデータの授受を行なっている。尚、データマスク
信号ＤＱＭは、データ信号ＤＱ０〜ＤＱ３の出力をディ
ゼーブル状態にする等の制御信号である。制御信号ラッ
チは、コマンドデコーダから供給される各種の制御信号
をラッチしてＤＲＡＭコアにその制御信号を供給してい
る。ＤＲＡＭコアでは、これらの制御信号に応じて、メ
モリセルのアクセス，リフレッシュ及びビット線のプリ
チャージの各種動作を行なっている。

【０００９】モードレジスタは、アドレスバッファ／レ
ジスタ＆バンクセレクトから供給されるモードパラメー
タをラッチし、コラムアドレスレジスタにコラムアドレ
スを自動更新するための制御信号を供給している。モー
ドパラメータは、バースト長，バーストタイプ及びＣＡ
Ｓレイテンシーを選択するパラメータであり、外部から
入力されるアドレス信号Ａ０〜Ａ９により決定される開
始コラムアドレスを元にした連続アクセスのビット数及
びそのコラムアドレス更新の種類を選択したり、外部か
ら供給されるクロック信号に対するデータ信号ＤＱ０〜
ＤＱ３の入出力タイミングを選択したりすることができ
る。

【００１０】コラムアドレスレジスタは、アドレスバッ
ファ／レジスタ＆バンクセレクトから供給される開始コ
ラムアドレスを元に、モードレジスタから供給されるコ
ラムアドレスを自動更新するための制御信号に応じてコ
ラムアドレスの自動更新を連続的に行いＤＲＡＭコアに
コラムアドレスを供給している。ＤＲＡＭコアは、バン
ク０及びバンク１の２つのバンクを備えており、各バン
クは、ローアドレスに対応して選択される複数のワード
線とコラムアドレスに対応して選択される複数のビット
線との交点にメモリセルを配置したメモリセルアレイを
含み構成されている。尚、ＳＤＲＡＭのメモリセルアレ
イにおいては、複数のデータ線を備えることによって、
同一のワード線で選択される複数のメモリセルを同時に
アクセスできるよう構成されており、これらの１度に選
択されたメモリセルのデータが、パイプライン動作を伴
い、シリアルに外部との連続的なデータの入出力が高速
にできるように構成されている。

【００１１】このように構成されたＳＤＲＡＭにおいて
は、同一のローアドレスによって選択されたメモリセル
にアクセスする場合、コラムアドレスの更新によって、
異なるビット線が選択されることになるので、この場
合、各メモリセルへのアクセスの後に特にビット線のプ
リチャージを要することなく他のメモリセルにアクセス
することができる。したがって、コラムアドレスをコマ
ンドにより開始コラムアドレスの入力またはその開始コ
ラムアドレスを元にコラムアドレスレジスタで自動更新
することによって、間断なく連続して外部とデータの授
受がビット線プリチャージのためのオーバーヘッドを要
することなく高速に行なえる。

【００１２】また、平成７年７月１７日に、日経ＢＰ社
から発行された文献「日経エレクトロニクスＮｏ．６４
０号（第１５頁）」に記載されるように、ＳＤＲＡＭの
コマンドおよびアドレスの入力をクロックの立ち上がり
および立ち下がりの両エッジに同期して入力用データバ
スから一連の手順で入力するようにしたパケットに置き
換える等してさらなる高速化を図ったことを特徴の１つ
とするクロック同期ダイナミック型半導体記憶装置の新
しい仕様としてＳｙｎｃＬｉｎｋ仕様のＤＲＡＭ（ＳＬ
ＤＲＡＭ）に関しての標準化がＪＥＤＥＣによって進め
られている。この仕様においても、前述のＳＤＲＡＭ同
様に同一のローアドレスによって選択されるメモリセル
にアクセスするときは、ビット線のプリチャージをアク
セス後即座には開始せず、プリチャージを指示するパケ
ットの入力後に行うことによって、ビット線のプリチャ
ージのためのオーバーヘッドを回避するように構成する
ことを前提としている。

【００１３】

【発明が解決しようとする課題】前述のＳＤＲＡＭおよ
びＳＬＤＲＡＭにおいては、標準的に２つのバンクを備
え、この２つのバンクを交互にアクセスし、一方のアク
セス中に他方のプリチャージを行うことで連続的に全て
のメモリセルにアクセスすることができるよう構成され
ている。

【００１４】また、メモリセルのリフレッシュ時におけ
るコマンド入力の利便性を図ることを目的として、これ
ら２つのバンクの一括プリチャージを指示するコマンド
を扱うように仕様化され、２つのバンクを同時にプリチ
ャージするように構成されたものもある。ところで、前
述の標準的なＳＤＲＡＭおよびＳＬＤＲＡＭのように２
つのバンクのみを備えた構成では、コンピュータシステ
ムのメインメモリとして使用するような場合、プロセッ
サーが要求するデータの格納個所として、連続的に同一
のバンクをアクセスする確率が高く、このような場合、
前のアクセスと次のアクセスの間にプリチャージ動作を
必要とするので、動作速度が低下する。このように、２
バンク構成では、そのランダムアクセス性において制約
が大きい。

【００１５】このため、ダイナミック型半導体装置に備
えるバンクの数を増加させ、８バンク、１６バンク、３
２バンクといったより多数のバンクを備えるよう構成す
ることによってランダムアクセス性を向上することが容
易に考えられる。しかしながら、ダイナミック型半導体
装置に備えるバンクの数を増加させた構成において、前
述のようにメモリセルのリフレッシュのために一括して
プリチャージを指示するコマンドに応答して同時に全て
のバンクのプリチャージを行なうと選択されたワード線
を非選択状態とするために要するワード線のディスチャ
ージ及びビット線のプリチャージの動作により半導体装
置内部に流れる電流が大きくなり、通常の配線幅の電源
配線による構成の場合、電源電圧が変動して半導体装置
の内部回路を正常に動作させることが不可能となる。

【００１６】また、全バンクのプリチャージに要するピ
ーク電流に応じて電源配線等の配線幅を選択するよう設
計するとチップサイズが大きくなり、製造コスト的に高
価なものとなる上に、チップサイズの増加に伴う高速性
の阻害により所望の性能の半導体装置が提供できないと
いう問題を生じていた。

【００１７】

【課題を解決するための手段】上記の課題は、夫々複数
のメモリセルからなる複数のバンクで構成されるコア部
と、コマンドに応答して全バンクのプリチャージを前記
コア部に対して指示する手段を備え、前記手段は、前記
コマンドの入力に応答して、前記コア部のプリチャージ
を１バンク毎または全バンク数より少ない複数のバンク
毎に順次行うように、前記コア部に対して指示するオー
ルバンクプリチャージ制御手段を含むことを特徴とする
ダイナミック型半導体記憶装置によって解決できる。

【００１８】多数のバンクを有するダイナミック型半導
体記憶装置で全バンクのプリチャージを一括指示して、
全バンクのプリチャージを行う場合であっても、前記従
来技術の構成のように、全バンクを同時にプリチャージ
するのではなく、１バンクづつ、または、適当な複数の
バンク毎に分割して順次プリチャージを行うように制御
するオールバンクプリチャージ制御手段を備えるように
構成することによって、プリチャージに伴い半導体装置
に流れる電流が時間的に分散されてそのピーク電流が抑
制されるので、通常の配線幅程度の電源配線であっても
正常な動作を実現することができる。

【００１９】前記のオールバンクプリチャージ制御手段
は、カウンタ回路を含み、該カウンタ回路の出力により
プリチャージするバンクを順次選択することによって、
選択されたバンク毎にプリチャージするように制御する
ことによって全バンクのプリチャージを行うよう構成す
ることで解決できる。また、前記のオールバンクプリチ
ャージ制御手段として、バンク毎に対応し異なる段数の
複数のシフトレジスタを含み、全バンクのプリチャージ
を一括指示するコマンドの入力に応答して、信号が該複
数のシフトレジスタの初段にセットされたのち、該複数
のシフトレジスタの最終段からシフトされた信号が異な
るタイミングで出力されることによりプリチャージする
バンクを選択し、順次該バンクのプリチャージを行なう
ように全バンクのプリチャージ動作の実行を制御するよ
うに構成することによっても解決できる。

【００２０】バンク毎に異なる段数のシフトレジスタを
含み、全バンクのプリチャージを一括指示するコマンド
の入力に応答して該複数のレジスタの初段に信号を同時
にセットして、その信号が該複数のシフトレジスタの最
終段に出力されるタイミングにより夫々のバンクのプリ
チャージ動作の実行を制御するように構成することで該
複数のシフトレジスタの段数が異なる分だけプリチャー
ジの実行されるタイミングが異なることとなり、同時に
は全バンクがプリチャージされることなく全てのバンク
のプリチャージを行うことができる。

【００２１】さらに、前記オールバンクプリチャージ制
御手段として、バンク毎にシフトレジスタを備え、バン
クのリードまたはライトコマンドに応答して当該バンク
に対応するシフトレジスタの初段に信号をセットして、
少なくとも、該信号がシフトレジスタの最終段から排出
されるまでは、該バンクのプリチャージ動作を行わない
ように制御すると、最近アクセスされたバンクほど後か
らプリチャージを行うことができる。

【００２２】

【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。図１は、本発明の第１の実施例の構成を
示す図である。本実施例では、データ入力（Ｒｅｑｕｅ
ｓｔ０〜７）及びパケットスタートフラグ（Ｐａｃｋｅ
ｔ−ｓｔａｒｔ−ｆｒａｇ）をクロック信号（Ｃｌｏｃ
ｋ）に同期して取り込むラッチ（Ｌ１〜９）、一連の手
順により入力されるパケットをシリアル−パラレル変換
するＳ／Ｐコンバータ（２）、Ｓ／Ｐコンバータ（２）
によりパラレル変換されたパケットをデコードしてコマ
ンドを解読するコマンドデコーダ（３）、コマンドデコ
ーダ（３）により解読されたコマンドに応じてリード，
ライト等の各種動作のタイミングを制御するスケジュー
ルコントローラ（４）、オールバンクプリチャージコマ
ンドの入力時にコマンドデコーダ（３）から出力される
オールバンクプリチャージ信号をラッチするオールバン
クプリチャージ信号ラッチ（６）、オールバンクプリチ
ャージ信号ラッチ（６）の出力に制御されて分周クロッ
ク信号毎にカウント動作するカウンタ（７）、カウンタ
（７）の出力値及びオールバンクプリチャージ信号ラッ
チの出力とにより各バンクのプリチャージ信号を生成す
るプリチャージ信号発生器（８）、８つのバンクから成
り各バンクが複数のメモリセルで構成されるＤＲＡＭコ
ア（５）及びクロック信号（Ｃｌｏｃｋ）を分周して分
周クロック信号を生成するクロック分周器（１）で構成
されている。

【００２３】尚、図示していないが、ＤＲＡＭコア
（５）には、プリチャージ信号発生器（８）からのプリ
チャージ信号が接続されるのみでなく、従来のＤＲＡＭ
同様に、ローアドレス、コラムアドレス、データの入出
力線及びリード／ライト等の各種制御信号が接続され構
成されている。ここで、本実施例でコマンドの入力に用
いるパケットについて説明する。

【００２４】図１８は、パケットの入力タイミングを示
すタイミング図である。パケットスタートフラグ（Ｐａ
ｃｋｅｔ−ｓｔａｒｔ−ｆｒａｇ）が入力されてからの
クロック信号（Ｃｌｏｃｋ）の２クロック期間に該クロ
ックの立ち上がり及び立ち下がりの両エッジに同期して
データ入力（Ｒｅｑｕｅｓｔ０〜７）から４つのデータ
セット（(a),(b),(C),(d) ）が入力される。

【００２５】表１は、パケットとして入力されたデータ
の形式を示すパケットフォーマットテーブルである。表
１において、ＩＤ０〜３は、従来のＤＲＡＭにおけるチ
ップセレクト信号のように複数のチップから１つのチッ
プを選択するものである。ＣＭＤ０〜３は、コマンドを
選択するものである。ＢＮＫ０〜２は、ＤＲＡＭコアの
バンクを選択するものである。ＲＡ０〜１０は、ローア
ドレスを入力するものである。ＣＡ０〜５は、コラムア
ドレスを入力するものである。Ｘは、本実施例のパケッ
トにおいては使用されずドントケアであることを示して
いる。尚、ＣＭＤ０〜ＣＭＤ３により入力するコマンド
の真理値表を表２に示す。

【００２６】

【表１】

【００２７】

【表２】 次に、図２を参照して本発明の第１の実施例の動作を説
明する。図２は、図１の構成におけるカウンタ（７）を
３ビットカウンタで構成した場合の動作を示すタイミン
グ図である。パケットスタートフラグ（Ｐａｃｋｅｔ−
ｓｔａｒｔ−ｆｒａｇ）の入力により、データ入力（Ｒ
ｅｑｕｅｓｔ０〜７）からパケットの入力が開始され、
オールバンクプリチャージコマンドが入力されると、コ
マンドデコーダからオールバンクプリチャージ信号が出
力される。オールバンクプリチャージ信号により、オー
ルバンクプリチャージ信号ラッチ（６）がセットされプ
リチャージイネーブル信号がＨになる。

【００２８】プリチャージイネーブル信号がＨになると
カウンタ（７）が分周クロック毎にカウント値が順に０
から７までカウントアップし、再び０に戻る。カウント
値が０に戻るときにカウンタ（７）からの出力によりオ
ールバンクプリチャージ信号ラッチ（６）がリセットさ
れてプリチャージ信号がＬになる。このとき、プリチャ
ージ信号発生器（８）では、プリチャージイネーブル信
号とカウンタ（７）のカウント値のデコード信号とのア
ンドによりプリチャージ信号（ＰＲ０〜７）が生成され
る。即ち、ＤＲＡＭコア（５）のバンク０に入力される
プリチャージ信号（ＰＲ０）がカウント値０のとき生成
され、バンク１に入力されるプリチャージ信号（ＰＲ
１）がカウント値１のとき生成される。

【００２９】以後、順にバンク２、バンク３、バンク
４、バンク５、バンク６及びバンク７に入力される各プ
リチャージ信号（ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、Ｐ
Ｒ６及びＰＲ７）が生成される。ＤＲＡＭコア（５）の
各バンクは、プリチャージ信号の入力に応答して、ワー
ド線及びセンスアンプの非活性化を行いビット線のプリ
チャージをするプリチャージ動作を行なうように構成さ
れているので、同時に複数のバンクのプリチャージ動作
が行なわれることがなくなり一連の手順として順にプリ
チャージ動作が行なわれ、ワード線の非活性化及びビッ
ト線のプリチャージによる電源電流の増大を生じること
なく全てのバンクのプリチャージが行える。

【００３０】図３は、図１の構成におけるカウンタ
（７）を２ビットカウンタで構成した場合の動作を示す
タイミング図である。この場合、プリチャージイネーブ
ル信号がＨになってからのカウンタ（７）の動作は、分
周クロックに応答して、カウント値が０、１、２、３と
カウントアップした後０に戻りプリチャージイネーブル
信号をＬにする。

【００３１】このカウンタの４つの状態値に対応して８
つのバンクのプリチャージを完了させるためにバンク０
とバンク１、バンク２とバンク３、バンク４とバンク５
及びバンク６とバンク７の各プリチャージ信号を同一の
タイミングで出力するよう構成している。図４は、本発
明の第２の実施例の構成を示す図である。

【００３２】図中、ラッチ（Ｌ１〜９）、Ｓ／Ｐコンバ
ータ（２）、コマンドデコーダ（３）、スケジュールコ
ントローラ（４）、ＤＲＡＭコア（５）及びクロック分
周器（１）は、図１で示す本発明の第１の実施例と同一
のものである。図１の本発明の第１の実施例の構成にお
けるオールバンクプリチャージ信号ラッチ（６）、カウ
ンタ（７）及びプリチャージ信号発生器（８）に代えて
図２で示す本発明の第２の実施例では、バンク毎に対応
し異なる長さの複数のシフトレジスタで構成されたシフ
トレジスタ群（９）を備え、ＤＲＡＭコア（５）の各バ
ンクにプリチャージ信号（ＰＲ０〜７）を出力してい
る。

【００３３】図５は、図４で示す本発明の第２の実施例
の構成におけるシフトレジスタ群（９）の１構成を示す
図である。この構成によるシフトレジスタ群を用いた場
合の本発明の第２の実施例の動作を示すタイミング図を
図６に示す。図５の図中、Ｓｎｍは、Ｄ型フリップフロ
ップを示す。ＤＲＡＭコア（５）のバンク０に対応して
１ビット長シフトレジスタ（Ｓ０１）、バンク１に対応
して２ビット長シフトレジスタ（Ｓ１１，Ｓ１２）、バ
ンク２に対応して３ビット長シフトレジスタ（Ｓ２１〜
２３）、バンク３に対応して４ビット長シフトレジスタ
（Ｓ３１〜３４）、バンク４に対応して５ビット長シフ
トレジスタ（Ｓ４１〜４５）、バンク５に対応して６ビ
ット長シフトレジスタ（Ｓ５１〜５６）バンク６に対応
して７ビット長シフトレジスタ（Ｓ６１〜６７）、バン
ク７に対応して８ビット長シフトレジスタ（Ｓ７１〜７
８）を設け、各シフトレジスタが分周クロック信号によ
りシフト動作するよう構成している。

【００３４】各シフトレジスタのＬＳＢを構成するＤ型
フリップフロップ（Ｓ０１，Ｓ１１，Ｓ２１，Ｓ３１，
Ｓ４１，Ｓ５１，Ｓ６１，Ｓ７１）のＤ入力にオールバ
ンクプリチャージ信号を入力して、これらのシフトレジ
スタのＭＳＢを構成するＤ型フリップフロップ（Ｓ０
１，Ｓ１２，Ｓ２３，Ｓ３４，Ｓ４５，Ｓ５６，Ｓ６
７，Ｓ７８）の出力をプリチャージ信号（ＰＲ０〜７）
として対応するＤＲＡＭコアの各バンクに入力するよう
構成している。

【００３５】図６は、オールバンクプリチャージコマン
ドが入力されたときの動作を示している。オールバンク
プリチャージコマンドが入力されるとコマンドデコーダ
（３）からオールバンクプリチャージ信号が出力される
ことは、本発明の第１の実施例の場合と同様である。シ
フトレジスタ群（９）を構成する各シフトレジスタのＬ
ＳＢに入力されたオールバンクプリチャージ信号は、分
周クロック信号に応答したシフト動作によりシフトレジ
スタの長さの分だけの分周クロックが入力された後ＭＳ
Ｂから出力される。即ち、バンク０のプリチャージ信号
（ＰＲ０）が先ず出力され、次にバンク１のプリチャー
ジ信号（ＰＲ１）、バンク２のプリチャージ信号（ＰＲ
２）、バンク３のプリチャージ信号（ＰＲ３）、バンク
４のプリチャージ信号（ＰＲ４）、バンク５のプリチャ
ージ信号（ＰＲ５）、バンク６のプリチャージ信号（Ｐ
Ｒ６）、バンク７のプリチャージ信号（ＰＲ７）が順次
分周クロックに応答して出力される。

【００３６】したがって、本発明の第１の実施例の場合
と同様に、ＤＲＡＭコア（５）の各バンクは、プリチャ
ージ信号の入力に応答して、ワード線及びセンスアンプ
の非活性化を行いビット線のプリチャージをするプリチ
ャージ動作を行なうように構成されているので、同時に
複数のバンクのプリチャージ動作が行なわれることがな
くなり一連の手順として順にプリチャージ動作が行なわ
れ、ワード線の非活性化及びビット線のプリチャージに
よる電源電流の増大を生じることなく全てのバンクのプ
リチャージ動作が行なえる。

【００３７】図７は、図４で示す本発明の第２の実施例
の構成におけるシフトレジスタ群（９）の別の構成を示
す図である。この構成によるシフトレジスタ群を用いた
場合の本発明の第２の実施例の動作を示すタイミング図
を図８に示す。図６の図中、Ｔｎｍは、Ｄ型フリップフ
ロップを示す。ＤＲＡＭコア（５）のバンク０とバンク
１に対応して１ビット長シフトレジスタ（Ｔ０１）、バ
ンク２とバンク３に対応して２ビット長シフトレジスタ
（Ｔ２１，Ｔ２２）、バンク４とバンク５に対応して３
ビット長シフトレジスタ（Ｔ４１〜４３）、バンク６と
バンク７に対応して４ビット長シフトレジスタ（Ｔ６１
〜６４）を設け、各シフトレジスタが分周クロック信号
によりシフト動作するよう構成している。

【００３８】各シフトレジスタのＬＳＢを構成するＤ型
フリップフロップ（Ｔ０１，Ｔ２１，Ｔ４１，Ｔ６１）
のＤ入力にオールバンクプリチャージ信号を入力して、
これらのシフトレジスタのＭＳＢを構成するＤ型フリッ
プフロップ（Ｔ０１，Ｔ２２，Ｔ４３，Ｔ６４）の出力
をプリチャージ信号（ＰＲ０〜７）として対応するＤＲ
ＡＭコアの各バンクに入力するよう構成している。

【００３９】図８は、オールバンクプリチャージコマン
ドが入力されたときの動作を示している。オールバンク
プリチャージコマンドが入力されるとコマンドデコーダ
（３）からオールバンクプリチャージ信号が出力される
ことは、本発明の第１の実施例の場合と同様である。シ
フトレジスタ群（９）を構成する各シフトレジスタのＬ
ＳＢに入力されたオールバンクプリチャージ信号は、分
周クロック信号に応答したシフト動作によりシフトレジ
スタの長さの分だけの分周クロックが入力された後ＭＳ
Ｂから出力される。即ち、バンク０のプリチャージ信号
（ＰＲ０）及びバンク１のプリチャージ信号（ＰＲ１）
が先ず出力され、次にバンク２のプリチャージ信号（Ｐ
Ｒ２）及びバンク３のプリチャージ信号（ＰＲ３）、バ
ンク４のプリチャージ信号（ＰＲ４）及びバンク５のプ
リチャージ信号（ＰＲ５）、バンク６のプリチャージ信
号（ＰＲ６）及びバンク７のプリチャージ信号（ＰＲ
７）が順次分周クロックに応答して出力される。

【００４０】したがって、本発明の第１の実施例の場合
と同様に、ＤＲＡＭコア（５）の各バンクは、プリチャ
ージ信号の入力に応答して、ワード線及びセンスアンプ
の非活性化を行いビット線をプリチャージするプリチャ
ージ動作を行なうように構成されているので、同時に複
数のバンクのプリチャージ動作が行なわれることがなく
なり一連の手順として順にプリチャージ動作が行なわ
れ、ワード線の非活性化及びビット線のプリチャージ動
作による電源電流の増大を生じることなく全てのバンク
のプリチャージが行なえる。

【００４１】図９は、本発明の第３の実施例の構成を示
す図である。図中、ラッチ（Ｌ１〜９）、Ｓ／Ｐコンバ
ータ（２）、コマンドデコーダ（３）、スケジュールコ
ントローラ（４）、ＤＲＡＭコア（５）、オールバンク
プリチャージ信号ラッチ（６）及びクロック分周器
（１）は、図１で示す本発明の第１の実施例と同一のも
のである。図１の本発明の第１の実施例の構成における
カウンタ（７）及びプリチャージ信号発生器（８）に代
えて図９で示す本発明の第３の実施例では、バンクのリ
ードまたはライトコマンドに応答して該バンクに対応す
るシフトレジスタのＬＳＢに信号をセットして、少なく
とも、該信号がシフトレジスタから排出されるまでは、
該バンクのプリチャージを行なわないようにするプリチ
ャージ信号スケジューラ（１０）を備え、ＤＲＡＭコア
（５）の各バンクにプリチャージ信号（ＰＲ０〜７）を
出力している。

【００４２】コマンドデコーダ（３）から出力されプリ
チャージ信号スケジューラ（１０）に入力される信号線
（ＢＡＮＫ０〜７）は、バンクリードコマンド及びバン
クライトコマンド等のバンクにアクセスするコマンドが
入力されたときに選択されたバンクに対応して出力され
る信号であり、バンク０の選択時にＢＡＮＫ０、バンク
１の選択時にＢＡＮＫ１、バンク２の選択時にＢＡＮＫ
２、バンク３の選択時にＢＡＮＫ３、バンク４の選択時
にＢＡＮＫ４、バンク５の選択時にＢＡＮＫ５、バンク
６の選択時にＢＡＮＫ６、バンク７の選択時にＢＡＮＫ
７に各々信号が出力される。

【００４３】図１０は、プリチャージ信号スケジューラ
（１０）の構成を示す図である。図示するように、プリ
チャージ信号スケジューラ（１０）は、リセットパルス
発生器（Ｐ０〜７）にプリチャージパルスを出力するプ
リチャージパルス発生器（１１）と各バンクに対応する
よう設けられたヒストリ回路（Ｑ０〜７）とリセットパ
ルス発生器（Ｐ０〜７）とローステートラッチ（Ｒ０〜
７）、及びゲート回路で構成されている。

【００４４】ゲート回路は、各バンクに対応するヒスト
リ回路（Ｑ０〜７）及びローステートラッチ（Ｒ０〜
７）の出力が入力されるナンドゲート（Ｅ０〜７）、リ
セットパルス発生器（Ｐ０〜７）に出力するインバータ
（Ｏ０）またはノアゲート（Ｏ１〜７）及びノアゲート
（Ｏ１〜７）の入力に出力するインバータ（Ａ１）また
はナンドゲート（Ａ２〜７）で構成されている。ナンド
ゲート（Ｅ０）の出力がインバータ（Ｏ０）に入力さ
れ、インバータ（Ｏ０）の出力がリセットパルス発生器
（Ｐ０）に入力されている。また、ナンドゲート（Ｅ
０）の出力は、インバータ（Ａ１）及びナンドゲート
（Ａ２〜７）にも入力されている。

【００４５】インバータ（Ａ１）の出力とナンドゲート
（Ｅ１）の出力がノアゲート（Ｏ１）に入力され、ノア
ゲート（Ｏ１）の出力がリセットパルス発生器（Ｐ１）
に入力されている。尚、ナンドゲート（Ｅ１）の出力
は、ナンドゲート（Ａ２〜７）にも入力されている。ナ
ンドゲート（Ａ２）の出力とナンドゲート（Ｅ２）の出
力がノアゲート（Ｏ２）に入力され、ノアゲート（Ｏ
２）の出力がリセットパルス発生器（Ｐ２）に入力され
ている。

【００４６】尚、ナンドゲート（Ｅ２）の出力は、ナン
ドゲート（Ａ３〜７）にも入力されている。ナンドゲー
ト（Ａ３）の出力とナンドゲート（Ｅ３）の出力がノア
ゲート（Ｏ３）に入力され、ノアゲート（Ｏ３）の出力
がリセットパルス発生器（Ｐ３）に入力されている。
尚、ナンドゲート（Ｅ３）の出力は、ナンドゲート（Ａ
４〜７）にも入力されている。ナンドゲート（Ａ４）の
出力とナンドゲート（Ｅ４）の出力がノアゲート（Ｏ
４）に入力され、ノアゲート（Ｏ４）の出力がリセット
パルス発生器（Ｐ４）に入力されている。

【００４７】尚、ナンドゲート（Ｅ４）の出力は、ナン
ドゲート（Ａ５〜７）にも入力されている。ナンドゲー
ト（Ａ５）の出力とナンドゲート（Ｅ５）の出力がノア
ゲート（Ｏ５）に入力され、ノアゲート（Ｏ５）の出力
がリセットパルス発生器（Ｐ５）に入力されている。
尚、ナンドゲート（Ｅ５）の出力は、ナンドゲート（Ａ
６、Ａ７）にも入力されている。ナンドゲート（Ａ６）
の出力とナンドゲート（Ｅ６）の出力がノアゲート（Ｏ
６）に入力され、ノアゲート（Ｏ６）の出力がリセット
パルス発生器（Ｐ６）に入力されている。

【００４８】尚、ナンドゲート（Ｅ６）の出力は、ナン
ドゲート（Ａ７）にも入力されている。ナンドゲート
（Ａ７）の出力とナンドゲート（Ｅ７）の出力がノアゲ
ート（Ｏ７）に入力され、ノアゲート（Ｏ７）の出力が
リセットパルス発生器（Ｐ７）に入力されている。以上
のように構成されたゲート回路によって、ナンドゲート
（Ｅ０〜７）の出力が、対応するバンクのプリチャージ
信号（ＰＲ０〜７）の発生を要求するプリチャージ要求
信号となる。この信号がＬのときプリチャージパルス発
生器（１１）からプリチャージパルスが出力されること
によりリセットパルス発生器（Ｐ０〜７）からプリチャ
ージ信号（ＰＲ０〜７）が出力される。

【００４９】また、プリチャージ信号（ＰＲ０〜７）の
出力により、ローステートラッチ（Ｒ０〜７）がリセッ
トされナンドゲート（Ｅ０〜７）の出力がＨになり、プ
リチャージ要求信号が解除される。他のゲートは、プリ
チャージパルス発生器（１１）からプリチャージパルス
が出力されるとき複数のプリチャージ要求信号がＬにな
っている場合であっても、プリチャージ信号が同時には
出力されず優先順位に従って順次プリチャージ信号が出
力されるように動作する。

【００５０】即ち、プリチャージ信号（ＰＲ０）は、プ
リチャージパルスが出力されたときにナンドゲート（Ｅ
０）の出力がＬであれば即座に出力され、プリチャージ
信号（ＰＲ１）は、プリチャージパルスが出力されたと
きにナンドゲート（Ｅ１）がＬであっても、ナンドゲー
ト（Ｅ０）がＬであればナンドゲート（Ｅ０）がＨにな
るまでは出力されない。

【００５１】プリチャージ信号（ＰＲ２）は、プリチャ
ージパルスが出力されたときにナンドゲート（Ｅ２）が
Ｌであっても、ナンドゲート（Ｅ０）またはナンドゲー
ト（Ｅ１）がＬであればナンドゲート（Ｅ０）とナンド
ゲート（Ｅ１）が共にがＨになるまでは出力されない。
プリチャージ信号（ＰＲ３）は、プリチャージパルスが
出力されたときにナンドゲート（Ｅ３）がＬであって
も、ナンドゲート（Ｅ０）、ナンドゲート（Ｅ１）また
はナンドゲート（Ｅ２）がＬであればナンドゲート（Ｅ
０）、ナンドゲート（Ｅ１）及びナンドゲート（Ｅ２）
の全てがＨになるまでは出力されない。プリチャージ信
号（ＰＲ４）は、プリチャージパルスが出力されたとき
にナンドゲート（Ｅ４）がＬであっても、ナンドゲート
（Ｅ０）、ナンドゲート（Ｅ１）、ナンドゲート（Ｅ
２）またはナンドゲート（Ｅ３）がＬであればナンドゲ
ート（Ｅ０）、ナンドゲート（Ｅ１）、ナンドゲート
（Ｅ２）及びナンドゲート（Ｅ３）の全てがＨになるま
では出力されない。

【００５２】プリチャージ信号（ＰＲ５）は、プリチャ
ージパルスが出力されたときにナンドゲート（Ｅ５）が
Ｌであっても、ナンドゲート（Ｅ０）、ナンドゲート
（Ｅ１）、ナンドゲート（Ｅ２）、ナンドゲート（Ｅ
３）またはナンドゲート（Ｅ４）がＬであればナンドゲ
ート（Ｅ０）、ナンドゲート（Ｅ１）、ナンドゲート
（Ｅ２）、ナンドゲート（Ｅ３）及びナンドゲート（Ｅ
４）の全てがＨになるまでは出力されない。

【００５３】プリチャージ信号（ＰＲ６）は、プリチャ
ージパルスが出力されたときにナンドゲート（Ｅ６）が
Ｌであっても、ナンドゲート（Ｅ０）、ナンドゲート
（Ｅ１）、ナンドゲート（Ｅ２）、ナンドゲート（Ｅ
３）、ナンドゲート（Ｅ４）またはナンドゲート（Ｅ
５）がＬであればナンドゲート（Ｅ０）、ナンドゲート
（Ｅ１）、ナンドゲート（Ｅ２）、ナンドゲート（Ｅ
３）、ナンドゲート（Ｅ４）及びナンドゲート（Ｅ５）
の全てがＨになるまでは出力されない。

【００５４】プリチャージ信号（ＰＲ７）は、プリチャ
ージパルスが出力されたときにナンドゲート（Ｅ７）が
Ｌであっても、ナンドゲート（Ｅ０）、ナンドゲート
（Ｅ１）、ナンドゲート（Ｅ２）、ナンドゲート（Ｅ
３）、ナンドゲート（Ｅ４）、ナンドゲート（Ｅ５）ま
たはナンドゲート（Ｅ６）がＬであればナンドゲート
（Ｅ０）、ナンドゲート（Ｅ１）、ナンドゲート（Ｅ
２）、ナンドゲート（Ｅ３）、ナンドゲート（Ｅ４）、
ナンドゲート（Ｅ５）及びナンドゲート（Ｅ６）の全て
がＨになるまでは出力されない。

【００５５】図１１は、ヒストリ回路（Ｑ０〜７）の構
成を示す図である。Ｄ型フリップフロップ（Ｈ０〜６）
により７ビット長のシフトレジスタを構成しており、パ
ケットによるコマンドの入力によりコマンドデコーダ
（３）から出力されるバンクの選択信号（ＢＡＮＫｎ）
がＬＳＢに入力されて分周クロックに応答してシフト動
作するよう構成されている。

【００５６】シフトレジスタを構成するＤ型フリップフ
ロップ（Ｈ０〜６）の出力が、ノアゲート（Ｇ１）に入
力されている。ノアゲート（Ｇ１）の出力がヒストリ回
路の出力（Ｑｎ）となっており、コマンドデコーダ
（３）からバンクの選択信号が出力され、ヒストリ回路
に入力されるとヒストリ回路の出力（Ｑｎ）がＬにな
り、該信号がシフトレジスタから排出されるまでＬの状
態を維持するよう構成されている。

【００５７】図１２は、プリチャージパルス発生器（１
１）及びオールバンクプリチャージ信号ラッチ（６）の
構成を示す図である。オールバンクプリチャージ信号ラ
ッチは、Ｈレベルでクロックに非同期にリセットされ、
クロックの立ち上がりエッジでデータを取り込むリセッ
ト付きＤ型フリップフロップ（Ｌ０）で構成されてい
る。

【００５８】リセット付きＤ型フリップフロップ（Ｌ
０）のＤ入力にＨレベルが接続され、パケットによりオ
ールバンクプリチャージコマンドが入力されたときにコ
マンドデコーダ（３）から出力されるオールバンクプリ
チャージ信号がリセット入力に接続されている。プリチ
ャージパルス発生器からの出力信号がリセット付きＤ型
フリップフロップ（Ｌ０）のクロック入力に接続され、
反転出力ＱＢをオールバンクプリチャージ信号ラッチの
出力としてプリチャージパルス発生器に出力している。

【００５９】プリチャージパルス発生器は、３ビットカ
ウンタを構成するよう設けられＬレベルでクロックに非
同期にリセットされ、クロックの立ち下がりエッジでデ
ータを取り込むリセット付きＤ型フリップフロップ（Ｃ
０〜２）とインバータ（Ｃ５、Ｃ６）、ノアゲート（Ｃ
３）およびアンドゲート（Ｃ４，Ｃ７）で構成されてい
る。リセット付きＤ型フリップフロップ（Ｃ０〜２）で
構成された３ビットカウンタは、オールバンクプリチャ
ージ信号ラッチの出力がＬのときリセットされ、分周ク
ロック信号に応答してカウントアップするよう構成さ
れ、カウント出力がノアゲート（Ｃ３）に入力されてい
る。

【００６０】ノアゲート（Ｃ４）の出力と分周クロック
信号がアンドゲート（Ｃ４）に入力され、アンドゲート
（Ｃ４）の出力をオールバンクプリチャージ信号ラッチ
に出力している。また、オールバンクプリチャージ信号
ラッチの出力とインバータ（Ｃ５，Ｃ６）を介して分周
クロック信号がアンドゲート（Ｃ７）に入力されてい
る。アンドゲート（Ｃ７）の出力がプリチャージパルス
としてリセットパルス発生器（Ｐ０〜７）に出力されて
いる。

【００６１】図１３は、プリチャージパルス発生器の動
作を示すタイミング図である。パケットによりオールバ
ンクプリチャージコマンドが入力され、コマンドデコー
ダ（３）から、図示するようにオールバンクプリチャー
ジ信号が出力されると、オールバンクプリチャージ信号
ラッチを構成するリセット付きＤ型フリップフロップ
（Ｌ０）の反転出力（Ｌ０−ＱＢ）がＨになる。

【００６２】オールバンクプリチャージ信号ラッチの出
力がＨになると、プリチャージパルス発生器の３ビット
カウンタを構成するリセット付きＤ型フリップフロップ
（Ｃ０〜２）のリセットが解除されて、分周クロック信
号の立ち下がりエッジに応答してカウントアップ動作を
する。カウントアップ動作により３ビットカウンタの出
力が１になるとノアゲート（Ｃ３）の出力がＬになり、
３ビットカウンタの出力が順次７になるまでカウントア
ップされ再び０になるとノアゲート（Ｃ３）の出力がＨ
になる。

【００６３】アンドゲート（Ｃ４）の出力には、ノアゲ
ート（Ｃ３）出力がＨのときに分周クロック信号が出力
されるので、オールバンクプリチャージ信号ラッチの出
力（Ｌ０−ＱＢ）がＨになって３ビットカウンタが動作
の開始以降、３ビットカウンタのカウント出力が再び０
になってから最初の立ち上がりエッジが出力される。ア
ンドゲート（Ｃ４）の出力は、オールバンクプリチャー
ジ信号ラッチを構成するＤ型フリップフロップ（Ｌ０）
のクロック入力に接続されているので、オールバンクプ
リチャージ信号ラッチの出力（Ｌ０−ＱＢ）がＬにな
る。

【００６４】したがって、プリチャージパルスとしてリ
セットパルス発生器に出力されるアンドゲート（Ｃ７）
の出力には、オールバンクプリチャージ信号ラッチの出
力（Ｌ０−ＱＢ）がＨである期間の８クロック分の分周
クロック信号が出力されることになる。図１４は、ＤＲ
ＡＭコアのバンク毎に対応するリセットパルス発生器
（Ｐ０〜７）及びローステートラッチ（Ｒ０〜７）の構
成を示す図である。

【００６５】リセットパルス発生器は、Ｄ型フリップフ
ロップ（Ｂ１）とアンドゲート（Ｂ２）で構成されてい
る。Ｄ型フリップフロップ（Ｂ１）のＤ入力にプリチャ
ージ要求信号（Ｅ０〜Ｅ７）に優先順位を付けてゲート
回路（Ｏ０〜７）に出力される信号が入力され、クロッ
ク入力にプリチャージパルス発生器（１１）の出力であ
るプリージパルスが入力されている。アンドゲート（Ｂ
２）の入力にＤ型フリップフロップ（Ｂ１）の出力とプ
リチャージ発生器（１１）の出力であるプリチャージパ
ルスが入力されている。アンドゲート（Ｂ２）の出力
は、プリチャージ信号（ＰＲ０〜７）としてＤＲＡＭコ
アの対応するバンクに出力されると共にローステートラ
ッチに出力されている。

【００６６】ローステートラッチは、ナンドゲート（Ｄ
２，Ｄ３）及びインバータ（Ｄ１，Ｄ４）で構成されて
いる。インバータ（Ｄ１）にリッセトパルス発生器の出
力が入力されている。インバータ（Ｄ１）の出力がナン
ドゲート（Ｄ２）に出力されている。ナンドゲート（Ｄ
２）の出力がインバータ（Ｄ４）とナンドゲート（Ｄ
３）に出力されている。

【００６７】ナンドゲート（Ｄ３）の入力には、ナンド
ゲート（Ｄ２）の出力が入力されると共にヒストリ回路
（Ｑ０〜７）の出力が入力されている。ナンドゲート
（Ｄ３）の出力は、ナンドゲート（Ｄ２）に入力されて
いる。インバータ（Ｄ４）の出力は、プリチャージ信号
（ＰＲ０〜７）としてＤＲＡＭコアの対応するバンクに
出力されている。

【００６８】図１５は、リセットパルス発生器及びロー
ステートラッチの動作を示すタイミング図である。パケ
ットによりバンクをアクセスするコマンドが入力される
とコマンドデコーダ（３）から選択されたバンクに対応
するバンク選択信号（ＢＡＮＫ０〜７）が出力され対応
するヒストリ回路（Ｑ０〜７）の出力がＬになり、ロー
ステートラッチ（Ｒ０〜７）の出力がＨになる。ヒスト
リ回路（Ｑ０〜７）の出力がＨになりゲート回路（Ｏ０
〜７）の出力がＨになったのち、プリチャージパルス発
生器（１１）からプリチャージパルスが出力されると、
リセットパルス発生器を構成するＤ型フリップフロップ
（Ｂ１）の出力（Ｂ１−Ｑ）がＨになり、リセットパル
ス発生器の出力（Ｂ２）にプリチャージ信号（ＰＲ０〜
７）が出力される。

【００６９】プリチャージ信号が出力されると、ロース
テートラッチの出力（Ｒ０〜７）がＬになり、ゲート回
路（Ｏ０〜７）の出力がＬになる。リセットパルス発生
器を構成するＤ型フリップフロップ（Ｂ１）の出力（Ｂ
１−Ｑ）は、プリチャージパルスが出力されると再びＬ
に戻る。図１６は、本発明の第３の実施例による各バン
クのプリチャージタイミングを示す第１のタイミング図
である。

【００７０】このタイミング図では、データ入力（Ｒｅ
ｑｕｅｓｔ０〜７）からパケットにより、バンク０のバ
ンクリードコマンド（ｂ０）、バンク７のバンクリード
コマンド（ｂ７）、バンク１のバンクリードコマンド
（ｂ１）、バンク６のバンクリードコマンド（ｂ６）、
バンク２のバンクリードコマンド（ｂ２）、バンク５の
バンクリードコマンド（ｂ５）、バンク３のバンクリー
ドコマンド（ｂ３）、バンク４のバンクリードコマンド
（ｂ４）、オールバンクプリチャージコマンド（ｐｒ）
が順次入力された場合の動作を示している。

【００７１】この一連のコマンド入力により、各バンク
の選択信号が、バンク０の選択信号（ＢＡＮＫ０）、バ
ンク７の選択信号（ＢＡＮＫ７）、バンク1 の選択信号
（ＢＡＮＫ１）、バンク６の選択信号（ＢＡＮＫ６）、
バンク２の選択信号（ＢＡＮＫ２）、バンク５の選択信
号（ＢＡＮＫ５）、バンク３の選択信号（ＢＡＮＫ
３）、バンク４の選択信号（ＢＡＮＫ４）の順に出力さ
れ、その後、オールバンクプリチャージ信号が出力され
る。各バンクの選択信号の出力により、該選択信号が入
力されるヒストリ回路の出力が、バンク０に対応するヒ
ストリ回路（Ｑ０）、バンク７に対応するヒストリ回路
（Ｑ７）、バンク１に対応するヒストリ回路（Ｑ１）、
バンク６に対応するヒストリ回路（Ｑ６）、バンク２に
対応するヒストリ回路（Ｑ２）、バンク５に対応するヒ
ストリ回路（Ｑ５）、バンク３に対応するヒストリ回路
（Ｑ３）、バンク４に対応するヒストリ回路（Ｑ４）の
順にＬとなり、同順に再びＨになる。

【００７２】オールバンクプリチャージ信号によりプリ
チャージパルスが出力されるときには、バンク０に対応
するヒストリ回路（Ｑ０）の出力がＨになっているので
バンク０に対応するプリチャージ信号（ＰＲ０）が出力
され、順次バンク７に対応するプリチャージ信号（ＰＲ
７）、バンク１に対応するプリチャージ信号（ＰＲ
１）、バンク６に対応するプリチャージ信号（ＰＲ
６）、バンク２に対応するプリチャージ信号（ＰＲ
２）、バンク５に対応するプリチャージ信号（ＰＲ
５）、バンク３に対応するプリチャージ信号（ＰＲ
３）、バンク４に対応するプリチャージ信号（ＰＲ４）
が出力される。

【００７３】したがって、本発明の第３の実施例の構成
によれば、オールバンクプリチャージコマンドが入力さ
れたときに、最近アクセスされたバンクほど後でプリチ
ャージ動作を行なうような順序で各バンクのプリチャー
ジ信号を生成することができる。図１７は、本発明の第
３の実施例による各バンクのプリチャージタイミングを
示す第２のタイミング図である。

【００７４】このタイミング図では、バンク１、バンク
３、バンク４、バンク５にアクセスされた状態で、デー
タ入力（Ｒｅｑｕｅｓｔ０〜７）からパケットにより、
バンク０のバンクリードコマンド（ｂ０）、バンク７の
バンクリードコマンド（ｂ７）、バンク６のバンクリー
ドコマンド（ｂ６）、バンク２のバンクリードコマンド
（ｂ２）、オールバンクプリチャージコマンド（ｐｒ）
が順次入力された場合の動作を示している。

【００７５】バンク１に対応するヒストリ回路（Ｑ
１）、バンク３に対応するヒストリ回路（Ｑ３）、バン
ク４に対応するヒストリ回路（Ｑ４）及び、バンク５に
対応するヒストリ回路（Ｑ５）の出力は、既にＨに戻っ
ている。一連のコマンド入力により、各バンクの選択信
号が、バンク０の選択信号（ＢＡＮＫ０）、バンク７の
選択信号（ＢＡＮＫ７）、バンク６の選択信号（ＢＡＮ
Ｋ６）、バンク２の選択信号（ＢＡＮＫ２）の順に出力
され、その後、オールバンクプリチャージ信号が出力さ
れる。各バンクの選択信号の出力により、該選択信号が
入力されるヒストリ回路の出力が、バンク０に対応する
ヒストリ回路（Ｑ０）、バンク７に対応するヒストリ回
路（Ｑ７）、バンク６に対応するヒストリ回路（Ｑ
６）、バンク２に対応するヒストリ回路（Ｑ２）の順に
Ｌとなり、同順に再びＨになる。

【００７６】オールバンクプリチャージ信号によりプリ
チャージパルスが出力されるときには、バンク１に対応
するヒストリ回路（Ｑ１）、バンク３に対応するヒスト
リ回路（Ｑ３）、バンク４に対応するヒストリ回路（Ｑ
４）及びバンク５に対応するヒストリ回路（Ｑ５）の出
力がＨになっている。この場合、前述したようにプリチ
ャージ信号スケジューラ（１０）を構成するゲート回路
によってプリチャージ要求信号の優先順位が決定され、
バンク１に対応するプリチャージ信号（ＰＲ１）、バン
ク３に対応するプリチャージ信号（ＰＲ３）、バンク４
に対応するプリチャージ信号（ＰＲ４）が順に出力され
る。バンク４に対応するプリチャージ信号（ＰＲ４）が
出力された後は、バンク０に対応するヒストリ回路（Ｑ
０）の出力がＨになっているので、バンク５に対応する
プリチャージ信号（ＰＲ５）の出力に先んじてバンク０
に対応するプリチャージ信号（ＰＲ０）が出力され、そ
の後バンク５に対応するプリチャージ信号（ＰＲ５）が
出力される。

【００７７】さらに、バンク７に対応するプリチャージ
信号（ＰＲ７）、バンク６に対応するプリチャージ信号
（ＰＲ６）、バンク2 に対応するプリチャージ信号（Ｐ
Ｒ２）が順次出力されて全てのバンクのプリチャージ動
作が完了する。この場合においても、基本的には最後に
アクセスされたバンクが最後にプリチャージされる動作
をしている。

【００７８】次に、以上説明した本発明の実施例におけ
るプリチャージ信号によって制御されるＤＲＡＭコアの
各バンクの構成及び動作について図面を参照してより具
体的に説明する。図２０は、本発明の各実施例のプリチ
ャージ信号（ＰＲ０〜ＰＲ７）が入力されてプリチャー
ジ動作の制御が行われるＤＲＡＭコアのバンクの要部の
構成を示す図である。

【００７９】図示していないが、本発明の各実施例にお
けるプリチャージ信号（ＰＲ０〜ＰＲ７）は、タイミン
グ回路（１２）に入力されている。タイミング回路（１
２）から、ビット線ショート制御信号（ＢＬＳＣ）、ワ
ードライン制御信号（ＷＬＣ）およびセンスアンプ制御
信号が出力されている。ＤＲＡＭコアは、図示するよう
にタイミング回路（１２）、プリチャージ回路（１３、
１４、１５）、ローアドレスデコーダ・ワードラインド
ライバ（１６）、センスアンプドライバ（１７）、リー
ドライトアンプ（１８）、コラムアドレスデコーダ・コ
ラムセレクト（１９）、メモリセル（２０〜２２、２０
〜３２、４０〜４２）、ビット線センスアンプ（５０〜
５２）及びＮ型ＭＯＳトランジスタによるコラムセレク
トスイッチ（６０〜６２、７０〜７２）を要部として構
成されている。

【００８０】タイミング回路（１２）のビット線ショー
ト制御信号（ＢＬＳＣ）出力は、プリチャージ回路（１
３、１４、１５）に入力されている。タイミング回路
（１２）のワードライン制御信号（ＷＬＣ）出力は、ロ
ーアドレスデコーダ・ワードラインドライバ（１６）に
入力されている。タイミング回路（１２）のセンスアン
プ制御信号（ＳＡＣ）出力は、センスアンプドライバ
（１７）に入力されている。センスアンプドライバ（１
７）には、図示していないが、ビット線ショート制御信
号（ＢＬＳＣ）出力も入力されている。プリチャージ回
路（１３）は、ビット線（ＢＬ１，／ＢＬ１）に、プリ
チャージ回路（１４）は、ビット線（ＢＬ２，／ＢＬ
２）に、プリチャージ回路（１５）はビット線（ＢＬ
３，／ＢＬ３）に各々接続されている。

【００８１】ローアドレスデコーダ・ワードラインドラ
イバ（１６）は、ワード線（ＷＬ１，ＷＬ２，ＷＬ３，
ＷＬ４）に接続されている。センスアンプドライバは、
高電位センスアンプ電源線（ＳＡＰ）及び低電位センス
アンプ電源線（ＳＡＮ）に接続されている。メモリセル
（２０〜２２、３０〜３２、４０〜４２）は、１本のワ
ードライン（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）及び１
本のビット線（ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，
ＢＬ３，／ＢＬ３）に接続されている。

【００８２】センスアンプ（５０、５１、５２）は、高
電位センスアンプ電源線（ＳＡＰ）及び低電位センスア
ンプ電源線（ＳＡＮ）に接続されるとともに、センスア
ンプ（５０）がビット線（ＢＬ１，／ＢＬ１）に、セン
スアンプ（５１）がビット線（ＢＬ２，／ＢＬ２）に、
センスアンプ（５２）がビット線（ＢＬ３，／ＢＬ３）
に接続されている。ビット線（ＢＬ１，／ＢＬ１，ＢＬ
２，／ＢＬ２，ＢＬ３，／ＢＬ３）は、Ｎ型ＭＯＳトラ
ンジスタによるコラムセレクトスイッチ（６０〜６２、
７０〜７２）を介してデータバス線（ＤＢ，／ＤＢ）に
接続されている。

【００８３】コラムセレクトスイッチ（６０〜６２、７
０〜７２）を成すＮ型ＭＯＳトランジスタのゲート電極
には、コラムセレクト線（ＣＳＬ１，ＣＳＬ２，ＣＳＬ
３）が接続されている。コラムアドレスデコーダ・コラ
ムセレクト（１９）がコラムセレクト線に接続されてい
る。リードライトアンプ（１８）は、データバス線（Ｄ
Ｂ，／ＤＢ）に接続されている。

【００８４】尚、図示していないが、ローアドレス・ワ
ードドライバ（１６）にはローアドレスが入力され、コ
ラムアドレスデコーダ・コラムセレクト（１９）にはコ
ラムアドレスが入力され、各々デコーダによって１本の
ワードライン及び１本のコラムセレクト線を活性化して
１つのメモリセルを選択するよう構成されている。尚、
図中の破線は、プリチャージ回路、メモリセル、センス
アンプ及びコラムセレクトスイッチの構成が複数反復さ
れていることを示している。

【００８５】タイミング回路には、プリチャージ信号同
様に図示していないがコマンドデコーダから出力される
バンクの活性化を指示するバンク信号も入力され、バン
ク信号の入力、即ちバンクが活性化された後において
は、ビット線ショート制御信号（ＢＬＳＣ）がディゼー
ブル状態を示すＬレベルに、ワードライン制御信号（Ｗ
ＬＣ）がアクティブ状態を示すＨレベルに、センスアン
プ制御信号（ＳＡＣ）がアクティブ状態を示すＨレベル
になっている。

【００８６】この状態では、プリチャージ回路（１３、
１４、１５）は、非活性であり、ローアドレスデコーダ
・ワードラインドライバ（１６）が活性化され、ワード
ライン（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）の内、ロー
アドレスによって選択される１本のワードラインを高電
位に駆動している。また、センスアンプドライバ（１
７）によって、高電位センスアンプ電源線（ＳＡＰ）に
電源電位Ｖｃｃが、低電位センスアンプ電源線（ＳＡ
Ｎ）に接地電位が供給され、センスアンプ（５０、５
１、５２）が活性化されている。

【００８７】次にタイミング回路にプリチャージ信号
（ＰＲ０〜ＰＲ７）が入力されると、先ず、ワードライ
ン制御信号（ＷＬＣ）がＬレベルのディゼーブル状態と
なる。その後所定の遅延時間を経過してセンスアンプ制
御信号（ＳＡＣ）がＬレベルのディゼーブル状態とな
り、さらにビット線ショート制御信号（ＢＬＳＣ）がＨ
レベルのアクティブ状態となる。

【００８８】ワードライン制御信号（ＷＬＣ）がディゼ
ーブルになると、ローアドレスデコーダ・ワードライン
ドライバ（１６）が、今まで高電位に駆動していたワー
ドラインを接地電位にリセットする。ビット線ショート
制御信号がアクティブ状態になるとプリチャージ回路が
活性化されて対のビット線（ＢＬ１と／ＢＬ１、ＢＬ２
と／ＢＬ２、ＢＬ３と／ＢＬ３）をショートしつつ所定
のプリチャージ電位Ｖｐｒに駆動しプリチャージ動作を
実行する。

【００８９】尚、この時点においてセンスアンプ制御信
号（ＳＡＣ）もディゼーブル状態であり、センスアンプ
ドライバ（１７）は、高電位センスアンプ電源線（ＳＡ
Ｐ）及び低電位センスアンプ電源線（ＳＡＮ）に共にプ
リチャージ電位Ｖｐｒを出力している。図２１は、図２
０のＤＲＡＭコアバンク要部構成図におけるタイミング
回路（１２）の構成を示す回路図である。

【００９０】タイミング回路は、インバータ（１０１〜
１０９、１０Ａ、１０Ｂ，１０Ｃ）、ナンドゲート（１
１１〜１１３）、ノアゲート（１１４）、抵抗素子（１
３１１３６）及び容量素子（１４１〜１４６）で構成さ
れている。インバータ（１０１）の入力にバンク信号
（ＢＡＮＫｎ）が入力され、ナンドゲート（１１１）の
一方の入力に接続されている。インバータ（１０２）の
入力にプリチャージ信号（ＰＲｎ）が入力され、ナンド
ゲート（１１２）の一方の入力に接続されている。ナン
ドゲート（１１１）の出力は、ナンドゲート（１１２）
の他方の入力に接続されている。

【００９１】ナンドゲート（１１２）の出力は、ナンド
ゲート（１１１）の他方の入力に接続されている。ナン
ドゲート（１１１）の出力は、ノアゲート（１１４）の
一方の入力及びナンドゲート（１１３）の一方の入力に
も接続されている。ノアゲート（１１４）の出力は、タ
イミング回路の出力としてビット線ショート制御信号
（ＢＬＳＣ）になる。ノアゲート（１１４）の出力は、
インバータ（１０３）の入力にも接続されている。

【００９２】インバータ（１０３）の出力がインバータ
（１０４）の入力に接続されている。インバータ（１０
４）の出力は、抵抗素子（１３１）の一端に接続されて
いる。抵抗素子（１３１）の他端は、インバータ（１０
５）の入力に接続されている。抵抗素子（１３１）とイ
ンバータ（１０５）との接続点には、容量素子（１４
１）の一端が接続されている。容量素子（１４１）の他
端は接地電源線に接続されている。

【００９３】インバータ（１０５）の出力は、抵抗素子
（１３２）の一端に接続されている。抵抗素子（１３
２）の他端は、ナンドゲート（１１３）の他方の入力に
接続されている。抵抗素子（１３２）とナンドゲート
（１１３）との接続点には、容量素子（１４２）の一端
が接続されている。容量素子（１４２）の他端は接地電
源線に接続されている。ナンドゲート（１１３）の出力
は、インバータ（１０６）の入力に接続されている。イ
ンバータ（１０６）の出力が、タイミング回路の出力と
してワードライン制御信号（ＷＬＣ）になる。

【００９４】インバータ（１０６）の出力は、インバー
タ（１０７）の入力にも接続されている。インバータ
（１０７）の出力は、抵抗素子（１３３）の一端に接続
されている。抵抗素子（１３３）の他端は、インバータ
（１０８）の入力に接続されている。抵抗素子（１３
３）とインバータ（１０８）との接続点には、容量素子
（１４３）の一端が接続されている。容量素子（１４
３）の他端は接地電源線に接続されている。

【００９５】インバータ（１０８）の出力は、抵抗素子
（１３４）の一端に接続されている。抵抗素子（１３
４）の他端は、インバータ（１０９）の入力に接続され
ている。抵抗素子（１３４）とインバータ（１０９）と
の接続点には、容量素子（１４４）の一端が接続されて
いる。容量素子（１４４）の他端は接地電源線に接続さ
れている。インバータ（１０９）の出力は、抵抗素子
（１３５）の一端に接続されている。抵抗素子（１３
５）の他端は、インバータ（１０Ａ）の入力に接続され
ている。抵抗素子（１３５）とインバータ（１０Ａ）と
の接続点には、容量素子（１４５）の一端が接続されて
いる。容量素子（１４５）の他端は接地電源線に接続さ
れている。

【００９６】インバータ（１０Ａ）の出力は、抵抗素子
（１３６）の一端に接続されている。抵抗素子（１３
６）の他端は、インバータ（１０Ｂ）の入力に接続され
ている。抵抗素子（１３６）とインバータ（１０Ｂ）と
の接続点には、容量素子（１４６）の一端が接続されて
いる。容量素子（１４６）の他端は接地電源線に接続さ
れている。インバータ（１０Ｂ）の出力は、インバータ
（１０Ｃ）の入力に接続されている。インバータ（１０
Ｃ）の出力がタイミング回路の出力としてセンスアンプ
制御信号（ＳＡＣ）になる。インバータ（１０Ｃ）の出
力は、ノアゲート（１１４）の他端の入力にも接続され
ている。

【００９７】ナンドゲート（１１１）及びナンドゲート
（１１２）は、セット・リセットラッチを構成しており
バンク信号（ＢＡＮＫｎ）に論理レベル１としてＨレベ
ルが一旦入力されると、ナンドゲート（１１１）の出力
に論理レベル１としてＨレベルが出力される。ナンドゲ
ート（１１１）の出力が論理レベル１としてＨレベルに
なると、ノアゲート（１１４）の出力が論理レベル０と
してＬレベルになり、タイミング回路の出力としてビッ
ト線ショート制御信号（ＢＬＳＣ）がディゼーブルにな
る。

【００９８】ノアゲート（１１４）の出力が論理レベル
０としてＬレベルになると、抵抗素子（１３１、１３
２）及び容量素子（１４１、１４２）の時定数を元にし
た所定の遅延時間後にインバータ（１０６）の出力が論
理レベル１としてＨレベルを出力し、ワードライン制御
信号（ＷＬＣ）がアクティブになる。インバータ（１０
６）の出力が論理レベル１としてＨレベルになると、抵
抗素子（１３３、１３４、１３５、１３６）及び容量素
子（１４３、１４４、１４５、１４６）の時定数を元と
した所定時間後にインバータ（１０Ｃ）の出力が論理レ
ベル１としてＨレベルを出力し、センスアンプ制御信号
（ＳＡＣ）がアクティブになる。

【００９９】プリチャージ信号（ＰＲｎ）に論理レベル
１としてＨレベルが入力されると、ナンドゲート（１１
１）の出力に論理レベル０としてＬレベルが出力され
る。ナンドゲート（１１１）の出力が論理レベル０とし
てＬレベルになると、インバータ（１０６）の出力が論
理レベル０としてＬレベルになり、ワードライン制御信
号（ＷＬＣ）がディゼーブルになる。インバータ（１０
６）の出力が論理レベル０としてＬレベルになると、抵
抗素子（１３３、１３４、１３５、１３６）及び容量素
子（１４３、１４４、１４５、１４６）の時定数を元と
した所定時間後にインバータ（１０Ｃ）の出力が論理レ
ベル０としてＬレベルになり、センスアンプ制御信号
（ＳＡＣ）がディゼーブルになる。

【０１００】インバータ（１０Ｃ）の出力が論理レベル
０としてＬレベルになると、ノアゲート（１１４）の出
力が論理レベル１としてＨレベルになり、ビット線ショ
ート制御信号（ＢＬＳＣ）がアクティブになる。従っ
て、図２０に要部の構成を示すＤＲＡＭコアのバンクで
は、プリチャージ信号が、タイミング回路（１２）に入
力されると、ワードライン制御信号（ＷＬＣ）がディゼ
ーブルになり選択中のワードラインが非選択状態にリセ
ットされ、その後所定時間経過後に、センシアンプ制御
信号（ＳＡＣ）がディゼーブルになりセンスアンプが非
活性化され、ビット線ショート制御信号がアクティブと
なりプリチャージ回路が活性化されビット線のプリチャ
ージ動作が行われる。

【０１０１】図２２は、図２０のＤＲＡＭコアバンク要
部構成図におけるプリチャージ回路（１３、１４、１
５）の構成を示す回路図である。プリチャージ回路は、
３つのＮ型ＭＯＳトランジスタ（２０１、２０２、２０
３）で構成され、Ｎ型ＭＯＳトランジスタ（２０３）が
相補対を成すビット線（ＢＬ，／ＢＬ）間に接続されて
いる。Ｎ型ＭＯＳトランジスタ（２０１）がビット線
（ＢＬ）とプリチャージ電源（Ｖｐｒ）線間に、Ｎ型Ｍ
ＯＳトランジスタ（２０２）がビット線（／ＢＬ）とプ
リチャージ電源（Ｖｐｒ）線間に接続されている。これ
らのＮ型ＭＯＳトランジスタ（２０１、２０２、２０
３）のゲート電極は、ビット線ショート制御信号（ＢＬ
ＳＣ）線に接続されている。

【０１０２】このプリチャージ回路にビット線ショート
制御信号（ＢＬＳＣ）をアクティブとしてＨレベルを入
力すると、相補対を成すビット線（ＢＬ，／ＢＬ）がシ
ョートされつつ、ともに同電位のプリチャージ電源（Ｖ
ｐｒ）の電位にプリチャージすることができる。図２３
は、図２０のＤＲＡＭコアバンク要部構成図におけるロ
ーアドレスデコーダ・ワードラインドライバ（１６）の
ワードラインドライバの構成を示す回路図である。

【０１０３】図中、ＷＤＺは、ワード線駆動信号を示
し、低電位が接地電圧であり、高電位が電源電圧を昇圧
して得た電圧がワードラインの活性化時に出力される信
号である。Ｖｓｒｚは、Ｎ型ＭＯＳトランジスタのスレ
ッショルド電圧をＶｔｈとすると、電源電圧＋Ｖｔｈ以
下の固定電圧を示す。また、ローアドレスデコーダは、
ローアドレスをデコードして活性化するワードラインの
選択信号を出力するものである。

【０１０４】ワードラインドライバは、ナンドゲート
（３０１）、インバータ（３０２）及び３つのＮ型ＭＯ
Ｓトランジスタ（３０３、３０４、３０５）で構成され
ている。ナンドゲート（３０１）の一方の入力には、ロ
ーアドレスデコーダの出力が接続されており、他方の入
力にはワードライン制御信号（ＷＬＣ）線が接続されて
いる。ナンドゲート（３０１）の出力は、インバータ
（３０２）の入力に接続されている。インバータ（３０
２）とＮ型ＭＯＳトランジスタ（３０４）のゲート電極
間にＮ型ＭＯＳトランジスタ（３０３）が接続されてい
る。

【０１０５】Ｎ型ＭＯＳトランジスタのゲート電極は、
Ｖｓｒｚの電源線に接続されている。Ｎ型ＭＯＳトラン
ジスタ（３０４）がＷＤＺ信号線とワードライン（Ｗ
Ｌ）間に接続されている。Ｎ型ＭＯＳトランジスタ（３
０５）がワードライン（ＷＬ）と接地電源線間に接続さ
れている。ナンドゲート（３０１）の出力は、Ｎ型ＭＯ
Ｓトランジスタ（３０５）のゲート電極にも接続されて
いる。

【０１０６】ローアドレスデコーダの出力が選択状態の
ワードラインドライバにおいて、ワードライン制御信号
（ＷＬＣ）がアクティブとなり、その信号線にＨが出力
されナンドゲート（３０１）の出力が接地電位まで立ち
下げられ、Ｎ型ＭＯＳトランジスタ（３０５）が非導通
状態とされ、インバータ（３０２）の出力が電源電圧の
電位に上昇され、Ｎ型ＭＯＳトランジスタ（３０３）に
よりＮ型ＭＯＳトランジスタ（３０４）のゲート電極の
電位が電源電圧近傍の電位までプリチャージされる。

【０１０７】次にＷＤＺ信号線のレベルが高電位に立ち
上げられるが、この場合、Ｎ型ＭＯＳトランジスタ（３
０４）にはチャネルが形成されているので、ゲート電極
の電位はチャネル・ゲート間の容量によりセルフブース
トされ、ＷＤＺ信号の電位以上のレベルまで上昇する。
この結果ワードライン（ＷＬ）の電位は、ＷＤＺ信号に
追随してＷＤＺ信号の高電位のレベルまで上昇してワー
ドライン（ＷＬ）が活性化される。

【０１０８】ＷＤＺ信号が低電位移行したのち、ワード
ライン制御信号（ＷＬＣ）がディゼブルとなり、その信
号線がＬレベルになると、ナンドゲート（３０１）の出
力がＨレベルとなり、Ｎ型ＭＯＳトランジスタが導通状
態となり、ワードライン（ＷＬ）に残存する電荷を引き
抜き、ワードライン（ＷＬ）を接地電位まで引き下げ非
活性化する。

【０１０９】図２４は、図２０のＤＲＡＭコアバンク要
部構成図におけるセンスアンプドライバ（１７）及びビ
ット線センスアンプ（５０、５１、５２）の構成を示す
回路図である。センスアンプドライバは、４つのＮ型Ｍ
ＯＳトランジスタ（４０１、４０２、４０３、４０
４）、１つのＰ型ＭＯＳトランジスタ（４１１）及びイ
ンバータ（４２１）で構成されている。Ｐ型ＭＯＳトラ
ンジスタ（４１１）が電源電圧（Ｖｃｃ）線と高電位セ
ンスアンプ電源線（ＳＡＰ）間に接続されている。Ｎ型
ＭＯＳトランジスタ（４０１）が低電位センスアンプ電
源線（ＳＡＮ）と接地電源線間に接続されている。Ｎ型
ＭＯＳトランジスタが高電位センスアンプ電源線（ＳＡ
Ｐ）と低電位センスアンプ電源線間に接続されている。

【０１１０】Ｎ型ＭＯＳトランジスタ（４０２）が高電
位センスアンプ電源線（ＳＡＰ）とプリチャージ電源
（Ｖｐｒ）線間に接続されている。Ｎ型ＭＯＳトランジ
スタ（４０３）がプリチャージ電源（Ｖｐｒ）線と低電
位センスアンプ電源線（ＳＡＮ）間に接続されている。
Ｐ型ＭＯＳトランジスタ（４１１）のゲート電極は、イ
ンバータ（４２１）を介してセンスアンプ制御信号（Ｓ
ＡＣ）線に接続されている。Ｎ型ＭＯＳトランジスタ
（４０１）のゲート電極は、センスアンプ制御信号（Ｓ
ＡＣ）線に接続されている。

【０１１１】Ｎ型ＭＯＳトランジスタ（４０２、４０
３、４０４）のゲート電極は、ビット線ショート制御信
号（ＢＬＳＣ）線に接続されている。センスアンプドラ
イバは、上記の構成により、センスアンプ制御信号（Ｓ
ＡＣ）がアクティブでその信号線にＨレベルが出力さ
れ、ビット線ショート制御信号（ＢＬＳＣ）がディゼー
ブルでＬレベルが出力されているとき、Ｐ型ＭＯＳトラ
ンジスタ（４１１）及びＮ型ＭＯＳトランジスタ（４０
１）が導通状態となり、高電位センスアンプ電源線（Ｓ
ＡＰ）に電源電圧（Ｖｃｃ）の電位を出力し、低電位セ
ンスアンプ電源線（ＳＡＮ）に接地電位を出力する。

【０１１２】次に、センスアンプ制御信号（ＳＡＣ）が
ディゼーブルになりその信号線にＬレベルを出力し、ビ
ット線ショート制御信号（ＢＬＳＣ）がアクティブとな
りその信号線にＨレベルを出力するようになると、Ｐ型
ＭＯＳトランジスタ（４１１）及びＮ型ＭＯＳトランジ
スタ（４０１）が非導通状態となり、Ｎ型ＭＯＳトラン
ジスタ（４０２、４０３、４０４）が導通状態となり、
高電位センスアンプ電源線（ＳＡＰ）及び低電位センス
アンプ電源線（ＳＡＮ）の電位が共にプリチャージ電源
（Ｖｐｒ）の電位になる。

【０１１３】さらに、センスアンプ制御信号（ＳＡＣ）
がディゼーブルのままビット線ショート制御信号がディ
ゼーブルになると、高電位センスアンプ電源線（ＳＡ
Ｐ）及び低電位センスアンプ電源線（ＳＡＮ）がともに
フローティング状態となる。センスアンプは、２つのＰ
型ＭＯＳトランジスタ（４１２、４１３）及び２つのＮ
型ＭＯＳトランジスタ（４０５、４０６）で構成されて
いる。Ｐ型ＭＯＳトランジスタ（４１２）とＮ型ＭＯＳ
トランジスタ（４０５）の一方のソースドレイン電極同
志が接続され、Ｐ型ＭＯＳトランジスタ（４１２）の他
方のソースドレイン電極が高電位センスアンプ電源線に
接続され、Ｎ型ＭＯＳトランジスタ（４０５）の他方の
ソースドレイン電極が低電位センスアンプ電源線（ＳＡ
Ｐ）に接続されている。

【０１１４】Ｐ型ＭＯＳトランジスタ（４１３）とＮ型
ＭＯＳトランジスタ（４０６）の一方のソースドレイン
電極同志が接続され、Ｐ型ＭＯＳトランジスタ（４１
３）の他方のソースドレイン電極が高電位センスアンプ
電源線に接続され、Ｎ型ＭＯＳトランジスタ（４０６）
の他方のソースドレイン電極が低電位センスアンプ電源
線（ＳＡＰ）に接続されている。Ｐ型ＭＯＳトランジス
タ（４１２）とＮ型ＭＯＳトランジスタ（４０５）のソ
ースドレイン電極の接続点がＰ型ＭＯＳトランジスタ
（４１３）及びＮ型ＭＯＳトランジスタ（４０６）のゲ
ート電極に接続されるとともにビット線（ＢＬ）に接続
されている。Ｐ型ＭＯＳトランジスタ（４１３）とＮ型
ＭＯＳトランジスタ（４０６）のソースドレイン電極の
接続点がＰ型ＭＯＳトランジスタ（４１２）及びＮ型Ｍ
ＯＳトランジスタ（４０５）のゲート電極に接続される
とともにビット線（／ＢＬ）に接続されている。

【０１１５】上記の構成により、センスアンプは、高電
位センスアンプ電源線（ＳＡＰ）及び低電位センスアン
プ電源線（ＳＡＮ）がともにフローティング状態で、選
択されたメモリセルから読みだされた電荷によるビット
線上に現れる微小電位変動による相補対を成すビット線
（ＢＬ，／ＢＬ）間の差電圧を元に、高電位センスアン
プ電源線（ＳＡＰ）が電源電圧（Ｖｃｃ）の電位に、低
電位センスアンプ電源線（ＳＡＮ）が接地電位の移行す
るに追随して、電位の高い方のビット線電位を電源電圧
（Ｖｃｃ）まで上昇させ、電位の低い方のビット線電位
を接地電位まで引き下げるよう動作する。

【０１１６】図２５は、図２０のＤＲＡＭコアバンク要
部構成図におけるメモリセル（２０〜２２、３０〜３
２、４０〜４２）の構成を示す回路図である。メモリセ
ルは、１つのＮ型ＭＯＳトランジスタ（５０１）及び１
つの容量素子（５０２）で構成されている。容量素子
（５０２）の一方の電極は、セルプレート電源（Ｖｃ
ｐ）線に接続されている。容量素子（５０２）の他方の
電極は、Ｎ型ＭＯＳトランジスタ（５０１）を介して１
本のビット線（ＢＬ，／ＢＬ）に接続されている。Ｎ型
ＭＯＳトランジスタ（５０１）のゲート電極は、ワード
ライン（ＷＬ）に接続されている。

【０１１７】メモリセルは、セルプレート電源（Ｖｐ
ｒ）の電位を基準に容量素子（５０２）に電荷を蓄積す
ることによりデータを記憶する構成である。即ち、ワー
ドラインを活性化して高電位とすることでＮ型ＭＯＳト
ランジスタ（５０１）を導通状態にして、ビット線を電
源電圧または接地電位にすることにより、容量素子に同
等の電位を生じる電荷の充放電が行われ、次にワードラ
インをリセットして低電位としてＮ型ＭＯＳトランジス
タ（５０１）を非導通状態にすることで電荷が理想的に
は永続的に維持され、データの記憶が行われる。

【０１１８】メモリセルのデータ読み出し時には、プリ
チャージ電位にビット線をプリチャージした状態でＮ型
ＭＯＳトランジスタ（５０１）を導通状態にする。この
とき、容量素子（５０２）に蓄積された電荷がビット線
に再配分され記憶セルのデータに応じてビット線の電位
を僅かに上昇または、引き下げる。次に、前述のセンス
アンプを活性化させることでビット線が電源電圧または
接地電位まで変動して、容量素子（５０２）の電荷を再
び元の状態に再書き込みすることができる。

【０１１９】また、このメモリセルの構成では、容量素
子に蓄積された電荷は、現実的には、微小なリーク電流
により徐々に消失するものであるので、一定周期毎の全
てのワードラインを順次選択してデータの読み出し時同
様に再書き込み動作をするリフレッシュ動作の実行が必
要である。尚、以上のＤＲＡＭコアのバンクの要部の構
成においてセルプレート電源（Ｖｃｐ）及びプリチャー
ジ電源（Ｖｐｒ）についての相互の関係については、特
に言及していないが、これらの電源電位は同一のもので
良く、共に電源電圧の１／２程度の値に設定する構成が
通常良く用いられている。

【０１２０】

【発明の効果】以上のように、本発明によれば、クロッ
ク同期ダイナミック型半導体記憶装置に、多数のバンク
を備えた場合であっても、リフレッシュ動作の利便性の
ために必要とされる一括して全バンクのプリチャージを
指示するオールバンクプリチャージコマンドの発行時
に、全てのバンクのプリチャージが同時に行なわれるこ
とがなくなり、順次バンク毎、または全バンク数より少
ない複数のバンク毎にプリチャージを順次行なうこと
で、プリチャージ動作による選択状態のワード線を非選
択状態にして非活性化するときのワード線のディスチャ
ージに伴う電流及びビット線のプリチャージに伴う電流
が必要以上な複数のバンクで重畳されることがなくなる
ため、電源電流のピーク電流の増加を抑止することがで
きるという効果を奏するものである。

【０１２１】電源電流のピーク電流の増加を抑止できる
ので、従来と同等の電源配線幅によって、多バンクのク
ロック同期ダイナミック型半導体記憶装置を構成するこ
とができ、高速で製造コストの安い半導体記憶装置を提
供することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す構成図である。

【図２】 第１の実施例による各バンクのプリチャージ
タイミングを示す第１のタイミング図である。

【図３】 第１の実施例による各バンクのプリチャージ
タイミングを示す第２のタイミング図である。

【図４】 本発明の第２の実施例を示す構成図である。

【図５】 第２の実施例のシフトレジスタ群の第１の構
成図である。

【図６】 第２の実施例による各バンクのプリチャージ
タイミングを示す第１のタイミング図である。

【図７】 第２の実施例のシフトレジスタ群の第２の構
成図である。

【図８】 第２の実施例による各バンクのプリチャージ
タイミングを示す第２のタイミング図である。

【図９】 本発明の第３の実施例を示す構成図である。

【図１０】第３の実施例のプリチャージ信号スケジュー
ラ構成図である。

【図１１】ヒストリ回路の構成図を示す。

【図１２】プリチャージパルス発生器及びオールバンク
プリチャージ信号ラッチの構成を示す図である。

【図１３】プリチャージパルス発生器の動作を示すタイ
ミング図である。

【図１４】リセットパルス発生器及びローステートラッ
チ（ＲＳラッチ）の構成を示す図である。

【図１５】リセットパルス発生器及びローステートラッ
チ（ＲＳラッチ）の動作を示すタイミング図である。

【図１６】第３の実施例による各バンクのプリチャージ
タイミングを示す第１のタイミング図である。

【図１７】第３の実施例による各バンクのプリチャージ
タイミングを示す第２のタイミング図である。

【図１８】パケットの入力を示すタイミング図である。

【図１９】従来の同期型ＤＲＡＭの構成図である。

【図２０】ＤＲＡＭコアのバンクの要部の構成図であ
る。

【図２１】タイミング回路の構成図である。

【図２２】プリチャージ回路の構成図である。

【図２３】ワードラインドライバの構成図である。

【図２４】センスアンプドライバ及びセンスアンプの構
成図である。

【図２５】メモリセルの構成図である。

【符号の説明】

１ クロック分周器、 ２ シリアル−パラレルコンバータ、 ３ コマンドデコーダ、 ４ スケジュールコントローラ、 ５ ＤＲＡＭコア、 ６ オールバンクプリチャージ信号ラッチ、 ７ カウンタ、 ８ プリチャージ信号発生器、 ９ シフトレジスタ群、 １０ プリチャージ信号スケジューラ、 １１ プリチャージパルス発生器、 １２ タイミング回路、 １３〜１５ プリチャージ回路、 １６ ローアドレスデコーダ・ワードラインドライ
バ、 １７ センスアンプドライバ、 １８ リードライトアンプ、 １９ コラムアドレスデコーダ・コラムセレクト、 ２０〜２２，３０〜３２，４０〜４２ メモリセル、 Ｑ０〜Ｑ７ ヒストリ回路、 Ｐ０〜Ｐ７ リセットパルス発生器、 Ｒ０〜Ｒ７ ローステートラッチ（ＲＳラッチ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 夫々複数のメモリセルからなる複数のバ
   ンクで構成されるコア部と、 コマンドに応答して全バンクのプリチャージを前記コア
   部に対して指示する手段を備え、 前記手段は、前記コマンドの入力に応答して、前記コア
   部のプリチャージを１バンク毎または全バンク数より少
   ない複数のバンク毎に順次行うように、前記コア部に対
   して指示するオールバンクプリチャージ制御手段を含む
   ことを特徴とするダイナミック型半導体記憶装置。
2. 【請求項２】 前記オールバンクプリチャージ制御手段
   は、 カウンタ回路を含み、 該カウンタの出力によりプリチャージするバンクを選択
   し、順次選択したバンクのプリチャージを行なうように
   全バンクのプリチャージ動作の実行を制御することを特
   徴とする請求項１記載のダイナミック型半導体記憶装
   置。
3. 【請求項３】 前記オールバンクプリチャージ制御手段
   は、 同時にプリチャージが実行されるバンク毎に対応して、
   異なる段数の複数のシフトレジスタを含み、 前記コマンドの入力に応答して、信号が該複数のシフト
   レジスタの初段にセットされたのち、該複数のシフトレ
   ジスタの最終段からシフトされた信号が異なるタイミン
   グで出力されることによりプリチャージするバンクを選
   択し、順次該バンクのプリチャージを行なうように全バ
   ンクのプリチャージ動作の実行を制御することを特徴と
   する請求項１記載のダイナミック型半導体記憶装置。
4. 【請求項４】 前記オールバンクプリチャージ制御手段
   は、 バンク毎にシフトレジスタを備え、 選択されたバンクに対するリードまたはライトコマンド
   に応答して当該バンクに対応するシフトレジスタの初段
   に信号をセットして、少なくとも、該信号がシフトレジ
   スタの最終段から排出されるまでは、当該バンクのプリ
   チャージ動作を行なわないように制御することを特徴と
   する請求項１記載のダイナミック型半導体記憶装置。