JP4900310B2 - 半導体記憶装置 - Google Patents
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Description
メモリコアは、同一アドレスの複数のビットデータを複数のメモリセルブロック(以下、ブロックという)BLK1〜BLK4に分散して記憶する。例えば、同一アドレスに16ビットを記憶させることができ、4個のブロックBLK1〜BLK4はそれぞれ4ビットを記憶することができる。ブロックBLK1〜BLK4は、外部データを記憶するためのメモリセルアレイである。各ブロックBLK1〜BLK4は、メモリセル104、ワードデコーダ103、コラムデコーダ102、入力信号に対するセレクタ101を有する。各ブロックBLK1〜BLK4は、さらに複数のワードデコーダ103及びメモリセル104の組みに分割される。
ブロックBLK1〜BLK4にそれぞれ1ビットデータDQ01〜DQ04を書き込む例を説明する。外部から入力される書き込みデータDQ01〜DQ04をそれぞれブロックBLK1〜BLK4に書き込む。
ブロックBLK1〜BLK4からそれぞれ1ビットデータDQ01〜DQ04を読み出して補正する例を説明する。排他的論理和回路311の2入力は、ブロックBLK1のデータ線(ビット線)及びブロックBLK2のデータ線に接続される。排他的論理和回路312の2入力は、ブロックBLK3のデータ線及びブロックBLK4のデータ線に接続される。排他的論理和回路313の2入力は、排他的論理和回路311の出力及び排他的論理和回路312の出力に接続される。排他的論理和回路314の2入力は、排他的論理和回路313の出力及びブロックBLK5のデータ線に接続される。以下、排他的論理和回路313の出力をリードパリティと呼ぶ。排他的論理和回路314は、リードパリティ及びライトパリティの比較を行う。リードパリティ及びライトパリティは、共に排他的論理和回路を用いて同様の演算により求められる。
(付記1)同一アドレスの複数のビットデータを複数のメモリセルブロックに分散して記憶するためのメモリコアと、
前記複数のメモリブロックに対してそれぞれ独立にリフレッシュ動作を制御することができ、一のメモリセルブロックと他の一のメモリセルブロックとを異なるタイミングでリフレッシュ動作するように制御する制御回路と
を有する半導体記憶装置。
(付記2)前記制御回路は、同一のタイミングにおいて前記複数のメモリセルブロックのうちの一のメモリセルブロックに対してリフレッシュ動作を行わせ、他の一のメモリセルブロックに対してデータの書き込み又は読み出しを行わせるように制御することができる付記1記載の半導体記憶装置。
(付記3)前記メモリコアは、同一アドレスに対して外部入力可能なビット数より多いビット数のデータを記憶することができ、
前記制御回路は、外部入力の複数のビットデータを前記メモリコアに書き込むと共に、外部入力の複数のビットデータを基に論理演算を行い、該演算結果を前記メモリコアに書き込む付記1記載の半導体記憶装置。
(付記4)前記メモリコア内の複数のメモリセルブロックは、ロウアドレス方向若しくはカラムアドレス方向、又はその両方のアドレス方向に分割され、同一アドレスの複数のビットが複数のメモリセルブロックに分散して存在し、
前記制御回路は、前記複数のメモリブロックをそれぞれ独立に制御することができる付記1記載の半導体記憶装置。
(付記5)前記制御回路は、同一のロウアドレス又はカラムアドレスで複数のメモリセルブロックを活性化して制御することができる付記1記載の半導体記憶装置。
(付記6)前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有する付記1記載の半導体記憶装置。
(付記7)前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、各メモリセルブロックに対する制御信号のタイミングはすべて同一になる場合の他、すべて又は一部が異なる場合がある付記1記載の半導体記憶装置。
(付記8)前記制御回路は、前記複数のメモリセルブロックを同一又は異なるタイミングの制御信号により複数活性化し、それぞれのメモリセルブロックの活性化タイミング及び/又は活性化時間が異なるように制御することができる付記1記載の半導体記憶装置。
(付記9)前記メモリコアは、同一アドレスについて複数のビットデータを記憶するための複数のメモリセルブロックの他、演算結果を記憶するための演算結果記憶用メモリセルブロックを有し、
前記制御回路は、データ書き込み時に同一アドレスの複数ビットの書き込みデータのハイレベル又はローレベルのビット数が偶数個又は奇数個を示す演算結果データを演算する演算回路を有し、該演算結果データを前記演算結果記憶用メモリセルブロックに書き込む付記1記載の半導体記憶装置。
(付記10)前記制御回路は、データ読み出し時に同一アドレスの複数ビットの読み出しデータのハイレベル又はローレベルのビット数が偶数個又は奇数個を示す演算結果データを演算する演算回路と、該演算した演算結果データと前記演算結果記憶用メモリセルブロックから読み出した演算結果データを比較する比較回路とを有する付記9記載の半導体記憶装置。
(付記11)前記制御回路は、読み出し又は書き込みにより複数のメモリセルブロックを活性化した際に活性化中の一部のメモリセルブロックに対してリフレッシュ要求が発生した場合は、その活性化の動作終了後、次の読み出し又は書き込みの要求が発生しても、リフレッシュ動作を優先して行うように制御する付記1記載の半導体記憶装置。
(付記12)前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する読み出し要求信号が入力された場合は、そのメモリセルブロックからデータを読み出さず、前記比較回路の比較により両方の演算結果データが不一致であれば、リフレッシュ動作中のメモリセルブロックのデータ線のデータを反転させるための反転回路を有する付記10記載の半導体記憶装置。
(付記13)前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する書き込み要求信号が入力された場合は、該書き込み要求信号を保持し、リフレッシュ動作が終了した後に前記保持していた書き込み要求信号に対応する書き込み動作を行う付記12記載の半導体記憶装置。
(付記14)前記制御回路は、前記保持していた書き込み要求信号に対応する書き込み動作を実行中に、次の書き込み要求信号が入力された場合には該書き込み要求信号を保持する付記13記載の半導体記憶装置。
(付記15)前記制御回路は、前記書き込み動作の実行中に出力される活性化信号がリセットされた時点で前記保持していた書き込み要求信号に対応する書き込み動作を開始する付記14記載の半導体記憶装置。
(付記16)前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有し、
前記選択回路は、前記保持していた書き込み要求信号の書き込み動作中に、そのメモリセルブロックに対して次の書き込み要求信号が入力されなければ、その時点で実行していた書き込み動作が終了した時点で、リフレッシュ動作以前の制御信号の系統を選択する付記13記載の半導体記憶装置。
(付記17)前記制御回路は、リフレッシュ動作中のメモリセルブロックに対する書き込み要求信号が入力された場合は、該書き込み要求信号を保持し、リフレッシュ動作が終了した後に前記保持していた書き込み要求信号に対応する書き込み動作を行い、該書き込み動作中にそのメモリセルブロックに対する読み出し要求信号が入力された場合は、前記反転回路は前記比較回路の比較結果に応じてデータの反転を行う付記12記載の半導体記憶装置。
(付記18)前記制御回路は、リフレッシュ動作中に読み出し要求信号が入力された場合は前記反転回路が前記比較回路の比較結果に応じてデータ反転を行い、該読み出し要求信号を保持し、リフレッシュ動作が終了した後に読み出し動作を行う際、そのメモリセルブロックからデータを読み出さず、前記反転回路が前記比較回路の比較結果に応じてデータ反転を行うことにより擬似的読み出し動作を行う付記13記載の半導体記憶装置。
(付記19)前記制御回路は、前記擬似的読み出し動作を行っている間に、そのメモリセルブロックに対する書き込み要求信号が入力された場合は、該書き込み要求信号を保持し、前記擬似的読み出し動作が終了した後に前記保持していた書き込み要求信号に対応する動作を行う付記18記載の半導体記憶装置。
(付記20)前記制御回路は、前記擬似的読み出し動作を行っている間に、そのメモリセルブロックに対する読み出し要求信号が入力された場合は、該読み出し要求信号を保持し、前記擬似的読み出し動作が終了した後に前記保持していた読み出し要求信号に対応し、そのメモリセルブロックからデータを読み出さず、前記反転回路が前記比較回路の比較結果に応じてデータ反転を行う付記18記載の半導体記憶装置。
(付記21)前記制御回路は、前記メモリセルブロック毎に活性化して制御するための制御信号を複数系統有し、前記メモリセルブロック毎に前記制御信号の系統を選択する選択回路を有し、
前記保持していた書き込み要求信号に対応する書き込み動作中に、そのメモリセルブロックに対して次の書き込み要求信号が入力されない場合でも次の1回の読み出し動作は前記反転回路が前記比較結果に応じてデータ反転を行うことによる擬似的読み出しを行い、
前記選択回路は、前記擬似的読み出し動作が終了した時点で、リフレッシュ動作以前の制御信号の系統を選択する付記13記載の半導体記憶装置。
(付記22)前記各メモリセルブロックは、上位バイト及び下位バイトによりワード線が階層化され、メインのワード線で上位バイト及び下位バイトの両方を同時に選択することができる付記1記載の半導体記憶装置。
(付記23)前記各メモリセルブロックは、上位バイト及び下位バイトに対して同時にリフレッシュ動作を行う付記22記載の半導体記憶装置。
(付記24)前記制御回路は、読み出し動作がリフレッシュ動作と競合しない場合には前記演算結果記憶用メモリセルブロックを非活性にし、その他のメモリセルブロックから読み出しを行う付記9記載の半導体記憶装置。
(付記25)前記複数のメモリセルブロックは、それぞれワードデコーダを有する付記1記載の半導体記憶装置。
(付記26)前記制御回路は、入力される書き込み要求信号又は読み出し要求信号を保持するための2個の保持回路を有する付記12記載の半導体記憶装置。
(付記27)前記2個の保持回路は、カウンタを用いて交互に前記要求信号を記憶する付記26記載の半導体記憶装置。
(付記28)前記制御回路は、前記2個の保持回路に対して信号を保持する時と保持した信号を出力する時とを異なるカウンタで制御することにより、該2個の保持回路を交互に使用する付記27記載の半導体記憶装置。
102 カラムデコーダ
103 ワードデコーダ
104 メモリセル
SIG1 第1の制御信号
SIG2 第2の制御信号
SEL1〜SEL5 セレクト信号
BLK1〜BLK5 メモリセルブロック
Claims (6)
- 同一アドレスの複数のビットデータを複数のメモリセルブロックに分散して記憶するためのメモリコアと、
外部コマンドに基づいて、内部コマンド信号を出力する内部コマンド発生回路と、
前記内部コマンド信号に基づいて、前記メモリコアを活性化するための第1のコア制御信号を出力する第1のコア制御信号発生回路と、
前記複数のメモリセルブロックに対してそれぞれ独立にリフレッシュ動作を制御することができ、一のメモリセルブロックと他の一のメモリセルブロックとを異なるタイミングでリフレッシュ動作するように制御する制御回路と
を備え、
前記制御回路は、
リフレッシュ要求信号に基づいて前記メモリコアを活性化するための第2のコア制御信号を出力する第2のコア制御信号発生回路を備え、
リフレッシュ動作中のメモリセルブロックに対する読み出し要求信号が入力された場合は、前記リフレッシュ動作の終了後に前記第2のコア制御信号を活性化して前記読み出し要求信号に基づいて擬似的読み出し及びダミーリードを行うこと
を特徴とする半導体記憶装置。 - リフレッシュ要求信号を出力するリフレッシュ要求信号発生回路と、
前記外部コマンドと前記リフレッシュ要求信号の何れが早いかを判定し、リフレッシュ要求信号が早いと判断した場合には、リフレッシュ要求信号を前記第2のコア制御信号発生回路に出力するコマンド−リフレッシュ比較回路と
を備えることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1のコア制御信号と前記第2のコア制御信号とを選択的に前記メモリコアに出力するセレクタを備えること
を特徴とする請求項1又は請求項2に記載の半導体記憶装置。 - 前記制御回路は、
前記リフレッシュ要求信号に応じて、リフレッシュを行うメモリセルブロックを選択するセレクト信号を前記セレクタに出力するメモリセルブロック選択回路を備えること
を特徴とする請求項3に記載の半導体記憶装置。 - 前記制御回路は、
リフレッシュ動作中のメモリセルブロックに対する書き込み要求信号が入力された場合には、前記書き込み要求信号を保持し、前記保持していた書き込み要求信号に対応する書き込み動作中に、次の書き込み要求信号が入力された場合には、前記次の書き込み要求信号を保持すること
を特徴とする請求項1に記載の半導体記憶装置。 - 同一アドレスの複数のビットデータを複数のメモリセルブロックに分散して記憶するためのメモリコアと、
外部コマンドに基づいて、内部コマンド信号を出力する内部コマンド発生回路と、
前記内部コマンド信号に基づいて、前記メモリコアを活性化するための第1のコア制御信号を出力する第1のコア制御信号発生回路と、
リフレッシュ要求信号に基づいて前記メモリコアを活性化するための第2のコア制御信号を出力する第2のコア制御信号発生回路と、
前記リフレッシュ要求信号に応じて、リフレッシュを行うメモリセルブロックを選択するセレクト信号をセレクタに出力するメモリセルブロック選択回路と、
前記セレクト信号に基づいて第1の制御信号と前記第2のコア制御信号とを選択的に前記メモリコアに出力するセレクタと
を備え、
前記セレクタは、
前記複数のメモリセルブロックの内の第1のメモリセルブロックに対するリフレッシュ動作においては前記第2のコア制御信号を前記第1のメモリセルブロックのメモリコアに供給し、
前記第1のメモリセルブロック以外のメモリセルブロックに対する読み出し動作においては前記第1のコア制御信号を前記第1のメモリセルブロック以外のメモリセルブロックのメモリコアに供給し、
前記リフレッシュ動作中に前記第1のメモリセルブロックに対する読み出し要求信号が入力された場合は、前記リフレッシュ動作の終了後に前記第2のコア制御信号を活性化して前記読み出し要求信号に基づいて擬似的読み出し及びダミーリードを行うこと
を特徴とする半導体記憶装置。
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