JPS6212990A

JPS6212990A - ダイナミツク型半導体記憶装置

Info

Publication number: JPS6212990A
Application number: JP60149322A
Authority: JP
Inventors: Yoshihiro Takemae; 義博竹前
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-07-09
Filing date: 1985-07-09
Publication date: 1987-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、スタティック型と同様に扱えるようにしたダ
イナミック型半導体記憶装置に関する。

〔従来の技術〕

大容量例えば４Ｍビットのダイナミック型半導体記憶装
置（ＤＲＡＭ）は第９図に示すように、ビット線ＢＬの
本数が８１９２本、ワード線ＷＬの本数が５１２本（ま
たはＢＬが４０９６本、ＷＬが１０２４本）などと、ビ
ット線がワード線よりはるかに多くなるように設計され
る。これは１本のビット線ＢＬに接続されるメモリセル
ＭＣの数（本例では５１２個）を少なくして容量を減ら
し、読出し時に生じるビット線差電圧を大きくするため
である。図中、ＭＣＡは約４．２Ｍ個のメモリセルＭＣ
をマトリクス状に配列したメモリセルアレイ、ＷＤはワ
ード線ＷＬＯ−ＷＬ５１１の１本を選択するワードデコ
ーダ、５ＡＯ−３Ａ８１９１はビット線ＢＬＯ−ＢＬ８
１９１に対応するセンスアンプ、ＣＤはその１つを選択
するコラムデコーダである。ビット線は、オープン型、
フォルデッド型のいずれにせよセンスアンプを中心に一
方がＢＬ、他方がＢＬになるが、こ＼では簡略化して単
にＢＬで示している。

上記ＤＲＡＭの消費電流は、サイクルタイムを２００ｎ
Ｓ、ビット線１本当りの容量を０．５　ｐ　Ｆ、ビット
線本数を８１９２本、電源電圧Ｖｃｃを５■として０．
５ｐＦｘ５Ｖｘ８１９２／２００ｎＳ＝１０２．４ｍＡ
、即ち約１００ｍＡとなり、消費電力としては０．５Ｗ
になる。この値は相当大きなもので、外部温度が許容限
界の７０℃では、内部のジャンクション温度は限界値の
１１０℃を越えてしまう可能性がある。従って第９図の
ような単純にビット線ＢＬとワード線ＷＬの数を増して
大容量化を図ることは発熱などの点で問題があり、実質
的に無理がある。そこで、メモリセルアレイＭＣＡを複
数のブロックに分割して、選択すべきセルが属するブロ
ックのみを動作させることが考えられており、このよう
にすれば消費電流はブロック数に反比例して低減できる
。

また、従来のＤＲＡＭでは同じ周辺回路で通常アクセス
とリフレッシュを行なっており、リフレッシュと同時に
通常アクセスを行うことはできない。そこで通常アクセ
スがリフレッシュとかち合うと、リフレッシュ優先なら
、通常アクセスは待機させられることにる。リフレッシ
ュによって待機させられる通常アクセスの割合い（ビジ
ー率）は少ないほど良く、これには通常アクセスを優先
させる及び又はリフレッシュ周期を大にすることが考え
られるが、リフレッシュの周期が大になる従って次回リ
フレッシュ迄の時間が長くなると記憶データの破壊につ
ながる恐れがあるから、過度にこれを大にすることはで
きない。４ＭビットのＤＲＡＭでもそのリフレッシュの
周期を２５６にやＩＭのＤＲＡＭと同様に８ｍＳに設定
したと仮定すると、５１２本のワード線は８ｍ５１５１
２＝　１５．６μｓ＃１６μｓの間隔で逐次リフレッシ
ュ用に選択されなければならず、サイクルタイムを上記
の２００ｎＳとすると、２００　ｎ　Ｓ　／　１５゜６
μＳ＝１．２８％のビジー率になる。

第１０図はメモリセルアレイを複数のメモリブロックに
分割すると共に、周辺回路を通常アクセス用とりフレッ
シュ用に分けることで、第１に消費電力を低減し、第２
にビジー率を改善した分割型ＤＲＡＭである。これは本
発明者等が先に特願昭５９−２４３９６５号として提案
したもので、１０〜１３は４個のメモリブロック、２０
はリフレッシュ用周辺回路、３０は通常アクセス用周辺
回路、４０はブロック選択制御回路である。メモリブロ
ック１０〜１３は、第９図の４Ｍｂメモリセルアレイを
ワード線を分断する態様で４分割したものに相当し、ビ
ット線ＢＬＯからＢＬ２０４７までの部分ＭＣＡＯがメ
モリブロック１０．ビット線ＢＬ２０４８からＢＬ４０
９５までの部分がメモリブロック１１、ビット線ＢＬ４
０９６からＢＬ６１４３までの部分がメモリブロック１
２、さらにビット線ＢＬ６１４４からＢＬ８１９１まで
の部分がメモリブロック１３となる。各々は１Ｍビット
の容量を持つ。コラムデコーダＣＤも同様に４分割され
、ＣＤＯはメモリブロックＩＯの部分コラムデコーダ、
ＣＤｌ−ＣＤ３　（図示しない）はメモリブロック１１
〜１３の部分コラムデコーダである。ワードデコーダも
各メモリブロックに同じ構成のものが１組ずつ設けられ
、ＷＤＯはメモリブロック１０に設けられたワードデコ
ーダ、ＷＤＩ〜ＷＤ３（図示しない）はメモリブロンク
１１〜１３に対するワードデコーダである。

このようにコラムデコーダ及びワードデコーダを各メモ
リブロックにそれぞれ設けると、各メモリブロックを独
立にアクセスすることができる。

通常アクセス用周辺回路３０は外部アドレスＡＤＲを受
けてブロック選択用に上位２ビツトのアクセスアドレス
ＡＡ９．ＡＡＩＯをブロック選択制御回路４０へ、また
各メモリブロックのワードデコーダへワード線選択用に
下位９ビツトのアクセスアドレスＡＡＯＮＡＡ８を供給
する。リフレッシュ用周辺回路２０は第、１１図に示す
ように、所定の周期（第９図の例では１６μｓであった
が、第１１図では４メモリブロツクに分けているのでそ
れを１／４した４μｓ）でクロックを発生するリフレッ
シュタイマ２１を内蔵し、その出力をリフレッシュアド
レスカウンタ２２でカウントして逐次インクリメントす
る１１ビツトのリフレッシュアドレスＲＡＯ〜ＲＡＩＯ
を発生する。２３はそのアドレスを保持するリフレッシ
ュアドレスバッファである。アドレスＲＡＯ−ＲＡＩＯ
の上位２ビツトのＲＡ９．ＲＡＩＯはブロック選択に、
また下位９ピッｌ−ＲＡ　Ｏ〜ＲＡ８はワード線選択に
使用される。通常アクセス時にはメモリブロックへコラ
ム選択アドレスも供給されるが、リフレッシュ動作にコ
ラムアドレスは無関係であるので、コラム選択アドレス
については説明を省略する。

ブロック選択制御回路４０は第１２図に示すように、ブ
ロック選択用のリフレッシュアドレスＲＡ９．ＲＡＩＯ
をデコードするリフレッシュブロック選択信号用デコー
ダ４１と、ブロック選択用のアクセスアドレスＡＡ９．
ＡＡＩＯをデコードするアクセスブロック選択信号用デ
コーダ４２とを備え、デコーダ４１の出力ＰＲＢＳＯ−
ＰＲＢＳ３に基づきリフレッシュすべきブロックを選択
し、またデコーダ４２の出力ＰＡＢＳＯ〜ＰＡＢＳ３に
基づき通常アクセス対象のブロックを選択する。これら
は独立に動作するので、あるブロックでリフレッシュが
行なわれているとき他のブロックでは通常アクセスが行
なわれる。但し、アドレスＲＡ９．ＲＡＩＯとＡＡ９．
ＡＡＩＯが一致すると同一ブロックの多重選択になるの
で、ブロック選択信号比較回路４３でこれを監視する。

メモリブロック１０〜１３の選択はデコーダ４１゜４２
の出力ＰＲＢＳＯ〜ＰＲＢＳ３．ＰＡＢＳＯ〜ＰＡＢＳ
３により行なわれるから、上記−数構出はデコーダ４１
．４２のこれらの出力について行ない、そして、例えば
ＰＲＢＳＯとＰＡＢＳＯが同時に生じて（メモリブロッ
ク１０が同時に選択されて）一致出力ＥＱが生じたら、
通常アクセスかリフレッシュのいずれかを待機させる。

ＢＳＹは通常アクセスを待機させる場合のビジー信号で
、これは外部端子に向けて出力される。これに対し、リ
フレッシュを待機させる場合にはリフレッシュアドレス
・インクリンメント不実行信号■ＮＣをリフレッシュ用
周辺回路２０に与える。

リフレッシュ／アクセス選択回路４６はビジー信号ＢＳ
Ｙを送出するときアクセスブロック選択信号非活性化回
路４５ヘアクセス非活性化信号ＡＮＡＳを送出し、デコ
ーダ４２の出力（ブリ・アクセスブロック選択信号”）
ＰＡＢＳＯ−ＰＡＢＳ３のいずれかが１であっても最終
出力である上記回路４５からのアクセスブロック選択信
号ＡＢＳＯ〜ＡＢＳ３を強制的にオール０にする。また
上記回路５６が信号ＮＩＮＣを送出していてリフレッシ
ュを待機させるとき該回路はリフレッシュ非活性化信号
ＲＮＡ５を送出し、リフレッシュブロック選択信号非活
性化回路４７の出力（リフレッシュブロック選択信号）
ＲＢＳＯ〜ＲＢＳ３をオールＯにする。

リフレッシュは次の様にして行なう。例えば、信号ＲＢ
ＳＯが１であるとブロック１０が選択される。そして、
そのときのアドレスＲＡＯ−ＲＡＳをワードデコーダＷ
ＤＯでデコードした結果、例えばワード線ＷＬＯが選択
されると、そこに接続された２０４８ビツトのセルＭＣ
が同時にリフレッシュされる。このリフレッシュ１回に
要する時間はミニマムサイクルの２００ｎｓである。ブ
ロックｌＯのワード線ＷＬＯの次は隣りのワード線ＷＬ
Ｉが選択されてリフレッシュされる。これは４μｓ後で
ある。以下、同様にして順次４μＳ毎にワード線を選択
してリフレッシュし、ブロック１０のリフレッシュが終
了するとブロック１１に入ってワード線ＷＬＯよりリフ
レッシュを開始する。以下同様である。１ブロツクのリ
フレッシュに要する時間は４μＳｘ５１２＃２ｍＳ、全
体で８　ｍ　Ｓである。アドレスＲＡ９．ＲＡＩＯを下
位２ビツトとすると、ブロック１０のワード線ＷＬＯ，
ブロック１１のワード線ＷＬＯ１・・・・・・ブロック
１３のワード線ＷＬＯ１次は最初に戻ってブロック１０
のワード線ＷＬＩ、ブロック１１のワード線ＷＬＩ、・
・・・・・の順でリフレッシュされることになる。この
場合も全ブロックリフレッシュ終了はＢ　ｍ　Ｓ後にな
る。

上述したリフレッシュと並行して通常のアクセスは２０
０ｎｓ周期で高速に（４μｓ内に２０回）行われている
ので、４μｓに１回の割合いで通常アクセスとリフレッ
シュのタイミングが一致する。

しかし、このときアドレスＡＡ９．ＡＡＩＯとアドレス
ＲＡ９．ＲＡＩＯが一致しなければ同じブロックを多重
選択したことにならないので、通常アクセス動作とリフ
レッシュ動作は同時に行われる。これに対し多重選択が
起ると、次の如き制御が行なわれる。

即ち、周辺回路２０．３０によるブロック選択に衝突が
起っても、それが所定回数以内であれば通常アクセスを
優先させる。優先は１回以内とするが、複数回以上でも
よい。リフレッシュ／アクセス選択回路４６は比較回路
４３から１回目の一致信号ＥＱを受けるとリフレッシュ
非活性化信号ＲＮＡ５を１にして回路４７の出力ＲＢＳ
Ｏ−ＲＢＳ３をオール０にする。このときアクセス非活
性化信号ＡＮＡＳは０のままにしてデコーダ４２の出力
がそのまま回路４５を通過できるようにする。そして前
回状態記憶回路４８は信号ＲＮＡ５を受けて当該ブロッ
クがアクセス優先（リフレッシュ待機）状態に入ったこ
とを記憶する。

同時に制御回路４０詳しくはその選択回路４６からリフ
レッシュ用周辺回路２０のタイマ２１およびカウンタ２
２にリフレッシュアドレス・インクリメント不実行信号
ＮＩＮＣが送られ、これによりカウンタ２２がインクリ
メントを一時（この場合は１回）、停止する。従って、
次のリフレッシュアドレスＲＡＱ−ＲＡＩＯは前回と同
じ値のままである。この状態で次のリフレッシユ時期（
２００ｎＳ後）になると、リフレッシュ／アクセス選択
回路４６は前回状態記憶回路４８の出力（リフレッシュ
待機信号）ＲＷＳが１になっているので、再度一致信号
ＥＱが入力したら前回とは逆に信号ＲＮＡ５をＯにして
リフレッシュを優先させ（このとき回路４８の記憶はリ
セットする）、同時に信号ＡＮＡＳを１にして通常アク
セスを待機させる。このときはビジー信号ＢＳＹが送出
される。

第１３図はこの場合の動作波形図で、信号ＰＲＢＳＩま
たはＰＡＢＳＩで選択されるブロック１１に対して２度
続けて衝突が起きた例を示している。１回目の衝突時■
は信号ＲＮＡ５Ｉが１、ＡＮＡＳはＯになって通常アク
セスが優先され（ＡＢＳＩが生じ）、２回目の衝突時■
は信号ＡＮＡＳが１、ＲＮＡ５がＯになって前回待機し
たリフレッシュが優先されて（ＲＢＳＩが発生）いる。

このようにすれば１回目のｉ！ｉ突■が起きても４μｓ
後まで待たずに、そのミニマムサイクル２００ｎＳ後に
リフレッシュの再試行をすることができる。リフレッシ
ュ周期の伸びは００ｎＳＸ　１００係＝５係４μｓにとどまり、実質的に無視できる。従って、通常アクセ
スを２回以上連続して優先させることもでき、ビジー率
は極めて低くできる。

〔発明が解決しようとする問題点〕

上述した分割型ＤＲＡＭにも更に改善すべき問題がある
。第１はビジー率の一層の低下であり、第２はリフレッ
シュ制御を外部に依存しないようにすることである。即
ち上述の分割型ＤＲＡＭでは、１回目はメモリアクセス
を優先させるが２回目はリフレッシュ優先等としている
が、これは更に多数回メモリアクセス優先となるように
することであり、また上述の分割ＤＲＡＭではブロック
ＣＬＫが常に発生していることを条件としているが、メ
モリ非アクセス時にはクロックＣＬＫは中断するので、
か−に事態にも対処でき、メモリリフレッシュを所定周
期内に確実に行なえるようにすることである。本発明は
これらの点を改善して、ダイナミックＲＡＭであり乍ら
外部からはスタティックＲＡＭと同様に見えるダイナミ
ックＲＡＭを提供しようとするものである。

〔問題点を解決するための手段〕

本発明は、複数ブロックに分割したメモリセルアレイの
任意のブロックを選択し該ブロック内のメモリセルにア
クセスするアドレスを出力する通常アクセス用周辺回路
と、該周辺回路に入力する外部アドレスの変化またはチ
ップイネーブル信号を受けて通常アクセス用の内部クロ
ックを発生するクロックジェネレータと、所定の順序に
従って全てのメモリブロックを選択し該ブロック内のメ
モリセルをワード線単位で逐次リフレッシュするリフレ
ッシュ用アドレスおよびリフレッシュ用クロックを発生
するリフレッシュ用周辺回路と、両周辺回路によって選
択されるメモリブロックの一致、不一致を検出する比較
回路を備えたブロック選択制御回路を備え、そして該ブ
ロック選択制御回路により、前記両周辺回路が選択する
メモリブロックが異なるときは当該通常アクセス動作と
リフレッシュ動作をそれぞれ独立に実施させ、前記両周
辺回路が同じメモリブロックを選択するときは前記リフ
レッシュ用クロックが発生するまで通商アクセスを優先
させ、該リフレッシュ用クロックが発生したときは、フ
レフシ１未了なら、通常アクセスを待機させてリフレッ
シュを優先実行させるようにしてなることを特徴とする
ものである。

〔作用及び実施例〕

第１図は本発明の一実施例を示すブロック図で、リフレ
ッシュ用周辺回路２０が一定周期（本例では４μｓ周期
）でリフレッシュ用クロックＣＬＫＲを発生してこれを
ブロック選択制御回路４０へ入力する点、およびブロッ
ク選択回路４０が第２図の構成をとり、周辺回路２０に
対するリフレッシュアドレスインクリメント不実行信号
ＮＩＮＣのようなリフレッシュ待機信号は与えないよう
にした点等が第１０図のＤＲＡＭと異なる。第２図のブ
ロック選択制御回路４０は第１０図と比べて次の変更が
加えられている。■第３図〜第５図のタイムチャートに
示すように、リフレッシュブロック選択信号用デコーダ
４１は、リフレッシュすべきブロックの選択信号ＰＲＢ
ＳＯ−ＰＲＢＳ３の１つを４μｓの期間継続してオンに
し続ける。

■それを受けるリフレッシュブロック選択信号活性化回
路４７′は、リフレッシュ／アクセス選択回路４６′か
らのリフレッシュ活性化信号ＲＡＳがオンである間、入
力ＰＲＢＳＯ−ＲＲＢＳ３のうちのオンであるものに対
応する出力ＰＢＳＯ〜ＲＢＳ３の１つをオンにする。■
リフレッシュ完了記憶回路４８′はＲＡＳがオンになる
とリフレッシュが完了したと判断して出力ＲＣ５を４μ
ｓの残りの期間中オンする。■リフレッシュ／アクセス
選択回路４６′は比較回路４３からの一致信号ＥＱがな
ければ回路４５．４７’をオンにして通常アクセスとリ
フレッシュを同時に実行させる。

但し、１度リフレッシュが行われてＲＣ３がオンになる
と、以後はＲＡＳをオフにして通常アクセスだけを実行
させる。リフレッシュ完了記憶回路４８′の出力ＲＣ３
がオフの状態で一致信号ＥＱが入力すると、４μｓ非経
過ならＡＮＡＳおよびＲＡＳはオフにしたまま、通常ア
クセスを優先させる。アクセス優先は４μｓに含まれる
ミニマムサイクル数ｎ（２００ｎＳでｎ＝２０．２５０
ｎＳでｎ＝１６）より１つ少ない（ｎ−１）回までとし
、ｎ回目はリフレッシュを優先させる。このｎ回目では
リフレッシュ用のクロックＣＬＫＲが入力し、選択回路
４６′はビジー信号ＢＳＹをオンにし且つＡＮＡＳをオ
ンにしてＡＢＳＯ〜ＡＢＳ３を全てオフにする。これで
通常アクセスを待機させる。このクロックＣＬＫＲは４
μｓ毎に入力し、通常アクセスが停止して以後クロック
ＣＬＫが発生しない場合にも所定周期（４μｓ）内には
確実にリフレッシュが行なわれるようにする。

なおこの制御によればリフレッシュのタイミングは一定
ではなく、上記周期（４μｓ）内で変動するが、各ワー
ド線について見ればそのリフレッシュ周期は前述のよう
に８ｍＳなどであるから４μｓ程度の変動は無視できる
。待機させた通常アクセスはリフレッシュ後に内部的に
、自動的に実行し、外部からの再試行を不要とする。

以下、第３図〜第５図のタイムチャートを参照しながら
動作を説明する。第３図はメモリプロ、ツク１１に対す
る通常アクセスとリフレッシュが１回目、２回目とも衝
突し、これらは通常アクセス優先で処理され、３回目は
非衝突になったのでメモリブロック１３に対する通常ア
クセスとメモリブロック１１に対するリフレッシュが同
時に行われた様子を示している。この場合、内部クロッ
クＣＬＫは通常アクセスに併せて３回までしか発生せず
、この３回目のクロックでＲＡＳがオンになり、リフレ
ッシュが行われる。このＲＡＳオンでＲＣ３が４μｓの
終りまでオンになるので、当該周期の終りでリフレッシ
ュ用りロックＣＬＫＲ発生してもリフレッシュが重ねて
行われることはない。゛第４図はメモリブロック１１に対する通常アクセスが初
回から最終回の手前まで、前記のようにミニマムサイク
ルが２００ｎＳなら１９回まで連続したケースである。

この場合は通常アクセスと衝突して最終回の手前までリ
フレッシュができず、最終回でクロックＣＬＫＲが入力
して信号ＲＡＳがオンになり、このタイミングでリフレ
ッシュが行われる。

第５図はメモリブロック１１に対する通常アクセスが最
終回まで連続するケースである。この場合は最後まで競
合してそしてアクセス優先なのでリフレッシュできない
でいるが、最終回でクロックＣＬＫＲが発生するのでこ
れにより強制的にリフレッシュが行なわれる（最終回は
リフレッシュ優先）。このときビジー信号ＢＳＹがオン
になり、通常アクセスが待機させられる。これはビジー
率の悪化要因となるが、無視できるものである。即ち本
例のリフレッシュ時ワード線選択周期が４μｓ、メモリ
アクセスのミニマムサイクル２００ｎＳではビジーにな
るのは２０回のメモリアクセスに対して１回であり、こ
れらのメモリアクセスが全てリフレッシュと衝突する確
率は（１／４）％と見做せるから、現状のＤＲＡＭのビ
ジー率１２％と比較して完全に無視できる。更にこの通
常アクセスをリフレッシュ直後に自動的に実施するよう
にすれば、外部的にはアクセスタイムが１ミニマムサイ
クル遅れるだけなので格別目立たない。

しかも、ビジー信号ＢＳＹを外部に出さずに内部的に処
理すれば、外部からの制御はスタティックＲＡＭ並みに
簡単になる。

以下、これを説明する。

第６図における通常アクセス回路再活性化回路４９が、
新しい動作を実現するために、新らたに追加した回路で
ある。この動作を第７図に示す。

４μｓの最後において、リフレッシュとアクセスが同一
ブロックを選択し、リフレッシュを優先した場合、ビジ
ー信号ＢＳＹを出力し、通常アクセスを行わない。この
場合チップイネーブル信号ＣＥがそのまま“Ｈ”を維持
した場合、リフレッシュ動作が終了し、ＤＡＣが“Ｈ”
となり、自動的に再び通常アクセス回路が動作を開始す
る。またこの時は当然の事ながら、リフレッシュ／アク
セス選択回路（４６′）は通常アクセスを優先する。　
　　　　　　□またＢＳＹ、ＤＡＣ信号は通常アクセス
用周辺回路５１に入力され、前回のアドレスをそのまま
保持させる。

第８図は本発明の変形例で、第１図のクロックジェネレ
ータ５０をアドレス変化検出回路（ＡＴＤ）６０に代え
たものである。このＡＴＤ６０は外部アドレスＡＤＲの
変化をとらえてクロックＣＬＫを発生する機能を有する
ので、外部からチップイネーブル信号ＣＥを別途入力す
る必要がない。

この様な回路では特に、リフレッシュを非メモリアクセ
ス時にも行うべく外部から制御することは困難であるが
、本発明によればリフレッシュ用周辺回路２０が定期的
にクロックＣＬＫＲを発生するので問題ない。他は前述
した実施例と同様である。

〔発明の効果〕

以上述べたように本発明では、消費電流およびビジー率
を低減するためにメモリセルアレイを複数のブロックに
分割して、ブロック別に動作させ、ブロックが異なれば
メモリアクセスとリフレッシュを同時に行なうようにし
たダイナミ、：、りＲＡＭにおいて、各ワード線毎のリ
フレッシュはリフレッシュ時ワード線選択周期内で可能
とし、そしてメモリアクセスと衝突しなければ直ちに行
ない、該周期の最後まで衝突すれば該周期の最後で、メ
モリアクセスを阻止して強制的にリフレッシュを行なう
ようにしたので、メモリアクセスが阻止されることは殆
んどなく、しかもリフレッシュを逸するようなことなく
、ＤＲＡＭを外部からはスタティックＲＡＭのように扱
い得るようにすることができる利点が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
そのブロック選択制御回路の詳細ブロック図、第３図〜
第５図は本発明の動作を示すタイムチャート、第６図は
ビジー処理回路の例を示すブロック図、第７図は第６図
の動作説明図、第８図は本発明の変形例を示すブロック
図、第９図は従来の一般的なダイナミックＲＡＭの構成
図、第１０図はメモリセルを複数ブロックに分割したダ
イナミックＲＡＭの構成図、第１１図および第１２図は
そのリフレッシュに必要な部分の詳細ブロック図、第１
３図は動作を示すタイムチャートである。

Claims

【特許請求の範囲】

（１）複数ブロックに分割したメモリセルアレイの任意
のブロックを選択し該ブロック内のメモリセルにアクセ
スするアドレスを出力する通常アクセス用周辺回路と、該周辺回路に入力する外部アドレスの変化またはチップ
イネーブル信号を受けて通常アクセス用の内部クロック
を発生するクロックジェネレータと、所定の順序に従って全てのメモリブロックを選択し該ブ
ロック内のメモリセルをワード線単位で逐次リフレッシ
ュするリフレッシュ用アドレスおよびリフレッシュ用ク
ロックを発生するリフレッシュ用周辺回路と、両周辺回路によって選択されるメモリブロックの一致、
不一致を検出する比較回路を備えたブロック選択制御回
路を備え、そして該ブロック選択制御回路により、前記両周辺回路が選択
するメモリブロックが異なるときは当該通常アクセス動
作とリフレッシュ動作をそれぞれ独立に実施させ、前記
両周辺回路が同じメモリブロックを選択するときは前記
リフレッシュ用クロックが発生するまで通常アクセスを
優先させ、該リフレッシュ用クロックが発生したときは
、リフレッシュ未了なら、通常アクセスを待機させてリ
フレッシュを優先実行させるようにしてなることを特徴
とするダイナミック型半導体記憶装置。
（２）待機させた通常アクセスは、次のサイクルで実行
されるようにしてなることを特徴とする、特許請求の範
囲第１項記載のダイナミック型半導体記憶装置。