JPS61122994A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS61122994A JPS61122994A JP59243965A JP24396584A JPS61122994A JP S61122994 A JPS61122994 A JP S61122994A JP 59243965 A JP59243965 A JP 59243965A JP 24396584 A JP24396584 A JP 24396584A JP S61122994 A JPS61122994 A JP S61122994A
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- Japan
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- access
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルアレイを複数のメモリブロックに
分割したダイナミック型半導体記憶装置に関し、消費電
力およびビジー（Ｂｕｓｙ）率を低減しようとするもの
である。
分割したダイナミック型半導体記憶装置に関し、消費電
力およびビジー（Ｂｕｓｙ）率を低減しようとするもの
である。
４Ｍビット級のダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）は第９図に示すように、ビット線ＢＬの本数が８１
９２本、ワード線ＷＬの本数が５１２本（またはＢＬが
４０９６本、ＷＬが１０２４本）などと、ビット線がワ
ード線よりはるかに多くなるように設計される。これは
１本のビット線ＢＬに接続されるメモリセルＭＣの数（
本例テは５１２個）を少なくして容量を減らし、読出し
時に生じるビット線差電圧を大きくするためである。図
中、ＭＣＡは約４．２Ｍ個のメモリセルＭＣをマトリク
ス状に配列したメモリセルアレイ、ＷＤはワード線ＷＬ
Ｏ−ＷＬ５１１の１本を選択するワードデコーダ、５Ａ
Ｏ＝Ｓ１Ａ８１’９１１＊ヒツト線ＢＬＯ−ＢＬ８１９
１に対応するセンスアンプ、ＣＤはその１つを選択する
コラムデコーダである。ピント線は、オープン型、フォ
ルデッド型のいずれにせよセンスアンプを中心に一方が
ＢＬ。
Ｍ）は第９図に示すように、ビット線ＢＬの本数が８１
９２本、ワード線ＷＬの本数が５１２本（またはＢＬが
４０９６本、ＷＬが１０２４本）などと、ビット線がワ
ード線よりはるかに多くなるように設計される。これは
１本のビット線ＢＬに接続されるメモリセルＭＣの数（
本例テは５１２個）を少なくして容量を減らし、読出し
時に生じるビット線差電圧を大きくするためである。図
中、ＭＣＡは約４．２Ｍ個のメモリセルＭＣをマトリク
ス状に配列したメモリセルアレイ、ＷＤはワード線ＷＬ
Ｏ−ＷＬ５１１の１本を選択するワードデコーダ、５Ａ
Ｏ＝Ｓ１Ａ８１’９１１＊ヒツト線ＢＬＯ−ＢＬ８１９
１に対応するセンスアンプ、ＣＤはその１つを選択する
コラムデコーダである。ピント線は、オープン型、フォ
ルデッド型のいずれにせよセンスアンプを中心に一方が
ＢＬ。
他方が「Ｔになるが、こ＼では簡略化して単にＢして示
している。
している。
上記ＤＲＡＭの消費電流は、サイクルタイムを２００ｎ
Ｓ、ビット線１本当りの容量を０．５９ Ｆ、ビット線
本数を８１９２本、電源電圧Ｖｃｃを５■として０．５
ｐＦｘ５ＶＸ８１９２／２００ｎＳ＝１０２．４ｍＡ、
即ち約１００ｍＡとなり、消費電力としては０．５Ｗに
なる。この値は相当大きなもので、外部温度が許容限界
の７０℃では、内部のジャンクション温度は限界値の１
１０℃を越えてしまう可能性がある。従って第９図のよ
うな単純にビット線ＢＬとワード線ＷＬの数を増して大
容量化を図ることは発熱などの点で問題があり、実質的
に無理がある。そこで、メモリセルアレイＭＣＡを複数
のブロックに分割して、選択すべきセルが属するブロッ
クのみを動作させることが考えられており、このように
すれば消費電流はブロック数に反比例して低減できる。
Ｓ、ビット線１本当りの容量を０．５９ Ｆ、ビット線
本数を８１９２本、電源電圧Ｖｃｃを５■として０．５
ｐＦｘ５ＶＸ８１９２／２００ｎＳ＝１０２．４ｍＡ、
即ち約１００ｍＡとなり、消費電力としては０．５Ｗに
なる。この値は相当大きなもので、外部温度が許容限界
の７０℃では、内部のジャンクション温度は限界値の１
１０℃を越えてしまう可能性がある。従って第９図のよ
うな単純にビット線ＢＬとワード線ＷＬの数を増して大
容量化を図ることは発熱などの点で問題があり、実質的
に無理がある。そこで、メモリセルアレイＭＣＡを複数
のブロックに分割して、選択すべきセルが属するブロッ
クのみを動作させることが考えられており、このように
すれば消費電流はブロック数に反比例して低減できる。
また、従来のＤＲＡＭでは同じ周辺回路で通常アクセス
とリフレッシュを行なっており、リフレッシュと同時に
通常アクセスを行うことはできない。そこで通常アクセ
スがリフレッシュとかち合うと、リフレッシュ優先なら
、通常アクセスは待機させられることにる。リフレッシ
ュによって待機させられる通常アクセスの割合い（ビジ
ー率）は少ないほど良く、これには通常アクセスを優先
させる及び又はリフレッシュ周期を大にすることが考え
られるが、リフレッシュの周期が大になる又は次回リフ
レッシュ迄の時間が長くなると記憶データの破壊につな
がる恐れがあるから、過度にこれを大にすることはでき
ない。４ＭビットのＤＲＡＭでもそのリフレッシュの周
期を２５６にやＩＭのＤＲＡＭと同様に８ｍＳに設定し
たと仮定すると、５１２本のワード線は８ｍ５１５１２
＝１６μｓに１回の割でリフレッシュ用に選択されなけ
ればならず、サイクルタイムを上記の２００ｎＳとする
と、２００ｎＳ／１５．６μｓ＝１．２８％のビジー率
になる。
とリフレッシュを行なっており、リフレッシュと同時に
通常アクセスを行うことはできない。そこで通常アクセ
スがリフレッシュとかち合うと、リフレッシュ優先なら
、通常アクセスは待機させられることにる。リフレッシ
ュによって待機させられる通常アクセスの割合い（ビジ
ー率）は少ないほど良く、これには通常アクセスを優先
させる及び又はリフレッシュ周期を大にすることが考え
られるが、リフレッシュの周期が大になる又は次回リフ
レッシュ迄の時間が長くなると記憶データの破壊につな
がる恐れがあるから、過度にこれを大にすることはでき
ない。４ＭビットのＤＲＡＭでもそのリフレッシュの周
期を２５６にやＩＭのＤＲＡＭと同様に８ｍＳに設定し
たと仮定すると、５１２本のワード線は８ｍ５１５１２
＝１６μｓに１回の割でリフレッシュ用に選択されなけ
ればならず、サイクルタイムを上記の２００ｎＳとする
と、２００ｎＳ／１５．６μｓ＝１．２８％のビジー率
になる。
本発明はメモリセルアレイを複数のメモリブロックに分
割すると共に、周辺回路を通常アクセス用とリフレッシ
ュ用に分けることで、第１に消費電力を低減し、第２に
ビジー率を改善しようとするものである。
割すると共に、周辺回路を通常アクセス用とリフレッシ
ュ用に分けることで、第１に消費電力を低減し、第２に
ビジー率を改善しようとするものである。
本発明は、多数のダイナミ７り型メモリセルをマトリク
ス状に配列してなるメモリセルアレイを複数のメモリブ
ロックに分割すると共に、任意のメモリブロックを選択
し該ブロック内のメモリセルにアクセスするアドレスを
出力する通常アクセス用周辺回路と、所定の順序に従い
全てのメモリブロックを選択し該ブロック内のメモリセ
ルを逐次リフレッシュするリフレッシュ用周辺回路と、
両周辺回路によって選択されるメモリブロックの一致、
不一致を検出する比較回路を備えたブロック選択制御回
路を設け、そして該ブロック選択制御回路により、前記
両周辺回路が選択するメモリブロックが異なるときは当
該通常アクセス動作とリフレッシュ動作をそれぞれ実施
させ、前記両周辺回路が同じメモリブロックを選択した
ときは優先度の高い方を先に実行させるようにしてなる
ことを特徴とするものである。
ス状に配列してなるメモリセルアレイを複数のメモリブ
ロックに分割すると共に、任意のメモリブロックを選択
し該ブロック内のメモリセルにアクセスするアドレスを
出力する通常アクセス用周辺回路と、所定の順序に従い
全てのメモリブロックを選択し該ブロック内のメモリセ
ルを逐次リフレッシュするリフレッシュ用周辺回路と、
両周辺回路によって選択されるメモリブロックの一致、
不一致を検出する比較回路を備えたブロック選択制御回
路を設け、そして該ブロック選択制御回路により、前記
両周辺回路が選択するメモリブロックが異なるときは当
該通常アクセス動作とリフレッシュ動作をそれぞれ実施
させ、前記両周辺回路が同じメモリブロックを選択した
ときは優先度の高い方を先に実行させるようにしてなる
ことを特徴とするものである。
メモリセルアレイを複数のブロックに分割して、アクセ
ス時にそのアクセスすべきセルが属するブロックだけを
選択すれば、消費電流はブロックの分割数に応じて低減
される。そして、周辺回路を通常アクセス用とリフレッ
シュ用に分け、両者を独立に動作可能にしておくと、異
なるブロックに対しては通常アクセスとリフレッシュを
同時に実行することができ、そして通常アクセスとりフ
レノシェの対象ブロックが衝突した場合は所定の優先度
の決定方法によって一方を実行、他方を待機とすると、
ビジー率の低減を図ることができる。
ス時にそのアクセスすべきセルが属するブロックだけを
選択すれば、消費電流はブロックの分割数に応じて低減
される。そして、周辺回路を通常アクセス用とリフレッ
シュ用に分け、両者を独立に動作可能にしておくと、異
なるブロックに対しては通常アクセスとリフレッシュを
同時に実行することができ、そして通常アクセスとりフ
レノシェの対象ブロックが衝突した場合は所定の優先度
の決定方法によって一方を実行、他方を待機とすると、
ビジー率の低減を図ることができる。
以下、図示の実施例を参照しながらこれを詳細に説明す
る。
る。
第１図は本発明装置の概略ブロック図で、１０〜１３は
４個のメモリブロック、２０はリフレッシュ用周辺回路
、３０は通常アクセス用周辺回路、４０はブロック選択
制御回路である。メモリブロック１０〜１３は、第９図
の４Ｍｂメモリセルアレイをワード線を分断する態様で
４分割したものに相当し、ビット線ＢＬＯからＢＬ２０
４７までの部分ＭＣＡＯがメモリブロック１０、ビット
線ＢＬ２０４８からＢＬ４０９５までの部分がメモリブ
ロック１１、ビット線ＢＬ４０９６からＢＬ６１４３ま
での部分がメモリブロック１２、さらにビット線ＢＬ６
１４４からＢＬ８１９１までの部分がメモリブロック１
３となる。各々は１Ｍビットの容量を持つ。コラムデコ
ーダＣＤも同様に４分割され、ＣＤＯはメモリブロック
１０の部分コラムデコーダ、ＣＤＩ〜ＣＤ３（図示しな
い）はメモリブロック１１〜１３の部分コラムデコーダ
である。ワードデコーダも各メモリブロックに同じ構成
のものが１組ずつ設けられ、ＷＤＯはメモリブロック１
０に設けられたワードデコーダ、ＷＤＩ〜ＷＤ３（図示
しない）はメモリプロ・ツク１１〜１３は対するワード
デコーダである。このようにコラムデコーダ及びワード
デコーダを各メモリブロックにそれぞれ設けると、各メ
モリブロックを独立にアクセスすることができる。
４個のメモリブロック、２０はリフレッシュ用周辺回路
、３０は通常アクセス用周辺回路、４０はブロック選択
制御回路である。メモリブロック１０〜１３は、第９図
の４Ｍｂメモリセルアレイをワード線を分断する態様で
４分割したものに相当し、ビット線ＢＬＯからＢＬ２０
４７までの部分ＭＣＡＯがメモリブロック１０、ビット
線ＢＬ２０４８からＢＬ４０９５までの部分がメモリブ
ロック１１、ビット線ＢＬ４０９６からＢＬ６１４３ま
での部分がメモリブロック１２、さらにビット線ＢＬ６
１４４からＢＬ８１９１までの部分がメモリブロック１
３となる。各々は１Ｍビットの容量を持つ。コラムデコ
ーダＣＤも同様に４分割され、ＣＤＯはメモリブロック
１０の部分コラムデコーダ、ＣＤＩ〜ＣＤ３（図示しな
い）はメモリブロック１１〜１３の部分コラムデコーダ
である。ワードデコーダも各メモリブロックに同じ構成
のものが１組ずつ設けられ、ＷＤＯはメモリブロック１
０に設けられたワードデコーダ、ＷＤＩ〜ＷＤ３（図示
しない）はメモリプロ・ツク１１〜１３は対するワード
デコーダである。このようにコラムデコーダ及びワード
デコーダを各メモリブロックにそれぞれ設けると、各メ
モリブロックを独立にアクセスすることができる。
通常アクセス用周辺回路３０は外部アドレスＡＤＲを受
けてブロック選択用に上位２ビツトのアクセスアドレス
ＡＡ９．ＡＡ１０をブロック選択制御回路４０へ、また
各メモリブロックのワードデコーダへワード線選択用に
下位９ビツトのアクセスアドレスＡＡ Ｏ−ＡＡ ８を
供給する。リフレッシュ用周辺回路２０は第２図または
第３図に示すように、所定の周期（第９図の例では１６
μｓであったが、第１図では４メモリブロツクに分けて
いるのでそれを１／４した４μｓ）でクロックを発生す
るリフレッシュタイマ２１を内蔵し、その出力をリフレ
ッシュアドレスカウンタ２２でカウントして逐次インク
リメントする１１ビツトのりフレッシュアドレスＲＡＯ
〜ＲＡＩＯを発生する。２３はそのアドレスを保持する
リフレッシュアドレスバッファで、上位２ビツトのＲＡ
９．ＲＡＩＯはブロック選択に、また下位９ビットＲＡ
Ｏ−ＲＡ８はワード線選択に使用される。通常アクセス
時にはメモリブロックへコラム選択アドレスも供給され
るが、こ＼では簡単化のためコラム選択アドレスについ
ては説明を省略する。
けてブロック選択用に上位２ビツトのアクセスアドレス
ＡＡ９．ＡＡ１０をブロック選択制御回路４０へ、また
各メモリブロックのワードデコーダへワード線選択用に
下位９ビツトのアクセスアドレスＡＡ Ｏ−ＡＡ ８を
供給する。リフレッシュ用周辺回路２０は第２図または
第３図に示すように、所定の周期（第９図の例では１６
μｓであったが、第１図では４メモリブロツクに分けて
いるのでそれを１／４した４μｓ）でクロックを発生す
るリフレッシュタイマ２１を内蔵し、その出力をリフレ
ッシュアドレスカウンタ２２でカウントして逐次インク
リメントする１１ビツトのりフレッシュアドレスＲＡＯ
〜ＲＡＩＯを発生する。２３はそのアドレスを保持する
リフレッシュアドレスバッファで、上位２ビツトのＲＡ
９．ＲＡＩＯはブロック選択に、また下位９ビットＲＡ
Ｏ−ＲＡ８はワード線選択に使用される。通常アクセス
時にはメモリブロックへコラム選択アドレスも供給され
るが、こ＼では簡単化のためコラム選択アドレスについ
ては説明を省略する。
ブロック選択制御回路４０は第４図または第５図に示す
ように、ブロック選択用のリフレッシュアドレスＲＡ９
．ＲＡＩＯをデコードするリフレッシュブロック選択信
号用デコーダ４１と、ブロック選択用のアクセスアドレ
スＡＡ９．ＡＡＩＯをデコードするアクセスブロック選
択信号用デコーダ４２とを備え、デコーダ４１の出力Ｒ
ＢＳＯ〜ＲＢＳ３に基づきリフレッシュすべきブロック
を選択し、またデコーダ４２の出力ＡＢＳＯ−ＡＢＳ３
に基づき通常アクセス対象のブロックを選択する。これ
らは独立に動作するので、あるブロックでリフレッシュ
が行なわれているとき他のブロックでは通常アクセスが
行なわれる。但し、アドレスＲＡ９．ＲＡＩＯとＡＡ９
．ＡＡＩＯが一致すると同一ブロックの多重選択になる
ので、ブロック選択信号比較回路４３でこれを監視する
。
ように、ブロック選択用のリフレッシュアドレスＲＡ９
．ＲＡＩＯをデコードするリフレッシュブロック選択信
号用デコーダ４１と、ブロック選択用のアクセスアドレ
スＡＡ９．ＡＡＩＯをデコードするアクセスブロック選
択信号用デコーダ４２とを備え、デコーダ４１の出力Ｒ
ＢＳＯ〜ＲＢＳ３に基づきリフレッシュすべきブロック
を選択し、またデコーダ４２の出力ＡＢＳＯ−ＡＢＳ３
に基づき通常アクセス対象のブロックを選択する。これ
らは独立に動作するので、あるブロックでリフレッシュ
が行なわれているとき他のブロックでは通常アクセスが
行なわれる。但し、アドレスＲＡ９．ＲＡＩＯとＡＡ９
．ＡＡＩＯが一致すると同一ブロックの多重選択になる
ので、ブロック選択信号比較回路４３でこれを監視する
。
メモリブロック１０〜１３の選択はデコーダ４１゜４２
の出力ＲＢＳＯ〜ＲＢＳ３．ＰＡＢＳＯ〜ＰＡＢＳ３に
より行なわれるから、上記一致検出はデコーダ４Ｌ４２
のこれらの出力について行ない、そして、例えばＲＢＳ
ＯとＰＡＢＳＯが同時に生じて（メモリブロック１０が
同時に選択されて）一致出力ＥＱが生じたら、通常アク
セスかりフレッシュのいずれかを待機させる（詳細は後
述する）。ＢＳＹは通常アクセスを待機させる場合のビ
ジー信号で、これは外部端子に向けて出力される。これ
に対し、リフレッシュを待機させる場合にはりフレッシ
ュアドレス・インクリメント不実行信号ＮＩＮＣをリフ
レッシュ用周辺回路２０に与える。
の出力ＲＢＳＯ〜ＲＢＳ３．ＰＡＢＳＯ〜ＰＡＢＳ３に
より行なわれるから、上記一致検出はデコーダ４Ｌ４２
のこれらの出力について行ない、そして、例えばＲＢＳ
ＯとＰＡＢＳＯが同時に生じて（メモリブロック１０が
同時に選択されて）一致出力ＥＱが生じたら、通常アク
セスかりフレッシュのいずれかを待機させる（詳細は後
述する）。ＢＳＹは通常アクセスを待機させる場合のビ
ジー信号で、これは外部端子に向けて出力される。これ
に対し、リフレッシュを待機させる場合にはりフレッシ
ュアドレス・インクリメント不実行信号ＮＩＮＣをリフ
レッシュ用周辺回路２０に与える。
以下、全体の動作を説明する。本発明の第１の実施例で
は第１図のリフレッシュ用周辺回路２０及びブロック選
択制御回路４０は第２図及び第４図のそれを用いて構成
される。第２図のりフレッシュ用周辺回路２０の各部機
能は前述した通りである。但し、本例ではりフレッシュ
アドレス・インクリメント不実行信号ＮＩＮＣは用いな
い。第４図のブロック選択制御回路４０は、比較回路４
３からの一致信号ＥＱを受けると通常アクセスを待機さ
する（リフレッシュを優先させる）ための通常アクセス
不実行回路４４を備え、この回路から外部端子に対しビ
ジー信号ＢＳＹを送出すると共に、アクセスブロック選
択信号非活性化回路４５に対しアクセス非活性化信号Ａ
ＮＡＳを送出してデターダ４２の出力（ブリ・アクセス
ブロック選択信号）ＰＡＢＳＯ−ＰＡＢＳ３のいずれか
が１であっても、最終出力であるアクセスブロック選択
信号ＡＢＳＯ−ＡＢＳ３を強制的にオールＯにする。こ
の結果、デコーダ４１のリフレッシュブロック選択信号
ＲＢＳＯ〜ＲＢＳ３ （いずれか１つが１）に従ってブ
ロック選択がなされる。例えば、信号ＲＢＳＯが１であ
るとブロック１０が選択される。そして、そのときのア
ドレスＲＡＯ〜ＲＡ８をワードデコーダＷＤＯでデコー
ドした結果、例えばワード線ＷＬＯが選択されると、そ
こに接続された２０４８ビツトのセルＭＣが同時にリフ
レッシュされる。このリフレッシュ１回に要する時間は
ミニマムサイクルの２００ｎｓである。ブロック１０の
ワード線ＷＬＯの次は隣りのワード線ＷＬＩが選択され
てリフレッシュされる。
は第１図のリフレッシュ用周辺回路２０及びブロック選
択制御回路４０は第２図及び第４図のそれを用いて構成
される。第２図のりフレッシュ用周辺回路２０の各部機
能は前述した通りである。但し、本例ではりフレッシュ
アドレス・インクリメント不実行信号ＮＩＮＣは用いな
い。第４図のブロック選択制御回路４０は、比較回路４
３からの一致信号ＥＱを受けると通常アクセスを待機さ
する（リフレッシュを優先させる）ための通常アクセス
不実行回路４４を備え、この回路から外部端子に対しビ
ジー信号ＢＳＹを送出すると共に、アクセスブロック選
択信号非活性化回路４５に対しアクセス非活性化信号Ａ
ＮＡＳを送出してデターダ４２の出力（ブリ・アクセス
ブロック選択信号）ＰＡＢＳＯ−ＰＡＢＳ３のいずれか
が１であっても、最終出力であるアクセスブロック選択
信号ＡＢＳＯ−ＡＢＳ３を強制的にオールＯにする。こ
の結果、デコーダ４１のリフレッシュブロック選択信号
ＲＢＳＯ〜ＲＢＳ３ （いずれか１つが１）に従ってブ
ロック選択がなされる。例えば、信号ＲＢＳＯが１であ
るとブロック１０が選択される。そして、そのときのア
ドレスＲＡＯ〜ＲＡ８をワードデコーダＷＤＯでデコー
ドした結果、例えばワード線ＷＬＯが選択されると、そ
こに接続された２０４８ビツトのセルＭＣが同時にリフ
レッシュされる。このリフレッシュ１回に要する時間は
ミニマムサイクルの２００ｎｓである。ブロック１０の
ワード線ＷＬＯの次は隣りのワード線ＷＬＩが選択され
てリフレッシュされる。
これは４μｓ後である。以下、同様にして順次４μｓ毎
にワード線を選択してリフレッシュし、ブロック１１の
リフレッシュが終了するとブロック１１に入ってワード
線ＷＬＯよりリフレッシュを開始する。以下同様である
。■ブロックのりフレッシュに要する時間は４μＳＸ５
１２″＝ ２ ｍ Ｓ、全体で８ｍＳである。アドレス
ＲＡ９．ＲＡＩＯを下位２ビツトとすると、ブロック１
ｏのワード線ＷＬＯ、ブロック１１のワード線ＷＬＯ１
・旧・・ブロック１３のワード線ＷＬＯ１次は最初に戻
ってブロック１０のワード線ＷＬＩ、ブロック１１のワ
ード線ＷＬＩ、・・・・・・の順でリフレッシュされる
ことになる。この場合も全ブロックリフレッシュ終了は
Ｂｍｓ後になる。
にワード線を選択してリフレッシュし、ブロック１１の
リフレッシュが終了するとブロック１１に入ってワード
線ＷＬＯよりリフレッシュを開始する。以下同様である
。■ブロックのりフレッシュに要する時間は４μＳＸ５
１２″＝ ２ ｍ Ｓ、全体で８ｍＳである。アドレス
ＲＡ９．ＲＡＩＯを下位２ビツトとすると、ブロック１
ｏのワード線ＷＬＯ、ブロック１１のワード線ＷＬＯ１
・旧・・ブロック１３のワード線ＷＬＯ１次は最初に戻
ってブロック１０のワード線ＷＬＩ、ブロック１１のワ
ード線ＷＬＩ、・・・・・・の順でリフレッシュされる
ことになる。この場合も全ブロックリフレッシュ終了は
Ｂｍｓ後になる。
上述したリフレッシュと並行して通常のアクセスは２０
０ｎｓ周期で高速に（４μｓ内に２０回）行われている
ので、４μｓに１回の割合いで通常アクセスとリフレッ
シュのタイミングが一致する。
０ｎｓ周期で高速に（４μｓ内に２０回）行われている
ので、４μｓに１回の割合いで通常アクセスとリフレッ
シュのタイミングが一致する。
しかし、このときアドレスＡＡ９．ＡＡＩＯとアドレス
ＲＡ９．ＲＡＩＯが一致しなければ同じブロックを多重
選択したことにならないので、通常アクセス動作とリフ
レッシュ動作は同時に行われる。これに対し多重選択が
起ると、本例では制御回路４０がビジー信号ＢＳＹを出
して外部的には通常アクセスを待機させ、内部的にはこ
のときのアクセスアドレスＡＡＯ−ＡＡＩＯを無効にし
てリフレッシュを優先させる。これがビジー状態である
が、その発生率は第９図と変らない。即ち各ワード線に
ついて見ると本例では４回に分けて、但し４倍の速度で
（４μｓ周期で）アクセスするので相殺し合い、全体を
同時に低速で（１６μｓ周期で）アクセスする場合と、
ビジー発生率は変らない。
ＲＡ９．ＲＡＩＯが一致しなければ同じブロックを多重
選択したことにならないので、通常アクセス動作とリフ
レッシュ動作は同時に行われる。これに対し多重選択が
起ると、本例では制御回路４０がビジー信号ＢＳＹを出
して外部的には通常アクセスを待機させ、内部的にはこ
のときのアクセスアドレスＡＡＯ−ＡＡＩＯを無効にし
てリフレッシュを優先させる。これがビジー状態である
が、その発生率は第９図と変らない。即ち各ワード線に
ついて見ると本例では４回に分けて、但し４倍の速度で
（４μｓ周期で）アクセスするので相殺し合い、全体を
同時に低速で（１６μｓ周期で）アクセスする場合と、
ビジー発生率は変らない。
但し、通常アクセス時には１ミニマムサイクルで１つの
メモリブロックしか選択されないので、チャージアップ
／ダウン対象となるビット線数が１／４に減り、消費電
流は１００ｍＡから２５ｍＡに低減される（通常アクセ
スとりフレッシュがそれぞれ異なるブロックで実行され
る場合は１／２にしか減少しないがその単位時間当りの
平均電力は小さい、即ちフルにアクセスがあった場合の
１／２０なので、消費電力低減効果に格別影響しない）
。
メモリブロックしか選択されないので、チャージアップ
／ダウン対象となるビット線数が１／４に減り、消費電
流は１００ｍＡから２５ｍＡに低減される（通常アクセ
スとりフレッシュがそれぞれ異なるブロックで実行され
る場合は１／２にしか減少しないがその単位時間当りの
平均電力は小さい、即ちフルにアクセスがあった場合の
１／２０なので、消費電力低減効果に格別影響しない）
。
次にビジー率を改善した２つの実施例を説明する。その
１つは第１図のブロック選択制御回路４０を第５図の構
成とし、そしてリフレッシュ用周辺回路２０を、リフレ
ッシュアドレス・インクリメント不実行信号ＮＩＮＣを
入力した第２図としたものである。第５図のブロック選
択制御回路４０は、第４図のリフレッシュ優先型に対し
、通常アクセス優先型と呼ぶことができる。つまり、周
辺回路２０．３０によるブロック選択の衝突が起っても
、それが所定回数以内であれば通常アクセスを優先させ
ようとするものである。本例では説、 明を簡単にす
るため１回以内とするが、複数回以上でもよい。４６は
この目的で、第４図の通常アクセス不実行回路４４に代
えて設けられたリフレッシュ／アクセス選択回路である
。本例ではデコーダ４１の出力（ブリ・リフレッシュブ
ロック選択信号）ＰＲＢＳＯ−ＰＲＢＳ３はそのまま最
終出力ＲＢＳＯ−ＲＢＳ３とはならずに、新たに設けら
れたリフレッシュブロック選択信号非活性化回路４７で
ゲート制御される。リフレッシュ／アクセス選択回路４
６は比較回＠４３から１回目の一致信号ＥＱを受けると
リフレッシュ非活性化信号ＲＮＡ５を１にして回路４７
の出力ＲＢＳＯ〜ＲＢＳ３をオール０にする。このとき
アクセス非活性化信号ＡＮＡＳはＯのままにしてデコー
ダ４２の出力がそのまま回路４５を通過できるようにす
る。そして前回状態記憶回路４８は信号ＲＮＡ５を受け
て当該ブロックがアクセス優先（リフレッシュ待機）状
態に入ったことを記憶する。
１つは第１図のブロック選択制御回路４０を第５図の構
成とし、そしてリフレッシュ用周辺回路２０を、リフレ
ッシュアドレス・インクリメント不実行信号ＮＩＮＣを
入力した第２図としたものである。第５図のブロック選
択制御回路４０は、第４図のリフレッシュ優先型に対し
、通常アクセス優先型と呼ぶことができる。つまり、周
辺回路２０．３０によるブロック選択の衝突が起っても
、それが所定回数以内であれば通常アクセスを優先させ
ようとするものである。本例では説、 明を簡単にす
るため１回以内とするが、複数回以上でもよい。４６は
この目的で、第４図の通常アクセス不実行回路４４に代
えて設けられたリフレッシュ／アクセス選択回路である
。本例ではデコーダ４１の出力（ブリ・リフレッシュブ
ロック選択信号）ＰＲＢＳＯ−ＰＲＢＳ３はそのまま最
終出力ＲＢＳＯ−ＲＢＳ３とはならずに、新たに設けら
れたリフレッシュブロック選択信号非活性化回路４７で
ゲート制御される。リフレッシュ／アクセス選択回路４
６は比較回＠４３から１回目の一致信号ＥＱを受けると
リフレッシュ非活性化信号ＲＮＡ５を１にして回路４７
の出力ＲＢＳＯ〜ＲＢＳ３をオール０にする。このとき
アクセス非活性化信号ＡＮＡＳはＯのままにしてデコー
ダ４２の出力がそのまま回路４５を通過できるようにす
る。そして前回状態記憶回路４８は信号ＲＮＡ５を受け
て当該ブロックがアクセス優先（リフレッシュ待機）状
態に入ったことを記憶する。
同時に制御回路４０からリフレッシュ用周辺回路２０の
カウンタ２２にリフレッシュアドレス・インクリメント
不実行信号ＮＩＮＣが送られ、これによりカウンタ２２
がインクリメントを一時（この場合は１回）停止する。
カウンタ２２にリフレッシュアドレス・インクリメント
不実行信号ＮＩＮＣが送られ、これによりカウンタ２２
がインクリメントを一時（この場合は１回）停止する。
従って、次のりフレッシュアドレスＲＡＱ〜ＲＡＩＯは
前回と同じ値のままである。この状態で次のリフレッシ
ュ時期になると、リフレッシュ／アドレス選択回路４６
は前回状態記憶回路４８の出力（リフレッシュ待機信号
＞ ＲＷＳが１になっているので、再度一致信号ＥＱが
入力したら前回とは逆に信号ＲＮＡ５を０にしてリフレ
ッシュを優先させ（このとき回路４８の記憶はリセット
する）、同時に信号ＡＮＡＳを１にして通常アクセスを
待機させる。このときビジー信号ＢＳＹが送出されるの
は前述の例と変らない。
前回と同じ値のままである。この状態で次のリフレッシ
ュ時期になると、リフレッシュ／アドレス選択回路４６
は前回状態記憶回路４８の出力（リフレッシュ待機信号
＞ ＲＷＳが１になっているので、再度一致信号ＥＱが
入力したら前回とは逆に信号ＲＮＡ５を０にしてリフレ
ッシュを優先させ（このとき回路４８の記憶はリセット
する）、同時に信号ＡＮＡＳを１にして通常アクセスを
待機させる。このときビジー信号ＢＳＹが送出されるの
は前述の例と変らない。
第６図はこの場合の動作波形図で、信号ＰＲＢＳ１また
はＰＡＢＳｌで選択されるブロック１１に対して２度続
けて衝突が起きた例を示している。
はＰＡＢＳｌで選択されるブロック１１に対して２度続
けて衝突が起きた例を示している。
１回目の衝突時■は信号ＲＮＡ５１が１、ＡＮＡＳはＯ
になって通常アクセスが優先され（ＡＢＳｌが生し）、
２回目の衝突時■は信号ＡＮＡＳが１、ＲＮＡ５が０に
なって前回待機したリフレッシュが優先されて（ＲＢＳ
Ｉが発生）いる。第７図は２回目にはＰＡＢＳＩ以外が
１になったため衝突が起らなかったケースである。この
ときは前回待機したリフレッシュと今回の通常アクセス
が同時に行われる。このようにリフレッシュを１回持機
させるように制御すると、ビジー率は前記（１，２８％
）の１／４に低下する。リフレッシュを２回またはそれ
以上待機させるようにすれば更にビジー率は低下する（
４ブロツクの場合は１／４ずつ低下する）が、反面ワー
ストケースではリフレッシュ周期が許容限度を越える恐
れがある。
になって通常アクセスが優先され（ＡＢＳｌが生し）、
２回目の衝突時■は信号ＡＮＡＳが１、ＲＮＡ５が０に
なって前回待機したリフレッシュが優先されて（ＲＢＳ
Ｉが発生）いる。第７図は２回目にはＰＡＢＳＩ以外が
１になったため衝突が起らなかったケースである。この
ときは前回待機したリフレッシュと今回の通常アクセス
が同時に行われる。このようにリフレッシュを１回持機
させるように制御すると、ビジー率は前記（１，２８％
）の１／４に低下する。リフレッシュを２回またはそれ
以上待機させるようにすれば更にビジー率は低下する（
４ブロツクの場合は１／４ずつ低下する）が、反面ワー
ストケースではリフレッシュ周期が許容限度を越える恐
れがある。
１回目は通常アクセス優先、２回目はりフレノシ工優先
の前記方式でも毎回衝突のワーストケースでリフレッシ
ュ周期が２倍の１６ｍ５になるので、通常のリフレッシ
ュ周期を予め半分の４ｍＳにする等の工夫が必要になる
。勿論、この確率は著しく小さいので実用上問題とはな
らないが、次にこの点を改善した第３の実施例を説明す
る。
の前記方式でも毎回衝突のワーストケースでリフレッシ
ュ周期が２倍の１６ｍ５になるので、通常のリフレッシ
ュ周期を予め半分の４ｍＳにする等の工夫が必要になる
。勿論、この確率は著しく小さいので実用上問題とはな
らないが、次にこの点を改善した第３の実施例を説明す
る。
この第３の実施例では第１図のブロック選択制御回路４
０とリフレッシュ用周辺回路２０に第５図および第３図
のそれを用いる。第３図のりフレッシェタイマ２１は通
常は４μｓ周期でクロックパルスを次々とカウンタに与
えるが、リフレッシュアドレス・インクリメント不実行
信号ＮＩＮＣを受けると・・・・・・。このようにすれ
ば１回目の衝突のが起きても第６図のように４μｓ後ま
で待たずに、そのミニマムサイクル２００ｎＳ後にリフ
レッシュの再試行をすることができる。第８図がこの場
合のタイムチャートである。このようにすると２回目の
衝突■があってもこのときはリフレッシュが優先され、
リフレッシュ周期の伸びは００ｎＳ ×１００％＝５％ ４μｓ にとどまり、実質的に無視できる。従って、通常アクセ
スを２回以上連続して優先させることもでき、ビジー率
は極めて低くできる。
０とリフレッシュ用周辺回路２０に第５図および第３図
のそれを用いる。第３図のりフレッシェタイマ２１は通
常は４μｓ周期でクロックパルスを次々とカウンタに与
えるが、リフレッシュアドレス・インクリメント不実行
信号ＮＩＮＣを受けると・・・・・・。このようにすれ
ば１回目の衝突のが起きても第６図のように４μｓ後ま
で待たずに、そのミニマムサイクル２００ｎＳ後にリフ
レッシュの再試行をすることができる。第８図がこの場
合のタイムチャートである。このようにすると２回目の
衝突■があってもこのときはリフレッシュが優先され、
リフレッシュ周期の伸びは００ｎＳ ×１００％＝５％ ４μｓ にとどまり、実質的に無視できる。従って、通常アクセ
スを２回以上連続して優先させることもでき、ビジー率
は極めて低くできる。
以上述べたように本発明によれば、４Ｍビット級などの
大容量ＤＲＡＭの消費電力を低減し、またビジー率を改
善できる利点がある。
大容量ＤＲＡＭの消費電力を低減し、またビジー率を改
善できる利点がある。
第１図は本発明の概略プロ・ツク図、第２図および第３
図はりフレッシュ用周辺回路の異なる例を示す詳細ブロ
ック図、第４図および第５図はブロック選択制御回路の
異なる例を示す詳細ブロック図、第６図〜第８図は本発
明の各実施例のタイムチャート、第９図は従来の４Ｍビ
ットＤＲＡＭの概略ブロック図である。 図中、ＭＣはメモリセル、ＭＣＡはメモリセルアレイ、
ＷＬはワード線、ＢＬはビット線、ＷＤはワードデコー
ダ、ＣＤはコラムデコーダ、１０〜１３はメモリブロッ
ク、２０はリフレッシュ用周辺回路、２１はリフレッシ
ュタイマ、２２はリフレッシュアドレスカウンタ、３０
は通常アクセス用周辺回路、４０はブロック選択制御回
路、４３はブロック選択信号比較回路、４４は通常アク
セス不実行回路、４６はリフレッシュ／アクセス選択回
路である。
図はりフレッシュ用周辺回路の異なる例を示す詳細ブロ
ック図、第４図および第５図はブロック選択制御回路の
異なる例を示す詳細ブロック図、第６図〜第８図は本発
明の各実施例のタイムチャート、第９図は従来の４Ｍビ
ットＤＲＡＭの概略ブロック図である。 図中、ＭＣはメモリセル、ＭＣＡはメモリセルアレイ、
ＷＬはワード線、ＢＬはビット線、ＷＤはワードデコー
ダ、ＣＤはコラムデコーダ、１０〜１３はメモリブロッ
ク、２０はリフレッシュ用周辺回路、２１はリフレッシ
ュタイマ、２２はリフレッシュアドレスカウンタ、３０
は通常アクセス用周辺回路、４０はブロック選択制御回
路、４３はブロック選択信号比較回路、４４は通常アク
セス不実行回路、４６はリフレッシュ／アクセス選択回
路である。
Claims (3)
- （１）多数のダイナミック型メモリセルをマトリクス状
に配列してなるメモリセルアレイを複数のメモリブロッ
クに分割すると共に、任意のメモリブロックを選択し該
ブロック内のメモリセルにアクセスするアドレスを出力
する通常アクセス用周辺回路と、所定の順序に従い全て
のメモリブロックを選択し該ブロック内のメモリセルを
逐次リフレッシュするリフレッシュ用周辺回路と、両周
辺回路によって選択されるメモリブロックの一致、不一
致を検出する比較回路を備えたブロック選択制御回路を
設け、そして該ブロック選択制御回路により、前記両周
辺回路が選択するメモリブロックが異なるときは当該通
常アクセス動作とリフレッシュ動作をそれぞれ実施させ
、前記両周辺回路が同じメモリブロックを選択したとき
は優先度の高い方を先に実行させるようにしてなること
を特徴とするダイナミック型半導体記憶装置。 - （２）ブロック選択制御回路は通常アクセス実行回路を
備えてこの回路により、通常アクセス用周辺回路とリフ
レッシュ用周辺回路が同じメモリブロックを選択したと
きは、通常アクセス用のブロック選択信号を無効化する
ようにしてなることを特徴とする特許請求の範囲第１項
記載のダイナミック型半導体記憶装置。 - （３）ブロック選択制御回路はリフレッシュ／アクセス
選択回路と前回状態記憶回路を備え、これらの回路によ
り、通常アクセス用周辺回路とリフレッシュ用周辺回路
が同じメモリブロックを選択したときは、先ずリフレッ
シュ用のブロック選択信号を無効化し、そして次回も同
じメモリブロックが選択されたときは通常アクセス用の
ブロック選択信号を無効化するようにしてなることを特
徴とする特許請求の範囲第１項記載のダイナミック型半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243965A JPS61122994A (ja) | 1984-11-19 | 1984-11-19 | ダイナミツク型半導体記憶装置 |
| US06/798,785 US4758993A (en) | 1984-11-19 | 1985-11-18 | Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays |
| EP85114695A EP0182353B1 (en) | 1984-11-19 | 1985-11-19 | Random access memory device formed on a semiconductor substrate having an array of memory cells divided in sub-arrays |
| DE8585114695T DE3585773D1 (de) | 1984-11-19 | 1985-11-19 | Auf einem halbleitersubstrat formierter ram, mit einer in submatrizen unterteilten speichermatrix. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243965A JPS61122994A (ja) | 1984-11-19 | 1984-11-19 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61122994A true JPS61122994A (ja) | 1986-06-10 |
Family
ID=17111675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243965A Pending JPS61122994A (ja) | 1984-11-19 | 1984-11-19 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122994A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290192A (ja) * | 1988-05-18 | 1989-11-22 | Kyocera Corp | Ｄ−ｒａｍのリフレッシュ制御方式 |
| JPH0448490A (ja) * | 1990-06-13 | 1992-02-18 | Nec Corp | メモリリフレッシュ回路 |
| JPH0628850A (ja) * | 1992-07-07 | 1994-02-04 | Mitsubishi Electric Corp | ダイナミックｒａｍの制御回路 |
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5294044A (en) * | 1976-02-04 | 1977-08-08 | Hitachi Ltd | Memory unit |
| JPS53116044A (en) * | 1977-03-18 | 1978-10-11 | Nec Corp | Refresh signal generator |
| JPS5489442A (en) * | 1977-12-27 | 1979-07-16 | Nec Corp | Semiconductor memory device |
| JPS54151333A (en) * | 1978-05-20 | 1979-11-28 | Fujitsu Ltd | Memory system |
-
1984
- 1984-11-19 JP JP59243965A patent/JPS61122994A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5294044A (en) * | 1976-02-04 | 1977-08-08 | Hitachi Ltd | Memory unit |
| JPS53116044A (en) * | 1977-03-18 | 1978-10-11 | Nec Corp | Refresh signal generator |
| JPS5489442A (en) * | 1977-12-27 | 1979-07-16 | Nec Corp | Semiconductor memory device |
| JPS54151333A (en) * | 1978-05-20 | 1979-11-28 | Fujitsu Ltd | Memory system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290192A (ja) * | 1988-05-18 | 1989-11-22 | Kyocera Corp | Ｄ−ｒａｍのリフレッシュ制御方式 |
| JPH0448490A (ja) * | 1990-06-13 | 1992-02-18 | Nec Corp | メモリリフレッシュ回路 |
| JPH0628850A (ja) * | 1992-07-07 | 1994-02-04 | Mitsubishi Electric Corp | ダイナミックｒａｍの制御回路 |
| US6285616B1 (en) | 1999-03-02 | 2001-09-04 | Nec Corporation | Memory refreshing control apparatus comprising a unique refreshing counter |
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