JPH05151772A - リフレツシユ制御回路 - Google Patents
リフレツシユ制御回路Info
- Publication number
- JPH05151772A JPH05151772A JP3340315A JP34031591A JPH05151772A JP H05151772 A JPH05151772 A JP H05151772A JP 3340315 A JP3340315 A JP 3340315A JP 34031591 A JP34031591 A JP 34031591A JP H05151772 A JPH05151772 A JP H05151772A
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- JP
- Japan
- Prior art keywords
- bank
- refresh
- control circuit
- address
- counter
- Prior art date
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Abstract
(57)【要約】
【目的】 主記憶への通常アクセス期間を利用してリフ
レッシュを行なうため、バスの使用効率を上げることが
でき、プロセッサの性能の低下を押さえることができる
リフレッシュ制御回路を提供する。 【構成】 プロセッサに接続されるアドレスバスからの
アドレスを判断しバンクそれぞれに対応したロウアドレ
スを出力するＤＲＡＭ制御回路２と、バンクそれぞれに
対応しリフレッシュ用ロウアドレスを出力するバンク対
応リフレッシュアドレスカウンタ４，１２と、一定周期
でカウントアップするリフレッシュ用リファレンスカウ
ンタ１９と、前記ＤＲＡＭ制御回路の出力と前記バンク
対応リフレッシュカウンタの出力とを選択しメモリチッ
プに対してロウアドレスを出力するセレクタ７，１５
と、前記リフレッシュ用リファレンスカウンタの出力と
前記バンク対応リフレッシュカウンタの出力を比較する
比較器２２，２３とを備えた。
レッシュを行なうため、バスの使用効率を上げることが
でき、プロセッサの性能の低下を押さえることができる
リフレッシュ制御回路を提供する。 【構成】 プロセッサに接続されるアドレスバスからの
アドレスを判断しバンクそれぞれに対応したロウアドレ
スを出力するＤＲＡＭ制御回路２と、バンクそれぞれに
対応しリフレッシュ用ロウアドレスを出力するバンク対
応リフレッシュアドレスカウンタ４，１２と、一定周期
でカウントアップするリフレッシュ用リファレンスカウ
ンタ１９と、前記ＤＲＡＭ制御回路の出力と前記バンク
対応リフレッシュカウンタの出力とを選択しメモリチッ
プに対してロウアドレスを出力するセレクタ７，１５
と、前記リフレッシュ用リファレンスカウンタの出力と
前記バンク対応リフレッシュカウンタの出力を比較する
比較器２２，２３とを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭチップを使用
し多バンク構成の主記憶装置におけるリフレッシュ制御
回路に関する。
し多バンク構成の主記憶装置におけるリフレッシュ制御
回路に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック ランダム ア
クセス メモリ）チップは通常、アドレス情報をロウ
（ROW ）アドレスとカラム（COLUMN）アドレスの２回に
分けて入力することでアドレスを指定する構成になって
おり、リフレッシュを必要とする。リフレッシュ時には
一定時間内に全ロウアドレスを選択していくＲＡＳオン
リーリフレッシュを行なうことができる。
クセス メモリ）チップは通常、アドレス情報をロウ
（ROW ）アドレスとカラム（COLUMN）アドレスの２回に
分けて入力することでアドレスを指定する構成になって
おり、リフレッシュを必要とする。リフレッシュ時には
一定時間内に全ロウアドレスを選択していくＲＡＳオン
リーリフレッシュを行なうことができる。
【０００３】図２は従来のリフレッシュ制御回路の構成
図である。３１はプロセッサと接続されるアドレスバ
ス、３２はアドレスバス３１からのアドレスを判断しバ
ンク０またはバンク１どちらかのロウアドレスを出力す
るＤＲＡＭ制御回路、３３はＤＲＡＭ制御回路３２から
バンク０用に出力される通常の読みだし／書き込み用ロ
ウアドレスバス、３７はバンク０用の読みだし／書き込
み用ロウアドレスとバンク０用リフレッシュロウアドレ
スを切り替えるセレクタ、３８はセレクタ３７を切り替
えるためＤＲＡＭ制御回路３２から出力されるバンク０
用選択信号、３９はバンク０のメモリ、４０はセレクタ
３７からバンク０メモリ３９へ出力されるロウアドレス
バス、４１はＤＲＡＭ制御回路３２よりバンク１用に出
力される通常の読みだし／書き込み用ロウアドレスバ
ス、４５はバンク１用の読みだし／書き込み用ロウアド
レスとバンク１用リフレッシュロウアドレスを切り替え
るセレクタ、４６はセレクタ４５を切り替えるためＤＲ
ＡＭ制御回路３２から出力されるバンク１用選択信号、
４７はバンク１のメモリ、４８はセレクタ４５からバン
ク１メモリ４７へ出力されるロウアドレスバス、４９は
一定周期でカウントアップしカウンタ値がオーバーすれ
ば０に戻ってまたカウントする動作を行なうリフレッシ
ュ用リファレンスカウンタ、５０はＤＲＡＭ回路３２よ
りリファレンスカウンタ４９を制御する制御信号、５１
はリファレンスカウンタから出力されるリフレッシュリ
ファレンスロウアドレスバスである。
図である。３１はプロセッサと接続されるアドレスバ
ス、３２はアドレスバス３１からのアドレスを判断しバ
ンク０またはバンク１どちらかのロウアドレスを出力す
るＤＲＡＭ制御回路、３３はＤＲＡＭ制御回路３２から
バンク０用に出力される通常の読みだし／書き込み用ロ
ウアドレスバス、３７はバンク０用の読みだし／書き込
み用ロウアドレスとバンク０用リフレッシュロウアドレ
スを切り替えるセレクタ、３８はセレクタ３７を切り替
えるためＤＲＡＭ制御回路３２から出力されるバンク０
用選択信号、３９はバンク０のメモリ、４０はセレクタ
３７からバンク０メモリ３９へ出力されるロウアドレス
バス、４１はＤＲＡＭ制御回路３２よりバンク１用に出
力される通常の読みだし／書き込み用ロウアドレスバ
ス、４５はバンク１用の読みだし／書き込み用ロウアド
レスとバンク１用リフレッシュロウアドレスを切り替え
るセレクタ、４６はセレクタ４５を切り替えるためＤＲ
ＡＭ制御回路３２から出力されるバンク１用選択信号、
４７はバンク１のメモリ、４８はセレクタ４５からバン
ク１メモリ４７へ出力されるロウアドレスバス、４９は
一定周期でカウントアップしカウンタ値がオーバーすれ
ば０に戻ってまたカウントする動作を行なうリフレッシ
ュ用リファレンスカウンタ、５０はＤＲＡＭ回路３２よ
りリファレンスカウンタ４９を制御する制御信号、５１
はリファレンスカウンタから出力されるリフレッシュリ
ファレンスロウアドレスバスである。
【０００４】以上の構成において、通常の読みだし／書
き込み動作時はプロセッサからアドレスバス３１を介し
て読みだし／書き込みアドレスがＤＲＡＭ制御回路３２
へ入力され、ＤＲＡＭ制御回路３２はバンク０または１
のどちらのバンクへのアクセスかを判断し、ロウアドレ
スを出力している。今、バンク０へのアクセスだとする
と、ロウアドレスバス３３，４０を介してバンク０メモ
リ３９へロウアドレスを出力する。この時、ＤＲＡＭ制
御回路３２はセレクタ３７を選択信号３８によってアド
レスバス３３とアドレスバス４０とを接続するように方
向制御する。
き込み動作時はプロセッサからアドレスバス３１を介し
て読みだし／書き込みアドレスがＤＲＡＭ制御回路３２
へ入力され、ＤＲＡＭ制御回路３２はバンク０または１
のどちらのバンクへのアクセスかを判断し、ロウアドレ
スを出力している。今、バンク０へのアクセスだとする
と、ロウアドレスバス３３，４０を介してバンク０メモ
リ３９へロウアドレスを出力する。この時、ＤＲＡＭ制
御回路３２はセレクタ３７を選択信号３８によってアド
レスバス３３とアドレスバス４０とを接続するように方
向制御する。
【０００５】ＤＲＡＭ制御回路３２の内部にはタイマを
持ち、一定周期でリフレッシュ動作を行なっている。こ
の時、通常の読みだし／書き込みアクセスは待ち合わせ
を行なっている。ＤＲＡＭ制御回路３２はリフレッシュ
用リファレンスカウンタから出力されるロウアドレスを
バンク０／バンク１の両方のメモリへ出力するため、セ
レクタ３７，４５に対してそれぞれリフレッシュアドレ
スバス５１と読みだし／書き込みアドレスバス４０、リ
フレッシュアドレスバス５１と読みだし／書き込みアド
レスバス４８を接続するように選択信号３８，４６を使
用して制御する。リフレッシュが終了すれば、制御信号
５０によりリフレッシュ用リファレンスカウンタ４９を
カウントアップさせる。
持ち、一定周期でリフレッシュ動作を行なっている。こ
の時、通常の読みだし／書き込みアクセスは待ち合わせ
を行なっている。ＤＲＡＭ制御回路３２はリフレッシュ
用リファレンスカウンタから出力されるロウアドレスを
バンク０／バンク１の両方のメモリへ出力するため、セ
レクタ３７，４５に対してそれぞれリフレッシュアドレ
スバス５１と読みだし／書き込みアドレスバス４０、リ
フレッシュアドレスバス５１と読みだし／書き込みアド
レスバス４８を接続するように選択信号３８，４６を使
用して制御する。リフレッシュが終了すれば、制御信号
５０によりリフレッシュ用リファレンスカウンタ４９を
カウントアップさせる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
リフレッシュ制御回路では、リフレッシュ期間中はプロ
セッサと接続されるバスからのアクセスを待ち合わせる
必要があり、その分バスの使用効率が低下し、したがっ
てプロセッサの性能も低下する欠点があった。本発明は
上記課題を解決するためになされたものであり、主記憶
への通常アクセス期間を利用してリフレッシュを行なう
ため、バスの使用効率を上げることができ、プロセッサ
の性能の低下を押さえることができるリフレッシュ制御
回路を提供することを目的とする。
リフレッシュ制御回路では、リフレッシュ期間中はプロ
セッサと接続されるバスからのアクセスを待ち合わせる
必要があり、その分バスの使用効率が低下し、したがっ
てプロセッサの性能も低下する欠点があった。本発明は
上記課題を解決するためになされたものであり、主記憶
への通常アクセス期間を利用してリフレッシュを行なう
ため、バスの使用効率を上げることができ、プロセッサ
の性能の低下を押さえることができるリフレッシュ制御
回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のリフレッシュ制
御回路は、リフレッシュを必要とするＤＲＡＭチップを
使用し２つ以上のバンクに別れた構成の主記憶装置にお
いて、プロセッサに接続されるアドレスバスからのアド
レスを判断しバンクそれぞれに対応したロウアドレスを
出力するＤＲＡＭ制御回路と、バンクそれぞれに対応し
リフレッシュ用ロウアドレスを出力するバンク対応リフ
レッシュアドレスカウンタと、一定周期でカウントアッ
プするリフレッシュ用リファレンスカウンタと、前記Ｄ
ＲＡＭ制御回路の出力と前記バンク対応リフレッシュカ
ウンタの出力とを選択しメモリチップに対してロウアド
レスを出力するセレクタと、前記リフレッシュ用リファ
レンスカウンタの出力と前記バンク対応リフレッシュカ
ウンタの出力を比較する比較器とを備えたことを特徴と
する
御回路は、リフレッシュを必要とするＤＲＡＭチップを
使用し２つ以上のバンクに別れた構成の主記憶装置にお
いて、プロセッサに接続されるアドレスバスからのアド
レスを判断しバンクそれぞれに対応したロウアドレスを
出力するＤＲＡＭ制御回路と、バンクそれぞれに対応し
リフレッシュ用ロウアドレスを出力するバンク対応リフ
レッシュアドレスカウンタと、一定周期でカウントアッ
プするリフレッシュ用リファレンスカウンタと、前記Ｄ
ＲＡＭ制御回路の出力と前記バンク対応リフレッシュカ
ウンタの出力とを選択しメモリチップに対してロウアド
レスを出力するセレクタと、前記リフレッシュ用リファ
レンスカウンタの出力と前記バンク対応リフレッシュカ
ウンタの出力を比較する比較器とを備えたことを特徴と
する
【０００８】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の一実施例におけるリ
フレッシュ制御回路の構成ブロック図である。１はプロ
セッサと接続されるアドレスバス、２はアドレスバス１
からのアドレスを判断しバンク０またはバンク１どちら
かのロウアドレスを出力するＤＲＡＭ制御回路、３はＤ
ＲＡＭ制御回路２よりバンク０用に出力される通常の読
みだし／書き込み用ロウアドレスバス、４はバンク０用
リフレッシュロウアドレスカウンタ、５はＤＲＡＭ制御
回路２からバンク０用リフレッシュアドレスカウンタ４
を制御する制御信号、６はバンク０用リフレッシュアド
レスカウンタ４より出力されるバンク０用リフレッシュ
ロウアドレスバス、７はバンク０用の読みだし／書き込
み用ロウアドレスバスとバンク０用リフレッシュロウア
ドレスを切り替えるセレクタ、８はセレクタ７を切り替
えるためＤＲＡＭ制御回路２から出力されるバンク０用
選択信号、９はバンク０のメモリである。
て詳細に説明する。図１は本発明の一実施例におけるリ
フレッシュ制御回路の構成ブロック図である。１はプロ
セッサと接続されるアドレスバス、２はアドレスバス１
からのアドレスを判断しバンク０またはバンク１どちら
かのロウアドレスを出力するＤＲＡＭ制御回路、３はＤ
ＲＡＭ制御回路２よりバンク０用に出力される通常の読
みだし／書き込み用ロウアドレスバス、４はバンク０用
リフレッシュロウアドレスカウンタ、５はＤＲＡＭ制御
回路２からバンク０用リフレッシュアドレスカウンタ４
を制御する制御信号、６はバンク０用リフレッシュアド
レスカウンタ４より出力されるバンク０用リフレッシュ
ロウアドレスバス、７はバンク０用の読みだし／書き込
み用ロウアドレスバスとバンク０用リフレッシュロウア
ドレスを切り替えるセレクタ、８はセレクタ７を切り替
えるためＤＲＡＭ制御回路２から出力されるバンク０用
選択信号、９はバンク０のメモリである。
【０００９】また、１０はセレクタ７からバンク０メモ
リ９へ出力されるロウアドレスバス、１１はＤＲＡＭ制
御回路２よりバンク１用に出力される通常の読みだし／
書き込み用ロウアドレスバス、１２はバンク１用リフレ
ッシュロウアドレスカウンタ、１３はＤＲＡＭ制御回路
２からバンク１用リフレッシュアドレスカウンタを制御
する制御信号、１４はバンク１用リフレッシュアドレス
カウンタ１２より出力されるバンク１用リフレッシュロ
ウアドレスバス、１５はバンク１用の読みだし／書き込
み用ロウアドレスバスとバンク１用リフレッシュロウア
ドレスを切り替えるセレクタ、１６はセレクタ１５を切
り替えるためＤＲＡＭ制御回路２から出力されるバンク
１用選択信号、１７はバンク１のメモリである。
リ９へ出力されるロウアドレスバス、１１はＤＲＡＭ制
御回路２よりバンク１用に出力される通常の読みだし／
書き込み用ロウアドレスバス、１２はバンク１用リフレ
ッシュロウアドレスカウンタ、１３はＤＲＡＭ制御回路
２からバンク１用リフレッシュアドレスカウンタを制御
する制御信号、１４はバンク１用リフレッシュアドレス
カウンタ１２より出力されるバンク１用リフレッシュロ
ウアドレスバス、１５はバンク１用の読みだし／書き込
み用ロウアドレスバスとバンク１用リフレッシュロウア
ドレスを切り替えるセレクタ、１６はセレクタ１５を切
り替えるためＤＲＡＭ制御回路２から出力されるバンク
１用選択信号、１７はバンク１のメモリである。
【００１０】１８はセレクタ１５からバンク１メモリ１
７へ出力されるロウアドレスバス、１９は一定周期でカ
ウントアップしカウンタ値がオーバーすれば０に戻って
またカウントする動作を行なうリフレッシュ用リファレ
ンスカウンタ、２０はＤＲＡＭ回路２よりリファレンス
カウンタ１９を制御する制御信号、２１はリファレンス
カウンタから出力されるリフレッシュリファレンスロウ
アドレスバス、２２はバンク０用リフレッシュアドレス
がリフレッシュリファレンスロウアドレスより上位にあ
るかどうかを比較する比較器、２３はバンク１用リフレ
ッシュアドレスがリフレッシュリファレンスロウアドレ
スより上位にあるかどうかを比較する比較器、２４は比
較器２２から出力される比較結果信号、２５は比較器２
３から出力される比較結果信号である。
７へ出力されるロウアドレスバス、１９は一定周期でカ
ウントアップしカウンタ値がオーバーすれば０に戻って
またカウントする動作を行なうリフレッシュ用リファレ
ンスカウンタ、２０はＤＲＡＭ回路２よりリファレンス
カウンタ１９を制御する制御信号、２１はリファレンス
カウンタから出力されるリフレッシュリファレンスロウ
アドレスバス、２２はバンク０用リフレッシュアドレス
がリフレッシュリファレンスロウアドレスより上位にあ
るかどうかを比較する比較器、２３はバンク１用リフレ
ッシュアドレスがリフレッシュリファレンスロウアドレ
スより上位にあるかどうかを比較する比較器、２４は比
較器２２から出力される比較結果信号、２５は比較器２
３から出力される比較結果信号である。
【００１１】以上の構成において、通常の読みだし／書
き込み動作時は、プロセッサからアドレスバス１を介し
て読みだし／書き込みアドレスがＤＲＡＭ制御回路２へ
入力され、ＤＲＡＭ制御回路２はバンク０または１のど
ちらのバンクへのアクセスかを判断し、ロウアドレスを
出力する。今、バンク０へのアクセスだとすると、ロウ
アドレスバス３，１０を介してバンク０メモリ９へロウ
アドレスを出力する。この時、ＤＲＡＭ制御回路２はセ
レクタ７を制御信号８によってアドレスバス３とアドレ
スバス１０とを接続するように方向制御すると同時に、
バンク１用セレクタ１５を制御信号１６によってバンク
１用リフレッシュアドレスバス１４とアドレスバス１８
とを接続するように方向制御する。読みだし／書き込み
動作を終了するとＤＲＡＭ制御回路２は制御信号１３を
介してバンク１用リフレッシュアドレスカウンタのアド
レスを１だけカウントアップさせておく。このようにし
てバンク０メモリが通常の読みだし／書き込み動作を行
なっている間、バンク１メモリはＲＡＳオンリーリフレ
ッシュを行なう事ができる。
き込み動作時は、プロセッサからアドレスバス１を介し
て読みだし／書き込みアドレスがＤＲＡＭ制御回路２へ
入力され、ＤＲＡＭ制御回路２はバンク０または１のど
ちらのバンクへのアクセスかを判断し、ロウアドレスを
出力する。今、バンク０へのアクセスだとすると、ロウ
アドレスバス３，１０を介してバンク０メモリ９へロウ
アドレスを出力する。この時、ＤＲＡＭ制御回路２はセ
レクタ７を制御信号８によってアドレスバス３とアドレ
スバス１０とを接続するように方向制御すると同時に、
バンク１用セレクタ１５を制御信号１６によってバンク
１用リフレッシュアドレスバス１４とアドレスバス１８
とを接続するように方向制御する。読みだし／書き込み
動作を終了するとＤＲＡＭ制御回路２は制御信号１３を
介してバンク１用リフレッシュアドレスカウンタのアド
レスを１だけカウントアップさせておく。このようにし
てバンク０メモリが通常の読みだし／書き込み動作を行
なっている間、バンク１メモリはＲＡＳオンリーリフレ
ッシュを行なう事ができる。
【００１２】また、ＤＲＡＭ制御回路２は内部にタイマ
を持ち、リフレッシュ用リファレンスカウンタ１９に対
して一定周期で制御信号２０を介してカウントアップ信
号を出力する。リフレッシュ用リファレンスカウンタ１
９はカウントアップ信号２０を受ける度にカウントアッ
プする。比較器２３は、リファレンスカウンタ１９の出
力であるリファレンスアドレスとバンク１用リフレッシ
ュロウアドレスの値を比較し、リファレンスアドレスと
バンク１用リフレッシュロウアドレスが等しいという状
態、またはバンク１用ロウアドレスの方が大きいという
状態の２つの状態を比較結果信号２５によりＤＲＡＭ制
御回路２へ報告する。
を持ち、リフレッシュ用リファレンスカウンタ１９に対
して一定周期で制御信号２０を介してカウントアップ信
号を出力する。リフレッシュ用リファレンスカウンタ１
９はカウントアップ信号２０を受ける度にカウントアッ
プする。比較器２３は、リファレンスカウンタ１９の出
力であるリファレンスアドレスとバンク１用リフレッシ
ュロウアドレスの値を比較し、リファレンスアドレスと
バンク１用リフレッシュロウアドレスが等しいという状
態、またはバンク１用ロウアドレスの方が大きいという
状態の２つの状態を比較結果信号２５によりＤＲＡＭ制
御回路２へ報告する。
【００１３】ＤＲＡＭ制御回路２では比較器２３からの
信号を受け、リファレンスアドレスとバンク１用リフレ
ッシュアドレスが等しい時は、アクセスと同時にリフレ
ッシュを行なうことができなかった（またはアクセスが
来なかった）ことを意味するため、内部タイマがリファ
レンスカウンタに対してカウントアップ信号を出力しよ
うとしたならば、バスのアクセスを待ち合わせ、バンク
１に対してリフレッシュを行ない、終了後制御信号２
０，１３を介してリファレンスカウンタ１９、及びバン
ク１用リフレッシュアドレスカウンタ１２をカウントア
ップさせる。
信号を受け、リファレンスアドレスとバンク１用リフレ
ッシュアドレスが等しい時は、アクセスと同時にリフレ
ッシュを行なうことができなかった（またはアクセスが
来なかった）ことを意味するため、内部タイマがリファ
レンスカウンタに対してカウントアップ信号を出力しよ
うとしたならば、バスのアクセスを待ち合わせ、バンク
１に対してリフレッシュを行ない、終了後制御信号２
０，１３を介してリファレンスカウンタ１９、及びバン
ク１用リフレッシュアドレスカウンタ１２をカウントア
ップさせる。
【００１４】リファレンスアドレスとバンク１用リフレ
ッシュアドレスが異なる時は、内部タイマがカウントア
ップ信号を出力するのとは無関係に、バンク０を読みだ
し／書き込みした後、つまりバンク１がリフレッシュを
行なった後に制御信号１３を介してバンク１用アドレス
カウンタ１２をカウントアップさせる。
ッシュアドレスが異なる時は、内部タイマがカウントア
ップ信号を出力するのとは無関係に、バンク０を読みだ
し／書き込みした後、つまりバンク１がリフレッシュを
行なった後に制御信号１３を介してバンク１用アドレス
カウンタ１２をカウントアップさせる。
【００１５】バンク１用リフレッシュアドレスカウンタ
１２、及びバンク０用リフレッシュアドレスカウンタ４
はオーバーフローした場合、それぞれ制御信号１３，５
を介してＤＲＡＭ制御回路へ報告する。ＤＲＡＭ制御回
路ではオーバーフローの報告を受けると、リファレンス
カウンタ１９がオーバーフローするまでリフレッシュア
ドレスカウンタのカウントアップを停止し、またリフレ
ッシュも停止する。リファレンスカウンタがオーバーフ
ローすると制御信号２０によりＤＲＡＭ制御回路２へ報
告し、ＤＲＡＭ制御回路２はリファレンスカウンタ、リ
フレッシュアドレスカウンタをリセットし、再度リファ
レンスカウンタのカウントアップを０から開始すると同
時に、停止していたそれぞれのバンク用のリフレッシュ
アドレスカウンタのカウントアップとリフレッシュ動作
を再開する。これらリフレッシュカウンタの停止、再開
はそれぞれのバンク毎に独立に行なう。
１２、及びバンク０用リフレッシュアドレスカウンタ４
はオーバーフローした場合、それぞれ制御信号１３，５
を介してＤＲＡＭ制御回路へ報告する。ＤＲＡＭ制御回
路ではオーバーフローの報告を受けると、リファレンス
カウンタ１９がオーバーフローするまでリフレッシュア
ドレスカウンタのカウントアップを停止し、またリフレ
ッシュも停止する。リファレンスカウンタがオーバーフ
ローすると制御信号２０によりＤＲＡＭ制御回路２へ報
告し、ＤＲＡＭ制御回路２はリファレンスカウンタ、リ
フレッシュアドレスカウンタをリセットし、再度リファ
レンスカウンタのカウントアップを０から開始すると同
時に、停止していたそれぞれのバンク用のリフレッシュ
アドレスカウンタのカウントアップとリフレッシュ動作
を再開する。これらリフレッシュカウンタの停止、再開
はそれぞれのバンク毎に独立に行なう。
【００１６】以上のように本実施例によれば、通常の読
みだし／書き込みアクセス期間中に、アクセスしないバ
ンクに対してリフレッシュが行なえるため、従来のよう
にリフレッシュ期間中、主記憶に対してアクセスできな
いということはなくなり、バス動作を停止させないです
むため、プロセッサの性能を低下させることがない。
みだし／書き込みアクセス期間中に、アクセスしないバ
ンクに対してリフレッシュが行なえるため、従来のよう
にリフレッシュ期間中、主記憶に対してアクセスできな
いということはなくなり、バス動作を停止させないです
むため、プロセッサの性能を低下させることがない。
【００１７】
【発明の効果】以上説明したように本発明によれば、主
記憶への通常アクセス期間を利用してリフレッシュを行
なうため、バスの使用効率を上げることができ、プロセ
ッサの性能の低下を押さえることができる。
記憶への通常アクセス期間を利用してリフレッシュを行
なうため、バスの使用効率を上げることができ、プロセ
ッサの性能の低下を押さえることができる。
【図１】本発明の一実施例におけるリフレッシュ制御回
路の構成図である。
路の構成図である。
【図２】従来のリフレッシュ制御回路の構成図である。
２ ＤＲＡＭ制御回路 ４ バンク０用リフレッシュロウアドレスカウンタ ７ バンク０用セレクタ ９ バンク０メモリ １２ バンク１用リフレッシュロウアドレスカウンタ １５ バンク１用セレクタ １７ バンク１メモリ １９ リフレッシュ用リファレンスカウンタ ２２ バンク０用比較器 ２３ バンク１用比較器
Claims (1)
- 【請求項１】 リフレッシュを必要とするＤＲＡＭチッ
プを使用し２つ以上のバンクに別れた構成の主記憶装置
において、 プロセッサに接続されるアドレスバスからのアドレスを
判断しバンクそれぞれに対応したロウアドレスを出力す
るＤＲＡＭ制御回路と、 バンクそれぞれに対応しリフレッシュ用ロウアドレスを
出力するバンク対応リフレッシュアドレスカウンタと、 一定周期でカウントアップするリフレッシュ用リファレ
ンスカウンタと、 前記ＤＲＡＭ制御回路の出力と前記バンク対応リフレッ
シュカウンタの出力とを選択しメモリチップに対してロ
ウアドレスを出力するセレクタと、 前記リフレッシュ用リファレンスカウンタの出力と前記
バンク対応リフレッシュカウンタの出力を比較する比較
器とを備えたことを特徴とするリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340315A JPH05151772A (ja) | 1991-11-29 | 1991-11-29 | リフレツシユ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340315A JPH05151772A (ja) | 1991-11-29 | 1991-11-29 | リフレツシユ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151772A true JPH05151772A (ja) | 1993-06-18 |
Family
ID=18335773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340315A Pending JPH05151772A (ja) | 1991-11-29 | 1991-11-29 | リフレツシユ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151772A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990002763A (ko) * | 1997-06-23 | 1999-01-15 | 윤종용 | 반도체 메모리 장치의 리프레쉬 구조 |
| WO2007013340A1 (ja) * | 2005-07-26 | 2007-02-01 | Elpida Memory Inc. | 半導体メモリ装置およびメモリシステムのリフレッシュ制御方法 |
| JP2007272938A (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Ltd | ダイナミック型半導体メモリおよびそのリフレッシュ制御方法 |
-
1991
- 1991-11-29 JP JP3340315A patent/JPH05151772A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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