KR19990002763A - 반도체 메모리 장치의 리프레쉬 구조 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 뱅크 구조에서 뱅크별로 독립된 리프레쉬 카운터를 가지는 반도체 메모리 장치에 관한 것이다.

본 발명의 반도체 메모리 장치의 리프레쉬 구조는 A뱅크 카운터, B뱅크 카운터, A뱅크 스위치 및 B뱅크 스위치를 구비하는 것을 특징으로 한다. 뱅크 리프레쉬 발생기는 리프레쉬 신호와 뱅크 선택 신호를 입력으로 하여, 선택된 뱅크의 메모리 셀의 리프레쉬 동작을 지시하는 A뱅크 리프레쉬 신호와 B뱅크 리프레쉬 신호를 출력한다. A,B뱅크 카운터는 A,B뱅크에서 리프레쉬되는 행의 수를 카운팅하여 A,B뱅크 리프레쉬 카운팅 신호를 출력한다. A,B뱅크 스위치는 A,B뱅크 리프레쉬 신호에 응답하여 A,B뱅크 리프레쉬 카운팅 신호와 로우 어드레스 신호중에서 선택된 어느 하나를 전송한다. 본 발명의 반도체 메모리 장치의 리프레쉬 구조에 의하여 뱅크별로 리프레쉬 카운터가 배치되고 각 뱅크별로 리프레쉬 동작을 함에 따라, 정상 동작에서의 정상 동작에서의 마진을 크게함으로써 메모리의 특성이 개선된다.

Description

반도체 메모리 장치의 리프레쉬 구조

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 뱅크 구조에서 뱅크별로 독립된 리프레쉬 카운터를 가지는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치에는 대표적으로 동적 랜덤 억세스 메모리(이하, DRAM이라 한다)와 정적 랜덤 억세스 메모리(이하, SRAM이라 한다)가 있다.

그런데 DRAM은 주기적으로 리프레쉬를 해 주어야 한다. 이것은 DRAM의 기본 셀이 1개의 트랜지스터와 1개의 캐퍼시터로 구성되어 캐퍼시터에 데이터를 저장하기 때문이다. 즉, 반도체 기판 위에 형성된 캐퍼시터는 주변과 완벽하게 전기적으로 분리되어 있지 아니하므로 필연적으로 누설 전류가 흐르게 되어 셀의 데이터가 파괴된다. 따라서, 정기적으로 메모리 셀내의 데이터를 리프레쉬하는 것이 필요하다.

그런데 반도체 메모리 장치는 리프레쉬 구간에 들어가면, 각 뱅크의 메모리 셀들은 모두 로우(ROW)를 리프레쉬하기 위하여 모든 동작을 중단하고 일정 시간 동안 외부에서 입력되는 어떠한 입력 신호에 대해서도 응답할 수 없는 상태로 된다. 이 때 소요되는 시간은 수십 us(micro second)로서 일반적으로 반도체 메모리 장치의 동작 시간 단위가 ns(nano second)임을 감안한다면, 엄청난 시간을 데이터 보존을 위한 동작에 소모되고 있는 셈이다.

도 1은 종래 기술의 반도체 메모리 장치의 리프레쉬 구조의 예로서 2 뱅크 오프레이션하는 구조를 나타낸 도면이다. 이를 참조하면, 2개의 메모리 셀 뱅크를 가지는 메모리에서 리프레쉬 동작은 하나의 카운터에 의해서 카운팅된다. 그러므로 일단 메모리가 리프레쉬 동작을 하게 되면, 2 뱅크 모두 리프레쉬 카운터에서 하나씩 증가되는 로우 어드레스를 받아서 리프레쉬 동작을 수행한다. 따라서 해당 로우를 제외하고는 2 뱅크 모두 어떠한 동작도 못하게 되는 문제점을 지닌다.

따라서 본 발명의 목적은 뱅크별로 분리된 리프레쉬 동작을 유도하여 노말 동작 시간을 향상시키는 반도체 메모리 장치의 리프레쉬 구조를 제공하고자 하는 데 있다.

도 1은 종래 기술의 반도체 메모리 장치의 리프레쉬 구조를 나타낸 도면이다.

도 2는 본 발명의 반도체 메모리 장치의 리프레쉬 구조의 실시예를 나타낸 도면이다.

도 3은 도 2의 뱅크 리프레쉬 발생기(205)의 실시예를 나타낸 도면이다.

도 4는 도 2의 A뱅크 스위치(211)의 실시예를 나타낸 도면이다.

도 5는 도 2의 B뱅크 스위치(213)의 실시예를 나타낸 도면이다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 메모리 장치의 리프레쉬 구조는 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서, 뱅크 리프레쉬 신호 발생기, A뱅크 카운터, B뱅크 카운터, A뱅크 스위치 및 B뱅크 스위치를 구비하는 것을 특징으로 한다.

상기 뱅크 리프레쉬 발생기는 리프레쉬 신호와 뱅크 선택 신호를 입력으로 하여, 선택된 뱅크의 메모리 셀의 리프레쉬 동작을 지시하는 A뱅크 리프레쉬 신호와 B뱅크 리프레쉬 신호를 출력한다. 그리고 상기 A뱅크 카운터는 상기 A뱅크에서 리프레쉬되는 행의 수를 카운팅하여 A뱅크 리프레쉬 카운팅 신호를 출력한다. 그리고 상기 B뱅크 카운터는 상기 B뱅크에서 리프레쉬되는 행의 수를 카운팅하여 B뱅크 리프레쉬 카운팅 신호를 출력한다. 그리고 상기 A뱅크 스위치는 상기 A뱅크 리프레쉬 신호에 응답하여 A뱅크 리프레쉬 카운팅 신호와 로우 어드레스 신호중에서 선택된 어느 하나를 전송한다. 그리고 상기 B뱅크 스위치는 상기 B뱅크 리프레쉬 신호에 응답하여 B뱅크 리프레쉬 카운팅 신호와 로우 어드레스 신호중에서 선택된 어느 하나를 전송한다.

이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.

도 2는 본 발명의 반도체 메모리 장치의 리프레쉬 구조의 실시예를 나타낸 도면이다. 이를 참조하면, 본 발명의 리프레쉬 구조는 복수개의 메모리 셀 어레이를 가지는 A뱅크(201) 및 B뱅크(203)를 가지는 반도체 메모리 장치에 있어서, 뱅크 리프레쉬 신호 발생기(205), A뱅크 카운터(207), B뱅크 카운터(209), A뱅크 스위치(211) 및 B뱅크 스위치(213)을 구비한다.

상기 뱅크 리프레쉬 신호 발생기(205)는 리프레쉬 신호 CBR과 뱅크 선택 신호 BS를 입력 신호로 한다. 그리고 상기 뱅크 리프레쉬 신호 발생기(205)는 A뱅크 리프레쉬 신호 PRFHA와 B뱅크 리프레쉬 신호 PRFHB를 출력하는데, 상기 PRFHA는 A뱅크의 리프레쉬 동작을 지시하며, 상기 PRFHB는 B뱅크의 리프레쉬 동작을 지시한다.

그리고 상기 A뱅크 카운터(207)는 상기 A뱅크(201)에서 리프레쉬되는 행의 수를 카운팅하여 A뱅크 리프레쉬 카운팅 신호 CNTA를 상기 A뱅크 스위치(211)에 출력한다. 그리고 상기 B뱅크 카운터(209)는 상기 A뱅크(203)에서 리프레쉬되는 행의 수를 카운팅하여 B뱅크 리프레쉬 카운팅 신호 CNTB를 상기 B뱅크 스위치(213)에 출력한다.

그리고 상기 A뱅크 스위치(211)는 상기 A뱅크 리프레쉬 카운팅 신호 CNTA와 로우 어드레스 신호 RA를 입력 신호로 한다. 그리고 상기 A뱅크 리프레쉬 신호 PRFHA에 응답하여 상기 A뱅크 리프레쉬 카운팅 신호 CNTA와 로우 어드레스 신호 RA중에서 어느 하나를 선택하여 결국 A뱅크(201)의 메모리 셀 어레이의 워드라인을 구동하게 된다.

그리고 상기 B뱅크 스위치(213)는 상기 B뱅크 리프레쉬 카운팅 신호 CNTB와 로우 어드레스 신호 RA를 입력 신호로 한다. 그리고 상기 B뱅크 리프레쉬 신호 PRFHB에 응답하여 상기 B뱅크 리프레쉬 카운팅 신호 CNTB와 로우 어드레스 신호 RA중에서 어느 하나를 선택하여 결국 B뱅크(203)의 메모리 셀 어레이의 워드라인을 구동하게 된다.

이와 같이 본 발명의 리프레쉬 구조는 뱅크별로 리프레쉬 카운터를 배치하여, A뱅크(201)와 B뱅크(203)의 메모리 셀은 서로 독립적으로 동작하게 된다.

도 3은 도 2의 뱅크 리프레쉬 발생기(205)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 뱅크 리프레쉬 신호 발생기(205)는 A뱅크 선택부(301) 및 B뱅크 선택부(303)를 구비한다. 그리고 상기 A뱅크 선택부(301)는 상기 리프레쉬 신호 CBR이 액티브되고, 상기 뱅크 선택 신호 BS가 A뱅크를 선택할 때 액티브되는 A뱅크 리프레쉬 신호 PRFHA를 출력한다. 그리고 상기 B뱅크 선택부(303)는 상기 리프레쉬 신호 CBR이 액티브되고, 상기 뱅크 선택 신호 BS가 B뱅크를 선택할 때 액티브되는 B뱅크 리프레쉬 신호 PRFHB를 출력한다.

그리고 상기 A뱅크 선택부(301)와 상기 B뱅크 선택부(303)를 자세히 설명하면, 다음과 같다. 상기 A뱅크 선택부(301)는 상기 반전 수단(305) 및 논리곱 수단(307)을 구비한다. 그리고 상기 반전 수단(305)는 뱅크 선택 신호 BS를 반전한다. 그리고 상기 논리곱 수단(307)은 상기 반전 수단의 출력(N306) 신호와 상기 리프레쉬 신호 CBR을 논리곱한다.

따라서 상기 리프레쉬 신호 CBR가 하이로 활성화되고 뱅크 선택 신호 BS가 로우일 때는 A뱅크 리프레쉬 신호 PRFHA가 하이로 활성화된다. 이때에는 A뱅크의 메모리 셀이 리프레쉬 동작을 한다. 그리고 상기 리프레쉬 신호 CBR가 하이로 활성화되고 뱅크 선택 신호 BS가 하이일 때는 B뱅크 리프레쉬 신호 PRFHB가 하이로 활성화된다. 이때에는 B뱅크의 메모리 셀이 리프레쉬 동작을 한다.

도 4는 도 2의 A뱅크 스위치(211)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 A뱅크 스위치는 카운팅 신호 전송부(401)와 어드레스 전송부(403)를 구비한다. 그리고 상기 카운팅 신호 전송부(401)는 상기 A뱅크 리프레쉬 신호 PRFHA가 활성화될 때 상기 A뱅크 리프레쉬 카운팅 신호 CNTA를 전송한다. 그리고 상기 어드레스 전송부(403)는 상기 A뱅크 리프레쉬 신호 PRFHA가 비활성화될 때 상기 로우 어드레스 신호 RA를 전송한다. 그리고 상기 카운팅 신호 전송부(401)의 출력단과 상기 어드레스 전송부(403)의 출력단은 서로 연결된다.

상기 카운팅 신호 전송부(401)와 어드레스 전송부(403)를 자세히 설명하면, 다음과 같다.

상기 카운팅 신호 전송부(401)는 래치수단(405)와 전송게이트(407)을 구비한다. 상기 래치수단(405)은 상기 A뱅크 카운팅 신호 CNTA를 래치한다. 그리고 상기 전송게이트(407)는 상기 A뱅크 리프레쉬 신호 PRFHA가 활성화될 때 상기 래치수단(405)의 출력 신호(N406)를 전송한다.

따라서 상기 카운팅 신호 전송부(401)는 상기 A뱅크 리프레쉬 신호 PRFHA가 하이로 활성화될 때에는 상기 A뱅크 리프레쉬 카운팅 신호 CNTA가 반전 래치되어 출력된다. 그리고 상기 A뱅크 리프레쉬 신호 PRFHA가 로우로 비활성화될 때에는, 상기 전송게이트(407)가 턴오프되어 상기 A뱅크 리프레쉬 카운팅 신호 CNTA는 전송되지 못한다.

상기 어드레스 전송부(403)는 래치수단(409)와 전송게이트(411)을 구비한다. 상기 래치수단(409)은 상기 로우 어드레스 신호 RA를 래치한다. 그리고 상기 전송게이트(411)는 상기 A뱅크 리프레쉬 신호 PRFHA가 비활성화될 때 상기 래치수단(409)의 출력 신호를 전송한다.

따라서 상기 카운팅 신호 전송부(401)는 상기 A뱅크 리프레쉬 신호 PRFHA가 로우로 비활성화될 때에는 상기 어드레스 신호 RA가 반전 래치되어 출력된다. 그리고 상기 A뱅크 리프레쉬 신호 PRFHA가 하이로 활성화될 때에는, 상기 전송게이트(411)가 턴오프되어 상기 어드레스 신호 RA는 전송되지 못한다.

그러므로 상기 A뱅크 스위치는 상기 A뱅크 리프레쉬 신호 PRFHA가 하이로 활성화될 때에는 상기 A뱅크 리프레쉬 카운팅 신호 CNTA를 A뱅크로 전송하여 리프레쉬 동작을 한다. 그리고 A뱅크 리프레쉬 신호 PRFHA가 로우로 비활성화될 때에는 상기 어드레스 신호 RA를 A뱅크로 전송하여 노말 동작을 하게된다.

도 5는 도 2의 B뱅크 스위치(213)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 B뱅크 스위치는 카운팅 신호 전송부(501)와 어드레스 전송부(503)를 구비한다. 그리고 상기 카운팅 신호 전송부(501)는 상기 B뱅크 리프레쉬 신호 PRFHB가 활성화될 때 상기 B뱅크 리프레쉬 카운팅 신호 CNTB를 전송한다. 그리고 상기 어드레스 전송부(503)는 상기 B뱅크 리프레쉬 신호 PRFHB가 비활성화될 때 상기 로우 어드레스 신호 RA를 전송한다. 그리고 상기 카운팅 신호 전송부(501)의 출력단과 상기 어드레스 전송부(503)의 출력단은 서로 연결된다.

상기 카운팅 신호 전송부(501)와 어드레스 전송부(503)를 자세히 설명하면, 다음과 같다.

상기 카운팅 신호 전송부(501)는 래치수단(505)와 전송게이트(507)을 구비한다. 상기 래치수단(505)은 상기 B뱅크 카운팅 신호 CNTB를 래치한다. 그리고 상기 전송게이트(507)는 상기 B뱅크 리프레쉬 신호 PRFHB가 활성화될 때 상기 래치수단(505)의 출력 신호(N506)를 전송한다.

따라서 상기 카운팅 신호 전송부(501)는 상기 B뱅크 리프레쉬 신호 PRFHB가 하이로 활성화될 때에는 상기 B뱅크 리프레쉬 카운팅 신호 CNTB가 반전 래치되어 출력된다. 그리고 상기 B뱅크 리프레쉬 신호 PRFHB가 로우로 비활성화될 때에는, 상기 전송게이트(507)가 턴오프되어 상기 B뱅크 리프레쉬 카운팅 신호 CNTB는 전송되지 못한다.

상기 어드레스 전송부(503)는 래치수단(509)와 전송게이트(511)을 구비한다. 상기 래치수단(509)은 상기 로우 어드레스 신호 RA를 래치한다. 그리고 상기 전송게이트(511)는 상기 B뱅크 리프레쉬 신호 PRFHB가 비활성화될 때 상기 래치수단(509)의 출력 신호를 전송한다.

따라서 상기 카운팅 신호 전송부(501)는 상기 B뱅크 리프레쉬 신호 PRFHB가 로우로 비활성화될 때에는 상기 어드레스 신호 RA가 반전 래치되어 출력된다. 그리고 상기 B뱅크 리프레쉬 신호 PRFHB가 하이로 활성화될 때에는, 상기 전송게이트(511)가 턴오프되어 상기 어드레스 신호 RA는 전송되지 못한다.

그러므로 상기 B뱅크 스위치는 상기 B뱅크 리프레쉬 신호 PRFHB가 하이로 활성화될 때에는 상기 B뱅크 리프레쉬 카운팅 신호 CNTB를 B뱅크로 전송하여 리프레쉬 동작을 한다. 그리고 B뱅크 리프레쉬 신호 PRFHB가 로우로 비활성화될 때에는 상기 어드레스 신호 RA를 B뱅크로 전송하여 노말 동작을 하게된다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

이상과 같은 본 발명의 반도체 메모리 장치의 리프레쉬 구조에 의하여 뱅크별로 리프레쉬 카운터가 배치되고 각 뱅크별로 리프레쉬 동작을 함에 따라, 정상 동작에서의 정상 동작에서의 마진을 크게함으로써 메모리의 특성이 개선된다.

Claims (10)

1. 행과 열에 배열된 복수개의 메모리 셀 어레이를 가지는 A뱅크 및 B뱅크를 가지는 반도체 메모리 장치에 있어서,

   리프레쉬 신호와 뱅크 선택 신호를 입력으로 하여, 선택된 뱅크의 메모리 셀의 리프레쉬 동작을 지시하는 A뱅크 리프레쉬 신호와 B뱅크 리프레쉬 신호를 출력하는 뱅크 리프레쉬 신호 발생기;

   상기 A뱅크에서 리프레쉬되는 행의 수를 카운팅하여 A뱅크 리프레쉬 카운팅 신호를 출력하는 A뱅크 카운터;

   상기 B뱅크에서 리프레쉬되는 행의 수를 카운팅하여 B뱅크 리프레쉬 카운팅 신호를 출력하는 B뱅크 카운터;

   상기 A뱅크 리프레쉬 신호에 응답하여 A뱅크 리프레쉬 카운팅 신호와 로우 어드레스 신호중에서 선택된 어느 하나를 전송하는 A뱅크 스위치; 및

   상기 B뱅크 리프레쉬 신호에 응답하여 B뱅크 리프레쉬 카운팅 신호와 로우 어드레스 신호중에서 선택된 어느 하나를 전송하는 B뱅크 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
2. 제1항에 있어서, 상기 뱅크 리프레쉬 신호 발생기는

   상기 리프레쉬 신호가 액티브되고, 상기 뱅크 선택 신호가 A뱅크를 선택할 때 액티브되는 A뱅크 리프레쉬 신호를 출력하는 A뱅크 선택부; 및

   상기 리프레쉬 신호가 액티브되고, 상기 뱅크 선택 신호가 B뱅크를 선택할 때 액티브되는 B뱅크 리프레쉬 신호를 출력하는 B뱅크 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
3. 제2항에 있어서, 상기 A뱅크 선택부는

   상기 뱅크 선택 신호를 반전하는 반전 수단; 및

   상기 반전 수단의 출력 신호와 상기 리프레쉬 신호를 논리곱하는 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
4. 제2항에 있어서, 상기 B뱅크 선택부는

   상기 뱅크 선택 신호와 상기 리프레쉬 신호를 논리곱하는 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
5. 제1항에 있어서, 상기 A뱅크 스위치는

   상기 A뱅크 리프레쉬 신호가 활성화될 때 상기 A뱅크 리프레쉬 카운팅 신호를 전송하는 카운팅 신호 전송부; 및

   상기 A뱅크 리프레쉬 신호가 비활성화될 때 상기 로우 어드레스 신호를 전송하며, 그 자신의 출력단이 상기 카운팅 신호 전송부의 출력단과 연결되는 어드레스 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
6. 제5항에 있어서, 상기 카운팅 신호 전송부는

   상기 A뱅크 카운팅 신호를 래치하는 래치수단; 및

   상기 A뱅크 리프레쉬 신호가 활성화될 때 상기 래치수단의 출력 신호를 전송하는 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
7. 제5항에 있어서, 상기 어드레스 전송부는

   상기 로우 어드레스 신호를 래치하는 래치수단; 및

   상기 리프레쉬 신호가 비활성화될 때 상기 래치수단의 출력 신호를 전송하는 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
8. 제1항에 있어서, 상기 B뱅크 스위치는

   상기 B뱅크 리프레쉬 신호가 활성화될 때 상기 B뱅크 리프레쉬 카운팅 신호를 전송하는 카운팅 신호 전송부; 및

   상기 B뱅크 리프레쉬 신호가 비활성화될 때 상기 로우 어드레스 신호를 전송하며, 그 자신의 출력단이 상기 카운팅 신호 전송부의 출력단과 연결되는 어드레스 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
9. 제8항에 있어서, 상기 카운팅 신호 전송부는

   상기 B뱅크 카운팅 신호를 래치하는 래치수단; 및

   상기 B뱅크 리프레쉬 신호가 활성화될 때 상기 래치수단의 출력 신호를 전송하는 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.
10. 제8항에 있어서, 상기 어드레스 전송부는

    상기 로우 어드레스 신호를 래치하는 래치수단; 및

    상기 리프레쉬 신호가 비활성화될 때 상기 래치수단의 출력 신호를 전송하는 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 구조.