KR20210096586A - Sram 메모리 - Google Patents

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KR20210096586A
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히데히로 후지와라
춘-지운 다이
히로키 노구치
치-유 린
옌-후에이 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

정적 랜덤 액세스 메모리(SRAM) 회로는 메모리 어레이의 열 비트 라인을 비트 라인의 서브세트로 그룹화하고, y-어드레스 신호 입력이 비트 라인의 각 서브세트에 제공된다. 추가적으로 또는 대안적으로, 메모리 셀들의 어레이 내의 각각의 행(row)은 다수의 워드 라인들에 동작 가능하게 접속된다.

Description

SRAM 메모리{SRAM MEMORY}
관련 출원(들)에 대한 교차 참조
본 출원은 2018년 7월 16일에 출원된, 발명의 명칭이 "SRAM 메모리"인 미국 특허 가출원 제62/698,649호에 대한 우선권을 주장한다.
다양한 종류의 메모리 회로들이 다양한 목적을 위해 전자 디바이스들에서 사용된다. 읽기 전용 메모리(ROM: Read Only Memory)와 랜덤 액세스 메모리(RAM: Random Access Memory)는 두개의 이러한 유형의 메모리 회로이다. ROM 회로는, 이로부터 데이터를 읽을 수는 있지만 이에 데이터를 쓸 수는 없으며, 전원이 꺼지면 저장된 데이터를 유지한다. 이와 같이, ROM 회로는 전자 디바이스가 켜질 때 실행되는 프로그램들을 저장하는데 일반적으로 사용된다.
ROM 회로들과는 달리, RAM 회로는, RAM 회로 내의 선택된 메모리 셀들에 데이터를 쓰고, 이들로부터 데이터를 읽을 수 있게 한다. RAM 회로의 한 유형은 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 회로이다. 전형적인 SRAM 회로는 열들 및 행들로 배열된 어드레스 가능한 메모리 셀들의 어레이를 포함한다. 일부 예들에서, 행 내의 메모리 셀들은 열 내의 메모리 셀들보다 더 빨리 액세스될 수 있다. 예를 들어, 행 내의 메모리 셀들에 액세스하는데 하나의 액세스 사이클만이 필요할 수 있는데, 이는 하나의 워드 라인이 인에이블되거나 활성화되어 메모리 셀들에 액세스하기 때문이다. 그러나, 열 내의 메모리 셀들에 액세스하는데 다수의 액세스 사이클이 필요할 수 있는데, 이는 메모리 셀들에 액세스하려면 다수의 워드 라인이 활성화되어야 하기 때문이다. 어레이 내의 (예를 들어, 8×8 매트릭스와 같은) 메모리 셀들의 매트릭스에 액세스하는 경우에, 매트릭스 내의 데이터가 메모리 어레이의 다른 행들 내에 위치하는 경우 또한 다수의 액세스 사이클이 필요할 수 있다.
또한, 일부 전자 디바이스들에서, 메모리 회로의 설계 및 동작은 컴퓨팅 시스템의 처리량에 악영향을 미칠 수 있다. 프로세서 속도들은 시간이 지남에 따라 크게 향상되었지만, 메모리 전송 속도들의 향상들은 보다 제한적이었다. 결과적으로 프로세서는 메모리에서 데이터를 검색하기 위해 대기하는 데 많은 시간을 할애할 수 있다.
본 개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처들(features)이 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 정적 랜덤 액세스 메모리 회로의 일부의 블록도를 도시한다.
도 2는, 일부 실시예들에 따라 도 1에 도시된 SRAM 회로에서 사용하기에 적합한 2개의 메모리 셀의 제1 예의 개략도를 도시한다.
도 3은, 도 2에 도시된 실시예에 있어서, 2개의 워드 라인과 메모리 셀들의 하나의 행 간의 예시적인 제1 워드 라인 연결 패턴을 도시한다.
도 4는, 일부 실시예들에 따라 도 1에 도시된 SRAM 회로에서 사용하기에 적합한 2개의 메모리 셀의 제2 예의 개략도를 도시한다.
도 5는, 도 4에 도시된 실시예에 있어서, 2개의 워드 라인과 메모리 셀들의 하나의 행 간의 예시적인 제2 워드 라인 연결 패턴을 도시한다.
도 6은 일부 실시예들에 따른 SRAM 회로의 제3 실시예의 개략도를 도시한다.
도 7은 일부 실시예들에 따라 SRAM 회로를 동작시키는 예시적인 방법의 흐름도를 도시한다.
다음의 개시는 주어진 주제의 다양한 피처들을 구현하기 위한 많은 다양한 실시예들 또는 예들을 제공한다. 본 개시를 간단히 하기 위해 컴포넌트들 및 배치들의 특정 예들이 이하에 설명된다. 물론, 이들은 단지 예시일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은, 제1 및 제2 피처들이 직접 콘택하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 콘택하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 나타내지 않는다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)" 등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들) 과의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면들에 나타난 방향 외에도, 사용 또는 동작 중인 디바이스의 다른 방향들을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어들은 따라서 마찬가지로 해석될 수 있다.
본 명세서에 설명된 실시예들은 워드 라인들의 동시적이고 독립적인 활성화 및/또는 비트 라인들의 동시적이고 독립적인 활성화를 제공하는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 회로를 개시한다. 이는 다중 행 및 다중 열 내의 메모리 셀들이 읽기 및/또는 쓰기 동작들을 위해 동시에 선택될 수 있도록 한다. SRAM 회로는, (예를 들어, 메모리 셀들의 2개 이상의 블록과 같이) 메모리 셀들의 어레이 내의 열들 중 2개 이상의 서브세트에 대한 y-어드레스 신호 입력을 포함한다. 일부 실시예들에서, y-어드레스 신호 입력은 2n개의 비트 라인마다 제공되고, 여기서 n은 1 이상이다. 예를 들어, y-어드레스 신호 입력은 2, 4, 8, 16, 32, 또는 64 비트 라인에 대해 제공될 수 있다.
부가적으로 또는 대안적으로, SRAM 회로는 SRAM 회로 내의 메모리 셀들의 각각의 행에 동작 가능하게 접속된 다수의 워드 라인을 포함한다. 예를 들어, 워드 라인들의 하나의 쌍이 각각의 행에 접속될 수 있다. 각각의 메모리 셀 내의 액세스 트랜지스터들과 제1 및 제2 워드 라인들 간의 접속들은 각각의 행 내에서 변한다. 예를 들어, 행 내의 하나의 메모리 셀 내의 제1 및 제2 액세스 트랜지스터들은 하나의 워드 라인에 접속될 수 있고, 그 행 내의 다른 메모리 셀 내의 제1 및 제2 액세스 트랜지스터들은 다른 워드 라인에 접속될 수 있다. 대안적으로, 행 내의 하나의 메모리 셀 내에서, 제1 액세스 트랜지스터는 제1 워드 라인에 접속될 수 있고, 그 메모리 셀 내의 제2 액세스 트랜지스터는 제2 워드 라인에 접속될 수 있다. 그 행 내의 다른 하나의 메모리 셀 내에서, 제1 및 제2 액세스 트랜지스터들 간의 접속들은 반전될 수 있다. 제1 액세스 트랜지스터는 제2 워드 라인에 접속될 수 있고, 제2 액세스 트랜지스터는 제1 워드 라인에 접속될 수 있다.
SRAM 회로의 실시예들은 세그먼트가 없는 데이터 액세스를 지원한다. 또한, 메모리 셀들은 (예를 들어, 수평 방향의) 행들 및 (예를 들어, 수직 방향의) 열들에 의해 액세스될 수 있다. 일부 예들에서, 이러한 유연한 데이터 액세스는 프로세서가 유휴 상태가 되어 메모리에서 데이터가 검색되기를 기다리는 시간을 줄일 수 있다. 또한, 유연한 데이터 액세스는 컨벌루션 뉴럴 네트워크(convolution neural network)들을 포함하는 이미징 프로세스 애플리케이션들을 비제한적으로 포함하는 다양한 애플리케이션들에 사용될 수 있다.
도 1은 일부 실시예들에 따른 정적 랜덤 액세스 메모리 회로의 일부의 블록도를 도시한다. 도시된 실시예에서, SRAM 회로(100)는, 행들 및 열들로 배열되어 메모리 어레이(104)를 형성하는 메모리 셀들(102)을 포함한다. SRAM 회로(100)는 임의의 적절한 개수의 행 및 열을 포함할 수 있다. 예를 들어, SRAM 회로는 R개의 행과 C개의 열을 포함하고, 여기서 R은 1 이상의 정수이고, C는 2 이상의 수이다.
메모리 셀들(102)은, 메모리 셀들(102)의 (집합적으로 블록(106)이라 하는) M개의 블록(106A, 106B, ..., 106M)으로 논리적으로 및/또는 물리적으로 조직화될 수 있으며, 여기서 M은 1 이상이다. 임의의 적절한 개수의 메모리 셀(102)이 블록(106)에 포함된다. 일부 예들에서, 블록(106) 내의 메모리 셀(102)의 개수는 2i로 결정되며, 여기서 i는 1 이상의 수이다. 예를 들어, 블록(106)은, (예를 들어, n=6이고, 26=64개의 메모리 셀이 8개의 행 및 8개의 열로 배열되는) 메모리 셀들의 8×8 블록, 또는 (예를 들어, n=8이고, 28=256개의 메모리 셀이 16개의 행과 16개의 열로 배열되는) 메모리 셀들의 16×16 블록으로 구현될 수 있다. 도 1은 메모리 셀들(102)의 3개의 블록(106)을 도시하지만, 실시예들은 메모리 셀들(102)의 임의의 적절한 개수의 블록(106), 임의의 적절한 개수의 메모리 셀들(102), 및 각각의 블록(106) 내의 임의의 적절한 개수의 메모리 셀(102)을 포함할 수 있다.
각각의 블록(106)은, (집합적으로 열 선택 회로(108)라 하는) 열 선택 회로(108A, 108B, ..., 108M)에 동작 가능하게 접속된다. 열 선택 회로(108)의 일례는 멀티플렉서이다. 각각의 열 선택 회로(108)는, (집합적으로 y-디코더 회로(110)라 하는) y-디코더 회로(110A, 110B, ..., 110M)에 동작 가능하게 접속된다. 각각의 y-디코더 회로(110)는 (집합적으로 y-어드레스 신호(112)라 하는) y-어드레스 신호(112A, 112B, ..., 112M)를 수신하고, 각각의 열 선택 회로(108)에 대해 (집합적으로 y-선택 신호(114)라 하는) y-선택 신호(114A, 114B, …, 114M)를 생성한다. 각각의 열 선택 회로(108)는, y-선택 신호(114) 및 디지트 라인 페어 신호들(118A, 118B, ..., 118M)에 기초하여 블록 내의 열("비트 라인")(실례가 되는 비트 라인은 116으로 표시된다)을 선택한다.
도시된 실시예에서, 메모리 어레이(104) 내의 메모리 셀들의 각각의 행은, (집합적으로 120이라 하는) 제1 워드 라인, 및 (집합적으로 122라 하는) 제2 워드 라인에 동작 가능하게 접속된다. 제1 워드 라인의 개수는, 행의 개수인 R에 상응한다. 유사하게, 제2 워드 라인의 개수는 R에 상응한다. 이에 따라, 비제한적 일례에서, 메모리 어레이에 동작 가능하게 접속된 워드 라인의 총 개수는 2×R에 상응할 수 있다. 다른 실시예들에서, 행 내의 메모리 셀들은 3개 이상의 워드 라인에 동작 가능하게 접속될 수 있다.
x-디코더 회로(124)는 제1 및 제2 워드 라인들(120, 122)에 동작 가능하게 접속된다. 하나의 x-디코더 회로만이 도 1에 도시되어 있지만, 다른 실시예들은 워드 라인들의 서브세트에 동작 가능하게 접속된 각각의 x-디코더 회로를 갖는 다수의 x-디코더 회로를 포함할 수 있다. 이에 따라, x-디코더 회로(124)는 하나 이상의 x-디코더 회로를 나타낸다.
x-디코더 회로(124)는 제1 x-어드레스 신호(126)를 수신하고, 선택된 제1 워드 라인(120) 상에 제1 x-선택 신호를 생성한다. x-디코더 회로(124)는 제2 x-어드레스 신호(128)를 수신하고, 선택된 제2 워드 라인(122) 상에 제2 x-선택 신호를 생성한다. 각각의 선택된 제1 워드 라인(120) 및 해당하는 선택된 비트 라인(116)에 대해, 블록(106) 내의 제1 메모리 셀(102)이 (예를 들어, 읽기 또는 쓰기 동작의) 액세스를 위해 선택된다. 유사하게, 각각의 선택된 제2 워드 라인(122) 및 해당하는 선택된 비트 라인(116)에 대해, 블록(106) 내의 제2 메모리 셀(102)이 (예를 들어, 읽기 또는 쓰기 동작의) 액세스를 위해 선택된다. 제2 메모리 셀(102)은, 제1 메모리 셀(102)과 동일한 (예를 들어, 블록(106A, 106B, ..., 106M)의) 블록 또는 다른 블록 내에 위치할 수 있다.
몇몇 양태들에서, SRAM 회로(100)는 메모리 어레이 내의 열들 또는 비트 라인들의 서브세트들에 대한 y-어드레스 신호 입력을 포함한다. 예를 들어, 도 1에서, y-어드레스 신호 라인들(112A, 112B, ..., 112B)이 각각의 블록들(106A, 106B, ..., 106M)을 위해 제공되며, 각각의 블록(106A, 106B, ..., 106M)은 비트 라인들(116)의 서브세트를 포함한다. 일부 실시예들에서, 각각의 블록은 2n개의 비트 라인을 포함하며, 여기서 n은 1 이상이다. 이로 인해 복수의 비트 라인(116)이 독립적으로 동시에 선택되고 활성화될 수 있다.
또한, SRAM 회로(100) 내의 각각의 행은, (예를 들어, 워드 라인들(120, 122)과 같은) 다수의 워드 라인에 동작 가능하게 접속된다. 워드 라인들(120, 122)은 독립적으로 동시에 선택되고 활성화될 수 있다. 다수의 비트 라인(116)의 독립적이고 동시적인 활성화와 병행하는 경우, 메모리 어레이(104) 내의 다수의 메모리 셀(102)은 읽기 동작 또는 쓰기 동작을 위해 액세스될 수 있다(다수의 메모리 셀(102)은 (예를 들어, 블록들(106A, 106B, ..., 106M)과 같은) 동일하거나 다른 블록들 내에 위치할 수 있다).
도 2는, 일부 실시예들에 따라 도 1에 도시된 SRAM 회로에서 사용하기에 적합한 2개의 메모리 셀의 제1 예의 개략도를 도시한다. 각각의 메모리 셀(200, 202)은 6-트랜지스터(6T: Six-transistor) 메모리 셀로 도시되지만, 다른 실시예들이 본 구성에 제한되는 것은 아니다. 예를 들어, 각각의 메모리 셀(200, 202)은 4개의 트랜지스터(4T: Four-transistor) 메모리 셀일 수 있다. 도시된 실시예에서, 제1 워드 라인(WL[0]) 및 제2 워드 라인(WL[1])은 도 1의 제1 및 제2 워드 라인들(120, 122)에 상응하고, 메모리 셀들(200, 202)은 메모리 셀들(120)에 상응하고, 비트 라인들(210, 216, 222, 228)은 도 1의 비트 라인들(116)에 상응한다.
각각의 메모리 셀(200, 202)은 제2 교차 결합된(cross-coupled) 인버터(206)에 동작 가능하게 접속된 제1 교차 결합된 인버터(204)를 포함한다. 제1 교차 결합된 인버터(204)는 제1 액세스 트랜지스터(T0)에 접속되고, 제2 교차 결합된 인버터 206)는 제2 액세스 트랜지스터(T1)에 접속된다. 도시된 실시예에서, 각각의 교차 결합된 인버터(204, 206)는, (예를 들어, N0 및 N1의) NMOS 트랜지스터에 동작 가능하게 접속된 (예를 들어, P0 및 P1의) p형 금속 산화물 반도체(PMOS: P-type Metal Oxide Semiconductor) 트랜지스터를 포함한다. PMOS 트랜지스터의 소스 단자는 공급 전압에 동작 가능하게 접속되고, PMOS 트랜지스터의 드레인 단자는 NMOS 트랜지스터의 드레인 단자에 동작 가능하게 접속된다. NMOS 트랜지스터의 소스 단자는 기준 전압에 동작 가능하게 접속된다. PMOS 트랜지스터(P1)의 게이트 단자는 NMOS 트랜지스터(N0)의 드레인 단자에 동작 가능하게 접속된다. 유사하게, PMOS 트랜지스터(P0)의 게이트 단자는 NMOS 트랜지스터(N0)의 드레인 단자에 동작 가능하게 접속된다. 교차 결합된 인버터들(204, 206)은 0 및 1을 나타내기 위해 사용되는 2개의 안정 상태를 갖는 저장 유닛을 형성한다.
액세스 트랜지스터들(T0, T1)은 읽기 및 쓰기 동작들 동안 저장 유닛에 대한 액세스를 제어한다. 2개의 액세스 트랜지스터(T0, T1)는, 메모리 셀(200, 202)로부터 비트를 읽거나, 메모리 셀(200, 202)에 비트를 쓸 수 있게 한다. 이러한 유형의 SRAM 메모리 셀은 단일 포트 메모리 셀이라고 하며, SRAM 회로는 단일 포트 SRAM 회로로 알려져 있다. 다른 실시예들은 이러한 구현에 제한되지 않는다. 예를 들어, 메모리 셀들(200, 202)은 듀얼 포트 SRAM 메모리 셀일 수 있다.
도시된 실시예에서, 액세스 트랜지스터들(T0, T1)은 NMOS 트랜지스터들이다. 제1 메모리 셀(200)에서, 제1 액세스 트랜지스터(T0)의 게이트는 노드(208)에서 제2 워드 라인(WL[1])에 동작 가능하게 접속된다. 제1 액세스 트랜지스터(T0)의 소스는 노드(212)에서 비트 라인(210)에 동작 가능하게 접속되고, 제1 액세스 트랜지스터(T0)의 드레인은 NMOS 트랜지스터(N0)의 드레인에 동작 가능하게 접속된다. 제1 메모리 셀(200) 내의 제2 액세스 트랜지스터(T1)에 있어서, 제2 액세스 트랜지스터(T1)의 게이트는 노드(214)에서 제1 워드 라인(WL[0])에 동작 가능하게 접속된다. 제2 액세스 트랜지스터(T1)의 드레인은 NMOS 트랜지스터(N1)의 드레인에 동작 가능하게 접속되고, 제2 액세스 트랜지스터(T1)의 소스는 노드(218)에서 비트 라인(216)에 동작 가능하게 접속된다.
제2 메모리 셀(202) 내에서, 제1 액세스 트랜지스터(T0)의 게이트는 노드(220)에서 제1 워드 라인(WL[0])에 동작 가능하게 접속된다. 제1 액세스 트랜지스터(T0)의 소스는 노드(224)에서 비트 라인(222)에 동작 가능하게 접속되고, 제1 액세스 트랜지스터(T0)의 드레인은 NMOS 트랜지스터(N0)의 드레인에 동작 가능하게 접속된다. 제2 메모리 셀(202) 내의 제2 액세스 트랜지스터(T1)에 있어서, 제2 액세스 트랜지스터(T1)의 게이트는 노드(226)에서 제2 워드 라인(WL[1])에 동작 가능하게 접속된다. 제2 액세스 트랜지스터(T1)의 드레인은 NMOS 트랜지스터(N1)의 드레인에 동작 가능하게 접속되고, 제2 액세스 트랜지스터(T1)의 소스는 노드(230)에서 비트 라인(228)에 동작 가능하게 접속된다.
도 2의 실시예에서, 각각의 메모리 셀(200, 202) 내의 액세스 트랜지스터들(T0, T1)의 게이트들은 제1 또는 제2 워드 라인(WL[0], WL[1]) 중 하나에 선택적으로 접속된다. (예를 들어, 도 1의 블록(106) 또는 메모리 어레이(104)와 같은) 블록 또는 메모리 어레이 내의 각각의 행에서, 메모리 셀(200) 내의 제1 액세스 트랜지스터(T0)의 게이트는 제2 워드 라인(WL[1])에 접속되고, 바로 인접하는 메모리 셀(202)에서, 제1 액세스 트랜지스터(T0)의 게이트는 제1 워드 라인(WL[0])에 접속된다. 유사하게, 동일한 행에서, 제1 메모리 셀(200) 내의 제2 액세스 트랜지스터(T1)의 게이트는 제1 워드 라인(WL[0])에 접속되고, 제2 메모리 셀(202)내의 제2 액세스 트랜지스터(T1)의 게이트는 제2 워드 라인(WL[1])에 접속된다.　일 실시예에서, 메모리 셀(200)은 짝수 열에 위치하고, 메모리 셀(202)은 홀수 열에 위치한다.　다른 일 실시예에서, 메모리 셀(200)은 홀수 열에 위치하고, 메모리 셀(202)은 짝수 열에 위치한다.
도 3은, 도 2에 도시된 실시예에 있어서, 2개의 워드 라인과 메모리 셀들의 하나의 행 간의 예시적인 제1 워드 라인 접속 패턴을 도시한다.　행(300)은, (예를 들어, 도 1의 블록(106)과 같은) 블록 내의 행 또는 (예를 들어, 도 1의 메모리 어레이(104)와 같은) 메모리 어레이 내의 행이다. 메모리 셀들(220, 202) 내의 제1 및 제2 액세스 트랜지스터들(T0, T1)과 제1 및 제2 워드 라인들(WL[0], WL[1]) 간의 접속들은 메모리 셀들(200, 202)의 행(300) 내에서 변한다.
도 3의 비제한적인 예에서, 행(300)은 8개의 메모리 셀(200, 202)을 포함한다. 이 행(300)에서, 메모리 셀들(200) 내의 제2 액세스 트랜지스터들(T1)의 제1 세트의 게이트들은 제1 워드 라인(WL[0])에 접속되고, 동일한 메모리 셀들(200) 내의 제1 액세스 트랜지스터들(T0)의 제1 세트의 게이트들은 제2 워드 라인(WL[1])에 접속된다. 메모리 셀들(200)에 바로 인접하는 메모리 셀들(202)(예를 들어, 메모리 셀들(202)은 메모리 셀들(200) 사이에 개재된다) 내에서, 제2 액세스 트랜지스터들(T1)의 제2 세트의 게이트들은 제2 워드 라인(WL[1])에 접속되고, 동일한 메모리 셀들(202) 내의 제1 액세스 트랜지스터들(T0)의 제2 세트의 게이트들은 제1 워드 라인(WL[0])에 접속된다.
이에 따라, 제1 워드 라인 접속 패턴에서, 메모리 셀 내의 하나의 액세스 트랜지스터의 게이트는 하나의 워드 라인에 접속되고, 동일한 메모리 셀 내의 다른 액세스 트랜지스터의 게이트는 다른 워드 라인에 접속되고, 워드 라인 접속들은 행(300) 내에서 메모리 셀들(200, 202)마다 교번하여 나타난다. 제1 워드 라인 접속 패턴은 전체 행(300)에 걸쳐 확장될 수 있거나, 또는 (예를 들어, 도 1의 블록(106)과 같은) 적어도 하나의 블록 내의 행(300)은 다른 워드 라인 접속 패턴을 가질 수 있다. 예를 들어, 하나의 블록 내의 행(300)은, 도 2에 도시된 제1 워드 라인 접속 패턴을 가질 수 있는 반면, 다른 하나의 블록 내의 워드 라인 접속 패턴은, 메모리 셀들(200) 내의 제2 액세스 트랜지스터들(T1)의 제1 세트의 게이트들이 제2 워드 라인(WL[1])에 접속될 수 있고, 동일한 메모리 셀들(200) 내의 제1 액세스 트랜지스터들(T0)의 제1 세트의 게이트들이 제1 워드 라인(WL[0])에 접속될 수 있고, 메모리 셀들(202) 내의 제2 액세스 트랜지스터들(T1)의 제2 세트의 게이트들이 제1 워드 라인(WL[0])에 접속될 수 있고, 동일한 메모리 셀들(202) 내의 제1 액세스 트랜지스터들(T0)의 제2 세트의 게이트들이 제2 워드 라인(WL[1])에 접속될 수 있다는 점에서 다를 수 있다.
부가적으로 또는 대안적으로, 메모리 어레이 내의 각각의 행은 제1 워드 라인 접속 패턴을 가질 수 있거나, 워드 라인 접속 패턴은 메모리 어레이 내의 적어도 하나의 행에 대해 다를 수 있다. 예를 들어, 메모리 어레이 내의 하나의 행은 도 2에 도시된 제1 워드 라인 접속 패턴을 가질 수 있다. 메모리 어레이 내의 다른 하나의 행은 다른 워드 라인 접속 패턴을 가질 수 있다. 비제한적인 실시예에서, 다른 워드 라인 접속 패턴은, 메모리 셀들(200) 내의 제2 액세스 트랜지스터들(T1)의 제1 세트의 게이트들을 제2 워드 라인(WL[1])에 접속할 수 있고, 동일한 메모리 셀들(200) 내의 제1 액세스 트랜지스터들(T0)의 제1 세트의 게이트들을 제1 워드 라인(WL[0])에 접속할 수 있고, 메모리 셀들(202) 내의 제2 액세스 트랜지스터들(T1)의 제2 세트의 게이트들을 제1 워드 라인(WL[0])에 접속할 수 있고, 동일한 메모리 셀들(202) 내의 제1 액세스 트랜지스터들(T0)의 제2 세트의 게이트들을 제2 워드 라인(WL[1])에 접속할 수 있다.
도 4는, 일부 실시예들에 따라 도 1에 도시된 SRAM 회로에서 사용하기에 적합한 2개의 메모리 셀의 제2 예의 개략도를 도시한다. 각각의 메모리 셀(400, 402)은 6-트랜지스터(6T: Six-transistor) 메모리 셀로 도시되지만, 다른 실시예들이 본 구성에 제한되는 것은 아니다. 도시된 실시예에서, 제1 워드 라인(WL[0]) 및 제2 워드 라인(WL[1])은 도 1의 제1 및 제2 워드 라인들(120, 122)에 상응하고, 메모리 셀들(400, 402)은 메모리 셀들(120)에 상응한다.
제1 및 제2 메모리 셀들(400, 402)은, 제1 및 제2 워드 라인들(WL[0], WL[1])과 제1 및 제2 액세스 트랜지스터들(T0, T1)의 게이트들 간의 접속들을 제외하고는, 도 2의 제1 및 제2 메모리 셀들(200, 202)과 동일하다. 제1 메모리 셀(400) 내에서, 제1 및 제2 액세스 트랜지스터들(T0, T1)의 게이트들은 각각 노드(404, 406)에서 제1 워드 라인(WL[0])에 동작 가능하게 접속된다. 바로 인접하는 제2 메모리 셀(402) 내에서, 제1 및 제2 액세스 트랜지스터들(T0, T1)의 게이트들은 각각 노드(408, 410)에서 제2 워드 라인(WL[1])에 동작 가능하게 접속된다. 일 실시예에서, 메모리 셀(400)은 짝수 열에 위치하고, 메모리 셀(402)은 홀수 열에 위치한다. 다른 일 실시예에서, 메모리 셀(400)은 홀수 열에 위치하고, 메모리 셀(402)은 짝수 열에 위치한다.
도 5는, 도 4에 도시된 실시예에 있어서, 2개의 워드 라인과 메모리 셀들의 하나의 행 간의 예시적인 제2 워드 라인 접속 패턴을 도시한다. 행(500)은, (예를 들어, 도 1의 블록(106)과 같은) 블록 내의 행 또는 (예를 들어, 도 1의 메모리 어레이(104)와 같은) 메모리 어레이 내의 행이다. 메모리 셀들(420, 402) 내의 제1 및 제2 액세스 트랜지스터들(T0, T1)과 제1 및 제2 워드 라인들(WL[0], WL[1]) 간의 접속들은 메모리 셀들(400, 402)의 행(500) 내에서 변한다.
도 5의 비제한적인 예에서, 행(500)은 8개의 메모리 셀을 포함한다. 이 행(500)에서, 메모리 셀들(400) 내의 제1 액세스 트랜지스터들(T0)의 제1 세트의 게이트들 및 제2 액세스 트랜지스터들(T1)의 제1 세트의 게이트들은 제1 워드 라인(WL[0])에 접속된다. 메모리 셀들(400)에 바로 인접하는 메모리 셀들(402)(예를 들어, 메모리 셀들(402)은 메모리 셀들(400) 사이에 개재된다) 내에서, 제1 액세스 트랜지스터들(T0)의 제2 세트의 게이트들 및 제2 액세스 트랜지스터들(T1)의 제2 세트의 게이트들은 제2 워드 라인(WL[1])에 접속된다. 이에 따라, 제2 워드 라인 접속 패턴에서, 메모리 셀들(400) 내의 두 액세스 트랜지스터(T0, T1)의 게이트들은 (동일한 워드 라인인) 하나의 워드 라인에 접속되고, 메모리 셀들(402) 내의 두 액세스 트랜지스터(T0, T1)의 게이트들은 다른 워드 라인에 접속된다. 메모리 셀들(400, 402) 내의 액세스 트랜지스터들(T0, T1)과 워드 라인들(WL[0], WL[1]) 간의 접속들은 행(500) 내에서 메모리 셀들(400, 402)마다 교번하여 나타난다.
제2 워드 라인 접속 패턴은 전체 행(500)에 걸쳐 확장될 수 있거나, (예를 들어, 도 1의 블록(106)과 같은) 적어도 하나의 블록 내의 메모리 셀들이 다른 접속 패턴을 가질 수 있다. 예를 들어, 제2 워드 라인 접속 패턴이 행(500)과 연관된 제1 블록에서 구현될 수 있는 반면, 다른 워드 라인 접속 패턴이 행(500)와 연관된 제2 블록에서 사용된다. 예를 들어, (예를 들어, 제1 메모리 셀(400) 내의 두 액세스 트랜지스터의 게이트들이 제2 워드 라인(WL[1])에 접속되고, 제2 메모리 셀(402) 내의 두 액세스 트랜지스터의 게이트들이 제1 워드 라인(WL[0])에 접속되어) 워드 라인 접속 패턴이 반전된다는 점에서, 워드 라인 접속 패턴은 제2 블록 내에서 다를 수 있다. 대안적으로, (예를 들어, 도 1의 블록(106)과 같은) 제2 블록 내의 액세스 트랜지스터들의 게이트들은 제1 워드 라인 접속 패턴에 따라 워드 라인들(WL[0], WL[1])에 접속될 수 있다.
부가적으로 또는 대안적으로, 메모리 어레이 내의 각각의 행이 제2 워드 라인 접속 패턴을 가질 수 있거나, 또는 접속 패턴이 메모리 어레이 내의 적어도 하나의 행에 대해 다를 수 있다. 예를 들어, 메모리 어레이 내의 하나의 행은 제2 워드 라인 접속 패턴(도 4)을 가질 수 있고, 메모리 어레이 내의 다른 하나의 행은,(예를 들어, 도 2에 도시된 제1 워드 라인 접속 패턴과 같은) 다른 워드 라인 접속 패턴을 가질 수 있다.
다른 워드 라인 접속 패턴들이 다른 실시예들에서 사용될 수 있다. 예를 들어, 도 2에 도시된 제1 워드 라인 접속 패턴들이 변경되어, 액세스 트랜지스터들(T0, T1)의 게이트들 및 워드 라인들(WL[0], WL[1]) 간의 접속들이 2개의 메모리 셀마다 교번하여 나타날 수 있다. 다른 일 예에서, 도 4에 도시된 제2 워드 라인 접속 패턴이 변경되어, 액세스 트랜지스터들(T0, T1)의 게이트들 및 워드 라인들(WL[0], WL[1]) 간의 접속들이 2개의 메모리 셀마다 교번하여 나타날 수 있다. 행들에 걸쳐 워드 라인들과 액세스 트랜지스터들 간의 접속들을 변화시키고 메모리 셀들의 독립적인 액세스를 가능하게 하는 임의의 워드 라인 접속 패턴이 사용될 수도 있다.
도 6은 일부 실시예들에 따른 SRAM 회로의 제3 실시예의 개략도를 도시한다. 도 6은 도 1과 유사하지만, 메모리 셀들과 워드 라인들 간의 접속들을 보다 상세하게 도시하였다. 도시된 실시예에서, 워드 라인들(AWL[0], AWL[1])은 도 1의 제2 워드 라인들(122)에 상응하고, 워드 라인들(BWL[0], BWL[1])은 제1 워드 라인들(120)에 상응한다.
SRAM 회로(600)는, 메모리 어레이(104) 내의 메모리 셀들(102)의 (집합적으로 블록(106)이라 하는) M개의 블록(106A, 106B, ..., 106M)과 함께 도시되었다. 메모리 어레이(104)는 임의의 적절한 개수의 행 및 열을 포함한다. 도시된 실시예에서, 각각의 블록(106)은, 각각의 블록(106) 내의 총 8개의 메모리 셀들(102)에 있어서, 메모리 셀들(102)의 2개의 행(602, 604) 및 메모리 셀들(102)의 4개의 열(606, 608, 610, 612)을 포함한다.
x-디코더 회로(124)는 워드 라인들(AWL[0], BWL[0], AWL[1], BWL[1])에 동작 가능하게 접속된다. 워드 라인들(AWL[0], BWL[0])의 제1 쌍은 행(602)에 동작 가능하게 접속되고, 워드 라인들(AWL[1], BWL[1])의 제2 쌍은 행(604)에 동작 가능하게 접속된다. 행(602)에 있어서, 워드 라인들(AWL[0], BWL[0])의 제1 쌍은 교번하는 메모리 셀들에 동작 가능하게 접속된다. 예를 들어, 워드 라인(AWL[0])은 메모리 셀들(614, 616)에 동작 가능하게 접속되고, 워드 라인(BWL[0])은 메모리 셀들(618, 622)에 동작 가능하게 접속된다.
행(604)에 있어서, 워드 라인들(AWL[1], BWL[1])의 제2 쌍은 교번하는 메모리 셀들에 동작 가능하게 접속된다. 예를 들어, 워드 라인(AWL[1])은 메모리 셀들(622, 624)에 동작 가능하게 접속되고, 워드 라인(BWL[1])은 메모리 셀들(626, 628)에 동작 가능하게 접속된다. 비제한적인 실시예에서, 워드 라인들(AWL[0], BWL[0])의 제1 쌍 및 워드 라인들(AWL[1], BWL[1])의 제2 쌍은, 도 4에 도시된 제2 워드 라인 접속 패턴에 따라 메모리 셀들(614, 616, 618, 620, 622, 624, 626, 628)에 동작 가능하게 접속된다.
도 6의 워드 라인 접속들은 도 4에 도시된 제2 워드 라인 패턴에 상응하기 때문에, 행에 동작 가능하게 접속된 (예를 들어, 워드 라인(AWL[0])과 같은) 하나의 워드 라인을 활성화시키는 것은, 행 내의 메모리 셀들(102)의 제1 서브세트 내의 (예를 들어, 도 4 및 도 5의 제1 액세스 트랜지스터(T0) 및 제2 액세스 트랜지스터(T1)와 같은) 제1 및 제2 액세스 트랜지스터들의 게이트들을 인에이블시키거나 활성화시킨다. 예를 들어, 워드 라인(AWL[0])이 활성화되면 메모리 셀들(614, 616)이 선택되는 반면, (예를 들어, 행(602)과 같은) 동일한 행에 동작 가능하게 접속된 (예를 들어, 워드 라인(BWL[0])과 같은) 다른 워드 라인을 활성화시키는 것은, 동일한 행 내의 메모리 셀들(102)의 제2 서브세트 내의 제1 및 제2 액세스 트랜지스터들의 게이트들을 활성화시킨다. 결합하면, 메모리 셀들의 제1 및 제2 서브세트들은, (예를 들어, 행(602)과 같은) 행 내의 모든 메모리 셀들을 포함한다. 대안적으로, (예를 들어, 행(602)과 같은) 제1 행에 동작 가능하게 접속된 하나의 워드 라인을 활성화시키는 것은 제1 행 내의 메모리 셀들의 서브세트 내의 제1 및 제2 액세스 트랜지스터들의 게이트들을 활성화시키는 반면, (예를 들어, 행(604)과 같은) 제2 행에 동작 가능하게 접속된 제2 워드 라인을 활성화시키는 것은 제2 행 내의 메모리 셀들의 서브세트 내의 제1 및 제2 액세스 트랜지스터들의 게이트들을 활성화시킨다.
메모리 어레이(104) 내의 선택 메모리 셀들(102)에 액세스하는 예시적인 실시예가 이하에 설명된다. 도 6에서, 워드 및 비트 라인들의 활성화는 볼드체의 워드 및 비트 라인들로 표시된다. 제1 x-어드레스 신호는 x-디코더 회로(124)에 의해 수신되어 워드 라인(BWL[0])을 활성화시키고, 제2 x-어드레스 신호는 x-디코더 회로(124)에 의해 수신되어 워드 라인(AWL[1])을 활성화시킨다. 제1 y-어드레스 신호는 y-디코더 회로(110A)에 의해 수신되어 라인(114A) 상에 제1 y-선택 신호를 생성한다. 열 선택 회로(108A)는 y-선택 신호(114A) 및 디지트 라인 페어 신호들(118A)에 기초하여 비트 라인(630)을 활성화시킨다. 메모리 셀들(622)은 워드 라인(AWL[1]) 및 비트 라인(630)의 활성화들에 기초하여 읽기 또는 쓰기 동작들을 위해 선택되고 액세스된다.
비제한적인 예를 계속하면, 제2 y-어드레스 신호는 y-디코더 회로(110B)에 의해 수신되어 라인(114B) 상에 제2 y-선택 신호를 생성한다. 열 선택 회로(108B)는 y-선택 신호(114B) 및 디지트 라인 페어 신호(118B)에 기초하여 제2 비트 라인(632)을 활성화시킨다. 메모리 셀(634)은 워드 라인(BWL[0]) 및 비트 라인(632)의 활성화들에 기초하여 읽기 또는 쓰기 동작들을 위해 선택되고 액세스된다.
제3 y-어드레스 신호는 y-디코더 회로(110M)에 의해 수신되어 라인(114M) 상에 제3 y-선택 신호를 생성할 수 있다. 열 선택 회로(108M)는 y-선택 신호(114M) 및 디지트 라인 페어 신호(118M)에 기초하여 비트 라인(636)을 활성화시킨다. 메모리 셀(638)은 워드 라인(BWL[0]) 및 비트 라인(636)의 활성화들에 기초하여 읽기 또는 쓰기 동작들을 위해 선택되고 액세스된다.
도 6에서, 선택 워드 라인들 및 비트 라인들을 독립적으로 활성화시켜서, 추가적 또는 상이한 메모리 셀들(102)이 선택되고 액세스될 수 있다. 예를 들어, 메모리 셀(640)이, 워드 라인(AWL[0]) 및 비트 라인(642)의 활성화들에 기초하여 읽기 또는 쓰기 동작을 위해 선택되고 액세스된다.
본 명세서에 설명된 실시예들은 어떤 워드 라인들이 활성화되는지에 기초하여 메모리 셀들의 다른 서브세트들을 선택할 수 있다. 예를 들어, 도 6에서, 워드 라인(AWL[0])이 활성화되는 경우, 메모리 셀들(614, 616, 640, 644, 646, 648)이 선택되고, 선택된 메모리 셀들의 서브세트를 형성한다. 부가적으로 또는 대안적으로, 워드 라인(BWL[1])이 어서트되는 경우, 메모리 셀들(626, 628, 650, 652, 654, 656)이 선택되고 선택된 메모리 셀들의 서브세트를 구성한다. 따라서, 어느 워드 라인이 활성화되었는지에 따라, 선택된 메모리 셀들의 다수의 서브세트가 선택될 수 있고, 서브세트들은 동일한 행 또는 다른 행들에 위치한다.
또한, 하나 이상의 워드 라인이 활성화되는 경우, 실시예들은 어느 비트 라인들이 어서트되는지에 기초하여 읽기 또는 쓰기 동작들을 위해 메모리 셀들의 다른 서브세트들에 액세스할 수 있다. 예를 들어, 도 6에서, 워드 라인(AWL[0])이 활성화되고 비트 라인들(630, 658)이 어서트되는 경우, 메모리 셀들(614, 648)은 읽기 또는 쓰기 동작들을 위해 액세스되고, 메모리 셀들(614, 648)은 액세스된 메모리 셀들의 서브세트를 형성한다. 또한, 워드 라인들(AWL[1], BWL[1])이 어서트되고 비트 라인들(630, 632)이 어서트되는 경우, 메모리 셀들(622, 652)은 읽기 또는 쓰기 동작들을 위해 액세스된다. 메모리 셀들(622, 652)은 액세스된 메모리 셀들의 서브세트를 구성한다.
대안적으로, 워드 라인(BWL[1])이 어서트되고 비트 라인들(660, 662)이 어서트되는 경우, 메모리 셀들(626, 628)은 읽기 또는 쓰기 동작들을 위해 액세스되고, 액세스된 메모리 셀들의 서브세트를 형성한다. 이에 따라, 어느 워드 라인들 및 어느 비트 라인들이 활성화되는지에 따라, 액세스된 메모리 셀들의 서브세트는: (1) 동일한 행 내에 위치하고, (예를 들어, 열 선택 회로(108A)와 연관된 열 출력 회로들과 같은) 열 출력 회로들의 동일한 그룹에 동작 가능하게 접속되고; 2) 동일한 행 내에 위치하고, (예를 들어, 열 선택 회로들(108A, 108B)과 연관된 열 출력 회로들과 같은) 열 출력 회로들의 다른 그룹들에 동작 가능하게 접속되고; (3) 다른 행들 내에 위치하고, 열 출력 회로들의 동일한 그룹에 동작 가능하게 접속되고; 및/또는 (4) 다른 행들 내에 위치하고, 열 출력 회로들의 다른 그룹들에 동작 가능하게 접속된다. 읽기 또는 쓰기 동작들을 위해 액세스된 메모리 셀들의 하나 이상의 서브세트의 독립적인 액세스는, 하나 이상의 비트 라인이 어서트되고, 다음으로 하나 이상의 워드 라인이 활성화 되는 경우에 또한 수행될 수 있다.
도 7은 일부 실시예들에 따라 SRAM 회로를 동작시키는 예시적인 방법의 흐름도를 도시한다. 처음에, 블록(700)에 도시된 바와 같이, 다수의 워드 라인이 독립적으로 활성화된다. 다수의 워드 라인은 메모리 어레이 내의 동일한 행 또는 다른 행들에 동작 가능하게 접속될 수 있다.
다음으로, 블록(702)에 도시된 바와 같이, 다수의 비트 라인이 독립적으로 활성화된다. 비트 라인들은, (예를 들어, 도 1의 블록(106)과 같은) 메모리 셀들의 동일한 또는 다른 블록들과 연관될 수 있다. 다수의 워드 라인 및 다수의 비트 라인의 활성화들에 기초하여, 메모리 어레이 내의 특정 메모리 셀들이 블록(704)에서 읽기 또는 쓰기 동작들을 위해 선택되고 액세스된다.
본 명세서에 개시된 실시예들은, 선택 워드 라인들을 동시에 독립적으로 활성화시키고 선택 비트 라인들을 동시에 독립적으로 활성화시킴으로써, 메모리 셀들의 동일한 및/또는 다른 블록들 내의 메모리 셀들에 액세스할 수 있는 SRAM 회로들을 제공한다. 선택 메모리 셀들은 다른 열들 내에 위치하고, 동일한 행 또는 다른 행들 내에 위치할 수 있다. 이는 메모리 셀들을 어드레싱하고 액세스하는데 보다 유연한 SRAM 회로를 생성한다. 일부 예들에서, 다수의 메모리 셀에 액세스하는 데 필요한 시간이 줄어든다.
도 7에 도시된 블록들이 특정 순서로 도시되지만, 다른 실시예들에서는 블록들의 순서가 다르게 배열될 수 있다. 예를 들어, 블록들(704, 706)은 블록들(700, 702)보다 먼저 수행될 수 있다. 대안적으로, 블록들(700, 704)은 블록들(702, 706)보다 먼저 수행될 수 있다.
전술한 바는 몇몇 실시예들의 피처들을 개략적으로 설명하여 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 한다. 당업자는 본 개시에서 소개하는 실시예들과 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 당업자는 또한 이러한 균등 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 변형을 행할 수 있음을 알 것이다.
정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 회로는 메모리 어레이 내에 메모리 셀들의 행을 포함하고, 상기 행은 복수의 메모리 셀을 포함한다. 제1 워드 라인은 상기 복수의 메모리 셀 내의 메모리 셀들의 제1 서브세트에 동작 가능하게 접속된다. 제2 워드 라인은 상기 복수의 메모리 셀 내의 상이한 메모리 셀들의 제2 서브세트에 동작 가능하게 접속된다. 일 실시예에서, 상기 메모리 셀들의 제1 서브세트 및 상기 다른 메모리 셀들의 제2 서브세트는 상기 행 내의 모든 메모리 셀들을 포함한다.
정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 회로는, 행들 및 열들 내에 배열되고 메모리 셀들의 다수의 블록으로 조직화된 복수의 메모리 셀을 포함하고, 각각의 블록은 메모리 셀들의 서브세트를 포함한다. 몇몇 양태들에서, 상기 메모리 셀들의 각각의 서브세트는 하나 이상의 행 및 2개 이상의 열을 포함한다. 상기 SRAM 회로는 복수의 열 선택 회로를 더 포함하고, 각각의 열 선택 회로는 메모리 셀들의 각각의 블록에 동작 가능하게 접속된다. 상기 SRAM 회로는 복수의 y-디코더 회로를 더 포함하고, 각각의 y-디코더 회로는 각각의 열 선택 회로에 동작 가능하게 접속되고, 제1 워드 라인 및 제2 워드 라인은 각각의 행에 동작 가능하게 접속된다.
정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 회로는 메모리 셀들의 어레이를 포함할 수 있고, 제1 워드 라인 및 제2 워드 라인은 상기 어레이 내의 각각의 행에 동작 가능하게 접속되며, 복수의 비트 라인은 상기 메모리 셀들의 어레이에 동작 가능하게 접속된다. SRAM 회로를 동작시키는 방법은, 상기 어레이 내의 메모리 셀들의 제1 행에 동작 가능하게 접속된 상기 제1 워드 라인을 활성화시켜서, 상기 메모리 셀들의 제1 행 내의 선택된 메모리 셀들의 서브세트만을 선택하는 단계, 및 상기 복수의 비트 라인 내의 비트 라인을 활성화시켜서, 상기 선택된 메모리 셀들의 서브세트 내의 메모리 셀에 액세스하는 단계를 포함한다. 다음으로, 읽기 동작 또는 쓰기 동작이 상기 선택된 메모리 셀들의 서브세트 내에서 액세스되는 상기 메모리 셀에 대해 수행된다.
실시예들
실시예 1. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로에 있어서,
메모리 어레이 내의 메모리 셀들의 행(row) - 상기 행은 복수의 메모리 셀들을 포함함 -;
상기 복수의 메모리 셀들 내의 메모리 셀들의 제1 서브세트에 동작 가능하게 접속된 제1 워드 라인; 및
상기 복수의 메모리 셀들 내의 상이한 메모리 셀들의 제2 서브세트에 동작 가능하게 접속된 제2 워드 라인
을 포함하는, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 2. 실시예 1에 있어서,
상기 메모리 셀들의 제1 서브세트 및 상기 상이한 메모리 셀들의 제2 서브세트는 상기 복수의 메모리 셀들 내의 모든 메모리 셀들을 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 3. 실시예 1에 있어서,
상기 메모리 셀들의 제1 서브세트 내의 메모리 셀들은 상기 상이한 메모리 셀들의 제2 서브세트 내의 메모리 셀들 사이에 개재되어 있는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 4. 실시예 3에 있어서,
상기 메모리 셀들의 제1 서브세트는 제1 메모리 셀을 포함하고,
상기 상이한 메모리 셀들의 제2 서브세트는 상기 제1 메모리 셀에 바로 인접한 제2 메모리 셀을 포함하고,
상기 제1 메모리 셀 내의 제1 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되고,
상기 제1 메모리 셀 내의 제2 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되고,
상기 제2 메모리 셀 내의 제1 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되며;
상기 제2 메모리 셀 내의 제2 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 5. 실시예 3에 있어서,
상기 메모리 셀들의 제1 서브세트는 제1 메모리 셀을 포함하고,
상기 상이한 메모리 셀들의 제2 서브세트는 상기 제1 메모리 셀에 바로 인접한 제2 메모리 셀을 포함하고,
상기 제1 메모리 셀 내의 제1 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되고,
상기 제1 메모리 셀 내의 제2 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되고,
상기 제2 메모리 셀 내의 제1 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되며,
상기 제2 메모리 셀 내의 제2 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 6. 실시예 1에 있어서,
상기 제1 워드 라인 및 상기 제2 워드 라인에 동작 가능하게 접속된 적어도 하나의 x-디코더 회로; 및
상기 행 내의 메모리 셀들의 일부에 동작 가능하게 접속된 열 선택 회로
를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 7. 실시예 1에 있어서,
각각의 메모리 셀은 6-트랜지스터 메모리 셀을 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 8. 실시예 1에 있어서,
상기 SRAM 회로는 단일 포트 SRAM 회로를 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 9. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로에 있어서,
행들 및 열들 내에 배열되고, 메모리 셀들의 복수의 블록들로 조직화된 복수의 메모리 셀들 - 상기 복수의 블록들 중 각각의 블록은 상기 메모리 셀들의 서브세트를 포함하고, 상기 메모리 셀들의 각각의 서브세트는 상기 행들 중 하나 이상 및 상기 열들 중 2개 이상을 포함함 -;
복수의 열 선택 회로들 - 상기 복수의 열 선택 회로들 내의 각각의 열 선택 회로는 메모리 셀들의 각각의 블록에 동작 가능하게 접속됨 -;
복수의 y-디코더 회로들 - 상기 복수의 y-디코더 회로들 내의 각각의 y-디코더 회로는 각각의 열 선택 회로에 동작 가능하게 접속됨 -;
각각의 행에 동작 가능하게 접속된 제1 워드 라인; 및
각각의 행에 동작 가능하게 접속된 제2 워드 라인
을 포함하는, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 10. 실시예 9에 있어서,
상기 제1 워드 라인 및 상기 제2 워드 라인에 동작 가능하게 접속된 하나 이상의 x-디코더 회로를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 11. 실시예 9에 있어서,
각각의 행 내에서 상기 제1 워드 라인 및 상기 제2 워드 라인과 상기 메모리 셀들 간의 접속들은 상기 각각의 행을 따라 변하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 12. 실시예 11에 있어서,
각각의 행은 제1 메모리 셀 및 상기 제1 메모리 셀에 바로 인접하는 제2 메모리 셀을 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 13. 실시예 12에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 각각 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함하고,
상기 제1 메모리 셀 내의 상기 제1 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되고,
상기 제1 메모리 셀 내의 상기 제2 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되고,
상기 제2 메모리 셀 내의 상기 제1 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되며,
상기 제2 메모리 셀 내의 상기 제2 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 14. 실시예 12에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 각각 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함하고,
상기 제1 메모리 셀 내의 상기 제1 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되고,
상기 제1 메모리 셀 내의 상기 제2 액세스 트랜지스터는 상기 제1 워드 라인에 동작 가능하게 접속되고,
상기 제2 메모리 셀 내의 상기 제1 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되며,
상기 제2 메모리 셀 내의 상기 제2 액세스 트랜지스터는 상기 제2 워드 라인에 동작 가능하게 접속되는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 15. 실시예 10에 있어서,
각각의 메모리 셀은 6-트랜지스터 메모리 셀을 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 16. 실시예 10에 있어서,
상기 SRAM 회로는 단일 포트 SRAM 회로를 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
실시예 17. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로를 동작시키는 방법에 있어서,
상기 SRAM 회로는 메모리 셀들의 어레이를 포함하고, 제1 워드 라인 및 제2 워드 라인이 상기 메모리 셀들의 어레이 내의 각각의 행에 동작 가능하게 접속되고, 복수의 비트 라인들이 상기 메모리 셀들의 어레이에 동작 가능하게 접속되며, 상기 방법은,
상기 어레이 내의 메모리 셀들의 제1 행에 동작 가능하게 접속된 상기 제1 워드 라인을 활성화시켜서, 상기 메모리 셀들의 제1 행 내의 선택된 메모리 셀들의 서브세트만을 선택하는 단계;
상기 복수의 비트 라인들 내의 비트 라인을 활성화시켜서, 상기 선택된 메모리 셀들의 서브세트 내의 메모리 셀에 액세스하는 단계; 및
상기 선택된 메모리 셀들의 서브세트 내에서 액세스되는 상기 메모리 셀에 대해 읽기 동작 또는 쓰기 동작을 수행하는 단계
를 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로를 동작시키는 방법.
실시예 18. 실시예 17에 있어서,
상기 비트 라인은 제1 비트 라인을 포함하고,
상기 선택된 메모리 셀들의 서브세트 내에서 액세스되는 상기 메모리 셀은 상기 선택된 메모리 셀들의 서브세트 내에서 액세스되는 제1 메모리 셀을 포함하며,
상기 방법은,
상기 복수의 비트 라인들 내의 제2 비트 라인을 활성화시켜서, 상기 선택된 메모리 셀들의 서브세트 내의 제2 메모리 셀에 액세스하는 단계; 및
상기 제2 메모리 셀에 대해 읽기 동작 또는 쓰기 동작을 수행하는 단계
를 더 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로를 동작시키는 방법.
실시예 19. 실시예 18에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 각각 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함하고,
상기 제1 워드 라인을 활성화시키는 단계는, 상기 제1 메모리 셀 내의 상기 제1 액세스 트랜지스터의 제1 게이트 및 상기 제2 액세스 트랜지스터의 제2 게이트를 활성화시키며,
상기 제2 워드 라인을 활성화시키는 단계는, 상기 제2 메모리 셀 내의 상기 제1 액세스 트랜지스터의 제1 게이트 및 상기 제2 액세스 트랜지스터의 제2 게이트를 활성화시키는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로를 동작시키는 방법.
실시예 20. 실시예 18에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀은 각각 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함하고,
상기 제1 워드 라인을 활성화시키는 단계는, 상기 제1 메모리 셀 내의 상기 제1 액세스 트랜지스터의 제1 게이트 및 상기 제2 메모리 셀 내의 상기 제2 액세스 트랜지스터의 제2 게이트를 활성화시키며,
상기 제2 워드 라인을 활성화시키는 단계는, 상기 제1 메모리 셀 내의 상기 제2 액세스 트랜지스터의 제2 게이트 및 상기 제2 메모리 셀 내의 상기 제1 액세스 트랜지스터의 제1 게이트를 활성화시키는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로를 동작시키는 방법.

Claims (10)

  1. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로에 있어서,
    메모리 어레이 내의 메모리 셀들의 복수의 행들(row) 및 메모리 셀들의 복수의 열들(column) - 상기 복수의 행들 중 각각의 행은 복수의 메모리 셀들을 포함하고, 상기 복수의 열들 중 각각의 열은 복수의 메모리 셀들을 포함함 -;
    상기 복수의 열들 중 각각의 열 내의 복수의 메모리 셀들에 동작 가능하게 접속되는 복수의 비트 라인들 - 상기 복수의 비트 라인들은 복수의 제1 비트 라인들 및 복수의 제2 비트 라인들을 포함하고, 상기 메모리 셀들의 각각의 열은 각각의 제1 비트 라인 및 각각의 제2 비트 라인에 동작 가능하게 접속됨 -;
    상기 복수의 행들에 동작 가능하게 접속된 복수의 제1 워드 라인들; 및
    상기 복수의 행들에 동작 가능하게 접속된 복수의 제2 워드 라인들
    을 포함하고,
    각각의 제1 워드 라인 및 각각의 제2 워드 라인은 제1 접속 패턴에 따라 상기 복수의 행들 내의 행들의 제1 서브세트 내의 각각의 행 내의 모든 메모리 셀들에 접속되고,
    각각의 제1 워드 라인 및 각각의 제2 워드 라인은 상기 제1 접속 패턴과 상이한 제2 접속 패턴에 따라 상기 복수의 행들 내의 행들의 제2 서브세트 내의 각각의 행 내의 교번하는 메모리 셀들에 접속되는, 정적 랜덤 액세스 메모리(SRAM) 회로.
  2. 제1항에 있어서,
    상기 행들의 제1 서브세트 및 상기 행들의 제2 서브세트는 상기 복수의 행들 내의 모든 행들을 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
  3. 제1항에 있어서,
    상기 제1 접속 패턴 및 상기 제2 접속 패턴은 상기 복수의 행들의 각 행 내의 상기 메모리 셀들 내의 패스 트랜지스터들로의 접속을 교번시키는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
  4. 제1항에 있어서,
    상기 행들의 제1 서브세트 내의 상기 행 내의 상기 복수의 메모리 셀들은 제1 메모리 셀 및 상기 제1 메모리 셀에 바로 인접한 제2 메모리 셀을 포함하고,
    상기 제1 접속 패턴은:
    상기 제1 메모리 셀 내의 제1 액세스 트랜지스터를 상기 각각의 제1 워드 라인에 동작 가능하게 접속하고;
    상기 제1 메모리 셀 내의 제2 액세스 트랜지스터를 상기 각각의 제2 워드 라인에 동작 가능하게 접속하고;
    상기 제2 메모리 셀 내의 제1 액세스 트랜지스터를 상기 각각의 제2 워드 라인에 동작 가능하게 접속하고;
    상기 제2 메모리 셀 내의 제2 액세스 트랜지스터를 상기 각각의 제1 워드 라인에 동작 가능하게 접속하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
  5. 제1항에 있어서,
    상기 행들의 제2 서브세트 내의 상기 행 내의 상기 복수의 메모리 셀들은 제1 메모리 셀 및 상기 제1 메모리 셀에 바로 인접한 제2 메모리 셀을 포함하고,
    상기 제2 접속 패턴은:
    상기 제1 메모리 셀 내의 제1 액세스 트랜지스터를 상기 각각의 제1 워드 라인에 동작 가능하게 접속하고,
    상기 제1 메모리 셀 내의 제2 액세스 트랜지스터를 상기 각각의 제1 워드 라인에 동작 가능하게 접속하고,
    상기 제2 메모리 셀 내의 제1 액세스 트랜지스터를 상기 각각의 제2 워드 라인에 동작 가능하게 접속하며,
    상기 제2 메모리 셀 내의 제2 액세스 트랜지스터를 상기 각각의 제2 워드 라인에 동작 가능하게 접속하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
  6. 제1항에 있어서,
    상기 복수의 제1 워드 라인들 및 상기 복수의 제2 워드 라인들에 동작 가능하게 접속된 적어도 하나의 x-디코더 회로; 및
    상기 메모리 어레이 내의 열들의 공통 서브세트 내에 포함되는 행들의 제1 서브세트 및 제2 서브세트 내의 메모리 셀들의 일부에 동작 가능하게 접속된 열 선택 회로
    를 더 포함하는, 정적 랜덤 액세스 메모리(SRAM) 회로.
  7. 제1항에 있어서,
    각각의 메모리 셀은 6-트랜지스터 메모리 셀을 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
  8. 제1항에 있어서,
    상기 SRAM 회로는 단일 포트 SRAM 회로를 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로.
  9. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로에 있어서,
    행들 및 열들 내에 배열되고, 메모리 셀들의 복수의 블록들로 조직화된 복수의 메모리 셀들 - 상기 복수의 블록들 중 각각의 블록은 상기 메모리 셀들의 서브세트를 포함하고, 상기 메모리 셀들의 각각의 서브세트는 상기 행들 중 하나 이상 및 상기 열들 중 2개 이상을 포함함 -;
    상기 열들에 동작 가능하게 접속되는 제1 비트 라인들 및 제2 비트 라인들 - 상기 열들의 각각의 열은 각각의 제1 비트 라인 및 각각의 제2 비트 라인에 동작 가능하게 접속됨 -;
    복수의 열 선택 회로들 - 상기 복수의 열 선택 회로들 내의 각각의 열 선택 회로는 메모리 셀들의 각각의 블록의 각각의 제1 비트 라인 및 제2 비트 라인에 동작 가능하게 접속됨 -;
    복수의 y-디코더 회로들 - 각각의 열 선택 회로는 상기 복수의 y-디코더 회로들 내의 각각의 y-디코더 회로에 동작 가능하게 접속됨 -;
    상기 행들에 동작 가능하게 접속된 복수의 제1 워드 라인들; 및
    상기 행들에 동작 가능하게 접속된 복수의 제2 워드 라인들
    을 포함하고,
    각각의 제1 워드 라인 및 각각의 제2 워드 라인은 제1 접속 패턴에 따라 상기 행들의 제1 서브세트 내의 각 행 내의 모든 메모리 셀들에 접속되고,
    각각의 제1 워드 라인 및 각각의 제2 워드 라인은 상기 제1 접속 패턴과 상이한 제2 접속 패턴에 따라 상기 행들의 제2 서브세트 내의 각각의 행 내의 교번하는 메모리 셀들에 접속되는, 정적 랜덤 액세스 메모리(SRAM) 회로.
  10. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 회로를 동작시키는 방법에 있어서,
    상기 SRAM 회로는 메모리 셀들의 어레이를 포함하고, 제1 워드 라인들 및 제2 워드 라인들이 상기 메모리 셀들의 어레이에 동작 가능하게 접속되고, 제1 비트 라인들 및 제2 비트 라인들이 상기 메모리 셀들의 어레이에 동작 가능하게 접속되며,
    상기 방법은,
    상기 어레이 내의 메모리 셀들의 제1 행에 동작 가능하게 접속된 각각의 제1 워드 라인 및 각각의 제2 워드 라인을 활성화시켜서, 상기 메모리 셀들의 제1 행 내의 메모리 셀들 모두를 선택하는 단계 - 상기 각각의 제1 워드 라인은 상기 제1 행 내의 메모리 셀들의 제1 서브세트 내의 각각의 메모리 셀의 제1 액세스 트랜지스터 및 상기 제1 행 내의 메모리 셀들의 제2 서브세트 내의 각각의 메모리 셀의 제2 액세스 트랜지스터에 접속되고, 상기 각각의 제2 워드 라인은 상기 제1 서브세트 내의 각각의 메모리 셀의 상기 제2 액세스 트랜지스터 및 상기 제2 서브세트 내의 각각의 메모리 셀의 상기 제1 액세스 트랜지스터에 접속됨 - ;
    메모리 셀들의 상이한 제2 행 내의 교번하는 메모리 셀들에 접속된 각각의 제2 워드 라인을 활성화시켜서, 상기 메모리 셀들의 상기 제2 행 내의 메모리 셀들의 제3 서브세트만을 선택하는 단계 - 상기 각각의 제2 워드 라인은 상기 제3 서브세트 내의 각각의 메모리 셀의 상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터에 접속됨 - ;
    각각의 제1 비트 라인 및 각각의 제2 비트 라인을 활성화시켜서, 상기 메모리 셀들의 상기 제1 서브세트 내의 제1 메모리 셀에 액세스하는 단계;
    또 다른 각각의 제1 비트 라인 및 또 다른 각각의 제2 비트 라인을 활성화시켜서, 상기 메모리 셀들의 상기 제3 서브세트 내의 제2 메모리 셀에 액세스하는 단계; 및
    상기 제1 및 제2 메모리 셀들에 대해 읽기 동작 또는 쓰기 동작을 수행하는 단계
    를 포함하는 것인, 정적 랜덤 액세스 메모리(SRAM) 회로를 동작시키는 방법.
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