CN110729007B - Sram电路及其操作方法 - Google Patents

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Abstract

静态随机存取存储器(SRAM)电路可以将存储器阵列中的列位线分组为位线的子集，并且为位线的每个子集提供y地址信号输入。额外地或可选地，存储器单元的阵列中的每行可操作地连接到多条字线。本发明的实施例还涉及SRAM电路的操作方法。

Description

SRAM电路及其操作方法
技术领域
本发明的实施例涉及SRAM电路及其操作方法。
背景技术
出于各种目的，在电子器件中使用不同类型的存储器电路。只读存储器(ROM)和随机存取存储器(RAM)是两种这样类型的存储器电路。ROM电路允许从ROM电路读取数据，但不写入至ROM电路，并且在电源关闭时保持其存储的数据。这样，ROM电路通常用于存储在电子器件导通时执行的程序。
与ROM电路不同，RAM电路允许将数据写入RAM电路中的所选择存储器单元并且从所选择存储器单元读取数据。一种类型的RAM电路是静态随机存取存储器(SRAM)电路。典型的SRAM电路包括以列和行布置的可寻址存储器单元的阵列。在某些情况下，可以比列中的存储器单元更快地访问行中的存储器单元。例如，可能仅需要一个访问周期来访问行中的存储器单元，因为使能或激活一条字线以访问存储器单元。然而，可能需要许多访问周期来访问列中的存储器单元，因为必须激活多条字线以访问存储器单元。当访问阵列中的存储器单元矩阵(例如，8×8矩阵)并且矩阵中的数据位于存储器阵列的不同一行中时，也可能需要多个访问周期。
此外，在一些电子器件中，存储器电路的设计和操作可能不利地影响计算系统的吞吐量。处理器速度随着时间的推移而具有显著改善，而存储器传输速率的改进有限。结果，处理器可能花费大量时间空闲等待从存储器检索数据。
发明内容
本发明的实施例提供了一种静态随机存取存储器(SRAM)电路，包括：存储器阵列中的存储器单元的行，所述行包括多个存储器单元；第一字线，可操作地连接到所述多个存储器单元中的存储器单元的第一子集；以及第二字线，可操作地连接到所述多个存储器单元中的不同存储器单元的第二子集。
本发明的另一实施例提供了一种静态随机存取存储器(SRAM)电路，包括：多个存储器单元，以行和列布置并且组织成存储器单元的多个块，其中，每个块包括所述存储器单元的子集，所述存储器单元的每个子集包括一个或多个行和两个或多个列；多个列选择电路，其中，所述多个列选择电路中的每个列选择电路可操作地连接到所述存储器单元的相应的块；多个y解码器电路，其中，所述多个y解码器电路中的每个y解码器电路可操作地连接到相应的列选择电路；第一字线，可操作地连接到每行；以及第二字线，可操作地连接到每行。
本发明的又一实施例提供了一种操作静态随机存取存储器(SRAM)电路的方法，所述静态随机存取存储器电路包括存储器单元的阵列，第一字线和第二字线可操作地连接到所述阵列中的每行，并且多条位线可操作地连接到所述存储器单元的所述阵列，所述方法包括：激活可操作地连接到所述阵列中的第一行存储器单元的第一字线，以仅选择所述第一行存储器单元中的所选择存储器单元的子集；激活所述多条位线中的位线以访问所述所选择存储器单元的子集中的存储器单元；以及对在所述所选择存储器单元的子集中访问的存储器单元执行读取操作或写入操作。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的静态随机存取存储器电路的部分的框图；
图2描绘了根据一些实施例的适用于图1所示的SRAM电路的两个存储器单元的第一示例的示意图；
图3示出了用于图2中所示的实施例的两条字线和存储器单元的行之间的示例第一字线连接图案；
图4描绘了根据一些实施例的适用于图1中所示的SRAM电路的两个存储器单元的第二示例的示意图；
图5示出了用于图4中所示的实施例的两条字线和存储器单元的行之间的示例第二字线连接图案；
图6描绘了根据一些实施例的SRAM电路的第三示例的示意图；和
图7示出了根据一些实施例的操作SRAM电路的示例方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
本文描述的实施例公开了一种静态随机存取存储器(SRAM)电路，其提供字线的同时独立激活和/或位线的同时独立激活。这允许同时选择多行和多列中的存储器单元用于读取和/或写入操作。SRAM电路包括用于存储器单元阵列(例如，两个或更多个存储器单元块)中的列的两个或多个子集的y地址信号输入。在一些实施例中，每2n位线提供y地址信号输入，其中n等于或大于1。例如，可以为2、4、8、16、32或64位线提供y地址信号输入。
额外地或可选地，SRAM电路包括可操作地连接到SRAM电路中的存储器单元的每行的多条字线。例如，一对字线可以连接到每行。每个存储器单元中的存取晶体管与第一和第二字线之间的连接在每行内变化。例如，行中的一个存储器单元中的第一和第二存取晶体管可以连接到一条字线，并且该行中的另一个存储器单元中的第一和第二存取晶体管可以连接到另一条字线。可选地，在行中的一个存储器单元中，第一存取晶体管可以连接到第一字线，并且存储器单元中的第二存取晶体管可以连接到第二字线。在该行中的另一个存储器单元中，第一和第二存取晶体管之间的连接可以反转。第一存取晶体管可以连接到第二字线，并且第二存取晶体管可以连接到第一字线。
SRAM电路的实施例支持段自由数据访问。另外，存储器单元可以逐行(例如，水平方向)和逐列(例如，垂直方向)来访问。在某些情况下，这种灵活的数据访问可以减少处理器空闲和等待从存储器中检索数据的时间。另外，灵活数据访问可以用在各种应用中，包括但不限于包括卷积神经网络的成像过程应用。
图1示出了根据一些实施例的静态随机存取存储器电路的部分的框图。在所示实施例中，SRAM电路100包括以行和列布置的存储器单元102，以形成存储器阵列104。SRAM电路100可以包括任何合适数量的行和列。例如，SRAM电路包括R行和C列，其中R是大于或等于1的整数，并且C是大于或等于2的数。
存储器单元102可在逻辑上和/或物理上组织成存储器单元102的M个块106A、106B、...、106M(统称为块106)，其中M大于或等于1。块106中包括任何合适数量的存储器单元102。在一些情况下，块106中的存储器单元102的数量由2i确定，其中i是大于或等于1的数。例如，块106可以实现为8×8块存储器单元(例如，其中n＝6且26＝64个存储器单元布置成8行和8列)或16×16块存储器单元(例如，其中n＝8且28＝256个存储器单元布置成16行和16列)。虽然图1描绘了存储器单元102的三个块106，但实施例可以包括存储器单元102的任何合适数量的块106、任何合适数量的存储器单元102以及每一块106中的任何合适数量的存储器单元102。
每个块106可操作地连接到列选择电路108A、108B、......、108M(统称为列选择电路108)。列选择电路108的一个示例是多路复用器。每个列选择电路108可操作地连接到y解码器电路110A、110B、...、110M(统称为y解码器电路110)。每个y解码器电路110接收y地址信号112A、112B、...、112M，并且为相应的列选择电路108产生y选择信号114A、114B、...、114M(统称为y地址信号112和y选择信号114)。每个列选择电路108基于y选择信号114和数字线对信号118A、118B、...、118M选择块中的列(“位线”)(示例性位线由116表示)。
在示出的实施例中，存储器阵列104中的每行存储器单元可操作地连接到第一字线和第二字线(第一字线共同地为120，第二字线共同为122)。第一字线的数量对应于R，即行数。类似地，第二字线的数量对应于R。因此，在一个非限制性示例中，可操作地连接到存储器阵列的字线的总数可以对应于2xR。在其他实施例中，行中的存储器单元可以可操作地连接到三个或多条字线。
x解码器电路124可操作地连接到第一和第二字线120、122。尽管图1中仅示出了一个x解码器电路，但是其他实施例可以包括多个x解码器电路，每个x解码器电路可操作地连接到字线的子集。因此，x解码器电路124表示一个或多个x解码器电路。
x解码器电路124接收第一x地址信号126并且在所选择的第一字线120上生成第一x选择信号。x解码器电路124接收第二x地址信号128并且在所选择的第二字线122上生成第二x选择信号。对于每条所选择的第一字线120和对应的所选位线116，选择块106中的第一存储器单元102用于访问(例如，读取或写入操作)。类似地，对于每条所选择的第二字线122和对应的所选位线116，选择块106中的第二存储器单元102用于访问(例如，读取或写入操作)。第二存储器单元102可以与第一存储器单元102在相同的块(例如，块106A、106B、...、106M)中或在不同的块中。
在一些方面中，SRAM电路100包括用于存储器阵列中的列或位线的子集的y地址信号输入。例如，在图1中，为各个块106A、106B、...、106M提供y地址信号线112A、112B、...、112M，其中每个块106A、106B、...、106M包括位线116的子集。在一些实施例中，每个块包括2n条位线，其中n等于或大于1。这允许独立且同时地选择和激活多条位线116。
另外，SRAM电路100中的每行可操作地连接到多条字线(例如，字线120、122)。可以独立地并且同时地选择和激活字线120、122。当与多条位线116的独立且同时激活相结合时，可以访问存储器阵列104中的多个存储器单元102以进行写入操作或读取操作(多个存储器单元102可以在相同或不同的块中(例如，块106A、106B、......、106M))。
图2描绘了根据一些实施例的适用于图1所示的SRAM电路的两个存储器单元的第一示例的示意图。每个存储器单元200、202示出为六晶体管(6T)存储器单元，但是其他实施例不限于该配置。例如，每个存储器单元200、202可以是四晶体管(4T)存储器单元。在所示实施例中，第一字线WL[0]和第二字线WL[1]对应于图1中的第一和第二字线120、122，存储器单元200、202对应于存储器单元102，并且位线210、216、222、228对应于图1中的位线116。
每个存储器单元200、202包括可操作地连接到第二交叉耦合反相器206的第一交叉耦合反相器204。第一交叉耦合反相器204连接到第一存取晶体管T0，并且第二交叉耦合反相器206连接到第二存取晶体管T1。在所示实施例中，每个交叉耦合反相器204、206包括可操作地连接到NMOS晶体管(例如，N0和N1)的p型金属氧化物半导体(PMOS)晶体管(例如，P0和P1)。PMOS晶体管的源极端子可操作地连接到电源电压，并且PMOS晶体管的漏极端子可操作地连接到NMOS晶体管的漏极端子。NMOS晶体管的源极端子可操作地连接到参考电压。PMOS晶体管P1的栅极端子可操作地连接到NMOS晶体管N0的漏极端子。类似地，PMOS晶体管P0的栅极端子可操作地连接到NMOS晶体管N1的漏极端子。交叉耦合反相器204、206形成具有用于表示0和1的两个稳定状态的存储器单元。
存取晶体管T0、T1在读取和写入操作期间控制对存储器单元的访问。两个存取晶体管T0、T1使得能够从存储器单元200、202读取或写入该位。这种类型的SRAM存储器单元被称为单端口存储器单元，并且SRAM电路被称为单端口SRAM电路。其他实施例不限于该实施方式。例如，存储器单元200、202可以是双端口SRAM存储器单元。
在所示实施例中，存取晶体管T0、T1是NMOS晶体管。在第一存储器单元200中，第一存取晶体管T0的栅极在节点208处可操作地连接到第二字线WL[1]。第一存取晶体管T0的源极在节点212处可操作地连接到位线210。并且第一存取晶体管T0的漏极可操作地连接到NMOS晶体管N0的漏极。关于第一存储器单元200中的第二存取晶体管T1，第二存取晶体管T1的栅极在节点214处可操作地连接到第一字线WL[0]。第二存取晶体管T1的漏极可操作地连接到NMOS晶体管N1的漏极，并且第二存取晶体管T1的源极在节点218处可操作地连接到位线216。
在第二存储器单元202中，第一存取晶体管T0的栅极在节点220处可操作地连接到第一字线WL[0]。第一存取晶体管T0的源极在节点224处可操作地连接到位线222，并且第一存取晶体管T0的漏极可操作地连接到NMOS晶体管N0的漏极。关于第二存储器单元202中的第二存取晶体管T1，第二存取晶体管T1的栅极在节点226处可操作地连接到第二字线WL[1]。第二存取晶体管T1的漏极可操作地连接到NMOS晶体管N1的漏极，并且第二存取晶体管T1的源极在节点230处可操作地连接到位线228。
在图2的实施例中，每个存储器单元200、202中的存取晶体管T0、T1的栅极选择性地连接到第一或第二字线WL[0]、WL[1]。在块中或存储器阵列(例如，图1中的块106或存储器阵列104)中的每行中，存储器单元200中的第一存取晶体管T0的栅极连接到第二字线WL[1]，并且在紧邻的存储器单元202中，第一存取晶体管T0的栅极连接到第一字线WL[0]。类似地，在同一行中，第一存储器单元200中的第二存取晶体管T1的栅极连接到第一字线WL[0]，并且第二存储器单元202中的第二存取晶体管T1的栅极连接到第二字线WL[1]。在一个实施例中，存储器单元200在偶数列中，并且存储器单元202在奇数列中。在另一实施例中，存储器单元200在奇数列中，并且存储器单元202在偶数列中。
图3示出了用于图2中所示实施例的两条字线和存储器单元的行之间的示例第一字线连接图案。行300是块中的行或存储器阵列中的行(例如，图1中的块106或存储器阵列104)。存储器单元220、202中的第一和第二存取晶体管T0、T1以及第一和第二字线WL[0]、WL[1]之间的连接在存储器单元200、202的行300内变化。
在图3的非限制性示例中，行300包括八个存储器单元200、202。在该行300中，存储器单元200中的第一组第二存取晶体管T1的栅极连接到第一字线WL[0]，并且相同存储器单元200中的第一组第一存取晶体管T0连接到第二字线WL[1]。在紧邻存储器单元200的存储器单元202中(例如，存储器单元202插入在存储器单元200之间)，第二组第二存取晶体管T1的栅极连接到第二字线WL[1]，并且同一存储器单元202中的第二组第一存取晶体管T0的栅极连接到第一字线WL[0]。
因此，在第一字线连接图案中，存储器单元中的一个存取晶体管的栅极连接到一条字线，并且同一存储器单元中的另一个存取晶体管的栅极连接到另一条字线，并且字线连接在行300中每隔一个存储器单元200、202交替。第一字线连接图案可以在整个行300延伸，或至少一个块(例如，图1中的块106)中的行300可以具有不同的字线连接图案。例如，一个块中的行300可以具有图2中所示的第一字线连接图案，而另一个块中的字线连接图案可以不同，不同之处在于，存储器单元200中的第一组第二存取晶体管T1的栅极可以连接到第二字线WL[1]，同一存储器单元200中的第一组第一存取晶体管T0的栅极可以连接到第一字线WL[0]，存储器单元202中的第二组第二存取晶体管T1的栅极连接到第一字线WL[0]，并且相同存储器单元202中的第二组第一存取晶体管T0的栅极可以连接到第二字线WL[1]。
额外地或可选地，存储器阵列中的每行可以具有第一字线连接图案，或对于存储器阵列中的至少一行，字线连接图案可以不同。例如，存储器阵列中的行可以具有图2中所示的第一字线连接图案。存储器阵列中的另一行可以具有不同的字线连接图案。在非限制性示例中，不同的字线连接图案可以将存储器单元200中的第一组第二存取晶体管T1的栅极连接到第二字线WL[1]，将相同的存储器单元200中的第一组第一存取晶体管T0的栅极连接到第一字线WL[0]，将存储器单元202中的第二组第二存取晶体管T1的栅极连接到第一字线WL[0]，并且将相同的存储器单元202中的第二组第一存取晶体管T0的栅极连接到第二字线WL[1]。
图4描绘了根据一些实施例的适用于图1中所示的SRAM电路的两个存储器单元的第二示例的示意图。每个存储器单元400、402示出为六晶体管(6T)存储器单元，但是其他实施例不限于该配置。在所示实施例中，第一字线WL[0]和第二字线WL[1]对应于图1中的第一和第二字线120、122，并且存储器单元400、402对应于存储器单元102。
第一和第二存储器单元400、402与图2中的第一和第二存储器单元200、202相同，除了第一和第二字线WL[0]、WL[1]与第一和第二存取晶体管T0、T1的栅极之间的连接之外。在第一存储器单元400中，第一和第二存取晶体管T0、T1的栅极分别在节点404、406处可操作地连接到第一字线WL[0]。在紧邻的第二存储器单元402中，第一和第二存取晶体管T0、T1的栅极分别在节点408、410处可操作地连接到第二字线WL[1]。在一个实施例中，存储器单元400在偶数列中，并且存储器单元402在奇数列中。在另一实施例中，存储器单元400在奇数列中，并且存储器单元402在偶数列中。
图5示出了用于图4中所示的实施例的两条字线和存储器单元的行之间的示例第二字线连接图案。行500是块中的行或存储器阵列中的行(例如，图1中的块106或存储器阵列104)。存储器单元400、402中的第一和第二存取晶体管T0、T1与第一和第二字线WL[0]、WL[1]之间的连接在存储器单元400、402的行500内变化。
在图5的非限制性示例中，行500包括八个存储器单元。在该行500中，存储器单元400中的第一组第一存取晶体管T0的栅极和第一组第二存取晶体管T1的栅极连接到第一字线WL[0]。在紧邻存储器单元400的存储器单元402中(存储器单元402插入在存储器单元400之间)，第二组第一存取晶体管T0的栅极和第二组第二存取晶体管T1的栅极连接到第二字线WL[1]。因此，在第二字线连接图案中，存储器单元400中的两个存取晶体管T0、T1的栅极连接到一条字线(相同的字线)，并且存储器单元402中的两个存取晶体管T0、T1的栅极连接到另一条字线。存储器单元400、402中的存取晶体管T0、T1与字线WL[0]、WL[1]之间的连接在行500中每隔一个存储器单元400、402交替。
第二字线连接图案可以在整个行500延伸，或者至少一个块(例如，图1中的框106)中的存储器单元可以具有不同的连接图案。例如，第二字线连接图案可以在与行500相关联的第一块中实现，而在与行500相关联的第二块中使用不同的字线连接图案。例如，字线连接图案可以在第二块中不同，字线连接图案被反转(例如，第一存储器单元400中的两个存取晶体管的栅极连接到第二字线WL[1]，并且第二存储器单元402中的两个存取晶体管的栅极连接到第一字线WL[0])。可选地，第二块(例如，图1中的块106)中的存取晶体管的栅极可以根据第一字线连接图案连接到字线WL[0]、WL[1]。
额外地或可选地，存储器阵列中的每行可以具有第二字线连接图案，或者对于存储器阵列中的至少一行，连接图案可以不同。例如，存储器阵列中的一行可以具有第二字线连接图案(图4)，并且存储器阵列中的另一行可以具有不同的字线连接图案(例如，图2中所示的第一字线连接图案)。
在其他实施例中可以使用其他字线连接图案。例如，可以修改图2中所示的第一字线连接图案，使得存取晶体管T0、T1的栅极与字线WL[0]、WL[1]之间的连接可以每两个存储器单元交替。在另一个示例中，可以修改图4中所示的第二字线连接图案，使得存取晶体管T0、T1的栅极与字线WL[0]、WL[1]之间的连接可以每两个存储器单元交替。可以使用任何字线连接图案，其改变字线和跨行的存取晶体管之间的连接，并且能够独立访问存储器单元。
图6描绘了根据一些实施例的SRAM电路的第三示例的示意图。图6类似于图1，但是更详细地示出了存储器单元和字线之间的连接。在所示实施例中，字线AWL[0]和AWL[1]对应于图1中的第二字线122，并且字线BWL[0]和BWL[1]对应于第一字线120。
SRAM电路600被描绘为具有存储器阵列104中的存储器单元102的M个块106A、106B、...、106M(统称为块106)。存储器阵列104包括任何合适数量的行和列。在所示实施例中，每个块106包括存储器单元102的两行602、604和存储器单元102的四列606、608、610、612，每个块106中总共八个存储器单元102。
x解码器电路124可操作地连接到字线AWL[0]、BWL[0]、AWL[1]、BWL[1]。第一对字线AWL[0]、BWL[0]可操作地连接到行602，并且第二对字线AWL[1]、BWL[1]可操作地连接到行604。关于行602，第一对字线AWL[0]、BWL[0]可操作地连接到交替存储器单元。例如，字线AWL[0]可操作地连接到存储器单元614、616，并且字线BWL[0]可操作地连接到存储器单元618、622。
关于行604，第二对字线AWL[1]、BWL[1]可操作地连接到交替存储器单元。例如，字线AWL[1]可操作地连接到存储器单元622、624，并且字线BWL[1]可操作地连接到存储器单元626、628。在非限制性实施例中，第一对字线AWL[0]、BWL[0]和第二对字线AWL[1]、BWL[1]根据图4中所示的第二字线连接图案可操作地连接到存储器单元614、616、618、620、622、624、626、628。
由于图6中的字线连接对应于图4中所示的第二字线图案，激活可操作地连接到行的一条字线(例如，字线AWL[0])使能或激活该行中的存储器单元102的第一子集中的第一和第二存取晶体管(例如，图4和图5中的第一存取晶体管T0和第二存取晶体管T1)的栅极。例如，当激活字线AWL[0]时，选择存储器单元614、616，而激活可操作地连接到同一行(例如，行602)的另一字线(例如，BWL[0])激活同一行中的存储器单元102的第二子集中的第一和第二存取晶体管的栅极。当组合时，存储器单元的第一和第二子集包括行(例如，行602)中的所有存储器单元。可选地，激活可操作地连接到第一行(例如，行602)的一条字线激活第一行中的存储器单元的子集中的第一和第二存取晶体管的栅极，而激活可操作地连接到第二行(例如，行604)的第二字线激活第二行中的存储器单元的子集中的第一和第二存取晶体管的栅极。
现在描述访问存储器阵列104中的选择存储器单元102的示例实施例。在图6中，字线和位线的激活由粗字线和位线表示。x解码器电路124接收第一x地址信号以激活字线BWL[0]，并且x解码器电路124接收第二x地址信号以激活字线AWL[1]。y解码器电路110A接收第一y地址信号，以在线114A上产生第一y选择信号。列选择电路108A基于y选择信号114A和数字线对信号118A激活位线630。基于字线AWL[1]和位线630的激活，选择和访问存储器单元622以进行读取或写入操作。
继续非限制性示例，y解码器电路110B接收第二y地址信号以在线114B上产生第二y选择信号。列选择电路108B基于y选择信号114B和数字线对信号118B激活第二位线632。基于字线BWL[0]和位线632的激活，选择和访问存储器单元634以进行读取或写入操作。
y解码器电路110M可以接收第三y地址信号，以在线路114M上产生第三y选择信号。列选择电路108M基于y选择信号114M和数字线对信号118M激活位线636。基于字线BWL[0]和位线636的激活，选择和访问存储器单元638以进行读取或写入操作。
在图6中，可以通过独立地激活选择字线和位线来选择和访问附加或不同的存储器单元102。例如，基于字线AWL[0]和位线642的激活，选择和访问存储器单元640以进行读取或写入操作。
本文描述的实施例可基于激活那些字线来选择存储器单元的不同子集。例如，在图6中，当激活字线AWL[0]时，选择存储器单元614、616、640、644、646、648并形成所选择存储器单元的子集。额外地或可选地，当断言字线BWL[1]时，选择存储器单元626、628、650、652、654、656并构成所选择存储器单元的子集。因此，取决于激活哪些字线，可以选择所选择存储器单元的多个子集，其中子集位于同一行或不同行中。
另外，当激活一条或多条字线时，实施例可以基于哪些位线被断言来访问存储器单元的不同子集以用于读取或写入操作。例如，在图6中，当激活字线AWL[0]并且断言位线630、658时，访问存储器单元614、648以进行读取或写入操作，并且存储器单元614、648形成所访问的存储器单元的子集。另外，当断言字线BWL[1]并且断言位线630、632时，访问存储器单元622、652以进行读取或写入操作。存储器单元622、652构成所访问的存储器单元的子集。
可选地，当断言字线BWL[1]并且断言位线658、660时，存储器单元626、648被访问以进行读取或写入操作，并且形成所访问的存储器单元的子集。因此，取决于激活哪些字线和哪些位线，所访问的存储器单元的子集是：(1)在同一行中并且可操作地连接到同一组列输出电路(例如，与列选择电路108A相关联的列输出电路)；(2)在同一行并且可操作地连接到不同组的列输出电路(例如，与列选择电路108A和108B相关联的列输出电路)；(3)在不同的行中并且可操作地连接到同一组列输出电路；和/或(4)在不同的行中并且可操作地连接到不同组的列输出电路。当一条或多条位线被断言并且然后一条或多条字线被激活时，也可以执行对所访问的存储器单元的一个或多个子集的独立访问以用于读取或写入操作。
图7示出了根据一些实施例的操作SRAM电路的示例方法的流程图。首先，如框700所示，独立地激活多条字线。多条字线可以可操作地连接到存储器阵列中的同一行或不同行。
接下来，如框702所示，独立地激活多条位线。位线可以与相同或不同块(例如，图1中的块106)的存储器单元相关联。基于多条字线和多条位线的激活，在框704处选择并访问存储器阵列中的某些存储器单元以用于读取或写入操作。
本文公开的实施例提供了SRAM电路，其可以通过同时且独立地激活选择字线并且同时且独立地激活选择位线来访问存储器单元的相同和/或不同块中的存储器单元。选择存储器单元位于不同的列中，并且可以在同一行或不同的行中。这产生了SRAM电路，其在寻址和访问存储器单元方面更灵活。在某些情况下，它减少了访问多个存储器单元所需的时间。
尽管图7中所示的框以特定顺序示出，但是在其他实施例中，可以不同地布置框的顺序。例如，可以在框700和702之前执行框704。可选地，可以在框702之前执行框700和704。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
静态随机存取存储器(SRAM)电路包括存储器阵列中的存储器单元的行，其中该行包括多个存储器单元。第一字线可操作地连接到多个存储器单元中的存储器单元的第一子集。第二字线可操作地连接到多个存储器单元中的不同存储器单元的第二子集。在一个实施例中，存储器单元的第一子集和存储器单元的第二子集包括行中的所有存储器单元。
在上述静态随机存取存储器电路中，其中，所述存储器单元的第一子集和所述不同存储器单元的第二子集包括所述多个存储器单元中的所有存储器单元。
在上述静态随机存取存储器电路中，其中，所述存储器单元的第一子集插入在所述不同存储器单元的第二子集中的存储器单元之间。
在上述静态随机存取存储器电路中，其中，所述存储器单元的第一子集插入在所述不同存储器单元的第二子集中的存储器单元之间，其中：所述存储器单元的第一子集包括第一存储器单元；所述不同存储器单元的第二子集包括紧邻所述第一存储器单元的第二存储器单元；所述第一存储器单元中的第一存取晶体管可操作地连接到所述第一字线；所述第一存储器单元中的第二存取晶体管可操作地连接到所述第二字线；所述第二存储器单元中的第一存取晶体管可操作地连接到所述第二字线；并且所述第二存储器单元中的第二存取晶体管可操作地连接到所述第一字线。
在上述静态随机存取存储器电路中，其中，所述存储器单元的第一子集插入在所述不同存储器单元的第二子集中的存储器单元之间，其中：所述存储器单元的第一子集包括第一存储器单元；所述不同存储器单元的第二子集包括紧邻所述第一存储器单元的第二存储器单元；所述第一存储器单元中的第一存取晶体管可操作地连接到所述第一字线；所述第一存储器单元中的第二存取晶体管可操作地连接到所述第一字线；所述第二存储器单元中的第一存取晶体管可操作地连接到所述第二字线；并且所述第二存储器单元中的第二存取晶体管可操作地连接到所述第二字线。
在上述静态随机存取存储器电路中，还包括：至少一个x解码器电路，可操作地连接到所述第一字线和所述第二字线；以及列选择电路，可操作地连接到所述行中的部分存储器单元。
在上述静态随机存取存储器电路中，其中，每个存储器单元包括六晶体管存储器单元。
在上述静态随机存取存储器电路中，其中，所述静态随机存取存储器电路包括单端口静态随机存取存储器电路。
静态随机存取存储器(SRAM)电路包括多个存储器单元，多个存储器单元以行和列布置并且被分组为存储器单元的多个块，其中每个块包括存储器单元的子集。在一些方面，存储器单元的每个子集包括一个或多个行和两个或多个列。静态随机存取存储器电路还包括多个列选择电路，其中每个列选择电路可操作地连接到存储器单元的相应的块。静态随机存取存储器电路还包括多个y解码器电路，其中每个y解码器电路可操作地连接到相应的列选择电路，以及可操作地连接到每行的第一字线和第二字线。
在上述静态随机存取存储器电路中，还包括可操作地连接到所述第一字线和所述第二字线的一个或多个x解码器电路。
在上述静态随机存取存储器电路中，其中，所述第一字线和所述第二字线与相应行中的所述存储器单元之间的连接沿着相应的行变化。
在上述静态随机存取存储器电路中，其中，所述第一字线和所述第二字线与相应行中的所述存储器单元之间的连接沿着相应的行变化，其中，每行包括第一存储器单元和紧邻所述第一存储器单元的第二存储器单元。
在上述静态随机存取存储器电路中，其中，所述第一字线和所述第二字线与相应行中的所述存储器单元之间的连接沿着相应的行变化，其中，每行包括第一存储器单元和紧邻所述第一存储器单元的第二存储器单元，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：所述第一存储器单元中的所述第一存取晶体管可操作地连接到所述第一字线；所述第一存储器单元中的所述第二存取晶体管可操作地连接到所述第二字线；所述第二存储器单元中的所述第一存取晶体管可操作地连接到所述第二字线；并且所述第二存储器单元中的所述第二存取晶体管可操作地连接到所述第一字线。
在上述静态随机存取存储器电路中，其中，所述第一字线和所述第二字线与相应行中的所述存储器单元之间的连接沿着相应的行变化，其中，每行包括第一存储器单元和紧邻所述第一存储器单元的第二存储器单元，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：所述第一存储器单元中的所述第一存取晶体管可操作地连接到所述第一字线；所述第一存储器单元中的所述第二存取晶体管可操作地连接到所述第一字线；所述第二存储器单元中的所述第一存取晶体管可操作地连接到所述第二字线；并且所述第二存储器单元中的所述第二存取晶体管可操作地连接到所述第二字线。
在上述静态随机存取存储器电路中，还包括可操作地连接到所述第一字线和所述第二字线的一个或多个x解码器电路，其中，每个存储器单元包括六晶体管存储器单元。
在上述静态随机存取存储器电路中，还包括可操作地连接到所述第一字线和所述第二字线的一个或多个x解码器电路，其中，所述静态随机存取存储器电路包括单端口静态随机存取存储器电路。
静态随机存取存储器(SRAM)电路可以包括存储器单元的阵列，其中第一字线和第二字线可操作地连接到阵列中的每行，并且多条位线可操作地连接到存储器单元的阵列。操作静态随机存取存储器电路的方法包括激活可操作地连接到阵列中的第一行存储器单元的第一字线，以仅选择第一行存储器单元中的所选择存储器单元的子集，以及激活多条位线中的位线以访问所选择存储器单元的子集中的存储器单元。然后对在所选择存储器单元的子集中访问的存储器单元执行读取操作或写入操作。
在上述方法中，其中：所述位线包括第一位线；在所述所选择存储器单元的子集中访问的所述存储器单元包括在所述所选择存储器单元的子集中访问的第一存储器单元；并且所述方法还包括：激活所述多条位线中的第二位线以访问所述所选择存储器单元的子集中的第二存储器单元；以及对所述第二存储器单元执行读取操作或写入操作。
在上述方法中，其中：所述位线包括第一位线；在所述所选择存储器单元的子集中访问的所述存储器单元包括在所述所选择存储器单元的子集中访问的第一存储器单元；并且所述方法还包括：激活所述多条位线中的第二位线以访问所述所选择存储器单元的子集中的第二存储器单元；以及对所述第二存储器单元执行读取操作或写入操作，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：激活所述第一字线激活所述第一存储器单元中的所述第一存取晶体管的第一栅极和所述第二存取晶体管的第二栅极；并且激活所述第二字线激活所述第二存储器单元中的所述第一存取晶体管的所述第一栅极和所述第二存取晶体管的所述第二栅极。
在上述方法中，其中：所述位线包括第一位线；在所述所选择存储器单元的子集中访问的所述存储器单元包括在所述所选择存储器单元的子集中访问的第一存储器单元；并且所述方法还包括：激活所述多条位线中的第二位线以访问所述所选择存储器单元的子集中的第二存储器单元；以及对所述第二存储器单元执行读取操作或写入操作，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：激活所述第一字线激活所述第一存储器单元中的所述第一存取晶体管的第一栅极和所述第二存储器单元中的所述第二存取晶体管的第二栅极；和激活所述第二字线激活所述第一存储器单元中的所述第二存取晶体管的所述第二栅极和所述第二存储器单元中的所述第一存取晶体管的所述第一栅极。

Claims (20)

1.一种静态随机存取存储器(SRAM)电路，包括：
以行和列布置并且组织成存储器单元的多个块，每个块包括存储器单元的多个行和存储器单元的多个列，每个行包括多个存储器单元，每个列包括多个存储器单元，所述多个块包括第一块和第二块；
多个位线，可操作地且分别地连接到相应的块的所述多个列；
多个列选择电路，每个所述列选择电路可操作地连接到相应的块的所述多个位线中的每个；
第一字线对，所述第一字线对中的两条字线分别可操作地连接到所述第一块和所述第二块中的每个的第一行存储器单元的第一子集和第二子集；以及
第二字线对，所述第二字线对中的两条字线分别可操作地连接到所述第一块和所述第二块的中的每个的第二行存储器单元的第一子集和第二子集；
其中，当激活所述第一字线对中的一条字线并且同时激活所述第二字线对中的一条字线时，基于被激活的第一块的第一位线和第二块的第二位线，选择分别位于第一行和第二行的所述第一块中的相应一个存储器单元和第二块中的相应一个存储器单元。
2.根据权利要求1所述的静态随机存取存储器电路，其中，所述第一行存储器单元的第一子集和所述第一行存储器单元的第二子集包括所述第一行存储器单元中的所有存储器单元。
3.根据权利要求1所述的静态随机存取存储器电路，其中，所述第一行存储器单元的第一子集插入在所述第一行存储器单元的第二子集中的存储器单元之间。
4.根据权利要求3所述的静态随机存取存储器电路，其中：
所述第一行存储器单元的第一子集包括第一存储器单元；
所述第一行存储器单元的第二子集包括紧邻所述第一存储器单元的第二存储器单元；
所述第一存储器单元中的第一存取晶体管可操作地连接到所述第一字线对中的第一字线；
所述第一存储器单元中的第二存取晶体管可操作地连接到所述第一字线对中的第二字线；
所述第二存储器单元中的第一存取晶体管可操作地连接到所述第一字线对中的第二字线；并且
所述第二存储器单元中的第二存取晶体管可操作地连接到所述第一字线对中的第一字线。
5.根据权利要求3所述的静态随机存取存储器电路，其中：
所述第一行存储器单元的第一子集包括第一存储器单元；
所述第一行存储器单元的第二子集包括紧邻所述第一存储器单元的第二存储器单元；
所述第一存储器单元中的第一存取晶体管可操作地连接到所述第一字线对中的第一字线；
所述第一存储器单元中的第二存取晶体管可操作地连接到所述第一字线对中的第一字线；
所述第二存储器单元中的第一存取晶体管可操作地连接到所述第一字线对中的第二字线；并且
所述第二存储器单元中的第二存取晶体管可操作地连接到所述第一字线对中的第二字线。
6.根据权利要求1所述的静态随机存取存储器电路，还包括：
至少一个x解码器电路，可操作地连接到所述第一字线对和所述第二字线对；以及
列选择电路，可操作地连接到所述行中的部分存储器单元。
7.根据权利要求1所述的静态随机存取存储器电路，其中，每个存储器单元包括六晶体管存储器单元。
8.根据权利要求1所述的静态随机存取存储器电路，其中，所述静态随机存取存储器电路包括单端口静态随机存取存储器电路。
9.一种静态随机存取存储器(SRAM)电路，包括：
多个存储器单元，以行和列布置并且组织成存储器单元的多个块，其中，每个块包括所述存储器单元的子集，所述存储器单元的每个子集包括多个行和多个列，所述多个块包括第一块和第二块；
多个位线，可操作地且分别地连接到相应的块的所述多个列，其中，所述多个列中的列可操作地连接到相应的第一位线和相应的第二位线；
多个列选择电路，其中，所述多个列选择电路中的每个列选择电路可操作地连接到相应的块的多个位线；
多个y解码器电路，其中，所述多个y解码器电路中的每个y解码器电路可操作地连接到相应的列选择电路；
第一字线对，所述第一字线对中的两条字线分别可操作地连接到所述第一块和所述第二块中的每个的第一行存储器单元的第一子集和第二子集；以及
第二字线对，所述第二字线对中的两条字线分别可操作地连接到所述第一块和所述第二块中的每个的第二行存储器单元的第一子集和第二子集；
其中，当激活所述第一字线对中的一条字线并且同时激活和所述第二字线中的一条字线时，基于被激活的所述第一块的第一位线和所述第二块的第二位线，选择分别位于第一行和第二行的所述第一块中的相应一个存储器单元和所述第二块中的相应一个存储器单元。
10.根据权利要求9所述的静态随机存取存储器电路，还包括可操作地连接到所述第一字线对和所述第二字线对的一个或多个x解码器电路。
11.根据权利要求9所述的静态随机存取存储器电路，其中，所述第一字线对与所述第一行存储器单元中的所述存储器单元之间的连接沿着相应的行变化。
12.根据权利要求11所述的静态随机存取存储器电路，其中，所述第一行存储器单元包括第一存储器单元和紧邻所述第一存储器单元的第二存储器单元。
13.根据权利要求12所述的静态随机存取存储器电路，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：
所述第一存储器单元中的所述第一存取晶体管可操作地连接到所述第一字线对中的第一字线；
所述第一存储器单元中的所述第二存取晶体管可操作地连接到所述第一字线对中的第二字线；
所述第二存储器单元中的所述第一存取晶体管可操作地连接到所述第一字线对中的第二字线；并且
所述第二存储器单元中的所述第二存取晶体管可操作地连接到所述第一字线对中的第一字线。
14.根据权利要求12所述的静态随机存取存储器电路，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：
所述第一存储器单元中的所述第一存取晶体管可操作地连接到所述第一字线对中的第一字线；
所述第一存储器单元中的所述第二存取晶体管可操作地连接到所述第一字线对中的第一字线；
所述第二存储器单元中的所述第一存取晶体管可操作地连接到所述第一字线对中的第二字线；并且
所述第二存储器单元中的所述第二存取晶体管可操作地连接到所述第一字线对中的第二字线。
15.根据权利要求10所述的静态随机存取存储器电路，其中，每个存储器单元包括六晶体管存储器单元。
16.根据权利要求10所述的静态随机存取存储器电路，其中，所述静态随机存取存储器电路包括单端口静态随机存取存储器电路。
17.一种操作静态随机存取存储器(SRAM)电路的方法，所述静态随机存取存储器电路包括存储器单元的阵列，所述阵列包括以行和列布置并且组织成存储器单元的多个块，每个块包括存储器单元的多个行和存储器单元的多个列，每个行包括多个存储器单元，每个列包括多个存储器单元，所述多个块包括第一块和第二块，
第一字线对中的两条字线分别可操作地连接到所述第一块和所述第二块中的每个的第一行存储器单元的第一子集和第二子集，第二字线对中的两条字线分别可操作地连接到所述第一块和所述第二块中的每个的第二行存储器单元的第一子集和第二子集，并且多个位线分别可操作地连接到所述第一块和所述第二块的相应多个列，所述方法包括：
同时激活所述第一字线对中的一条字线和所述第二字线对中的一条字线，同时激活与所述第一块相应的第一位线和与所述第二块相应的第二位线，以访问分别位于第一行和第二行的所述第一块中的相应第一存储器单元和第二块中的相应第二存储器单元；
对分别位于第一行和第二行的所述第一块和第二块中访问的第一存储器单元和第二存储器单元执行读取操作或写入操作。
18.根据权利要求17所述的方法，其中：
所述静态随机存取存储器电路包括单端口静态随机存取存储器电路。
19.根据权利要求18所述的方法，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：
激活所述第一字线对中的所述一条字线激活所述第一存储器单元中的所述第一存取晶体管的第一栅极和所述第二存取晶体管的第二栅极；并且
激活所述第二字线对中的所述一条字线激活所述第二存储器单元中的所述第一存取晶体管的所述第一栅极和所述第二存取晶体管的所述第二栅极。
20.根据权利要求18所述的方法，其中，所述第一存储器单元和所述第二存储器单元的每个包括第一存取晶体管和第二存取晶体管，并且：
激活所述第一字线对中的所述一条字线激活所述第一存储器单元中的所述第一存取晶体管的第一栅极；和
激活所述第二字线对中的所述一条字线激活所述第二存储器单元中的所述第一存取晶体管的所述第一栅极。
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