TW202008363A - 半導體元件 - Google Patents

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Abstract

一種半導體元件，包含設置在複數個列及複數個欄中的複數記憶單元。元件更包含複數初級字元線，其中每一個初級字元線連接於設置在一個列中的第一複數記憶單元及複數位元線對；每一個初級字元線連接於設置在一個欄中的第二複數記憶單元。元件更包含字元線驅動電路，操作以選擇初級字元線之第一初級字元線，以及操作以自第一端對所選擇之第一初級字元線充電；以及次級字元線，操作以自第二端對所選擇之第一初級字元線充電。

Description

半導體元件
本揭示是有關於一種半導體元件，特別是關於記憶體元件之半導體元件。
積體電路記憶體之其中一種常見的種類為靜態隨機存取記憶體(Static random access memory；SRAM)元件。SRAM元件包含複數個記憶單元之陣列。每一個記憶單元使用連接在較高參考位準及較低參考位準之間的電晶體之預定數目，因而以儲存在另一個儲存節點的互補資訊，使得二個儲存節點之其中一者被所儲存的資訊佔據。在一個實例中，SRAM記憶單元儲存在另一個儲存節點。SRAM記憶單元之每一個位元(Bit)儲存在六個電晶體中的其中四者，且前述之四個電晶體形成相互交叉耦合反相器。其餘的二個電晶體連接於字元線，用以在讀取及寫入操作時，藉由選擇性連接記憶單元至位元線，控制存取記憶單元。
當記憶體結構變小，字元線之金屬維度亦變小。縮小金屬維度的字元線會造成不良電壓分布，進而造成記憶單元之效能減低。更進一步，當記憶體裝置及字元線便小時，沒有空間給簡易提升金屬字元線結構。此外，字元線 之電阻隨著字元線變小而增加，藉以影響SRAM元件之效能。
本揭示案之實施例是關於一種半導體元件，包含複數記憶單元，設置在複數個列及複數個欄中；複數初級字元線，其中每一個該等初級字元線連接於設置在一個該等列中的一第一複數記憶單元；一字元線驅動電路，操作以選擇該等初級字元線之一第一初級字元線，以及操作以自一第一端對所選擇之該第一初級字元線充電；以及至少一次級字元線，操作以自一第二端對所選擇之該第一初級字元線充電。
100‧‧‧記憶體元件
110‧‧‧單元陣列
120‧‧‧字元線驅動電路
140‧‧‧輸入/輸出電路
150‧‧‧升壓器字元線
160‧‧‧升壓器字元線驅動電路
202a1、202a2、...、202an‧‧‧記憶單元
202m1、202m2、202m3、....202mn‧‧‧記憶單元
202、202mn‧‧‧記憶單元
300、400、500、600、700、800‧‧‧記憶體元件
302、502、702‧‧‧單元陣列
304、504、704‧‧‧字元線驅動電路
306、506、706‧‧‧升壓器字元線驅動電路
308、508、708‧‧‧方塊
900‧‧‧方法
902、904、906、908、910‧‧‧方塊
1000‧‧‧電壓分布
1002、1004‧‧‧圖表
V0、V1‧‧‧位準
WL1、WLm‧‧‧字元線
WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>、WL<7>、WL<n>‧‧‧字元線
WLB<0>、WLB<1>、WLB<2>、WLB<3>‧‧‧升壓器字元線
BL0、BL1、BL2、BLn、BLB0、BLB1、BLB2、BLBn‧‧‧位元線
CKP_WL‧‧‧系統時脈訊號
XB<0>、XB<1>、XB<2>、XB<3>、XA<0>、XA<1>、XA<2>、XA<3>、XA<4>、XA<5>、XA<6>、XA<7>、 XAB<0>、XAB<1>、XAB<2>、XAB<3>、XAB<4>、XAB<5>、XAB<6>、XAB<7>‧‧‧位址線
A<0>、A<1>、A<2>‧‧‧位址線
352A、352B、352C、352D、352E、352F、352G、352H、354A、354B、354C及354D‧‧‧邏輯運算子
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示案之實施例之態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵之尺寸。
第1圖係根據一些實施例的記憶單元之一個實例之示意圖。
第2圖描繪根據一些實施例的SRAM單元陣列之一個實例之示意圖。
第3A圖描繪根據一些實施例的第一記憶體元件之一個實例之示意圖。
第3B圖描繪根據一些實施例的預先解碼電路之一個實例之示意圖。
第4圖描繪根據一些實施例的第一記憶單元之實例中的單元陣列之佈局之一個實例。
第5圖描繪根據一些實施例的第二記憶體元件之一個實例之示意圖。
第6圖描繪根據一些實施例的第二記憶單元之實例中的單元陣列之佈局之一個實例。
第7圖描繪根據一些實施例的第三記憶體元件之一個實例之示意圖。
第8圖描繪根據一些實施例的第三記憶單元之實例中的單元陣列之佈局之一個實例。
第9圖描繪根據一些實施例的用以操作升壓器字元線與記憶體元件連接之方法之一個實例。
第10圖描繪根據一些實施例的記憶單元之實例中的字元線之電壓分布之一個實例。
以下揭示內容提供許多不同實施例或實例，以便實施所提供之標的之不同特徵。下文描述部件、值、操作、材料、佈置或類似者之特定實例以簡化本揭示案之實施例。當然，此等僅為實例且不欲為限制性。涵蓋其他部件、值、操作、材料、佈置或類似者。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包含以直接 接觸形成第一特徵與第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本揭示案之實施例可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可類似解讀本文所使用之空間相對性描述詞。
根據本揭示案之一些實施例，提供一種記憶單元額外的字元線(Word line)。更具體地，本揭示案之一些實施例提供一種靜態隨機存取記憶體(Static random access memory；SRAM)額外的金屬線，用以改善字元線電壓分布(Voltage profile)。額外的金屬線亦可指為升壓器字元線或次級字元線，提升記憶單元之效能。舉例來說，額外的字元線提供較佳的週期時間以及較佳的時序以輸出時間給記憶單元。額外的字元線改善單元陣列302中字元線的電壓分布，輪流改善了在提供之輸入與自陣列302接收之對應輸出之間的時間間隔。
在一些實施例的實例中，升壓器字元線相較於存在的字元線更厚且更寬。因此，升壓器字元線之電阻值小於存在的字元線之電阻值。一些實施例中，升壓器字元線由相異於存在的字元線所形成之金屬之另一種金屬種類形成。舉例來說，升壓器字元線形成於第二層，且前述之第二層係相異於包含存在的字元線的第一層。舉例來說，存在的字元線形成於金屬類型一，而升壓器字元線形成於其他的金屬類型如金屬類型二或金屬類型三。
根據一些實施例，第1圖描繪記憶體元件100之一個實例。如第1圖所示，記憶體元件100包含單元陣列110。單元陣列110包含置在具有複數個列及複數個欄的矩陣中的複數個記憶單元(亦指位元單元)。每一個複數記憶單元操作以儲存資料中的一個位元(Bit)。此外，單元陣列110中每一個單元連接於一個字元線及一個位元線對(Pair)。關於本揭示案之實施例之第2圖描繪並說明單元陣列110之一種實例。
記憶體元件100更包含字元線驅動電路120。字元線驅動電路120操作以選擇單元陣列110中的字元線，並活化或對所選擇之字元線充電，並充電至邏輯高位準(Logic high)。邏輯高位準大約等於第一預定位準。在一些實施例的實例中，字元線驅動電路120為解碼電路，其中包含複數個邏輯運算子用以解碼位址線(Address line)，以辨識字元線用以充電或是用以活化。位址線被充電至邏輯高位準(即大約為第一預定位準)，或是充電至邏輯低位準 (Logic low，即大約為第二預定位準)。在一些實施例的實例中，第二預定位準為大約等於接地位準或是零伏特。然而，也可以使用其他合適的邏輯低位準。邏輯高位準以位元1表示，且邏輯低位準以位元0表示在一些實施例的實例中，在選擇字元線之後，字元線驅動電路120操作以自所選擇的字元線之第一端對所選擇的字元線充電。
用在字元線驅動電路120中的位址線的數目是根據單元陣列110中字元線的總數目決定。舉例來說，k個位址線是用於2k個字元線。也就是說，一個位址線是用在當單元陣列110包含至多二個字元線時；二個位址線是用在當單元陣列110包含三個或四個字元線時；三個位址線是用在當單元陣列110包含四個至八個字元線時，以此類推。
記憶體元件100包含輸入/輸出電路140。輸入/輸出電路140操作以讀取或寫入資料於單元陣列110。舉例來說，輸入/輸出電路140操作以感應複數個位元線對之位準，並操作以比較每一個對之位準。在一些實施例的實例中，在一個位元線對中，當第一位元線之位準高於第二位元線之位準，輸入/輸出電路140讀取輸出為邏輯1。此外，在一個位元線對中，當第一位元線之位準低於第二位元線之位準，輸入/輸出電路140讀取輸出為邏輯0。
記憶體元件100更包含一個或多個升壓器字元線150。每一個升壓器字元線150係關聯於一個或多個字元線。舉例來說，一個升壓器字元線150可以關聯於字元線之預定數目。在以下討論之內容中，一些實施例使用以二元數 字表示的字元線位址。為了簡化表示升壓器字元線關聯於具有預定數目之字元線，一些實例是以2n個字元線關聯於每一個升壓器字元線(n為正整數)。據此，每一個升壓器字元線可以以21個(二個)字元線、22個(四個)字元線或23個(八個)字元線等等為關聯。因此，單元陣列110可以關聯於數個升壓器字元線。雖然圖中所示之升壓器字元線150為獨立於單元陣列110，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，升壓器字元線150可以為單元陣列110之部分。
記憶體元件100更包含升壓器字元線驅動電路160。升壓器字元線驅動電路160操作以透過升壓器字元線150對所選擇之位準升壓。舉例來說，升壓器字元線驅動電路160操作以對所選擇之字元線之位準升壓，其中係藉由自所選擇之字元線之第二端，對所選擇之字元線充電。升壓器字元線驅動電路160包含複數個邏輯運算子用以解碼升壓器字元線150以及一個或多個位址線之位準。雖然圖中所示為二個獨立電路，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，字元線驅動電路120與升壓器字元線驅動電路160可以結合為一個單一的電路。
第2圖描繪單元陣列110之一個實例。如第2圖所示，單元陣列110包含複數個記憶單元202a1、202a2、...、202nm(共同是指複數個記憶單元202)。單元陣列110中的每一個單元為操作以儲存資訊中的一個位元(即0或1)。記憶單元202之一實例包含一對交叉耦合反相 器(亦指Q及Q-bar(補數Q)，其中Q-bar為Q之補數)，用以儲存資訊中的一個位元。交叉耦合反相器連接於一對存取電晶體，且前述之存取電晶體對准許存取儲存在交叉耦合反相器中的資訊。在一些實施例的實例中，儘管單元陣列110之複數個記憶單元202在圖示中包含四個電晶體，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，每一個複數個記憶單元202可以包含不同數量的電晶體。舉例來說，每一個複數個記憶單元202可以包含六個、八個、十個、十一個、十二個電晶體等等。此外，單元陣列110中複數個記憶單元202之每一者可以為單埠單元或多埠(例如雙埠或三埠)單元。
如第2圖所示，單元陣列110之複數個記憶單元202設置在具有複數個列及複數個欄的矩陣中。單元陣列110之每一個列及每一個欄包含記憶單元202之預定數目。舉例來說，第一個列包含記憶單元202a1、202a2、202a3、....及202an。在下一個列的記憶單元202可能被標定為202b1，且每一個列續以在單元陣列110之第m個(mth)列中被標定為202m1、202m2、202m3、....及202mn。第一個列中的每一個記憶單元202連接於第一字元線WL1。相似地，第m個列中的每一個記憶單元202連接於第m字元線WLm。字元線控制存取各自的記憶單元202。舉例來說，第一字元線WL1控制存取記憶單元202a1、202a2、202a3、....及202an。也就是說，為了讀取或寫入資料於記憶單元202a1、202a2、202a3、....及202an，第一字元 線WL1被活化或被充電至邏輯1。為了保留資料於記憶單元202a1、202a2、202a3、....及202an中，第一字元線WL1被去活化或是被充電至邏輯0。
此外，如第2圖所示，記憶單元202中每一個欄連接於一個位元線對。舉例來說，第一個欄中的每一個記憶單元202(即202a1、...,、202m1)連接於位元線BL0及BLB0。相似地，第二個欄中的每一個記憶單元202(即202a2、...、202m2)連接於位元線BL1及BLB1。此外，第三個欄中的每一個記憶單元202(即202a3、...、202m3)連接於位元線BL2及BLB2。更進一步，第n個欄中的每一個記憶單元202(即202an、...、202mn)連接於位元線BLn及BLBn。在一些實施例的實例中，位元線BLBn為位元線BLn之互補(Complementary)。位元線對用以讀取或寫入資料於記憶單元202。
字元線連接於複數個記憶單元202中存取電晶體對之閘極。因此，當字元線被活化並被充電至邏輯1(即，充電至第一位準)時，各自的記憶單元202連接於位元線對中其中一個位元線。記憶單元202接著藉由比較位元線對中的二個位元線之間的位準而被存取。即使第2圖所示為SRAM元件，其他種類的記憶體元間皆在本揭示案之一些實施例的範圍內。
根據本揭示案之一些實施例，第3A圖描繪第一記憶體元件300之一個實例。在一些實施例的實例中，第一記憶體元件300為第1圖之記憶體元件100之一個示意實 例。第一記憶體元件300包含單元陣列302。單元陣列302包含字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>(亦指為WL<n>)。每一個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>皆連接於記憶單元(如第2圖所示之複數個記憶單元202)。雖然圖示中的單元陣列302僅包含8個字元線，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，單元陣列302能包含多於8個或少於8個字元線。舉例來說，單元陣列302能包含16、32、128或256個字元線。在一些實施例的實例中，單元陣列302為具有8個字元線之第1圖及第2圖之單元陣列110之一個示意實例(即m為8)。
此外，單元陣列302包含複數個升壓器字元線WLB<0>、WLB<1>、WLB<2>及WLB<3>。在一些實施例的實例中，升壓器字元線WLB<0>、WLB<1>、WLB<2>及WLB<3>為具有預定長度及預訂寬度的金屬條帶。在一些實施例的實例中，升壓器字元線WLB<0>、WLB<1>、WLB<2>及WLB<3>為第1圖之升壓器字元線150之一個示意實例。單元陣列302中的每一個升壓器字元線係關聯於一對字元線。舉例來說，升壓器字元線WLB<0>係關聯於字元線WL<0>及WL<1>。相似地，升壓器字元線WLB<1>係關聯於字元線WL<2>及WL<3>；升壓器字元線WLB<2>係關聯於字元線WL<4>及WL<5>；升壓器字元線WLB<3>係關聯於字元線WL<6>及WL<7>。一個升壓 器字元線之配置是提供給(或是關聯於)每一對字元線，前述之配置可以是指2：1之配置。一對字元線的組合及所關連之升壓器字元線的組合形成2：1之配置的一個實例被標定為單元方塊308。在一些實施例的實例中，單元方塊308可以複製，以擴展單元陣列302之尺寸。
單元陣列302藉由使用字元線驅動電路304而被存取。舉例來說，字元線驅動電路304是操作以選擇單元陣列302中的字元線，並操作以對所選擇之字元線充電至邏輯高位準。此外，字元線驅動電路304是操作以對升壓器字元線充電至預先解碼位址線位準，其中前述之升壓器字元線係關聯於所選擇之字元線。字元線驅動電路304是操作以自所選擇之字元線之第一端，對所選擇之字元線充電。在一些實施例的實例中，字元線驅動電路304為第1圖之字元線驅動電路120之一個示意實例。
字元線驅動電路304包含三個位址線，用以操控單元陣列302。三個位址線中之每一者被充電至邏輯高位準或至邏輯低位準，藉以提供8個獨特的選擇選項(即000、001、010、011、100、101、110及111)。字元線驅動電路304包含解碼電路，且解碼電路包含複數個邏輯運算子，用以解碼位址線之位準以選擇單元陣列302中之字元線。對於每一個獨特的位址線之位準的組合，邏輯運算子用以選擇僅有一個字元線。舉例來說，如第3A圖所示，字元線驅動電路304包含具有複數個AND邏輯運算子、NAND邏輯運算子及NOT邏輯運算子的解碼電路。然而，在本領域具有 通常知識者閱讀在本揭示案之一些實施例後應能了解，其他種類的邏輯運算子亦可以被實現在字元線驅動電路304中的解碼電路。
第一記憶體元件300之一個實例之一個示意實例包含升壓器字元線驅動電路306。在一些實施例的實例中，升壓器字元線驅動電路306為第1圖之升壓器字元線驅動電路160之一個示意實例。升壓器字元線驅動電路306是操作以解碼升壓器字元線之位準，且前述之升壓器字元線係關聯於所選擇之字元線以及升壓器位址線。舉例來說，如第3A圖所示，字元線及升壓器位址線連接於升壓器字元線驅動電路306之輸入端。根據解碼，升壓器字元線驅動電路306是操作以自所選擇之字元線之第二端，對所選擇之字元線充電，其中第二端與所選擇之字元線之第一端相反。對於2：1之配置，升壓器字元線驅動電路306可以使用2個升壓器解碼位址線(亦指預先解碼之升壓器位址線)，自所選擇之字元線之相反端對所選擇之字元線充電。
舉例來說，如第2圖所示之方塊308，升壓器字元線驅動電路306包含複數個NOR邏輯運算子。所關聯之升壓器字元線連接於NOR邏輯運算子之一個輸入端，且升壓器解碼位址線連接於NOR邏輯運算子之其他個輸入端。NOR邏輯運算子之多個輸入端連接於字元線之第二端。因此，當所關聯之升壓器字元線以及升壓器解碼位址線之位準皆為邏輯低位準時，NOR邏輯運算子之輸出端為邏輯高位準，藉以自第二端對所選擇之字元線充電。雖然所示之升壓 器字元線驅動電路306包含複數個NOR邏輯運算子在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，其他種類的邏輯運算子亦可以被實現在升壓器字元線驅動電路306中的功能。
在一些實施例的實例中，字元線驅動電路304並非操作以解碼位址線之位準，而是操作以解碼預先解碼之位址線之位準，用以選擇第一記憶體元件300之字元線。舉例來說，如第3A圖所示，字元線驅動電路304是操作以解碼預先解碼之位址線XB<0>、XB<1>、XB<2>、XB<3>、XA<0>、XA<1>、XAB<0>及XAB<1>之位準，用以選擇第一記憶體元件300之字元線。在一些實施例的實例中，預先解碼之位址線XB<0>、XB<1>、XB<2>、XB<3>、XA<0>及XA<1>以及預先解碼之升壓器位址線XAB<0>及XAB<1>是由第3B圖及以下說明中預先解碼之位址線A<0>、A<1>及A<2>所獲得。
第3B圖顯示用於預先解碼位址線A<0>、A<1>及A<2>的預先解碼電路350之一實例。如第3B圖所示，預先解碼電路350對三個位址線其中之二者(即A<1>及A<2>)解碼，並解碼成四個預先解碼之位置線(即XB<0>、XB<1>、XB<2>及XB<3>)。相似地，預先解碼電路350對剩餘的第三個位址線(即A<0>)解碼，並解碼成預先解碼位置線(即XA<0>及XA<1>)。此外，剩餘的第三個位址線A<0>被預先解碼成二個預先解碼之升壓器位址線(即XAB<0>及XAB<1>)。在一些實施例的實例中，預先解碼 之升壓器位址線XAB<0>與預先解碼之位址線XA<0>為互補(Complementary)。
雖然所示之預先解碼電路350是用以對位址線A<1>及A<2>解碼，並解碼成預先解碼之位址線XB<0>、XB<1>、XB<2>及XB<3>，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，三個位址線A<0>、A<1>及A<2>其中之任二者可以被預先解碼成預先解碼之位址線XB<0>、XB<1>、XB<2>及XB<3>；且剩餘之第三個位址線可以被預先解碼成預先解碼之位址線XA<0>及XA<1>或被預先解碼成預先解碼之升壓器位址線XAB<0>及XAB<1>。
再回到第3B圖，預先解碼電路350包含複數個邏輯運算子，例如複數個NOT邏輯運算子352A、352B、352C、352D、352E、352F、352G及352H(共同是指複數個NOT邏輯運算子352)；以及複數個NAND邏輯運算子354A、354B、354C及354D(共同是指複數個NAND邏輯運算子354)。雖然圖示中的預先解碼電路350是由NOT邏輯運算子352及NAND邏輯運算子354所形成，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，預先解碼電路350亦可以由其他種類的邏輯運算子形成。
第一位址線A<1>連接於第一NOT邏輯運算子352A、第二NAND邏輯運算子354B以及第四NAND邏輯運算子354D的每一個輸入端。第二位址線A<2>連接於第二 NOT邏輯運算子352B、第三NAND邏輯運算子354C以及第四NAND邏輯運算子354D的每一個輸入端。
第一NOT邏輯運算子352A的輸出端連接於第一NAND邏輯運算子354A以及第三NAND邏輯運算子354C的每一個輸入端。第二NOT邏輯運算子352B的輸出端連接於第一NAND邏輯運算子354A以及第二NAND邏輯運算子354B的每一個輸入端。第一NAND邏輯運算子354A、第二NAND邏輯運算子354B、第三NAND邏輯運算子354C以及第四NAND邏輯運算子354D的輸出端分別連接於第三NOT邏輯運算子352C、第四NOT邏輯運算子352D、第五NOT邏輯運算子352E以及第六NOT邏輯運算子352F的輸入端。第三NOT邏輯運算子352C、第四NOT邏輯運算子352D、第五NOT邏輯運算子352E以及第六NOT邏輯運算子352F分別提供預先解碼之位址線XB<0>、XB<1>、XB<2>及XB<3>。
第二位址線A<2>連接於第七NOT邏輯運算子352G的輸入端，且第七NOT邏輯運算子352G的輸出端連接於第八NOT邏輯運算子352H的輸入端。第七NOT邏輯運算子352G的輸出端提供預先解碼之位址線XA<0>以及預先解碼之升壓器位址線XAB<1>。第八NOT邏輯運算子352H的輸出端提供預先解碼之位址線XA<1>以及預先解碼之升壓器位址線XAB<0>。
在一些實施例的實例中，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，預先解碼電 路350本身為例示性的，且其他種類及配置的預先解碼電路亦可以被使用在第一記憶體元件300中的預先解碼之位址線。在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，位址線A<0>、A<1>及A<2>可以被預先解碼成不同於預先解碼之位址線XB<0>、XB<1>、XB<2>、XB<3>、XA<0>、XA<1>、XAB<0>以及XAB<1>之預先解碼之位址線。
再回到第3A圖及第3B圖，單元陣列302操作以使用預先解碼之位址線。如第3A圖所示，預先解碼之位址線XB<0>、XB<1>、XB<2>、XB<3>、XA<0>以及XA<1>連接於字元線驅動電路304之輸入端，且預先解碼之位址線XAB<0>以及XAB<1>連接於升壓器字元線驅動電路306之輸入端。舉例來說，預先解碼之位址線XB<0>、XB<1>、XB<2>、XB<3>、XA<0>以及XA<1>連接於字元線驅動電路304之AND邏輯運算子之輸入端。AND邏輯運算子的輸出端沿著系統時脈訊號CKP_WL連接於第一組NAND邏輯運算子的輸入端。第一組NAND邏輯運算子的輸出端連接於NOT邏輯運算子的輸入端。NOT邏輯運算子的輸出端輪流連接於單元陣列302之字元線。此外，預先解碼之位址線XB<0>、XB<1>、XB<2>以及XB<3>沿著系統時脈訊號CKP_WL連接於第二組NAND邏輯運算子的輸入端。第二組NAND邏輯運算子的輸出端連接於升壓器字元線。
舉例來說，預先解碼之位址線XB<0>、XB<1>、XB<2>、XB<3>、XA<0>、XA<1>、XAB<0> 以及XAB<1>是用來選擇字元線並對單元陣列302中所選擇之字元線充電。舉例來說，當每一個第一位址線A<0>、第二位址線A<1>以及第三位址線A<2>之位準為邏輯高位準時，每一個預先解碼之位址線XA<1>以及XB<3>之位準亦為邏輯高位準。例如，對於如第3B圖所示之預先解碼電路350，當每一個第二位址線A<1>以及第三位址線A<2>之位準為邏輯高位準時，第四NAND邏輯運算子354D的輸出端之位準為邏輯低位準。第四NAND邏輯運算子354D的輸出端之位準為邏輯低位準，是因為第四NAND邏輯運算子354D連接於第六NOT邏輯運算子352F的輸入端，第六NOT邏輯運算子352F的輸出端(即預先解碼之位址線XB<3>)之位準為邏輯高位準。相似地，當第一位址線A<0>之位準為邏輯高位準時，第七NOT邏輯運算子352G的輸出端之位準為邏輯低位準。第七NOT邏輯運算子352G的輸出端之位準為邏輯低位準，是因為第七NOT邏輯運算子352G連接於第八NOT邏輯運算子352H的輸入端，第八NOT邏輯運算子352H的輸出端(即預先解碼之位址線XB<1>以及預先解碼之升壓器位址線XAB<0>)之位準為邏輯高位準。此外，預先解碼之位址線XB<0>、XB<1>、XB<2>以及XA<0>以及預先解碼之升壓器位址線XAB<1>之位準為邏輯低位準。
此外，當每一個預先解碼之位址線XA<1>以及XB<3>之位準為邏輯高位準時，字元線WL<7>被選擇且被充電至邏輯高位準。如第3A圖所示的所選擇之字元線 WL<7>自第一端被充電至邏輯高位準。此外，當預先解碼之位址線XB<3>之位準為邏輯高位準時，則所關聯之升壓器字元線WLB<3>被充電至邏輯低位準。
更進一步，當預先解碼之位址線XA<1>之位準為邏輯高位準時，預先解碼之升壓器位址線XAB<1>之位準為邏輯低位準。在操作期間，當所關聯之升壓器字元線WLB<3>被充電至邏輯低位準且預先解碼之升壓器位址線XAB<1>被充電至邏輯低位準，升壓器字元線驅動電路306的輸出端之位準為邏輯高位準，其中升壓器字元線驅動電路306的輸出端自第二端對所選擇之字元線WL<7>充電至邏輯高位準。因此，相較於傳統只對所選擇之字元線之一端充電的設置方式，根據一些實施例的實例，單元陣列302中所選擇之字元線WL<7>之二端皆被充電，藉以改善單元陣列302之週期時間。
相似地，當字元線WL<0>被選擇，預先解碼之升壓器位址線XAB<0>亦被選擇，且升壓器字元線WLB<0>被活化，藉以自第一端及第二端對字元線WL<0>充電。此外，當字元線WL<1>被選擇，預先解碼之升壓器位址線XAB<1>亦被選擇，且升壓器字元線WLB<0>被活化，因此自第一端及第二端對字元線WL<1>充電。另外，當字元線WL<2>被選擇，預先解碼之升壓器位址線XAB<0>亦被選擇，且升壓器字元線WLB<1>被活化，藉以自第一端及第二端對字元線WL<2>充電。此外，當字元線WL<3>被選擇，預先解碼之升壓器位址線XAB<1>亦被 選擇，且升壓器字元線WLB<3>被活化，因此自第一端及第二端對字元線WL<3>充電。相似地，當字元線WL<4>被選擇，預先解碼之升壓器位址線XAB<0>亦被選擇，且升壓器字元線WLB<2>被活化，因此，自第一端及第二端對字元線WL<4>充電。此外，當字元線WL<5>被選擇，預先解碼之升壓器位址線XAB<1>亦被選擇，且升壓器字元線WLB<2>被活化，因此自第一端及第二端對字元線WL<5>充電。最後，當字元線WL<6>被選擇，預先解碼之升壓器位址線XAB<0>亦被選擇，且升壓器字元線WLB<3>被活化，因此自第一端及第二端對字元線WL<6>充電。
第4圖描繪單元陣列302中字元線以及升壓器字元線之佈局之一個實例。字元線以及升壓器字元線可以相互連接，例如第3A圖中所示之字元線驅動電路304以及升壓器字元線驅動電路306的結構。如第4圖所示，每一個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>以及WL<7>係形成呈具有第一長度及第一寬度之條帶。此外，前述之條帶具有第一厚度(圖中未示)。字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>以及WL<7>係由介電材料所形成並呈大致上相互平行的。第一長度取決於每一個字元線與記憶單元連接之數目。舉例來說，字元線之長度隨著字元線與記憶單元連接之數目增加而增加。字元線自第一金屬形成。舉例來說，第一金屬可為金屬類型一。
如第4圖所示，每一個升壓器字元線WLB<0>、WLB<1>、WLB<2>以及WLB<3>係形成呈具有第二長度及第二寬度之條帶。此外，前述之條帶具有第二厚度(圖中未示)。升壓器字元線WLB<0>、WLB<1>、WLB<2>以及WLB<3>係由介電材料所形成並呈大致上相互平行的。在一些實施例的實例中，關聯於升壓器字元線之第二寬度大於關聯於字元線之第一寬度。此外，一些實施例中，關聯於升壓器字元線之第二厚度大於關聯於字元線之第一厚度。因此，由於寬度與厚度之增加，升壓器字元線之電阻值小於字元線之電阻值。
在一些實施例的實例中，沒有任何一個單元陣列302中的記憶單元是直接連接於升壓器字元線。相反地，如第3A圖所示之實施例中，升壓器字元線連接於所關聯之字元線之第二端，其中為輪流連接於單元陣列302中的記憶單元。舉例來說，如第3A圖所示之升壓器字元線WLB<3>延伸自字元線驅動電路304至連接字元線WL<7>之第二端(第3A圖中的右側)之升壓器字元線驅動電路306。因此，升壓器字元線的維度並沒有被相似於應用於字元線的設計約束限制，由於單元陣列302中的每一個字元線被設計成用以連接被字元線所支持的每一個記憶單元中的一個列。每一個字元線所需的長度與寬度被記憶單元中存在的列之數目影響，其中前述的列連接於所關聯的字元線。然而，升壓器字元線具有未與任何記憶單元直接連接的屬性，升壓器字元線可以被設計成用以最佳化電阻值。升壓器字元線促使自字元 線之第二端對所關聯之字元線充電，而非具有直接選擇記憶單元之功能。據此，升壓器字元線未直接連接於記憶單元。舉例來說，升壓器字元線可以被設計成較字元線薄且寬。升壓器字元線之電阻值隨著升壓器字元線之厚度增加及/或厚度增加而減小。當升壓器字元線連接於字元線，例如第3A圖所示之字元線驅動電路304以及升壓器字元線驅動電路306，較低的升壓器字元線之電阻值減少了字元線與升壓器字元線連接之組合的電阻值。
在一些實施例的實例中，升壓器字元線形成自字元線之獨立層。舉例來說，升壓器字元線形成於字元線之層之上方或下方。升壓器字元線透過介電材料而獨立於字元線。另外，升壓器字元線可以形成自相異於字元線之金屬的其他金屬。舉例來說，升壓器字元線可以形成自第二金屬類型，且字元線可以形成自第一金屬類型，其中第二金屬類型相異於第一金屬類型。
根據本揭示案之一些實施例，第5圖描繪第二記憶體元件500之一個實例。在一些實施例的實例中，第二記憶體元件500為第1圖之記憶體元件100之一個示意實例，並為4：1之配置。其中4：1之配置是指四個字元線關聯於一個升壓器字元線。第二記憶體元件500包含單元陣列502。單元陣列502包含複數個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>。每一個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>皆連接於複數記憶單 元(圖中未示)。雖然圖示中的單元陣列502僅包含八個字元線，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，單元陣列502可以包含多於八個或少於八個字元線。舉例來說，單元陣列502為具有八個字元線之第1圖及第2圖之單元陣列110之一個示意實例(即m為8)。
如第5圖所示，單元陣列502更包含複數個升壓器字元線WLB<0>及WLB<1>。每一個升壓器字元線係關聯於一組為四個的字元線。舉例來說，升壓器字元線WLB<0>係關聯於字元線WL<0>、WL<1>、WL<2>及WL<3>，且升壓器字元線WLB<1>係關聯於字元線WL<4>、WL<5>、WL<6>及WL<7>。如上所述，關聯於一組為四個的字元線及一個升壓器字元線所為的配置，此配置是指4：1之配置。四個字元線以及所關聯之升壓器字元線的組合形成4：1之配置被標定為單元方塊508。在一些實施例的實例中，單元方塊508可以複製，以擴展單元陣列502之尺寸。
單元陣列502藉由使用字元線驅動電路504而被存取。舉例來說，字元線驅動電路504是操作以選擇單元陣列502中的字元線，並操作以對所選擇之字元線充電至邏輯高位準。此外，字元線驅動電路504是操作以對升壓器字元線充電，並充電至預先解碼之位址線之位準，其中前述之升壓器字元線係關聯於所選擇之字元線。字元線驅動電路504是操作以自所選擇之字元線之第一端，對所選擇之字元線充電。
字元線驅動電路504包含三個位址線，用以操控單元陣列502。三個位址線中之每一者被充電至邏輯高位準或至邏輯低位準，藉以提供八個獨特的選擇選項。字元線驅動電路504包含複數個邏輯運算子，用以解碼位址線之位準以選擇單元陣列502中之字元線。字元線驅動電路504是操作以自第一端對所選擇之字元線充電，並充電至至邏輯高位準。
字元線驅動電路504包含解碼電路，且解碼電路包含複數個邏輯運算子，用以解碼預先解碼位址線之位準以識別用以充電的字元線。複數個邏輯運算子包含NOT邏輯運算子以及NAND邏輯運算子。雖然圖示中的字元線驅動電路504之解碼電路僅包含NOT邏輯運算子以及NAND邏輯運算子，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，其他種類的邏輯運算子亦可以被實現在字元線驅動電路504中的解碼電路。在一些實施例的實例中，字元線驅動電路504為第1圖之字元線驅動電路120之一個示意實例。
第二記憶體元件500更包含升壓器字元線驅動電路506。升壓器字元線驅動電路506是操作以解碼升壓器字元線之位準，且前述之升壓器字元線係關聯於所選擇之字元線以及預先解碼之升壓器位址線。如第5圖所示，升壓器字元線驅動電路506的輸出端連接於單元陣列302中字元線之第二端。升壓器字元線驅動電路506是操作以解碼關聯於所選擇之升壓器字元線及預先解碼之升壓器位址線之位 準，以及操作以自第二端對所選擇之字元線充電。對於4：1之配置，升壓器字元線驅動電路506可以使用四個升壓器解碼位址線(亦指預先解碼之升壓器位址線)，用以自所選擇之字元線之相反端對所選擇之字元線充電。
舉例來說，升壓器字元線驅動電路506包含複數個NOR邏輯運算子，用以解碼關聯於所選擇之升壓器字元線及預先解碼之升壓器位址線之升壓器字元線之位準。然而，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，其他種類的邏輯運算子亦可以被實現在升壓器字元線驅動電路506中的功能。在一些實施例的實例中，升壓器字元線驅動電路506為第1圖之升壓器字元線驅動電路160之一個示意實例。
如第5圖所示，單元陣列502是操作以使用相似於第3A圖中所討論結合的實例之預先解碼之位址線。舉例來說，位址線A<0>、A<1>及A<2>被預先解碼為預先解碼之位置線XB<0>、XB<1>、XA<0>、XA<1>、XA<2>及XA<3>以及預先解碼之升壓器位址線XAB<0>、XAB<1>、XAB<2>及XAB<3>。預先解碼之位置線XB<0>、XB<1>、XA<0>、XA<1>、XA<2>及XA<3>被用以選擇字元線，以及被用以自所選擇之字元線之第一端對所選擇之字元線充電；預先解碼之升壓器位址線XAB<0>、XAB<1>、XAB<2>及XAB<3>被用以自所選擇之字元線之第二端對所選擇之字元線充電。在一些實施例 的實例中，4：1之配置中，四個預先解碼之位置線可以被用以自第二端對字元線充電。
在一些實施例的實例中，當字元線WL<0>被選擇，預先解碼之位址線XAB<0>以及升壓器字元線WLB<0>皆被活化，藉以自第一端及第二端皆對字元線WL<0>充電。相似地，當字元線WL<1>被選擇，預先解碼之位址線XAB<1>以及升壓器字元線WLB<0>皆被活化，因此，自第一端及第二端皆對字元線WL<1>充電。此外，當字元線WL<2>被選擇，預先解碼之位址線XAB<2>以及升壓器字元線WLB<0>皆被活化，藉以自第一端及第二端皆對字元線WL<2>充電。另外，當字元線WL<3>被選擇，預先解碼之位址線XAB<3>以及升壓器字元線WLB<0>皆被活化，因此，自第一端及第二端皆對字元線WL<3>充電。相似地，當字元線WL<4>被選擇，預先解碼之位址線XAB<0>以及升壓器字元線WLB<1>皆被活化，因此，自第一端及第二端皆對字元線WL<4>充電。另外，當字元線WL<5>被選擇，預先解碼之位址線XAB<1>以及升壓器字元線WLB<1>皆被活化，藉以自第一端及第二端皆對字元線WL<5>充電。另外，當字元線WL<6>被選擇，預先解碼之位址線XAB<2>以及升壓器字元線WLB<1>皆被活化，因此，自第一端及第二端皆對字元線WL<6>充電。最後，當字元線WL<7>被選擇，預先解碼之位址線XAB<3>以及升壓器字元線WLB<1>皆被活化，因此，自第一端及第二端皆對字元線WL<7>充電。
第6圖描繪單元陣列502中字元線以及升壓器字元線之關於4：1之配置之佈局之一個實例。每一個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>係形成呈具有第一長度、第一寬度及第一厚度之條帶。字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>係由介電材料所形成並呈大致上相互平行的。第一長度取決於每一個字元線與記憶單元連接之數目。舉例來說，字元線之長度隨著字元線與記憶單元連接之數目增加而增加。字元線自第一金屬形成。舉例來說，第一金屬可為金屬類型一。
單元陣列502中的每一個升壓器字元線WLB<0>及WLB<1>係形成呈具有第二長度、第二寬度及第二厚度之條帶。升壓器字元線WLB<0>及WLB<1>係由介電材料所形成並呈大致上相互平行的。在一些實施例的實例中，第二寬度大於第一寬度。此外，一些實施例中，第二厚度大於第一厚度。因此，升壓器字元線WLB<0>及WLB<1>之電阻值小於字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>之電阻值。此外，第二長度、第二寬度及第二厚度可以被選擇，用以獲得對於字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>為合意的電阻值。
在一些實施例的實例中，單元陣列502中，升壓器字元線WLB<0>及WLB<1>形成自字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6> 及WL<7>之獨立平面。舉例來說，升壓器字元線形成於字元線之平面之上方或下方，其中前述之平面是形成於字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>。介電材料分隔二個(獨立)平面。一些實施例的中，升壓器字元線WLB<0>及WLB<1>形成自相異於字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>之金屬類型的其他金屬類型。舉例來說，升壓器字元線WLB<0>及WLB<1>形成自金屬類型三，而字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>形成自金屬類型一。
根據本揭示案之一些更多實施例，第7圖描繪第三記憶體元件700之一個實例。在一些實施例的實例中，第三記憶體元件700為第1圖之記憶體元件100之一個示意實例，並為8：1之配置。其中8：1之配置是指八個字元線關聯於一個升壓器字元線。第三記憶體元件700包含單元陣列702。單元陣列702包含複數個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>。每一個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>皆連接於複數記憶單元(圖中未示)。雖然圖示中的單元陣列702僅包含八個字元線，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，單元陣列702可以包含多於八個或少於八個字元線。舉例來說，單元陣列702為具有八個字元線之第1圖及第2圖之單元陣列110之一個示意實例(即m為8)。
此外，單元陣列702包含升壓器字元線WLB<0>。如第7圖所示，升壓器字元線WLB<0>係關聯於一組為八個的字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>。如上所述，一組為八個的字元線及一個升壓器字元線所為的配置是指8：1之配置。八個字元線以及所關聯之升壓器字元線的組合形成8：1之配置被標定為單元方塊708。在一些實施例的實例中，單元方塊708可以複製，以擴展單元陣列702之尺寸。
單元陣列702藉由使用字元線驅動電路704而被存取。舉例來說，字元線驅動電路704是操作以選擇單元陣列702中的字元線，並操作以對所選擇之字元線充電至邏輯高位準。此外，字元線驅動電路704是操作以對升壓器字元線WLB<0>充電，充電至預先解碼之位址線之位準。字元線驅動電路704是操作以第一端，對所選擇之字元線以及升壓器字元線WLB<0>充電。
字元線驅動電路704包含三個位址線，用以操控單元陣列702。三個位址線中之每一者被充電至邏輯高位準或至邏輯低位準，藉以提供八個獨特的選擇選項。字元線驅動電路704包含複數個邏輯運算子，用以解碼位址線之位準以選擇單元陣列702中之字元線。舉例來說，字元線驅動電路504包含解碼電路，且解碼電路包含複數個邏輯運算子，用以解碼預先解碼位址線之位準以識別用以充電的字元線。複數個邏輯運算子包含NOT邏輯運算子以及NAND邏輯運算子。雖然圖示中的字元線驅動電路704之解碼電路僅 包含NOT邏輯運算子以及NAND邏輯運算子，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，其他種類的邏輯運算子亦可以被實現在字元線驅動電路704中的解碼電路。在一些實施例的實例中，字元線驅動電路704為第1圖之字元線驅動電路120之一個示意實例。
第三記憶體元件700更包含升壓器字元線驅動電路706。在一些實施例的實例中，升壓器字元線驅動電路706為第1圖之升壓器字元線驅動電路160之一個示意實例。升壓器字元線驅動電路706是操作以解碼升壓器字元線WLB<0>以及升壓器位址線之位準。如第7圖所示，升壓器字元線驅動電路706的輸出端連接於字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>之第二端。升壓器字元線驅動電路706是操作以解碼關聯於所選擇之升壓器字元線及預先解碼之升壓器位址線之位準，以及操作以自第二端對所選擇之字元線充電。對於8：1之配置，升壓器字元線驅動電路706可以使用八個升壓器解碼位址線(亦指預先解碼之升壓器位址線)，用以自所選擇之字元線之相反端對所選擇之字元線充電。
在一些實施例的實例中，升壓器字元線驅動電路706包含複數個NOR邏輯運算子，用以解碼關聯於所選擇之字元線及預先解碼之升壓器位址線之升壓器字元線之位準。然而，在本領域具有通常知識者閱讀在本揭示案之一些實施例後應能了解，其他種類的邏輯運算子亦可以被實現在升壓器字元線驅動電路706中的功能。
如第7圖所示，單元陣列702是操作以使用相似於第3A圖及第5圖中所討論結合的實例之預先解碼之位址線。舉例來說，位址線A<0>、A<1>及A<2>被預先解碼為預先解碼之位置線XA<0>、XA<1>、XA<2>、XA<3>、XA<4>、XA<5>、XA<6>及XA<7>以及預先解碼之升壓器位址線XAB<0>、XAB<1>、XAB<2>、XAB<3>、XAB<4>、XAB<5>、XAB<6>及XAB<7>。預先解碼之位置線XA<0>、XA<1>、XA<2>、XA<3>、XA<4>、XA<5>、XA<6>及XA<7>以及預先解碼之升壓器位址線XAB<0>、XAB<1>、XAB<2>、XAB<3>、XAB<4>、XAB<5>、XAB<6>及XAB<7>被用以選擇字元線，以及被用以自二端(第一端及第二端)對所選擇之字元線充電。在一些實施例的實例中，8：1之配置中，八個預先解碼之位置線可以被用以自第二端對字元線充電。
舉例來說，當字元線WL<0>被選擇，預先解碼之位址線XAB<0>以及升壓器字元線WLB<0>皆被活化，藉以自第一端及第二端皆對字元線WL<0>充電。相似地，當字元線WL<1>被選擇，預先解碼之位址線XAB<1>以及升壓器字元線WLB<0>皆被活化，因此，自第一端及第二端皆對字元線WL<1>充電。此外，當字元線WL<2>被選擇，預先解碼之位址線XAB<2>以及升壓器字元線WLB<0>皆被活化，藉以自第一端及第二端皆對字元線WL<2>充電。另外，當字元線WL<3>被選擇，預先解碼之位址線XAB<3>以及升壓器字元線WLB<0>皆被活化，因 此，自第一端及第二端皆對字元線WL<3>充電。相似地，當字元線WL<4>被選擇，預先解碼之位址線XAB<4>以及升壓器字元線WLB<0>皆被活化，因此，自第一端及第二端皆對字元線WL<4>充電。另外，當字元線WL<5>被選擇，預先解碼之位址線XAB<5>以及升壓器字元線WLB<0>皆被活化，藉以自第一端及第二端皆對字元線WL<5>充電。另外，當字元線WL<6>被選擇，預先解碼之位址線XAB<6>以及升壓器字元線WLB<0>皆被活化，因此，自第一端及第二端皆對字元線WL<6>充電。最後，當字元線WL<7>被選擇，預先解碼之位址線XAB<7>以及升壓器字元線WLB<0>皆被活化，因此，自第一端及第二端皆對字元線WL<7>充電。
第8圖描繪單元陣列702中字元線以及升壓器字元線之關於8：1之配置之佈局之一個實例。每一個字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>係形成呈具有第一長度、第一寬度及第一厚度之條帶。字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>係由介電材料所形成並呈大致上相互平行的。第一長度取決於每一個字元線與記憶單元連接之數目。舉例來說，字元線之長度隨著字元線與記憶單元連接之數目增加而增加。字元線自第一金屬形成。舉例來說，第一金屬可為金屬類型一。
如第8圖所示，升壓器字元線WLB<0>係形成呈具有第二長度、第二寬度及第二厚度之條帶。在一些實施 例的實例中，第二寬度大於第一寬度。此外，第二厚度大於第一厚度。因此，升壓器字元線WLB<0>之電阻值小於字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>之電阻值。
比較第4圖、第6圖及第8圖分別所示之2：1之配置、4：1之配置及8：1之配置，第4圖、第6圖分別所示之2：1之配置、4：1之配置中的升壓器字元線較第8圖所示之8：1之配置中的升壓器字元線薄。較厚的升壓器字元線通常比起較薄的升壓器字元線具有較低的電阻，因此較厚的升壓器字元線提供較佳(如較快的)效能。然而，2：1之配置使用一個二位元位址，因此會需要二個解碼線。因此，如第3A圖所示之一實例中，升壓器字元線驅動電路306對於每一個升壓器字元線接收僅有二個位元位址(XAB<0：1>)。相反地，升壓器字元線驅動電路706需要八個解碼線(XAB<0：7>)。因此，當2：1之配置中較薄的升壓器字元線可以相較於8：1之配置中較厚的升壓器字元線展示出較高的電阻時，2：1之配置可以使用較簡易的解碼結構，8：1之配置則可以使用較複雜的解碼結構。特定的字元線/升壓器字元線之配置可以根據設計需求(例如速度比對複雜度等)因而被選擇。
在一些實施例的實例中，升壓器字元線形成自字元線之獨立平面。舉例來說，升壓器字元線WLB<0>形成於第二平面，其中前述之第二平面為形成具有字元線之WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、 WL<6>及WL<7>之第一平面的上平面或下平面。第二平面及第一平面透過介電材料而相互獨立(分離)。另外，升壓器字元線WLB<0>形成自相異於字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>之金屬的其他金屬。舉例來說，升壓器字元線WLB<0>形成自第二金屬類，字元線WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>及WL<7>則形成自第一金屬類型。
第9圖描繪用以操作記憶體元件之方法900中的步驟。方法900之步驟可以被實現於操作上述討論之記憶體元件，如第1圖、第3A圖、第5圖及第7圖中之記憶體元件。在一實施例中，方法900之步驟可以使用邏輯運算子操作以及形成元件。然而，方法900之步驟亦可以使用處理器及記憶體操作。方法900之步驟儲存在記憶體之指示中，其中當記憶體被處理器執行時，配置處理器操作方法900之步驟。
方法900之方塊902中，在記憶體元件中提供一個或多個升壓器字元線。舉例來說，一個或多個升壓器字元線可以形成於記憶體元件中。升壓器字元線之數目取決於所選定的配置。舉例來說，對於1：1之配置，一個升壓器字元線提供給記憶體元件中的每一個字元線。相似地，對於2：1之配置，一個升壓器字元線提供給記憶體元件中的每二個字元線。此外，對於3：1之配置，一個升壓器字元線提供給記憶體元件中的每三個字元線，以此類推。
方法900之方塊904中，解碼一個或多個位址線之位準，用以選擇記憶體元件中的一個字元線。解碼位址線之位準是使用包含複數邏輯運算子的解碼電路。然而，可以被理解的，解碼亦可以使用真值表被處理器執行。位準是以二元數字表示。舉例來說，二元數位1表示第一位準，且二元數位0表示第二位準。第一位準相異於第二位準。
方法900之方塊906中，關聯於所選擇的字元線之升壓器字元線為對預先解碼位址預先充電。舉例來說，字元線驅動電路是操作以自第一端對升壓器字元線充電，並充電至第二位準。方法900之方塊908中，自第一端對所選擇的字元線充電。舉例來說，字元線驅動電路是操作以自第一端對字元線充電，並充電至第一位準。方法900之方塊910中，自第二端對所選擇的字元線充電。舉例來說，字元線驅動電路是操作以自第二端對字元線充電，並充電至第一位準。
因此，根據一些實施例，所選擇的字元線可以自第一端及第二端被充電至第一位準。自第一端及第二端皆對所選擇的字元線充電改善所選擇的字元線之二端的電壓分布。舉例來說，第10圖描繪記憶體元件100之實例中的所選擇的字元線之二端之電壓分布之一個實例。第10圖所示之圖表1002顯示所選擇的字元線之第一端的電壓分布，且第10圖所示之圖表1004顯示所選擇的字元線之第二端的電壓分布。電壓V1表示第一位準，且電壓V0表示第二位準。如第10圖所示，所選擇的之二端的電壓分布大致上相似。 由於在所選擇的字元線之二端皆使用字元線充電訊號，而不是要求自所選擇的字元線之一端至其另一相對端的單一充電訊號，藉此改善記憶體元件100之週期時間。舉例來說，改善的電壓位準改善了自記憶體元件100中所對應的提供之輸入以及接收之輸出的時間間隔。如此一來，自所選擇的字元線之二端皆對自所選擇的字元線充電改善記憶體元件100之操作速度。
根據一些實施例的實例，一種半導體元件，包含：複數記憶單元，設置在複數個列及複數個欄中；複數初級字元線，其中每一個該等初級字元線連接於設置在一個該等列中的一第一複數記憶單元；一字元線驅動電路，操作以選擇該等初級字元線之一第一初級字元線，以及操作以自一第一端對所選擇之該第一初級字元線充電；以及至少一次級字元線，操作以自一第二端對所選擇之該第一初級字元線充電。
一些實施例中，該第一初級字元線與該至少一次級字元線之組合電阻值小於該第一初級字元線之電阻值。
一些實施例中，該字元線驅動電路操作以對該至少一次級字元線充電，並充電至大致上等於一第二預定位準，且其中該第二預定位準大致上等於一預先解碼位址線位準。
一些實施例中，該第一初級字元線係形成於一第一層，且該至少一次級字元線係形成於相異於該第一層之層。
一些實施例中，該等初級字元線係由一第一金屬形成，且該至少一次級字元線係由相異於該第一金屬之金屬形成。
一些實施例中，該字元線驅動電路係透過解碼複數位址線之位準，操作以自該等初級字元線選擇該第一初級字元線。
一些實施例中，每一個該至少一次級字元線係關聯於該等初級字元線之一預定數目。
一些實施例中，關聯於該至少一次級字元線之該等初級字元線之該預定數目包含2n個該等初級字元線，其中n為正整數。
根據一些實施例的實例，一種記憶體元件，包含：複數記憶單元，設置在具有複數個列及複數個欄的一矩陣中；複數字元線，其中每一個該等字元線連接於設置在該矩陣之一個該等列中的一第一複數記憶單元；複數升壓器字元線，其中每一個該等升壓器字元線係關聯於該等字元線之一預定數目；以及一驅動電路，操作以：解碼複數位址線之位準，以選擇該等字元線之其中一者；自一第一端對所選擇之該等字元線之其中一者充電；以及透過關聯於所選擇之該等字元線之其中一者之複數升壓器字元線之其中一者，自一第二端對所選擇之該等字元線之其中一者充電。
一些實施例中，每一個該等字元線係形成呈具有一第一寬度之條帶。
一些實施例中，每一個該等升壓器字元線係形成呈具有一第二寬度之其他條帶。
一些實施例中，該第二寬度大於該第一寬度。
一些實施例中，該等升壓器字元線之其中一者之電阻值係小於所選擇之該等字元線之其中一者之電阻值。
一些實施例中，該等字元線係形成於一半導體之一第一平面，且該等升壓器字元線係形成於該半導體之相異於該第一平面之一第二平面。
一些實施例中，該等字元線係自一第一金屬形成，且該等升壓器字元線係自相異於該第一金屬之一第二金屬形成。
一些實施例中，該驅動電路更操作以：自該第一端對所選擇之該等字元線之其中一者充電，並充電至大致上等於一第一預定位準；自該第一端對該等升壓器字元線之其中一者充電，並充電至大致上等於一第二預定位準；以及自該第二端對所選擇之該等字元線之其中一者充電，並充電至大致上等於該第一預定位準。
一些實施例中，記憶體元件更包含：一預先解碼電路，操作以預先解碼該等位址線，以及操作以預先解碼位址線升壓器。
一些實施例中，該等字元線係形成於一第一層，且該等升壓器字元線係形成於相異於該第一層之層。
根據一些實施例的實例，一種用以操作記憶體元件之方法，包含：在一記憶體元件之一單元陣列中提供至 少一升壓器字元線，其中該單元陣列包含連接於設置在複數列中的複數記憶單元之複數字元線；解碼複數位址線之位準，以選擇該單元陣列中之該等字元線之一字元線；自一第一端對選擇之該字元線充電，並充電至大約等於一第一預定位準；以及透過該至少一升壓器字元線，自一第二端對選擇之該字元線充電。
一些實施例中，透過該至少一升壓器字元線，自一第二端對該選擇之字元線充電之步驟更包含：對該至少一升壓器字元線充電，並充電至大致上等於一第二預定位準；解碼該等位址線之位準以及該第二預定位準；以及自該第二端對該選擇之字元線充電。
前文概述了數個實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之實施例之態樣。熟習此項技術者應瞭解，可易於使用本揭示案之實施例作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例之相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之實施例之精神及範疇，並且可在不脫離本揭示案之實施例之精神及範疇的情況下在本文中實施各種變化、取代及修改。
300‧‧‧記憶體元件
302‧‧‧單元陣列
304‧‧‧字元線驅動電路
306‧‧‧升壓器字元線驅動電路
308‧‧‧方塊
XB<0>、XB<1>、XB<2>、XB<3>、XA<0>、XA<1>、XAB<0>、XAB<1>‧‧‧位址線
WLB<0>、WLB<1>、WLB<2>、WLB<3>‧‧‧升壓器字元線
WL<0>、WL<1>、WL<2>、WL<3>、WL<4>、WL<5>、WL<6>、WL<7>‧‧‧字元線
CKP_WL‧‧‧系統時脈訊號

Claims (1)

  1. 一種半導體元件，包含：複數記憶單元，設置在複數個列及複數個欄中；複數初級字元線，其中每一個該等初級字元線連接於設置在一個該等列中的一第一複數記憶單元；一字元線驅動電路，操作以選擇該等初級字元線之一第一初級字元線，以及操作以自一第一端對所選擇之該第一初級字元線充電；以及至少一次級字元線，操作以自一第二端對所選擇之該第一初級字元線充電。
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* Cited by examiner, † Cited by third party
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US20060268651A1 (en) * 2005-05-26 2006-11-30 Cutter Douglas J Memory apparatus and method
US7414904B2 (en) * 2006-12-12 2008-08-19 International Business Machines Corporation Method for evaluating storage cell design using a wordline timing and cell access detection circuit
US7924633B2 (en) * 2009-02-20 2011-04-12 International Business Machines Corporation Implementing boosted wordline voltage in memories
US9202555B2 (en) * 2012-10-19 2015-12-01 Qualcomm Incorporated Write word-line assist circuitry for a byte-writeable memory
JP6469554B2 (ja) * 2015-09-11 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置
US10679694B2 (en) * 2018-01-15 2020-06-09 Synopsys, Inc. Performance aware word line under-drive read assist scheme for high density SRAM to enable low voltage functionality

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