JPH04344399A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04344399A JPH04344399A JP3116194A JP11619491A JPH04344399A JP H04344399 A JPH04344399 A JP H04344399A JP 3116194 A JP3116194 A JP 3116194A JP 11619491 A JP11619491 A JP 11619491A JP H04344399 A JPH04344399 A JP H04344399A
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- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims description 51
- 238000012360 testing method Methods 0.000 claims abstract description 130
- 230000003068 static effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 14
- 230000003213 activating effect Effects 0.000 description 1
- 238000013142 basic testing Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、基本的なパターンの試験データを使用して行う半
導体記憶装置の書込／読出試験に関する。近年、半導体
記憶装置の大容量化および高集積化に伴うメモリアドレ
スの増加により、書込／読出試験を行う時間が長期化す
ることが問題となってきている。そこで、基本的なパタ
ーンの試験データを使用した半導体記憶装置の書込／読
出試験を短時間で行うことが要望されている。
特に、基本的なパターンの試験データを使用して行う半
導体記憶装置の書込／読出試験に関する。近年、半導体
記憶装置の大容量化および高集積化に伴うメモリアドレ
スの増加により、書込／読出試験を行う時間が長期化す
ることが問題となってきている。そこで、基本的なパタ
ーンの試験データを使用した半導体記憶装置の書込／読
出試験を短時間で行うことが要望されている。
【０００２】
【従来の技術】従来、半導体記憶装置の書込／読出試験
は、まず、メモリセルアレイの全てのセルに対して所定
の試験パターンに対応した試験データを書き込むが、こ
の試験データの書き込みは、通常の動作時におけるデー
タの書き込みと同様に、順次アドレスを指定して行うよ
うになっている。その後、メモリセルアレイに書き込ま
れた試験データを読み出して、該試験データとメモリセ
ルアレイから読み出されたデータとを比較することによ
り、半導体記憶装置の書込／読出試験を行うようになっ
ている。
は、まず、メモリセルアレイの全てのセルに対して所定
の試験パターンに対応した試験データを書き込むが、こ
の試験データの書き込みは、通常の動作時におけるデー
タの書き込みと同様に、順次アドレスを指定して行うよ
うになっている。その後、メモリセルアレイに書き込ま
れた試験データを読み出して、該試験データとメモリセ
ルアレイから読み出されたデータとを比較することによ
り、半導体記憶装置の書込／読出試験を行うようになっ
ている。
【０００３】図７は従来の半導体記憶装置の一例におけ
るビット線対の一部を示す回路図であり、一般的なＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ） の構成を概略的に示すものである。同図
に示されるように、従来のＳＲＡＭは、複数のビット線
対ＢＬ，＃ＢＬ（図７では、一対のビット線ＢＬ，＃Ｂ
Ｌだけを示す），該複数のビット線対ＢＬ，＃ＢＬに交
差する複数のワード線ＷＬ１ａ，ＷＬ１ｂ，…， およ
び， 該各ビット線対ＢＬ，＃ＢＬおよび各ワード線Ｗ
Ｌ１ａ，ＷＬ１ｂ，…の交差個所にそれぞれ設けられた
複数のメモリセルＭＣを有するメモリセルアレイ１０を
備えている。ここで、図７において、参照符号３０は、
一対のビット線ＢＬ，＃ＢＬを高電位として各メモリセ
ルＭＣにおけるレベルを保持するビット線レベル保持回
路である。すなわち、ビット線レベル保持回路３０は、
ＳＲＡＭとしてのメモリセルＭＣに高電位の電圧を印加
し、該メモリセルＭＣを構成するフリップフロップの状
態を維持するようになっている。
るビット線対の一部を示す回路図であり、一般的なＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ） の構成を概略的に示すものである。同図
に示されるように、従来のＳＲＡＭは、複数のビット線
対ＢＬ，＃ＢＬ（図７では、一対のビット線ＢＬ，＃Ｂ
Ｌだけを示す），該複数のビット線対ＢＬ，＃ＢＬに交
差する複数のワード線ＷＬ１ａ，ＷＬ１ｂ，…， およ
び， 該各ビット線対ＢＬ，＃ＢＬおよび各ワード線Ｗ
Ｌ１ａ，ＷＬ１ｂ，…の交差個所にそれぞれ設けられた
複数のメモリセルＭＣを有するメモリセルアレイ１０を
備えている。ここで、図７において、参照符号３０は、
一対のビット線ＢＬ，＃ＢＬを高電位として各メモリセ
ルＭＣにおけるレベルを保持するビット線レベル保持回
路である。すなわち、ビット線レベル保持回路３０は、
ＳＲＡＭとしてのメモリセルＭＣに高電位の電圧を印加
し、該メモリセルＭＣを構成するフリップフロップの状
態を維持するようになっている。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置における書込／読出試験は、通常の動
作時におけるデータの書き込みと同様に、順次アドレス
を指定して試験データの書き込みを行った後、メモリセ
ルアレイに書き込まれた試験データを読み出して、試験
データとメモリセルアレイから読み出されたデータとを
比較することにより行われている。すなわち、従来の半
導体記憶装置における書込／読出試験は、通常の動作時
におけるデータの書き込みと同様にアドレスを変化させ
て試験データの書き込みを行うため、半導体記憶装置の
容量の増加に伴って書込／読出試験に要する時間が長期
化することになっている。
の半導体記憶装置における書込／読出試験は、通常の動
作時におけるデータの書き込みと同様に、順次アドレス
を指定して試験データの書き込みを行った後、メモリセ
ルアレイに書き込まれた試験データを読み出して、試験
データとメモリセルアレイから読み出されたデータとを
比較することにより行われている。すなわち、従来の半
導体記憶装置における書込／読出試験は、通常の動作時
におけるデータの書き込みと同様にアドレスを変化させ
て試験データの書き込みを行うため、半導体記憶装置の
容量の増加に伴って書込／読出試験に要する時間が長期
化することになっている。
【０００５】本発明は、上述した従来の半導体記憶装置
が有する課題に鑑み、書込／読出試験を短時間で行うこ
とのできる半導体記憶装置の提供を目的とする。
が有する課題に鑑み、書込／読出試験を短時間で行うこ
とのできる半導体記憶装置の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、複数の
ビット線対ＢＬ，＃ＢＬ， 該複数のビット線対ＢＬ，
＃ＢＬに交差する複数のワード線ＷＬ；ＷＬ１ａ，ＷＬ
１ｂ， …，ＷＬｎａ，ＷＬｎｂ， および， 該各ビ
ット線対ＢＬ，＃ＢＬおよび各ワード線ＷＬ；ＷＬ１ａ
，ＷＬ１ｂ， …，ＷＬｎａ，ＷＬｎｂの交差個所にそ
れぞれ設けられた複数のメモリセルＭＣを有するメモリ
セルアレイ１を備え、該メモリセルアレイＭＣに対して
所定の試験データを書き込むと共に、該書き込まれた試
験データを読み出して書込／読出試験を実行する半導体
記憶装置であって、外部から供給される試験ワード線選
択信号によって、試験時における前記メモリセルアレイ
１の所定のワード線ＷＬ；ＷＬ１ａ，ＷＬ１ｂ， …，
ＷＬｎａ，ＷＬｎｂを選択する試験ワード線選択手段２
；２’，２１，２２と、外部から供給される試験ビット
線レベル設定信号によって、試験時における前記メモリ
セルアレイ１のビット線対ＢＬ，＃ＢＬのレベルを設定
する試験ビット線レベル設定手段３とを具備し、前記メ
モリセルアレイ１に対する試験データの書き込みを短時
間で行うようにしたことを特徴とする半導体記憶装置が
提供される。
ビット線対ＢＬ，＃ＢＬ， 該複数のビット線対ＢＬ，
＃ＢＬに交差する複数のワード線ＷＬ；ＷＬ１ａ，ＷＬ
１ｂ， …，ＷＬｎａ，ＷＬｎｂ， および， 該各ビ
ット線対ＢＬ，＃ＢＬおよび各ワード線ＷＬ；ＷＬ１ａ
，ＷＬ１ｂ， …，ＷＬｎａ，ＷＬｎｂの交差個所にそ
れぞれ設けられた複数のメモリセルＭＣを有するメモリ
セルアレイ１を備え、該メモリセルアレイＭＣに対して
所定の試験データを書き込むと共に、該書き込まれた試
験データを読み出して書込／読出試験を実行する半導体
記憶装置であって、外部から供給される試験ワード線選
択信号によって、試験時における前記メモリセルアレイ
１の所定のワード線ＷＬ；ＷＬ１ａ，ＷＬ１ｂ， …，
ＷＬｎａ，ＷＬｎｂを選択する試験ワード線選択手段２
；２’，２１，２２と、外部から供給される試験ビット
線レベル設定信号によって、試験時における前記メモリ
セルアレイ１のビット線対ＢＬ，＃ＢＬのレベルを設定
する試験ビット線レベル設定手段３とを具備し、前記メ
モリセルアレイ１に対する試験データの書き込みを短時
間で行うようにしたことを特徴とする半導体記憶装置が
提供される。
【０００７】
【作用】本発明の半導体記憶装置によれば、試験ワード
線選択手段２；２’，２１，２２は、外部から供給され
る試験ワード線選択信号により試験時におけるメモリセ
ルアレイ１の所定のワード線ＷＬ；ＷＬ１ａ，ＷＬ１ｂ
， …，ＷＬｎａ，ＷＬｎｂを選択する試験ワード線選
択手段２；２’，２１，２２し、また、試験ビット線レ
ベル設定手段３は、外部から供給される試験ビット線レ
ベル設定信号によって、試験時におけるメモリセルアレ
イ１のビット線対ＢＬ，＃ＢＬのレベルを設定する。
線選択手段２；２’，２１，２２は、外部から供給され
る試験ワード線選択信号により試験時におけるメモリセ
ルアレイ１の所定のワード線ＷＬ；ＷＬ１ａ，ＷＬ１ｂ
， …，ＷＬｎａ，ＷＬｎｂを選択する試験ワード線選
択手段２；２’，２１，２２し、また、試験ビット線レ
ベル設定手段３は、外部から供給される試験ビット線レ
ベル設定信号によって、試験時におけるメモリセルアレ
イ１のビット線対ＢＬ，＃ＢＬのレベルを設定する。
【０００８】このように、本発明の半導体記憶装置は、
試験ワード線選択手段２；２’，２１，２２および試験
ビット線レベル設定手段３により、メモリセルアレイＭ
Ｃに対して所定の試験データを書き込むと共に、該書き
込まれた試験データを読み出して書込／読出試験を実行
するようになっているため、大容量の半導体記憶装置に
対しても所定パターンの試験データによる書込／読出試
験を短時間で行うことができる。
試験ワード線選択手段２；２’，２１，２２および試験
ビット線レベル設定手段３により、メモリセルアレイＭ
Ｃに対して所定の試験データを書き込むと共に、該書き
込まれた試験データを読み出して書込／読出試験を実行
するようになっているため、大容量の半導体記憶装置に
対しても所定パターンの試験データによる書込／読出試
験を短時間で行うことができる。
【０００９】
【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の実施例を説明する。図１は本発明に係る半導体
記憶装置の一実施例を示すブロック図であり、本発明が
適用されるＳＲＡＭの構成を概略的に示すものである。 同図に示されるように、本実施例の半導体記憶装置は、
複数のビット線対ＢＬ，＃ＢＬ， 該複数のビット線対
ＢＬ，＃ＢＬに交差する複数のワード線ＷＬ（ＷＬ１ａ
，ＷＬ１ｂ， …，ＷＬｎａ，ＷＬｎｂ），および，
該各ビット線対ＢＬ，＃ＢＬおよび各ワード線ＷＬの交
差個所にそれぞれ設けられた複数のメモリセルＭＣを有
するメモリセルアレイ１を備えている。そして、メモリ
セルアレイ１と該メモリセルアレイ１のワード線ＷＬを
制御するロウデコーダ４との間には、外部から供給され
る試験ワード線選択信号ＦＷによって、試験時における
メモリセルアレイ１の所定のワード線を選択する試験ワ
ード線選択手段２が設けられている。ここで、メモリセ
ルアレイ１は、それぞれ一対のビット線ＢＬ，＃ＢＬお
よび各ワード線ＷＬとの交差個所に設けられた複数のメ
モリセルＭＣを有するコラムＣ１， …，Ｃｋ，…，Ｃ
ｍ で構成されている。
憶装置の実施例を説明する。図１は本発明に係る半導体
記憶装置の一実施例を示すブロック図であり、本発明が
適用されるＳＲＡＭの構成を概略的に示すものである。 同図に示されるように、本実施例の半導体記憶装置は、
複数のビット線対ＢＬ，＃ＢＬ， 該複数のビット線対
ＢＬ，＃ＢＬに交差する複数のワード線ＷＬ（ＷＬ１ａ
，ＷＬ１ｂ， …，ＷＬｎａ，ＷＬｎｂ），および，
該各ビット線対ＢＬ，＃ＢＬおよび各ワード線ＷＬの交
差個所にそれぞれ設けられた複数のメモリセルＭＣを有
するメモリセルアレイ１を備えている。そして、メモリ
セルアレイ１と該メモリセルアレイ１のワード線ＷＬを
制御するロウデコーダ４との間には、外部から供給され
る試験ワード線選択信号ＦＷによって、試験時における
メモリセルアレイ１の所定のワード線を選択する試験ワ
ード線選択手段２が設けられている。ここで、メモリセ
ルアレイ１は、それぞれ一対のビット線ＢＬ，＃ＢＬお
よび各ワード線ＷＬとの交差個所に設けられた複数のメ
モリセルＭＣを有するコラムＣ１， …，Ｃｋ，…，Ｃ
ｍ で構成されている。
【００１０】試験ワード線選択手段２は、複数のＯＲゲ
ート２１ａ，２１ｂ，２２ａ，２２ｂ，…，２ｎａ，２
ｎｂで構成され、各ＯＲゲート２１ａ，２１ｂ，２２ａ
，２２ｂ，…，２ｎａ，２ｎｂの一方の入力には、対応
するワード線ＷＬ１ａ，ＷＬ１ｂ，…，ＷＬｎａ，ＷＬ
ｎｂに与えるロウデコーダ４の出力信号が供給され、ま
た、ＯＲゲート２１ａ，２１ｂ，２２ａ，２２ｂ，…，
２ｎａ，２ｎｂの他方の入力には試験ワード線選択信号
ＦＷが供給されるようになっている。そして、試験デー
タを書き込む場合には、例えば、試験ワード線選択信号
ＦＷを高レベルとすることにより、全てのワード線ＷＬ
１ａ，ＷＬ１ｂ，…，ＷＬｎａ，ＷＬｎｂを選択するよ
うになっている。
ート２１ａ，２１ｂ，２２ａ，２２ｂ，…，２ｎａ，２
ｎｂで構成され、各ＯＲゲート２１ａ，２１ｂ，２２ａ
，２２ｂ，…，２ｎａ，２ｎｂの一方の入力には、対応
するワード線ＷＬ１ａ，ＷＬ１ｂ，…，ＷＬｎａ，ＷＬ
ｎｂに与えるロウデコーダ４の出力信号が供給され、ま
た、ＯＲゲート２１ａ，２１ｂ，２２ａ，２２ｂ，…，
２ｎａ，２ｎｂの他方の入力には試験ワード線選択信号
ＦＷが供給されるようになっている。そして、試験デー
タを書き込む場合には、例えば、試験ワード線選択信号
ＦＷを高レベルとすることにより、全てのワード線ＷＬ
１ａ，ＷＬ１ｂ，…，ＷＬｎａ，ＷＬｎｂを選択するよ
うになっている。
【００１１】図２は図１の半導体記憶装置における各ビ
ット線対の一部を示す回路図であり、図１におけるコラ
ムＣｋの一部を示すものである。本実施例のコラムＣｋ
において、図７を参照して説明した従来例におけるビッ
ト線レベル保持回路３０は、外部から供給される試験ビ
ット線レベル設定信号Ｓｋ，＃Ｓｋにより試験時におけ
るメモリセルアレイのビット線対ＢＬ，＃ＢＬのレベル
を設定する試験ビット線レベル設定手段３として構成さ
れている。すなわち、試験ビット線レベル設定手段３は
、Ｐチャネル型トランジスタ３１，３６， ＡＮＤゲー
ト３２，３７，および， Ｎチャネル型トランジスタ３
３，３４，３５，３８，３９，４０ で構成されている
。 トランジスタ３５のゲートおよび ＡＮＤゲート３２の
一方の入力には試験ビット線レベル設定信号Ｓｋが供給
され、また、トランジスタ４０のゲートおよび ＡＮＤ
ゲート３７の一方の入力には試験ビット線レベル設定信
号＃Ｓｋ（信号Ｓｋの反転信号） が供給され、そして
、トランジスタ３４，３９ のゲートおよび ＡＮＤゲ
ート３２，３７ の他方の入力には前述した試験ワード
線選択信号ＦＷが供給されている。
ット線対の一部を示す回路図であり、図１におけるコラ
ムＣｋの一部を示すものである。本実施例のコラムＣｋ
において、図７を参照して説明した従来例におけるビッ
ト線レベル保持回路３０は、外部から供給される試験ビ
ット線レベル設定信号Ｓｋ，＃Ｓｋにより試験時におけ
るメモリセルアレイのビット線対ＢＬ，＃ＢＬのレベル
を設定する試験ビット線レベル設定手段３として構成さ
れている。すなわち、試験ビット線レベル設定手段３は
、Ｐチャネル型トランジスタ３１，３６， ＡＮＤゲー
ト３２，３７，および， Ｎチャネル型トランジスタ３
３，３４，３５，３８，３９，４０ で構成されている
。 トランジスタ３５のゲートおよび ＡＮＤゲート３２の
一方の入力には試験ビット線レベル設定信号Ｓｋが供給
され、また、トランジスタ４０のゲートおよび ＡＮＤ
ゲート３７の一方の入力には試験ビット線レベル設定信
号＃Ｓｋ（信号Ｓｋの反転信号） が供給され、そして
、トランジスタ３４，３９ のゲートおよび ＡＮＤゲ
ート３２，３７ の他方の入力には前述した試験ワード
線選択信号ＦＷが供給されている。
【００１２】これにより、例えば、信号ＦＷを高レベル
にすることによって、ビット線対ＢＬ，＃ＢＬを試験ビ
ット線レベル設定信号Ｓｋ，＃Ｓｋに対応したレベルに
設定するようになっている。すなわち、試験ワード線選
択信号ＦＷが高レベル， 試験ビット線レベル設定信号
Ｓｋが高レベルで＃Ｓｋ が低レベルのとき、ビット線
ＢＬが低レベルでビット線＃ＢＬ が高レベルとなり、
また、試験ワード線選択信号ＦＷが高レベル， 試験ビ
ット線レベル設定信号Ｓｋが低レベルで＃Ｓｋが高レベ
ルのとき、ビット線ＢＬが高レベルでビット線＃ＢＬ
が低レベルとなる。これにより、該ビット線対ＢＬ，＃
ＢＬに接続され、且つ、選択されたワード線に接続され
たメモリセルＭＣに対して所定のデータを書き込むこと
ができるようになっている。ここで、例えば、試験ワー
ド線選択信号ＦＷを低レベルにしておけば、試験ビット
線レベル設定手段３は、図７の従来例におけるビット線
レベル保持回路３０と同様に、ビット線対ＢＬ，＃ＢＬ
に対して高電位の電圧を印加し、メモリセルＭＣを構成
するフリップフロップの状態を維持するようになってい
る。
にすることによって、ビット線対ＢＬ，＃ＢＬを試験ビ
ット線レベル設定信号Ｓｋ，＃Ｓｋに対応したレベルに
設定するようになっている。すなわち、試験ワード線選
択信号ＦＷが高レベル， 試験ビット線レベル設定信号
Ｓｋが高レベルで＃Ｓｋ が低レベルのとき、ビット線
ＢＬが低レベルでビット線＃ＢＬ が高レベルとなり、
また、試験ワード線選択信号ＦＷが高レベル， 試験ビ
ット線レベル設定信号Ｓｋが低レベルで＃Ｓｋが高レベ
ルのとき、ビット線ＢＬが高レベルでビット線＃ＢＬ
が低レベルとなる。これにより、該ビット線対ＢＬ，＃
ＢＬに接続され、且つ、選択されたワード線に接続され
たメモリセルＭＣに対して所定のデータを書き込むこと
ができるようになっている。ここで、例えば、試験ワー
ド線選択信号ＦＷを低レベルにしておけば、試験ビット
線レベル設定手段３は、図７の従来例におけるビット線
レベル保持回路３０と同様に、ビット線対ＢＬ，＃ＢＬ
に対して高電位の電圧を印加し、メモリセルＭＣを構成
するフリップフロップの状態を維持するようになってい
る。
【００１３】このように、図１および図２に示す実施例
では、外部からアドレスを順次指定することなく、試験
ワード線選択信号ＦＷにより全てのメモリセルＭＣに対
して、１サイクルで試験データの書き込みを行うことが
できる。また、試験ビット線レベル設定信号（Ｓｋ，＃
Ｓｋ）を各コラム毎に設定することにより、ビット線単
位で直接外部からのデータを書き込むことができる。
では、外部からアドレスを順次指定することなく、試験
ワード線選択信号ＦＷにより全てのメモリセルＭＣに対
して、１サイクルで試験データの書き込みを行うことが
できる。また、試験ビット線レベル設定信号（Ｓｋ，＃
Ｓｋ）を各コラム毎に設定することにより、ビット線単
位で直接外部からのデータを書き込むことができる。
【００１４】図３は本発明の半導体記憶装置の他の実施
例を示すブロック図である。同図に示されるように、本
実施例の半導体記憶装置における試験ワード線選択手段
２は、複数のＯＲゲート２１ａ，２１ｂ，２２ａ，２２
ｂ，…，２ｎａ，２ｎｂおよび２つの ＡＮＤゲート２
ａ，２ｂ で構成され、各ＯＲゲート２１ａ，２１ｂ，
２２ａ，２２ｂ，…，２ｎａ，２ｎｂの一方の入力には
、対応するワード線ＷＬ１ａ，ＷＬ１ｂ，…，ＷＬｎａ
，ＷＬｎｂに与えるロウデコーダ４の出力信号が供給さ
れている。また、ＯＲゲート２１ａ，２２ａ，…，２ｎ
ａの他方の入力には、 ＡＮＤゲート２ａの出力が供給
され、ＯＲゲート２１ｂ，２２ｂ，…，２ｎｂの他方の
入力には、 ＡＮＤゲート２ｂの出力が供給されている
。そして、 ＡＮＤゲート２ａの一方の入力にはワード
線選択信号ＷＳＡが供給され、他方の入力には試験ワー
ド線選択信号ＦＷが供給されており、また、ＡＮＤゲー
ト２ｂの一方の入力にはワード線選択信号ＷＳＢ が供
給され、他方の入力には試験ワード線選択信号ＦＷが供
給されている。ここで、試験ワード線選択信号ＦＷＡ
（ＡＮＤゲート２ａの出力） は、ワード線選択信号Ｗ
ＳＡ および試験ワード線選択信号ＦＷが両方とも高レ
ベルの時に高レベルとなり、また、試験ワード線選択信
号ＦＷＢ（ＡＮＤゲート２ｂの出力）は、ワード線選択
信号ＷＳＢ および試験ワード線選択信号ＦＷが両方と
も高レベルの時に高レベルとなる。
例を示すブロック図である。同図に示されるように、本
実施例の半導体記憶装置における試験ワード線選択手段
２は、複数のＯＲゲート２１ａ，２１ｂ，２２ａ，２２
ｂ，…，２ｎａ，２ｎｂおよび２つの ＡＮＤゲート２
ａ，２ｂ で構成され、各ＯＲゲート２１ａ，２１ｂ，
２２ａ，２２ｂ，…，２ｎａ，２ｎｂの一方の入力には
、対応するワード線ＷＬ１ａ，ＷＬ１ｂ，…，ＷＬｎａ
，ＷＬｎｂに与えるロウデコーダ４の出力信号が供給さ
れている。また、ＯＲゲート２１ａ，２２ａ，…，２ｎ
ａの他方の入力には、 ＡＮＤゲート２ａの出力が供給
され、ＯＲゲート２１ｂ，２２ｂ，…，２ｎｂの他方の
入力には、 ＡＮＤゲート２ｂの出力が供給されている
。そして、 ＡＮＤゲート２ａの一方の入力にはワード
線選択信号ＷＳＡが供給され、他方の入力には試験ワー
ド線選択信号ＦＷが供給されており、また、ＡＮＤゲー
ト２ｂの一方の入力にはワード線選択信号ＷＳＢ が供
給され、他方の入力には試験ワード線選択信号ＦＷが供
給されている。ここで、試験ワード線選択信号ＦＷＡ
（ＡＮＤゲート２ａの出力） は、ワード線選択信号Ｗ
ＳＡ および試験ワード線選択信号ＦＷが両方とも高レ
ベルの時に高レベルとなり、また、試験ワード線選択信
号ＦＷＢ（ＡＮＤゲート２ｂの出力）は、ワード線選択
信号ＷＳＢ および試験ワード線選択信号ＦＷが両方と
も高レベルの時に高レベルとなる。
【００１５】この図３に示す実施例によれば、外部から
与える試験ワード線選択信号ＦＷおよびワード線選択信
号ＷＳＡ，ＷＳＢ により、試験ワード線選択信号ＦＷ
Ａ およびＦＷＢ を交互に活性化して交互に配置され
たワード線ＷＬ１ａ，ＷＬ２ａ，…，ＷＬｎａ；ＷＬ１
ｂ，ＷＬ２ｂ，…，ＷＬｎｂ をそれぞれ選択するよう
になっている。これにより、２サイクルの動作で隣接す
るワード線に接続されたメモリセルＭＣに対して異なる
データを書き込むことができる。すなわち、前述した試
験ビット線レベル設定信号（Ｓｋ，＃Ｓｋ）およびワー
ド線選択信号ＷＳＡ，ＷＳＢ を設定することにより、
様々な基本パターンの試験データをメモリセルアレイ１
のメモリセルＭＣに書き込むことができる。
与える試験ワード線選択信号ＦＷおよびワード線選択信
号ＷＳＡ，ＷＳＢ により、試験ワード線選択信号ＦＷ
Ａ およびＦＷＢ を交互に活性化して交互に配置され
たワード線ＷＬ１ａ，ＷＬ２ａ，…，ＷＬｎａ；ＷＬ１
ｂ，ＷＬ２ｂ，…，ＷＬｎｂ をそれぞれ選択するよう
になっている。これにより、２サイクルの動作で隣接す
るワード線に接続されたメモリセルＭＣに対して異なる
データを書き込むことができる。すなわち、前述した試
験ビット線レベル設定信号（Ｓｋ，＃Ｓｋ）およびワー
ド線選択信号ＷＳＡ，ＷＳＢ を設定することにより、
様々な基本パターンの試験データをメモリセルアレイ１
のメモリセルＭＣに書き込むことができる。
【００１６】図４は本発明の半導体記憶装置で使用する
試験パターンの例を示す図である。同図 （ａ）〜（ｄ
） に示されるように、基本的な試験パターンとしては
、メモリセルアレイ１の全てのメモリセルＭＣが“１”
または“０”となるパターン（同図（ａ）参照） 、コ
ラム方向（ビット線方向） において“１”と“０”が
交互に配列されるパターン（同図（ｂ） 参照） 、ロ
ウ方向（ワード線方向） において“１”と“０”が交
互に配列されるパターン（同図（ｃ） 参照） 、並び
に、コラムおよびロウ方向の両方において交互に“０”
および“１”となるパターン（同図（ｄ） 参照） 等
である。ここで、図４ （ａ）および（ｂ）のパターン
は図１の実施例により書き込み可能であり、また、図４
（ａ）〜（ｄ） のパターンは図３（および図５）の
実施例により書き込み可能である。
試験パターンの例を示す図である。同図 （ａ）〜（ｄ
） に示されるように、基本的な試験パターンとしては
、メモリセルアレイ１の全てのメモリセルＭＣが“１”
または“０”となるパターン（同図（ａ）参照） 、コ
ラム方向（ビット線方向） において“１”と“０”が
交互に配列されるパターン（同図（ｂ） 参照） 、ロ
ウ方向（ワード線方向） において“１”と“０”が交
互に配列されるパターン（同図（ｃ） 参照） 、並び
に、コラムおよびロウ方向の両方において交互に“０”
および“１”となるパターン（同図（ｄ） 参照） 等
である。ここで、図４ （ａ）および（ｂ）のパターン
は図１の実施例により書き込み可能であり、また、図４
（ａ）〜（ｄ） のパターンは図３（および図５）の
実施例により書き込み可能である。
【００１７】図５は本発明の半導体記憶装置のさらに他
の実施例を示すブロック図である。同図に示す実施例は
、ロウデコーダをメモリセルアレイ１の両側に設けられ
交互に配置されたワード線ＷＬ１ａ，ＷＬ２ａ，…，Ｗ
ＬｎａおよびＷＬ１ｂ，ＷＬ２ｂ，…，ＷＬｎｂ をそ
れぞれ制御する第１のロウデコーダ４１と第２のロウデ
コーダ４２とで構成すると共に、試験ワード線選択手段
をメモリセルアレイ１および第１のロウデコーダ４１の
間に設けた第１の試験ワード線選択手段２１とメモリセ
ルアレイ１および第２のロウデコーダ４２の間に設けた
第２の試験ワード線選択手段２２とで構成したものであ
る。すなわち、本実施例は、図３における試験ワード線
選択手段２’をメモリセルアレイ１の両側に設けた２つ
の試験ワード線選択手段２１および２２に分割したもの
である。これにより、駆動力の大きいトランジスタを必
要とする試験ワード線選択手段のＯＲゲート２１ａ，２
２ａ，…，２ｎａ； ２１ｂ，２２ｂ，…，２ｎｂを構
成するトランジスタは、メモリセルアレイ１の両側に分
割されることになるため、隣接するワード線間の幅を増
加することなく、試験ワード線選択手段を設けることが
できる。
の実施例を示すブロック図である。同図に示す実施例は
、ロウデコーダをメモリセルアレイ１の両側に設けられ
交互に配置されたワード線ＷＬ１ａ，ＷＬ２ａ，…，Ｗ
ＬｎａおよびＷＬ１ｂ，ＷＬ２ｂ，…，ＷＬｎｂ をそ
れぞれ制御する第１のロウデコーダ４１と第２のロウデ
コーダ４２とで構成すると共に、試験ワード線選択手段
をメモリセルアレイ１および第１のロウデコーダ４１の
間に設けた第１の試験ワード線選択手段２１とメモリセ
ルアレイ１および第２のロウデコーダ４２の間に設けた
第２の試験ワード線選択手段２２とで構成したものであ
る。すなわち、本実施例は、図３における試験ワード線
選択手段２’をメモリセルアレイ１の両側に設けた２つ
の試験ワード線選択手段２１および２２に分割したもの
である。これにより、駆動力の大きいトランジスタを必
要とする試験ワード線選択手段のＯＲゲート２１ａ，２
２ａ，…，２ｎａ； ２１ｂ，２２ｂ，…，２ｎｂを構
成するトランジスタは、メモリセルアレイ１の両側に分
割されることになるため、隣接するワード線間の幅を増
加することなく、試験ワード線選択手段を設けることが
できる。
【００１８】図６は本発明の半導体記憶装置の試験にお
ける試験データと読出データの比較の様子を示す図であ
る。同図に示されるように、本実施例の半導体記憶装置
は、メモリセルアレイに書き込む試験データと、該書き
込まれた試験データを読み出した読出データとを比較す
る比較器５をさらに備えている。ここで、本実施例にお
ける試験データは基本的なパターンのものであり、比較
器５に供給する信号は、試験データに対応する信号（Ｓ
１，Ｓ２） だけを与えればよい。また、比較器５は、
複数ビットを並列的に処理できるように、例えば、各コ
ラムに対応した数の比較回路により構成することができ
る。
ける試験データと読出データの比較の様子を示す図であ
る。同図に示されるように、本実施例の半導体記憶装置
は、メモリセルアレイに書き込む試験データと、該書き
込まれた試験データを読み出した読出データとを比較す
る比較器５をさらに備えている。ここで、本実施例にお
ける試験データは基本的なパターンのものであり、比較
器５に供給する信号は、試験データに対応する信号（Ｓ
１，Ｓ２） だけを与えればよい。また、比較器５は、
複数ビットを並列的に処理できるように、例えば、各コ
ラムに対応した数の比較回路により構成することができ
る。
【００１９】
【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、試験ワード線選択手段および試験ビ
ット線レベル設定手段により、メモリセルアレイに対し
て所定の試験データを書き込むと共に、該書き込まれた
試験データを読み出して書込／読出試験を実行するよう
になっているため、大容量の半導体記憶装置に対しても
所定パターンの試験データによる書込／読出試験を短時
間で行うことができる。
記憶装置によれば、試験ワード線選択手段および試験ビ
ット線レベル設定手段により、メモリセルアレイに対し
て所定の試験データを書き込むと共に、該書き込まれた
試験データを読み出して書込／読出試験を実行するよう
になっているため、大容量の半導体記憶装置に対しても
所定パターンの試験データによる書込／読出試験を短時
間で行うことができる。
【図１】本発明に係る半導体記憶装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１の半導体記憶装置における各ビット線対の
一部を示す回路図である。
一部を示す回路図である。
【図３】本発明の半導体記憶装置の他の実施例を示すブ
ロック図である。
ロック図である。
【図４】本発明の半導体記憶装置で使用する試験パター
ンの例を示す図である。
ンの例を示す図である。
【図５】本発明の半導体記憶装置のさらに他の実施例を
示すブロック図である。
示すブロック図である。
【図６】本発明の半導体記憶装置の試験における試験デ
ータと読出データの比較の様子を示す図である。
ータと読出データの比較の様子を示す図である。
【図７】従来の半導体記憶装置の一例におけるビット線
対の一部を示す回路図である。
対の一部を示す回路図である。
１…メモリセルアレイ
２；２’；２１，２２…試験ワード線選択手段３…試験
ビット線レベル設定手段 ４；４１，４２ …ロウデコーダ ５…比較手段
ビット線レベル設定手段 ４；４１，４２ …ロウデコーダ ５…比較手段
Claims (8)
- 【請求項１】 複数のビット線対（ＢＬ，＃ＢＬ），
該複数のビット線対に交差する複数のワード線（ＷＬ
；ＷＬ１ａ，ＷＬ１ｂ，…，ＷＬｎａ，ＷＬｎｂ），お
よび， 該各ビット線対および各ワード線の交差個所に
それぞれ設けられた複数のメモリセル（ＭＣ）を有する
メモリセルアレイ（１） を備え、該メモリセルアレイ
に対して所定の試験データを書き込むと共に、該書き込
まれた試験データを読み出して書込／読出試験を実行す
る半導体記憶装置であって、外部から供給される試験ワ
ード線選択信号によって、試験時における前記メモリセ
ルアレイの所定のワード線を選択する試験ワード線選択
手段（２；２’，２１，２２）と、外部から供給される
試験ビット線レベル設定信号によって、試験時における
前記メモリセルアレイのビット線対のレベルを設定する
試験ビット線レベル設定手段（３） とを具備し、前記
メモリセルアレイに対する試験データの書き込みを短時
間で行うようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 前記半導体記憶装置は、スタティック
・ランダム・アクセス・メモリであることを特徴とする
請求項１の半導体記憶装置。 - 【請求項３】 前記試験ワード線選択手段（２；２’
；２１，２２）は、前記メモリセルアレイ（１） と該
メモリセルアレイのワード線を制御するロウデコーダ（
４；４１，４２）との間に設けられ、該ロウデコーダの
出力と前記試験ワード線選択信号との論理をとって所定
のワード線を選択するようにしたことを特徴とする請求
項１の半導体記憶装置。 - 【請求項４】 前記試験ワード線選択手段（２） は
、前記メモリセルアレイ（１） の全てのワード線 （
ＷＬ１ａ，ＷＬ１ｂ，…，ＷＬｎａ，ＷＬｎｂ） を選
択するようになっていることを特徴とする請求項３の半
導体記憶装置。 - 【請求項５】 前記試験ワード線選択手段（２’）は
、第１および第２の試験ワード線選択信号（ＷＳＡ，Ｗ
ＳＢ） によって交互に配置されたワード線 （ＷＬ１
ａ，ＷＬ２ａ，…，ＷＬｎａ；ＷＬ１ｂ，ＷＬ２ｂ，…
，ＷＬｎｂ）をそれぞれ選択するようになっていること
を特徴とする請求項３の半導体記憶装置。 - 【請求項６】 前記ロウデコーダは、前記メモリセル
アレイ（１） の両側に設けられ交互に配置されたワー
ド線をそれぞれ制御する第１および第２のロウデコーダ
（４１，４２） で構成され、且つ、前記試験ワード線
選択手段は、該メモリセルアレイと該第１および第２の
ロウデコーダとの間にそれぞれ設けられ第１および第２
の試験ワード線選択信号（ＷＳＡ，ＷＳＢ） によって
交互に配置されたワード線 （ＷＬ１ａ，ＷＬ２ａ，…
，ＷＬｎａ；ＷＬ１ｂ，ＷＬ２ｂ，…，ＷＬｎｂ）を選
択する第１および第２の試験ワード線選択手段（２１，
２２） で構成されていることを特徴とする請求項３の
半導体記憶装置。 - 【請求項７】 前記半導体記憶装置は、前記試験デー
タをビット線単位で直接外部から前記メモリセルアレイ
に書き込むようになっていることを特徴とする請求項１
の半導体記憶装置。 - 【請求項８】 前記半導体記憶装置は、前記メモリセ
ルアレイに書き込む試験データと、該書き込まれた試験
データを読み出した読出データとを比較する比較手段を
さらに具備することを特徴とする請求項１の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116194A JPH04344399A (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116194A JPH04344399A (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344399A true JPH04344399A (ja) | 1992-11-30 |
Family
ID=14681167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116194A Withdrawn JPH04344399A (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344399A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450449B2 (en) | 2005-09-29 | 2008-11-11 | Yamaha Corporation | Semiconductor memory device and its test method |
-
1991
- 1991-05-21 JP JP3116194A patent/JPH04344399A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450449B2 (en) | 2005-09-29 | 2008-11-11 | Yamaha Corporation | Semiconductor memory device and its test method |
| US7626876B2 (en) | 2005-09-29 | 2009-12-01 | Yamaha Corporation | Semiconductor memory device and its test method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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