TW202247184A - 記憶體裝置 - Google Patents

記憶體裝置 Download PDF

Info

Publication number
TW202247184A
TW202247184A TW110132524A TW110132524A TW202247184A TW 202247184 A TW202247184 A TW 202247184A TW 110132524 A TW110132524 A TW 110132524A TW 110132524 A TW110132524 A TW 110132524A TW 202247184 A TW202247184 A TW 202247184A
Authority
TW
Taiwan
Prior art keywords
memory
coupled
transistor
oxide semiconductor
metal oxide
Prior art date
Application number
TW110132524A
Other languages
English (en)
Inventor
山内善高
張盟昇
野口紘希
鵬飛 喻
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202247184A publication Critical patent/TW202247184A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Databases & Information Systems (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本揭示文件的一些態樣提出一種記憶體裝置。此記憶體裝置包含以多個列與多個欄所排列之多個記憶體單元；多條字元線各自耦接至相對應之一列上的記憶體單元；多條位元線各自耦接至相對應之一欄上的記憶體單元；以及多條第二字元線各自耦接至相對應之一欄的記憶體單元。

Description

結合Y型多工器之第二字元線的高電壓記憶體程式
無。
可程式唯讀記憶體（programmable read-only memory ,  PROM）是數位記憶體的一種形式，其中每個位元的設定是由熔絲、反熔絲、電子可程式熔絲、或是其他種類的熔絲所鎖存。如同其他種類的唯讀記憶體（read-only memory , ROM），可程式唯讀記憶體裡存放的資料是永久且不可改變的。可程式唯讀記憶體經常被使用在電子設備中，儲存永久性的資料與低階的程式，如韌體或微代碼。與一般的唯讀記憶體不同的是，唯讀記憶體的資料在製造時寫入，而可程式唯讀記憶體的資料則是在製造後寫入。
無。
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置之特定實例以簡化本案。當然，這些僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述的各實施例及/或配置之間的關係。
此外，為了便於描述，本文可使用空間相對性術語（諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者）來描述諸圖中所圖示一個元件或特徵與另一元件（或多個元件）或特徵（或多個特徵）的關係。除了諸圖所描繪的定向外，空間相對性術語意欲包含使用或操作中元件的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向上）且因此可類似解讀本文所使用的空間相對性描述詞。
在記憶體陣列（如電子可程式熔絲或一次性可編程記憶體）的先進製程節點中，為了過壓保護，會將其存取電晶體堆疊。以下揭示內容提供許多改進前的實施例，在這些實施例中，堆疊存取電晶體的第二字元線與字元線平行，所有的第二字元線會在保護未被選取的記憶體單元時驅動。當所有第二字元線在每次的程式週期被驅動時，這些實施例會因為編製記憶體陣列的記憶體單元而產生較大的有效功率。要減少編製記憶體單元的有效功率，需要一個裝置、系統及方法來解決這項問題。
本揭示文件中提供數種不同記憶體裝置、數種不同記憶體系統，以及數種不同方法的實施例，在這些實施例中，第二字元線皆與位元線平行，而非與字元線平行。所有記憶體單元的堆疊存取電晶體中包含一個第一電晶體（共源極電晶體）耦接至字元線，以及一個第二電晶體（共源共柵）電晶體耦接至第二字元線。在一些實施例中，低臨界電壓裝置可以用於堆疊存取電晶體。在一些實施例中，第二字元線與位元線耦接至一個相同的解碼器。在一些實施例中，第二位元線與字元線平行。
本揭示文件中提供的記憶體裝置、記憶體系統，以及方法之實施例可以達到數種功效。在一些實施例中，揭露之記憶體裝置、記憶體系統，以及方法，可以減少電容附載，進而減少編製流程時，為了保護耦接至被驅動的位元線之未被選取的記憶體單元，所產生的有效功率。在一些實施例中，揭露之記憶體裝置、記憶體系統，以及方法，可以藉由使用低臨界電壓裝置以及在位元線與第二位原線之間傳送低電位的訊號的方式，來減少有效功率。
第1圖為一示意圖，其繪示用在各種電子系統當中一種大規模的積體電路100的實際例子，此積體電路100的形式又稱為「單晶片系統」。積體電路100可以是實現整個計算機架構的單晶片積體電路。在此示例中，積體電路100包含一個微處理器102的中央處理單元，其連接到系統匯流排SBUS。隨機存取記憶體（random access memory , RAM）104與唯讀記憶體（read-only memory , ROM）106等許多記憶體資源均安裝於系統匯流排SBUS上，因此微處理器102可透過系統匯流排SBUS存取上述各種記憶體資源。唯讀記憶體106可以是遮罩程式唯讀記憶體（mask-programmed read-only memory）、電子抹除式可複寫唯讀記憶體（electrically erasable programmable read-only memory, EEPROM）像是快閃記憶體、或類似之記憶體，通常用於儲存可供微處理器102執行的程式指令，而隨機存取記憶體104則用於儲存資料。在部分實施例中，程式指令可以存取在隨機存取記憶體104中，以便微處理器102重呼與執行。快取記憶體108（例如1級、2級和3級快取，通常都當作靜態隨機存取記憶體應用）提供另一個記憶體資源，位於微處理器102內部，因此不需要經過匯流排就能取得。系統控制110與輸入/輸出介面112在一般意義上展示了積體電路100其他系統功能。
可以理解的是，積體電路100可以包含第1圖所展示範圍之外或是可替代的功能，或是擁有以不同於第1圖的架構所編排的功能。積體電路100的架構和功能因此僅透過示例的方式提供並且不限制本揭示文件的範圍。
第2圖根據一些實施例繪示用於記憶體系統20的方塊圖。記憶體系統20可以是隨機存取記憶體104、唯讀記憶體106、快取記憶體108，或是類似記憶體的實施例。在一些其他實施例中，記憶體系統20可以對應為一獨立記憶體積體電路（也就是說有別於第1圖所示之嵌入式記憶體）。
如第2圖所示，記憶體系統20包含記憶體陣列200、可操作地耦接至記憶體陣列200的字元線解碼器202，以及可操作地耦接至記憶體陣列200的位元線解碼器204。雖然記憶體陣列200、字元線解碼器202、位元線解碼器204在第1圖繪示的實施例中被繪示為獨立的組件，記憶體陣列200、字元線解碼器202、位元線解碼器204三者之中至少二或更多可以集成為單個組件，同時仍在本揭示文件的範圍內。應理解，第2圖中的記憶體系統20的所示實施例經過簡化，因此記憶體系統20可以包含一個或多個其他區塊（或電路），同時仍在本揭示文件的範圍內。舉例而言，記憶體系統20可以包含一個列（例如字元線）驅動器、一個欄（例如位元線）驅動器、一個字元線軌道電路、一個位元線軌道電路、一個或多個輸入/輸出電路（感測放大器）等。
在一些實施例中，記憶體陣列200可以包含一個一次性可編程記憶體（例如PROM）陣列。然而，記憶體陣列200可以以任何種類的記憶體陣列實施，例如標準ROM陣列、快閃記憶體陣列、EEPROM陣列、動態隨機存取記憶體（static random access memory, SRAM）陣列、可變電阻式記憶體（resistive random access memory, RRAM）陣列、動態隨機存取記憶體（dynamic random access memory, DRAM）陣列、磁阻式隨機存取記憶體（magnetoresistive random access memory, MRAM）陣列等，均屬於在本揭示文件的範圍內。
記憶體陣列200包含以欄-列配置佈置的多個記憶體單元。舉例而言，記憶體陣列200包含多個記憶體單元（例如200-1、200-2、200-3、200-4、200-5、200-6、 200-7、200-8、200-9等），每個欄有一條位元線（bit line, BL）以及一條第二字元線，每個列有一條字元線（word line, WL）。每個欄的位元線以及第二字元線分別耦接至多個位於此欄上的記憶體單元，且此欄的記憶體單元分別位於不同的列，並耦接至不同的字元線。亦即，每個記憶體陣列200上的記憶體單元耦接至一個欄上的一條位元線與一條第二字元線，以及一個列上的一條字元線。在一些實施例中，多條位元線與多條第二字元線會以縱向平行的方式排列，而多條字元線會以橫向平行的方式排列（即與位元線垂直）。接下來將以第3圖至第6圖為參考來討論進一步的細節。
參照第2圖更進一步的細節，出自於說明目的，在記憶體陣列200中列出了九個記憶體單元（例如200-1、200-2、200-3、200-4、200-5、200-6、200-7、200-8、200-9等）。基於以上描述，在記憶體陣列200中列出了相對應的欄A、B、C以及列a、b、c。記憶體單元200-1、200-4、200-7沿著欄A排列；記憶體單元200-2、200-5、200-8沿著欄B排列；記憶體單元200-3、200-6、200-9沿著欄C排列；記憶體單元200-1、200-2、200-3沿著列a排列；記憶體單元200-4、200-5、200-6沿著列b排列；記憶體單元200-7、200-8、200-9沿著列c排列。此外，沿著欄A排列的記憶體單元200-1、200-4、200-7皆耦接至一條欄A上的位元線BL_A，沿著欄A排列的記憶體單元200-1、200-4、200-7皆耦接至一條欄A上的第二字元線SWL_A，沿著欄A排列的記憶體單元200-1、200-4、200-7分別耦接至各自列的一條字元線：WL_a、WL_b以及WL_c；沿著欄B排列的記憶體單元200-2、200-5、200-8皆耦接至一條欄B上的位元線BL_B，沿著欄B排列的記憶體單元200-2、200-5、200-8皆耦接至一條欄B上的第二字元線SWL_B，沿著欄B排列的記憶體單元200-2、200-5、200-8分別耦接至各自列的一條字元線：WL_a、WL_b以及WL_c；沿著欄C排列的記憶體單元200-3、200-6、200-9皆耦接至一條欄C上的位元線BL_C，沿著欄C排列的記憶體單元200-3、200-6、200-9皆耦接至一條欄C上的第二字元線SWL_C，沿著欄C排列的記憶體單元200-3、200-6、200-9分別耦接至各自列的一條字元線：WL_a、WL_b以及WL_c。
每個記憶體陣列200中的記憶體單元皆被配置為一個資料位元或是一個基準。這樣的資料位元可以從具有各自邏輯狀態的每個位元單元重複讀出或寫入（例如一個邏輯1或是一個邏輯0）。雖然第2圖示出了記憶體陣列200中的九個記憶體單元，任何期望數量的記憶體單元可以被包含在記憶體陣列200中，同時保持在本揭示文件的範圍內。如此一來，欄數與列數（以及對應的位元線與字元線）可以根據記憶體陣列200中的記憶體單元的數量進行調整。
根據本揭示文件的各種實施例，字元線解碼器202是提供電壓或電流的電路，將其提供至記憶體陣列200的一條或多條字元線。另一方面，位元線解碼器204是提供電壓或電流的電路，將其提供至記憶體陣列200的一條或多條位元線（以及在數個實施例中，一條或多條第二字元線）。在一些實施例中，位元線解碼器204會耦接至或嵌入一個耦接至記憶體陣列200的位元線控制器214。在一些實施例中，位元線控制器214可以偵測從記憶體陣列200至一條或多條位元線的電壓或電流。
在一個示例中，為了將資料寫入記憶體單元200-1，字元線解碼器202從連接至記憶體單元200-1的字元線（在一些實施例中，從連接至記憶體單元200-1的第二位元線）施加電壓或電流至記憶體單元200-1，而位元線解碼器204從連接至記憶體單元200-1的位元線（在一些實施例中，從連接至記憶體單元200-1的第二字元線）施加電壓或電流至記憶體單元200-1。在一個示例中，為了從記憶體單元200-1讀取資料，字元線解碼器202從連接至記憶體單元200-1的字元線施加電壓或電流至記憶體單元200-1，而位元線控制器214從連接至記憶體單元200-1的位元線偵測記憶體單元200-1的記憶體資料所對應的電壓或電流。在一些實施例中，記憶體系統20包含更多、更少，或是不同於第1圖所示之組件。
第3圖根據一些實施例繪示用於記憶體陣列（例如記憶體裝置）的方塊圖。在一些實施例中，記憶體陣列300除了揭示更多細節之外，與記憶體陣列200相似。詳細而言，記憶體陣列300揭示了每個記憶體單元的子組件。在一些實施例中，記憶體陣列300包含可以以欄-列配置佈置（例如M個列嶼N個欄）的多個記憶體單元。舉例而言，記憶體陣列300包含多個記憶體單元（例如MC(0,0)、MC(1,0)、MC(M,0)、MC(0,1)、MC(1,1)、MC(M,1)、MC(0,N)、MC(1,N)、MC(M,N)等），每個欄有一條位元線（BL）以及一條第二字元線（SWL），每個列有一條字元線（WL）。每個欄的位元線以及第二字元線分別耦接至多個位於此欄上的記憶體單元，且此欄的記憶體單元分別位於不同的列，並耦接至不同的字元線。同樣地，每個列的字元線分別耦接至多個位於此列上的記憶體單元，且此列的記憶體單元分別位於不同的欄，並耦接至不同的位元線及不同的第二字元線。在一些實施例中，多個記憶體單元中的每個記憶體單元（例如MC(0,0)）皆相似於第2圖之多個記憶體單元中對應的記憶體單元（例如200-1）。
參照第3圖更進一步的細節，出自於說明目的，在記憶體陣列300中列出了九個記憶體單元（例如MC(0,0)、MC(1,0)、MC(M,0)、MC(0,1)、MC(1,1)、MC(M,1)、MC(0,N)、MC(1,N)、MC(M,N)）。記憶體單元MC(0,0)、MC(1,0)、MC(M,0)沿著第一欄排列並耦接至位元線BL(0)及第二字元線SWL(0)；記憶體單元MC(0,1)、MC(1,1)、MC(M,1)沿著第二欄排列並耦接至位元線BL(1)及第二字元線SWL(1)；記憶體單元MC(0,N)、MC(1,N)、MC(M,N)沿著第三欄排列並耦接至位元線BL(N)及第二字元線SWL(N)；記憶體單元MC(0,0)、MC(0,1)、MC(0,N)沿著第一列排列並耦接至字元線WL(0)；記憶體單元MC(1,0)、MC(1,1)、MC(1,N)沿著第二列排列並耦接至字元線WL(1)；記憶體單元MC(M,0)、MC(M,1)、MC(M,N)沿著第三列排列並耦接至字元線WL(M)。
如第3圖所展示，每個記憶體單元包含第一電晶體M1、第二電晶體M2、記憶體元件（例如電阻）R1以及一個第三電晶體M3，第二電晶體M2耦接至第一電晶體M1，記憶體元件（例如電阻）R1耦接至第二電晶體M2，第三電晶體M3耦接至記憶體元件R1。其中每個記憶體單元對應的字元線耦接至第一電晶體M1，第二字元線耦接至第二電晶體M2，而位元線耦接至第三電晶體M3。舉例而言，記憶體單元MC(0,0)包含第一電晶體M1，第二電晶體M2耦接至第一電晶體M1，記憶體元件R1耦接至第二電晶體M2，以及第三電晶體M3耦接至記憶體元件R1。具體而言，在一些實施例中，第一電晶體M1的汲極耦接至第二電晶體M2的源極，第二電晶體M2的汲極耦接至記憶體元件R1的其中一端，而記憶體元件R1的另外一端耦接至第三電晶體M3的汲極。更進一步舉例，字元線WL(0)耦接至第一電晶體M1，第二字元線SWL(0)耦接至第二電晶體M2，而位元線BL(0)耦接至第三電晶體M3。具體而言，在一些實施例中，字元線WL(0)耦接至第一電晶體M1的閘極，第二字元線SWL(0)耦接至第二電晶體M2的閘極，而位元線BL(0)耦接至第三電晶體M3的閘極。第一電晶體M1可以稱為共源電晶體，第二電晶體M2可以稱為共源共柵電晶體。第一電晶體M1與第二電晶體M2可以統稱為堆疊存取電晶體。
如第3圖所展示，第一電晶體M1與第二電晶體M2皆為一N型金屬氧化半導體電晶體，而第三電晶體M3為一P型金屬氧化半導體電晶體。然而，在一些實施例中，第一電晶體M1與第二電晶體M2皆為一P型金屬氧化半導體電晶體，而第三電晶體M3為一N型金屬氧化半導體電晶體。第一電晶體M1、第二電晶體M2、第三電晶體M3可以是其他各種電晶體類型中的任何一種，同時仍在本揭示文件的範圍內。第一電晶體M1、第二電晶體M2、第三電晶體M3可以具有標準臨界電壓（standard threshold voltage , SVT）、低臨界電壓（low threshold voltage , LVT）、高臨界電壓（high threshold voltage , HVT）、高電壓（high voltage , HV）、輸入/輸出（input/output , IO）或任何其他各種MOS器件類型。
第一電晶體M1（例如第一電晶體M1的源極）耦接至第一參考線，而第三電晶體M3（例如第三電晶體M3的源極）至第二參考線。如第3圖所示，第一電晶體M1耦接至地線（例如地線提供帶有0伏特的第一個訊號），第三電晶體M3耦接至電源供應線（例如電源供應線提供帶有電源供應器之電壓的第二個訊號）。然而，在一些實施例中，第一電晶體M1耦接至電源供應線，而第三電晶體M3耦接至地線。第一電晶體M1與第三電晶體M3可以耦接至其他各種參考線類型中的任何一種，同時仍在本揭示文件的範圍內。
如圖3所示，記憶體元件為一個電阻（例如一個電子可程式熔絲電阻）。然而，此記憶體元件可以是一個憶阻器、一個電容、一個電感，或是其他各種記憶體元件類型中的任何一種，同時仍在本揭示文件的範圍內。
在一些實施例中，寫入的操作是藉由第一電晶體M1接收一個字元線的訊號、第二電晶體M2接收一個第二字元線的訊號，以及第三電晶體M3接收一個位元線的訊號。寫入操作的結果，會使得記憶體元件R1的狀態（例如電阻值）改變。在一些實施例中，讀取的操作是藉由第一電晶體M1接收一個字元線的訊號、第二電晶體M2接收一個第二字元線的訊號，以及第三電晶體M3傳送一個位元線的訊號。記憶體元件R1的狀態可以以位元線訊號的電壓（或電流）值為基準所決定。在一些實施例中，記憶體陣列300的運作與記憶體陣列200相同。
第4圖根據一些實施例繪示用於記憶體陣列（例如記憶體裝置）的方塊圖。在一些實施例中，記憶體陣列400除了此處描述的差異之外，與記憶體陣列300相似。詳細而言，差異包含每個記憶體單元耦接至一條第二位元線，而非第二字元線。記憶體陣列400包含數個記憶體單元，其中每個欄有一條位元線（BL），每個列有一條字元線（WL）以及一條第二位元線（SBL）。在一些實施例中，記憶體陣列400會省略第二字元線。每個欄的位元線分別耦接至多個位於此欄上的記憶體單元，且此欄的記憶體單元分別位於不同的列，並耦接至不同的字元線以及不同的第二位元線。同樣地，每個列的字元線以及第二位元線分別耦接至多個位於此列上的記憶體單元，且此列的記憶體單元分別位於不同的欄，並耦接至不同的位元線。
如第4圖所展示，每個記憶體單元包含一個第一電晶體M1，一個記憶體元件（例如電阻）R1耦接至第一電晶體M1，一個第二電晶體M4耦接至記憶體元件R1，以及一個第三電晶體M3耦接至第二電晶體M4。其中每個記憶體單元對應的字元線耦接至第一電晶體M1，第二位元線耦接至第二電晶體M4，而位元線耦接至第三電晶體M3。舉例而言，記憶體單元MC(0,0)包含第一電晶體M1，記憶體元件R1耦接至第一電晶體M1，第二電晶體M4耦接至記憶體元件R1，以及第三電晶體M3耦接至第二電晶體M4。具體而言，在一些實施例中，第一電晶體M1的汲極耦接至記憶體元件R1的其中一端，記憶體元件R1的另外一端耦接至第二電晶體M4的汲極，而第二電晶體M4的源極耦接至第三電晶體M3的汲極。更進一步舉例，字元線WL(0)耦接至第一電晶體M1，第二位元線SBL(0)耦接至第二電晶體M4，而位元線BL(0)耦接至第三電晶體M3。具體而言，在一些實施例中，字元線WL(0)耦接至第一電晶體M1的閘極，第二位元線SBL(0)耦接至第二電晶體M4的閘極，而位元線BL(0)耦接至第三電晶體M3的閘極。在一些實施例中，第一電晶體M1、第三電晶體M3、記憶體元件R1是第3圖的第一電晶體M1、第三電晶體M3、記憶體元件R1的實例。
如第4圖所展示，第一電晶體M1為一N型金屬氧化半導體電晶體，而第二電晶體M4與第三電晶體M3皆為一P型金屬氧化半導體電晶體。然而，在一些實施例中，第一電晶體M1為一P型金屬氧化半導體電晶體，而第二電晶體M4與第三電晶體M3皆為一N型金屬氧化半導體電晶體。第一電晶體M1、第二電晶體M4、第三電晶體M3可以是其他各種電晶體類型中的任何一種，同時仍在本揭示文件的範圍內。第一電晶體M1、第二電晶體M4、第三電晶體M3可以具有標準臨界電壓、低臨界電壓、高臨界電壓、高電壓、輸入/輸出或任何其他各種MOS器件類型。
在一些實施例中，寫入的操作是藉由第一電晶體M1接收一個字元線的訊號、第三電晶體M3接收一個位元線的訊號，以及第二電晶體M4接收一個第二位元線的訊號。寫入操作的結果，會使得記憶體元件R1的狀態（例如電阻值）改變。在一些實施例中，讀取的操作是藉由第一電晶體M1接收一個字元線的訊號、第二電晶體M4接收一個第二位元線的訊號，以及第三電晶體M3傳送一個位元線的訊號。記憶體元件R1的狀態可以以位元線訊號的電壓（或電流）值為基準所決定。
第5圖根據一些實施例繪示用於記憶體陣列（例如記憶體裝置）的方塊圖。在一些實施例中，記憶體陣列500除了此處描述的差異之外，與記憶體陣列300相似。詳細而言，差異包含每個記憶體單元耦接至多個第二字元線與多個第二位元線。記憶體陣列500包含數個記憶體單元，其中每個欄有一條位元線（BL）以及多條第二字元線（SWL 0至SWL j-2），每個列有一條字元線（WL）以及多條第二位元線（SBL 0至SBL i-2）。每個欄的位元線與第二字元線分別耦接至多個位於此欄上的記憶體單元，且此欄的記憶體單元分別位於不同的列，並耦接至不同的字元線以及不同的第二位元線。同樣地，每個列的字元線以及第二位元線分別耦接至多個位於此列上的記憶體單元，且此列的記憶體單元分別位於不同的欄，並耦接至不同的位元線與第二字元線。
如第5圖所示，每個記憶體單元包含j個電晶體（M1、M SWL0……M SWLj-2）以串聯的方式耦接，一個記憶體元件（例如電阻）ME1耦接至電晶體M SWLj-2，以及i個電晶體（M3、M SBL0……M SBLi-2）以串聯的方式耦接，且電晶體M SBLi-2耦接至記憶體元件。每個記憶體單元之中，對應的字元線耦接至電晶體M1，數個對應的第二字元線耦接至剩下的j-1個電晶體（M SWL0……M SWLj-2），對應的位元線耦接至電晶體M3，數個對應的第二位元線耦接至剩下的i-1個電晶體（M SBL0……M SBLi-2）。
舉例而言，記憶體單元MC(0,0)包含電晶體M1，電晶體M SWL0耦接至電晶體M1，電晶體M SWLj-2耦接至電晶體M SWL0，一個記憶體元件（例如電阻）ME1耦接至電晶體M SWLj-2，電晶體M SBLi-2耦接至記憶體元件ME1，電晶體M SBL0耦接至電晶體M SBLi-2，以及電晶體M3耦接至電晶體M SBL0。具體而言，在一些實施例中，電晶體M1的汲極耦接至電晶體M SWL0的源極，電晶體M SWL0的汲極耦接至電晶體M SWLj-2的源極，電晶體M SWLj-2的汲極耦接至記憶體元件ME1的其中一端，記憶體元件ME1的另外一端耦接至電晶體M SBLi-2的汲極，電晶體M SBLi-2的源極耦接至電晶體M SBL0的汲極，而電晶體M SBL0的源極耦接至電晶體M3的汲極。
更進一步舉例，字元線WL(0)耦接至電晶體M1，第二字元線SWL 0(0)耦接至電晶體M SWL0，第二字元線SWL j-2(0)耦接至電晶體M SWLj-2，第二位元線SBL i-2(0)耦接至電晶體M SBLi-2，第二位元線SBL 0(0)耦接至電晶體M SBL0，而位元線BL(0)耦接至電晶體M3。具體而言，在一些實施例中，字元線WL(0)耦接至電晶體M1的閘極，第二字元線SWL 0(0)耦接至電晶體M SWL0的閘極，第二字元線SWL j-2(0)耦接至電晶體M SWLj-2的閘極，第二位元線SBL i-2(0)耦接至電晶體M SBLi-2的閘極，第二位元線SBL 0(0)耦接至電晶體M SBL0的閘極，而位元線BL(0)耦接至電晶體M3的閘極。在一些實施例中，電晶體M1、電晶體M3、記憶體元件ME1是第3圖的電晶體M1、電晶體M3、記憶體元件R1的實例。
如第5圖所展示，電晶體M1、電晶體M SWL0、電晶體M SWLj-2皆為一N型金屬氧化半導體電晶體，而電晶體M SBL0、電晶體M SBLi-2、電晶體M3皆為一P型金屬氧化半導體電晶體。然而，在一些實施例中，電晶體M1、電晶體M SWL0、電晶體M SWLj-2皆為一P型金屬氧化半導體電晶體，而電晶體M SBL0、電晶體M SBLi-2、電晶體M3皆為一N型金屬氧化半導體電晶體。電晶體M1、電晶體M SWL0、電晶體M SWLj-2、電晶體M SBL0、電晶體M SBLi-2、電晶體M3可以是其他各種電晶體類型中的任何一種，同時仍在本揭示文件的範圍內。電晶體M1、電晶體M SWL0、電晶體M SWLj-2、電晶體M SBL0、電晶體M SBLi-2、電晶體M3可以具有標準臨界電壓、低臨界電壓、高臨界電壓、高電壓、輸入/輸出或任何其他各種MOS器件類型。
在一些實施例中，寫入的操作是藉由電晶體M1接收一個字元線的訊號、電晶體M SWL0……電晶體M SWLj-2各自接收一個第二字元線的訊號、電晶體M3接收一個位元線的訊號，以及電晶體M SBL0……電晶體M SBLi-2各自接收一個第二位元線的訊號。寫入操作的結果，會使得記憶體元件ME1的狀態（例如電阻值）改變。在一些實施例中，讀取的操作是藉由電晶體M1接收一個字元線的訊號、電晶體M SWL0……電晶體M SWLj-2各自接收一個第二字元線的訊號、電晶體M SBL0……電晶體M SBLi-2各自接收一個第二位元線的訊號，以及電晶體M3傳送一個位元線的訊號。記憶體元件ME1的狀態可以以位元線訊號的電壓（或電流）值為基準所決定。
第6圖根據一些實施例繪示用於操作記憶體裝置的方法600之流程圖。應注意，方法600僅透過示例的方式提供並且不限制本揭示文件的範圍。因此，應理解，可以在第6圖的方法600之前、期間和之後提供額外的操作，而一些其他的操作可能在這裡只簡要描述。在一些實施例中，方法600由一個記憶體陣列（例如記憶體陣列200、記憶體陣列300、記憶體陣列400或記憶體陣列500）所實行。在一些實施例中，方法600的操作可以與第1圖至第5圖的記憶體裝置有所關聯。
方法600開始於操作602，從耦接至第一解碼器（例如字元線解碼器202）的字元線（例如WL(0)）接收第一個字元線訊號。方法600接著實行操作604，從耦接至第二解碼器（例如位元線解碼器204）的位元線（例如BL(0)）接收位元線訊號。在一些實施例中，方法600接著實行操作606，從耦接至第二解碼器的第二字元線（例如SWL(0)）接收第二個位元線訊號。
在本揭示文件的一些態樣中，揭露一種記憶體裝置。在一些態樣中，記憶體裝置包含多個記憶體單元、多條字元線、多條位元線以及多條第二字元線。多個記憶體單元排列於多個欄以及多個列。多條字元線各自耦接至相對應之一列上的記憶體單元。多條位元線各自耦接至相對應之一欄上的記憶體單元。多條第二字元線各自耦接至相對應之一欄上的記憶體單元。
在一些態樣中，位元線以及第二字元線耦接至一個相同的解碼器。在一些態樣中，記憶體裝置進一步包含多條第二位元線，第二位元線各自耦接至相對應之列上的記憶體單元。在一些態樣中，記憶體裝置進一步包含多條第三字元線，第三字元線各自耦接至相對應之欄上的記憶體單元。
在一些態樣中，記憶體單元各自包含一個第一金屬氧化半導體電晶體、一個第二金屬氧化半導體電晶體、一個記憶體元件以及一個第三金屬氧化半導體電晶體。第一金屬氧化半導體電晶體耦接至一條對應的字元線。第二金屬氧化半導體電晶體耦接至第一金屬氧化半導體電晶體以及一條對應的第二字元線。記憶體元件耦接至第二金屬氧化半導體電晶體。第三金屬氧化半導體電晶體耦接至記憶體元件以及一條對應的位元線。在一些態樣中，記憶體元件為一個電阻。
在一些態樣中，第一金屬氧化半導體電晶體及第二金屬氧化半導體電晶體為N型金屬氧化半導體電晶體，且第三金屬氧化半導體電晶體為P型金屬氧化半導體電晶體。在一些態樣中，第一金屬氧化半導體電晶體及第二金屬氧化半導體電晶體為P型金屬氧化半導體電晶體，且第三金屬氧化半導體電晶體為N型金屬氧化半導體電晶體。在一些態樣中，記憶體單元進一步包含一個第四金屬氧化半導體電晶體，耦接於第三金屬氧化半導體電晶體及記憶體元件之間，且第四金屬氧化半導體電晶體耦接至一條對應的第二位元線。在一些態樣中，記憶體單元進一步包含一個第四金屬氧化半導體電晶體，耦接於第二金屬氧化半導體電晶體及記憶體元件之間，且第四金屬氧化半導體電晶體耦接至一條對應的第三字元線。
在本揭示文件的一些態樣中，揭露一種記憶體系統。在一些態樣中，記憶體系統包含多個記憶體單元以及一個解碼器。記憶體單元各自耦接至一條字元線、一條位元線以及一條第二字元線。解碼器耦接至記憶體單元各自對應的位元線以及記憶體單元各自對應的第二字元線。
在一些態樣中，記憶體單元排列於多個欄以及多個列。這些列的記憶體單元耦接至一條對應的位元線。這些欄的記憶體單元耦接至一條對應的第二字元線。在一些態樣中，這些列的記憶體單元耦接至一條對應的第二位元線。在一些態樣中，這些欄的記憶體單元耦接至一條對應的第三字元線。
在一些態樣中，記憶體單元包含一個第一金屬氧化半導體電晶體、一個第二金屬氧化半導體電晶體、一個記憶體元件以及一個第三金屬氧化半導體電晶體。第一金屬氧化半導體電晶體耦接至一條對應的字元線。第二金屬氧化半導體電晶體耦接至第一金屬氧化半導體電晶體以及一條對應的字元線。記憶體元件耦接至第二金屬氧化半導體電晶體。第三金屬氧化半導體電晶體耦接至記憶體元件以及一條對應的位元線。在一些態樣中，該記憶體元件為一個電阻。
在一些態樣中，第一金屬氧化半導體電晶體及第二金屬氧化半導體電晶體為N型金屬氧化半導體電晶體，且第三金屬氧化半導體電晶體為P型金屬氧化半導體電晶體。在一些態樣中，第一金屬氧化半導體電晶體及第二金屬氧化半導體電晶體為P型金屬氧化半導體電晶體，且第三金屬氧化半導體電晶體為N型金屬氧化半導體電晶體。
在本揭示文件的一些態樣中，揭露一種操作記憶體裝置的方法。在一些態樣中，操作記憶體裝置的方法包含從耦接至第一解碼器的字元線接收字元線訊號。從耦接至第二解碼器的位元線接收位元線訊號。從耦接至第二解碼器的第二字元線接收第二字元線訊號。在一些態樣中，操作記憶體裝置的方法進一步包含從耦接至第一解碼器的第二位元線接收第二位元線訊號。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可易於使用本案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本案的精神及範疇，並且可在不脫離本案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
100:積體電路 102:微處理器 104:隨機存取記憶體 106:唯讀記憶體 108:快取記憶體 110:系統控制 112:輸入/輸出介面 20:記憶體系統 200:記憶體陣列 200-1~200-9:記憶體單元 202:字元線解碼器 204:位元線解碼器 214:位元線控制器 BL_A、BL_B、BL_C:位元線 WL_a、WL_b、WL_c:字元線 SWL_a、SWL_b、SWL_c:第二字元線 300:記憶體陣列 BL(0)、BL(1)、BL(N):位元線 WL(0)、WL(1)、WL(M):字元線 SWL(0)、SWL(1)、SWL(N):第二字元線 MC(0,0)、MC(1,0)、MC(M,0):記憶體單元 MC(0,1)、MC(1,1)、MC(M,1):記憶體單元 MC(0,N)、MC(1,N)、MC(M,N):記憶體單元 M1~M3:金屬氧化半導體電晶體 R1:記憶體元件 400:記憶體陣列 500:記憶體陣列 SBL 0(0)、SBL 0(1)、SBL 0(M):第二位元線 SBL i-2(0)、SBL i-2(1)、SBL i-2(M):第二位元線 SWL 0(0)、SWL 0(1)、SWL 0(N):第二字元線 SWL j-2(0)、SWL j-2(1)、SWL j-2(N):第二字元線 M SWL0、M SBL0:金屬氧化半導體電晶體 M SWLj-2、M SBLi-2:金屬氧化半導體電晶體 ME1:記憶體元件 600:操作記憶體裝置之方法 602、604、606:操作
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸： 第1圖根據一些實施例繪示用於大規模積體電路的示例性方塊圖； 第2圖根據一些實施例繪示用於記憶體系統的方塊圖； 第3圖根據一些實施例繪示用於記憶體陣列的方塊圖； 第4圖根據一些實施例繪示用於另一個記憶體陣列的方塊圖； 第5圖根據一些實施例繪示用於再另一個記憶體陣列的方塊圖； 第6圖根據一些實施例繪示用於操作記憶體裝置的方法之流程圖。
20:記憶體系統
200:記憶體陣列
200-1~200-9:記憶體單元
202:字元線解碼器
204:位元線解碼器
214:位元線控制器
BL_A、BL_B、BL_C:位元線
WL_a、WL_b、WL_c:字元線
SWL_a、SWL_b、SWL_c:第二字元線

Claims (20)

  1. 一種記憶體裝置，包含： 多個記憶體單元，排列於多個欄以及多個列； 多條字元線，該些字元線各自耦接至相對應之一列上的該些記憶體單元； 多條位元線，該些位元線各自耦接至相對應之一欄上的該些記憶體單元；以及 多條第二字元線，該些第二字元線各自耦接至相對應之一欄上的該些記憶體單元。
  2. 如請求項1所述之記憶體裝置，其中該些位元線以及該些第二字元線耦接至一相同的解碼器。
  3. 如請求項1所述之記憶體裝置，進一步包含多條第二位元線，該些第二位元線各自耦接至相對應之一列上的該些記憶體單元。
  4. 如請求項1所述之記憶體裝置，進一步包含多條第三字元線，該些第三字元線各自耦接至相對應之一欄上的該些記憶體單元。
  5. 如請求項1所述之記憶體裝置，其中該些記憶體單元各自包含： 一第一金屬氧化半導體電晶體，耦接至一對應的字元線； 一第二金屬氧化半導體電晶體，耦接至該第一金屬氧化半導體電晶體以及一對應的第二字元線； 一記憶體元件，耦接至該第二金屬氧化半導體電晶體；以及 一第三金屬氧化半導體電晶體，耦接至該記憶體元件以及一對應的位元線。
  6. 如請求項5所述之記憶體裝置，其中該記憶體元件為一電阻。
  7. 如請求項5所述之記憶體裝置，其中該第一金屬氧化半導體電晶體以及該第二金屬氧化半導體電晶體分別為一N型金屬氧化半導體電晶體，且該第三金屬氧化半導體電晶體為一P型金屬氧化半導體電晶體。
  8. 如請求項5所述之記憶體裝置，其中該第一金屬氧化半導體電晶體及該第二金屬氧化半導體電晶體分別為一P型金屬氧化半導體電晶體，且該第三金屬氧化半導體電晶體為一N型金屬氧化半導體電晶體。
  9. 如請求項5所述之記憶體裝置，其中該些記憶體單元進一步包含一第四金屬氧化半導體電晶體，耦接於該第三金屬氧化半導體電晶體以及該記憶體元件之間，且該第四金屬氧化半導體電晶體耦接至一對應的第二位元線。
  10. 如請求項5所述之記憶體裝置，其中該些記憶體單元進一步包含一第四金屬氧化半導體電晶體，耦接於該第二金屬氧化半導體電晶體以及該記憶體元件之間，且該第四金屬氧化半導體電晶體耦接至一對應的第三字元線。
  11. 一種記憶體系統，包含： 多個記憶體單元，該些記憶體單元各自耦接至一字元線、一位元線以及一第二字元線；以及 一解碼器，耦接至該些記憶體單元各自的該位元線以及該些記憶體單元各自的該第二字元線。
  12. 如請求項11所述之記憶體系統， 其中該些記憶體單元排列於多個欄以及多個列； 其中該些列的該些記憶體單元耦接至一對應的位元線；以及 其中該些欄的該些記憶體單元耦接至一對應的第二字元線。
  13. 如請求項12所述之記憶體系統，其中該些列的該些記憶體單元耦接至一對應的第二位元線。
  14. 如請求項12所述之記憶體系統，其中該些欄的該些記憶體單元耦接至一對應的第三字元線。
  15. 如請求項11所述之記憶體系統，其中該些記憶體單元包含： 一第一金屬氧化半導體電晶體，耦接至一對應的字元線； 一第二金屬氧化半導體電晶體，耦接至該第一金屬氧化半導體電晶體以及一對應的第二字元線； 一記憶體元件，耦接至該第二金屬氧化半導體電晶體；以及 一第三金屬氧化半導體電晶體，耦接至該記憶體元件以及一對應的位元線。
  16. 如請求項15所述之記憶體系統，其中該記憶體元件為一電阻。
  17. 如請求項15所述之記憶體系統，其中該第一金屬氧化半導體電晶體以及第二金屬氧化半導體電晶體為一N型金屬氧化半導體電晶體，且該第三金屬氧化半導體電晶體為一P型金屬氧化半導體電晶體。
  18. 如請求項15所述之記憶體系統，其中該第一金屬氧化半導體電晶體以及第二金屬氧化半導體電晶體為一P型金屬氧化半導體電晶體，且該第三金屬氧化半導體電晶體為一N型金屬氧化半導體電晶體。
  19. 一種操作記憶體裝置的方法，包含： 從耦接至一第一解碼器的一字元線接收一第一字元線訊號； 從耦接至一第二解碼器的一位元線接收一位元線訊號；以及 從耦接至該第二解碼器的一第二字元線接收一第二字元線訊號。
  20. 如請求項19所述的方法，進一步包含： 從耦接至該第一解碼器的一第二位元線接收一第二位元線訊號。
TW110132524A 2021-05-26 2021-09-01 記憶體裝置 TW202247184A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/331,340 US11763875B2 (en) 2021-05-26 2021-05-26 Second word line combined with Y-MUX signal in high voltage memory program
US17/331,340 2021-05-26

Publications (1)

Publication Number Publication Date
TW202247184A true TW202247184A (zh) 2022-12-01

Family

ID=83325292

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110132524A TW202247184A (zh) 2021-05-26 2021-09-01 記憶體裝置

Country Status (3)

Country Link
US (2) US11763875B2 (zh)
CN (1) CN115116525A (zh)
TW (1) TW202247184A (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206247B2 (en) * 2005-06-28 2007-04-17 Cypress Semiconductor Corporation Antifuse circuit with dynamic current limiter
US7544968B1 (en) * 2005-08-24 2009-06-09 Xilinx, Inc. Non-volatile memory cell with charge storage element and method of programming
JP4855851B2 (ja) * 2006-07-03 2012-01-18 株式会社東芝 半導体記憶装置
US8059451B2 (en) * 2007-01-16 2011-11-15 Nanochips, Inc. Multiple valued dynamic random access memory cell and thereof array using single electron transistor
KR20130032458A (ko) * 2011-09-23 2013-04-02 에스케이하이닉스 주식회사 Ｏｔｐ 메모리 셀을 포함하는 반도체 장치
KR102274259B1 (ko) * 2014-11-26 2021-07-07 삼성전자주식회사 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치
US9502426B1 (en) * 2015-07-06 2016-11-22 Ememory Technology Inc. One time programming non-volatile memory cell
US20160189755A1 (en) * 2015-08-30 2016-06-30 Chih-Cheng Hsiao Low power memory device
US10403338B2 (en) * 2015-08-30 2019-09-03 Chih-Cheng Hsiao Low power memory device with column and row line switches for specific memory cells
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US9928886B2 (en) * 2016-06-23 2018-03-27 Chih-Cheng Hsiao Low power memory device
US10777288B2 (en) * 2018-08-07 2020-09-15 Synopsys, Inc. One time programmable (OTP) bit cell with integrated inhibit device

Also Published As

Publication number Publication date
US11763875B2 (en) 2023-09-19
US20220383934A1 (en) 2022-12-01
CN115116525A (zh) 2022-09-27
US20230377629A1 (en) 2023-11-23

Similar Documents

Publication Publication Date Title
JP6205036B1 (ja) 小さいチップ領域を有するワンタイムプログラマブルメモリアレイ
US8625339B2 (en) Multi-cell per memory-bit circuit and method
US9087572B2 (en) Content addressable memory
US10199118B2 (en) One-time programmable (OTP) memory device for reading multiple fuse bits
WO2016160578A1 (en) Implementation of a one time programmable memory using a mram stack design
KR20160062857A (ko) 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치
US10783976B2 (en) Antifuse memory device and operation method thereof
US11328784B2 (en) Memory with cells having multiple select transistors
US9437274B1 (en) Memory device
US20070279967A1 (en) High density magnetic memory cell layout for spin transfer torque magnetic memories utilizing donut shaped transistors
US20240161822A1 (en) Memory device with word line pulse recovery
US20130039110A1 (en) 3d architecture for bipolar memory using bipolar access device
US12087378B2 (en) Bit selection for power reduction in stacking structure during memory programming
CN110956993A (zh) 基于电阻分压读取的阻变型存储单元
TW202247184A (zh) 記憶體裝置
CN111028876B (zh) 实现双方向并行数据读取的非挥发存储阵列
CN114496031A (zh) 每位使用多个单元的存储器装置架构
JP2010055731A (ja) 半導体記憶装置及び情報処理システム
CN106601300B (zh) 一种电熔丝存储单元、电熔丝存储阵列及其使用方法
US9214495B1 (en) Memory cell structure and formation method thereof
US12014796B2 (en) Memory device and method of operating the same
TW202316425A (zh) 記憶體陣列
JP2015177126A (ja) 半導体装置
CN118412014A (zh) 存储单元、存储阵列、电子设备及数据处理方法
JP2000285689A (ja) 半導体記憶装置