KR20160062857A

KR20160062857A - 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치

Info

Publication number: KR20160062857A
Application number: KR1020140166012A
Authority: KR
Inventors: 이준형; 권오겸
Original assignee: 삼성전자주식회사
Priority date: 2014-11-26
Filing date: 2014-11-26
Publication date: 2016-06-03
Also published as: US9524795B2; US20160148705A1; KR102274259B1

Abstract

오티피 메모리 장치는 메모리 셀 어레이 및 스위칭 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 비트 라인들, 복수의 전압 워드 라인들 및 복수의 독출 워드 라인들에 각각 연결된 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함한다. 상기 스위칭 회로는 프로그램 모드에서 상기 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단한다. 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

Description

멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치{ONE-TIME PROGRAMMABLE(OTP) MEMORY CELL AND OTP MEMORY DEVICE FOR MULTI-BIT PROGRAM}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티 비트 프로그램을 위한 오티피(OTP: one-time programmable) 메모리 셀 및 오티피 메모리 장치에 관한 것이다.

데이터를 저장하는 장치 중에서 전원의 공급이 차단되어도 저장하고 있는 데이터를 유지하는 것을 비휘발성 메모리라고 한다. 예컨대, 비휘발성 메모리는 ROM(Read Only Memory), 자기 디스크, 광학 디스크 및 플래시(Flash) 메모리 등을 포함한다. 특히, 비휘발성 메모리 가운데 데이터를 한번 기록하면 변경할 수 없는 메모리의 종류를 가리켜 오티피(OTP: one-time programmable) 메모리라고 한다. 데이터가 오티피 메모리에 프로그램 되면, 데이터의 저장단위인 메모리 셀의 구조가 비가역적(irreversible)으로 변화되고, 이를 이용하여 ‘0’ 또는 ‘1’이 저장될 수 있다. 오티피 메모리 장치는 다른 메모리 장치의 리페어, 아날로그 트리밍, 보안 코드 등을 저장하는 내장형 비휘발성 저장장치로서 다양하게 사용되고 있다.

오티피 메모리 장치를 프로그램하기 위해서 고전압 및 비교적 긴 프로그램 시간이 필요하다. 이러한 고전압에 따른 부작용을 최소화하고 프로그램 시간을 단축하는 것이 요구된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 멀티 비트 프로그램을 효율적으로 수행할 수 있는 오티피 메모리 셀을 제공하는 것이다.

또한 본 발명의 일 목적은, 멀티 비트 프로그램을 효율적으로 수행할 수 있는 오티피 메모리 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 오티피 메모리 장치는 메모리 셀 어레이 및 스위칭 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 비트 라인들, 복수의 전압 워드 라인들 및 복수의 독출 워드 라인들에 각각 연결된 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함한다. 상기 스위칭 회로는 프로그램 모드에서 상기 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단한다.

일 실시예에 있어서, 상기 각각의 오티피 메모리 셀은, 상기 전압 워드 라인들 중 상응하는 전압 워드 라인과 중간 노드 사이에 연결된 안티 퓨즈 및 상기 중간 노드와 상기 비트 라인들 중 상응하는 비트 라인 사이에 연결되고, 게이트 전극이 상기 독출 워드 라인들 중 상응하는 독출 워드 라인에 연결된 독출 트랜지스터를 포함할 수 있다.

일 실시예에 있어서, 상기 스위칭 회로는, 상기 오티피 메모리 셀들에 각각 상응하는 복수의 셀 스위칭 트랜지스터들을 포함하고, 상기 각각의 셀 스위칭 트랜지스터는, 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터의 소스 전극에 연결될 수 있다.

일 실시예에 있어서, 상기 프로그램 모드에서 상기 독출 트랜지스터가 턴온되어 상기 안티 퓨즈가 프로그램되고, 상기 안티 퓨즈가 프로그램된 후에 상기 셀 스위칭 트랜지스터가 턴온됨으로써 상기 독출 트랜지스터가 턴오프되어 상기 프로그램된 안티 퓨즈를 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류가 차단될 수 있다.

일 실시예에 있어서, 상기 프로그램 모드에서 프로그램 전압이 상기 전압 워드 라인들에 인가되고, 독출 모드에서 상기 프로그램 전압보다 작은 독출 전압이 상기 전압 워드 라인들에 인가될 수 있다.

일 실시예에 있어서, 상기 프로그램 전압은 상기 셀 스위칭 트랜지스터의 문턱 전압보다 크게 설정될 수 있다.

일 실시예에 있어서, 상기 독출 전압은 상기 셀 스위칭 트랜지스터의 문턱 전압보다 작게 설정될 수 있다.

일 실시예에 있어서, 상기 프로그램 모드에서, 프로그램되는 오티피 메모리 셀이 연결된 비트 라인에는 프로그램 허용 전압이 인가되고, 프로그램되지 않는 오티피 메모리 셀이 연결된 비트 라인에는 상기 프로그램 허용 전압보다 큰 프로그램 금지 전압이 인가될 수 있다.

일 실시예에 있어서, 상기 프로그램 금지 전압은 상기 셀 스위칭 트랜지스터의 문턱 전압보다 작게 설정될 수 있다.

일 실시예에 있어서, 상기 스위칭 회로는, 상기 비트 라인들에 각각 상응하는 복수의 라인 스위칭 트랜지스터들을 포함하고, 상기 각각의 라인 스위칭 트랜지스터는, 상기 독출 워드 라인들과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 비트 라인에 연결될 수 있다.

일 실시예에 있어서, 상기 비트 라인들의 각각에 상기 라인 스위칭 트랜지스터가 2개 이상 연결될 수 있다.

일 실시예에 있어서, 상기 안티 퓨즈는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현될 수 있다.

일 실시예에 있어서, 상기 모스 트랜지스터는, 드레인 전극이 플로팅되고, 소스 전극이 상기 중간 노드에 연결되고, 게이트 전극이 상기 상응하는 전압 워드 라인에 연결될 수 있다.

일 실시예에 있어서, 상기 모스 트랜지스터는, 드레인 전극 및 소스 전극이 상기 중간 노드에 연결되고, 게이트 전극이 상기 상응하는 전압 워드 라인에 연결될 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 오티피 메모리 장치는, 메모리 셀 어레이 및 복수의 스위칭 회로들을 포함한다. 상기 메모리 셀 어레이는 복수의 비트 라인들, 복수의 전압 워드 라인들 및 복수의 독출 워드 라인들에 각각 연결된 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함하고, 상기 오티피 메모리 셀들은 복수의 메모리 뱅크들을 형성한다. 상기 스위칭 회로들은 프로그램 모드에서 상기 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단하고, 상기 메모리 뱅크들에 각각 상응한다.

일 실시예에 있어서, 상기 오티피 메모리 장치는 상기 프로그램 모드에서 상기 메모리 뱅크들에 포함되는 복수의 비트들을 동시에 프로그램할 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 오티피 메모리 셀은, 안티 퓨즈, 독출 트랜지스터 및 스위칭 트랜지스터를 포함한다. 상기 안티 퓨즈는 전압 워드 라인과 중간 노드 사이에 연결된다. 상기 독출 트랜지스터는 상기 중간 노드와 비트 라인 사이에 연결되고, 게이트 전극이 독출 워드 라인에 연결된다. 상기 스위칭 트랜지스터는 상기 독출 트랜지스터의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 독출 트랜지스터의 소스 전극에 연결되고, 프로그램 모드에서 상기 안티 퓨즈의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 안티 퓨즈를 통하여 상기 전압 워드 라인으로부터 상기 비트 라인으로 흐르는 전류를 차단한다.

본 발명의 실시예들에 따른 오티피 메모리 셀 및 오티피 메모리 장치는 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

도 1은 본 발명의 실시예들에 따른 오티피(OTP: one-time programmable) 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 오티피 메모리 셀을 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 오티피 메모리 셀의 문턱 전압 및 동작 전압들의 관계를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 오티피 메모리 셀을 나타내는 회로도이다.
도 5는 도 4의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.
도 6은 도 4의 오티피 메모리 셀의 구조의 다른 예를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 오티피 메모리 셀을 나타내는 회로도이다.
도 8은 도 7의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 오티피 메모리 장치를 나타내는 회로도이다.
도 10은 멀티 비트 프로그램에서의 전압 강하를 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 오티피 메모리 장치를 나타내는 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 오티피 메모리 장치를 나타내는 회로도이다.
도 13은 본 발명의 실시예들에 따른 오티피 메모리 장치를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 오티피 메모리를 구비하는 메모리 장치를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 오티피 메모리를 이용하여 리페어 동작을 수행하는 메모리 장치를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 18은 본 발명의 실시예에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 오티피(OTP: one-time programmable) 메모리 장치를 나타내는 블록도이다.

도 1을 참조하면, 오티피 메모리 장치(10)는 메모리 셀 어레이(11), 스위칭 회로(SWC)(12), 행 선택 회로(XDEC, VDR) (13, 14), 열 선택 회로(CSEL)(15) 및 기입-독출 회로(SA-WD)(16)를 포함할 수 있다.

메모리 셀 어레이(11)는 복수의 비트 라인들(BL) 및 복수의 워드 라인들(WL)에 각각 연결된 복수의 오티피 메모리 셀들을 포함한다. 도 2를 참조하여 후술하는 바와 같이, 각 워드 라인(WL)은 전압 워드 라인(WLP) 및 독출 워드 라인(WLR)을 포함할 수 있다.

스위칭 회로(12)는 프로그램 모드에서 상기 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단한다.

도 1에는 메모리 셀 어레이(11)와 스위칭 회로(12)를 별개로 도시하였으나, 실시예들에 따라서 스위칭 회로(12)는 메모리 셀 어레이(11)에 포함될 수 있다.

일 실시예에서, 도 9를 참조하여 후술하는 바와 같이, 스위칭 회로(12)는 메모리 셀 어레이(11)와 불가분적으로(inseparably) 형성될 수 있다. 예를 들어, 스위칭 회로(12)는 상기 오티피 메모리 셀들에 각각 상응하는 복수의 셀 스위칭 트랜지스터들(CTS)을 포함할 수 있다. 각각의 셀 스위칭 트랜지스터(CTS)는, 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 소스 전극에 연결될 수 있다.

다른 실시예에서, 도 11 및 12를 참조하여 후술하는 바와 같이, 스위칭 회로(12)는 메모리 셀 어레이(11)와 가분적으로(separably) 형성될 수 있다. 예를 들어, 스위칭 회로(12)는 비트 라인들(BL)에 각각 상응하는 복수의 라인 스위칭 트랜지스터들(LTS)을 포함할 수 있다. 각각의 라인 스위칭 트랜지스터(LTS)는, 독출 워드 라인들(WLR)과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 비트 라인(BL)에 연결될 수 있다.

행 선택 회로(13, 14)는 행 어드레스에 상응하는 워드 라인(WL)을 선택하기 위한 행 디코더(13) 및 워드 라인들(WL)에 인가하기 위한 전압들을 제공하는 전압 드라이버(14)를 포함할 수 있다. 상기 전압들은 도 3을 참조하여 후술하는 바와 같이 프로그램 전압(VPGM), 독출 전압(VRD) 등을 포함할 수 있다.

열 선택 회로(15)는 열 어드레스에 상응하는 비트 라인(BL)을 선택하기 위한 열 게이트 회로 및 열 디코더를 포함할 수 있다. 열 디코더는 열 어드레스 및 열 선택 인에이블 신호에 기초하여 열 선택 신호들을 발생할 수 있다. 상기 열 게이트 회로 열 선택 신호들에 응답하여 선택적으로 턴온되는 복수의 스위치들을 포함할 수 있다. 상기 스위치들 중에서 열 어드레스에 상응하는 하나의 스위치가 턴온되어 비트 라인이 선택될 수 있다.

기입-독출 회로(16)는 독출 센스 앰프(SA) 및 기입 드라이버(WD)를 포함할 수 있다. 기입-독출 회로(16)는 열 선택 회로(15)를 통하여 비트 라인들에 연결된다. 독출 센스 앰프(SA)는 오티피 메모리 셀에 저장된 데이터를 센싱하여 독출 데이터를 제공하는 독출 동작을 수행한다. 기입 드라이버(WD)는 기입 데이터를 오티피 메모리 셀에 저장하는 기입 동작을 수행한다. 기입 드라이버(WD)는 독출 센스 앰프(SA)와 일체적으로 형성될 수도 있고, 독출 센스 앰프(SA)와 구별되는 별개의 회로로 형성될 수도 있다.

이하 도 2 내지 12를 참조하여 메모리 셀 어레이(11) 및 스위칭 회로(12)의 실시예들에 대하여 설명한다. 행 선택 회로(XDEC, VDR) (13, 14), 열 선택 회로(CSEL)(15) 및 기입-독출 회로(SA-WD)(16)는 메모리 셀 어레이(11) 및 스위칭 회로(12)의 실시예들에 부합하는 다양한 구성을 가질 수 있다.

도 2는 본 발명의 실시예들에 따른 오티피 메모리 셀을 나타내는 회로도이다.

도 2를 참조하면, 오티피 메모리 셀(100)은 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 스위칭 트랜지스터(TS)를 포함한다.

안티 퓨즈(AF)는 전압 워드 라인(WLP)과 중간 노드(NI) 사이에 연결된다. 안티 퓨즈(AF)는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현될 수 있다. 일 실시예에서, 도 4를 참조하여 후술하는 바와 같이, 상기 모스 트랜지스터는, 드레인 전극이 플로팅되고, 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드 라인(WLP)에 연결될 수 있다. 다른 실시예에서, 도 7을 참조하여 후술하는 바와 같이, 상기 모스 트랜지스터는 드레인 전극 및 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드 라인(WLP)에 연결될 수 있다.

오티피 메모리의 셀이 포함하는 구성요소들 중 일 예인 안티-퓨즈(anti-fuse)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다.

안티-퓨즈는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 충분한 시간 동안 안티-퓨즈 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈를 프로그램한다. 프로그램의 결과, 안티-퓨즈의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다. 안티 퓨즈 방식의 OTP 메모리는 얇은 게이트 산화막의 MOS 캐패시터의 양단에 고전압을 인가해 퓨즈를 전기적으로 단락시켜 프로그램하는 메모리로 셀 면적이 작아 저전력의 IP(Intellectual Property)를 구현할 수 있고 프로그램 시 전류 소모가 적어 바이트 단위의 프로그램이 가능한 장점이 있다.

독출 트랜지스터(TR)는 중간 노드(NI)와 비트 라인(BL) 사이에 연결되고, 게이트 전극이 독출 워드 라인(WLP)에 연결된다. 스위칭 트랜지스터(CTS)는 독출 트랜지스터(TR)의 게이트 전극과 접지 전압(VSS) 사이에 연결되고, 게이트 전극이 독출 트랜지스터(TR)의 소스 전극에 연결된다.

스위칭 트랜지스터(TS)는 프로그램 모드에서 안티 퓨즈(AF)의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 안티 퓨즈(AF)를 통하여 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 흐르는 전류를 차단한다.

도 3은 본 발명의 실시예들에 따른 오티피 메모리 셀의 문턱 전압 및 동작 전압들의 관계를 나타내는 도면이다.

도 3을 참조하면, 프로그램 모드에서는 비교적 높은 전압 레벨의 프로그램 전압(VPGM)이 전압 워드 라인(WL)에 인가되고, 독출 모드에서는 프로그램 전압(VPGM)보다 작은 독출 전압(VRD)이 전압 워드 라인(WLP)에 인가된다. 프로그램 모드 및 독출 모드에서 독출 워드 라인(WLR)에는 행 어드레스에 따라서 독출 트랜지스터를 턴온시킬 수 있는 전압 레벨을 갖는 선택 전압이 인가된다.

프로그램 모드에서, 프로그램되는 오티피 메모리 셀이 연결된 비트 라인에는 프로그램 허용 전압(VPER)이 인가되고, 프로그램되지 않는 오티피 메모리 셀이 연결된 비트 라인에는 프로그램 허용 전압(VPER)보다 큰 프로그램 금지 전압(VINH)이 인가된다. 일 실시예에서, 프로그램 허용 전압(VPER)은 접지 전압(VSS)으로 설정될 수 있다. 한편, 프로그램 금지 전압(VINH)은 독출 전압(VRD)과 함께 전원 전압으로 설정될 수 있다. 프로그램 전압(VPGM), 독출 전압(VRD), 프로그램 허용 전압(VPER) 및 프로그램 금지 전압(VINH)과 같은 동작 전압들의 전압 레벨은 오티피 메모리 셀의 특성 및 오티피 메모리 장치의 구성에 따라서 다양하게 설정될 수 있다.

프로그램 모드에서는 전압 워드 라인(WLP)에 프로그램 전압(VPGM)이 인가되고 독출 트랜지스터(TR)가 턴온되어, 안티 퓨즈(AF)의 양단에 프로그램 전압(VPGM)과 프로그램 허용 전압(VPER)이 인가됨으로써 안티 퓨즈(AF)의 프로그램이 수행된다. 본 발명의 실시예들에 따라서, 전압 워드 라인(WLP)에 인가되는 프로그램 전압(VPGM)은 스위칭 트랜지스터(CTS)의 문턱 전압(VTH)보다 크게 설정된다.

따라서 안티 퓨즈(AF)가 프로그램된 후에 프로그램 전압(VPGM)이 스위칭 트랜지스터(CTS)의 게이트 전극에 인가됨으로써 스위칭 트랜지스터(CTS)가 턴온될 수 있다. 결과적으로 안티 퓨즈(AF)가 프로그램된 직후에 독출 트랜지스터(TR)가 턴오프되어 프로그램된 안티 퓨즈(AF)를 통하여 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 흐르는 전류가 차단될 수 있다.

한편, 본 발명의 실시예들에 따라서 독출 모드에서 전압 워드 라인(WLP)에 인가되는 독출 전압(VRD)은 스위칭 트랜지스터(CTS)의 문턱 전압(VTH)보다 작게 설정된다. 독출 모드에서는 안티 퓨즈(AF)의 프로그램 여부에 따라서 변화되는 비트 라인(BL)의 전압을 센싱함으로써 안티 퓨즈(AF)의 프로그램 여부를 판독한다. 독출 전압(VRD)을 스위칭 트랜지스터(CTS)의 문턱 전압(VTH)보다 작게 설정함으로써, 독출 모드에서 스위칭 트랜지스터(CTS)에 의해 독출 트랜지스터(TR)가 턴오프되는 것을 방지함으로써 정상적인 독출 동작을 보장할 수 있다.

또한, 본 발명의 실시예들에 따라서 독출 모드에서 비트 라인(BL)에 인가되는 프로그램 금지 전압(VINH)은 스위칭 트랜지스터(CTS)의 문턱 전압보다 작게 설정된다. 전술한 바와 같이, 독출 모드에서는 안티 퓨즈(AF)의 프로그램 여부에 따라서 변화되는 비트 라인(BL)의 전압을 센싱함으로써 안티 퓨즈(AF)의 프로그램 여부를 판독한다. 프로그램 금지 전압(VINH)을 스위칭 트랜지스터(CTS)의 문턱 전압(VTH)보다 작게 설정함으로써, 독출 모드에서 스위칭 트랜지스터(CTS)에 의해 독출 트랜지스터(TR)가 턴오프되는 것을 방지함으로써 정상적인 독출 동작을 보장할 수 있다.

도 4는 본 발명의 일 실시예에 따른 오티피 메모리 셀을 나타내는 회로도이다.

도 4를 참조하면, 오티피 메모리 셀(101)은 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 스위칭 트랜지스터(CTS)를 포함한다.

안티 퓨즈(AF)는 전압 워드 라인(WLP)과 중간 노드(NI) 사이에 연결된다. 도 4에 도시된 바와 같이, 안티 퓨즈(AF)는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현될 수 있다. 모스 트랜지스터(AF)는, 드레인 전극이 플로팅되고, 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드 라인(WLP)에 연결된다.

스위칭 트랜지스터(CTS)는 프로그램 모드에서 안티 퓨즈(AF)의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 안티 퓨즈(AF)를 통하여 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 흐르는 전류를 차단한다.

도 5는 도 4의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.

도 5를 참조하면, 오티피 메모리 셀(101a)에 포함되는 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 스위칭 트랜지스터(TS)는 동일한 기판(P-SUB)(150) 상에 형성된다.

독출 트랜지스터(TR)는 독출 워드 라인(WLR)에 연결되는 제1 게이트(111), 제1 게이트(111)를 기판(150)과 절연시키는 제1 게이트 절연층(GOX)(112), 제1 게이트(111)에 대해 서로 대향하여 비대칭 구조로 형성되는 제1 소스 영역(113) 및 제1 드레인 영역(114)을 포함한다. 독출 트랜지스터(TR)의 제1 소스 영역(113)은 비트 라인(BL)에 연결된다.

안티 퓨즈(AF)는 전압 워드 라인(WLP)에 연결되는 제2 게이트(121), 제2 게이트(121)를 기판(150)과 절연시키는 제2 게이트 절연층(GOX)(122), 독출 트랜지스터(TR)의 제1 드레인 영역(114)에 연결되는 제2 소스 영역(123) 및 플로팅되는 제2 드레인 영역(124)을 포함한다.

스위칭 트랜지스터(TS)는 독출 트랜지스터(TR)의 제1 소스 전극(113)에 연결되는 제3 게이트(131), 제3 게이트(131)를 기판(150)과 절연시키는 제3 게이트 절연층(GOX)(132), 독출 트랜지스터(TR)의 제1 게이트(111)에 연결되는 제3 드레인 영역(134) 및 접지 전압(VSS)에 연결되는 제3 소스 영역(133)을 포함한다.

안티 퓨즈(AF)의 제2 소스 영역(123)은 배선(141)을 통해 독출 트랜지스터(TR)의 제1 드레인 영역(114)과 연결될 수 있다. 스위칭 트랜지스터(TS)의 드레인 영역(134)은 배선(142)을 통해 독출 트랜지스터(TR)의 게이트(111)에 연결될 수 있다. 스위칭 트랜지스터(TS)의 게이트(131)는 배선(143)을 통해 독출 트랜지스터(TR)의 소스 영역(113)에 연결될 수 있다. 배선들(141, 142, 143)은 상부의 메탈 라인 및 이를 기판 표면과 연결하기 위한 비아(Via)와 같은 층간 연결 구조물을 포함할 수 있다.

예를 들어, 기판(150)은 P형 불순물로 도핑(doping)되고, 제1 소스 영역(113), 제1 드레인 영역(114), 제2 소스 영역(123), 제2 드레인 영역(124), 제3 소스 영역(133) 및 제3 드레인 영역(134)은 N형 불순물로 도핑될 수 있다.

독출 트랜지스터(TR)는 제1 게이트(111) 및 제1 게이트 절연층(112)의 양 측벽에 형성되는 제1 스페이서(spacer)(115)를 더 포함할 수 있고, 안티 퓨즈(AF)는 제2 게이트(121) 및 제2 게이트 절연층(122)의 양 측벽에 형성되는 제2 스페이서(1125)를 더 포함할 수 있고, 스위칭 트랜지스터(TS)는 제3 게이트(131) 및 제3 게이트 절연층(132)의 양 측벽에 형성되는 제3 스페이서(135)를 더 포함할 수 있다.

이하, 도 5의 오티피 메모리 셀(101a)의 제조 방법에 대해 간략히 설명한다.

기판(150) 상에 제1 게이트 절연층(112), 제2 게이트 절연층(122), 및 제3 게이트 절연층(132)을 형성한다. 제1 게이트 절연층(112) 상에 제1 게이트(111)를 형성하고, 제2 게이트 절연층(122) 상에 제2 게이트(121)를 형성하고, 제3 게이트 절연층(132) 상에 제3 게이트(121)를 형성한다. 제1 게이트(111), 제2 게이트(121) 및 제3 게이트(131)의 양측에 불순물(N+)을 주입하는 이온 주입 공정을 수행하여 드레인 영역들(114, 124, 134) 및 소스 영역들(113, 123, 133)을 형성한다. 이후 스페이서들(115, 125, 135) 및 배선들(141, 142, 143)을 형성한다.

도 5에 도시된 바와 같이, 독출 트랜지스터(TR)의 제1 게이트 절연층(112) 및 스위칭 트랜지스터(TS)의 게이트 절연층(132)은 안티 퓨즈(AF)의 제2 게이트 절연층(122)보다 두껍게 형성될 수 있다.

일반적인 모스 트랜지스터에 있어서, 드레인 영역에 게이트 전위보다 높은 전압이 인가되는 경우, 게이트와 드레인 영역이 중첩되는 영역의 게이트 절연층에 강한 전계가 발생하고, 이로 인해 드레인 영역에 깊은 공핍 영역(deep depletion area)이 생성되면서 에너지 밴드(energy band)가 급격히 휘어지게 된다. 이로 인해 전자의 밴드간 터널링(band-to-band tunneling) 또는 트랩 보조된 터널링(trap-assisted tunneling) 현상이 증가하고, 드레인 정션(drain junction)을 빠져나간 전자는 충격 이온화(impact ionization)에 의해 전자-홀 쌍(EHP, Electron Hole Pair)을 생성시켜 전자는 드레인 전극으로 빠져나가고 홀은 기판으로 빠져나감으로써 누설 전류가 발생하게 된다. 상기 누설 전류는 드레인 영역과 게이트 사이의 전위차가 클수록 증가한다. 상기 누설 전류를 게이트-생성 드레인 누설(GIDL, Gate-Induced Drain Leakage) 전류라고 부른다. 이러한 GIDL 전류에 의해서 선택되지 않은 오티피 메모리 셀의 안티 퓨즈의 절연성이 파괴되는 프로그램 방해(program disturbance)가 발생할 수 있다. 제1 게이트 절연층(112)의 두께를 증가시키는 경우 제1 게이트 절연층(112)에 형성되는 전계를 감소하여 GIDL 전류의 발생을 억제하고 프로그램 방해를 줄일 수 있다.

도 6은 도 4의 오티피 메모리 셀의 구조의 다른 예를 설명하기 위한 단면도이다.

도 6을 참조하면, 오티피 메모리 셀(101b)에 포함되는 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 스위칭 트랜지스터(TS)는 동일한 기판(P-SUB)(150) 상에 형성된다.

도 5의 오티피 메모리 셀(101a)과 비교하여, 도 6의 오티피 메모리 셀(101b)은 안티 퓨즈(AF)의 제2 소스 영역(123)이 독출 트랜지스터(TR)의 제1 드레인 영역(114)과 불순물 영역(CA)을 공유하고, 따라서 안티 퓨즈(AF)의 제2 소스 영역(123)이 독출 트랜지스터(TR)의 제1 드레인 영역(114)을 연결하기 위한 도 5의 배선(141)이 생략된다.

안티 퓨즈(AF)의 제2 소스 영역(123)과 독출 트랜지스터(TR)의 제1 드레인 영역(114)은 공통 불순물 영역(CA)에 의해 서로 연결된다. 스위칭 트랜지스터(TS)의 드레인 영역(134)은 배선(142)을 통해 독출 트랜지스터(TR)의 게이트(111)에 연결될 수 있다. 스위칭 트랜지스터(TS)의 게이트(131)는 배선(143)을 통해 독출 트랜지스터(TR)의 소스 영역(113)에 연결될 수 있다. 배선들(142, 143)은 상부의 메탈 라인 및 이를 기판 표면과 연결하기 위한 비아(Via)와 같은 층간 연결 구조물을 포함할 수 있다.

이하, 도 6의 오티피 메모리 셀(101b)의 제조 방법에 대해 간략히 설명한다.

기판(150) 상에 제1 게이트 절연층(112), 제2 게이트 절연층(122), 및 제3 게이트 절연층(132)을 형성한다. 제1 게이트 절연층(112) 상에 제1 게이트(111)를 형성하고, 제2 게이트 절연층(122) 상에 제2 게이트(121)를 형성하고, 제3 게이트 절연층(132) 상에 제3 게이트(121)를 형성한다. 제1 게이트(111), 제2 게이트(121) 및 제3 게이트(131)의 양측에 불순물(N+)을 주입하는 이온 주입 공정을 수행하여 드레인 영역들(114, 124, 134) 및 소스 영역들(113, 123, 133)을 형성한다. 이 때 안티 퓨즈(AF)의 제2 게이트(121)와 독출 트랜지스터(TR)의 제1 게이트(111) 사이에는 마스크가 개방되어 공통 불순물 영역(CA)이 형성되도록 한다. 이후 스페이서들(115, 125, 135) 및 배선들(141, 142, 143)을 형성한다.

도 7은 본 발명의 다른 실시예에 따른 오티피 메모리 셀을 나타내는 회로도이다.

도 7을 참조하면, 오티피 메모리 셀(102)은 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 스위칭 트랜지스터(CTS)를 포함한다.

안티 퓨즈(AF)는 전압 워드 라인(WLP)과 중간 노드(NI) 사이에 연결된다. 도 7에 도시된 바와 같이, 안티 퓨즈(AF)는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현될 수 있다. 모스 트랜지스터(AF)는, 드레인 전극 및 소스 전극이 중간 노드(NI)에 연결되고, 게이트 전극이 상응하는 전압 워드 라인(WLP)에 연결된다.

도 8은 도 7의 오티피 메모리 셀의 구조의 일 예를 설명하기 위한 단면도이다.

도 8을 참조하면, 오티피 메모리 셀(102)에 포함되는 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 스위칭 트랜지스터(TS)는 동일한 기판(P-SUB)(150) 상에 형성된다.

안티 퓨즈(AF)는 전압 워드 라인(WLP)에 연결되는 제2 게이트(121), 제2 게이트(121)를 기판(150)과 절연시키는 제2 게이트 절연층(GOX)(122), 독출 트랜지스터(TR)의 제1 드레인 영역(114)에 연결되는 제2 소스 영역(123) 및 제2 드레인 영역(124)을 포함한다.

안티 퓨즈(AF)의 제2 소스 영역(123)은 배선(141)을 통해 독출 트랜지스터(TR)의 제1 드레인 영역(114)과 연결될 수 있다. 또한 안티 퓨즈(AF)의 제2 소스 영역(123)과 제2 드레인 영역(124)은 배선(144)을 통해 서로 연결될 수 있다. 스위칭 트랜지스터(TS)의 드레인 영역(134)은 배선(142)을 통해 독출 트랜지스터(TR)의 게이트(111)에 연결될 수 있다. 스위칭 트랜지스터(TS)의 게이트(131)는 배선(143)을 통해 독출 트랜지스터(TR)의 소스 영역(113)에 연결될 수 있다. 배선들(141, 142, 143, 144)은 상부의 메탈 라인 및 이를 기판 표면과 연결하기 위한 비아(Via)와 같은 층간 연결 구조물을 포함할 수 있다.

이하, 도 5의 오티피 메모리 셀(102)의 제조 방법에 대해 간략히 설명한다.

기판(150) 상에 제1 게이트 절연층(112), 제2 게이트 절연층(122), 및 제3 게이트 절연층(132)을 형성한다. 제1 게이트 절연층(112) 상에 제1 게이트(111)를 형성하고, 제2 게이트 절연층(122) 상에 제2 게이트(121)를 형성하고, 제3 게이트 절연층(132) 상에 제3 게이트(121)를 형성한다. 제1 게이트(111), 제2 게이트(121) 및 제3 게이트(131)의 양측에 불순물(N+)을 주입하는 이온 주입 공정을 수행하여 드레인 영역들(114, 124, 134) 및 소스 영역들(113, 123, 133)을 형성한다. 이후 스페이서들(115, 125, 135) 및 배선들(141, 142, 143, 144)을 형성한다.

도 9는 본 발명의 일 실시예에 따른 오티피 메모리 장치를 나타내는 회로도이다.

도 9에는 도 1의 스위칭 회로(12)와 메모리 셀 어레이(11)가 불가분적으로(inseparably) 형성되는 오티피 메모리 장치(10a)가 도시되어 있다. 도 1의 스위칭 회로(12)는, 오티피 메모리 셀들에 각각 상응하는 복수의 셀 스위칭 트랜지스터들(CTS)을 포함할 수 있다. 각각의 셀 스위칭 트랜지스터(CTS)는, 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 소스 전극에 연결될 수 있다.

한편, 도 9에 도시된 단위 셀들(UC1, UC2)이 각각 오티피 메모리 셀들로 간주될 수 있고, 도 9에 도시된 구성 전체가 메모리 셀 어레이(10a)로 간주될 수 있다.

도 9를 참조하면, 메모리 셀 어레이(10a)는 복수의 독출 워드 라인들(WLR1,....,WLRn), 복수의 전압 워드 라인들(WLP1,....,WLPn) 및 복수의 비트 라인들(BL1,....,BLm)에 연결되고, n*m(n, m은 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 오티피 메모리 셀들(UC1, UC2)을 포함한다.

독출 트랜지스터(TR)의 게이트는 상응하는 독출 워드 라인(WLRx)(x는 1이상 n이하의 정수)에 연결되고, 독출 트랜지스터(TR)의 소스 영역은 상응하는 비트 라인(BLy)(y는 1이상 m이하의 정수)에 연결된다.

안티 퓨즈(AF)의 제1 단은 상응하는 프로그램 워드 라인(WLPx)에 연결되고, 안티 퓨즈(AF)의 제2 단은 선택 트랜지스터(1110)의 드레인 영역에 연결된다.

각각의 셀 스위칭 트랜지스터(CTS)는 독출 트랜지스터(TR)의 게이트 전극과 접지 전압(VSS) 사이에 연결되고, 게이트 전극이 독출 트랜지스터(TR)의 소스 전극에 연결된다. 셀 스위칭 트랜지스터(CTS)는 프로그램 모드에서 안티 퓨즈(AF)의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 안티 퓨즈(AF)를 통하여 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 흐르는 전류를 차단한다.

전술한 바와 같이, 안티 퓨즈(AF)는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다. 이 경우, 안티 퓨즈(AF)의 게이트는 상기 제1 단이 되어 상응하는 전압 워드 라인(WLPx)에 연결되고, 안티 퓨즈(AF)의 소스 영역은 상기 제2 단이 되어 독출 트랜지스터(TR)의 드레인 영역에 연결되고, 안티 퓨즈(AF)의 드레인 영역은 플로팅(floating)될 수 있다.

오티피 메모리 셀들(UC1, UC2)의 각각은 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 셀 스위칭 트랜지스터(CTS)를 포함한다. 도 9에는 2개의 오티피 메모리 셀들(UC1, UC2) 마다 하나의 쌍을 이루는 구성이 도시되어 있으나, 유닛 셀들의 배열은 다양하게 구현될 수 있다.

도 9에 도시된 바와 같이, 각각의 셀 스위칭 트랜지스터(CTS)는, 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 소스 전극에 연결될 수 있다.

이하, 도 3, 4, 5 및 9를 참조하여, 본 발명의 일 실시예에 따른 오티피 메모리 셀의 프로그래밍 동작에 대해 설명한다.

독출 워드 라인(WLR1), 전압 워드 라인(WLP1) 및 비트 라인(BL1)에 연결되는 오티피 메모리 셀을 프로그래밍 하는 경우, 선택된 전압 워드 라인(WLP1)에 고전압인 프로그램 전압(VPGM)을 인가하고, 선택된 독출 워드 라인(WLR1)에 프로그램 전압(VPGM)보다 낮은 전위를 갖는 선택 전압을 인가하고, 선택되지 않은 프로그램 워드 라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드 라인들(WLR2,....,WLRn)에는, 예를 들어, 0V의 전압을 인가한다. 또한, 선택된 비트 라인(BL1)에는 프로그램 허용 전압(VPER)(예를 들어, 0V)의 전압을 인가하고, 선택되지 않은 비트 라인들(BL2,....,BLm)에는 프로그램 허용 전압(VINH)을 인가한다. 예를 들어, 상기 프로그램 전압(VPGM)은 약 7V일 수 있고, 상기 선택 전압은 약 3V일 수 있다.

선택된 독출 워드 라인(WLR1)에 연결되는 독출 트랜지스터(TR)의 제1 게이트(111)에는 상기 선택 전압이 인가되고 독출 트랜지스터(TR)의 제1 소스 영역(113)에는 0V의 전압이 인가되어 독출 트랜지스터(TR)는 턴온(turn-on)되고, 독출 트랜지스터(TR)의 제1 드레인(114)은 0V가 된다. 선택된 전압 워드 라인(WLP1)에 연결되는 안티 퓨즈(AF)의 제2 게이트(121)에는 고전압인 프로그램 전압(VPGM)이 인가되고 안티 퓨즈(AF)의 제2 소스 영역(123)의 전압은 0V이므로, 안티 퓨즈(AF)의 제2 게이트 절연층(122) 양단 사이에 높은 전계가 형성된다. 이로 인해 제2 게이트 절연층(122)의 절연성이 파괴됨으로써 선택된 안티 퓨즈 메모리 셀이 프로그래밍 된다.

안티 퓨즈(AF)가 프로그램되면, 안티 퓨즈(AF)의 소스 영역(123), 독출 트랜지스터(TR)의 드레인 영역(114) 및 소스 영역(113)이 모두 전기적으로 연결되어, 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 매우 큰 누설 전류가 흐르게 된다. 도 10을 참조하여 후술하는 바와 같이, 이러한 누설 전류는 전압 워드 라인(WLP)을 따라 전압 강하를 심화시키고 다른 비트 라인에 연결된 오티피 메모리 셀의 프로그램을 방해하게 된다.

선택되지 않은 전압 워드 라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드 라인들(WLR2,....,WLRn)에 연결되는 오티피 메모리 셀들의 경우, 선택되지 않은 전압 워드 라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드 라인들(WLR2,....,WLRn)에는 0V의 전압이 인가된다. 따라서 독출 트랜지스터(TR)가 턴온되지 않고, 안티 퓨즈(1120)에 고전압인 상기 프로그램 전압이 인가되지 않으므로, 선택되지 않은 전압 워드 라인들(WLP2,....,WLPn) 및 선택되지 않은 독출 워드 라인들(WLR2,....,WLRn)에 연결되는 안티 퓨즈 메모리 셀들은 프로그래밍 되지 않을 수 있다.

한편, 선택된 전압 워드 라인(WLP1) 및 선택된 독출 워드 라인(WLR1)에 연결되고 선택되지 않은 비트 라인들(BL2,....,BLm)에 연결되는 오티피 메모리 셀들 역시 프로그래밍 되지 않는다. 선택된 전압 워드 라인(WLP1), 선택된 독출 워드 라인(WLR1) 및 선택되지 않은 비트 라인(BL2)에 연결되는 오티피 메모리 셀을 예로 들어 설명한다.

선택된 독출 워드 라인(WLR1)에는 상기 선택 전압이 인가되고 선택되지 않은 비트 라인(BL2)에는 프로그램 금지 전압(VINH)이 인가되므로, 독출 트랜지스터(TR)의 제1 게이트(111)와 제1 소스 영역(113) 사이에 전위차가 형성되지 않아 독출 트랜지스터(TR)는 턴오프(turn-off)되고, 독출 트랜지스터(TR)의 제1 드레인 영역(114)은 플로팅 상태가 된다. 선택된 전압 워드 라인(WLP1)에 연결되는 안티 퓨즈(AF)의 제2 게이트(121)에 고전압인 프로그램 전압(VPGM)이 인가되더라도 안티 퓨즈(AF)의 제2 소스 영역(123)이 플로팅 상태에 있으므로 안티 퓨즈(AF)의 제2 게이트 절연층(122) 양단 사이에는 높은 전계가 형성되지 않는다.

본 발명의 실시예들에 따라서, 스위칭 트랜지스터(TS), 즉 셀 스위칭 트랜지스터(CTS)는, 프로그램 모드에서 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단한다.

안티 퓨즈(AF)가 프로그램되면, 스위칭 트랜지스터(TS)의 제3 게이트(131)에는 프로그램 전압(VPGM)에 상응하는 매우 큰 전압이 인가된다. 전술한 바와 같이, 프로그램 전압(VPGM)은 스위칭 트랜지스터(TS)의 문턱 전압(VTH)보다 크게 설정된다. 따라서, 스위칭 트랜지스터(TS)가 턴온되고, 독출 트랜지스터(TR)의 제1 게이트(111)가 접지 전압(VSS)에 연결된다. 결과적으로 독출 트랜지스터(TR)가 턴오프되어 프로그램된 안티 퓨즈(AF)를 통하여 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 흐르는 누설 전류가 차단될 수 있다.

이와 같이, 스위칭 트랜지스터(TS)를 이용하여 프로그램이 완료된 안티 퓨즈(AF)를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

도 10은 멀티 비트 프로그램에서의 전압 강하를 설명하기 위한 도면이다.

도 10에는 도 1의 전압 드라이버(VDR)(14)에 연결된 하나의 전압 워드 라인(WLP) 및 전압 워드 라인(WLP) 및 각각의 비트 라인들(BL1~BLm)에 연결된 오티피 메모리 셀들(MC1~MCm)이 도시되어 있다. 편의상 전압 드라이버(VDR)와 전압 워드 라인(WLP) 사이의 행 디코더와 같은 경로는 생략되었다.

하나의 전압 워드 라인(WLP)에는 많은 수의 오티피 메모리 셀들이 연결되고, 이들을 통하여 누설 전류들(il1~ilm)이 발생할 수 있다. 이러한 누설 전류들(il1~ilm)은 전압 워드 라인(WLP)에 전류들(i1~im)을 발생 또는 증가시키고, 전류들(i1~im) 및 전압 워드 라인(WLP)의 저항 성분들(R1~Rm)로 인하여 전압 강하가 발생한다. 이러한 전압 강하는 전압 드라이버(VDR)에서 멀어질수록 심화되며, 프로그램 전압(VPGM)의 전압 강하로 프로그램이 불충분하게 수행되는 문제를 발생시킨다.

비트 라인들(BL1~BLm)의 각각에 프로그램 데이터에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)을 인가한 후에 하나의 행에 속하는 복수의 오티피 메모리 셀들을 동시에 프로그램하는 멀티 비트 프로그램이 수행될 수 있다. 이 경우, 먼저 프로그램된 오티피 메모리 셀들을 통하여 흐르는 누설 전류가 급격히 증가하여 전압 워드 라인(WLP) 상의 전압 강하가 더욱 심화된다.

본 발명의 실시예들에 따라서, 스위칭 트랜지스터(TS)를 이용하여 프로그램이 완료된 안티 퓨즈(AF)를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

도 11은 본 발명의 다른 실시예에 따른 오티피 메모리 장치를 나타내는 회로도이다.

도 9의 실시예와 다르게, 도 11에는 도 1의 스위칭 회로(12)와 메모리 셀 어레이(11)가 가분적으로 형성되는 오티피 메모리 장치(10b)가 도시되어 있다. 도 1의 스위칭 회로(12)는 비트 라인들(BL1~BLm)에 각각 상응하는 복수의 라인 스위칭 트랜지스터들(LTS1~LTSm)을 포함하는 도 11의 스위칭 회로(12a)로 구현될 수 있다. 각각의 라인 스위칭 트랜지스터(LTS1~LTSm)는, 독출 워드 라인들(WLR1~WLRn)과 접지 전압 사이에 연결되고, 게이트 전극이 상응하는 비트 라인(BLy)(y는 1이상 m이하의 정수)에 연결된다.

도 11을 참조하면, 오티피 메모리 장치(10b)는 복수의 독출 워드 라인들(WLR1,....,WLRn), 복수의 전압 워드 라인들(WLP1,....,WLPn) 및 복수의 비트 라인들(BL1,....,BLm)에 연결되고, n*m(n, m은 양의 정수) 매트릭스(matrix) 형태로 배열된 복수의 오티피 메모리 셀들(UC1, UC2)을 포함한다.

라인 스위칭 트랜지스터들(LTS1~LTSm))의 각각은 독출 워드 라인들(WLR1~WLRn)과 접지 전압 사이에 연결되고, 게이트 전극이 상응하는 비트 라인(BLy)에 연결된다. 라인 스위칭 트랜지스터들(LTS1~LTSm)의 각각은 프로그램 모드에서 안티 퓨즈(AF)의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 안티 퓨즈(AF)를 통하여 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 흐르는 전류를 차단한다.

오티피 메모리 셀들(UC1, UC2)의 각각은 안티 퓨즈(AF), 독출 트랜지스터(TR) 및 셀 스위칭 트랜지스터(CTS)를 포함한다. 도 11에는 2개의 오티피 메모리 셀들(UC1, UC2) 마다 하나의 쌍을 이루는 구성이 도시되어 있으나, 유닛 셀들의 배열은 다양하게 구현될 수 있다.

이하, 도 3, 4, 5 및 11을 참조하여, 본 발명의 일 실시예에 따른 오티피 메모리 셀의 프로그래밍 동작에 대해 설명한다.

안티 퓨즈(AF)가 프로그램되면, 안티 퓨즈(AF)의 소스 영역(123), 독출 트랜지스터(TR)의 드레인 영역(114) 및 소스 영역(113)이 모두 전기적으로 연결되어, 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 매우 큰 누설 전류가 흐르게 된다. 도 10을 참조하여 전술한 바와 같이, 이러한 누설 전류는 전압 워드 라인(WLP)을 따라 전압 강하를 심화시키고 다른 비트 라인에 연결된 오티피 메모리 셀의 프로그램을 방해하게 된다.

본 발명의 실시예들에 따라서, 스위칭 트랜지스터(TS), 즉 라인 스위칭 트랜지스터들(LTS1~LTSm)은, 프로그램 모드에서 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단한다.

도 12는 본 발명의 또 다른 실시예에 따른 오티피 메모리 장치를 나타내는 회로도이다.

도 11의 오티피 메모리 장치(10b)가 하나의 스위칭 회로(12a)를 포함하는 반면에, 도 12의 오티피 메모리 장치(10c)는 메모리 셀 어레이의 상부 및 하부에 배치된 2개의 스위칭 회로들(12b, 12c)을 포함한다. 도 12의 오티피 메모리 장치(10c)의 구성 및 동작은 도 11의 오티피 메모리 장치(10b)의 구성 및 동작과 유사하므로 중복되는 설명은 생략한다.

도 9의 실시예와 다르게, 도 12에는 도 1의 스위칭 회로(12)와 메모리 셀 어레이(11)가 가분적으로 형성되는 오티피 메모리 장치(10c)가 도시되어 있다. 도 1의 스위칭 회로(12)는 비트 라인들(BL1~BLm)에 각각 상응하는 복수의 라인 스위칭 트랜지스터들(LTS11~LTS1m, LTS21~LTS2m)을 포함하는 도 12의 스위칭 회로들(12b, 12c)로 구현될 수 있다. 각각의 라인 스위칭 트랜지스터(LTS11~LTS1m, LTS21~LTS2m)는, 독출 워드 라인들(WLR1~WLRn)과 접지 전압 사이에 연결되고, 게이트 전극이 상응하는 비트 라인(BLy)(y는 1이상 m이하의 정수)에 연결된다.

라인 스위칭 트랜지스터들(LTS11~LTS1m, LTS21~LTS2m)의 각각은 독출 워드 라인들(WLR1~WLRn)과 접지 전압 사이에 연결되고, 게이트 전극이 상응하는 비트 라인(BLy)에 연결된다. 라인 스위칭 트랜지스터들(LTS11~LTS1m, LTS21~LTS2m)의 각각은 프로그램 모드에서 안티 퓨즈(AF)의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 안티 퓨즈(AF)를 통하여 전압 워드 라인(WLP)으로부터 비트 라인(BL)으로 흐르는 전류를 차단한다.

본 발명의 실시예들에 따라서, 스위칭 트랜지스터(TS), 즉 라인 스위칭 트랜지스터들(LTS11~LTS1m, LTS21~LTS2m)은, 프로그램 모드에서 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단한다.

도 11 및 12를 참조하여, 라인 스위칭 트랜지스터들을 포함하는 스위칭 회로들(12a, 12b, 12c)이 메모리 셀 어레이의 하부에 형성되거나 상부 및 하부에 배치되는 실시예들을 설명하였으나, 라인 스위칭 트랜지스터들을 포함하는 스위칭 회로들의 개수 및 배치는 다양하게 변형될 수 있다.

도 13은 본 발명의 실시예들에 따른 오티피 메모리 장치를 나타내는 블록도이다.

도 13을 참조하면, 오티피 메모리 장치(20)는 메모리 셀 어레이(BK1~BK4), 스위칭 회로들(SWC1~SWC4), 행 선택 회로들(XDEC1~XDEC4, VDR), 열 선택 회로들(CSEL) 및 기입-독출 회로들(SA, WD)을 포함할 수 있다.

도 1을 참조하여 전술한 바와 같이, 메모리 셀 어레이(BK1~BK4)는 복수의 비트 라인들(BL) 및 복수의 워드 라인들(WL)에 각각 연결된 복수의 오티피 메모리 셀들을 포함한다. 전술한 바와 같이, 각 워드 라인(WL)은 전압 워드 라인(WLP) 및 독출 워드 라인(WLR)을 포함할 수 있다. 메모리 셀 어레이의 오티피 메모리 셀들은 복수의 메모리 뱅크들(BK1~BK4)을 형성할 수 있다. 도 13에는 편의상 4개의 메모리 뱅크들(BK1~BK4)을 도시하였으나, 메모리 뱅크들의 개수는 다양하게 변경될 수 있다.

스위칭 회로들(SWC1~SWC4)은 메모리 뱅크들(BK1~BK4)에 각각 상응하고, 프로그램 모드에서 상기 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단한다.

일 실시예에서, 도 9를 참조하여 전술한 바와 같이, 각각의 스위칭 회로들(SWC1~SWC4)은 각각의 메모리 뱅크들(BL1~BK4)과 불가분적으로(inseparably) 형성될 수 있다. 예를 들어, 각각의 스위칭 회로들(SWC1~SWC4)은 상기 오티피 메모리 셀들에 각각 상응하는 복수의 셀 스위칭 트랜지스터들(CTS)을 포함할 수 있다. 각각의 셀 스위칭 트랜지스터(CTS)는, 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터(TR)의 소스 전극에 연결될 수 있다.

다른 실시예에서, 도 11 및 12를 참조하여 전술한 바와 같이, 각각의 스위칭 회로들(SWC1~SWC4)은 각각의 메모리 뱅크들(BL1~BK4)과 가분적으로(separably) 형성될 수 있다. 예를 들어, 각각의 스위칭 회로들(SWC1~SWC4)은 비트 라인들(BL)에 각각 상응하는 복수의 라인 스위칭 트랜지스터들(LTS)을 포함할 수 있다. 각각의 라인 스위칭 트랜지스터(LTS)는, 독출 워드 라인들(WLR)과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 비트 라인(BL)에 연결될 수 있다.

행 선택 회로들(XDEC1~XDEC4, VDR)은 행 어드레스(XADD)에 상응하는 워드 라인(WL)을 선택하기 위한 행 디코더(XDEC1~XDEC4) 및 워드 라인들(WL)에 인가하기 위한 전압들을 제공하는 전압 드라이버(VDR)를 포함할 수 있다. 상기 전압들은 도 3을 참조하여 전술한 바와 같은 프로그램 전압(VPGM), 독출 전압(VRD) 등을 포함할 수 있다.

열 선택 회로들(CSEL)은 열 어드레스(CADD)에 상응하는 비트 라인(BL)을 선택하기 위한 열 게이트 회로 및 열 디코더를 포함할 수 있다. 열 디코더는 열 어드레스 및 열 선택 인에이블 신호에 기초하여 열 선택 신호들을 발생할 수 있다. 상기 열 게이트 회로 열 선택 신호들에 응답하여 선택적으로 턴온되는 복수의 스위치들을 포함할 수 있다. 상기 스위치들 중에서 열 어드레스에 상응하는 하나의 스위치가 턴온되어 비트 라인이 선택될 수 있다.

기입-독출 회로들(SA, WD)은 독출 센스 앰프(SA) 및 기입 드라이버(WD)를 포함할 수 있다. 기입-독출 회로들(SA, WD)은 열 선택 회로(CSEL)를 통하여 비트 라인들에 연결된다. 독출 센스 앰프(SA)는 오티피 메모리 셀에 저장된 데이터를 센싱하여 독출 데이터를 제공하는 독출 동작을 수행한다. 기입 드라이버(WD)는 기입 데이터를 오티피 메모리 셀에 저장하는 기입 동작을 수행한다. 기입 드라이버(WD)는 독출 센스 앰프(SA)와 일체적으로 형성될 수도 있고, 독출 센스 앰프(SA)와 구별되는 별개의 회로로 형성될 수도 있다.

오티피 메모리 장치(20)는 프로그램 모드에서 메모리 뱅크들(BK1~BK4)에 포함되는 복수의 비트들, 즉 복수의 오티피 메모리 셀들을 동시에 프로그램할 수 있다. 일 실시예에서, 오티피 메모리 장치(20)는 하나의 메모리 뱅크만을 활성화하고, 상기 활성화된 하나의 메모리 뱅크에서 선택된 행의 오티피 메모리 셀들을 동시에 프로그램할 수 있다. 다른 실시예에서, 오티피 메모리 장치(20)는 전체 메모리 뱅크들(BK1~BK4) 중에서 2개 이상의 메모리 뱅크들을 활성화하고, 상기 활성화된 2개 이상의 메모리 뱅크들에서 선택된 행의 오티피 메모리 셀들을 동시에 프로그램할 수 있다. 또 다른 실시예에서, 오티피 메모리 장치(20)는 전체 메모리 뱅크들(BK1~BK4)을 모두 활성화하고 메모리 뱅크들(BK1~BK4) 각각에서 하나의 오티피 메모리 셀을 선택하여 메모리 뱅크들(BK1~BK4)의 개수에 상응하는 메모리 셀들을 동시에 프로그램할 수 있다.

전술한 바와 같이, 스위칭 회로들(SWC1~SW4)을 이용하여 프로그램이 완료된 안티 퓨즈(AF)를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

도 14는 본 발명의 실시예들에 따른 오티피 메모리를 구비하는 메모리 장치를 나타내는 블록도이다.

도 14를 참조하면, 메모리 장치(500)는 제어 로직(505), 어드레스 버퍼부(550), 메모리 셀 어레이(540), 입/출력 회로(560) 및 오티피 메모리 장치(30)를 포함하여 구성될 수 있다.

제어 로직(505)은 커맨드 핀들(75)을 통하여 복수의 제어 신호들(70, /CS, /WE, /CAS, /RAS)을 수신하고, 어드레스 핀들(85)을 통하여 어드레스 신호(80, ADDR1~ADDRn)를 수신하여 수신된 제어 신호들(/CS, /WE, /CAS, /RAS)이 나타내는 커맨드 및 어드레스 신호(ADDR1~ADDRn)에 기초하여 메모리 셀 어레이(540)를 액세스하는 어드레스 디코더(530)를 제어한다. 또한 제어 로직(505)은 클럭 인에이블 신호(/CKE), 클럭 신호(CK) 및 반전 클럭 신호(/CK)를 수신할 수 있다.

어드레스 버퍼부(650)는 어드레스 핀들(85)을 통하여 어드레스 신호(80)를 수신하고 수신된 어드레스 신호(ADDR1~ADDRn)를 클럭 신호(CK) 또는 반전 클럭 신호(/CK)에 동기하여 제어 로직(500)과 어드레스 디코더(530)에 제공한다.

입/출력 회로(560)는 메모리 셀 어레이(540)에 데이터(90, DQ1~DQk)를 제공하거나 메모리 셀 어레이(540)로부터 데이터(DQ1~DQk)를 제공받아 입출력 핀들(95)을 통하여 외부로 제공한다.

제어 로직(505)은 커맨드 디코더(510) 및 모드 레지스터(520)를 포함한다. 커맨드 디코더(510)는 복수의 제어 신호들(20, /CS, /WE, /CAS, /RAS)이 나타내는 커맨드를 디코딩하여 모드 레지스터 셋(Mode register set; MRS) 커맨드(MRS_CMD)를 모드 레지스터(520)에 제공한다. 모드 레지스터(520)는 커맨드 디코더(510)로부터 제공받은 MRS 커맨드(MRS_CMD)에 응답하여 메모리 장치(500)의 동작 모드를 설정한다. 이러한 동작 모드는 MRS 모드, 테스트 모드 및 노멀 동작 모드 등을 포함할 수 있다.

오티피 메모리 장치(30)는 도 1 내지 13을 참조하여 전술한 바와 같은 스위칭 회로를 포함하는 구성을 갖는다. 테스트 모드에서 외부의 테스터(ATE)는 오티피 메모리 장치(30)에 필요한 데이터를 프로그램할 수 있다. 프로그램된 데이터는 메모리 장치(500)의 동작을 제어하는 데 이용될 수 있다. 전술한 바와 같이, 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

도 15는 본 발명의 실시예들에 따른 오티피 메모리를 이용하여 리페어 동작을 수행하는 메모리 장치를 나타내는 블록도이다.

도 15를 참조하면, 반도체 메모리 장치(500)는 메모리 셀 어레이(520, 540), 디코더(DEC)(510), 오티피 메모리 장치(OTP)(30), 로드 콘트롤러(LCON)(550) 및 리페어 제어 회로(RECON)(530)를 포함할 수 있다. 도 15에서 오티피 메모리 장치(30)를 이용한 리페어 동작과 관련성이 작은 구성 요소는 그 도시를 생략하였다.

메모리 셀 어레이(520, 540)는 노말 메모리 셀 어레이(520) 및 리던던시 메모리 셀 어레이(540)를 포함할 수 있다. 노말 메모리 셀 어레이(520)는 노말 선택 라인들(NS1~NSP)에 연결된 노말 메모리 셀들(NC)을 포함하고, 리던던시 메모리 셀 어레이(540)는 리던던시 선택 라인들(RS1~RSK)에 연결된 리던던시 메모리 셀들(RC)을 포함한다.

디코더(510)는 읽기 동작 또는 쓰기 동작을 위한 어드레스(ADD)에 기초하여 노말 선택 라인들(NS1~NSP) 중 하나를 선택한다. 노말 선택 라인의 선택에 의해 선택된 노말 선택 라인에 연결된 노말 메모리 셀들(NC)에 대한 읽기 동작 또는 쓰기 동작이 수행된다.

오티피 메모리 장치(30)는 노말 메모리 셀들(NC) 중에서 불량 메모리 셀의 위치를 나타내는 페일 어드레스(FADD)를 저장하고, 전원이 공급되면 상기 저장된 페일 어드레스(FADD)에 기초하여 직렬 신호(SER)를 출력한다. 페일 어드레스(FADD)는 반도체 메모리 장치(500)의 테스트 과정 등을 통하여 오티피 메모리 장치(30)에 저장될 수 있다. 로드 콘트롤러(300)는 단위 주기마다 하나씩 순차적으로 활성화되는 복수의 로딩 선택 신호들(LDS)을 발생한다.

리페어 제어 회로(530)는 직렬 신호(SER) 및 로딩 선택 신호들(LDS)에 기초하여 페일 어드레스(FADD)를 순차적으로 저장한다. 리페어 제어 회로(530)는 어드레스(ADD)와 저장된 페일 어드레스(FADD)가 일치하는 경우 노말 메모리 셀들(NC)에 대한 액세스를 리던던시 메모리 셀들(RC)에 대한 액세스로 대체하는 리페어 동작을 수행한다. 즉, 리페어 제어 회로(530)는 어드레스(ADD)와 저장된 페일 어드레스(FADD)가 일치하는 경우 리던던시 선택 라인들(RS1~RSK) 중 하나를 선택하고, 디스에이블 신호(NDIS)를 활성화하여 디코더(600)를 디스에이블시킬 수 있다.

일 실시예에서, 노말 선택 라인들(NS1~NSP) 및 리던던시 선택 라인들(RS1~RSK)은 워드 라인들을 나타낼 수 있다. 이 경우 리페어 제어 회로(530)는 워드 라인 단위로 리페어 동작을 수행한다. 하나의 워드 라인에 복수의 페이지가 포함되는 경우에는 리페어 제어 회로(530)는 페이지 단위로 리페어 동작을 수행할 수 있다.

다른 실시예에서, 노말 선택 라인들(NS1~NSP) 및 리던던시 선택 라인들(RS1~RSK)은 비트 라인들을 나타낼 수 있다. 이 경우 리페어 제어 회로(530)는 비트 라인 단위로 리페어 동작을 수행한다.

도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.

도 16에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.

제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 12 및 도 24를 참조하여 설명한 바와 같이 복수의 서브 어레이들을 포함할 수 있고, 복수의 서브 어레이들 각각은 도 5를 참조하여 설명한 바와 같이 복수의 동적 메모리 셀들을 구비할 수 있다.

또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.

제1 반도체 레이어(610)는 본 발명의 실시예들에 따른 오티피 메모리 장치(30)를 더 포함한다. 오티피 메모리 장치(30)는 도 1 내지 13을 참조하여 전술한 바와 같은 스위칭 회로를 포함하는 구성을 갖는다. 전술한 바와 같이, 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

도 17은 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.

도 17을 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(DRAM, 730)를 포함할 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.

도 16을 참조하여 설명한 바와 같이, 마스터 칩(731)은 오티피 메모리 장치를 포함한다. 오티피 메모리 장치는 도 1 내지 13을 참조하여 전술한 바와 같은 스위칭 회로를 포함하는 구성을 갖는다. 전술한 바와 같이, 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.

도 18은 본 발명의 실시예에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 18을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 장치(1230)는 오티피 메모리 장치(30)를 포함한다. 오티피 메모리 장치(30)는 도 1 내지 13을 참조하여 전술한 바와 같은 스위칭 회로를 포함하는 구성을 갖는다. 전술한 바와 같이, 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 19는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 19를 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1340)은 메모리 컨트롤러(1311)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들을 포함할 수 있다. 상기 메모리 장치들은 오티피 메모리 장치(30)를 포함한다. 오티피 메모리 장치(30)는 도 1 내지 13을 참조하여 전술한 바와 같은 스위칭 회로를 포함하는 구성을 갖는다. 전술한 바와 같이, 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 22에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

이와 같이 본 발명의 실시예들에 따른 오티피 메모리 셀 및 오티피 메모리 장치는 스위칭 회로를 이용하여 프로그램이 완료된 안티 퓨즈를 통하여 흐르는 누설 전류를 차단함으로써 전압 워드 라인의 전압 강하를 감소하고, 복수의 비트들을 동시에 프로그램하는 멀티 비트 프로그램을 효율적으로 수행할 수 있다.

본 발명의 실시예들은 불휘발상 데이터를 저장하기 위하여 오티피 메모리 장치가 요구되는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

AF: 안티 퓨즈
TR: 독출 트랜지스터
12, 12a, 12b, 12c: 스위칭 회로
TS: 스위칭 트랜지스터
CTS: 셀 스위칭 트랜지스터
LTS: 라인 스위칭 트랜지스터

Claims

복수의 비트 라인들, 복수의 전압 워드 라인들 및 복수의 독출 워드 라인들에 각각 연결된 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함하는 메모리 셀 어레이; 및
프로그램 모드에서 상기 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단하는 스위칭 회로를 포함하는 오티피 메모리 장치.
제1 항에 있어서,
상기 각각의 오티피 메모리 셀은,
상기 전압 워드 라인들 중 상응하는 전압 워드 라인과 중간 노드 사이에 연결된 안티 퓨즈; 및
상기 중간 노드와 상기 비트 라인들 중 상응하는 비트 라인 사이에 연결되고, 게이트 전극이 상기 독출 워드 라인들 중 상응하는 독출 워드 라인에 연결된 독출 트랜지스터를 포함하는 것을 특징으로 하는 오티피 메모리 장치.
제2 항에 있어서,
상기 스위칭 회로는, 상기 오티피 메모리 셀들에 각각 상응하는 복수의 셀 스위칭 트랜지스터들을 포함하고,
상기 각각의 셀 스위칭 트랜지스터는, 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터의 소스 전극에 연결되는 것을 특징으로 하는 오티피 메모리 장치.
제3 항에 있어서,
상기 프로그램 모드에서 상기 독출 트랜지스터가 턴온되어 상기 안티 퓨즈가 프로그램되고,
상기 안티 퓨즈가 프로그램된 후에 상기 셀 스위칭 트랜지스터가 턴온됨으로써 상기 독출 트랜지스터가 턴오프되어 상기 프로그램된 안티 퓨즈를 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류가 차단되는 것을 특징으로 하는 오티피 메모리 장치.
제3 항에 있어서,
상기 프로그램 모드에서 프로그램 전압이 상기 전압 워드 라인들에 인가되고,
독출 모드에서 상기 프로그램 전압보다 작은 독출 전압이 상기 전압 워드 라인들에 인가되는 것을 특징으로 하는 오티피 메모리 장치.
제5 항에 있어서,
상기 프로그램 전압은 상기 셀 스위칭 트랜지스터의 문턱 전압보다 크게 설정되는 것을 특징으로 하는 오티피 메모리 장치.
제5 항에 있어서,
상기 독출 전압은 상기 셀 스위칭 트랜지스터의 문턱 전압보다 작게 설정되는 것을 특징으로 하는 오티피 메모리 장치.
제3 항에 있어서,
상기 프로그램 모드에서,
프로그램되는 오티피 메모리 셀이 연결된 비트 라인에는 프로그램 허용 전압이 인가되고,
프로그램되지 않는 오티피 메모리 셀이 연결된 비트 라인에는 상기 프로그램 허용 전압보다 큰 프로그램 금지 전압이 인가되는 것을 특징으로 하는 오티피 메모리 장치.
제8 항에 있어서,
상기 프로그램 금지 전압은 상기 셀 스위칭 트랜지스터의 문턱 전압보다 작게 설정되는 것을 특징으로 하는 오티피 메모리 장치.
제2 항에 있어서,
상기 스위칭 회로는, 상기 비트 라인들에 각각 상응하는 복수의 라인 스위칭 트랜지스터들을 포함하고,
상기 각각의 라인 스위칭 트랜지스터는, 상기 독출 워드 라인들과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 비트 라인에 연결되는 것을 특징으로 하는 오티피 메모리 장치.
제10 항에 있어서,
상기 비트 라인들의 각각에 상기 라인 스위칭 트랜지스터가 2개 이상 연결되는 것을 특징으로 하는 오티피 메모리 장치.
제2 항에 있어서,
상기 안티 퓨즈는 모스(MOS: metal oxide semiconductor) 트랜지스터로 구현되는 것을 특징으로 하는 오티피 메모리 장치.
제12 항에 있어서,
상기 모스 트랜지스터는,
드레인 전극이 플로팅되고, 소스 전극이 상기 중간 노드에 연결되고, 게이트 전극이 상기 상응하는 전압 워드 라인에 연결되는 것을 특징으로 하는 오티피 메모리 장치.
제12 항에 있어서,
상기 모스 트랜지스터는,
드레인 전극 및 소스 전극이 상기 중간 노드에 연결되고, 게이트 전극이 상기 상응하는 전압 워드 라인에 연결되는 것을 특징으로 하는 오티피 메모리 장치.
복수의 비트 라인들, 복수의 전압 워드 라인들 및 복수의 독출 워드 라인들에 각각 연결된 복수의 오티피(OTP: one-time programmable) 메모리 셀들을 포함하고, 상기 오티피 메모리 셀들은 복수의 메모리 뱅크들을 형성하는 메모리 셀 어레이; 및
프로그램 모드에서 상기 오티피 셀들의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 오티피 메모리 셀들을 통하여 상기 전압 워드 라인들로부터 상기 비트 라인들로 흐르는 전류를 차단하고, 상기 메모리 뱅크들에 각각 상응하는 복수의 뱅크 스위칭 회로들을 포함하는 오티피 메모리 장치.
제15 항에 있어서,
상기 각각의 오티피 메모리 셀은,
상기 전압 워드 라인들 중 상응하는 전압 워드 라인과 중간 노드 사이에 연결된 안티 퓨즈; 및
상기 중간 노드와 상기 비트 라인들 중 상응하는 비트 라인 사이에 연결되고, 게이트 전극이 상기 독출 워드 라인들 중 상응하는 독출 워드 라인에 연결된 독출 트랜지스터를 포함하는 것을 특징으로 하는 오티피 메모리 장치.
제16 항에 있어서,
상기 스위칭 회로는, 상기 오티피 메모리 셀들에 각각 상응하는 복수의 셀 스위칭 트랜지스터들을 포함하고,
상기 각각의 셀 스위칭 트랜지스터는, 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 오티피 메모리 셀의 독출 트랜지스터의 소스 전극에 연결되는 것을 특징으로 하는 오티피 메모리 장치.
제16 항에 있어서,
상기 스위칭 회로는, 상기 비트 라인들에 각각 상응하는 복수의 라인 스위칭 트랜지스터들을 포함하고,
상기 각각의 라인 스위칭 트랜지스터는, 상기 독출 워드 라인들과 접지 전압 사이에 연결되고, 게이트 전극이 상기 상응하는 비트 라인에 연결되는 것을 특징으로 하는 오티피 메모리 장치.
제15 항에 있어서,
상기 오티피 메모리 장치는 상기 프로그램 모드에서 상기 메모리 뱅크들에 포함되는 복수의 비트들을 동시에 프로그램하는 것을 특징으로 하는 오티피 메모리 장치.
전압 워드 라인과 중간 노드 사이에 연결된 안티 퓨즈;
상기 중간 노드와 비트 라인 사이에 연결되고, 게이트 전극이 독출 워드 라인에 연결된 독출 트랜지스터; 및
상기 독출 트랜지스터의 게이트 전극과 접지 전압 사이에 연결되고, 게이트 전극이 상기 독출 트랜지스터의 소스 전극에 연결되고, 프로그램 모드에서 상기 안티 퓨즈의 프로그램 상태를 검출하고 상기 검출된 프로그램 상태에 기초하여 상기 안티 퓨즈를 통하여 상기 전압 워드 라인으로부터 상기 비트 라인으로 흐르는 전류를 차단하는 셀 스위칭 트랜지스터를 포함하는 오티피(OTP: one-time programmable) 메모리 셀.