KR20140046854A - Ｏｔｐ 셀 어레이를 구비하는 반도체 메모리 장치 - Google Patents

Ｏｔｐ 셀 어레이를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치에 있어서, OTP 셀 어레이, 수렴부 및 센스 앰프를 구비하는 반도체 메모리 장치가 개시된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는 OTP 셀 및 비트 라인을 포함하는 OTP 셀 어레이를 포함할 수 있다. OTP 셀 어레이는 OTP 셀이 저장하는 비트 데이터에 대응하는 신호를 비트 라인을 통해서 출력하고, 수렴부는 복수개의 상기 비트 라인 중 하나 이상의 비트 라인의 신호를 센스 앰프로 전달할 수 있다. 본 발명의 실시예들에 따라 상기 수렴부는 어드레스에 의해 제어되거나 복수개의 비트 라인을 연결한 결합 노드를 포함할 수 있다.

Description

ＯＴＰ 셀 어레이를 구비하는 반도체 메모리 장치{Semiconductor memory device having OTP cell array}
본 발명은 OTP 셀 어레이를 구비하는 반도체 메모리 장치에 관한 것으로, 자세하게는 OTP 셀과 연결된 비트 라인의 신호를 감지 및 증폭하는 센스 앰프의 배치 구조를 개선한 반도체 메모리 장치에 관한 것이다.
데이터를 저장하는 장치 가운데 전원의 공급이 차단되어도 저장하고 있는 데이터를 유지하는 것을 비휘발성 메모리라고 한다. 예컨대, 비휘발성 메모리는 ROM(Read Only Memory), 자기 디스크, 광학 디스크 및 플래시(Flash) 메모리 등을 포함한다. 특히, 비휘발성 메모리 가운데 데이터를 한번 기록하면 변경할 수 없는 메모리의 종류를 가리켜 OTP(One Time Programmable) 메모리라고 한다. 데이터가 OTP 메모리에 프로그램 되면, OTP 메모리가 포함하는 데이터의 저장단위인 OTP 셀의 구조가 비가역적(irreversible)으로 변화되고, 이를 이용하여 ‘0’ 또는 ‘1’이 저장될 수 있다.
본 발명은 OTP 셀 어레이를 구비하는 반도체 메모리 장치에 관한 것으로서, 특히 OTP 셀이 저장하고 있는 비트 데이터가 전송되는 비트 라인의 신호를 감지하고 증폭하는 센스 앰프의 배치를 개선한 반도체 메모리 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 제1 방향으로 배열된 복수개의 OTP 셀들과 연결된 비트 라인을 포함하는 OTP 셀 어레이, 복수개의 상기 비트 라인들 중 하나 이상의 비트 라인의 신호를 출력하는 수렴부 및 상기 수렴부가 출력하는 신호를 증폭하는 센스 엠프를 포함하는 것을 특징으로 한다.
본 발명의 실시예들에 따라, OTP 셀 어레이는 제1 방향과 수직인 제2 방향으로 배열된 복수개의 OTP 셀과 연결된 워드라인을 더 포함하고, 워드 라인은 로우 어드레스에 따라 활성화되고, OTP 셀은 OTP 셀과 연결된 워드 라인이 활성화되면 OTP 셀과 연결된 비트 라인으로 저장하고 있는 비트 데이터를 출력할 수 있다.
본 발명의 실시예들에 따라, 수렴부는 멀티 플렉서를 더 구비하고, 멀티플렉서는 제1 컬럼 어드레스에 따라 복수개의 비트 라인 중 어느 하나의 신호를 출력할 수 있다.
본 발명의 실시예들에 따라, 수렴부는 복수의 비트 라인 중 2이상의 비트 라인들을 연결한 결합 노드를 포함하고 결합 노드의 신호를 출력하고, 비트 데이터는 비트 라인을 통해서 하나의 노드에 연결된 OTP 셀들 중 하나의 워드라인에 연결된 OTP 셀들에 동시에 기록될 수 있다.
한편, 본 발명의 다른 면에 따른 반도체 메모리 장치는, 제1 방향으로 배열된 복수개의 OTP 셀들과 연결된 비트 라인을 포함하는 제1 OTP 셀 어레이와 제2 OTP 셀 어레이, 상기 제1 OTP 셀 어레이의 비트 라인 및 상기 제2 OTP 셀 어레이의 비트 라인 중 하나 이상의 비트 라인의 신호를 출력하는 수렴부 및 상기 수렴부의 출력 신호를 증폭하는 센스 앰프를 포함하는 것을 특징으로 한다.
본 발명의 실시예들에 따라, 제1 OTP 셀 어레이 및 제2 OTP 셀 어레이는 제1 방향과 수직인 제2 방향으로 배열된 복수개의 OTP 셀과 연결된 제1 워드 라인 및 제2 워드 라인을 각각 포함하고, 제1 워드 라인 및 제2 워드 라인은 로우 어드레스에 따라 활성화 되고, OTP 셀은 제1 워드 라인 또는 제2 워드 라인이 활성화되면 OTP 셀과 연결된 비트 라인으로 저장하고 있는 비트 데이터를 출력할 수 있다.
본 발명의 실시예들에 따라, 제1 OTP 셀 어레이 및 제2 OTP 셀 어레이는 제1 컬럼 선택부 및 제2 컬럼 선택부를 각각 더 구비하고, 제1 워드 라인 및 제2 워드 라인은 어드레스에 따라 동시에 활성화 되고, 제1 컬럼 선택부 및 제2 컬럼 선택부는 컬럼 어드레스에 따라 복수개의 상기 비트 라인 중 하나 이상의 비트 라인의 신호를 출력하고, 수렴부는 어레이 선택 신호에 따라 제1 컬럼 선택부의 출력 신호 및 제2 컬럼 선택부의 출력 신호 중 어느 하나를 출력할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 메모리 어레이를 더 구비할 수 있고, OTP 셀 어레이는 메모리 어레이를 관리하기 위한 정보를 저장할 수 있다.
상기의 OTP 셀 어레이를 구비하는 반도체 메모리 장치에 따르면, 센스 앰프가 차지하는 공간을 감소시키고, 2이상의 비트 라인에 연결된 OTP 셀의 데이터를 동시에 읽거나 기록할 수 있다.
도 1은 안티-퓨즈 셀을 포함하는 OTP 셀 어레이를 나타내는 도면이다.
도 2는 도 1의 OTP 셀 어레이가 포함하는 안티-퓨즈 셀의 구현예를 나타내는 도면이다.
도 3은 도 2의 안티-퓨즈 셀이 포함하는 안티-퓨즈 회로의 구조도이다.
도 4a 및 4b는 본 발명의 실시예들에 따른 OTP 메모리의 구현예를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따라 수렴부 및 센스 앰프부의 구현예를 나타내는 도면이다.
도 6a는 본 발명의 일실시예에 따른 OTP 메모리의 구현예를 나타내는 도면이다.
도 6b는 본 발명의 일실시예에 따른 도 6a의 수렴부의 일구현예를 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따라 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리를 나타내는 도면이다.
도 8a 및 8b는 본 발명의 실시예들에 따른 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리의 구현예들을 나타낸다.
도 9은 본 발명의 실시예들에 따른 도 8a 및 8b의 수렴부의 일구현예를 나타내는 도면이다.
도 10는 본 발명의 다른 실시예에 따른 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리의 구현예를 나타내는 도면이다.
도 11은 본 발명의 일실시예에 따른 OTP 메모리를 구비하는 반도체 메모리 장치의 블록도이다.
도 12은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 13는 광 연결장치를 포함하는 메모리 시스템의 일실시예를 나타내는 도면이다.
도 14은 본 발명의 일실시예에 따른 메모리 장치를 장착하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
OTP 메모리는 반도체 장치를 리페어하는 데 사용되고 있다. 예컨대, 반도체 장치를 테스트하여 테스트 결과에 따른 반도체 장치의 특성을 반도체 장치 내부의 OTP 메모리에 저장하고, OTP 메모리에 저장된 정보에 기반하여 반도체 장치가 동작함으로써 반도체 장치의 오작동을 방지할 수 있다.
OTP 메모리의 셀이 포함하는 구성요소들 중 일예인 안티-퓨즈(anti-fuse)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다. 안티-퓨즈는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 충분한 시간 동안 안티-퓨즈 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈를 프로그램한다. 프로그램의 결과, 안티-퓨즈의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다.
안티-퓨즈는 반도체 장치의 패키지 공정 이후에도 비교적 간단하게 리페어를 위한 정보를 저장할 수 있다. 예컨대, 반도체 메모리 장치에서 데이터를 저장하는 메모리 어레이에서 불량 셀에 대한 정보를 반도체 메모리 장치 내부의 OTP 메모리에 저장하고 이를 이용함으로써, 불량 셀의 존재에도 불구하고 반도체 메모리 장치가 정상적으로 동작할 수 있다. 이하의 설명에서 OTP 메모리는 안티-퓨즈 셀을 포함하는 메모리라고 가정한다.
도 1은 안티-퓨즈 셀을 포함하는 OTP 셀 어레이를 나타내는 도면이다. OTP 셀 어레이(1000)는 복수개의 안티-퓨즈 셀(100)을 포함하고, 안티-퓨즈 셀(100)은 워드 라인(Word Line)과 비트 라인(Bit Line)과 연결될 수 있다. OTP 셀 어레이(1000)가 저장하고 있는 데이터에 대하여, 외부로부터 입력되는 어드레스에 따라 복수개의 워드 라인들(WL(0) ~ WL(m-1)) 중 어느 하나가 활성화 될 수 있다. 활성화된 워드 라인과 연결된 안티-퓨즈 셀(100)은 저장하고 있는 비트 데이터에 대응하는 신호를 각각의 비트 라인들(BL(0) ~ BL(n-1))로 출력할 수 있다. 이하에서 안티-퓨즈 셀을 포함하는 OTP 셀 어레이는 m개의 워드 라인과 n개의 비트 라인을 포함하고, m x n개의 안티-퓨즈 셀을 포함하는 것으로 가정한다. 또한, 도 1에 도시되지 않았지만 OTP 셀 어레이(1000)는 안티-퓨즈 셀(100)을 프로그램 하기 위한 신호 라인 등을 더 포함할 수 있고, 각각의 안티-퓨즈 셀(100)은 상기 신호 라인에 연결될 수 있다.
도 1에 도시된 바와 같이, 열 방향으로 배열된 복수개의 안티-퓨즈 셀(100)은 서로 다른 워드 라인과 연결되고, 하나의 비트 라인을 공유할 수 있다. 반면, 행 방향으로 배열된 복수개의 안티-퓨즈 셀(100)은 서로 다른 비트 라인과 연결되고, 하나의 워드 라인을 공유할 수 있다. 어드레스에 따라 복수개의 워드 라인들(WL(0) ~ WL(m-1)) 중 하나가 활성화되고 다른 m-1개의 워드 라인은 비활성화 상태이므로, 하나의 비트 라인에 연결된 복수개의 안티-퓨즈 셀 가운데 2이상의 안티-퓨즈 셀(100)에 의하여 비트 라인에서 신호가 충돌하는 경우는 발생하지 않는다.
한편, OTP 셀 어레이(1000)를 포함하는 메모리에 대하여 어드레스에 의해 엑세스되는 데이터의 비트 수는 OTP 셀 어레이(1000)의 비트 라인의 수보다 작을 수 있다. 예컨대, 도 1에서 도시된 바와 같이 OTP 셀 어레이(1000)는 총 n개의 비트 라인을 포함할 수 있으나, 어드레스에 의해 엑세스되는 데이터는 n/2, n/4 또는 n/8 등이 될 수 있다. 따라서 OTP 셀 어레이(1000)가 포함하는 복수개의 비트 라인 중 일부를 어드레스에 따라 선택할 수 있으며, 이에 대한 자세한 설명은 후술하기로 한다.
도 2는 도 1의 OTP 셀 어레이가 포함하는 안티-퓨즈 셀의 구현예를 나타내는 도면이다. 안티-퓨즈 셀(100)은 하나의 워드 라인(WL(i))과 하나의 비트 라인(BL(j))과 연결될 수 있다. 도 2에 도시된 바와 같이 안티-퓨즈 셀(100)은 안티-퓨즈 회로(10)와 두 개의 트랜지스터(M1 및 M2)를 포함할 수 있다. 안티-퓨즈 회로(10)는 프로그램 여부에 따라 안티-퓨즈 회로(10)의 양단 사이의 저항값에 차이가 날 수 있다.
안티-퓨즈 회로(10)의 일단에 인가되는 전압(V_A)은 안티-퓨즈 셀(100)의 동작 모드에 따라 변경될 수 있다. 예컨대, 안티-퓨즈 셀(100)에 비트 데이터를 프로그램하는 경우, V_A는 안티-퓨즈 회로(10)의 게이트 산화막이 파괴될 수 있도록 충분히 높을 수 있다. 한편, 안티-퓨즈 셀(100)이 저장하고 있는 비트 데이터를 비트 라인(BL(j))으로 출력하는 경우, V_A는 안티-퓨즈 회로(10)의 양단에 일정한 전압을 인가하기 위해서 OTP 셀 어레이의 전원 전압이 될 수 있다. 안티-퓨즈 회로(10)의 자세한 구조는 후술한다.
M1 트랜지스터는 안티-퓨즈 셀(100)의 프로그램 동작에 따라 V_A 노드가 고전압이 되는 경우, 고전압으로부터 나머지 회로를 보호하는 역할을 할 수 있다. 이를 위해서 M1 트랜지스터의 게이트 전압은 일정한 전압 V_B로 항상 유지될 수 있고, M1 트랜지스터는 높은 전압을 견딜 수 있도록 고전압 MOS 트랜지스터가 될 수 있다.
M2 트랜지스터는 안티-퓨즈 셀(100)이 저장하고 있는 비트 데이터에 대응하는 신호를 비트 라인(BL(j))으로 출력할지 여부를 제어할 수 있다. 즉, M2 트랜지스터의 게이트는 워드 라인(WL(i))에 연결되어 있고, 워드 라인(WL(i))이 활성화되는 경우 M2 트랜지스터의 소스와 드레인 사이에 전하의 통로가 형성될 수 있다. 어드레스에 따라 워드 라인(WL(i))이 활성화 되는 경우, V_A 노드로부터 안티-퓨즈 회로(10), M1 트랜지스터 및 M2 트랜지스터를 차례로 통과하여 비트 라인(BL(j))으로 이어지는 전류의 통로가 형성될 수 있다.
비트 라인(BL(j))의 전압이 일정하게 유지되는 경우, V_A 노드와 비트 라인(BL(j)) 사이에 일정한 전압이 인가되고, 이에 따라 V_A 노드와 비트 라인(BL(j)) 사이의 저항값에 따라 V_A 노드로부터 비트 라인(BL(j))로 흐르는 전류의 양이 결정될 수 있다. 만일, 프로그램 동작에 따라 안티-퓨즈 회로(10)의 게이트 산화막이 파괴되어 안티-퓨즈 회로(10) 양단의 저항값이 낮은 경우, 비트 라인(BL(j))으로 흐르는 전류는 상대적으로 높을 수 있다. 반면, 안티-퓨즈 회로(10)의 게이트 산화막이 유지되어 안티-퓨즈 회로(10) 양단의 저항값이 높은 경우, 비트 라인(BL(j))으로 흐르는 전류는 상대적으로 낮을 수 있다. 따라서, 비트 라인(BL(j))으로 흐르는 전류의 차이를 감지하면 안티-퓨즈 셀(100)이 저장하고 있는 비트 데이터를 판별할 수 있다.
도 2에 도시된 안티-퓨즈 셀(100)의 구현예는 예시적인 것이며, 안티-퓨즈회로(10)를 포함하고 도 2의 안티-퓨즈 셀(100)과 다른 구조를 갖는 안티-퓨즈 셀(100)에 대해서도 본 발명의 실시예가 적용될 수 있음은 자명하다.
도 3은 도 2의 안티-퓨즈 셀이 포함하는 안티-퓨즈 회로의 구조도이다. 안티-퓨즈 회로(10)는 소스(12)와 드레인(13)이 연결된 디플리션(depletion) 타입의 MOS 트랜지스터로 구성된다. 초기 상태에서, 게이트 전극(11)에 연결된 제1 노드(14)와 소스(12)와 드레인(13)에 공통으로 연결된 제2 노드(15) 사이의 저항은, 이들 사이가 게이트 산화막에 의해 분리되어 있기 때문에, 매우 크다. 이에 따라, 제1 노드(14)와 제2 노드(15) 사이는 비도통 상태이다. 안티-퓨즈 회로(10)는, 제1 노드(14)와 제2 노드(15) 사이에 브레이크다운(breakdown) 전압을 인가함으로써 게이트 산화막을 파괴시켜, 비도통 상태에서 도통 상태로 비가역성(irreversible)으로 변화될 수 있다. 게이트 산화막이 파괴되면, 제1 노드(14)와 제2 노드(15) 사이의 저항은 낮아진다.
도 4a 및 4b는 본 발명의 실시예들에 따른 OTP 메모리의 구현예를 나타내는 도면이다. OTP 메모리는 안티-퓨즈 셀에 비트 데이터를 저장하고, 상기 비트 데이터를 어드레스에 따라 외부로 출력할 수 있다. OTP 메모리가 이러한 동작을 하기 위해서, OTP 메모리는 도 1에서 설명한 OTP 셀 어레이(1000)외 다른 구성요소들을 포함할 수 있다. 앞서 언급한 바와 같이, 도 4a 및 도 4b에 도시된 실시예들에서 OTP 셀 어레이(1000)는 m개의 워드 라인 및 n개의 비트 라인을 포함할 수 있다. 또한, 도 4a 및 도 4b의 실시예들에서 OTP 메모리의 어드레스는 총 13 비트로 구성되고, OTP 메모리의 어드레스는 10개 비트의 로우 어드레스(Row Address) 및 3개 비트의 컬럼 어드레스(Column Address)를 포함할 수 있다. 또한, 본 실시예들에서 OTP 메모리에서 출력되는 데이터는 n/8개의 비트로 구성된다.
한편, OTP 셀을 프로그램하는 경우, OTP 셀이 저장하는 비트 데이터의 정확성을 확보하기 위하여 같은 비트 데이터를 2개 이상의 OTP 셀들에 저장할 수 있다. 이 때, 같은 비트 데이터를 저장하는 OTP 셀들은 같은 워드 라인에 연결되도록 배치될 수 있다. 따라서, OTP 메모리에 데이터를 기록하는 경우, 하나의 워드 라인에 연결된 2개 이상의 OTP 셀들에 대하여 같은 비트 데이터를 동시에 프로그램 할 수 있고, 그 결과 데이터를 프로그램하는 시간을 단축시킬 수 있다. 도 4a 및 4b에 도시된 실시예에서, n개의 비트 라인 중 어드레스에 의하여 엑세스되는 데이터는 n/8개의 비트로 구성되므로, 8개의 OTP 셀에 대하여 같은 비트 데이터를 동시에 프로그램할 수 있다.
도 4a는 본 발명의 일실시예에 따른 OTP 메모리의 구현예를 나타내는 도면이다. 본 발명의 일실시예에 따라, OTP 메모리는 OTP 셀 어레이(1000), 로우 디코더(1100), 수렴부(1200a) 및 센스 앰프부(1300a)를 포함할 수 있다. 도 1에서 설명한 바와 같이, OTP 셀 어레이(1000)는 워드 라인이 활성화되면 비트 라인으로 안티-퓨즈 셀이 저장하고 있는 비트 데이터에 대응하는 신호를 출력할 수 있다. 로우 디코더(1100)는 외부로부터 수신하는 어드레스 중 로우 어드레스(RA)를 수신하여 디코딩하고, 이에 따라 복수개의 워드 라인 중 어느 하나를 활성화 시킬 수 있다. 즉, 각각의 로우 어드레스(RA)마다 하나의 워드 라인이 활성화될 수 있다. 예를 들면 도 4a에 도시된 바와 같이 로우 어드레스(RA)의 비트수가 10개인 경우, 워드 라인의 수 m은 210이 될 수 있다.
OTP 셀 어레이(1000)는 비트 라인을 통해서 수렴부(1100a)로 신호를 전달할 수 있다. 수렴부(1100a)는 컬럼 어드레스(CA)에 따라 OTP 셀 어레이(1000)의 비트 라인 중 일부를 선택할 수 있고, 선택된 비트 라인의 신호를 출력할 수 있다. 예컨대 도 4a에 도시된 바와 같이, 컬럼 어드레스(CA)의 비트수가 3인 경우, OTP 셀 어레이(1000)의 비트 라인의 개수는 n개 이므로 수렴부(1200a)는 n개의 비트 라인 중 n/8개를 선택할 수 있고, n/8개의 비트 라인 신호를 출력할 수 있다. 따라서 OTP 메모리는 하나의 어드레스에 대하여 n/8 비트의 데이터(DATA)를 외부로 출력할 수 있다.
센스 앰프부(1300a)는 복수개의 센스 앰프(300)를 포함할 수 있다. 센스 앰프(300)는 비트 라인으로 흐르는 전류를 감지하고 이를 증폭할 수 있다. 센스 앰프부(1300a)는 수렴부(1200a)가 선택한 비트 라인마다 센스 앰프(300)을 연결하여 각 비트 라인에 흐르는 전류를 감지하고 증폭할 수 있다. 도 4a에 도시된 바와 같이, 센스 앰프부(1300a)는 수렴부(1200a)와 n/8개의 비트 라인으로 연결될 수 있고, 이에 따라 n/8개의 센스 앰프(300)를 구비할 수 있다. 본 실시예에서 센스 앰프(300)는 도 2의 안티-퓨즈 셀의 구조에 따라 비트 라인에 흐르는 전류를 감지하고 증폭할 수 있으나, 안티-퓨즈 셀의 구조에 따라 센스 앰프(300)는 비트 라인의 전압을 감지하고 증폭할 수 있다.
만약 도 4a에 도시된 본 발명의 실시예와 달리 수렴부(1200a)가 생략되고 OTP 셀 어레이(1000)의 비트 라인마다 센스 앰프를 연결하는 경우, 센스 앰프부는 n개의 센스 앰프를 포함할 수 있다. 반면, 도 4a에 도시된 본 발명의 실시예에서 센스 앰프부(1300a)는 n/8개의 센스 앰프(300)를 포함할 수 있다. 따라서 수렴부(1200a)로 인하여 센스 앰프(300)의 개수가 감소할 수 있고, 이에 따라 센스 앰프부(1300a)가 차지하는 공간을 줄일 수 있다.
도 4b는 본 발명의 다른 실시예에 따른 OTP 메모리의 구현예를 나타내는 도면이다. OTP 메모리는 OTP 셀 어레이(1000) 로우 디코더(1100), 수렴부(1200b), 센스 앰프부(1300b) 및 컬럼 선택부(1400)를 포함할 수 있다. OTP 셀 어레이(1000), 로우 디코더(1100)는 도 4a에서 설명한 바와 같은 기능을 각각 수행할 수 있다.
도 4b에 도시된 실시예에 따라, 컬럼 어드레스(CA)는 1 비트의 제1 컬럼 어드레스(CA_1) 및 2 비트의 제2 컬럼 어드레스(CA_2)를 포함할 수 있다. 수렴부(1200b)는 상기 제1 컬럼 어드레스(CA_1)를 수신할 수 있다. 제1 컬럼 어드레스(CA_1)는 1개 비트로 구성되므로, 수렴부(1200b)는 OTP 셀 어레이(1000)의 n개 비트 라인 중 n/2개의 비트 라인을 제1 컬럼 어드레스(CA_1)에 따라 선택할 수 있고, 선택된 n/2개 비트 라인의 신호를 출력할 수 있다.
센스 앰프부(1300b)는 n/2개의 센스 앰프(300)를 포함할 수 있고, 수렴부(1200b)로부터 출력되는 n/2개의 비트 라인의 신호를 감지하고 증폭할 수 있다. 컬럼 선택부(1400)는 제2 컬럼 어드레스(CA_2)를 수신할 수 있고, 센스 앰프부(1300b)에서 출력되는 n/2개의 신호 라인들 중 n/8개의 신호 라인을 제2 컬럼 어드레스(CA_2)에 따라 선택할 수 있고, 선택된 n/8개 신호 라인의 신호를 출력할 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 수렴부(1200a 또는 1200b)가 수신하는 제1 컬럼 어드레스(CA_1)의 비트 개수를 조절함에 따라 OTP 메모리는 컬럼 선택부(1400)를 더 포함할 수 있다. OTP 셀 어레이(1000)의 사이즈가 증가하는 경우, 하나의 비트 라인에 연결된 열 방향으로 배열된 안티-퓨즈 셀의 개수가 증가할 수 있다. 비트 라인에 연결된 안티-퓨즈 셀의 개수가 증가함에 따라 비트 라인의 길이도 길어질 수 있으며, 그에 따라 비트 라인의 저항값 및 누설 전류의 양이 증가할 수 있다. 그 결과, 안티-퓨즈 셀의 저장된 비트 데이터에 대응하여 비트 라인을 통해서 OTP 셀 어레이(1000)의 외부로 출력되는 전류의 크기가 감소할 수 있고, 전류의 크기 차이를 감지하여 안티-퓨즈 셀이 저장하는 비트 데이터를 인식하는 것이 더 어려워 질 수 있다.
또한, 수렴부(1200b)가 수신하는 제1 컬럼 어드레스(CA_1)의 비트 수가 증가할 수록 수렴부(1200b)에 의해 선택의 대상이 되는 비트 라인의 개수도 증가할 수 있다. 선택의 대상이 되는 비트 라인의 개수가 증가하는 경우, 비트 라인을 선택하기 위한 수렴부(1200b)의 구조가 복잡해질 수 있고, 이에 따라 센스 앰프부(1300b)가 수렴부(1200b)가 출력하는 비트 라인의 신호를 감지하는 것이 더 어려워 질 수 있다. 따라서, OTP 셀 어레이(1000)의 비트 라인이 가지는 특성에 따라 수렴부(1200b)에 의해 선택의 대상이 되는 비트 라인의 개수가 제한될 수 있고, 제1 컬럼 어드레스(CA_1)의 비트 수가 결정될 수 있다. 제1 컬럼 어드레스(CA_1)의 비트 수가 결정됨에 따라, 컬럼 선택부(1400)는 센스 앰프부(1300b)가 출력하는 신호들 중 제2 컬럼 어드레스(CA_2)에 따라 선택하여 OTP 메모리의 데이터를 출력할 수 있다.
도 5는 본 발명의 일실시예에 따라 수렴부 및 센스 앰프부의 구현예를 나타내는 도면이다. 도 5에 도시된 실시예는 제1 컬럼 어드레스(CA_1)의 비트 개수가 1인 예를 나타낸다. 도 5에 도시된 바와 같이, 수렴부(1200c)는 복수개의 멀티플랙서(210)를 포함할 수 있다. 멀티플렉서(210)는 선택 신호를 수신할 수 있고, 수신한 선택 신호에 따라 복수개의 입력 신호 중 적어도 하나를 선택할 수 있다. 본 발명의 실시예에서 멀티플렉서(210)는 제1 컬럼 어드레스(CA_1)을 선택 신호로서 수신하고, OTP 셀 어레이의 복수개의 비트 라인을 입력으로 수신할 수 있다.
도 5에 도시된 바와 같이, 멀티플랙서(210)는 OTP 셀 어레이의 비트 라인 중 2개를 수신할 수 있고, 1 비트의 제1 컬럼 어드레스(CA_1)에 따라 상기 2개의 비트 라인 중 어느 하나를 선택할 수 있다. OTP 셀 어레이와 연결된 비트 라인의 개수가 n개 이므로, 수렴부(1200c)는 n/2개의 멀티플렉서(210)를 포함할 수 있고, n/2개의 신호 라인으로 비트 라인의 신호를 출력할 수 있다. 센스 앰프부(1300c)는 수렴부(1200c)로부터 n/2개의 신호 라인을 통해서 비트 라인의 신호를 전달받을 수 있다. 센스 앰프부(1300c)는 n/2개의 센스 앰프를 구비할 수 있으며, 각각의 센스 앰프는 n/2개의 신호 라인을 통해서 전달받은 비트 라인의 신호를 감지 및 증폭할 수 있다.
도 5는 제1 컬럼 어드레스(CA_1)가 1개 비트인 실시예를 도시하였으나, 제1 컬럼 어드레스(CA_1)가 2개 이상의 비트인 경우, 각각의 멀티플렉서(210)는 4개 이상의 비트 라인을 입력으로 수신하여 1개 비트 라인의 신호를 출력할 수 있다.
도 6a는 본 발명의 일실시예에 따른 OTP 메모리의 구현예를 나타내는 도면이다. OTP 메모리는 OTP 셀 어레이(1000), 로우 디코더(1100), 수렴부(1200d) 및 센스 앰프부(1300d)를 포함할 수 있다. OTP 셀 어레이(1000) 및 로우 디코더(1100)는 도 1에서 설명하였으므로 여기서는 생략한다.
본 발명의 일실시예에 따라, 하나의 비트 데이터가 OTP 셀 어레이(1000)가 포함하는 2이상의 OTP 셀에 저장될 수 있다. 예컨대, 생산 공정 또는 사용 환경에 따라 발생할 수 있는 불량 OTP 셀로 인한 비트 데이터의 손실을 방지하기 위하여, 비트 데이터는 2이상의 OTP 셀에 저장될 수 있다. 동일한 비트 데이터를 저장하는 2이상의 OTP 셀은 동시에 비트 데이터를 각각의 OTP 셀에 연결된 비트 라인으로 출력할 수 있다. 이와 같이 비트 데이터를 중첩적으로 저장하는 OTP 셀을 보팅 셀(voting cell)이라고 한다.
수렴부(1100d)는 OPT 셀 어레이(1000)의 비트 라인 중 일부를 센스 앰프부(1300d)로 출력할 수 있다. 예컨대, 수렴부(1100d)는 2이상의 비트 라인을 전기적으로 연결한 노드를 포함할 수 있고, 상기 노드의 신호를 센스 앰프부(1300d)로 출력할 수 있다. 본 발명의 일실시예에 따라, 하나의 노드에 연결된 2이상의 비트라인에 각각 연결된 OTP 셀들은 동일한 비트 데이터를 저장할 수 있다. 예컨대, 동일한 비트 데이터를 저장하는 보팅 셀들은 동일한 워드라인에 연결되고, 보팅 셀의 비트 라인은 동일한 노드에 연결될 수 있다. 수렴부(1100d)는 상기 보팅 셀들이 저장하는 비트 데이터를 센스 앰프부(1300d)로 출력할 수 있다.
한편, 비트 데이터는 보팅 셀에 동시에 기록될 수 있다. 예컨대, 수렴부(1100d)는 동일한 비트 데이터에 대한 보팅 셀의 비트 라인이 전기적으로 연결된 노드를 포함하고 있으므로, 기록할 비트 데이터를 노드에 인가함으로써 보팅 셀들에 동일한 비트 데이터를 동시에 기록할 수 있다.
도 6b는 본 발명의 일실시예에 따른 도 6a의 수렴부의 일구현예를 나타내는 도면이다. 도 6a에 도시된 바와 같이, 수렴부(1200d)는 OTP 셀 어레이(1000)의 비트 라인(BL(0)~BL(n-1))의 신호를 센스 앰프부(1300d)로 전달할 수 있다. 도 6b에 도시된 바와 같이, 수렴부(1200d)는 비트 라인(BL(0)~BL(n/2-1)) 및 비트 라인(BL(n/2)~BL(n-1)) 각각에 속하는 비트 라인을 연결한 결합 노드를 포함할 수 있다. 각각의 결합 노드에 의해서 BL(0)는 BL(n/2)와 연결될 수 있고, BL(n/2-1)은 BL(n-1)과 연결될 수 있다. 전술한 바와 같이, k가 0에서 n/2-1 사이의 정수일 때, BL(k) 및 BL(k+n/2)는 동일한 비트 데이터를 저장하는 OTP 셀들(보팅 셀들)이 저장하는 비트 데이터를 출력할 수 있다. 따라서, 수렴부(1200ㅇ)는 멀티플렉서 대신 결합 노드(220)를 포함할 수 있다.
도 7은 본 발명의 일실시예에 따라 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리를 나타내는 도면이다. OTP 메모리는 안티-퓨즈 셀, 워드 라인 및 비트 라인을 구비하는 복수개의 OTP 셀 어레이(1000)를 포함할 수 있다. 또한, 본 발명의 실시예에 따라 OTP 메모리는 수렴부(1200e) 및 센스 앰프부(1300e)를 포함할 수 있다. OTP 메모리가 포함하는 하나의 OTP 셀 어레이(1000)의 사이즈가 증가함에 따라, 상기 OTP 셀 어레이(1000)가 포함하는 워드 라인 및 비트 라인의 길이도 길어질 수 있다.
전술한 바와 같이, 워드 라인 및 비트 라인의 길이가 길어지면 워드 라인 및 비트 라인의 저항값 및 누설 전류가 증가할 수 있다. 길이가 긴 워드 라인의 경우, 안티-퓨즈 셀이 활성화된 워드 라인에 응답하여 저장하고 있는 비트 데이터에 대응하는 신호를 비트 라인으로 출력하는 속도를 저하시켜 하나의 각각의 안티-퓨즈 셀이 활성화된 워드 라인에 응답하는 시간이 서로 달라질 수 있다. 또한, 길이가 긴 비트 라인의 경우, 전술한 바와 같이 비트 라인으로 출력되는 전류를 감소시켜 이를 감지하는 것이 어려워질 수 있다. 도 7에 도시된 바와 같이, OTP 메모리는 이러한 문제를 극복하기 위해서 하나의 OTP 셀 어레이(1000)의 사이즈를 증가시키기 보다 복수개의 OTP 셀 어레이(1000)를 포함할 수 있다.
도 7에 도시된 바와 같이, 수렴부(1200e)는 복수개의 OTP 셀 어레이(1000)로부터 비트 라인을 통해서 신호를 수신할 수 있다. 수렴부(1200e)는 OTP 셀 어레이(1000)의 비트 라인 중 적어도 한 비트 라인의 신호를 센스 앰프부(1300e)로 전달할 수 있다. 복수개의 OTP 셀 어레이(1000)를 포함하는 OTP 메모리에서 수렴부(1200e) 및 센스 앰프부(1300e)의 동작은 이하에서 자세히 설명한다.
도 8a 및 8b는 본 발명의 실시예들에 따른 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리의 구현예들을 나타낸다. 도 8a 및 8b에 도시된 실시예들은 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)를 포함할 수 있다. 또한, 수렴부(1200f) 및 센스 앰프(1300f)를 포함할 수 있다. 수렴부(1200f)는 2n개의 비트 라인을 통해서 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)로부터 신호를 수신할 수 있고, 2n개의 비트 라인 중 n개 비트 라인의 신호를 센스 앰프부(1300f)로 전달할 수 있다. 센스 앰프부(1300f)는 n개의 센스 앰프를 포함할 수 있고, n개의 신호 라인을 통해서 수렴부(1200f)로부터 신호를 수신하여 상기 신호를 감지 및 증폭할 수 있다. 도 8a 및 8b에서는 2개의 OTP 셀 어레이를 포함하는 OTP 메모리가 도시되었으나, 3개 이상의 OTP 셀 어레이를 포함하는 OTP 메모리에 대해서도 본 발명의 실시예들이 적용될 수 있음은 자명하다.
도 8a는 본 발명의 일실시예에 따라 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리의 구현예를 나타낸다. OTP 메모리는 제1 OTP 셀 어레이(1000_1), 제2 OTP 셀 어레이(1000_2), 수렴부(1200f) 및 센스 앰프부(1300f)를 포함할 수 있다. 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)는 각각 m개의 워드 라인 및 n개의 비트 라인을 포함할 수 있다.
도 8a에 도시된 바와 같이, OTP 메모리의 워드 라인(WL(0)~WL(2m-1))의 개수는 총 2m개이고, 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)는 각각 서로 다른 m개의 워드 라인을 포함한다. 즉, 제1 OTP 셀 어레이(1000_1)는 WL(0)부터 WL(m-1)까지의 워드 라인을 포함하는 반면, 제2 OTP 셀 어레이(1000_2)는 WL(m)부터 WL(2m-1)까지의 워드 라인을 포함할 수 있다. 또한, 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)는 각각 n개의 비트 라인을 포함한다. 제1 OTP 셀 어레이(1000_1)는 BL(0)부터 BL(n-1)까지의 비트 라인을 포함하고, 제2 OTP 셀 어레이(1000_1)는 BL(n)부터 BL(2n-1)까지의 비트 라인을 포함할 수 있다.
수렴부(1200f)는 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(0)~BL(2n-1))을 통해서 신호를 수신할 수 있고, 2n개의 비트 라인으로 수신되는 신호 가운데 n개의 신호를 출력할 수 있다. 센스 앰프(1300f)는 n개의 센스 앰프를 통해서 수렴부(1200f)의 출력 신호를 감지 및 증폭할 수 있다.
본 실시예에서 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)는 같은 워드 라인을 공유하지 않기 때문에, 제1 OTP 셀 어레이(1000_1)의 비트 라인(BL(0)~BL(n-1)) 및 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(n)~BL(2n-1))이 동시에 안티-퓨즈 셀이 저장하고 있는 비트 데이터에 대응하는 신호를 출력할 수 없다. 수렴부(1200f)는 제1 OTP 셀 어레이(1000_1)의 비트 라인(BL(0)~BL(n-1)) 또는 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(n)~BL(2n-1))의 신호를 센스 앰프부(1300f)로 전달할 수 있다.
도 8b는 본 발명의 다른 실시예에 따라 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리의 구현예를 나타낸다. OTP 메모리는 제1 OTP 셀 어레이(1000_1), 제2 OTP 셀 어레이(1000_2), 수렴부(1200f) 및 센스 앰프부(1300f)를 포함할 수 있다. 도 8b에 도시된 바와 같이, OTP 메모리의 워드 라인(WL(0)~WL(m-1))의 개수는 m개이고, 상기 워드 라인(WL(0)~WL(m-1))이 제1 패스 게이트(110_1)를 거쳐 제1 OTP 셀 어레이(1000_1)의 워드 라인으로 입력되고, 상기 워드 라인(WL(0)~WL(m-1))이 제2 패스 게이트(110_2)를 거쳐 제2 OTP 셀 어레이(1000_2)의 워드 라인으로 입력될 수 있다. 제1 패스 게이트(110_1) 및 제2 패스 게이트(110_2)는 어레이 선택 신호(AS)에 따라 OTP 메모리의 워드 라인(WL(0)~WL(m-1))을 각각 제1 OTP 셀 어레이(1000_1)의 워드 라인 및 제2 OTP 셀 어레이(1000_2)의 워드 라인과 연결하거나 연결을 끊을 수 있다.
어레이 선택 신호(AS)는 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2) 중 어느 하나를 선택하는 신호로서, OTP 메모리는 어레이 선택 신호(AS)에 따라 선택된 OTP 셀 어레이가 저장하는 데이터를 출력할 수 있다. 도 8b에 도시된 바와 같이, 어레이 선택 신호(AS)는 제1 패스 게이트(110_1) 및 제2 패스 게이트(110_2)를 제어할 수 있다. 제1 패스 게이트(110_1)는 어레이 선택 신호(AS)를 그대로 수신하는 반면, 제2 패스 게이트(110_2)는 반전된(inverted) 어레이 선택 신호(AS)를 수신함으로써 어레이 선택 신호(AS)에 따라 제1 패스 게이트(110_1) 및 제2 패스 게이트(110_2) 중 어느 하나만 워드 라인(WL(0)~WL(m-1))을 OTP 셀 어레이의 워드 라인과 연결하도록 할 수 있다.
도 8a 및 8b에 도시된 실시예들에서, 수렴부(1200f)는 2n개 비트 라인을 통해서 신호를 수신할 수 있고, 2n개 비트 라인 중 n개 비트 라인의 신호를 센스 앰프부(1300f)로 전달할 수 있다. 전술한 바와 같이, 어레이 선택 신호(AS)에 따라 제1 OTP 셀 어레이(1000_1)의 비트 라인(BL(0)~BL(n-1)) 및 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(n)~BL(2n-1))은 동시에 안티-퓨즈가 저장하는 비트 데이터에 대응하는 신호를 출력할 수 없다. 따라서 도 8a 및 8b에 도시된 실시예에서 수렴부(1200f)는 도 4a 및 4b에 도시된 실시예의 수렴부(1200a 및 1200b)와 달리 컬럼 어드레스(또는 제1 컬럼 어드레스)와 관계없이 n개 비트 라인의 신호를 센스 앰프부(1300f)로 전달할 수 있다. 센스 앰프부(1300f)는 n개의 센스 앰프(300)를 포함할 수 있고, 센스 앰프(300)를 통해서 n개 비트 라인의 신호를 감지 및 증폭할 수 있다.
도 9은 본 발명의 실시예들에 따른 도 8a 및 8b의 수렴부의 일구현예를 나타내는 도면이다. 도 8a 및 8b에 도시된 바와 같이, 수렴부(1200f)는 제1 OTP 셀 어레이(1000_1)의 비트 라인(BL(0)~BL(n-1)) 또는 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(n)~BL(2n-1))의 신호를 센스 앰프부(1300f)로 전달할 수 있다. 도 9에 도시된 바와 같이, 수렴부(1200f)는 비트 라인(BL(0)~BL(n-1)) 및 비트 라인(BL(n)~BL(2n-1)) 각각에 속하는 비트 라인을 연결한 결합 노드를 포함할 수 있다. 각각의 결합 노드에 의해서 BL(0)는 BL(n)과 연결될 수 있고, BL(n-1)은 BL(2n-1)과 연결될 수 있다. 전술한 바와 같이, 제1 OTP 셀 어레이(1000_1)의 비트 라인(BL(0)~BL(n-1)) 및 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(n)~BL(2n-1))은 동시에 신호를 출력할 수 없기 때문에, 수렴부(1200f)는 멀티플랙서 대신 결합 노드(230)를 포함할 수 있다.
도 10는 본 발명의 다른 실시예에 따른 복수개의 OTP 셀 어레이를 포함하는 OTP 메모리의 구현예를 나타내는 도면이다. OTP 메모리는 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)를 포함할 수 있다. 또한, 제1 컬럼 선택부(1400_1), 제2 컬럼 선택부(1400_2), 수렴부(1200g) 및 센스 앰프부(1300g)를 포함할 수 있다. 본 실시예에서 OTP 메모리는 1비트의 컬럼 어드레스(CA) 및 1비트의 어레이 선택 신호(AS)에 따라 비트 라인(BL(0)~BL(2n-1))의 신호를 선택할 수 있고, 그에 따라 OTP 메모리의 출력 데이터는 n/2개의 비트를 가질 수 있다.
도 10에 도시된 바와 같이, 제1 OTP 셀 어레이(1000_1) 및 제2 OTP 셀 어레이(1000_2)는 워드 라인(WL(0)~WL(m-1))을 공유할 수 있다. 따라서, 하나의 워드 라인이 활성화되는 경우, 제1 OTP 셀 어레이(1000_1)의 비트 라인(BL(0)~BL(n-1)) 및 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(n)~BL(2n-1))이 모두 안티-퓨즈 셀이 저장하는 비트 데이터에 대응하는 신호를 동시에 출력할 수 있다. 제1 컬럼 선택부(1400_1) 및 제2 컬럼 선택부(1400_2)는 컬럼 어드레스(CA)에 따라 n개 비트 라인 중 n/2개 비트 라인의 신호를 출력할 수 있다. 제1 컬럼 선택부(1400_1)는 컬럼 어드레스(CA)에 따라 제1 OTP 셀 어레이(1000_1)의 비트 라인(BL(0)~BL(n-1)) 중 n/2개 비트 라인의 신호를 출력할 수 있고, 제2 컬럼 선택부(1400_2)는 컬럼 어드레스(CA)에 따라 제2 OTP 셀 어레이(1000_2)의 비트 라인(BL(n)~BL(2n-1)) 중 n/2개 비트 라인의 신호를 출력할 수 있다.
수렴부(1200g)는 제1 컬럼 선택부(1400_1)의 출력 신호 또는 제2 컬럼 선택부(1400_2)의 출력 신호를 어레이 선택 신호(AS)에 따라 선택하여 출력할 수 있다. 센스 앰프부(1300g)는 수렴부(1200g)로부터 n/2개의 신호 라인을 통해서 OTP 셀 어레이의 비트 라인의 신호를 수신하여 감지 및 증폭할 수 있다.
도 11은 본 발명의 일실시예에 따른 OTP 메모리를 구비하는 반도체 메모리 장치의 블록도이다. 반도체 메모리 장치(2000)는 메모리 어레이(2100) 및 주변 회로(2300)를 포함할 수 있다. 메모리 어레이(2100)는 반도체 메모리 장치(2000) 외부에서 기록한 데이터를 저장할 수 있다. 메모리 어레이(2100)는 휘발성 또는 비휘발성 셀을 포함할 수 있으며, 예컨대 DRAM, SRAM 또는 플래시 메모리 셀등을 포함할 수 있다.
주변 회로(2300)는 메모리 어레이(2100)를 제어하는 기능을 할 수 있다. 주변 회로(2300)는 로우 디코더, 컬럼 선택부, 컨트롤 로직 및 어드레스 레지스터를 포함할 수 있다. 또한, 도 11에 도시된 바와 같이 주변 회로(2300)는 전술한 본 발명의 실시예들 중 어느 하나에 따른 OTP 메모리(2210)를 포함할 수 있다. 컨트롤 로직은 외부로부터 수신하는 명령을 디코딩하여 제어 신호를 생성할 수 있고, 어드레스 레지스터는 외부로부터 수신하는 어드레스를 임시로 저장하고 다른 구성요소로 전달할 수 있다. 로우 디코더 및 컬럼 선택부는 각각 로우 어드레스 및 컬럼 어드레스에 따라 메모리 어레이를 제어하는 신호를 생성할 수 있다.
메모리 어레이(2100)가 포함하는 셀은 데이터를 저장할 수 있는데, 각종 원인에 의하여 데이터를 정확하게 저장하지 못할 수 있다. 이처럼 데이터를 정확하게 저장하지 못하는 셀을 불량 셀이라고 하며, 불량 셀은 반도체 메모리 장치(2000)를 제조하는 과정이나 반도체 메모리 장치(2000)가 시스템이나 제품에 장착되어 동작되는 도중에 발생할 수 있다.
불량 셀이 존재하는 경우 반도체 메모리 장치(2000)는 외부에서 기록하는 데이터를 정확하게 저장하지 못할 수 있다. 따라서 반도체 메모리 장치(2000)는 불량 셀로 인한 문제를 해결하기 위하여, 불량 셀의 위치를 별도의 저장 공간에 저장하고 이를 이용하여 불량 셀에 저장될 데이터를 다른 정상적인 셀에 저장하도록 할 수 있다. 따라서, 이러한 불량 셀에 대한 정보를 저장하기 위해서 본 발명의 실시예들에 따른 OTP 메모리가 이용될 수 있다. 앞서 언급한 바와 같이, 불량 셀은 반도체 메모리 장치(2000)가 시스템이나 제품에 장착되어 사용되는 도중에 발생할 수 있으므로, 주변 회로(2300)는 OTP 메모리(2210)가 저장하는 불량 셀에 대한 정보를 업데이트할 수 있다.
OTP 메모리(2210)는 불량 셀에 대한 정보를 저장할 수 있을 뿐만 아니라, 반도체 메모리 장치(2000)를 제어하기 위한 다른 정보를 저장할 수 있다. 예컨대, 반도체 제조 공정을 통과하면서 반도체 메모리 장치(2000)는 서로 다른 특성을 가질 수 있고, OTP 메모리(2210)는 이러한 반도체 메모리 장치(2000)의 서로 다른 특성에 대한 정보를 저장하고, 상기 정보는 메모리 어레이(2100)를 제어하는데 이용될 수 있다.
반도체 메모리 장치(2000)의 데이터 저장 용량이 큰 경우, 메모리 어레이(2100)의 사이즈도 증가할 수 있다. OTP 메모리(2210)가 포함하는 OTP 셀 어레이는 상대적으로 반도체 메모리 장치(2000)의 메모리 어레이(2100)에 비해 크기가 작으므로, 상기 OTP 셀 어레이의 비트 라인의 신호를 감지 및 증폭하는 센스 앰프가 OTP 메모리(2210)에서 차지하는 공간의 비율이 클 수 있다. 따라서, 본 발명의 실시예들에 따라 센스 앰프가 차지하는 공간을 감소시키는 경우 OTP 메모리(2210)가 반도체 메모리 장치(2000)에서 차지하는 공간을 줄일 수 있고, 주변 회로(2300)의 배치를 보다 용이하게 할 수 있다.
도 12은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다. 도 12에 도시된 바와 같이, 반도체 메모리 장치(3000)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 메모리 칩(예를 들면, DRAM 메모리 칩)일 수 있으며, 또는 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 호스트와 인터페이싱을 수행하는 마스터(master) 칩이고 나머지는 데이터를 저장하는 슬레이브(slave) 칩일 수 있다. 도 12의 예에서는, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비어(TSV)를 통해 신호를 서로 송수신할 수 있으며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)를 통해 외부의 호스트(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(3100)와 슬레이브 칩으로서 제n 반도체 레이어(3200)를 중심으로 하여 반도체 메모리 장치(3000)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(3100)는 슬레이브 칩들에 구비되는 메모리 어레이(3210)를 구동하기 위한 각종 회로들을 포함할 수 있다. 예컨대, 제1 반도체 레이어(3100)는 슬레이브 칩들에 구비되는 메모리 어레이(3210)를 구동하기 위한 각종 회로들을 구비한다. 예컨대, 제1 반도체 레이어(3100)는 메모리 어레이(3210)의 워드라인 및 비트 라인을 구동하기 위한 로우-컬럼 선택부(XY-Dec, 3130), 데이터의 입출력을 제어하기 위한 데이터 입출력부(3140) 외부로부터 수신되는 커맨드를 처리하고 슬레이브 칩을 관리하는 메모리 관리부(3120) 및 OTP 메모리(3110)를 구비할 수 있다.
전술한 실시예들에서 설명된 바와 같이 메모리 관리부(3120)는 슬레이브 칩에 구비된 메모리 어레이(3210)를 관리하기 위한 정보를 OTP 메모리(3110)에 저장할 수 있다. 본 발명의 실시예들에 따라 OTP 메모리(3110)는 OTP 셀 어레이(3111), 수렴부(3112) 및 센스 앰프부(3113)를 포함할 수 있다. OTP 셀 어레이(3111)는 메모리 관리부(3120)가 기록한 데이터를 저장하고, 수렴부(3112)는 전술한 실시예들에 따라 OTP 셀 어레이(3111)의 비트 라인을 통해 신호를 수신하고 센스 앰프부(3113)로 전달할 수 있다. 센스 앰프부(3113)는 수렴부(3112)로부터 전달받은 신호를 감지 및 증폭할 수 있다.
도 13는 광 연결장치를 포함하는 메모리 시스템의 일실시예를 나타내는 도면이다. 도 56을 참조하면, 메모리 시스템(4000)은 컨트롤러(4200), OTP 셀 어레이를 포함하는 반도체 메모리 장치(4300) 및 컨트롤러(4200)와 반도체 메모리 장치(4300)를 인터커넥션하는 하나 이상의 광 연결장치(Optical Link; 4100a, 4100b)를 포함한다. 컨트롤러(4200)는 컨트롤 유닛(4210), 제 1 송신부(4230), 제 1 수신부(4230)를 포함한다. 컨트롤 유닛(4210)은 제1 전기 신호(SN1)를 제 1 송신부(4230)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(4300)로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등을 포함할 수 있다.
제 1 송신부(4230)는 제 1 광 변조기(4221)를 포함할 수 있으며, 제 1 광 변조기(4221)는 제1 전기 신호(SN1)를 제 1 광 송신 신호(OTP1)로 변환하여 광 연결장치(4100a)로 전송한다. 제 1 수신부(4230)는 제 1 광 복조기(4231)를 포함할 수 있으며, 제 1 광 복조기(4231)는 광 연결장치(4100b)로부터 수신된 제 2 광 수신 신호(OPT2’)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(4210)으로 전송한다.
반도체 메모리 장치(4300)는 제 2 수신부(4320), OTP 셀 어레이를 포함하는 메모리 영역(4310) 및 제2 송신부(4330)를 포함한다. 제 2 수신부(4320)는 제 2광 복조기(4321)를 포함할 수 있으며, 제 2 광 복조기(4321)는 광 연결장치(4100a)로부터 제 1 광 수신 신호(OPT1’)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(4310)으로 전송한다.
메모리 영역(4310)에서는 제1 전기 신호(SN1)에 응답하여 데이터를 라이트 하거나 메모리 영역(4310)로부터 리드된 데이터를 제2 전기 신호(SN2)를 제 2 송신부(4330)으로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(4200)로 전송되는 클럭킹 신호, 독출 데이터 등을 포함할 수 있다. 제 2 송신부(4330)는 제 2 광 변조기(4331)를 포함할 수 있으며, 제 2 광 변조기(4331)는 제2 전기 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(4100b)로 전송한다.
도 14은 본 발명의 일실시예에 따른 메모리 장치를 장착하는 컴퓨팅 시스템을 나타내는 블록도이다. 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(5000)에 본 발명의 반도체 메모리 장치가 램(5200)으로 장착될 수 있다. 램(5200)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나의 OTP 메모리(5210)를 포함할 수 있다. 예컨대, 램(5200)은 앞선 실시예들 중 반도체 메모리 장치가 적용되거나 메모리 모듈 형태로 적용될 수 있다. 또한, 도 14의 램(5200)은 반도체 메모리 장치와 메모리 컨트롤러를 포함하는 개념일 수 있다.
본 발명의 일실시예에 따른 컴퓨팅 시스템(5000)은 중앙처리 장치(5100), 램(5200), 유저 인터페이스(5300)와 비휘발성 메모리(5400)를 포함하며, 이들 구성요소는 각각 버스(5500)에 전기적으로 연결되어 있다. 비휘발성 메모리(5400)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
상기 컴퓨팅 시스템(5000)에서, 램(5200)은 데이터를 저장하기 위한 메모리 어레이 및 OTP 메모리(5210)를 포함할 수 있다. 앞선 실시예들에서와 같이 OTP 메모리(5210)는 OTP 셀 어레이, 수렴부 및 센스 앰프부를 포함할 수 있다. OTP 메모리의 OTP 셀 어레이는 램(5200)을 제어하기 위한 정보를 저장할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 제1 방향으로 배열된 복수개의 OTP 셀들과 연결된 비트 라인을 포함하는 OTP 셀 어레이;
    복수개의 상기 비트 라인들 중 하나 이상의 비트 라인의 신호를 출력하는 수렴부; 및
    상기 수렴부가 출력하는 신호를 증폭하는 센스 앰프;를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 OTP 셀 어레이는 상기 제1 방향과 수직인 제2 방향으로 배열된 복수개의 상기 OTP 셀과 연결된 워드라인을 더 포함하고,
    상기 워드 라인은 로우 어드레스에 따라 활성화되고,
    상기 OTP 셀은 상기 OTP 셀과 연결된 워드 라인이 활성화되면 상기 OTP 셀과 연결된 상기 비트 라인으로 저장하고 있는 비트 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 반도체 메모리 장치는 컬럼 선택부를 더 구비하고,
    상기 수렴부는 멀티 플렉서를 구비하고,
    상기 멀티플렉서는 제1 컬럼 어드레스에 따라 복수개의 상기 비트 라인 중 어느 하나의 신호를 출력하고,
    상기 컬럼 선택부는 제2 컬럼 어드레스에 따라 복수개의 상기 센스 앰프의 출력 중 적어도 하나를 선택하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 수렴부는 상기 복수의 비트 라인 중 2이상의 비트 라인들을 연결한 결합 노드를 포함하고 상기 결합 노드의 신호를 출력하고,
    상기 비트 데이터는 상기 비트 라인을 통해서 하나의 상기 노드에 연결된 상기 OTP 셀들 중 하나의 상기 워드라인에 연결된 OTP 셀들에 동시에 기록되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 방향으로 배열된 복수개의 OTP 셀들과 연결된 비트 라인을 포함하는 제1 OTP 셀 어레이 및 제2 OTP 셀 어레이;
    상기 제1 OTP 셀 어레이의 비트 라인 및 상기 제2 OTP 셀 어레이의 비트 라인 중 하나 이상의 비트 라인의 신호를 출력하는 수렴부; 및
    상기 수렴부의 출력 신호를 증폭하는 센스 앰프;를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 OTP 셀 어레이 및 제2 OTP 셀 어레이는 상기 제1 방향과 수직인 제2 방향으로 배열된 복수개의 상기 OTP 셀과 연결된 제1 워드 라인 및 제2 워드 라인을 각각 포함하고,
    상기 제1 워드 라인 및 제2 워드 라인은 로우 어드레스에 따라 활성화 되고,
    상기 OTP 셀은 상기 제1 워드 라인 또는 제2 워드 라인이 활성화되면 상기 OTP 셀과 연결된 상기 비트 라인으로 저장하고 있는 비트 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 OTP 셀 어레이 및 제2 OTP 셀 어레이는 제1 컬럼 선택부 및 제2 컬럼 선택부를 각각 더 구비하고,
    상기 제1 워드 라인 및 제2 워드 라인은 어드레스에 따라 동시에 활성화 되고,
    상기 제1 컬럼 선택부 및 제2 컬럼 선택부는 컬럼 어드레스에 따라 복수개의 상기 비트 라인 중 하나 이상의 비트 라인의 신호를 출력하고,
    상기 수렴부는 어레이 선택 신호에 따라 상기 제1 컬럼 선택부의 출력 신호 및 상기 제2 컬럼 선택부의 출력 신호 중 어느 하나를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 워드 라인 및 제2 워드 라인은 로우 어드레스에 따라 어느 하나가 활성화 되고,
    상기 수렴부는 상기 제1 OTP 셀 어레이의 비트 라인 및 상기 제2 OTP 셀 어레이의 비트 라인을 연결한 결합 노드를 포함하고 상기 결합 노드의 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 OTP 셀은
    안티-퓨즈(Anti-Fuse) 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제5항에 있어서,
    상기 반도체 메모리 장치는 메모리 어레이를 더 구비하고,
    상기 OTP 셀 어레이는 상기 메모리 어레이를 관리하기 위한 정보를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
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