KR20200010884A - 어드레스를 스크램블하는 메모리 장치 - Google Patents

어드레스를 스크램블하는 메모리 장치 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 장치는, 로우 어드레스의 변화에 따라 순서대로 배치된 워드 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이, 선택 신호에 따라 로우 어드레스의 제 1 비트와 로우 어드레스의 제 2 비트를 스크램블하고, 스크램블된 로우 어드레스를 디코딩하고, 그리고 워드 라인들을 선택하는 로우 디코더, 및 선택 신호의 논리 값이 프로그램된 안티-퓨즈를 포함하는 안티-퓨즈 어레이를 포함하고, 워드 라인들 중 제 1 워드 라인과 제 2 워드 라인은 서로 인접하고, 그리고 제 1 워드 라인에 대응하는 로우 어드레스의 제 1 값과 제 2 워드 라인에 대응하는 로우 어드레스의 제 2 값의 차이는 제 1 비트에 대응하는 값일 수 있다.

Description

어드레스를 스크램블하는 메모리 장치{MEMORY DEVICE SCRAMBLING ADDRESS}
본 발명은 메모리 장치에 관한 것으로, 좀 더 자세하게는 어드레스를 스크램블하는 메모리 장치에 관한 것이다.
메모리 장치는 워드 라인들과 비트 라인들간의 교차점들에 배치되는 메모리 셀들을 포함할 수 있다. 메모리 장치의 용량 및 집적도가 증가함에 따라, 워드 라인들간의 간격 및 비트 라인들간의 간격이 감소할 수 있다. 메모리 셀이 DRAM(dynamic random access memory) 셀인 경우, 커패시터의 누설 전류를 방지하기 위해 트랜지스터의 문턱 전압의 크기가 높게 설정될 수 있다. 트랜지스터를 턴 온시키기 위해, 전원 전압보다 높은 고전압이 워드 라인에 인가될 수 있다. 서로 인접하는 워드 라인들에 고전압이 자주 인가되면, 메모리 셀들에 저장된 데이터에 에러가 발생할 수 있다.
호스트는 랜덤하게 메모리 장치를 접근할 수 있으므로, 서로 인접하는 메모리 셀들을 자주 접근할 수 있다. 따라서, 서로 인접하는 메모리 셀들이 자주 접근되어 발생할 수 있는 PGM(pass gate effect), 디스터번스(disturbance), 커플링(coupling) 등에 견고한 메모리 장치가 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 어드레스를 스크램블하는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는, 로우 어드레스의 변화에 따라 순서대로 배치된 워드 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이, 선택 신호에 따라 로우 어드레스의 제 1 비트와 로우 어드레스의 제 2 비트를 스크램블(scramble)하고, 스크램블된 로우 어드레스를 디코딩하고, 그리고 워드 라인들을 선택하는 로우 디코더, 및 선택 신호의 논리 값이 프로그램된 안티-퓨즈를 포함하는 안티-퓨즈 어레이를 포함하되, 워드 라인들 중 제 1 워드 라인과 제 2 워드 라인은 서로 인접하고, 그리고 제 1 워드 라인에 대응하는 로우 어드레스의 제 1 값과 제 2 워드 라인에 대응하는 로우 어드레스의 제 2 값의 차이는 제 1 비트에 대응하는 값일 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 제 1 워드 라인에 연결된 제 1 메모리 셀들, 제 1 워드 라인에 인접한 제 2 워드 라인에 연결된 제 2 메모리 셀들, 및 제 1 및 제 2 워드 라인들에 인접하지 않는 제 3 워드 라인에 연결된 제 3 메모리 셀들을 포함하는 메모리 셀 어레이, 제 1 메모리 셀들을 활성화하는 제 1 활성화 명령을 수신하고, 제 1 메모리 셀들을 프리차지하는 제 1 프리차지 명령을 수신하고, 그리고 제 2 메모리 셀들을 활성화하는 제 2 활성화 명령을 수신하는 커맨드 디코더, 및 제 1 활성화 명령과 함께 수신되는 로우 어드레스의 제 1 값에 대응하는 제 1 워드 라인을 활성화하고, 제 1 프리차지 명령에 따라 제 1 워드 라인을 프리차지하고, 그리고 제 2 활성화 명령과 함께 수신되는 로우 어드레스의 제 2 값에 대응하는 제 2 워드 라인 대신에 로우 어드레스의 제 3 값에 대응하는 제 3 워드 라인을 활성화하는 로우 디코더를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 장치는, 컬럼 어드레스의 변화에 따라 순서대로 배치된 컬럼 선택 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이, 선택 신호에 따라 컬럼 어드레스의 제 1 비트와 컬럼 어드레스의 제 2 비트를 스크램블(scramble)하고, 스크램블된 컬럼 어드레스를 디코딩하고, 그리고 컬럼 선택 라인들을 선택하는 컬럼 디코더, 및 선택 신호의 논리 값이 프로그램된 안티-퓨즈를 포함하는 안티-퓨즈 어레이를 포함하되, 컬럼 선택 라인들 중 제 1 컬럼 선택 라인에 대응하는 컬럼 어드레스의 제 1 값과 컬럼 선택 라인들 중 제 2 컬럼 선택 라인에 대응하는 컬럼 어드레스의 제 2 값은 제 1 비트에 대응하는 값일 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 어드레스를 스크램블하고 서로 인접하는 워드 라인들이 자주 접근되는 것을 방지할 수 있다. 본 발명의 다른 실시 예에 따른 메모리 장치는 어드레스를 스크램블하고 서로 인접하는 컬럼 선택 라인들이 자주 접근되는 것을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 좀 더 구체적으로 도시하는 블록도이다.
도 3은 도 2에서 도시된 메모리 셀 어레이를 좀 더 구체적으로 도시하는 블록도이다.
도 4는 도 3의 서브 워드 라인 드라이버를 예시적으로 도시하는 블록도이다.
도 5는 도 1의 메모리 장치의 로우 디코더를 좀 더 구체적으로 도시하는 블록도이다.
도 6은 도 5의 어드레스 스크램블러의 일 실시 예를 도시하는 블록도이다.
도 7은 도 5의 어드레스 스크램블러의 다른 실시 예를 도시하는 블록도이다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다.
도 9는 도 8의 뱅크를 좀 더 구체적으로 도시하는 블록도이다.
도 10은 본 발명의 메모리 장치가 적용된 스토리지 시스템을 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 메모리 장치가 적용된 스토리지 시스템을 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다. 메모리 장치(1000)는 메모리 셀 어레이(1100), 로우 디코더(1200), 및 안티-퓨즈 어레이(1300)를 포함할 수 있다.
메모리 셀 어레이(1100)는 워드 라인들(WL<0:X>)에 연결된 메모리 셀들(MC)을 포함할 수 있다. 예를 들어, 메모리 셀(MC)은 DRAM(dynamic random access memory) 셀, SRAM(static random access memory) 셀, TRAM(thyristor random access memory) 셀, 낸드 플래시 메모리(nand flash memory) 셀, 노어 플래시 메모리(nor flash memory) 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, MRAM(magnetic random access memory) 셀 등일 수 있다. 이하, 메모리 셀(MC)은 워드 라인에 연결된 하나의 트랜지스터와 트랜지스터에 연결된 하나의 커패시터를 포함하는 DRAM 셀로 가정한다.
워드 라인들(WL<0:X>) 각각에 연결된 메모리 셀들(MC)은 하나의 페이지에 대응할 수 있다. 로우 어드레스(RA<0:R>)에 따라 워드 라인들(WL<0:X>) 중 하나의 워드 라인이 선택되면, 선택된 워드 라인에 연결된 메모리 셀들이 활성화될 수 있다. 활성화된 메모리 셀들(MC)에 대한 쓰기 동작 또는 읽기 동작이 수행될 수 있다. 쓰기 동작 또는 읽기 동작이 완료된 후에, 활성화된 메모리 셀들(MC)은 비활성화 또는 프리차지(precharge)될 수 있다.
로우 디코더(1200)는 로우 어드레스(RA<0:R>)를 디코딩하고 워드 라인들(WL<0:X>)을 선택할 수 있다. 로우 어드레스(RA<0:R>)의 크기, 워드 라인들(WL<0:X>)의 개수, 및 메모리 셀들(MC)의 개수는, 메모리 장치(1000)의 용량, 데이터 입출력 신호들의 개수, 뱅크(bank)들의 개수, 페이지의 크기 등에 기초하여 결정될 수 있다.
로우 디코더(1200)는 워드 라인들(WL<0:X>) 중 로우 어드레스(RA<0:R>)의 값(십진 값(decimal value))에 대응하는 워드 라인을 선택할 수 있다. 로우 어드레스(RA<0:R>)가 00…00b이면, 로우 디코더(1200)는 워드 라인(WL<0>)을 선택할 수 있다. 로우 어드레스(RA<0:R>)가 00…01b이면, 로우 디코더(1200)는 워드 라인(WL<1>)을 선택할 수 있다. 로우 어드레스(RA<0:R>)가 00…10b이면, 로우 디코더(1200)는 워드 라인(WL<2>)을 선택할 수 있다. 상술한 방식으로, 로우 디코더(1200)는 다른 워드 라인들(WL<3:X>)도 선택할 수 있다.
메모리 셀(MC)의 트랜지스터의 문턱 전압의 크기는 메모리 셀(MC)의 커패시터의 누설 전류를 줄이기 위해 높게 설정될 수 있다. 전원 전압보다 높은 고전압이 메모리 셀(MC)의 트랜지스터를 턴 온시키는데 사용될 수 있다. 예를 들어, 로우 디코더(1200)는 전원 전압보다 높은 고전압을 로우 어드레스(RA<0:R>)의 값에 대응하는 워드 라인에 인가하여 로우 어드레스(RA<0:R>)의 값에 대응하는 워드 라인을 선택할 수 있다. 사전에 결정된 레이턴시(예를 들면, tRAS) 이후에, 로우 디코더(1200)는 선택된 워드 라인에 접지 전압 또는 접지 전압보다 낮은 저전압을 인가하여 선택된 워드 라인을 비활성화하거나 프리차지(precharge)할 수 있다.
실시 예에 있어서, 워드 라인들(WL<0:X>)은 로우 어드레스(RA<0:R>)의 변화에 따라 순서대로 배치될 수 있다. R 및 X는 각각 자연수이고, X는 2R+1-1이다. 도 1을 참조하면, 로우 어드레스(RA<0:R>)의 값이 증가할수록, 워드 라인들(WL<0:X>)의 Y-좌표 값은 감소할 수 있다. 도 1에서 도시된 바와 달리, 로우 어드레스(RA<0:R>)의 값이 증가할수록, 워드 라인들(WL<0:X>)의 Y-좌표 값은 증가할 수도 있다. 어느 경우든, 워드 라인들(WL<0:X>)은 Y축을 따라 순서대로 배치될 수 있다. 여기서, Y축은 로우 디코더(1200)로부터 메모리 셀 어레이(1100)로 향하는 X축과 수직할 수 있다.
예를 들어, 워드 라인(WL<0>)에 대응하는 로우 어드레스(RA<0:R>=00…00b)의 값과 워드 라인(WL<1>)에 대응하는 로우 어드레스(RA<0:R>=00…01b)의 값의 차이는 로우 어드레스(RA<0:R>)의 최하위 비트(RA<0>, LSB)에 대응하는 십진 값(예를 들어, 20=1)일 수 있다. 워드 라인(WL<1>)에 대응하는 로우 어드레스(RA<0:R>=00…01b)의 값과 워드 라인(WL<2>)에 대응하는 로우 어드레스(RA<0:R>=00…10b)의 값의 차이도 로우 어드레스(RA<0:R>)의 최하위 비트(RA<0>)에 대응하는 십진 값일 수 있다. 워드 라인들(WL<0:X>) 중 서로 인접하는 워드 라인들에 각각 대응하는 로우 어드레스(RA<0:R>)의 값들간의 차이는 로우 어드레스(RA<0:R>)의 최하위 비트(RA<0>)가 나타내는 십진 값(20=1)일 수 있다. 로우 어드레스(RA<0:R>)의 최하위 비트(RA<0>)의 제 1 논리 값(예를 들어, 이진 값 0)에 대응하는 워드 라인과 로우 어드레스(RA<0:R>)의 최하위 비트(RA<0>)의 제 2 논리 값(예를 들어, 이진 값 1)에 대응하는 워드 라인은 서로 인접할 수 있다.
서로 인접하는 워드 라인들이 자주 선택되면, 서로 인접하는 워드 라인들에 연결된 메모리 셀들에 PGM(pass gate effect), 디스터번스(disturbance), 커플링(coupling) 등이 발생할 수 있다. 상술한 현상으로 인해, 메모리 셀들에 저장된 데이터에 에러가 발생할 수 있다. 메모리 장치(1000)는 로우 어드레스(RA<0:R>)를 스크램블하고 상술한 PGM(pass gate effect), 디스터번스(disturbance), 커플링(coupling) 등을 방지할 수 있다.
로우 디코더(1200)는 어드레스 스크램블러(1210)를 포함할 수 있다. 어드레스 스크램블러(1210)는 선택 신호(SEL)에 따라 로우 어드레스(RA<0:R>)의 제 1 비트와 제 2 비트를 스크램블할 수 있고 스크램블된 로우 어드레스(SRA<0:R>)를 생성할 수 있다. 제 1 비트는 로우 어드레스(RA<0:R>)의 최하위 비트(RA<0>)이고 제 2 비트는 로우 어드레스(RA<0:R>)의 최하위 비트의 상위 비트(SRA<1:R> 중 임의의 비트)이다.
로우 어드레스(RA<0:R>)의 제 1 비트의 위치에 대응하는 스크램블된 로우 어드레스(SRA<0:R>)의 비트는, 로우 어드레스(RA<0:R>)의 제 2 비트의 값을 가질 수 있다. 로우 어드레스(RA<0:R>)의 제 2 비트의 위치에 대응하는 스크램블된 로우 어드레스(SRA<0:R>)의 비트는, 로우 어드레스(RA<0:R>)의 제 1 비트의 값을 가질 수 있다. 로우 디코더(1200)는 로우 어드레스(RA<0:R>) 대신에 스크램블된 로우 어드레스(SRA<0:R>)를 디코딩하고 워드 라인들(WL<0:X>) 중 적어도 하나를 선택할 수 있다.
예를 들어, 제 2 비트가 로우 어드레스(RA<0:R>)의 네 번째 비트(RA<3>)인 것으로 가정한다. 서로 인접하는 워드 라인들(WL<0, 1>)에 각각 대응하는 로우 어드레스(RA<0:R>=00…0000b)와 로우 어드레스(RA<0:R>=00…0001b)가 차례로 로우 디코더(1200)로 입력되면, 어드레스 스크램블러(1210)는 스크램블된 로우 어드레스(SRA<0:R>=00…0000b)와 스크램블된 로우 어드레스(SRA<0:R>=00…1000b)를 생성할 수 있다. 제 1 비트와 제 2 비트가 서로 동일하면, 스크램블이 수행되어도 로우 어드레스(RA<0:R>)와 스크램블된 로우 어드레스(SRA<0:R>)는 서로 동일할 수 있다.
로우 디코더(1200)는 스크램블된 로우 어드레스(SRA<0:R>=00…0000b)에 대응하는 워드 라인(WL<0>)을 선택하고, 그 다음 로우 어드레스(RA<0:R>=00…0001b)에 대응하는 워드 라인(WL<1>) 대신에 스크램블된 로우 어드레스(SRA<0:R>=00…1000b)에 대응하는 워드 라인(WL<8>)을 선택할 수 있다. 로우 디코더(1200)는 서로 인접하는 워드 라인들에 대응하는 로우 어드레스들을 수신하여도, 로우 어드레스들을 스크램블하여 서로 인접하지 않는 워드 라인들을 선택할 수 있다.
안티-퓨즈 어레이(1300)는 X축과 Y축을 따라 배치되는 안티-퓨즈들(미도시)을 포함할 수 있다. 안티-퓨즈 어레이(1300)는 선택 신호(SEL)의 논리 값이 프로그램된 안티-퓨즈를 포함할 수 있다. 안티-퓨즈는 전기적 신호에 의해 럽처(rupture)될 수 있다. 예를 들어, 안티-퓨즈는 전기적 신호에 의해 고 저항 상태에서 저 저항 상태로 변경될 수 있다. 안티-퓨즈는 불휘발성이고 OTP(one time programmable) 메모리일 수 있다.
안티-퓨즈 어레이(1300)에는 메모리 장치(1000)와 관련된 정보가 프로그램될 수 있다. 예를 들어, 선택 신호(SEL)에 대응하는 안티-퓨즈가 프로그램되면 선택 신호(SEL)의 논리 값은 변경될 수 있다. 물론, 안티-퓨즈 어레이(1300)에는 선택 신호(SEL)의 논리 값뿐만 아니라 메모리 장치(1000)와 관련된 다른 정보가 더 프로그램될 수 있다. 안티-퓨즈 어레이(1300)에는 메모리 셀 어레이(1100)의 페일 로우 어드레스, 페일 컬럼 어드레스, 내부 전압의 트리밍 정보 등이 더 프로그램될 수 있다. 선택 신호(SEL)의 논리 값은 어드레스 스크램블러(1210)로 제공될 수 있다. 선택 신호(SEL)에 대응하는 안티-퓨즈가 프로그램되지 않으면, 어드레스 스크램블러(1210)는 로우 어드레스(RA<0:R>)를 스크램블하지 않을 수 있다. 이 경우, 로우 어드레스(RA<0:R>)와 스크램블된 로우 어드레스(SRA<0:R>)는 동일하다. 선택 신호(SEL)에 대응하는 안티-퓨즈가 프로그램되면, 어드레스 스크램블러(1210)는 로우 어드레스(RA<0:R>)를 스크램블하고, 로우 어드레스(RA<0:R>)와 동일하거나 상이할 수 있는 스크램블된 로우 어드레스(SRA<0:R>)를 생성할 수 있다.
실시 예에 있어서, 테스트 장비(예를 들면, ATE(automatic test equipment))에 의해 수행되는 웨이퍼 테스트 단계, 패키지 테스트 단계, 및 모듈 테스트 단계에서, 선택 신호(SEL)에 대응하는 안티-퓨즈는 프로그램되지 않을 수 있다. 테스트 장비는 메모리 장치(1000)가 어드레스를 스크램블하지 않도록 선택 신호(SEL)에 대응하는 안티-퓨즈를 프로그램하지 않고, 메모리 장치(1000)에 존재하는 불량을 검출하고 스크린(screen)하는데 사용되는 테스트 프로그램(혹은 테스트 패턴)에 따라 메모리 장치(1000)의 서로 인접하는 워드 라인들을 선택하여 서로 인접하는 메모리 셀들을 접근할 수 있다. 웨이퍼 테스트 단계, 패키지 테스트 단계, 및 모듈 테스트 단계를 수행한 이후에, 테스트 장비는 선택 신호(SEL)에 대응하는 안티-퓨즈를 프로그램할 수 있다. 즉, 메모리 장치(1000)가 패키징되고, 모듈에 장착되고, 그리고 모듈 테스트가 완료된 이후에, 선택 신호(SEL)의 논리 값이 안티-퓨즈에 프로그램될 수 있다.
도 2는 도 1의 메모리 셀 어레이를 좀 더 구체적으로 도시하는 블록도이다. 도 2는 도 1을 참조하여 설명될 것이다. 메모리 셀 어레이(1100)는 서브 메모리 셀 어레이들(1111~1116), 서브 워드 라인 드라이버들(1121~1128), 비트 라인 센스 엠프들(1131~1139), 및 접합부들(1141~1152)을 포함할 수 있다.
서브 메모리 셀 어레이들(1111~1116) 각각은 워드 라인들과 비트 라인들에 각각 연결되는 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(1100)의 메모리 셀들은 서브 메모리 셀 어레이들로 나뉠 수 있다. X축을 따라 배치되는 서브 메모리 셀 어레이들의 개수는 하나의 뱅크의 용량, 데이터 입출력 신호들의 개수, 페이지 크기 등에 기초하여 결정될 수 있다.
서브 워드 라인 드라이버들(1121~1128) 각각은 X축을 따라 서브 메모리 셀 어레이들(1111~1116) 사이에 배치될 수 있다. 서브 워드 라인 드라이버들(1121, 1122)은 X축을 따라 서브 메모리 셀 어레이(1111)의 왼쪽 및 오른쪽에 배치될 수 있다. 다른 서브 워드 라인 드라이버들(1123~1128)도 상술한 방식대로 배치될 수 있다.
서브 워드 라인 드라이버들(1121~1128) 각각은 로우 디코더(1200)로부터 제 1 디코딩 신호들(PXI<0:7>) 및 제 2 디코딩 신호들(NWEIB<0:S>)을 수신하고, 서브 메모리 셀 어레이들(1111~1116) 각각에 배치되는 워드 라인들을 선택하고 구동할 수 있다. 제 1 및 제 2 디코딩 신호들(PXI<0:7>, NWEIB<0:S>)은 로우 어드레스(RA<0:R>)가 로우 디코더(1200)에 의해 디코딩된 결과일 수 있다. 예를 들어, 로우 디코더(1200)는 하위 로우 어드레스(RA<0:2>)를 디코딩하고 제 1 디코딩 신호들(PXI<0:7>)을 생성할 수 있고 상위 로우 어드레스(RA<3:R>)를 디코딩하고 제 2 디코딩 신호들(NWEIB<0:S>)을 생성할 수 있다. 여기서, 하위 로우 어드레스(RA<0:2>)의 비트들의 개수, 제 1 디코딩 신호들(PXI<0:7>)의 개수, 상위 로우 어드레스(RA<3:R>)의 비트들의 개수, 및 제 2 디코딩 신호들(NWEIB<0:S>)의 개수는 모두 예시적인 것에 불과하다.
서브 워드 라인 드라이버들(1121, 1125)은 X축 방향으로 서브 메모리 셀 어레이(1111, 1114)의 워드 라인들에 고전압 또는 저전압을 각각 인가할 수 있다. 다른 서브 워드 라인 드라이버들(1122~1124, 1126~1128) 각각은 두 개의 서브 메모리 셀 어레이들의 워드 라인들을 선택할 수 있는 반면에, 서브 워드 라인 드라이버들(1121, 1125)은 하나의 서브 메모리 셀 어레이의 워드 라인들을 선택할 수 있다. 서브 워드 라인 드라이버들(1121, 1125)은 X축을 기준으로 로우 디코더(1200)에 가장 가까울 수 있다. X축을 기준으로 로우 디코더(1200)로부터 가장 먼 서브 워드 라인 드라이버들(미도시)도 하나의 서브 메모리 셀 어레이의 워드 라인들을 선택할 수 있다. 서브 워드 라인 드라이버(1122)는 X축 방향으로 서브 메모리 셀 어레이(1112)의 워드 라인들에 고전압 또는 저전압을 인가할 수 있고 X축과 반대 방향으로 서브 메모리 셀 어레이(1111)의 워드 라인들에 고전압 또는 저전압을 인가할 수 있다. 서브 워드 라인 드라이버(1122)는 인접 서브 메모리 셀 어레이들(1111, 1112)의 워드 라인들을 선택할 수 있다. 다른 서브 워드 라인 드라이버들(1123, 1124, 1126~1128)도 서브 워드 라인 드라이버(1122)와 유사하게 동작할 수 있다.
메모리 셀들이 서브 메모리 셀 어레이들(1111~1113)로 나뉨에 따라, 도 1에서 도시된 워드 라인(WL<0>)은 서브 메모리 셀 어레이들(1111~1113)의 워드 라인들(WL<0>)로 물리적으로 나뉘어질 수 있다. 물리적으로 나뉘어진 워드 라인들(WL<0>)은 동일한 Y-좌표 값들을 갖고, 동일한 로우 어드레스(RA<0:R>=00…00b)에 논리적으로 대응할 수 있다. 로우 디코더(1200)가 워드 라인(WL<0>)에 대응하는 로우 어드레스(RA<0:R>=00…00b)를 수신하면, 서브 워드 라인 드라이버들(1121)는 서브 메모리 셀 어레이(1111)의 워드 라인(WL<0>)을 선택할 수 있고 서브 워드 라인 드라이버(1123)는 서브 메모리 셀 어레이들(1112, 1123)의 워드 라인들(WL<0>)을 선택할 수 있다. 상술한 방식대로, 워드 라인들이 서브 워드 라인 드라이버들(1121~1128)에 의해 동시에 구동되므로, 도 1에서 도시된 하나의 워드 라인이 활성화되고 비활성화되는데 걸리는 시간(예를 들어, 워드 라인의 전압이 저전압에서 고전압으로 전이하는데 소요되는 시간 또는 워드 라인의 전압이 고전압에서 저전압으로 전이하는데 소요되는 시간)이 감소할 수 있다.
매트들(MAT<0>)과 함께 X축을 따라 배치되는 서브 워드 라인 드라이버들(1121~1124) 모두는 매트들(MAT<0>)의 제 2 디코딩 신호들(NWEIB<0:S>)을 수신할 수 있다. 서브 워드 라인 드라이버들(1121, 1123)은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXI<0, 2, 4, 6>)을 수신할 수 있다. 서브 워드 라인 드라이버들(1122, 1124)은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXI<1, 3, 5, 7>)을 수신할 수 있다. 서브 워드 라인 드라이버들(1121, 1123)은 매트들(MAT<0>)의 짝수 워드 라인들(WL<0, 2, 4, 6, …>)을 선택할 수 있고 서브 워드 라인 드라이버들(1122, 1124)은 매트들(MAT<0>)의 홀수 워드 라인들(WL<1, 3, 5, 7, …>)을 선택할 수 있다.
도 2에서 도시된 바와 달리, 서브 워드 라인 드라이버들(1121, 1123)은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXI<1, 3, 5, 7>)을 수신할 수 있고 그리고 서브 워드 라인 드라이버들(1122, 1124)은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXI<0, 2, 4, 6>)을 수신할 수 있다. 이 경우, 서브 워드 라인 드라이버들(1121, 1123)은 매트들(MAT<0>)의 홀수 워드 라인들(WL<1, 3, 5, 7, …>)을 선택할 수 있고 서브 워드 라인 드라이버들(1122, 1124)은 매트들(MAT<0>)의 짝수 워드 라인들(WL<0, 2, 4, 6, …>)을 선택할 수 있다.
매트들(MAT<1>)과 함께 X축을 따라 배치되는 서브 워드 라인 드라이버들(1125~1128) 모두는 매트들(MAT<1>)의 제 2 디코딩 신호들(NWEIB<0:S>)을 수신할 수 있다. 또한, 서브 워드 라인 드라이버들(1125~1128)은 매트들(MAT<1>)의 제 1 디코딩 신호들(PXI<0:7>)을 수신할 수 있다. 서브 워드 라인 드라이버들(1125~1128)은 서브 워드 라인 드라이버들(1121~1124)과 유사하게 동작할 수 있다.
비트 라인 센스 엠프들(1131~1139) 각각은 Y축을 따라 서브 메모리 셀 어레이들(1111~1116) 사이에 배치될 수 있다. 비트 라인 센스 엠프들(1131)은 Y축을 따라 서브 메모리 셀 어레이(1111)의 위쪽(또는 오른쪽)에 배치되고 비트 라인 센스 엠프들(1134)은 Y축을 따라 서브 메모리 셀 어레이(1111)의 아래쪽(또는 왼쪽)에 배치될 수 있다. 다른 비트 라인 센스 엠프들(1132~1139)도 상술한 방식대로 배치될 수 있다. 비트 라인 센스 엠프들(1131~1139)의 개수는 도 2에서 도시된 것으로 한정되지 않는다. 메모리 셀 어레이(1100)는 Y축을 기준으로 서브 메모리 셀 어레이들 각각의 양쪽에 배치되는 비트 라인 센스 엠프들을 포함할 수 있다. Y축을 따라 매트들(MAT<0>)의 양쪽에 배치되는 비트 라인 센스 엠프들(1131~1136)은 인접 매트들의 선택된 메모리 셀들의 데이터를 감지하는데 사용될 수 있다. Y축을 따라 매트들(MAT<1>)의 양쪽에 배치되는 비트 라인 센스 엠프들(1134~1139)은 인접 매트들의 선택된 메모리 셀들의 데이터를 감지하는데 사용될 수 있다. 비트 라인 센스 엠프들(1134~1136)은 매트들(MAT<0>) 또는 매트들(MAT<1>)에 저장된 데이터를 감지하는데 사용될 수 있다.
메모리 셀 어레이(1100)의 메모리 셀들은 비트 라인 센스 엠프들(1131~1139)이 배치되는 영역들을 기준으로 매트들(MAT<0, 1>)로 나뉠 수 있다. 도 2에서 Y축을 따라 2개의 매트들(MAT<0, 1>)이 배치되는 것으로 도시되었으나, 매트들의 개수는 이에 한정되지 않는다.
하나의 매트에서 Y축을 따라 배치되는 워드 라인들의 개수에 따라 비트 라인의 커패시터가 결정될 수 있다. 하나의 매트의 워드 라인들의 개수가 감소할수록 비트 라인의 커패시터가 감소하므로, 비트 라인 센스 엠프들(1131~1139)은 좀 더 쉽게 메모리 셀의 데이터를 감지할 수 있다. 반면에, 하나의 매트의 워드 라인들의 개수가 감소할수록, Y축을 따라 배치되는 매트들의 개수 및 Y축을 따라 배치되는 매트들 사이에 배치되는 비트 라인 센스 엠프들의 개수가 증가할 수 있다. 이로 인해, 메모리 장치(1000)의 면적이 증가할 수 있다. Y축을 따라 배치되는 매트들의 개수는 로우 어드레스(RA<0:R>)의 범위, 하나의 뱅크의 용량, 데이터 입출력 신호들의 개수, 페이지 크기, 메모리 셀의 커패시터, 비트 라인의 커패시터, 메모리 장치(1000)의 면적 등에 기초하여 결정될 수 있다.
접합부들(1141~1152) 각각에는 서브 워드 라인 드라이버들(1121~1128)로 제 1 디코딩 신호들(PXI<0:7>)을 제공하는 회로들이 배치될 수 있다. 접합부(1141)에 배치되는 회로들은 매트들(MAT<0>)의 로우 디코더(1200)로부터 제 1 디코딩 신호들(PXI<0, 2>)을 수신하고 증폭할 수 있다. 제 1 디코딩 신호들(PXID<0, 2>, PXIB<0, 2>)은 접합부(1141)에 배치된 회로에 의해 제 1 디코딩 신호들(PXI<0, 2>)이 증폭된 신호들이다. 제 1 디코딩 신호들(PXIB<0, 2>)은 제 1 디코딩 신호들(PXID<0, 2>)의 반전 신호들이다. 다른 접합부들(1142~1152)에 배치되는 회로들은 접합부(1141)에 배치되는 회로들과 유사하게 동작할 수 있다.
접합부(1141)에 배치되는 회로들은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXID<0, 2>, PXIB<0, 2>)을 Y축의 반대 방향으로 서브 워드 라인 드라이버들(1121)에게 제공할 수 있다. 접합부(1145)에 배치되는 회로들은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXID<4, 6>, PXIB<4, 6>)을 Y축 방향으로 서브 워드 라인 드라이버들(1121)에게 제공할 수 있다. 접합부(1142)에 배치되는 회로들은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXID<1, 3>, PXIB<1, 3>)을 Y축의 반대 방향으로 서브 워드 라인 드라이버들(1122)에게 제공할 수 있다. 접합부(1146)에 배치되는 회로들은 매트들(MAT<0>)의 제 1 디코딩 신호들(PXID<5, 7>, PXIB<5, 7>)을 Y축 방향으로 서브 워드 라인 드라이버들(1122)에게 제공할 수 있다.
접합부(1145)에 배치되는 회로들은 매트들(MAT<1>)의 제 1 디코딩 신호들(PXID<0, 2>, PXIB<0, 2>)을 Y축 반대 방향으로 서브 워드 라인 드라이버들(1125)에게 더 제공할 수 있다. 접합부(1146)에 배치되는 회로들은 매트들(MAT<1>)의 제 1 디코딩 신호들(PXID<1, 3>, PXIB<1, 3>)을 Y축 반대 방향으로 서브 워드 라인 드라이버들(1126)에게 더 제공할 수 있다. 다른 접합부들(1143, 1144, 1147~1152)에 배치되는 회로들도 접합부들(1141, 1142, 1145, 1146)에 배치되는 회로들과 유사하게 동작할 수 있다. 접합부들(1141~1152) 각각에 배치되는 회로들이 로우 디코더(1200)로부터 수신하는 제 1 디코딩 신호들(PXI<0:7>)과 그 회로들이 제공하는 제 1 디코딩 신호들(PXID<0:7>, PXIB<0:7>)은 도 2에서 도시된 것으로 한정되지 않는다. 그리고, 접합부들(1141~1152) 각각에는 비트 라인 센스 엠프들(1131~1139)로 전원 전압들을 제공하는 회로들, 비트 라인 센스 엠프들(1131~1139)을 프리차지하는 회로들 등이 더 배치될 수 있다.
도 3은 도 2에서 도시된 메모리 셀 어레이를 좀 더 구체적으로 도시하는 블록도이다. 도 3에서, 도 2의 하나의 서브 메모리 셀 어레이(1111), 서브 워드 라인 드라이버들(1121, 1122), 및 비트 라인 센스 엠프들(1131, 1134)만 예시적으로 도시되었다.
전술한대로 서브 워드 라인 드라이버들(1121, 1122)은 서브 메모리 셀 어레이(1111)의 워드 라인들을 선택할 수 있다. 제 1 디코딩 신호들(PXID<0>, PXIB<0>) 및 제 2 디코딩 신호(NWEIB<0>)를 수신하는 서브 워드 라인 드라이버(1121_1)는 워드 라인(WL<0>)을 선택할 수 있다. 제 1 디코딩 신호들(PXID<1>, PXIB<1>) 및 제 2 디코딩 신호(NWEIB<0>)를 수신하는 서브 워드 라인 드라이버(1122_1)는 워드 라인(WL<1>)을 선택할 수 있다. 다른 서브 워드 라인 드라이버들도 상술한 방식대로 동작할 수 있다. 서브 워드 라인 드라이버들(1121)은 X축 방향으로 짝수 워드 라인들(WL<0, 2, 4, 6, 8>)에 고전압 또는 저전압을 인가할 수 있고 서브 워드 라인 드라이버들(1122)은 X축 반대 방향으로 홀수 워드 라인들(WL<1, 3, 5, 7, 9>)에 고전압 또는 저전압을 인가할 수 있다. 서브 워드 라인 드라이버들(1121, 1122)은 동일한 제 2 디코딩 신호(NWEIB<0>)를 수신하고 공유할 수 있다.
도 3에서, 10개의 워드 라인들(WL<0:9>)과 2개의 제 2 디코딩 신호들(NWEIB<0:1>)이 단지 도시되었으나, 워드 라인들의 개수와 제 2 디코딩 신호들의 개수는 도 3에서 도시된 것으로 한정되지 않는다. 제 2 디코딩 신호들(NWEIB<0:S>)의 개수는 S+1일 수 있고, 워드 라인들의 개수는 (S+1) X 8일 수 있다. 여기서, 8은 제 1 디코딩 신호들(PXI<0:7>)의 개수이고 예시적인 값이다. 서브 워드 라인 드라이버들(1121, 1122)의 개수도 워드 라인들의 개수와 동일할 수 있다.
서브 메모리 셀 어레이(1111)의 비트 라인들(BL<0:9>)은 X축을 따라 배치될 수 있다. 비트 라인 센스 엠프들(1131)은 홀수 비트 라인들(BL<1, 3, 5, 7, 9>)에 각각 연결될 수 있다. 비트 라인 센스 엠프들(1134)은 짝수 비트 라인들(BL<0, 2, 4, 6, 8>)에 각각 연결될 수 있다. 비트 라인(BL<0>)에 연결된 비트 라인 센스 엠프는 선택된 워드 라인 및 비트 라인(BL<0>)에 연결된 메모리 셀의 데이터를 감지할 수 있다. 비트 라인(BL<0>)에 연결된 비트 라인 센스 엠프는 도 2의 서브 메모리 셀 어레이(1114)에 배치되는 비트바 라인(미도시)의 전압과 비트 라인(BL<0>)의 전압 차이를 증폭할 수 있다. 다른 비트 라인 센스 엠프들(1131, 1134)도 상술한 방식대로 동작할 수 있다.
비트 라인 센스 엠프들(1131, 1134)의 개수는 도 3에서 도시된 것으로 한정되지 않는다. 비트 라인 센스 엠프들(1131, 1134)의 개수는 X축 방향을 따라 서브 메모리 셀 어레이(1111)에 배치되고 하나의 워드 라인에 연결되는 메모리 셀들의 개수(즉, 하나의 매트에서 X축을 따라 배치되는 비트 라인들의 개수)와 동일할 수 있다. 하나의 매트의 비트 라인들의 개수는 컬럼 어드레스의 범위, 하나의 뱅크의 용량, 데이터 입출력 신호들의 개수, 페이지 크기, 메모리 장치(1000)의 면적 등에 기초하여 결정될 수 있다.
도 4는 도 3의 서브 워드 라인 드라이버를 예시적으로 도시하는 블록도이다. 서브 워드 라인 드라이버(1121_1)는 제 1 트랜지스터(MN1), 제 2 트랜지스터(MN2), 및 제 3 트랜지스터(MP3)를 포함할 수 있다. 도 2 및 도 3에서 도시된 다른 서브 워드 라인 드라이버들도 도 4의 서브 워드 라인 드라이버(1121_1)와 동일하게 구현될 수 있다.
제 1 트랜지스터(MN1)는 NMOS로서 제 2 디코딩 신호(NWEIB)에 따라 워드 라인(WL)과 그라운드 전압(GND)보다 낮은 VBB2 또는 GND를 연결할 수 있다. 제 1 트랜지스터(MN1)는 제 2 디코딩 신호(NWEIB)에 따라 워드 라인(WL)을 저전압으로 구동할 수 있다. 제 2 트랜지스터(MN2)는 제 1 디코딩 신호(PXIB)에 따라 워드 라인(WL)과 VBB2 또는 GND를 연결할 수 있다. 제 2 트랜지스터(MN2)는 NMOS로서 제 1 디코딩 신호(PXIB)에 따라 워드 라인(WL)을 저전압으로 구동할 수 있다. 제 3 트랜지스터(MP3)는 PMOS로서 제 2 디코딩 신호(NWEIB)에 따라 워드 라인(WL)과 제 1 디코딩 신호(PXID)를 연결할 수 있다. 제 3 트랜지스터(MP3)는 제 2 디코딩 신호(NWEIB)에 따라 워드 라인(WL)을 고전압(예를 들어, 전원 전압(VDD)보다 높은 VPP)으로 구동할 수 있다.
도 4의 제 1 디코딩 신호들(PXID, PXIB)은 도 2의 제 1 디코딩 신호들(PXID<0:7>, PXIB<0:7>) 중 신호들의 한 쌍이고 그리고 도 4의 제 2 디코딩 신호(NWEIB)는 도 2의 제 2 디코딩 신호들(NWEIB<0:S>) 중 하나이다. 서브 워드 라인 드라이버(1121_1)는 전원 단자를 통해 제 1 디코딩 신호(PXID)를 수신하고 입력 단자를 통해 제 2 디코딩 신호(NXEIB)를 수신할 수 있다.
도 5는 도 1의 메모리 장치의 로우 디코더를 좀 더 구체적으로 도시하는 블록도이다. 도 5는 도 1 내지 도 4를 참조하여 설명될 것이다. 도 5에서 제 1 디코딩 신호들(PXI<0:7>)이 매트들 위에 배치되는 것으로 도시되었으나, 제 1 디코딩 신호들(PXI<0:7>)은 도 3에서 도시된 것과 같이 배치될 수도 있다. 로우 디코더(1200)는 어드레스 스크램블러(1210), 제 1 프리 디코더(1220), 및 제 2 프리 디코더들(1231~1233)을 더 포함할 수 있다. 전술한대로, 어드레스 스크램블러(1210)는 로우 어드레스(RA<0:R>)를 스크램블하고 스크램블된 로우 어드레스(SRA<0:R>)를 생성할 수 있다.
제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>)를 디코딩할 수 있다. 제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>)의 디코딩 결과를 제 2 프리 디코더들(1231~1233)로 제공할 수 있다. 제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>)의 모든 비트들을 디코딩하여 워드 라인을 선택할 수 있다. 다만, 제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>)에 대응하는 워드 라인뿐만 아니라, 워드 라인을 구동하는 서브 워드 라인 드라이버의 입력 단자로 제공되는 제 2 디코딩 신호들(NWEIB<0:S>) 중 하나 그리고 워드 라인이 포함되는 매트들을 더 선택할 수 있다.
좀 더 구체적으로, 제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>)의 모든 비트들이 아닌 상위 비트들을 디코딩하고 제 2 프리 디코더들(1231~1233) 중 하나를 선택할 수 있다. 제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>)에 대응하는 워드 라인이 위치하는 매트들을 선택할 수 있다. 제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>) 중 비트(SRA<3>) 및 비트(SRA<3>)보다 높은 상위 비트를 디코딩하고 제 2 디코딩 신호들(NWEIB<0:S>) 중 하나를 선택할 수 있다. 제 1 프리 디코더(1220)는 스크램블된 로우 어드레스(SRA<0:R>) 중 최하위 비트(SRA<0>) 및 그 다음의 상위 비트들(SRA<1:2>)을 디코딩하고 제 1 디코딩 신호들(PXI<0:7>) 중 하나를 선택할 수 있다. 여기서, 제 1 디코딩 신호들(PXI<0:7>)의 개수 및 제 1 디코딩 신호들(PXI<0:7>)을 디코딩하는데 사용되는 비트들(SRA<0:2>)의 개수는 예시적이다.
제 2 프리 디코더들(1231~1233) 각각은 스크램블된 로우 어드레스(SRA<0:R>)의 디코딩 결과에 기초하여 제 1 디코딩 신호들(PXI<0:7>)과 제 2 디코딩 신호들(NWEIB<0:S>)을 생성할 수 있다. 제 2 프리 디코더(1231)는 메모리 셀 어레이(1100)의 매트들(MAT<0>)과 함께 X축을 따라 로우 디코더(1200) 내에서 배치되고 매트들(MAT<0>)로 제 1 디코딩 신호들(PXI<0:7>)과 제 2 디코딩 신호들(NWEIB<0:S>)을 전송할 수 있다. 다른 제 2 프리 디코더들(1233)도 상술한 방식으로 배치되고 동작할 수 있다. 제 2 프리 디코더들(1231~1233)의 개수는 메모리 셀 어레이(1100) 내에서 Y축에 따른 배치되는 매트들의 개수와 동일할 수 있다. T는 메모리 셀 어레이(1100) 내에서 Y축에 따라 배치되는 매트들의 개수보다 1만큼 작은 자연수이다.
도 6은 도 5의 어드레스 스크램블러의 일 실시 예를 도시하는 블록도이다. 도 6은 도 1 내지 도 5를 참조하여 설명될 것이다. 어드레스 스크램블러(1210a)는 제 1 멀티플렉서(1211a) 및 제 2 멀티플렉서(1212a)를 포함할 수 있다. 제 1 멀티플렉서(1211a)는 선택 신호(SEL)에 따라 로우 어드레스(RA<0:R>)의 제 1 비트(RA<0>) 및 제 2 비트(RA<N>) 중 하나를 출력할 수 있다. 제 2 멀티플렉서(1212a)는 선택 신호(SEL)에 따라 로우 어드레스(RA<0:R>)의 제 2 비트(RA<N>) 및 제 1 비트(RA<0>) 중 하나를 출력할 수 있다. 선택 신호(SEL)에 대응하는 안티-퓨즈가 프로그램되면, 제 1 멀티플렉서(1211a)는 제 1 비트(RA<0>) 대신에 제 2 비트(RA<N>)를 출력할 수 있고 제 2 멀티플렉서(1212a)는 제 2 비트(RA<N>) 대신에 제 1 비트(RA<0>)를 출력할 수 있다. 스크램블된 로우 어드레스(SRA<0:R>)는 제 1 및 제 2 멀티플렉서들(1211a, 1212a)에서 각각 출력되는 비트들(SRA<0, N>)을 포함할 수 있다.
제 1 비트(RA<0>)와 스크램블되는 제 2 비트(RA<N>)는 로우 어드레스(RA<1:R>)의 임의의 비트일 수 있다. 실시 예에 있어서, 로우 디코더(1200)는 제 2 비트(RA<N>)와 동일한 스크램블된 로우 어드레스(SRA<0:R>)의 최하위 비트(SRA<0>), 및 상위 비트(SRA<1:2>)를 디코딩하여 제 1 디코딩 신호들(PXI<0:7>)을 생성할 수 있다. 로우 디코더(1200)는 제 1 비트(RA<0>)와 동일한 스크램블된 로우 어드레스(SRA<0:R>)의 비트(SRA<N>), 및 상위 비트를 디코딩하여 제 2 디코딩 신호들(NWEIB<0:S>)을 생성할 수 있다. 비트(SRA<N>) 및 상위 비트는 제 1 디코딩 신호들(PXI<0:7>)을 생성하는데 사용되지 않을 수 있다. 서로 인접하는 워드 라인들을 선택하는 로우 어드레스들이 로우 디코더(1200)로 입력되어도, 어드레스 스크램블러(1210a)에 의해 스크램블된 로우 어드레스들에 대응하는 워드 라인들은 서로 인접하지 않을 수 있다. 예를 들어, 제 2 비트(RA<N>)의 N이 증가할수록, 선택되는 워드 라인들의 위치들의 차이는 증가할 수 있다. 로우 디코더(1200)는 워드 라인뿐만 아니라 제 2 디코딩 신호들(NWEIB<0:S>)도 스크램블할 수 있다. 로우 디코더(1200)는 제 1 비트(RA<0>)와 동일한 스크램블된 로우 어드레스(SRA<0:R>)의 비트(SRA<N>), 및 상위 비트를 디코딩하여 매트들(MAT<0:T>)을 선택할 수 있다. 이 경우, 로우 디코더(1200)는 서로 인접하는 워드 라인들이 접근되는 것을 방지 할뿐만 아니라, 서로 인접하는 매트들이 접근되는 것도 방지할 수 있다. 로우 디코더(1200)는 워드 라인뿐만 아니라 매트들도 스크램블할 수 있다.
도 7은 도 5의 어드레스 스크램블러의 다른 실시 예를 도시하는 블록도이다. 도 7은 도 1 내지 도 6을 참조하여 설명될 것이다. 어드레스 스크램블러(1210b)는 제 1 멀티플렉서(1211b), 제 2 멀티플렉서(1212b), 제 3 멀티플렉서(1213b), 및 제 4 멀티플렉서(1214b)를 포함할 수 있다.
제 1 멀티플렉서(1211b)는 선택 신호(SEL)에 따라 로우 어드레스(RA<0:R>)의 제 1 비트(RA<0>) 및 제 4 비트(RA<K>) 중 하나를 출력할 수 있다. 제 2 멀티플렉서(1212b)는 선택 신호(SEL)에 따라 로우 어드레스(RA<0:R>)의 제 3 비트(RA<J>) 및 제 2 비트(RA<I>) 중 하나를 출력할 수 있다. 제 3 멀티플렉서(1213b)는 선택 신호(SEL)에 따라 로우 어드레스(RA<0:R>)의 제 2 비트(RA<I>) 및 제 3 비트(RA<J>) 중 하나를 출력할 수 있다. 제 4 멀티플렉서(1214b)는 선택 신호(SEL)에 따라 로우 어드레스(RA<0:R>)의 제 4 비트(RA<K>) 및 제 1 비트(RA<0>) 중 하나를 출력할 수 있다. 선택 신호(SEL)에 대응하는 안티-퓨즈가 프로그램되면, 제 1 멀티플렉서(1211b)는 제 1 비트(RA<0>) 대신에 제 4 비트(RA<K>)를 출력할 수 있다. 제 2 멀티플렉서(1212b)는 제 2 비트(RA<I>) 대신에 제 3 비트(RA<J>)를 출력할 수 있다. 제 3 멀티플렉서(1213b)는 제 3 비트(RA<J>) 대신에 제 2 비트(RA<I>)를 출력할 수 있다. 제 4 멀티플렉서(1214b)는 제 4 비트(RA<K>) 대신에 제 1 비트(RA<0>)를 출력할 수 있다. 스크램블된 로우 어드레스(SRA<0:R>)는 제 1 내지 제 4 멀티플렉서들(1211b~1214b)에서 각각 출력되는 비트들(SRA<0, I, J, K>)을 포함할 수 있다.
실시 예에 있어서, 제 1 비트(RA<0>)와 스크램블되는 제 4 비트(RA<K>)는 로우 어드레스(RA<1:R>)의 임의의 비트일 수 있다. 또한, 제 2 및 제 3 비트들(RA<I, J>) 각각도 로우 어드레스(RA<1:R>)의 임의의 비트일 수 있다. 여기서, I, J, 및 K는 자연수이고 서로 상이할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 도시하는 블록도이다. 메모리 장치(2000)는 뱅크(2100), 로우 디코더(2200), 안티-퓨즈 어레이(2300), 컬럼 디코더(2400), 클럭 버퍼(2510), 커맨드 버퍼(2520), 어드레스 버퍼(2530), 데이터 입출력 버퍼(2540), 커맨드 디코더(2600), 어드레스 디멀티플렉서(2700), 병렬화기(2810), 직렬화기(2820), 및 쓰기 드라이버 및 입출력 센스 엠프(2830)를 포함할 수 있다.
뱅크(2100)는 도 1 내지 도 3 및 도 5에서 전술한 메모리 셀 어레이(1100)와 동일할 수 있다. 뱅크(2100)의 개수는 도 8에서 도시된 것으로 한정되지 않고, 메모리 장치(2000)의 용량, 규약 등에 따라 결정될 수 있다. 뱅크(2100)의 개수가 증가할수록 메모리 장치(2000)의 접근성이 향상될 수 있다.
로우 디코더(2200)는 도 1 및 도 5 내지 도 7에서 전술한 로우 디코더(1200)와 동일하게 동작할 수 있다. 로우 디코더(2200)는 커맨드 디코더(2600)로부터 로우 제어 신호(R_CTRL)를 수신하고, 로우 제어 신호(R_CTRL)에 기초하여 워드 라인들(WLs)을 선택할 수 있다. 메모리 장치(2000)로 활성화 명령, 리프레쉬 명령 등이 입력되면, 로우 디코더(2200)는 워드 라인들(WLs) 중 적어도 하나를 선택할 수 있다. 메모리 장치(2000)로 프리차지 명령 등이 입력되면, 로우 디코더(2200)는 선택된 워드 라인(들)을 프리차지할 수 있다. 로우 디코더(2200)는 어드레스 스크램블러(2210)를 포함할 수 있다. 어드레스 스크램블러(2210)는 도 1 및 도 5 내지 도 7에서 전술한 어드레스 스크램블러(1210, 1210a, 1210b)일 수 있다. 안티-퓨즈 어레이(2300)는 도 1에서 전술한 안티-퓨즈 어레이(1300)일 수 있다.
컬럼 디코더(2400)는 컬럼 어드레스(CA<0:C>)를 디코딩하고 컬럼 선택 라인들(CSLs)을 선택할 수 있다. 컬럼 어드레스(CA<0:C>)의 크기 및 컬럼 선택 라인들(CSLs)의 개수는 메모리 장치(2000)의 용량, 데이터 입출력 신호들의 개수, 뱅크(2100)의 개수, 페이지의 크기 등에 기초하여 결정될 수 있다. 도 8에서 컬럼 선택 라인들(CSLs)과 워드 라인들(WLs)이 서로 평행한 것으로 도시되었으나, 컬럼 선택 라인들(CSLs)은 워드 라인들(WLs)과 수직하게 배치된다.
컬럼 디코더(2400)도 로우 디코더(2200)와 유사하게 어드레스 스크램블러(2410)를 포함할 수 있다. 어드레스 스크램블러(2410)는 컬럼 어드레스(CA<0:C>)를 수신하는 것을 제외하고 로우 디코더(2200)의 어드레스 스크램블러(2210)와 유사하게 동작할 수 있다. 실시 예에 있어서, 도 8을 참조하면, 어드레스 스크램블러(2410)는 로우 디코더(2200)의 어드레스 스크램블러(2210)가 수신하는 선택 신호(SEL)를 수신할 수 있다. 다른 실시 예에 있어서, 어드레스 스크램블러(2410)는 로우 디코더(2200)의 어드레스 스크램블러(2210)가 수신하는 선택 신호(SEL)와 다른 선택 신호를 수신할 수 있다. 이 경우, 안티-퓨즈 어레이(2300)는 어드레스 스크램블러(2410)로 제공되는 다른 선택 신호의 논리 값이 프로그램된 안티-퓨즈를 더 포함할 수 있다. 다른 선택 신호에 대응하는 안티-퓨즈가 프로그램되면, 어드레스 스크램블러(2410)는 컬럼 어드레스(CA<0:C>)를 스크램블하고, 컬럼 어드레스(CA<0:C>)와 동일하거나 상이한 스크램블된 컬럼 어드레스(SCA<0:C>)를 생성할 수 있다.
클럭 버퍼(2510)는 클럭 신호(CK)를 수신하는 수신기(RX)로서 동작할 수 있다. 메모리 장치(2000)는 SDRAM(synchronous dynamic random access memory) 장치로서 클럭 신호(CK)에 기초하여 동작할 수 있다. 클럭 버퍼(2510)는 수신된 클럭 신호(CK)를 메모리 장치(2000)의 내부 구성 요소들에게 제공할 수 있다.
커맨드 버퍼(2520)는 명령 신호들(CMD, 예를 들어, CS_n, ACT_n, RAS_n, CAS_n, WE_n 등)을 수신하는 수신기로서 동작할 수 있다. 커맨드 버퍼(2520)는 클럭 신호(CK)의 상승 엣지(edge) 또는 하강 엣지에서 명령 신호들(CMD)을 샘플링할 수 있다. 커맨드 버퍼(2520)는 샘플링된 명령을 커맨드 디코더(2600)로 전송할 수 있다. 명령 신호들(CMD)의 개수 및 커맨드 버퍼(2520)의 개수는 메모리 장치(2000)의 규약에 따라 사전에 정의될 수 있다.
어드레스 버퍼(2530)는 어드레스 신호들(ADD, 예를 들어, A0, A1, A2 등)을 수신하는 수신기로서 동작할 수 있다. 어드레스 버퍼(2530)는 클럭 신호(CK)의 상승 엣지 또는 하강 엣지에서 어드레스 신호들(ADD)을 샘플링할 수 있다. 어드레스 버퍼(2530)는 샘플링된 어드레스를 어드레스 디멀티플렉서(2700)로 전송할 수 있다. 어드레스 버퍼(2530)는 샘플링된 어드레스 신호들 중 명령에 해당하는 신호들을 커맨드 디코더(2600)로 전송할 수 있다. 어드레스 신호들(ADD)의 개수 및 어드레스 버퍼(2530)의 개수는 메모리 장치(2000)의 규약 및 용량에 따라 사전에 정의될 수 있다.
도 8에서 커맨드 버퍼(2520)와 어드레스 버퍼(2530)는 분리된 것으로 도시되었다. 도 8에서 도시된 바와 달리, 메모리 장치(2000)는 명령 및 어드레스를 모두 포함할 수 있는 CA(command/address) 신호들을 수신할 수 있고 CA 신호들을 수신하는 CA 버퍼들을 포함할 수도 있다. 어느 경우든, 메모리 장치(2000)는 외부로부터 명령 및 어드레스를 수신할 수 있다.
데이터 입출력 버퍼(2540)는 데이터 입출력 신호들(DQ)을 수신하는 수신기로서 동작할 수 있다. 데이터 입출력 버퍼(2540)는 데이터 스트로브 신호(DQS)의 상승 엣지 또는 하강 엣지에서 데이터 입출력 신호들(DQ)을 샘플링하고 쓰기 데이터를 출력할 수 있다. 데이터 입출력 버퍼(2540)는 쓰기 데이터를 병렬화기(2810)로 전송할 수 있다. 데이터 입출력 버퍼(2540)는 직렬화기(2820)로부터 읽기 데이터를 수신할 수 있다. 데이터 입출력 버퍼(2540)는 데이터 스트로브 신호(DQS)에 동기되고 읽기 데이터를 포함하는 데이터 입출력 신호들(DQ)을 출력할 수 있다. 데이터 입출력 신호들(DQ) 및 데이터 입출력 버퍼(2540)의 개수는 메모리 장치(2000)의 규약에 따라 사전에 정의될 수 있다. 데이터 입출력 신호들(DQ) 및 데이터 입출력 버퍼(2540)의 개수가 증가할수록 메모리 장치(2000)의 대역폭이 증가할 수 있다. 도 8에서 도시되진 않았으나, 메모리 장치(2000)는 데이터 스트로브 신호(DQS)를 수신하거나 출력하는 데이터 스트로브 버퍼를 더 포함할 수 있다.
커맨드 디코더(2600)는 커맨드 버퍼(2520) 및 어드레스 버퍼(2530)로부터 명령을 수신하고 디코딩할 수 있다. 예를 들어, 커맨드 디코더(2600)는 활성화 명령, 쓰기 명령, 읽기 명령, 프리차지 명령, 리프레쉬 명령 등을 수신할 수 있다. 커맨드 디코더(2600)는 활성화 명령을 디코딩하고 로우 제어 신호(R_CTRL)를 로우 디코더(2200)로 제공할 수 있다. 커맨드 디코더(2600)는 어드레스 디멀티플렉서(2700)가 활성화 명령과 함께 수신된 어드레스를 로우 어드레스(RA<0:R>)로서 로우 디코더(2200)로 전송하도록 어드레스 디멀티플렉서(2700)를 제어할 수 있다. 커맨드 디코더(2600)는 프리차지 명령을 디코딩하고 로우 제어 신호(R_CTRL)를 로우 디코더(2200)로 제공할 수 있다.
실시 예에 있어서, 커맨드 디코더(2600)는 뱅크(2100)의 제 1 메모리 셀들을 활성화하는 제 1 활성화 명령을 수신하고, 제 1 메모리 셀들을 프리차지하는 제 1 프리차지 명령을 수신하고, 그리고 뱅크(2100)의 제 2 메모리 셀들을 활성화하는 제 2 활성화 명령을 수신할 수 있다. 여기서, 제 1 메모리 셀들에 연결된 제 1 워드 라인과 제 2 메모리 셀들에 연결된 제 2 워드 라인은 서로 인접할 수 있다. 로우 디코더(2200)는 제 1 활성화 명령과 함께 수신되는 로우 어드레스(RA<0:R>)의 제 1 값(십진 값)에 대응하는 제 1 워드 라인을 활성화하고, 제 1 프리차지 명령에 따라 제 1 워드 라인을 프리차지할 수 있다. 워드 라인을 활성화하고 프리차지하는 동작은 워드 라인에 고전압을 인가하고 그 다음 저전압을 인가하는 동작을 나타낸다. 그 다음, 로우 디코더(2200)는 어드레스 스크램블러(2210)를 이용하여 제 2 활성화 명령과 함께 수신되는 로우 어드레스(RA<0:R>)의 제 2 값에 대응하는 제 2 워드 라인 대신에 로우 어드레스(RA<0:R>)의 제 3 값에 대응하는 제 3 워드 라인을 활성화할 수 있다. 여기서, 제 3 워드 라인은 제 1 및 제 2 워드 라인들과 인접하지 않고 뱅크(2100) 내에 위치할 수 있다.
예를 들어, 제 1 및 제 2 워드 라인들 중 어느 하나와 제 3 워드 라인 사이에는 적어도 하나의 워드 라인과 워드 라인에 연결되는 메모리 셀들이 배치될 수 있다. 다른 예를 들어, 제 1 및 제 2 워드 라인들 중 어느 하나와 제 3 워드 라인 사이에는 도 2에서 전술한 비트 라인 센스 엠프들(1131~1139)이 배치될 수 있다. 제 1 및 제 2 워드 라인들이 배치되는 매트와 제 3 워드 라인이 배치되는 매트가 서로 인접하는 경우, 제 1 및 제 2 워드 라인들 중 어느 하나와 제 3 워드 라인 사이에 배치되는 비트 라인 센스 엠프들은 제 1 내지 제 3 워드 라인들에 연결된 메모리 셀들의 데이터를 감지할 수 있다. 반면에, 제 1 및 제 2 워드 라인들이 배치되는 매트와 제 3 워드 라인이 배치되는 매트가 서로 인접하지 않는 경우, 제 1 및 제 2 워드 라인들에 연결된 메모리 셀들의 데이터를 감지할 수 있는 비트 라인 센스 엠프들은 제 3 워드 라인에 연결된 메모리 셀들의 데이터를 감지할 수 없다.
로우 디코더(2200)는 로우 어드레스(RA<0:R>)의 제 1 값과 로우 어드레스(RA<0:R>)의 제 2 값을 스크램블할 수 있다. 전술한대로, 스크램블 대상이 되는 비트들이 서로 동일하면, 스크램블이 수행되어도 로우 어드레스(RA<0:R>)의 값은 변경되지 않을 수도 있다. 상술한 예시에서, 로우 어드레스(RA<0:R>)의 제 1 값은 로우 디코더(2200)의 스크램블에 의해 변경되지 않을 수 있다. 로우 어드레스(RA<0:R>)의 제 2 값은 로우 디코더(2200)의 스크램블에 의해 제 3 값으로 변경될 수 있다. 서로 인접하는 워드 라인들을 활성화하는 제 1 및 제 2 활성화 명령들이 입력되어도, 로우 디코더(2200)는 스크램블을 통해 서로 인접하지 않는 워드 라인들을 활성화할 수 있다.
커맨드 디코더(2600)는 리프레쉬 명령을 디코딩하고 로우 제어 신호(R_CTRL)를 로우 디코더(2200)로 제공할 수 있다. 커맨드 디코더(2600)는 리프레쉬 명령을 디코딩하고 리프레쉬 명령에 따라 메모리 장치(2000) 내부에서 생성되는 리프레쉬 로우 어드레스를 로우 디코더(2200)로 전송할 수 있다. 메모리 장치(2000)는 리프레쉬 명령을 수신할 때마다 리프레쉬 로우 어드레스를 내부적으로 생성하는 어드레스 카운터(미도시)를 포함할 수 있다. 로우 디코더(2200)의 어드레스 스크램블러(2210)는 외부로부터 수신되는 로우 어드레스(RA<0:R>)와 리프레쉬 로우 어드레스를 모두 스크램블할 수 있다. 리프레쉬 동작은 사전에 결정된 리프레쉬 주기(예를 들어, tREFI) 이내에 메모리 장치(2000)의 모든 워드 라인들이 적어도 한 번 이상 선택되는 동작이므로, 로우 디코더(2200)는 활성화 명령과 리프레쉬 명령을 유사하게 처리할 수 있다. 로우 디코더(2200)는 활성화 명령 또는 리프레쉬 명령에 관계없이, 입력되는 로우 어드레스를 스크램블할 수 있다.
실시 예에 있어서, 커맨드 디코더(2600)는 뱅크(2100)를 리프레쉬하는 제 1 리프레쉬 명령과 제 2 리프레쉬 명령을 수신할 수 있다. 제 2 리프레쉬 명령은 제 1 리프레쉬 명령이 입력되고 tRFC(refresh cycle time)가 경과된 이후에 입력될 수 있다. 로우 디코더(2200)는 제 1 리프레쉬 명령에 기초하여 생성된 제 1 리프레쉬 로우 어드레스를 스크램블하고 스크램블된 로우 어드레스에 대응하는 제 1 워드 라인을 활성화 및 프리차지할 수 있다. 로우 디코더(2200)는 제 2 리프레쉬 명령에 기초하여 생성된 제 2 리프레쉬 로우 어드레스를 스크램블하고 제 1 워드 라인과 인접하는 제 2 워드 라인이 아니라 스크램블된 로우 어드레스에 대응하는 제 3 워드 라인을 활성화 및 프리차지할 수 있다. 로우 디코더(2200)는 리프레쉬 명령들에 따라 서로 인접하지 않는 워드 라인들을 선택할 수 있다.
커맨드 디코더(2600)는 읽기 명령 또는 쓰기 명령을 디코딩하고 컬럼 제어 신호(C_CTRL)를 컬럼 디코더(2400)로 제공할 수 있다. 커맨드 디코더(2600)는 어드레스 디멀티플렉서(2700)가 읽기 명령 또는 쓰기 명령과 함께 수신된 어드레스를 컬럼 어드레스(CA<0:C>)로서 컬럼 디코더(2400)로 전송하도록 어드레스 디멀티플렉서(2700)를 제어할 수 있다.
어드레스 디멀티플렉서(2700)는 어드레스 버퍼(2530)를 통해 수신된 어드레스를 수신할 수 있다. 어드레스 디멀티플렉서(2700)는 커맨드 디코더(2600)의 제어에 따라 수신된 어드레스를 로우 어드레스(RA<0:R>)로서 로우 디코더(2200)로 전송하거나 수신된 어드레스를 컬럼 어드레스(CA<0:C>)로서 컬럼 디코더(2400)로 전송할 수 있다.
실시 예에 있어서, 도 8에서 도시된 바와 달리, 어드레스 디멀티플렉서(2700)는 로우 디코더(2200)의 어드레스 스크램블러(2210) 및 컬럼 디코더(2400)의 어드레스 스크램블러(2410)를 포함할 수 있다. 로우 디코더(2200)는 어드레스 스크램블러(2210)를 포함하지 않을 수 있고 및 컬럼 디코더(2400)는 어드레스 스크램블러(2410)를 포함하지 않을 수 있다. 어드레스 디멀티플렉서(2700)는 스크램블된 로우 어드레스(SRA<0:R>)를 로우 디코더(2200)로 전송할 수 있다. 어드레스 디멀티플렉서(2700)는 스크램블된 컬럼 어드레스(SRA<0:C>)를 컬럼 디코더(2400)로 전송할 수 있다.
실시 예에 있어서, 커맨드 디코더(2600)는 선택 신호(SEL)의 논리 값을 설정하는 모드 레지스터 설정(MRS) 명령을 더 디코딩할 수 있다. 어드레스 버퍼(2530)는 MRS 명령과 함께 어드레스 신호들(ADD)을 이용하여 전송되는 연산 코드를 더 수신하고 연산 코드는 어드레스 디멀티플렉서(2700)로 제공될 수 있다. 도시되진 않았으나, 메모리 장치(2000)는 모드 레지스터를 더 포함할 수 있다. 모드 레지스터는 선택 신호(SEL)의 논리 값을 설정하는 MRS 명령과 함께 전송된 연산 코드를 저장할 수 있다. 모드 레지스터는 안티 퓨즈 어레이(2300) 대신에 선택 신호(SEL)를 어드레스 스크램블러(2210, 2410)로 제공할 수 있다.
병렬화기(2810)는 데이터 입출력 버퍼(2540)를 통해 데이터 입출력 신호들(DQ)에 포함된 쓰기 데이터의 비트들을 병렬화할 수 있다. 병렬화기(2810)는 병렬화된 비트들을 포함하는 쓰기 데이터를 쓰기 드라이버 및 입출력 센스 엠프(2830)로 전송할 수 있다. 직렬화기(2820)는 쓰기 드라이버 및 입출력 센스 엠프(2830)로부터 출력된 읽기 데이터의 비트들을 직렬화할 수 있다. 직렬화기(2820)는 직렬화된 비트들을 포함하는 읽기 데이터를 데이터 입출력 버퍼(2540)로 전송할 수 있다.
쓰기 드라이버 및 입출력 센스 엠프(2830)는 글로벌 입출력 라인들(GIOs)을 통해 로우 디코더(2200) 및 컬럼 디코더(2400)에 의해 선택된 메모리 셀들에 쓰기 데이터를 쓸 수 있다. 쓰기 드라이버 및 입출력 센스 엠프(2830)는 선택된 메모리 셀들로부터 글로벌 입출력 라인들(GIOs)을 통해 읽기 데이터를 읽을 수 있다.
도 9는 도 8의 뱅크를 좀 더 구체적으로 도시하는 블록도이다. 도 9는 도 2, 도 3, 및 도 도 8을 참조하여 설명될 것이다. 뱅크(2100)는 도 2의 메모리 셀 어레이(1100)일 수 있다. 매트들(2111, 2112)은 도 2의 서브 메모리 셀 어레이들(1111, 1112)일 수 있다. 도시의 편의를 위해, 매트들(2111, 2112)의 워드 라인들 중 워드 라인(WL<1>)만 도시되었다. 서브 워드 라인 드라이버들(2122)은 도 2 및 도 3의 서브 워드 라인 드라이버(1122)일 수 있다. 매트들(2111, 2112) 각각은 워드 라인(WL<1>)에 연결되고 X축 방향으로 배치되는 메모리 셀들(MC)을 포함할 수 있다. 예를 들어, 메모리 셀들(MC)은 비트 라인들(BL<0:1023>)과 각각 연결될 수 있다.
컬럼 선택 트랜지스터들(2161)은 컬럼 선택 라인(CSL<0>)을 통해 전송되는 컬럼 선택 신호에 따라 비트 라인들(BL<0:7>)과 로컬 입출력 라인들(LIO<0:7>)을 연결할 수 있다. 컬럼 선택 트랜지스터들(2162)은 컬럼 선택 라인(CSL<127>)을 통해 전송되는 컬럼 선택 신호에 따라 비트 라인들(BL<1015:1023>)과 로컬 입출력 라인들(LIO<0:7>)을 연결할 수 있다. 컬럼 선택 라인들(CSL<0:127>)은 컬럼 어드레스(CA<3:C>)의 변화에 따라 순서대로 배치될 수 있다. 뱅크(2100)에는 비트 라인들(BL<8:1014>)과 로컬 입출력 라인들(LIO<0:7>)을 연결하는 컬럼 선택 트랜지스터들과 컬럼 선택 트랜지스터들에 연결되는 컬럼 선택 라인들(CSL<1:126>)이 더 배치될 수 있다. 로컬 입출력 라인들(LIO<0:7>)은 워드 라인(WL<1>)과 평행하게 배치되고, 로컬 입출력 라인들(LIO<0:7>)의 길이는 하나의 매트의 X축 길이에 대응할 수 있다.
스위치들(2170)은 로컬 입출력 라인들(LIO<0:7>)과 글로벌 입출력 라인들(GIO<0:7>)을 연결할 수 있다. 스위치들(2170)은 쓰기 동작 또는 읽기 동작시 로컬 입출력 라인들(LIO<0:7>)과 글로벌 입출력 라인들(GIO<0:7>)을 연결하는 트랜지스터들과 읽기 동작 시 로컬 입출력 라인들(LIO<0:7>)로 출력된 데이터를 감지하고 증폭하는 로컬 센스 엠프들을 포함할 수 있다. 글로벌 입출력 라인들(GIO<0:7>)은 로컬 입출력 라인들(LIO<0:7>)과 수직으로 배치될 수 있다. 글로벌 입출력 라인들(GIO<0:7>)의 길이는 뱅크(2100)의 Y축 길이에 대응할 수 있다.
쓰기 드라이버(2831)는 데이터 입출력 신호(DQ<0>)에 포함된 비트들을 매트(2111)에 저장할 수 있다. 쓰기 드라이버(2831)는 글로벌 입출력 라인들(GIO<0:7>), 스위치들(2170), 로컬 입출력 라인들(LIO<0:7>), 컬럼 선택 라인들(CSL<0:127>) 중 컬럼 어드레스(CA<3:C>)에 대응하는 컬럼 선택 라인에 연결된 컬럼 선택 트랜지스터들, 및 컬럼 선택 트랜지스터들에 연결된 비트 라인들을 통해 데이터 입출력 신호(DQ<0>)에 포함된 비트들을 메모리 셀들에 저장할 수 있다. 입출력 센스 엠프(2832)는 매트(2111)의 메모리 셀들에 저장된 비트들을 컬럼 어드레스(CA<3:C>)에 따라 선택되는 비트 라인들, 컬럼 선택 트랜지스터들, 로컬 입출력 라인들(LIO<0:7>), 스위치들(2170), 및 글로벌 입출력 라인들(GIO<0:7>)을 통해 감지할 수 있다. 매트(2111)의 메모리 셀들에 저장된 비트들은 데이터 입출력 신호(DQ<0>)에 포함되어 출력될 수 있다. 쓰기 드라이버(2831) 및 입출력 센스 엠프(2832)는 도 8의 쓰기 드라이버 및 입출력 센스 엠프(2830)에 포함되고, 도 9에서 도시된 바와 같이 컬럼 디코더(2400)에 배치될 수 있다.
매트(2112)에 대한 데이터 입출력은 매트(2111)의 데이터 입출력과 유사할 수 있다. 상술한 방식으로, 데이터 입출력 신호(DQ<1>)에 포함된 비트들은 매트(2112)에 저장될 수 있다. 매트(2112)의 메모리 셀들에 저장된 비트들은 데이터 입출력 신호(DQ<0>)가 아닌 데이터 입출력 신호(DQ<1>)에 포함되어 메모리 장치(2000)의 외부로 출력될 수 있다.
실시 예에 있어서, 워드 라인(WL<1>)에 연결된 매트(2111)의 메모리 셀들의 개수, 비트 라인들(BL<0:1023>)의 개수는 도 9에서 도시된 것으로 한정되지 않고 메모리 장치(2000)의 규약에 따른 컬럼 어드레스(CA<0:C>)에 따라 결정될 수 있다. 컬럼 선택 트랜지스터들(2161, 2162)의 개수, 로컬 입출력 라인들(LIO<0:7>)의 개수, 스위치들(2170)의 개수, 및 글로벌 입출력 라인들(GIO<0:7>)의 개수는 도 9에서 도시된 것으로 한정되지 않고 쓰기 명령 또는 읽기 명령을 기반으로 컬럼 디코더(2400)에 의해 선택되는 메모리 셀들의 개수와 동일할 수 있다. 예를 들어, 쓰기 명령 또는 읽기 명령을 기반으로 컬럼 디코더(2400)에 의해 선택되는 메모리 셀들의 개수는 메모리 장치(2000)의 프리패치(prefetch) 크기, 버스트 길이(BL) 등에 따라 결정될 수 있다.
실시 예에 있어서, 컬럼 어드레스(CA<0:C>)의 하위 비트들(CA<0:2>)은 메모리 셀들에 저장된 비트들(데이터)이 출력되는 버스트 순서를 나타낼 수 있다. 메모리 장치(2000)의 버스트 길이는 규약에 따라 결정될 수 있고, 버스트 길이에 따라 버스트 순서를 나타내는 비트들의 개수도 바뀔 수 있다. 버스트 순서를 나타내는 비트들(CA<0:2>)을 제외한 나머지 컬럼 어드레스(CA<3:C>)는 컬럼 선택 라인들(CSL<0:127>) 중 하나를 나타낼 수 있다. 컬럼 선택 라인들(CSL<0:127>)의 개수는 컬럼 어드레스(CA<3:C>)의 크기에 따라 결정될 수 있다. 컬럼 어드레스(CA<3:C>)의 크기는 메모리 장치(2000)의 용량, 페이지 크기, 데이터 입출력 신호들의 개수 등에 기초하여 결정될 수 있다.
컬럼 디코더(2400)는 어드레스 스크램블러(2410), 제 1 프리 디코더(2420), 및 제 2 프리 디코더들(2431, 2432)을 포함할 수 있다. 어드레스 스크램블러(2410)는 컬럼 어드레스(CA<3:C>)를 수신하는 것을 제외하면, 도 1, 도 5, 도 6, 및 도 7에서 전술한 어드레스 스크램블러(1210, 1210a, 1210b)와 유사하게 동작하고 구현될 수 있다. 어드레스 스크램블러(2410)는 선택 신호(SEL)에 따라 컬럼 어드레스(CA<3:C>)의 제 1 비트(CA<3>)와 제 2 비트(CA<N>)를 스크램블하고 스크램블된 컬럼 어드레스(SCA<3:C>)를 생성할 수 있다. 어드레스 스크램블러(2410)는 컬럼 어드레스(CA<0:C>)의 하위 비트들(CA<0:2>)은 스크램블하지 않을 수 있다. 제 1 비트(CA<3>)는 컬럼 선택 라인들(CSL<0:127>)을 디코딩하는데 사용되는 컬럼 어드레스(SCA<3:C>)의 최하위 비트이고, 제 2 비트(CA<N>)의 N은 3보다 크고 C 이하인 임의의 자연수이다.
제 1 프리 디코더(2420)는 스크램블된 컬럼 어드레스(SCA<3:C>)를 디코딩할 수 있다. 제 2 프리 디코더들(2431, 2432)는 제 1 프리 디코더(2420)의 디코딩 결과에 기초하여 컬럼 선택 라인들(CSL<0:127>) 중 하나를 각각 선택할 수 있다. 예를 들어, 스크램블된 컬럼 어드레스(SCA<0:C>)가 00…00b이면, 제 2 프리 디코더들(2431, 2432)은 컬럼 선택 라인(CSL<0>)을 통해 컬럼 선택 신호를 컬럼 선택 트랜지스터들로 각각 전송할 수 있다. 제 2 프리 디코더들(2431, 2432)의 개수는 뱅크(2100)에서 X축에 따라 배치되는 매트들의 개수와 동일할 수 있고, 동시에 컬럼 선택 라인들(CSL<0:127>)을 선택할 수 있다.
서로 인접하는 비트 라인들이 자주 선택되면, 비트 라인들에 연결된 메모리 셀들에 디스터번스(disturbance), 커플링(coupling) 등이 발생할 수 있다. 컬럼 디코더(2400)는 로우 디코더(1200, 2200)와 유사하게 컬럼 어드레스를 스크램블하여 서로 인접하는 비트 라인들이 자주 선택되는 것을 방지할 수 있다. 비트 라인들(BL<0:1023>) 중 비트 라인들(BL<0:7>)과 비트 라인들(BL<8:15>)은 서로 인접할 수 있다. 예를 들어, 비트 라인들(BL<0:7>)을 선택하기 위한 컬럼 선택 라인(CSL<0>)에 대응하는 컬럼 어드레스(CA<3:C>=00…00b)의 값과 비트 라인들(BL<8:15>)을 선택하기 위한 컬럼 선택 라인(CSL<1>)에 대응하는 컬럼 어드레스(CA<3:C>=00…01b)의 값의 차이는 컬럼 어드레스(CA<3:C>)의 최하위 비트(CA<3>)에 대응하는 값일 수 있다. 서로 인접하는 비트 라인들에 연결되는 컬럼 선택 라인들에 각각 대응하는 컬럼 어드레스(CA<3:C>)의 값들간의 차이는 컬럼 어드레스(CA<3:C>)의 최하위 비트(CA<3>)에 대응하는 값일 수 있다. 컬럼 디코더(2400)는 컬럼 어드레스(CA<3:C>)의 제 1 비트(CA<3>)와 제 2 비트(CA<N>)를 스크램블할 수 있다.
도 10은 본 발명의 메모리 장치가 적용된 스토리지 시스템을 예시적으로 보여주는 블록도이다. 스토리지 시스템(3000)은 SoC(system-on chip; 3100), 인터포저(3200), 및 메모리 장치(3300)를 포함할 수 있다.
SoC(3100)는 프로세서, 메모리 컨트롤러 등을 포함할 수 있고 메모리 장치(3300)와 다수의 채널들(CH1, CH2)을 통해 통신할 수 있다. SoC(3100)는 인터포저(3200)의 일면에 배치될 수 있고, SoC(3100)의 일면에는 솔더 볼 또는 범프들이 배치될 수 있다. SoC(3100)는 인터포저(3200)와 전기적으로 연결될 수 있다. 인터포저(3200)는 SoC(3100)와 메모리 장치(3300)간의 입출력 경로를 제공할 수 있다. 예를 들어, 인터포저(3200)는 실리콘 웨어퍼를 이용하여 제조될 수 있다. 인터포저(3200)에는 SoC(3100)와 메모리 장치(3300)를 연결하는 다수의 채널들(CH1, CH2)에 포함되는 다수의 배선들이 형성될 수 있다. 채널들(CH1, CH2)의 개수는 도 10에서 도시된 것으로 한정되지 않는다.
메모리 장치(3300)는 제 1 및 제 2 메모리 다이들(3310, 3320) 및 버퍼 다이(3330)를 포함할 수 있다. 메모리 장치(3300)는 제 1 및 제 2 메모리 다이들(3310, 3320)이 버퍼 다이(3330) 상에 수직으로 적층된 HBM(high bandwidth memory) 장치일 수 있다. 메모리 장치(3300)에 포함되는 메모리 다이들의 개수는 도 10에서 도시된 것으로 한정되지 않는다. 메모리 장치(3300)는 독립적인 채널들(CH1, CH2)을 지원할 수 있고, SoC(3100)는 채널들(CH1, CH2)에 각각 할당된 뱅크들을 독립적으로 접근할 수 있다.
제 1 메모리 다이(3310)는 회로 영역(3311) 및 관통 전극 영역(3312)을 포함할 수 있다. 회로 영역(3311)에는 도 8에서 전술한 메모리 장치(2000)의 구성 요소들이 배치될 수 있다. 관통 전극 영역(3312)에는 다른 메모리 다이와 버퍼 다이(3330)와 전기적으로 연결되는 관통 전극들이 배치될 수 있다. 제 1 메모리 다이(3310)는 버퍼 다이(3330)로부터 관통 전극 영역(3312)에 배치되는 관통 전극들을 통해 명령, 어드레스, 데이터 등을 수신하고 관통 전극 영역(3312)에 배치되는 관통 전극들을 통해 버퍼 다이(3330)로 데이터를 출력할 수 있다. 제 2 메모리 다이(3320)는 제 1 메모리 다이(3310)와 동일하게 구현될 수 있다.
버퍼 다이(3330)는 채널 영역(3331), 관통 전극 영역(3332), 및 DA(direct access) 영역을 포함할 수 있다. 채널 영역(3331)에는 채널들(CH1, CH2)의 명령, 어드레스, 데이터 등을 입출력하기 위한 회로들 및 범프들이 배치될 수 있다. 관통 전극 영역(3332)에는 채널들(CH1, CH2)의 명령, 어드레스, 데이터 등을 제 1 및 제 2 메모리 다이들(3310, 3320)로 전송하거나 수신하기 위한 관통 전극들이 배치될 수 있다. DA 영역에는 제 1 및 제 2 메모리 다이들(3310, 3320)을 직접 접근하기 위한 회로들 및 범프들이 배치될 수 있다.
도 11은 본 발명의 메모리 장치가 적용된 스토리지 시스템을 예시적으로 보여주는 블록도이다. 스토리지 시스템(4000)은 호스트(4100) 및 메모리 모듈(4200)을 포함할 수 있다. 호스트(4100)는 프로세서(4110) 및 메모리 컨트롤러(4120)를 포함할 수 있다. 프로세서(4110)는 호스트(4100)가 지원하는 다양한 어플리케이션들을 실행하고, 데이터를 메모리 모듈(4200)에 저장하거나 메모리 모듈(4200)에 데이터를 요청할 수 있다. 메모리 컨트롤러(4120)는 프로세서(4110)의 제어에 기초하여 채널(CH)을 통해 메모리 모듈(4200)과 통신할 수 있다. 예를 들어, 메모리 컨트롤러(4120)는 채널(CH)을 통해 활성화 명령, 쓰기 명령, 읽기 명령, 프리차지 명령, 리프레쉬 명령, 쓰기 데이터 등을 메모리 모듈(4200)로 전송할 수 있다. 메모리 컨트롤러(4120)는 채널(CH)을 통해 읽기 명령에 대한 읽기 데이터를 수신할 수 있다.
메모리 모듈(4200)은 DIMM(dual in-line memory module)일 수 있고 기판(4210)의 양면에 부착된 메모리 장치들(4220)을 포함할 수 있다. 메모리 장치들(4220) 각각은 도 8에서 전술한 메모리 장치(2000)일 수 있다. 메모리 모듈(4200)은 2DPC(DIMM per channel)를 구성하는 것으로 도시되었으나, 채널 당 DIMM의 개수는 이에 한정되지 않는다. 메모리 컨트롤러(4120)는 하나의 채널(CH)을 통해 메모리 모듈(4200)과 통신할 수 있다. 도 11을 참조하면, 메모리 컨트롤러(4120)에서 생성되는 호스트 어드레스(HA<Z1:Z9>)와 메모리 어드레스의 맵핑이 도시되어 있다. 호스트 어드레스(HA<Z1:Z9>)의 Z1 내지 Z9 각각은 임의의 자연수일 수 있다. 예를 들어, 호스트 어드레스(HA<Z1:Z2>)는 채널 선택 신호들(CS)에 대응할 수 있다. 호스트 어드레스(HA<Z3:Z5>)는 로우 어드레스(RA<0:2>)에 대응할 수 있다. 호스트 어드레스(HA<Z6:Z7>)는 뱅크 그룹 선택 신호들(BG) 뱅크 선택 신호들(BA)에 대응할 수 있다. 호스트 어드레스(HA<Z8:Z9>)는 로우 어드레스(RA<3:R>)에 대응할 수 있다.
메모리 컨트롤러(4120)는 호스트 어드레스(HA<Z1:Z9>)를 변경하면서 메모리 모듈(4200) 내 모든 메모리 셀들을 랜덤하게 접근할 수 있다. 다만, 메모리 컨트롤러(4120)는 로우 어드레스(RA<0>)에 대응하는 호스트 어드레스(HA<Z3>)만을 자주 변경할 수 있다. 상술한 접근 방식으로 인해, 메모리 모듈(4200) 내 인접 워드 라인들이 자주 선택될 수 있다. 따라서, 본 발명의 실시 예에 따른 메모리 장치는 어드레스를 스크램블하여 서로 인접하는 워드 라인들이 자주 접근되는 것을 방지할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 쉽게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 쉽게 변형하여 실시할 수 있는 기술들도 포함될 것이다.

Claims (20)

  1. 로우 어드레스의 변화에 따라 순서대로 배치된 워드 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;
    선택 신호에 따라 상기 로우 어드레스의 제 1 비트와 상기 로우 어드레스의 제 2 비트를 스크램블(scramble)하고, 상기 스크램블된 로우 어드레스를 디코딩하고, 그리고 상기 워드 라인들을 선택하는 로우 디코더; 및
    상기 선택 신호의 논리 값이 프로그램된 안티-퓨즈를 포함하는 안티-퓨즈 어레이를 포함하되,
    상기 워드 라인들 중 제 1 워드 라인과 제 2 워드 라인은 서로 인접하고, 그리고
    상기 제 1 워드 라인에 대응하는 상기 로우 어드레스의 제 1 값과 상기 제 2 워드 라인에 대응하는 상기 로우 어드레스의 제 2 값의 차이는 상기 제 1 비트에 대응하는 값인 메모리 장치.
  2. 제 1 항에 있어서,
    상기 로우 디코더는:
    상기 선택 신호에 따라 상기 제 1 비트 대신에 상기 제 2 비트를 출력하는 제 1 멀티플렉서; 및
    상기 선택 신호에 따라 상기 제 2 비트 대신에 상기 제 1 비트를 출력하는 제 2 멀티플렉서를 포함하고,
    상기 스크램블된 로우 어드레스는 상기 제 1 및 제 2 멀티플렉서들로부터 각각 출력된 상기 제 2 및 제 1 비트들을 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 메모리 셀 어레이는 상기 워드 라인들 각각을 구동하는 서브 워드 라인 드라이버를 포함하고,
    상기 로우 디코더는 상기 서브 워드 라인 드라이버의 전원 단자로 제 1 디코딩 신호를 제공하고 그리고 상기 서브 워드 라인 드라이버의 입력 단자로 제 2 디코딩 신호를 제공하고, 그리고
    상기 로우 디코더는 상기 로우 어드레스의 상기 제 2 비트와 동일한 상기 스크램블된 로우 어드레스의 제 3 비트와 상기 제 3 비트 다음의 상위 비트를 디코딩하여 상기 제 1 디코딩 신호를 생성하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 로우 디코더는 상기 로우 어드레스의 상기 제 1 비트와 동일한 상기 스크램블된 로우 어드레스의 제 4 비트와 상기 제 4 비트 다음의 상위 비트를 디코딩하여 상기 제 2 디코딩 신호를 생성하고, 그리고
    상기 제 4 비트는 상기 제 1 디코딩 신호를 생성하는데 사용되지 않는 메모리 장치.
  5. 제 2 항에 있어서,
    상기 메모리 셀 어레이는 상기 메모리 셀들에 연결된 비트 라인들에 연결된 비트 라인 센스 엠프들을 더 포함하고,
    상기 메모리 셀들은 상기 비트 라인 센스 엠프들이 배치되는 영역들을 기준으로 매트들로 나뉘고, 그리고
    상기 로우 디코더는 상기 로우 어드레스의 상기 제 1 비트와 동일한 상기 스크램블된 로우 어드레스의 제 3 비트와 상기 제 3 비트 다음의 상위 비트를 디코딩하여 상기 매트들을 더 선택하는 메모리 장치.
  6. 제 2 항에 있어서,
    상기 로우 디코더는:
    상기 선택 신호에 따라 상기 로우 어드레스의 제 3 비트 대신에 상기 로우 어드레스의 제 4 비트를 출력하는 제 3 멀티플렉서; 및
    상기 선택 신호에 따라 상기 제 4 비트 대신에 상기 제 3 비트를 출력하는 제 4 멀티플렉서를 더 포함하고,
    상기 스크램블된 로우 어드레스는 상기 제 1 내지 제 4 멀티플렉서들로부터 각각 출력된 상기 제 2, 제 1, 제 4, 및 제 3 비트들을 포함하는 메모리 장치.
  7. 제 1 항에 있어서,
    외부로부터 명령 및 어드레스를 수신하고, 상기 명령에 따라 상기 어드레스를 상기 로우 어드레스로서 상기 로우 디코더로 전송하는 커맨드 디코더를 더 포함하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메모리 장치가 패키징되고 모듈에 장착된 이후에, 상기 선택 신호의 상기 논리 값이 상기 안티-퓨즈에 프로그램되는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 상기 워드 라인들 각각에 연결된 하나의 트랜지스터와 상기 하나의 트랜지스터에 연결된 하나의 커패시터를 포함하는 메모리 장치.
  10. 제 1 워드 라인에 연결된 제 1 메모리 셀들, 상기 제 1 워드 라인에 인접한 제 2 워드 라인에 연결된 제 2 메모리 셀들, 및 상기 제 1 및 제 2 워드 라인들에 인접하지 않는 제 3 워드 라인에 연결된 제 3 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 제 1 메모리 셀들을 활성화하는 제 1 활성화 명령을 수신하고, 상기 제 1 메모리 셀들을 프리차지하는 제 1 프리차지 명령을 수신하고, 그리고 상기 제 2 메모리 셀들을 활성화하는 제 2 활성화 명령을 수신하는 커맨드 디코더; 및
    상기 제 1 활성화 명령과 함께 수신되는 로우 어드레스의 제 1 값에 대응하는 상기 제 1 워드 라인을 활성화하고, 상기 제 1 프리차지 명령에 따라 상기 제 1 워드 라인을 프리차지하고, 그리고 상기 제 2 활성화 명령과 함께 수신되는 상기 로우 어드레스의 제 2 값에 대응하는 상기 제 2 워드 라인 대신에 상기 로우 어드레스의 제 3 값에 대응하는 상기 제 3 워드 라인을 활성화하는 로우 디코더를 포함하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 로우 디코더는 선택 신호에 따라 상기 로우 어드레스의 상기 제 1 값을 스크램블하고 상기 로우 어드레스의 상기 제 2 값을 스크램블하고, 그리고
    상기 로우 어드레스의 상기 제 1 값은 상기 로우 디코더의 스크램블에 의해 변경되지 않고 그리고 상기 로우 어드레스의 상기 제 2 값은 상기 로우 디코더의 스크램블에 의해 상기 로우 어드레스의 상기 제 3 값으로 변경되는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 선택 신호의 논리 값이 프로그램된 안티-퓨즈를 포함하는 안티-퓨즈 어레이를 더 포함하는 메모리 장치.
  13. 제 10 항에 있어서,
    상기 메모리 셀 어레이는 상기 제 1 및 제 2 워드 라인들 중 어느 하나와 상기 제 3 워드 라인 사이에 배치되는 적어도 하나의 제 4 워드 라인에 연결된 제 4 메모리 셀들을 더 포함하는 메모리 장치.
  14. 제 10 항에 있어서,
    상기 메모리 셀 어레이는 상기 제 1 및 제 2 워드 라인들 중 어느 하나와 상기 제 3 워드 라인 사이에 배치되고 비트 라인들을 통해 상기 제 1 및 제 2 메모리 셀들에 저장된 데이터를 감지하는 비트 라인 센스 엠프들을 더 포함하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 비트 라인 센스 엠프들은 상기 제 3 메모리 셀들에 저장된 데이터를 감지하지 않는 메모리 장치.
  16. 제 10 항에 있어서,
    상기 커맨드 디코더는 상기 메모리 셀 어레이를 리프레쉬(refresh)하는 제 1 리프레쉬 명령 및 제 2 리프레쉬 명령을 더 수신하고, 그리고
    상기 로우 디코더는 상기 제 1 리프레쉬 명령에 따라 상기 제 1 워드 라인을 활성화 및 프리차지하고 그리고 상기 제 2 리프레쉬 명령에 따라 상기 제 3 워드 라인을 활성화 및 프리차지하는 메모리 장치.
  17. 컬럼 어드레스의 변화에 따라 순서대로 배치된 컬럼 선택 라인들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;
    선택 신호에 따라 상기 컬럼 어드레스의 제 1 비트와 상기 컬럼 어드레스의 제 2 비트를 스크램블(scramble)하고, 상기 스크램블된 컬럼 어드레스를 디코딩하고, 그리고 상기 컬럼 선택 라인들을 선택하는 컬럼 디코더; 및
    상기 선택 신호의 논리 값이 프로그램된 안티-퓨즈를 포함하는 안티-퓨즈 어레이를 포함하되,
    상기 컬럼 선택 라인들 중 제 1 컬럼 선택 라인에 대응하는 상기 컬럼 어드레스의 제 1 값과 상기 컬럼 선택 라인들 중 제 2 컬럼 선택 라인에 대응하는 상기 컬럼 어드레스의 제 2 값은 상기 제 1 비트에 대응하는 값인 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 컬럼 선택 라인을 통해 선택되는 비트 라인들과 상기 제 2 컬럼 선택 라인들을 통해 선택되는 비트 라인들은 서로 인접하는 메모리 장치.
  19. 제 17 항에 있어서,
    상기 컬럼 디코더는:
    상기 선택 신호에 따라 상기 제 1 비트 대신에 상기 제 2 비트를 출력하는 제 1 멀티플렉서; 및
    상기 선택 신호에 따라 상기 제 2 비트 대신에 상기 제 1 비트를 출력하는 제 2 멀티플렉서를 포함하고,
    상기 스크램블된 컬럼 어드레스는 상기 제 1 및 제 2 멀티플렉서들로부터 각각 출력된 상기 제 2 및 제 1 비트들을 포함하는 메모리 장치.
  20. 제 17 항에 있어서,
    상기 제 1 및 제 2 비트들의 하위 비트들은 상기 제 1 비트 라인들에 각각 연결된 제 1 메모리 셀들에 저장된 데이터가 출력되는 버스트 순서와 상기 제 2 비트 라인들에 각각 연결된 제 2 메모리 셀들에 저장된 데이터가 출력되는 버스트 순서를 나타내는 메모리 장치.
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