JPH10172298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10172298A JPH10172298A JP8325340A JP32534096A JPH10172298A JP H10172298 A JPH10172298 A JP H10172298A JP 8325340 A JP8325340 A JP 8325340A JP 32534096 A JP32534096 A JP 32534096A JP H10172298 A JPH10172298 A JP H10172298A
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- signal
- internal
- memory device
- memory cell
- semiconductor memory
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
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- G11C29/36—Data generation devices, e.g. data inverters
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C29/46—Test trigger logic
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- Power Engineering (AREA)
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【課題】 メモリセルアレイの構成にかかわりなく、テ
スト時間の短縮でき、ウェハ状態でバーンインテストす
ることが可能な半導体記憶装置を提供する。 【解決手段】 外部からのバーンインモード指定信号Ｓ
ＢＴに応じて活性化するリング発振器１２８からの出力
に基づいて、内部行アドレス発生回路１２２から出力さ
れた行アドレス信号は、演算回路１２４によりスクラン
ブル処理された後に行デコーダ１０２に与えられる。一
方、信号ＳＢＴの活性化に応じてデータ出力回路１７４
から出力される信号は、データスクランブラ１７６によ
りスクランブル処理され、チェッカパターンのデータ
が、メモリセルアレイの物理アドレスに対応してメモリ
セルアレイに与えられる。
スト時間の短縮でき、ウェハ状態でバーンインテストす
ることが可能な半導体記憶装置を提供する。 【解決手段】 外部からのバーンインモード指定信号Ｓ
ＢＴに応じて活性化するリング発振器１２８からの出力
に基づいて、内部行アドレス発生回路１２２から出力さ
れた行アドレス信号は、演算回路１２４によりスクラン
ブル処理された後に行デコーダ１０２に与えられる。一
方、信号ＳＢＴの活性化に応じてデータ出力回路１７４
から出力される信号は、データスクランブラ１７６によ
りスクランブル処理され、チェッカパターンのデータ
が、メモリセルアレイの物理アドレスに対応してメモリ
セルアレイに与えられる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置のテストを高速に行なうた
めの半導体記憶装置の構成に関する。
関し、特に、半導体記憶装置のテストを高速に行なうた
めの半導体記憶装置の構成に関する。
【０００２】
【従来の技術】半導体記憶装置、特に、ダイナミック型
ＲＡＭ（以下、ＤＲＡＭ）のメモリ容量の大容量化に伴
い、半導体記憶装置のテストに要する時間も飛躍的に増
大している。
ＲＡＭ（以下、ＤＲＡＭ）のメモリ容量の大容量化に伴
い、半導体記憶装置のテストに要する時間も飛躍的に増
大している。
【０００３】これは、半導体記憶装置の記憶容量が増大
するにつれ、そこに含まれるワード線の数も増大するた
め、ワード線を順次選択状態としつつメモリセル情報の
書込および読出動作を行なう時間が格段に長くなったこ
とにより生じる問題である。
するにつれ、そこに含まれるワード線の数も増大するた
め、ワード線を順次選択状態としつつメモリセル情報の
書込および読出動作を行なう時間が格段に長くなったこ
とにより生じる問題である。
【０００４】上記の問題はバーンインテストなどの加工
試験においてより深刻である。このバーンインテストに
おいては、半導体記憶装置を高温高電圧の条件下で動作
させ、構成要素であるＭＯＳトランジスタのゲート絶縁
膜不良、配線間の層間絶縁膜不良、配線不良および製造
工程時に混入したパーティクルに起因する不良などの潜
在的な初期不良を顕在化させて、出荷前の不良品を排除
するものである。
試験においてより深刻である。このバーンインテストに
おいては、半導体記憶装置を高温高電圧の条件下で動作
させ、構成要素であるＭＯＳトランジスタのゲート絶縁
膜不良、配線間の層間絶縁膜不良、配線不良および製造
工程時に混入したパーティクルに起因する不良などの潜
在的な初期不良を顕在化させて、出荷前の不良品を排除
するものである。
【０００５】上記のようなバーンインテストは、出荷製
品の品質維持上必須の試験であり、このテストに要する
時間の増大は半導体記憶装置の製造コストの上昇に直接
結びつくことになる。
品の品質維持上必須の試験であり、このテストに要する
時間の増大は半導体記憶装置の製造コストの上昇に直接
結びつくことになる。
【０００６】このようなテスト時間の増大の問題は、ま
た、寿命テストなどの信頼性試験においても同様に生じ
る問題である。
た、寿命テストなどの信頼性試験においても同様に生じ
る問題である。
【０００７】また、上記のようなバーンインテストにお
いては、予め各メモリセルに所定の記憶情報を書込み、
これをワード線を順次選択状態とすることで順次読出
し、書込を行なった情報である期待値と比較することに
より、データビットの誤りを検出することにより、製品
不良を発見する。このため、このようなバーンインテス
トは、外部から所定のアドレスのメモリセルに所定の記
憶情報を書込むことが可能であるように、チップ分離を
行なった後、アセンブリをした上で、各半導体記憶装置
に対して行なわれるのが一般的である。すなわち、たと
えば、モールドパッケージに封入され、最終製品と同様
の形状にまでアセンブリが完了した後の半導体記憶装置
に対して、上記のようなバーンインテストが行なわれる
ことになる。
いては、予め各メモリセルに所定の記憶情報を書込み、
これをワード線を順次選択状態とすることで順次読出
し、書込を行なった情報である期待値と比較することに
より、データビットの誤りを検出することにより、製品
不良を発見する。このため、このようなバーンインテス
トは、外部から所定のアドレスのメモリセルに所定の記
憶情報を書込むことが可能であるように、チップ分離を
行なった後、アセンブリをした上で、各半導体記憶装置
に対して行なわれるのが一般的である。すなわち、たと
えば、モールドパッケージに封入され、最終製品と同様
の形状にまでアセンブリが完了した後の半導体記憶装置
に対して、上記のようなバーンインテストが行なわれる
ことになる。
【０００８】
【発明が解決しようとする課題】ところで、ＤＲＡＭ等
においては、メモリセル、ワード線およびビット線対の
配置の仕方によって、半導体記憶装置上の現実のメモリ
セルの配置に対応する物理アドレスと、外部から与えら
れるアドレス値とが必ずしも一致しない構成となってい
る場合がある。
においては、メモリセル、ワード線およびビット線対の
配置の仕方によって、半導体記憶装置上の現実のメモリ
セルの配置に対応する物理アドレスと、外部から与えら
れるアドレス値とが必ずしも一致しない構成となってい
る場合がある。
【０００９】以下、アドレススクランブル処理が必要な
半導体記憶装置へのデータの書込、特にチェッカパター
ン状のデータの書込についてより詳しく説明する。
半導体記憶装置へのデータの書込、特にチェッカパター
ン状のデータの書込についてより詳しく説明する。
【００１０】図２８は、従来のＤＲＡＭ２０００のデー
タの書込系回路の構成を示す概略ブロック図である。
タの書込系回路の構成を示す概略ブロック図である。
【００１１】従来のＤＲＡＭ２０００は、メモリセルが
行列状に配置されるメモリセルアレイ１００と、外部か
ら与えられる行アドレス信号に応じて、対応するワード
線（行）を選択する行デコーダ１０２と、外部から与え
られる列アドレス信号に応じて、対応するビット線対
（列）を選択する列デコーダ１０４と、外部からの行ア
ドレスストローブ信号ＲＡＳおよび列アドレスストロー
ブ信号／ＣＡＳを受けて、内部制御信号を出力するコン
トロール回路１１８と、コントロール回路１１８に制御
され、外部からのライトイネーブル信号／ＷＥを受け
て、書込動作を制御するライトコントロール回路１３６
と、外部データ入出力端子１６０に与えられる外部書込
データｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱｎを受けて、バッ
ファ処理して出力するデータ入力バッファ１６２と、ラ
イトコントロール回路１３６により制御され、データ入
力バッファ１６２の出力を受けて、選択されたビット線
対の電位レベルを書込データに応じた電位レベルに駆動
するライトドライバ回路１６４とを含む。
行列状に配置されるメモリセルアレイ１００と、外部か
ら与えられる行アドレス信号に応じて、対応するワード
線（行）を選択する行デコーダ１０２と、外部から与え
られる列アドレス信号に応じて、対応するビット線対
（列）を選択する列デコーダ１０４と、外部からの行ア
ドレスストローブ信号ＲＡＳおよび列アドレスストロー
ブ信号／ＣＡＳを受けて、内部制御信号を出力するコン
トロール回路１１８と、コントロール回路１１８に制御
され、外部からのライトイネーブル信号／ＷＥを受け
て、書込動作を制御するライトコントロール回路１３６
と、外部データ入出力端子１６０に与えられる外部書込
データｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱｎを受けて、バッ
ファ処理して出力するデータ入力バッファ１６２と、ラ
イトコントロール回路１３６により制御され、データ入
力バッファ１６２の出力を受けて、選択されたビット線
対の電位レベルを書込データに応じた電位レベルに駆動
するライトドライバ回路１６４とを含む。
【００１２】外部制御信号入力端子１５４へ与えられる
信号／ＷＥは、データ書込を指定するライトイネーブル
信号である。外部制御信号入力端子１５２へ与えられる
信号／ＲＡＳは、半導体記憶装置の内部動作を開始さ
せ、かつ内部動作の活性時間を決定するロウアドレスス
トローブ信号である。
信号／ＷＥは、データ書込を指定するライトイネーブル
信号である。外部制御信号入力端子１５２へ与えられる
信号／ＲＡＳは、半導体記憶装置の内部動作を開始さ
せ、かつ内部動作の活性時間を決定するロウアドレスス
トローブ信号である。
【００１３】この信号／ＲＡＳの活性化時、ロウデコー
ダ１０２等のメモリセルアレイ１００の行を選択する動
作に関連する回路は活性状態とされる。外部制御信号入
力端子１５０へ与えられる信号／ＣＡＳはコラムアドレ
スストローブ信号であり、メモリセルアレイ１００にお
ける列を選択する回路を活性状態とする。
ダ１０２等のメモリセルアレイ１００の行を選択する動
作に関連する回路は活性状態とされる。外部制御信号入
力端子１５０へ与えられる信号／ＣＡＳはコラムアドレ
スストローブ信号であり、メモリセルアレイ１００にお
ける列を選択する回路を活性状態とする。
【００１４】図２９は、外部から与えられる行アドレス
と、メモリセル内部での内部行アドレス信号との対応を
表わす概念図である。
と、メモリセル内部での内部行アドレス信号との対応を
表わす概念図である。
【００１５】図２９に示した例においては、アドレスス
クランブルにより、外部から与えられる行アドレス信号
のうち、Ａ０ＲおよびＡ１Ｒに対して組換えが行なわれ
る場合を示している。
クランブルにより、外部から与えられる行アドレス信号
のうち、Ａ０ＲおよびＡ１Ｒに対して組換えが行なわれ
る場合を示している。
【００１６】排他的論理和回路１４２は、外部から与え
られる行アドレス信号のうち、最下位から２ビット目の
信号Ａ１Ｒおよび最下位から３ビット目のＡ２Ｒとを受
けて、内部行アドレス信号のうち、最下位から２ビット
目の信号ＲＡ１を出力する。
られる行アドレス信号のうち、最下位から２ビット目の
信号Ａ１Ｒおよび最下位から３ビット目のＡ２Ｒとを受
けて、内部行アドレス信号のうち、最下位から２ビット
目の信号ＲＡ１を出力する。
【００１７】一方、排他的論理和回路１４０は、外部か
ら与えられる行アドレス信号の最下位ビットＡ０Ｒおよ
び排他的に論理和回路１４２の出力を受けて、内部行ア
ドレス信号の最下位ビットの信号ＲＡ０を出力する。
ら与えられる行アドレス信号の最下位ビットＡ０Ｒおよ
び排他的に論理和回路１４２の出力を受けて、内部行ア
ドレス信号の最下位ビットの信号ＲＡ０を出力する。
【００１８】一般に、ワード線や、ビット線の配置の仕
方に応じて、外部から与えられるアドレスと、メモリセ
ルアレイ１００上で選択されるメモリセルの物理アドレ
スとは、何らかの論理処理が施されたことと同等な対応
関係を有している。
方に応じて、外部から与えられるアドレスと、メモリセ
ルアレイ１００上で選択されるメモリセルの物理アドレ
スとは、何らかの論理処理が施されたことと同等な対応
関係を有している。
【００１９】このように、外部から与えるアドレス信号
と、内部でデータ書込を行なう際に選択されるアドレス
信号との間に組換えが行なわれると、以下に説明するよ
うな問題が生じる。
と、内部でデータ書込を行なう際に選択されるアドレス
信号との間に組換えが行なわれると、以下に説明するよ
うな問題が生じる。
【００２０】まず、その問題点について説明する前に、
典型的なＤＲＡＭにおけるメモリセル部分の構造につい
て簡単に説明する。
典型的なＤＲＡＭにおけるメモリセル部分の構造につい
て簡単に説明する。
【００２１】図３０は、典型的なＤＲＡＭにおけるメモ
リセル部分の構造を示す断面図である。図３０におい
て、ＤＲＡＭメモリセル６１４は、ビット線６１１が接
続するＮ型高濃度層６０６と、ワード線６０５とをスト
レージノード６０９が接続するＮ型高濃度層６０６が形
成するメモリセルトランジスタ、ならびに電荷を蓄積す
るストレージノード６０９、誘電体膜６１５およびキャ
パシタの対向電極であるセルプレート６１０が形成する
メモリセルキャパシタとからなる。また、各素子間は分
離酸化膜６０４で分離されており、基板側はＰ型のウェ
ル６０３およびＮ型のウェル６０２が基板１上に形成さ
れている。Ｐ型ウェル６０３は、その電位を固定するた
めに配線６１３からＰ型高濃度層を介して電位の供給を
受けている。
リセル部分の構造を示す断面図である。図３０におい
て、ＤＲＡＭメモリセル６１４は、ビット線６１１が接
続するＮ型高濃度層６０６と、ワード線６０５とをスト
レージノード６０９が接続するＮ型高濃度層６０６が形
成するメモリセルトランジスタ、ならびに電荷を蓄積す
るストレージノード６０９、誘電体膜６１５およびキャ
パシタの対向電極であるセルプレート６１０が形成する
メモリセルキャパシタとからなる。また、各素子間は分
離酸化膜６０４で分離されており、基板側はＰ型のウェ
ル６０３およびＮ型のウェル６０２が基板１上に形成さ
れている。Ｐ型ウェル６０３は、その電位を固定するた
めに配線６１３からＰ型高濃度層を介して電位の供給を
受けている。
【００２２】図３１は、図３０のメモリセル部の等価回
路図である。図３１において、メモリセルの蓄積電荷キ
ャパシタ電極であるストレージノード６０９は、ダイオ
ード構成によりＰウェル６０３と接続されている。
路図である。図３１において、メモリセルの蓄積電荷キ
ャパシタ電極であるストレージノード６０９は、ダイオ
ード構成によりＰウェル６０３と接続されている。
【００２３】ここで、図３０において、隣接するメモリ
セルのメモリセルキャパシタ間にリーク電流が存在して
いるか、あるいはそのようなリークが生じるような不良
が潜在化している場合について考える。
セルのメモリセルキャパシタ間にリーク電流が存在して
いるか、あるいはそのようなリークが生じるような不良
が潜在化している場合について考える。
【００２４】この場合、このようなリーク不良が存在す
ることを検出するためには、隣接する２つのストレージ
ノード６０９を互いに異なる電位レベル、たとえば
“Ｈ”レベルと“Ｌ”レベルとに保持すればよい。この
ようにすることで、メモリセル間にリークが存在してい
る場合は、読出データが期待値とは異なる不良データと
して読出されることになる。一方、電圧ストレスが印加
されることで、この隣接メモリセル間に不良が潜在化し
ている場合でも、ストレスの印加時間の増大とともに、
そのような不良が顕在化してくることになる。
ることを検出するためには、隣接する２つのストレージ
ノード６０９を互いに異なる電位レベル、たとえば
“Ｈ”レベルと“Ｌ”レベルとに保持すればよい。この
ようにすることで、メモリセル間にリークが存在してい
る場合は、読出データが期待値とは異なる不良データと
して読出されることになる。一方、電圧ストレスが印加
されることで、この隣接メモリセル間に不良が潜在化し
ている場合でも、ストレスの印加時間の増大とともに、
そのような不良が顕在化してくることになる。
【００２５】図３２は、このように物理的に隣接するメ
モリセルに対して、互いに異なる電位レベルのデータを
書込んだ場合のデータの２次元的な配列を示す概念図で
ある。
モリセルに対して、互いに異なる電位レベルのデータを
書込んだ場合のデータの２次元的な配列を示す概念図で
ある。
【００２６】図３２においては、Ｘ方向（行方向）につ
いては、２Ｋ個（正確には、２０４８個）のメモリセル
が配置されているものとする。
いては、２Ｋ個（正確には、２０４８個）のメモリセル
が配置されているものとする。
【００２７】上述のとおり、物理的に隣接するメモリセ
ルに対して、互いに異なる電位レベルのデータを書込ん
だ場合は、最終的には書込まれたデータのパターンは、
いわゆるチェッカフラグ状のパターン（以下、チェッカ
パターンと呼ぶ）となる。すなわち、チェッカフラグの
黒の枡目に対応して、“Ｌ”レベルが書込まれており、
白の枡目に対応して、“Ｈ”レベルが書込まれているこ
とになる。
ルに対して、互いに異なる電位レベルのデータを書込ん
だ場合は、最終的には書込まれたデータのパターンは、
いわゆるチェッカフラグ状のパターン（以下、チェッカ
パターンと呼ぶ）となる。すなわち、チェッカフラグの
黒の枡目に対応して、“Ｌ”レベルが書込まれており、
白の枡目に対応して、“Ｈ”レベルが書込まれているこ
とになる。
【００２８】ところが、上述したとおり、外部からこの
ようなチェッカパターンのデータを書込もうとする場
合、外部から与える行アドレス信号と、ＤＲＡＭ２００
０中で実際に選択される内部アドレスとに組換えが存在
するため、外部から、このようなチェッカパターンを書
込もうとする場合、予め内部アドレスとの対応付けを考
慮した上で、外部からアドレス信号を与えることが必要
となる。
ようなチェッカパターンのデータを書込もうとする場
合、外部から与える行アドレス信号と、ＤＲＡＭ２００
０中で実際に選択される内部アドレスとに組換えが存在
するため、外部から、このようなチェッカパターンを書
込もうとする場合、予め内部アドレスとの対応付けを考
慮した上で、外部からアドレス信号を与えることが必要
となる。
【００２９】さらに、図３２に示したようなチェッカパ
ターン状のデータの書込においては、アドレス信号に対
するスクランブル処理の影響だけでなく、以下に説明す
るようなデータスクランブルの影響についても考慮する
ことが必要となる。
ターン状のデータの書込においては、アドレス信号に対
するスクランブル処理の影響だけでなく、以下に説明す
るようなデータスクランブルの影響についても考慮する
ことが必要となる。
【００３０】図３３は、メモリセルアレイ１００中の特
定の列に対応するビット線対とワード線およびメモリセ
ルならびに、ビット線対に接続するセンスアンプの構成
を示す回路図である。
定の列に対応するビット線対とワード線およびメモリセ
ルならびに、ビット線対に接続するセンスアンプの構成
を示す回路図である。
【００３１】ワード線ＷＬは、ｎ＋１本存在するものと
し、順番に０〜ｎの番号が割当てられているものとす
る。
し、順番に０〜ｎの番号が割当てられているものとす
る。
【００３２】ビット線対ＢＬ，／ＢＬとワード線ＷＬと
の交点に対応して、メモリセルが接続されている。各メ
モリセルは、一端にセルプレート電位が与えられるメモ
リセルキャパシタＭＣと、メモリセルキャパシタＭＣの
他端と対応するビット線との間に接続され、ゲートが対
応するワード線ＷＬに接続するメモリセルトランジスタ
ＭＴをそれぞれ含む。ワード線ＷＬの番号が偶数番目の
メモリセルは、ビット線ＢＬに接続し、対応するワード
線ＷＬの番号が奇数番目のメモリセルは、ビット線／Ｂ
Ｌに接続している。
の交点に対応して、メモリセルが接続されている。各メ
モリセルは、一端にセルプレート電位が与えられるメモ
リセルキャパシタＭＣと、メモリセルキャパシタＭＣの
他端と対応するビット線との間に接続され、ゲートが対
応するワード線ＷＬに接続するメモリセルトランジスタ
ＭＴをそれぞれ含む。ワード線ＷＬの番号が偶数番目の
メモリセルは、ビット線ＢＬに接続し、対応するワード
線ＷＬの番号が奇数番目のメモリセルは、ビット線／Ｂ
Ｌに接続している。
【００３３】したがって、たとえば、すべてのメモリセ
ルに“Ｈ”レベルを書込もうとする場合においても、ビ
ット線対ＢＬ，／ＢＬに印加する電位レベルは、そのメ
モリセルが偶数番目のワード線ＷＬに接続しているか、
奇数番目のワード線ＷＬに接続しているかによって異な
ることになる。
ルに“Ｈ”レベルを書込もうとする場合においても、ビ
ット線対ＢＬ，／ＢＬに印加する電位レベルは、そのメ
モリセルが偶数番目のワード線ＷＬに接続しているか、
奇数番目のワード線ＷＬに接続しているかによって異な
ることになる。
【００３４】図３４は、このようなメモリセルへのデー
タの書込と当該メモリセルからのデータ読出について、
書込まれるべきデータ、すなわち、たとえばビット線Ｂ
Ｌに与える電位レベルおよびビット線ＢＬに出力される
電位レベルの関係を模式的に示す図である。ここで、上
述のとおり、データを書込もうとするメモリセルが偶数
番目のワード線（偶数番目の行）に接続しているか、奇
数番目のワード線（奇数番目の行）に接続しているかに
応じて、同一のデータを書込む場合でも、ビット線ＢＬ
に与える電位レベルが異なる。
タの書込と当該メモリセルからのデータ読出について、
書込まれるべきデータ、すなわち、たとえばビット線Ｂ
Ｌに与える電位レベルおよびビット線ＢＬに出力される
電位レベルの関係を模式的に示す図である。ここで、上
述のとおり、データを書込もうとするメモリセルが偶数
番目のワード線（偶数番目の行）に接続しているか、奇
数番目のワード線（奇数番目の行）に接続しているかに
応じて、同一のデータを書込む場合でも、ビット線ＢＬ
に与える電位レベルが異なる。
【００３５】そこで、外部から与えられた書込データＤ
ｉｎに対して、ビット線ＢＬに与える電位レベル（論理
レベル）を決定する論理演算を以下、／ηで表わすこと
にする。ここで、／は、論理演算の反転演算を表わし、
演算／ηは、演算ηを反転した論理演算であることを示
す。
ｉｎに対して、ビット線ＢＬに与える電位レベル（論理
レベル）を決定する論理演算を以下、／ηで表わすこと
にする。ここで、／は、論理演算の反転演算を表わし、
演算／ηは、演算ηを反転した論理演算であることを示
す。
【００３６】図３４を参照して、この論理演算／ηは、
ワード線ＷＬの物理アドレスの最下位ビットＡ０Ｒと書
込データＤｉｎとの排他的に論理和演算に相当する。す
なわち、物理アドレスの最下位ビットＡ０Ｒが“Ｌ”レ
ベル、すなわち偶数番目のワード線である場合は、外部
から与えられた書込データＤｉｎは、信号Ａ０Ｒおよび
信号Ｄｉｎを受ける排他的論理和演算回路１４４を介し
て、そのままメモリセルに与えられる。これに対して、
信号Ａ０Ｒが“Ｈ”レベルである場合、すなわち、奇数
番目のワード線に相当する場合は、書込データＤｉｎ
は、排他的論理和演算回路１４４により反転されてメモ
リセルに与えられる。
ワード線ＷＬの物理アドレスの最下位ビットＡ０Ｒと書
込データＤｉｎとの排他的に論理和演算に相当する。す
なわち、物理アドレスの最下位ビットＡ０Ｒが“Ｌ”レ
ベル、すなわち偶数番目のワード線である場合は、外部
から与えられた書込データＤｉｎは、信号Ａ０Ｒおよび
信号Ｄｉｎを受ける排他的論理和演算回路１４４を介し
て、そのままメモリセルに与えられる。これに対して、
信号Ａ０Ｒが“Ｈ”レベルである場合、すなわち、奇数
番目のワード線に相当する場合は、書込データＤｉｎ
は、排他的論理和演算回路１４４により反転されてメモ
リセルに与えられる。
【００３７】読出の場合は全く同様にして、メモリセル
から出力されるデータと信号Ａ０Ｒとをともに受ける排
他的論理和演算回路１４６の出力が読出データＤｏｕｔ
として出力される。
から出力されるデータと信号Ａ０Ｒとをともに受ける排
他的論理和演算回路１４６の出力が読出データＤｏｕｔ
として出力される。
【００３８】図３５は、このようなデータの書込時にお
けるアドレスのスクランブルおよび書込データのスクラ
ンブル処理が行なわれる過程を、模式的に示すブロック
図である。
けるアドレスのスクランブルおよび書込データのスクラ
ンブル処理が行なわれる過程を、模式的に示すブロック
図である。
【００３９】図３５においては、図２８に示したような
物理アドレスから内部アドレスへの変換を行なう論理演
算を／φで表わすことにする。
物理アドレスから内部アドレスへの変換を行なう論理演
算を／φで表わすことにする。
【００４０】外部アドレス入力端子１１０に与えられる
Ａ０〜Ａｉは、論理演算／φが行なわれた後、メモリセ
ル１００に与えられる。一方、データ入力端子１６０に
与えられた書込データＤｉｎは、論理演算／ηが行なわ
れた後、メモリセルに与えられる。
Ａ０〜Ａｉは、論理演算／φが行なわれた後、メモリセ
ル１００に与えられる。一方、データ入力端子１６０に
与えられた書込データＤｉｎは、論理演算／ηが行なわ
れた後、メモリセルに与えられる。
【００４１】現実には、このような演算／φまたは／η
を行なう回路が存在するわけではなく、ワード線やビッ
ト線の配置配列に応じて、結果としてこのような演算を
施したのと同様の結果となるにすぎない。しかしなが
ら、以下では、説明の簡単のために、外部から与えられ
るアドレス信号Ａ０〜Ａｉおよび外部から与えられる書
込データＤｉｎにこのような論理演算が施されること
で、メモリセルの選択およびデータの書込等が行なわれ
ると考えるものとする。
を行なう回路が存在するわけではなく、ワード線やビッ
ト線の配置配列に応じて、結果としてこのような演算を
施したのと同様の結果となるにすぎない。しかしなが
ら、以下では、説明の簡単のために、外部から与えられ
るアドレス信号Ａ０〜Ａｉおよび外部から与えられる書
込データＤｉｎにこのような論理演算が施されること
で、メモリセルの選択およびデータの書込等が行なわれ
ると考えるものとする。
【００４２】以上説明したように、メモリセルへのデー
タの書込においては、外部から与えられるアドレス信号
と、メモリセル上で実際に選択されるアドレスとの間に
は、一定の対応関係を持った組換えの演算が行なわれる
のと等価である。さらに、データの書込においても、一
定の論理演算が行なわれた結果が書込まれると等価であ
る。したがって、メモリセルアレイに対して、図３２に
示したようなチェッカパターン状のデータを書込むため
には、外部からアドレス信号および書込データを与える
場合、内部で論理演算／φおよび／ηが行なわれること
を考慮して、予めこれらの逆演算、すなわちアドレス信
号に対しては演算φ、書込データに対しては演算ηを行
なっておき、ＤＲＡＭ２０００内部において、アドレス
信号に対して演算／φ、書込データに対して演算／ηが
行なわれることで、所望のメモリセルに、所望のデータ
を書込むという構成とすることが必要であった。
タの書込においては、外部から与えられるアドレス信号
と、メモリセル上で実際に選択されるアドレスとの間に
は、一定の対応関係を持った組換えの演算が行なわれる
のと等価である。さらに、データの書込においても、一
定の論理演算が行なわれた結果が書込まれると等価であ
る。したがって、メモリセルアレイに対して、図３２に
示したようなチェッカパターン状のデータを書込むため
には、外部からアドレス信号および書込データを与える
場合、内部で論理演算／φおよび／ηが行なわれること
を考慮して、予めこれらの逆演算、すなわちアドレス信
号に対しては演算φ、書込データに対しては演算ηを行
なっておき、ＤＲＡＭ２０００内部において、アドレス
信号に対して演算／φ、書込データに対して演算／ηが
行なわれることで、所望のメモリセルに、所望のデータ
を書込むという構成とすることが必要であった。
【００４３】つまり、ＤＲＡＭの構成に応じて、それぞ
れに固有のデータ書込用のソフトウェアを作成する必要
があることになる。
れに固有のデータ書込用のソフトウェアを作成する必要
があることになる。
【００４４】従来、バーンインテスト等においては、対
象となる半導体記憶装置にテスタを接続して、メモリセ
ル単位でデータの読出／書込処理を行なっている。
象となる半導体記憶装置にテスタを接続して、メモリセ
ル単位でデータの読出／書込処理を行なっている。
【００４５】このような場合、テスタはフェールビット
マップを備えており、各メモリセルのフェール／パスな
どのテスト結果を、上記フェールビットマップ上の対応
するビットに記録する。
マップを備えており、各メモリセルのフェール／パスな
どのテスト結果を、上記フェールビットマップ上の対応
するビットに記録する。
【００４６】また、上記テスタは、供給するアドレスの
値を、テスト対象とされる半導体記憶装置のアドレスマ
ッピングに対応してアドレススクランブルを行なうソフ
トウェアを搭載する。上記のようなソフトウェアの機能
により、上記各メモリセルのテスト結果は、上記フェー
ルビットマップ上において当該半導体記憶装置のアドレ
スデコード論理に基づくアドレス値に対応するビットで
はなく、物理的に対応する位置にあるビットに記録され
る。これにより上記フェールビットマップを解析するこ
とで、メモリセルアレイ上の不良ビットの物理的な位置
の特定が可能となる。たとえば、メモリセル相互間の干
渉などの不良原因の解明を行なうことが可能となる。
値を、テスト対象とされる半導体記憶装置のアドレスマ
ッピングに対応してアドレススクランブルを行なうソフ
トウェアを搭載する。上記のようなソフトウェアの機能
により、上記各メモリセルのテスト結果は、上記フェー
ルビットマップ上において当該半導体記憶装置のアドレ
スデコード論理に基づくアドレス値に対応するビットで
はなく、物理的に対応する位置にあるビットに記録され
る。これにより上記フェールビットマップを解析するこ
とで、メモリセルアレイ上の不良ビットの物理的な位置
の特定が可能となる。たとえば、メモリセル相互間の干
渉などの不良原因の解明を行なうことが可能となる。
【００４７】しかしながら、テスタ側において、ソフト
ウェア的にアドレススクランブル処理を行なう従来の技
術では、不良ビットの位置を特定し解析する上で以下の
ような問題点がある。
ウェア的にアドレススクランブル処理を行なう従来の技
術では、不良ビットの位置を特定し解析する上で以下の
ような問題点がある。
【００４８】第１には、メモリアレイのアドレスマッピ
ングごとにそれぞれ対応するソフトウェアを作成するこ
とが必要となる。すなわち、テスト対象とされる半導体
記憶装置の機能や構成が異なれば、各メモリセルの物理
的な配置順序やデコード論理に規定されるアドレスマッ
ピングも相違する。このため、半導体記憶装置固有のア
ドレスマッピングごとに半導体記憶装置に対応するアド
レススクランブルの論理を備えたソフトウェアを作成す
ることが必要となる。
ングごとにそれぞれ対応するソフトウェアを作成するこ
とが必要となる。すなわち、テスト対象とされる半導体
記憶装置の機能や構成が異なれば、各メモリセルの物理
的な配置順序やデコード論理に規定されるアドレスマッ
ピングも相違する。このため、半導体記憶装置固有のア
ドレスマッピングごとに半導体記憶装置に対応するアド
レススクランブルの論理を備えたソフトウェアを作成す
ることが必要となる。
【００４９】第２には、テスタの処理能力によってはソ
フトウェア的に実現可能なアドレススクランブル処理に
限界がある。たとえば、階層的なアドレスマッピング構
成など、複雑なアドレス配置をとる半導体記憶装置をテ
ストする場合、アドレススクランブル処理を行なうため
のソフトウェアが複雑となる。このため、テスタの仕様
によっては処理能力が不足し、半導体記憶装置の評価テ
ストをできない場合が生じることになる。
フトウェア的に実現可能なアドレススクランブル処理に
限界がある。たとえば、階層的なアドレスマッピング構
成など、複雑なアドレス配置をとる半導体記憶装置をテ
ストする場合、アドレススクランブル処理を行なうため
のソフトウェアが複雑となる。このため、テスタの仕様
によっては処理能力が不足し、半導体記憶装置の評価テ
ストをできない場合が生じることになる。
【００５０】第３には、バーンインテスト等において
は、先に説明したように、メモリセル間のリーク電流に
よる初期不良を顕在化させるために、行列状に配置され
たメモリセルに対して、いわゆるチェッカパターン状に
データを書込むことが行なわれる。すなわち、物理的に
隣接するメモリセルには、２次元的に“Ｈ”レベルと
“Ｌ”レベルとが交互に書込まれる。これにより、物理
的に隣接するメモリセル間に電圧ストレスを印加するこ
とが可能となる。
は、先に説明したように、メモリセル間のリーク電流に
よる初期不良を顕在化させるために、行列状に配置され
たメモリセルに対して、いわゆるチェッカパターン状に
データを書込むことが行なわれる。すなわち、物理的に
隣接するメモリセルには、２次元的に“Ｈ”レベルと
“Ｌ”レベルとが交互に書込まれる。これにより、物理
的に隣接するメモリセル間に電圧ストレスを印加するこ
とが可能となる。
【００５１】しかしながら、このようなチエツカパター
ンをメモリセルに書込む場合には、上述したようなアド
レススクランブル処理を考慮して、このようなデータ書
込を行なうためのソフトウェアを、各半導体記憶装置に
ついて個別に開発することが必要となる。
ンをメモリセルに書込む場合には、上述したようなアド
レススクランブル処理を考慮して、このようなデータ書
込を行なうためのソフトウェアを、各半導体記憶装置に
ついて個別に開発することが必要となる。
【００５２】さらには、以上のようなアドレススクラン
ブル処理が必要になることに伴うテスタ側のソフトウェ
アの問題のほかに、以下のような問題点も存在する。
ブル処理が必要になることに伴うテスタ側のソフトウェ
アの問題のほかに、以下のような問題点も存在する。
【００５３】すなわち、従来のバーンインテストにおい
ては、モールドパッケージ等の最終アセンブリ工程完了
後の半導体記憶装置に対してバーンインテストを行なっ
ている。しかしながら、このようなバーンインテストに
おいて、初期不良が発見された半導体記憶装置は、最終
的には製品として出荷されないものであるため、このよ
うなチップに対してアセンブリを行なった製造コストが
無駄になってしまう。
ては、モールドパッケージ等の最終アセンブリ工程完了
後の半導体記憶装置に対してバーンインテストを行なっ
ている。しかしながら、このようなバーンインテストに
おいて、初期不良が発見された半導体記憶装置は、最終
的には製品として出荷されないものであるため、このよ
うなチップに対してアセンブリを行なった製造コストが
無駄になってしまう。
【００５４】したがって、たとえばウェハ状態でバーン
インテストを行ない、アセンブリ工程以前に不良チップ
を顕在化させ排除することが可能となれば、このような
製造コストを削減することが可能である。
インテストを行ない、アセンブリ工程以前に不良チップ
を顕在化させ排除することが可能となれば、このような
製造コストを削減することが可能である。
【００５５】しかしながら、ウェハ状態でバーンインテ
スト等を行なうためには、通常各チップごとにアドレス
信号や制御信号および書込データ等を与えることが必要
となり、各チップごとに相当数のプローブ針を接触させ
た状態でテストを行なうことが必要となる。
スト等を行なうためには、通常各チップごとにアドレス
信号や制御信号および書込データ等を与えることが必要
となり、各チップごとに相当数のプローブ針を接触させ
た状態でテストを行なうことが必要となる。
【００５６】ところが、ウェハの全面にわたって、この
ようなプローブ針を各チップに接触させることは機械的
に困難であるばかりでなく、そのような並列テスト処理
を行なうテスタ側の負担も過大なものとなる。
ようなプローブ針を各チップに接触させることは機械的
に困難であるばかりでなく、そのような並列テスト処理
を行なうテスタ側の負担も過大なものとなる。
【００５７】この発明は、以上のような問題点を解決す
るためになされたものであって、その目的は、メモリセ
ルアレイの構成を考慮することなく、バーンインテスト
を行なうことで、テスト時間の短縮を図ることが可能な
半導体記憶装置を提供することである。
るためになされたものであって、その目的は、メモリセ
ルアレイの構成を考慮することなく、バーンインテスト
を行なうことで、テスト時間の短縮を図ることが可能な
半導体記憶装置を提供することである。
【００５８】この発明の他の目的は、メモリセルアレイ
の構成を考慮することなく、メモリセルアレイに対して
チェッカパターンデータを書込むことが可能な半導体記
憶装置を提供することである。
の構成を考慮することなく、メモリセルアレイに対して
チェッカパターンデータを書込むことが可能な半導体記
憶装置を提供することである。
【００５９】この発明のさらに他の目的は、バーンイン
テスト時において、各半導体記憶装置に対して外部から
供給する信号数を削減することが可能で、ウェハ状態に
おいても、各チップ当りに必要なプローブ針の本数を削
減することが可能な半導体記憶装置、すなわち、ウェハ
状態においてバーンインテストを行なうことが可能な半
導体記憶装置を提供することである。
テスト時において、各半導体記憶装置に対して外部から
供給する信号数を削減することが可能で、ウェハ状態に
おいても、各チップ当りに必要なプローブ針の本数を削
減することが可能な半導体記憶装置、すなわち、ウェハ
状態においてバーンインテストを行なうことが可能な半
導体記憶装置を提供することである。
【００６０】この発明のさらに他の目的は、ウェハ状態
におけるバーンインテストにおいても、メモリセルアレ
イに対して、チェッカパターンのデータを書込むことが
可能な半導体記憶装置を提供することである。
におけるバーンインテストにおいても、メモリセルアレ
イに対して、チェッカパターンのデータを書込むことが
可能な半導体記憶装置を提供することである。
【００６１】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数のビット線対と、複数のビット線対に交
差するワード線と、ビット線対とワード線の交点に対応
して行列状に配置され、各々が２値データのいずれかを
保持する複数のメモリセルを含むメモリセルアレイと、
外部からの指示に応じて、第１の動作モード信号を活性
化する動作モード設定手段と、第１の動作モード信号の
活性化に応じて、メモリセルを物理アドレスに対応して
順次選択する内部アドレスを巡回するように出力する内
部アドレス発生手段と、内部アドレス信号に応じて、対
応するメモリセルを選択し、データの書込を行なうメモ
リセル選択手段と、複数のビット線対、複数のワード線
および複数のメモリセルの配列に応じて、内部アドレス
信号により順次選択されるメモリセルに対して、チェッ
カパターン状に２値データが書込まれるように、メモリ
セル選択手段に内部書込データを出力する内部データ発
生手段とを備える。
憶装置は、複数のビット線対と、複数のビット線対に交
差するワード線と、ビット線対とワード線の交点に対応
して行列状に配置され、各々が２値データのいずれかを
保持する複数のメモリセルを含むメモリセルアレイと、
外部からの指示に応じて、第１の動作モード信号を活性
化する動作モード設定手段と、第１の動作モード信号の
活性化に応じて、メモリセルを物理アドレスに対応して
順次選択する内部アドレスを巡回するように出力する内
部アドレス発生手段と、内部アドレス信号に応じて、対
応するメモリセルを選択し、データの書込を行なうメモ
リセル選択手段と、複数のビット線対、複数のワード線
および複数のメモリセルの配列に応じて、内部アドレス
信号により順次選択されるメモリセルに対して、チェッ
カパターン状に２値データが書込まれるように、メモリ
セル選択手段に内部書込データを出力する内部データ発
生手段とを備える。
【００６２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、内部アドレス
発生手段は、第１の動作モード信号に活性化に応じて、
メモリセルアレイの行を物理アドレスに対応して順次選
択する内部行アドレス信号を出力する内部行アドレス発
生手段と、内部行アドレス発生手段による行選択が一巡
するごとに、順次選択する内部列アドレスを更新した内
部列アドレス信号を出力する内部列アドレス発生手段と
を含み、メモリセル選択手段は、内部行アドレス信号に
応じて、対応するワード線を選択する行選択手段と、内
部列アドレス信号に応じて、対応するビット線対を選択
し、データの書込を行なう列選択手段とを含む。
１記載の半導体記憶装置の構成において、内部アドレス
発生手段は、第１の動作モード信号に活性化に応じて、
メモリセルアレイの行を物理アドレスに対応して順次選
択する内部行アドレス信号を出力する内部行アドレス発
生手段と、内部行アドレス発生手段による行選択が一巡
するごとに、順次選択する内部列アドレスを更新した内
部列アドレス信号を出力する内部列アドレス発生手段と
を含み、メモリセル選択手段は、内部行アドレス信号に
応じて、対応するワード線を選択する行選択手段と、内
部列アドレス信号に応じて、対応するビット線対を選択
し、データの書込を行なう列選択手段とを含む。
【００６３】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、選択されたメ
モリセルの記憶情報に応じて、対応するビット線対の電
位を相補的に駆動する複数の感知増幅手段をさらに備
え、内部行アドレス発生手段は、内部クロック発生手段
と、内部クロック発生手段の出力に応じて、内部行アド
レス信号を巡回するように出力する行アドレスカウント
手段とを含み、動作モード設定手段は、外部からの指示
に応じて、第１の動作モード信号および第２の動作モー
ド信号のいずれかを活性化し、第１の動作モード信号の
活性化に応じて、行選択手段および列選択手段により選
択されるメモリセルに対して、内部データ発生回路の出
力が書込まれ、第２の動作モード信号の活性化に応じ
て、列選択手段は不活性化し、行選択手段は、内部行ア
ドレス信号に応じて対応するワード線を選択し、かつ、
感知増幅手段は選択されたワード線に接続する複数のメ
モリセルへ記憶情報の再書込を行なう。
２記載の半導体記憶装置の構成に加えて、選択されたメ
モリセルの記憶情報に応じて、対応するビット線対の電
位を相補的に駆動する複数の感知増幅手段をさらに備
え、内部行アドレス発生手段は、内部クロック発生手段
と、内部クロック発生手段の出力に応じて、内部行アド
レス信号を巡回するように出力する行アドレスカウント
手段とを含み、動作モード設定手段は、外部からの指示
に応じて、第１の動作モード信号および第２の動作モー
ド信号のいずれかを活性化し、第１の動作モード信号の
活性化に応じて、行選択手段および列選択手段により選
択されるメモリセルに対して、内部データ発生回路の出
力が書込まれ、第２の動作モード信号の活性化に応じ
て、列選択手段は不活性化し、行選択手段は、内部行ア
ドレス信号に応じて対応するワード線を選択し、かつ、
感知増幅手段は選択されたワード線に接続する複数のメ
モリセルへ記憶情報の再書込を行なう。
【００６４】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成において、内部クロック
発生手段は、第２の動作モード信号の活性化時よりも、
第１の動作モード信号の活性化時に出力する内部クロッ
ク信号周期を短くする分周手段をさらに含む。
３記載の半導体記憶装置の構成において、内部クロック
発生手段は、第２の動作モード信号の活性化時よりも、
第１の動作モード信号の活性化時に出力する内部クロッ
ク信号周期を短くする分周手段をさらに含む。
【００６５】請求項５記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、外部からの指
示を電圧信号として受けるテスト端子と、テスト端子に
与えられる電位を半導体記憶装置に電源電圧として供給
する電源電位供給手段とをさらに備え、動作モード設定
手段は、テスト端子に与えられる電位に応じて、第１の
動作モード信号を活性化する。
１記載の半導体記憶装置の構成に加えて、外部からの指
示を電圧信号として受けるテスト端子と、テスト端子に
与えられる電位を半導体記憶装置に電源電圧として供給
する電源電位供給手段とをさらに備え、動作モード設定
手段は、テスト端子に与えられる電位に応じて、第１の
動作モード信号を活性化する。
【００６６】請求項６記載の半導体記憶装置は、形成さ
れた半導体基板からチップとして分離される半導体記憶
装置であって、チップ表面の最外周部に存在する、分離
加工の際の加工余裕領域と、加工余裕領域に囲まれるチ
ップ表面の内部領域に配置され、外部から電源電位が供
給される電源端子と、電源端子から加工余裕領域にまで
延在する配線とを備える。
れた半導体基板からチップとして分離される半導体記憶
装置であって、チップ表面の最外周部に存在する、分離
加工の際の加工余裕領域と、加工余裕領域に囲まれるチ
ップ表面の内部領域に配置され、外部から電源電位が供
給される電源端子と、電源端子から加工余裕領域にまで
延在する配線とを備える。
【００６７】請求項７記載の半導体記憶装置は、形成さ
れた半導体基板からチップとして分離され、チップ表面
の最外周部に存在する、分離加工の際の加工余裕領域
と、加工余裕領域に囲まれるチップ表面の内部領域に配
置され、外部から電源電位が供給される複数の電源端子
と、各電源端子から加工余裕領域にまで延在する配線と
をさらに備える。
れた半導体基板からチップとして分離され、チップ表面
の最外周部に存在する、分離加工の際の加工余裕領域
と、加工余裕領域に囲まれるチップ表面の内部領域に配
置され、外部から電源電位が供給される複数の電源端子
と、各電源端子から加工余裕領域にまで延在する配線と
をさらに備える。
【００６８】請求項８記載の半導体記憶装置は、請求項
７記載の半導体記憶装置の構成において、配線は、ポリ
シリコン配線である。
７記載の半導体記憶装置の構成において、配線は、ポリ
シリコン配線である。
【００６９】請求項９記載の半導体記憶装置は、形成さ
れた半導体基板からチップとして分離され、請求項５記
載の半導体記憶装置の構成に加えて、チップ表面の最外
周部に存在する、分離加工の際の加工余裕領域と、加工
余裕領域に囲まれるチップ表面の内部領域に配置され、
外部から電源電位が供給される複数の電源端子と、各電
源端子から加工余裕領域にまで延在する配線とをさらに
備え、複数の電源端子は、テスト端子を含む。
れた半導体基板からチップとして分離され、請求項５記
載の半導体記憶装置の構成に加えて、チップ表面の最外
周部に存在する、分離加工の際の加工余裕領域と、加工
余裕領域に囲まれるチップ表面の内部領域に配置され、
外部から電源電位が供給される複数の電源端子と、各電
源端子から加工余裕領域にまで延在する配線とをさらに
備え、複数の電源端子は、テスト端子を含む。
【００７０】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置の構成において、配線は、ポ
リシリコン配線である。
項９記載の半導体記憶装置の構成において、配線は、ポ
リシリコン配線である。
【００７１】
［実施の形態１］図１は、本発明の実施の形態１の半導
体記憶装置１０００の構成を示す概略ブロック図であ
る。
体記憶装置１０００の構成を示す概略ブロック図であ
る。
【００７２】図１を参照して、半導体記憶装置１０００
は、外部制御信号ＥＸＴ．／ＷＥ、ＥＸＴ．／ＲＡＳ、
およびＥＸＴ．／ＣＡＳを受けて、各種内部制御信号を
発生するコントロール回路１１８と、メモリセルが行列
状に配列されるメモリセルアレイ１００と、コントロー
ル回路１１８の制御の下に、リフレッシュ動作時または
バーンインテスト動作時に選択される行を指定する内部
行アドレス信号を発生する内部行アドレス発生回路１２
２と、内部行アドレス発生回路１２２の出力を受けて、
演算φを行なって出力する演算回路１２４と、コントロ
ール回路１１８の制御の下に、アドレス信号入力端子１
１０を介して与えられる外部アドレス信号Ａ０〜Ａｉ
と、内部行アドレス発生回路１２２の出力および演算回
路１２４の出力を受けて、通常動作時においては、アド
レス信号入力端子１１０に与えられたアドレス信号を、
信号ＳＢＴにより、バーンインモードが指定されている
場合には演算回路１２４からの出力を、コントロール回
路１１８から出力されるセルフリフレッシュモード指定
信号ＳＲＦが活性化している期間は、内部行アドレス発
生回路１２２から出力される信号を、それぞれ切換えて
行デコーダ１０２に与えるアドレス切換回路１２６を含
む。
は、外部制御信号ＥＸＴ．／ＷＥ、ＥＸＴ．／ＲＡＳ、
およびＥＸＴ．／ＣＡＳを受けて、各種内部制御信号を
発生するコントロール回路１１８と、メモリセルが行列
状に配列されるメモリセルアレイ１００と、コントロー
ル回路１１８の制御の下に、リフレッシュ動作時または
バーンインテスト動作時に選択される行を指定する内部
行アドレス信号を発生する内部行アドレス発生回路１２
２と、内部行アドレス発生回路１２２の出力を受けて、
演算φを行なって出力する演算回路１２４と、コントロ
ール回路１１８の制御の下に、アドレス信号入力端子１
１０を介して与えられる外部アドレス信号Ａ０〜Ａｉ
と、内部行アドレス発生回路１２２の出力および演算回
路１２４の出力を受けて、通常動作時においては、アド
レス信号入力端子１１０に与えられたアドレス信号を、
信号ＳＢＴにより、バーンインモードが指定されている
場合には演算回路１２４からの出力を、コントロール回
路１１８から出力されるセルフリフレッシュモード指定
信号ＳＲＦが活性化している期間は、内部行アドレス発
生回路１２２から出力される信号を、それぞれ切換えて
行デコーダ１０２に与えるアドレス切換回路１２６を含
む。
【００７３】半導体記憶装置１０００は、さらに、バー
ンインモードが指定されている場合、またはセルフリフ
レッシュモードが指定されている場合には、所定の周波
数の内部クロックｉｎｔ．ＣＬＫを出力するリング発振
器１２８と、内部クロックｉｎｔ．ＣＬＫを受けて、所
定数の周期をカウントするカウンタ１３０と、カウンタ
１３０の出力および外部からの行アドレスストローブ信
号ＥＸＴ．ＲＡＳを受けて、通常動作においては、信号
ＥＸＴ．／ＲＡＳに応じた内部行アドレスストローブ信
号ｉｎｔ．／ＲＡＳを、バーンインテストモードまたは
セルフリフレッシュモードが指定されている場合には、
カウンタ１３０からの出力に応じた信号ｉｎｔ．／ＲＡ
Ｓを出力する内部ＲＡＳ発生回路１３２と、外部から与
えられるＥＸＴ．ＣＡＳおよびカウンタ１３０からの出
力を受けて、通常動作時には、信号ＥＸＴ．／ＣＡＳに
応じた内部列アドレスストローブ信号ｉｎｔ．／ＣＡＳ
を、バーンインモードが指定されている場合には、カウ
ンタ１３０からの出力に応じた信号ｉｎｔ．／ＣＡＳを
出力する内部ＣＡＳ発生回路１３４と、外部からのライ
トイネーブル信号ＥＸＴ．／ＷＥを受けて、書込動作を
活性とする内部ライトイネーブル信号ｉｎｔ．／ＷＥを
出力する内部／ＷＥ発生回路１３６と、コントロール回
路１１８の制御の下に活性化され、アドレス切換回路１
２６から与えられる行アドレス信号をデコードし、メモ
リセルアレイ１００の行を選択する行デコーダ１０２を
含む。
ンインモードが指定されている場合、またはセルフリフ
レッシュモードが指定されている場合には、所定の周波
数の内部クロックｉｎｔ．ＣＬＫを出力するリング発振
器１２８と、内部クロックｉｎｔ．ＣＬＫを受けて、所
定数の周期をカウントするカウンタ１３０と、カウンタ
１３０の出力および外部からの行アドレスストローブ信
号ＥＸＴ．ＲＡＳを受けて、通常動作においては、信号
ＥＸＴ．／ＲＡＳに応じた内部行アドレスストローブ信
号ｉｎｔ．／ＲＡＳを、バーンインテストモードまたは
セルフリフレッシュモードが指定されている場合には、
カウンタ１３０からの出力に応じた信号ｉｎｔ．／ＲＡ
Ｓを出力する内部ＲＡＳ発生回路１３２と、外部から与
えられるＥＸＴ．ＣＡＳおよびカウンタ１３０からの出
力を受けて、通常動作時には、信号ＥＸＴ．／ＣＡＳに
応じた内部列アドレスストローブ信号ｉｎｔ．／ＣＡＳ
を、バーンインモードが指定されている場合には、カウ
ンタ１３０からの出力に応じた信号ｉｎｔ．／ＣＡＳを
出力する内部ＣＡＳ発生回路１３４と、外部からのライ
トイネーブル信号ＥＸＴ．／ＷＥを受けて、書込動作を
活性とする内部ライトイネーブル信号ｉｎｔ．／ＷＥを
出力する内部／ＷＥ発生回路１３６と、コントロール回
路１１８の制御の下に活性化され、アドレス切換回路１
２６から与えられる行アドレス信号をデコードし、メモ
リセルアレイ１００の行を選択する行デコーダ１０２を
含む。
【００７４】ここで、信号ＥＸＴ．／ＷＥは、データ書
込を指定するライトイネーブル信号であり、信号／ＲＡ
Ｓは、半導体記憶装置１０００の内部動作を開始させ、
かつ内部動作の活性時間を決定するロウアドレスストロ
ーブ信号である。
込を指定するライトイネーブル信号であり、信号／ＲＡ
Ｓは、半導体記憶装置１０００の内部動作を開始させ、
かつ内部動作の活性時間を決定するロウアドレスストロ
ーブ信号である。
【００７５】この信号ＥＸＴ．／ＲＡＳの活性化時、行
デコーダ１０２等のメモリセルアレイ１００の行を選択
する動作に関連する回路は活性状態とされる。信号ＥＸ
Ｔ．／ＣＡＳはコラムアドレスストローブ信号であり、
メモリセルアレイ１００における列を選択する回路を活
性状態とする。
デコーダ１０２等のメモリセルアレイ１００の行を選択
する動作に関連する回路は活性状態とされる。信号ＥＸ
Ｔ．／ＣＡＳはコラムアドレスストローブ信号であり、
メモリセルアレイ１００における列を選択する回路を活
性状態とする。
【００７６】半導体記憶装置１０００は、さらに、コン
トロール回路１１８の制御の下に活性化され、アドレス
切換回路１２６からの列アドレス信号をデコードし、メ
モリセルアレイ１００の列を選択する列選択信号を発生
する列デコーダ１０４と、コントロール回路１１８の制
御の下に、データ書込時においてデータ入力端子１６０
へ与えられた外部書込データＥＸＴ．ＤＱを受け、出力
する入力制御回路１７２を含む。入力制御回路１７２
は、信号ＳＢＴが活性状態であって、バーンインモード
が指定されている期間は不活性化する。
トロール回路１１８の制御の下に活性化され、アドレス
切換回路１２６からの列アドレス信号をデコードし、メ
モリセルアレイ１００の列を選択する列選択信号を発生
する列デコーダ１０４と、コントロール回路１１８の制
御の下に、データ書込時においてデータ入力端子１６０
へ与えられた外部書込データＥＸＴ．ＤＱを受け、出力
する入力制御回路１７２を含む。入力制御回路１７２
は、信号ＳＢＴが活性状態であって、バーンインモード
が指定されている期間は不活性化する。
【００７７】半導体記憶装置１０００は、さらに、バー
ンインモードが指定された際に、外部書込データを出力
するデータ出力回路１７４と、データ出力回路のデータ
に対して、所定の論理演算を行なうデータスクランブラ
１７６と、入力制御回路１７２およびデータスクランブ
ラ１７６からの出力を受けて、バーンインモードにおい
てはデータスクランブラ１７６からの出力を、通常動作
においては入力制御回路１７２からの出力をそれぞれ切
換えて出力する切換スイッチ１７８と、切換スイッチ１
７８の出力を受けて、バッファ処理して出力するデータ
入力バッファ１６２と、データ入力バッファ１６２の出
力を受けて、信号ｉｎｔ．／ＷＥに応じて活性化され、
内部書込データをメモリセルアレイ１００に対して出力
するライトドライバ１６４とを含む。
ンインモードが指定された際に、外部書込データを出力
するデータ出力回路１７４と、データ出力回路のデータ
に対して、所定の論理演算を行なうデータスクランブラ
１７６と、入力制御回路１７２およびデータスクランブ
ラ１７６からの出力を受けて、バーンインモードにおい
てはデータスクランブラ１７６からの出力を、通常動作
においては入力制御回路１７２からの出力をそれぞれ切
換えて出力する切換スイッチ１７８と、切換スイッチ１
７８の出力を受けて、バッファ処理して出力するデータ
入力バッファ１６２と、データ入力バッファ１６２の出
力を受けて、信号ｉｎｔ．／ＷＥに応じて活性化され、
内部書込データをメモリセルアレイ１００に対して出力
するライトドライバ１６４とを含む。
【００７８】なお、半導体記憶装置１０００には、外部
から外部電源電圧ｅｘｔ．Ｖｃｃおよび接地電位ＧＮＤ
が与えられている。
から外部電源電圧ｅｘｔ．Ｖｃｃおよび接地電位ＧＮＤ
が与えられている。
【００７９】また、図３５において説明したとおり、メ
モリセルアレイ１００に対しては、与えられたアドレス
信号は、論理演算／φが行なわれたのと等価であり、書
込データに対しては、論理演算／ηが行なわれたのと等
価な構成となっているものとする。
モリセルアレイ１００に対しては、与えられたアドレス
信号は、論理演算／φが行なわれたのと等価であり、書
込データに対しては、論理演算／ηが行なわれたのと等
価な構成となっているものとする。
【００８０】したがって、バーンインテストモードが指
定されている際に、内部行アドレス発生回路１２２から
出力される内部行アドレス信号に対して、演算回路１２
４において、論理演算φが行なわれたデータに応じて、
メモリセルの選択が行なわれる場合、メモリセルアレイ
１００においては、内部行アドレス発生回路において発
生したアドレスを物理アドレスとするメモリセルが選択
されることになる。
定されている際に、内部行アドレス発生回路１２２から
出力される内部行アドレス信号に対して、演算回路１２
４において、論理演算φが行なわれたデータに応じて、
メモリセルの選択が行なわれる場合、メモリセルアレイ
１００においては、内部行アドレス発生回路において発
生したアドレスを物理アドレスとするメモリセルが選択
されることになる。
【００８１】一方、データスクランブラ１７６において
は、書込を行なうデータのパターンに応じて、データ出
力回路１７４の出力に対して論理演算を行なっているの
で、メモリセルアレイ１００に対してデータ書込が行な
われる際に、論理演算／ηが行なわれた後に、所望のデ
ータパターン、たとえばチェッカパターンをメモリセル
アレイの物理アドレスに対応して書込むことが可能であ
る。
は、書込を行なうデータのパターンに応じて、データ出
力回路１７４の出力に対して論理演算を行なっているの
で、メモリセルアレイ１００に対してデータ書込が行な
われる際に、論理演算／ηが行なわれた後に、所望のデ
ータパターン、たとえばチェッカパターンをメモリセル
アレイの物理アドレスに対応して書込むことが可能であ
る。
【００８２】図２は、図１に示したリング発振器１２８
およびカウンタ１３０の構成を示す概略ブロック図であ
る。
およびカウンタ１３０の構成を示す概略ブロック図であ
る。
【００８３】リング発振器１２８は、後に説明するよう
に、信号ＳＢＴまたは信号ＳＲＦの活性化に応じて活性
化され、所定の内部クロック信号ｉｎｔ．ＣＬＫを出力
する。
に、信号ＳＢＴまたは信号ＳＲＦの活性化に応じて活性
化され、所定の内部クロック信号ｉｎｔ．ＣＬＫを出力
する。
【００８４】カウンタ１３０は、互いに直列に接続さ
れ、リング発振器１２８からの出力を受けて、順次行ア
ドレス信号を出力する２ビットカウンタ１３００．１〜
１３００．ｎ＋１を含む。１３００．１はリング発振回
路１２８からの出力を、信号ＳＢＴまたは信号ＳＲＦの
活性化に応じて導通状態となるトランジスタ２００を介
して受け、信号ＲＡ０を内部ＲＡＳ発生回路１３２に与
える。２ビットカウンタ１３００．１に接続する２ビッ
トカウンタ１３００．２は、信号ＲＡ１を内部ＲＡＳ発
生回路１３２に与える。以下同様にして、２ビットカウ
ンタ１３００．ｎは、信号ＲＡｎを出力する。
れ、リング発振器１２８からの出力を受けて、順次行ア
ドレス信号を出力する２ビットカウンタ１３００．１〜
１３００．ｎ＋１を含む。１３００．１はリング発振回
路１２８からの出力を、信号ＳＢＴまたは信号ＳＲＦの
活性化に応じて導通状態となるトランジスタ２００を介
して受け、信号ＲＡ０を内部ＲＡＳ発生回路１３２に与
える。２ビットカウンタ１３００．１に接続する２ビッ
トカウンタ１３００．２は、信号ＲＡ１を内部ＲＡＳ発
生回路１３２に与える。以下同様にして、２ビットカウ
ンタ１３００．ｎは、信号ＲＡｎを出力する。
【００８５】さらに、２ビットカウンタ１３００．ｎ＋
１は、キャリー信号ＲＡＰを出力する。カウンタ１３０
は、さらに、キャリー信号ＲＡＰを受けて、信号ＳＢＴ
の活性化時には、キャリー信号ＲＡＰをさらに、次段の
２ビットカウンタ１３０２．０に対して出力する切換ス
イッチ２０２を含む。
１は、キャリー信号ＲＡＰを出力する。カウンタ１３０
は、さらに、キャリー信号ＲＡＰを受けて、信号ＳＢＴ
の活性化時には、キャリー信号ＲＡＰをさらに、次段の
２ビットカウンタ１３０２．０に対して出力する切換ス
イッチ２０２を含む。
【００８６】カウンタ回路１３０は、さらに、互いに直
列に接続する２ビットカウンタ１３０２．０〜１３０
２．ｍ＋１を含む。２ビットカウンタ１３０２．０から
は列アドレス信号ＣＡ０が、それに直列に接続する２ビ
ットカウンタ１３０２．２からは列アドレス信号ＣＡ１
がそれぞれ出力される。以下同様にして、２ビットカウ
ンタ１３００．ｍからは列アドレス信号ＣＡｍが出力さ
れる。
列に接続する２ビットカウンタ１３０２．０〜１３０
２．ｍ＋１を含む。２ビットカウンタ１３０２．０から
は列アドレス信号ＣＡ０が、それに直列に接続する２ビ
ットカウンタ１３０２．２からは列アドレス信号ＣＡ１
がそれぞれ出力される。以下同様にして、２ビットカウ
ンタ１３００．ｍからは列アドレス信号ＣＡｍが出力さ
れる。
【００８７】さらに、２ビットカウンタ１３００．ｍ＋
１は、キャリー信号ＣＡＰを出力する。
１は、キャリー信号ＣＡＰを出力する。
【００８８】したがって、カウンタ回路１３０からは、
セルフバーンインテストモードが指定されていない場合
は、行アドレスＲＡ０〜ＲＡｎが、リング発振器１２８
からの出力に応じて、順次カウントアップされながら出
力される。
セルフバーンインテストモードが指定されていない場合
は、行アドレスＲＡ０〜ＲＡｎが、リング発振器１２８
からの出力に応じて、順次カウントアップされながら出
力される。
【００８９】一方、バーンインモードが指定されている
場合は、行アドレスが順次カウントアップされて、すべ
てのワード線が選択された後に、列アドレスが１だけ増
加する構成となっている。
場合は、行アドレスが順次カウントアップされて、すべ
てのワード線が選択された後に、列アドレスが１だけ増
加する構成となっている。
【００９０】このような構成とすることで、バーンイン
モードにおいては、すべてのメモリセルを順次選択する
構成とすることが可能である。このとき、行の選択が一
巡する期間は、列アドレスは固定されている。
モードにおいては、すべてのメモリセルを順次選択する
構成とすることが可能である。このとき、行の選択が一
巡する期間は、列アドレスは固定されている。
【００９１】図３は、図２に示した２ビットカウンタ１
３００．０〜１３００．ｎ＋１または１３０２．０〜１
３０２．ｍ＋１の構成を示す回路図である。
３００．０〜１３００．ｎ＋１または１３０２．０〜１
３０２．ｍ＋１の構成を示す回路図である。
【００９２】２ビットカウンタは、信号Ｑｎ−１を入力
として受け、信号Ｑｎ−１が２周期変化するごとに、出
力信号Ｑｎのレベルを反転させる。基本的には、２つの
ラッチ回路３０２および３００が直列に接続され、入力
信号Ｑｎ−１に応じて、初段のラッチ回路３０２および
次段のラッチ回路３００の状態が順次反転することで、
対応する出力信号Ｑｎが出力される。
として受け、信号Ｑｎ−１が２周期変化するごとに、出
力信号Ｑｎのレベルを反転させる。基本的には、２つの
ラッチ回路３０２および３００が直列に接続され、入力
信号Ｑｎ−１に応じて、初段のラッチ回路３０２および
次段のラッチ回路３００の状態が順次反転することで、
対応する出力信号Ｑｎが出力される。
【００９３】このような２ビットカウンタの構成は周知
であるので、その構成および動作についての説明は省略
する。
であるので、その構成および動作についての説明は省略
する。
【００９４】図４は、図２に示したリング発振器の構成
の一例を示す回路図である。リング発振器１２８は、信
号ＳＢＴおよび信号ＳＲＦの論理和を一方の入力として
受けるＮＡＮＤ回路１２８２と、ＮＡＮＤ回路１２８２
の出力を受ける、互いに直列に接続されたインバータ１
２８４〜１２９０とを含む。１２９０の出力が内部クロ
ック信号ｉｎｔ．ＣＬＫに相当する。一方、インバータ
１２９０の出力は、ＮＡＮＤ回路１２８２の他方の入力
ノードと接続している。
の一例を示す回路図である。リング発振器１２８は、信
号ＳＢＴおよび信号ＳＲＦの論理和を一方の入力として
受けるＮＡＮＤ回路１２８２と、ＮＡＮＤ回路１２８２
の出力を受ける、互いに直列に接続されたインバータ１
２８４〜１２９０とを含む。１２９０の出力が内部クロ
ック信号ｉｎｔ．ＣＬＫに相当する。一方、インバータ
１２９０の出力は、ＮＡＮＤ回路１２８２の他方の入力
ノードと接続している。
【００９５】したがって、図４に示したような構成で
は、信号ＳＢＴの活性化に応じて、内部クロック信号ｉ
ｎｔ．ＣＬＫが出力されることになる。なお、内部クロ
ック信号ｉｎｔ．ＣＬＫの周期を所定の値とするため
に、インバータの段数を増減することが可能である。
は、信号ＳＢＴの活性化に応じて、内部クロック信号ｉ
ｎｔ．ＣＬＫが出力されることになる。なお、内部クロ
ック信号ｉｎｔ．ＣＬＫの周期を所定の値とするため
に、インバータの段数を増減することが可能である。
【００９６】図５は、図２に示したリング発振器１２８
の他の構成例を示す概略ブロック図である。
の他の構成例を示す概略ブロック図である。
【００９７】図４に示したリング発振器の構成と異なる
点は、インバータ回路１２９０の出力を受けて、分周す
る分周器１２９２と、インバータ１２９０の出力および
分周器１２９２の出力を受けて、信号ＳＢＴが活性であ
ってバーンインモードが指定されている場合には分周器
１２９２の出力を、信号ＳＲＡＦが活性であって、セル
フリフレッシュモードが指定されている場合は、インバ
ータ１２９０の出力をそのまま出力する切換回路１２９
４を含む構成となっていることである。
点は、インバータ回路１２９０の出力を受けて、分周す
る分周器１２９２と、インバータ１２９０の出力および
分周器１２９２の出力を受けて、信号ＳＢＴが活性であ
ってバーンインモードが指定されている場合には分周器
１２９２の出力を、信号ＳＲＡＦが活性であって、セル
フリフレッシュモードが指定されている場合は、インバ
ータ１２９０の出力をそのまま出力する切換回路１２９
４を含む構成となっていることである。
【００９８】したがって、図５に示したようなリング発
振器の構成では、バーンインモードテスト期間中の方
が、より高速に内部アドレスが変化することになる。
振器の構成では、バーンインモードテスト期間中の方
が、より高速に内部アドレスが変化することになる。
【００９９】つまり、バーンインテスト期間中は、高速
に変化するアドレス信号に応じて、メモリセルアレイ１
００中のメモリセルが選択され、データ出力回路１７４
から出力されたデータが対応するメモリセルに書込まれ
る。一方、セルフリフレッシュモードにおいては、メモ
リセルアレイ１００の各行がインバータ１２９０から出
力される発振周波数に応じて順次選択され、メモリセル
アレイ１００に対するリフレッシュ動作が行なわれる。
に変化するアドレス信号に応じて、メモリセルアレイ１
００中のメモリセルが選択され、データ出力回路１７４
から出力されたデータが対応するメモリセルに書込まれ
る。一方、セルフリフレッシュモードにおいては、メモ
リセルアレイ１００の各行がインバータ１２９０から出
力される発振周波数に応じて順次選択され、メモリセル
アレイ１００に対するリフレッシュ動作が行なわれる。
【０１００】図６は、行デコーダ１０２において、外部
から与えられるアドレス信号に応じて、メモリセルアレ
イを実際に選択するアドレス信号を生成する演算／φを
行なう論理演算回路の構成を示す回路図である。図６に
おいては、アドレスの組換えが起こる下位３ビットにつ
いてのみ示している。すなわち、与えられたアドレス信
号のうち下位から２ビット目の信号Ａ１Ｒおよび下位か
ら３ビット目の信号Ａ２Ｒを受ける排他的論理和回路１
４２の出力がメモリセルの選択を行なうアドレスＲＡ１
として出力される。信号ＲＡ１と外部から与えられるア
ドレス信号Ａ０Ｒを受ける排他的論理和回路１４０の出
力が、信号ＲＡ０として出力されることになる。
から与えられるアドレス信号に応じて、メモリセルアレ
イを実際に選択するアドレス信号を生成する演算／φを
行なう論理演算回路の構成を示す回路図である。図６に
おいては、アドレスの組換えが起こる下位３ビットにつ
いてのみ示している。すなわち、与えられたアドレス信
号のうち下位から２ビット目の信号Ａ１Ｒおよび下位か
ら３ビット目の信号Ａ２Ｒを受ける排他的論理和回路１
４２の出力がメモリセルの選択を行なうアドレスＲＡ１
として出力される。信号ＲＡ１と外部から与えられるア
ドレス信号Ａ０Ｒを受ける排他的論理和回路１４０の出
力が、信号ＲＡ０として出力されることになる。
【０１０１】図７は、このような下位３ビットのアドレ
ス信号の組換えの様子を示す対応図である。
ス信号の組換えの様子を示す対応図である。
【０１０２】図７に示したとおり、演算／φにより、デ
ータ０，１，２，３，４，５，６，７は、それぞれ、
０，１，３，２，７，６，４，５に置換される。
ータ０，１，２，３，４，５，６，７は、それぞれ、
０，１，３，２，７，６，４，５に置換される。
【０１０３】図８は、図６に示した論理演算／φの逆演
算であるφを行なう回路を示す回路図である。入力信号
の最下位ビットの信号ＲＡ０および下位から２ビット目
の信号ＲＡ１を受ける排他的論理和回路３１０の出力
が、信号Ａ０Ｒとして出力される。一方、ＲＡ２および
信号ＲＡ１を受ける排他的論理和回路３１２の出力が信
号Ａ１Ｒとして出力される。
算であるφを行なう回路を示す回路図である。入力信号
の最下位ビットの信号ＲＡ０および下位から２ビット目
の信号ＲＡ１を受ける排他的論理和回路３１０の出力
が、信号Ａ０Ｒとして出力される。一方、ＲＡ２および
信号ＲＡ１を受ける排他的論理和回路３１２の出力が信
号Ａ１Ｒとして出力される。
【０１０４】図９は、図８に示した論理演算φの入力お
よび出力の対応関係を示す対応図である。
よび出力の対応関係を示す対応図である。
【０１０５】論理演算φにより、入力データ０，１，
２，３，４，５，６，７は、それぞれ０，１，３，２，
６，７，５，４に置換される。
２，３，４，５，６，７は、それぞれ０，１，３，２，
６，７，５，４に置換される。
【０１０６】この図９に示したような論理演算φを図１
に示した演算回路１２４が行なって出力することにな
る。なお、図９においては、論理演算／φにおいて、置
換が行なわれるのが、アドレス信号の下位３ビットのみ
であったため、それに対する逆演算も下位３ビットのみ
について示している。
に示した演算回路１２４が行なって出力することにな
る。なお、図９においては、論理演算／φにおいて、置
換が行なわれるのが、アドレス信号の下位３ビットのみ
であったため、それに対する逆演算も下位３ビットのみ
について示している。
【０１０７】図１に示したとおり、セルフバーンインテ
ストモードにおいては、演算回路１２４からの出力がア
ドレス切換回路１２６から行デコーダ１０２に対して与
えられるので、メモリセルの選択に対して、等価的に演
算／φが行なわれることになる。したがって、内部行ア
ドレス発生回路１２２から見ると、出力したアドレス信
号に、演算回路１２４において論理演算φが行なわれた
後に、実際のメモリセルの選択動作において、論理演算
φの逆演算である／φが行なわれ、メモリセルの選択が
行なわれることになる。したがって、内部行アドレス発
生回路１２２から出力されたアドレスが、メモリセルア
レイ１００において選択されるメモリセルの物理アドレ
スと一致することになる。
ストモードにおいては、演算回路１２４からの出力がア
ドレス切換回路１２６から行デコーダ１０２に対して与
えられるので、メモリセルの選択に対して、等価的に演
算／φが行なわれることになる。したがって、内部行ア
ドレス発生回路１２２から見ると、出力したアドレス信
号に、演算回路１２４において論理演算φが行なわれた
後に、実際のメモリセルの選択動作において、論理演算
φの逆演算である／φが行なわれ、メモリセルの選択が
行なわれることになる。したがって、内部行アドレス発
生回路１２２から出力されたアドレスが、メモリセルア
レイ１００において選択されるメモリセルの物理アドレ
スと一致することになる。
【０１０８】図１０は、メモリセルアレイに対するデー
タ書込の際に、実効的に外部から与えられた書込データ
Ｄｉｎに対して行なわれるデータスクランブル処理に対
応する論理演算／ηに対応する論理回路の構成を示す。
すなわち、書込データＤｉｎに対して、アドレス信号Ａ
０Ｒとの排他的論理和演算を行なった結果が、メモリセ
ルに対して書込まれるデータＤｃｅｌｌとなる。
タ書込の際に、実効的に外部から与えられた書込データ
Ｄｉｎに対して行なわれるデータスクランブル処理に対
応する論理演算／ηに対応する論理回路の構成を示す。
すなわち、書込データＤｉｎに対して、アドレス信号Ａ
０Ｒとの排他的論理和演算を行なった結果が、メモリセ
ルに対して書込まれるデータＤｃｅｌｌとなる。
【０１０９】図１１は、図１０に示した／η論理演算回
路の動作を説明する図である。すなわち、行アドレスの
最下位ビットＡ０Ｒが０である場合は、外部から与えら
れる書込データＤｉｎと、メモリセルに書込まれるデー
タＤｃｅｌｌとは一致する。一方で、行アドレス信号の
最下位ビットのＡ０Ｒが１である場合は、外部から与え
られる書込データＤｉｎに対して、メモリセルに書込ま
れるデータＤｃｅｌｌは反転したデータとなっている。
路の動作を説明する図である。すなわち、行アドレスの
最下位ビットＡ０Ｒが０である場合は、外部から与えら
れる書込データＤｉｎと、メモリセルに書込まれるデー
タＤｃｅｌｌとは一致する。一方で、行アドレス信号の
最下位ビットのＡ０Ｒが１である場合は、外部から与え
られる書込データＤｉｎに対して、メモリセルに書込ま
れるデータＤｃｅｌｌは反転したデータとなっている。
【０１１０】図１１は、図１０に示した論理演算／ηの
反転論理演算ηを行なう回路を示す図である。
反転論理演算ηを行なう回路を示す図である。
【０１１１】すなわち、行アドレス信号の最下位ビット
の信号Ａ０Ｒとメモリセルへの書込データＤｃｅｌｌと
の排他的論理和演算結果が、外部から与えられる書込デ
ータＤｉｎに対応する。
の信号Ａ０Ｒとメモリセルへの書込データＤｃｅｌｌと
の排他的論理和演算結果が、外部から与えられる書込デ
ータＤｉｎに対応する。
【０１１２】図１３は、図１２に示した論理演算回路η
の動作を説明する図である。信号Ａ０Ｒが１である場合
は、信号Ｄｃｅｌｌが反転された信号が信号Ｄｉｎとな
るので、図１１と対比することで、図１２の回路動作
が、論理演算／ηの反転論理演算となっていることがわ
かる。
の動作を説明する図である。信号Ａ０Ｒが１である場合
は、信号Ｄｃｅｌｌが反転された信号が信号Ｄｉｎとな
るので、図１１と対比することで、図１２の回路動作
が、論理演算／ηの反転論理演算となっていることがわ
かる。
【０１１３】図１４は、図３２に示したようなチェッカ
パターンをメモリセルに書込む場合に、外部から与える
べき書込データを示す図である。すなわち、図１４にお
いては、奇数番目のワード線に接続されるメモリセルに
対して“Ｌ”レベルのデータＤｃｅｌｌを、奇数番目の
ワード線に接続されるメモリセルに対して、“Ｈ”レベ
ルのデータＤｃｅｌｌをそれぞれ書込む場合について示
している。図１２において説明したとおり、信号Ｄｃｅ
ｌｌに対して、論理演算ηを行なった結果が、外部デー
タとして書込まれるべきデータＤｉｎとなる。図１３を
参照して、このような論理演算をＤｃｅｌｌに対して行
なうと、書込データＤｉｎとしては、すべてのワード線
に接続されるメモリセルに対して、“Ｌ”レベル固定で
よいことがわかる。
パターンをメモリセルに書込む場合に、外部から与える
べき書込データを示す図である。すなわち、図１４にお
いては、奇数番目のワード線に接続されるメモリセルに
対して“Ｌ”レベルのデータＤｃｅｌｌを、奇数番目の
ワード線に接続されるメモリセルに対して、“Ｈ”レベ
ルのデータＤｃｅｌｌをそれぞれ書込む場合について示
している。図１２において説明したとおり、信号Ｄｃｅ
ｌｌに対して、論理演算ηを行なった結果が、外部デー
タとして書込まれるべきデータＤｉｎとなる。図１３を
参照して、このような論理演算をＤｃｅｌｌに対して行
なうと、書込データＤｉｎとしては、すべてのワード線
に接続されるメモリセルに対して、“Ｌ”レベル固定で
よいことがわかる。
【０１１４】図１５は、図１４の場合とは反対に、偶数
番目のワード線に接続されるメモリセルに対して“Ｈ”
レベルのデータＤｃｅｌｌを、奇数番目のワード線に接
続されるメモリセルに対して“Ｌ”レベルのデータＤｃ
ｅｌｌを書込む場合についての、データＤｃｅｌｌとデ
ータＤｉｎとの対応を示す図である。
番目のワード線に接続されるメモリセルに対して“Ｈ”
レベルのデータＤｃｅｌｌを、奇数番目のワード線に接
続されるメモリセルに対して“Ｌ”レベルのデータＤｃ
ｅｌｌを書込む場合についての、データＤｃｅｌｌとデ
ータＤｉｎとの対応を示す図である。
【０１１５】図１４におけるのと同様に、データＤｃｅ
ｌｌに対して、論理演算ηを行なうと、書込データＤｉ
ｎとしては“Ｈ”レベル固定でよいことがわかる。
ｌｌに対して、論理演算ηを行なうと、書込データＤｉ
ｎとしては“Ｈ”レベル固定でよいことがわかる。
【０１１６】つまり、図３２に示したようなチェッカパ
ターンをメモリセルに対して書込むためには、各列ごと
に、書込データを交互に“Ｈ”レベル固定とするか、
“Ｌ”レベル固定とすればよいことになる。
ターンをメモリセルに対して書込むためには、各列ごと
に、書込データを交互に“Ｈ”レベル固定とするか、
“Ｌ”レベル固定とすればよいことになる。
【０１１７】なお、以上説明したような論理演算φまた
はηは、メモリセルアレイにおけるメモリセル、ワード
線およびビット線対の配置の仕方に応じて変化する。
はηは、メモリセルアレイにおけるメモリセル、ワード
線およびビット線対の配置の仕方に応じて変化する。
【０１１８】したがって、図３２に示したようなチェッ
カパターンをメモリセルに書込む場合に書込データとし
て与えるデータのレベルは、各半導体記憶装置の構成に
応じて変化させることが必要となる。
カパターンをメモリセルに書込む場合に書込データとし
て与えるデータのレベルは、各半導体記憶装置の構成に
応じて変化させることが必要となる。
【０１１９】図１６は、図１に示した入力制御回路１７
２、データ出力回路１７４、データスクランブラ１７６
および切換回路１７８の構成を示す概略ブロック図であ
る。
２、データ出力回路１７４、データスクランブラ１７６
および切換回路１７８の構成を示す概略ブロック図であ
る。
【０１２０】入力制御回路１７２は、外部から与えられ
る書込データＤｉｎを一方の入力に、信号ＳＢＴをイン
バータ１７２２により反転した信号を他方の入力として
受けるＮＡＮＤ回路１７２４と、ＮＡＮＤ回路１７２４
の出力を反転して出力するインバータ１７２６とを含
む。
る書込データＤｉｎを一方の入力に、信号ＳＢＴをイン
バータ１７２２により反転した信号を他方の入力として
受けるＮＡＮＤ回路１７２４と、ＮＡＮＤ回路１７２４
の出力を反転して出力するインバータ１７２６とを含
む。
【０１２１】したがって、信号ＳＢＴが不活性である期
間は、ＮＡＮＤゲート１７２４は閉じた状態である。
間は、ＮＡＮＤゲート１７２４は閉じた状態である。
【０１２２】一方データ出力回路１７４は、カウンタ回
路１３０から出力される行アドレス信号の最上位ビット
のＲＡｎを受ける２ビットカウンタ１７４２を含む。
路１３０から出力される行アドレス信号の最上位ビット
のＲＡｎを受ける２ビットカウンタ１７４２を含む。
【０１２３】データスクランブラ回路１７６は、２ビッ
トカウンタ１７４２の出力の信号ＺＡＱ０と行アドレス
信号の最下位ビットＡ０Ｒを受ける排他的論理和回路１
７６２を含む。切換スイッチ１７８は、信号ＳＢＴの活
性化（“Ｈ”への変化）に応じて、ライトドライバ回路
１８２と、インバータ回路１７２６との接続を遮断状態
とするｐチャネルＭＯＳトランジスタ１７８２と、信号
ＳＢＴの活性化に応じて、データスクランブラ１７６の
出力とライトドライバ回路１８２とを導通状態とするｎ
チャネルＭＯＳトランジスタ１７８４とを含む。
トカウンタ１７４２の出力の信号ＺＡＱ０と行アドレス
信号の最下位ビットＡ０Ｒを受ける排他的論理和回路１
７６２を含む。切換スイッチ１７８は、信号ＳＢＴの活
性化（“Ｈ”への変化）に応じて、ライトドライバ回路
１８２と、インバータ回路１７２６との接続を遮断状態
とするｐチャネルＭＯＳトランジスタ１７８２と、信号
ＳＢＴの活性化に応じて、データスクランブラ１７６の
出力とライトドライバ回路１８２とを導通状態とするｎ
チャネルＭＯＳトランジスタ１７８４とを含む。
【０１２４】したがって、信号ＳＢＴが不活性である期
間は、外部から与えられた書込データＤｉｎがライトド
ライバ回路１８２に与えられる。これに対して、信号Ｓ
ＢＴが活性である期間は、データ出力回路１７４からの
データが、ライトドライバ回路１８２に与えられる構成
となっている。
間は、外部から与えられた書込データＤｉｎがライトド
ライバ回路１８２に与えられる。これに対して、信号Ｓ
ＢＴが活性である期間は、データ出力回路１７４からの
データが、ライトドライバ回路１８２に与えられる構成
となっている。
【０１２５】図１７は、図１６に示した２ビットカウン
タ１７４２の構成を示す概略ブロック図である。
タ１７４２の構成を示す概略ブロック図である。
【０１２６】図１７に示す２ビットカウンタも、基本的
には初段のラッチ回路１７４４と次段のラッチ回路１７
４６とが直列に接続された構成となっている。この２ビ
ットカウンタ回路は、信号ＲＡｎの変化をカウントする
構成となっていること、および信号ＳＢＴの活性化（そ
の反転信号である信号／ＳＢＴが“Ｌ”レベルとなる）
構成となっていること以外は、周知な構成であるので、
その構成の説明および動作の説明については省略する。
には初段のラッチ回路１７４４と次段のラッチ回路１７
４６とが直列に接続された構成となっている。この２ビ
ットカウンタ回路は、信号ＲＡｎの変化をカウントする
構成となっていること、および信号ＳＢＴの活性化（そ
の反転信号である信号／ＳＢＴが“Ｌ”レベルとなる）
構成となっていること以外は、周知な構成であるので、
その構成の説明および動作の説明については省略する。
【０１２７】第１のラッチ回路１７４４から出力される
信号ＺＡＱ０が、データ出力回路１７４からデータスク
ランブラ１７６に対して出力される。
信号ＺＡＱ０が、データ出力回路１７４からデータスク
ランブラ１７６に対して出力される。
【０１２８】図１８は、図１７に示した２ビットカウン
タの動作を説明するタイミングチャートである。
タの動作を説明するタイミングチャートである。
【０１２９】時刻ｔ１において、信号／ＳＢＴが“Ｌ”
レベル（信号ＳＢＴが活性化したことに対応。すなわ
ち、バーンインモードに入ったことに対応する。）に応
じて、ラッチ回路１７４４およびラッチ回路１７４６が
活性化し、ラッチ回路１７４４の出力信号ＡＱ０および
信号ＺＡＱ０がそれぞれ状態を反転させる。すなわち、
信号ＡＱ０は、“Ｌ”レベルから“Ｈ”レベルへ、信号
ＺＡＱ０は、“Ｈ”レベルから“Ｌ”レベルへと変化す
る。
レベル（信号ＳＢＴが活性化したことに対応。すなわ
ち、バーンインモードに入ったことに対応する。）に応
じて、ラッチ回路１７４４およびラッチ回路１７４６が
活性化し、ラッチ回路１７４４の出力信号ＡＱ０および
信号ＺＡＱ０がそれぞれ状態を反転させる。すなわち、
信号ＡＱ０は、“Ｌ”レベルから“Ｈ”レベルへ、信号
ＺＡＱ０は、“Ｈ”レベルから“Ｌ”レベルへと変化す
る。
【０１３０】一方、バーンインモードに入ったことによ
り、カウンタ１３０から行アドレス信号ＲＡ０〜ＲＡｎ
が順次活性化されて出力される。図２に示したカウンタ
回路において、すべての行選択は終了し、キャリー信号
ＲＡＰが活性（”Ｈ”レベル）となるのに応じて、時刻
ｔ２において、信号Ｑ０のレベルが反転する。さらに、
時刻ｔ２から所定時間経過後に、信号ＲＡＰが再び不活
性状態（”Ｌ”レベル）となるのに応じて、信号ＡＱ０
およびＺＡＱ０のレベルが反転する。したがって、信号
ＺＡＱ０のレベルは、バーンインテストモードにおい
て、すべての行に対する選択動作が一巡するごとに反転
することになる。
り、カウンタ１３０から行アドレス信号ＲＡ０〜ＲＡｎ
が順次活性化されて出力される。図２に示したカウンタ
回路において、すべての行選択は終了し、キャリー信号
ＲＡＰが活性（”Ｈ”レベル）となるのに応じて、時刻
ｔ２において、信号Ｑ０のレベルが反転する。さらに、
時刻ｔ２から所定時間経過後に、信号ＲＡＰが再び不活
性状態（”Ｌ”レベル）となるのに応じて、信号ＡＱ０
およびＺＡＱ０のレベルが反転する。したがって、信号
ＺＡＱ０のレベルは、バーンインテストモードにおい
て、すべての行に対する選択動作が一巡するごとに反転
することになる。
【０１３１】すべての行に対する選択動作が一巡する期
間は、列アドレスが固定されているので、たとえば、時
刻ｔ１〜時刻ｔ２の期間においては、データ出力回路か
らは“Ｌ”レベルのデータが出力されることにより、図
１４に示したとおり、メモリセルに書込まれるＤｃｅｌ
ｌは“Ｌ”レベルと“Ｈ”レベルとを交互に繰返すこと
になる。
間は、列アドレスが固定されているので、たとえば、時
刻ｔ１〜時刻ｔ２の期間においては、データ出力回路か
らは“Ｌ”レベルのデータが出力されることにより、図
１４に示したとおり、メモリセルに書込まれるＤｃｅｌ
ｌは“Ｌ”レベルと“Ｈ”レベルとを交互に繰返すこと
になる。
【０１３２】行選択動作が一巡した後、再び最初の行か
らの選択動作が始まる際には、図２において説明したと
おり、列アドレスは１つ増加している。一方、図１８に
おいて説明したとおり、書込信号Ｄｉｎはそのレベルを
反転し“Ｈ”レベルとなっている。
らの選択動作が始まる際には、図２において説明したと
おり、列アドレスは１つ増加している。一方、図１８に
おいて説明したとおり、書込信号Ｄｉｎはそのレベルを
反転し“Ｈ”レベルとなっている。
【０１３３】したがって、図１５において説明したとお
り、最初の１列目とは、反転したデータが２列目のメモ
リセルに対して順次書込まれる。
り、最初の１列目とは、反転したデータが２列目のメモ
リセルに対して順次書込まれる。
【０１３４】以上のようにして、図３２に示したような
チェッカパターンをメモリセルに書込むことが可能とな
る。
チェッカパターンをメモリセルに書込むことが可能とな
る。
【０１３５】図１９は、バーンインモードにおける半導
体記憶装置１０００の動作を説明するタイミングチャー
トである。
体記憶装置１０００の動作を説明するタイミングチャー
トである。
【０１３６】時刻ｔ１において、バーンインモード指定
信号ＳＢＴが活性状態（“Ｈ”レベル）となるのに応じ
て、図１８において説明したように、データ出力回路１
７４の出力レベルは、時刻ｔ２において“Ｌ”レベルに
変化する。一方で、リング発振器２２８が発振動作を開
始し、内部クロック信号ｉｎｔ．ＣＬＫを受けて、カウ
ンタ１３０がカウント動作を行なう。内部行アドレス発
生回路１２２からは、カウンタ回路１３０からの出力に
応じて、まず第０番目の行を選択する行アドレス信号が
出力される。一方、カウンタ１３０から出力される列ア
ドレス信号は、第０番目の列に対応するものとなってい
る。
信号ＳＢＴが活性状態（“Ｈ”レベル）となるのに応じ
て、図１８において説明したように、データ出力回路１
７４の出力レベルは、時刻ｔ２において“Ｌ”レベルに
変化する。一方で、リング発振器２２８が発振動作を開
始し、内部クロック信号ｉｎｔ．ＣＬＫを受けて、カウ
ンタ１３０がカウント動作を行なう。内部行アドレス発
生回路１２２からは、カウンタ回路１３０からの出力に
応じて、まず第０番目の行を選択する行アドレス信号が
出力される。一方、カウンタ１３０から出力される列ア
ドレス信号は、第０番目の列に対応するものとなってい
る。
【０１３７】上述したとおり、列アドレスは、すべての
行についての選択動作が一巡するまで、このＣＡ＝０の
状態を維持することになる。
行についての選択動作が一巡するまで、このＣＡ＝０の
状態を維持することになる。
【０１３８】一方、内部行アドレス発生回路１２２から
は、所定の時間周期、たとえば１μｓで変化する内部／
ＲＡＳ信号が出力される。時刻ｔ３において、内部／Ｒ
ＡＳ信号が活性状態（“Ｌ”レベル）となるのに応じ
て、対応する行のワード線ＷＬ０が選択状態（“Ｈ”レ
ベル）となる。一方で、時刻ｔ２における内部／ＲＡＳ
信号の活性化に応じて、内部ＣＡＳ発生回路１３４から
出力される内部／ＣＡＳ信号も活性状態（“Ｌ”レベ
ル）へと変化する。一方、列アドレスＣＡ＝０を選択す
る列選択信号ＣＳＬも活性状態（“Ｈ”レベル）となっ
て、対応する列に接続するメモリセルに対して、データ
出力回路１７４からの出力データの書込が行なわれる。
は、所定の時間周期、たとえば１μｓで変化する内部／
ＲＡＳ信号が出力される。時刻ｔ３において、内部／Ｒ
ＡＳ信号が活性状態（“Ｌ”レベル）となるのに応じ
て、対応する行のワード線ＷＬ０が選択状態（“Ｈ”レ
ベル）となる。一方で、時刻ｔ２における内部／ＲＡＳ
信号の活性化に応じて、内部ＣＡＳ発生回路１３４から
出力される内部／ＣＡＳ信号も活性状態（“Ｌ”レベ
ル）へと変化する。一方、列アドレスＣＡ＝０を選択す
る列選択信号ＣＳＬも活性状態（“Ｈ”レベル）となっ
て、対応する列に接続するメモリセルに対して、データ
出力回路１７４からの出力データの書込が行なわれる。
【０１３９】時刻ｔ４において、内部／ＲＡＳが不活性
状態（“Ｈ”レベル）となるのに応じて、内部／ＣＡＳ
信号の不活性状態（“Ｈ”レベル）へと変化する。一
方、この時刻ｔ４における内部／ＲＡＳ信号の立上がり
のエッジに応じて、すなわち、リング発振器１２８から
出力される内部クロック信号ｉｎｔ．ＣＬＫの立上がり
に応じて、カウンタ１３０から出力される行アドレス信
号が１だけ増加する。内部／ＲＡＳの不活性化に伴っ
て、ワード線ＷＬ０は非選択状態となり、列選択信号Ｃ
ＳＬも不活性となる。
状態（“Ｈ”レベル）となるのに応じて、内部／ＣＡＳ
信号の不活性状態（“Ｈ”レベル）へと変化する。一
方、この時刻ｔ４における内部／ＲＡＳ信号の立上がり
のエッジに応じて、すなわち、リング発振器１２８から
出力される内部クロック信号ｉｎｔ．ＣＬＫの立上がり
に応じて、カウンタ１３０から出力される行アドレス信
号が１だけ増加する。内部／ＲＡＳの不活性化に伴っ
て、ワード線ＷＬ０は非選択状態となり、列選択信号Ｃ
ＳＬも不活性となる。
【０１４０】以下同様にして、内部／ＲＡＳ信号の活性
化（“Ｌ”レベルの変化）に応じて、対応するワード線
ＷＬの選択が行なわれ、対応する列（図１９に示した範
囲では列アドレスＣＡ＝０）を選択する列選択信号ＣＳ
Ｌが活性化する。
化（“Ｌ”レベルの変化）に応じて、対応するワード線
ＷＬの選択が行なわれ、対応する列（図１９に示した範
囲では列アドレスＣＡ＝０）を選択する列選択信号ＣＳ
Ｌが活性化する。
【０１４１】図１８において説明したとおり、すべての
行に対する選択動作が一巡するまでは、データ出力回路
１７４からの出力データは“Ｌ”レベルを保持する。
行に対する選択動作が一巡するまでは、データ出力回路
１７４からの出力データは“Ｌ”レベルを保持する。
【０１４２】バーンインテストモードにおいては、外部
からの指示に応じて、半導体記憶装置１０００内で発生
した内部アドレスに対応するメモリセルに対して、デー
タ出力回路１７４から出力されるデータが順次書込まれ
ていき、図３２に示したようなチェッカパターンの書込
が行なわれる。
からの指示に応じて、半導体記憶装置１０００内で発生
した内部アドレスに対応するメモリセルに対して、デー
タ出力回路１７４から出力されるデータが順次書込まれ
ていき、図３２に示したようなチェッカパターンの書込
が行なわれる。
【０１４３】したがって、外部から半導体記憶装置１０
００に対しては、外部電源電位ｅｘｔ．Ｖｃｃと接地電
位ＧＮＤと、テストモード信号ＴＳの３つを与えるのみ
で、バーンインテスト動作を行なわせることが可能とな
る。
００に対しては、外部電源電位ｅｘｔ．Ｖｃｃと接地電
位ＧＮＤと、テストモード信号ＴＳの３つを与えるのみ
で、バーンインテスト動作を行なわせることが可能とな
る。
【０１４４】図２０は、図１に示したテストモード設定
回路１２０の構成の一部を示す回路図である。
回路１２０の構成の一部を示す回路図である。
【０１４５】図２０に示すように、テストモード信号入
力端子から互いに直列に接続し、各々がダイオード接続
されたｎチャネルＭＯＳトランジスタがｎ個設けられて
いる。テストモード入力端子に対して、以下の関係が満
たされる場合に、ｎ個に直列接続した最終段のｎチャネ
ルＭＯＳトランジスタ１２０６のソース電位が電源電位
Ｖｃｃ以上となる。
力端子から互いに直列に接続し、各々がダイオード接続
されたｎチャネルＭＯＳトランジスタがｎ個設けられて
いる。テストモード入力端子に対して、以下の関係が満
たされる場合に、ｎ個に直列接続した最終段のｎチャネ
ルＭＯＳトランジスタ１２０６のソース電位が電源電位
Ｖｃｃ以上となる。
【０１４６】ＶTS＞Ｖｃｃ＋ｎ×Ｖｔｈ ここで、ＶTSはテストモード信号入力端子に与えられる
信号電圧である。
信号電圧である。
【０１４７】この直列接続されたｎチャネルＭＯＳトラ
ンジスタの最終段のトランジスタ１２０６のソース電位
を信号ＳＢＴとして用いることで、たとえば、このテス
ト信号入力端子を他の信号の入力端子と共用する構成と
することも可能である。
ンジスタの最終段のトランジスタ１２０６のソース電位
を信号ＳＢＴとして用いることで、たとえば、このテス
ト信号入力端子を他の信号の入力端子と共用する構成と
することも可能である。
【０１４８】以上説明したとおり、実施の形態１の半導
体記憶装置１０００においては、外部から外部電源電位
ｅｘｔ．Ｖｃｃ、接地電位ＧＮＤならびにテストモード
指定信号ＴＳのみを与えるだけで、メモリセルアレイに
対してチェッカパターンを書込むバーンインテストを行
なうことが可能である。
体記憶装置１０００においては、外部から外部電源電位
ｅｘｔ．Ｖｃｃ、接地電位ＧＮＤならびにテストモード
指定信号ＴＳのみを与えるだけで、メモリセルアレイに
対してチェッカパターンを書込むバーンインテストを行
なうことが可能である。
【０１４９】したがって、バーンインテストを行なう場
合に、テスタの側において、ソフトウェア的にスクラン
ブル処理を考慮したアドレス信号の発生および書込デー
タの発生を行なう必要がなくなる。
合に、テスタの側において、ソフトウェア的にスクラン
ブル処理を考慮したアドレス信号の発生および書込デー
タの発生を行なう必要がなくなる。
【０１５０】つまり、高速かつ容易に半導体記憶装置１
０００のバーンインテストを行なうことが可能である。
０００のバーンインテストを行なうことが可能である。
【０１５１】さらに、外部から与える信号が上記の３つ
でよいため、たとえば、ウェハ状態においても、各チッ
プごとに必要となるプローブ針の本数は３本でよく、ウ
ェハ状態においてバーンインテストを行なうことも可能
となる。
でよいため、たとえば、ウェハ状態においても、各チッ
プごとに必要となるプローブ針の本数は３本でよく、ウ
ェハ状態においてバーンインテストを行なうことも可能
となる。
【０１５２】［実施の形態２］図２１は、本発明の実施
の形態２のテストモード設定回路１２１の構成を示す回
路図である。
の形態２のテストモード設定回路１２１の構成を示す回
路図である。
【０１５３】実施の形態１の半導体記憶装置１０００の
構成と異なる点は、外部電源電位入力端子以外に、テス
トモード信号入力端子を介しても、電源電位を内部回路
に供給することが可能な構成としている点である。
構成と異なる点は、外部電源電位入力端子以外に、テス
トモード信号入力端子を介しても、電源電位を内部回路
に供給することが可能な構成としている点である。
【０１５４】テストモード設定回路１２１は、テストモ
ード信号入力端子と接地電位ＧＮＤとの間に接続する高
抵抗素子Ｒ１と、テストモード入力端子と接地電位との
間に設けられるダイオード接続されたトランジスタＴＤ
と、テストモード信号入力端子と電源供給線との間に接
続されるダイオードＤ１とを含む。
ード信号入力端子と接地電位ＧＮＤとの間に接続する高
抵抗素子Ｒ１と、テストモード入力端子と接地電位との
間に設けられるダイオード接続されたトランジスタＴＤ
と、テストモード信号入力端子と電源供給線との間に接
続されるダイオードＤ１とを含む。
【０１５５】テストモード信号入力端子に、外部電源電
位ｅｘｔ．Ｖｃｃ以上の電位を与えることで、信号ＳＢ
Ｔは活性状態の“Ｈ”レベルとなり、半導体記憶装置１
０００の内部回路に電源電位を供給する電源供給線に
は、テストモード信号入力端子を介して、この端子に与
えられた電位よりもダイオードＤ１の立上がり電圧だけ
降下した内部電源電位ｉｎｔ．Ｖｃｃが供給される。
位ｅｘｔ．Ｖｃｃ以上の電位を与えることで、信号ＳＢ
Ｔは活性状態の“Ｈ”レベルとなり、半導体記憶装置１
０００の内部回路に電源電位を供給する電源供給線に
は、テストモード信号入力端子を介して、この端子に与
えられた電位よりもダイオードＤ１の立上がり電圧だけ
降下した内部電源電位ｉｎｔ．Ｖｃｃが供給される。
【０１５６】その他の点は、図１に示した半導体記憶装
置１０００の構成と同様である。以上のような構成とす
ることで、バーンインテストを行なう際に、外部からは
テストモード信号入力端子および接地電位供給端子の２
つに所定の電位を供給するのみでよくなる。
置１０００の構成と同様である。以上のような構成とす
ることで、バーンインテストを行なう際に、外部からは
テストモード信号入力端子および接地電位供給端子の２
つに所定の電位を供給するのみでよくなる。
【０１５７】したがって、バーンインテスト時にチップ
当りに必要となるプローブ針の本数をさらに削減するこ
とが可能となる。
当りに必要となるプローブ針の本数をさらに削減するこ
とが可能となる。
【０１５８】図２２は、上述したような各チップにつ
き、２本のプローブ針を用いる場合のプローブカードを
プローブ針の方向から見た平面図であり、図２３は、プ
ローブカードの側面図である。
き、２本のプローブ針を用いる場合のプローブカードを
プローブ針の方向から見た平面図であり、図２３は、プ
ローブカードの側面図である。
【０１５９】図２２に示すように、プローブカードは、
ウェハ上に配列されたチップ位置に対応して、接地電位
を供給するプローブ針（図中黒丸）およびテストモード
信号入力端子に電源電位を供給するプローブ針（図中白
丸）をチップごとに有する構成となっている。
ウェハ上に配列されたチップ位置に対応して、接地電位
を供給するプローブ針（図中黒丸）およびテストモード
信号入力端子に電源電位を供給するプローブ針（図中白
丸）をチップごとに有する構成となっている。
【０１６０】同様の構成を、従来の半導体記憶装置に対
して行なうためには、たとえば電源供給用のプローブ
針、接地電位供給用のプローブ針、接地電位供給用のプ
ローブ針、テストモード信号用のプローブ針、アドレス
信号供給用のプローブ針、信号ｅｘｔ．ＲＡＳ等の制御
信号を供給するためのプローブ針等が必要となり、１チ
ップ当りに必要となるプローブ針の本数は本実施例の場
合に比べて著しく増加してしまう。
して行なうためには、たとえば電源供給用のプローブ
針、接地電位供給用のプローブ針、接地電位供給用のプ
ローブ針、テストモード信号用のプローブ針、アドレス
信号供給用のプローブ針、信号ｅｘｔ．ＲＡＳ等の制御
信号を供給するためのプローブ針等が必要となり、１チ
ップ当りに必要となるプローブ針の本数は本実施例の場
合に比べて著しく増加してしまう。
【０１６１】以上のような構成とすることで、ウェハ状
態において、バーンインテストを行なうことが可能とな
り、並列に多数のチップについてテストを行なうことが
できるので、テスト時間の短縮およびテストコストの削
減を図ることが可能となる。
態において、バーンインテストを行なうことが可能とな
り、並列に多数のチップについてテストを行なうことが
できるので、テスト時間の短縮およびテストコストの削
減を図ることが可能となる。
【０１６２】しかも、ウェハ状態でバーンインテストを
行なうことで、不良チップに対するモールド化のための
コストを削減することも可能となる。
行なうことで、不良チップに対するモールド化のための
コストを削減することも可能となる。
【０１６３】［実施の形態３］図２４は、本発明の実施
の形態３の半導体記憶装置がウェハ上に形成されている
際の構成を示す平面図である。
の形態３の半導体記憶装置がウェハ上に形成されている
際の構成を示す平面図である。
【０１６４】図２４においては、ウェハ内に２次元的に
配列された各半導体記憶装置チップに対して、これらの
チップをダイサーにより分離加工する際の余裕領域であ
るダイシング部に、電源電位および接地電位を供給する
配線が設けられる構成となっている。
配列された各半導体記憶装置チップに対して、これらの
チップをダイサーにより分離加工する際の余裕領域であ
るダイシング部に、電源電位および接地電位を供給する
配線が設けられる構成となっている。
【０１６５】すなわち、実施の形態３の半導体記憶装置
においては、ウェハ状態であってチップ分離される前
に、ウェハ表面上の、たとえばファセット部分に電源供
給用のパッド４００および接地電位供給用のパッド４０
２を備える構成となっている。電源電位供給パッドから
は、各チップ間に存在するダイシング部を介して、各チ
ップに電源電位を供給する配線が設けられ、接地電位供
給パッド４０２からは、同様にして、ダイシング部に、
各チップに対して接地電位を供給するための配線が設け
られている。
においては、ウェハ状態であってチップ分離される前
に、ウェハ表面上の、たとえばファセット部分に電源供
給用のパッド４００および接地電位供給用のパッド４０
２を備える構成となっている。電源電位供給パッドから
は、各チップ間に存在するダイシング部を介して、各チ
ップに電源電位を供給する配線が設けられ、接地電位供
給パッド４０２からは、同様にして、ダイシング部に、
各チップに対して接地電位を供給するための配線が設け
られている。
【０１６６】図２５は、図２４に示した平面図におい
て、破線の円内を拡大した部分拡大図である。
て、破線の円内を拡大した部分拡大図である。
【０１６７】電源電位供給用パッド４００からダイシン
グ部を経由して、各チップに対して電源電位を供給する
電源電位供給配線が設けられる。
グ部を経由して、各チップに対して電源電位を供給する
電源電位供給配線が設けられる。
【０１６８】一方、接地電位供給用パッド４０２から
は、ダイシング部を経由して、各チップに接地電位を供
給するための接地電位供給配線が設けられている。
は、ダイシング部を経由して、各チップに接地電位を供
給するための接地電位供給配線が設けられている。
【０１６９】このような構成とすることで、ウェハ状態
におけるバーンインテストにおいて、各チップごとに電
源電位ないし接地電位を供給する必要がなくなる。
におけるバーンインテストにおいて、各チップごとに電
源電位ないし接地電位を供給する必要がなくなる。
【０１７０】実施の形態１の半導体記憶装置１０００を
図２４に示したようにウェハ上に配置している場合、ウ
ェハ状態でのバーンインテストを行なうためには、プロ
ーブカードには、各チップごとにテストモード指定信号
を供給するプローブ針が１本ずつ配置される構成となっ
ておればよい。
図２４に示したようにウェハ上に配置している場合、ウ
ェハ状態でのバーンインテストを行なうためには、プロ
ーブカードには、各チップごとにテストモード指定信号
を供給するプローブ針が１本ずつ配置される構成となっ
ておればよい。
【０１７１】一方、実施の形態２における半導体記憶装
置を、図２４に示したようにウェハ上に配置している場
合は、電源供給用パッド４００および接地電位供給用パ
ッド４０２から、それぞれ外部電源電位および接地電位
を供給するのみでバーンインテストをウェハ状態で行な
うことが可能となる。
置を、図２４に示したようにウェハ上に配置している場
合は、電源供給用パッド４００および接地電位供給用パ
ッド４０２から、それぞれ外部電源電位および接地電位
を供給するのみでバーンインテストをウェハ状態で行な
うことが可能となる。
【０１７２】したがって、この場合にはプローブ針から
信号をチップに供給することは不要となる。
信号をチップに供給することは不要となる。
【０１７３】以上のような構成とすることで、ウェハ状
態においても、容易に各チップごとにバーンインテスト
を行なうことが可能となり、テスト時間の短縮およびテ
ストコストの削減を図ることが可能となる。
態においても、容易に各チップごとにバーンインテスト
を行なうことが可能となり、テスト時間の短縮およびテ
ストコストの削減を図ることが可能となる。
【０１７４】図２６は、ウェハ状態において、図２５に
示したように配置された半導体記憶装置チップをダイサ
ーにより分離加工した後のチップの構成を示す上面図で
ある。
示したように配置された半導体記憶装置チップをダイサ
ーにより分離加工した後のチップの構成を示す上面図で
ある。
【０１７５】チップの周囲には、チップ分離加工後も残
存しているダイシング部（チップ分離加工時の加工余裕
領域）が存在している。図２５のような構成となってい
たことにより、チップ分離後も、半導体記憶装置チップ
においては、電源供給端子ないしテストモード指定信号
入力端子４１２からダイシング部に向かう配線が残存し
ており、接地電位供給用端子４１０からダイシング部へ
向かう表面上にも配線が残存していることになる。
存しているダイシング部（チップ分離加工時の加工余裕
領域）が存在している。図２５のような構成となってい
たことにより、チップ分離後も、半導体記憶装置チップ
においては、電源供給端子ないしテストモード指定信号
入力端子４１２からダイシング部に向かう配線が残存し
ており、接地電位供給用端子４１０からダイシング部へ
向かう表面上にも配線が残存していることになる。
【０１７６】図２７は、図２６に示したＡＡ′線に沿う
断面を示す断面図である。図２７においては、テストモ
ード指定信号入力端子ないし電源電圧入力端子は、２層
目のアルミ配線により形成される構成となっているもの
とする。２層目のアルミ配線の下層には、絶縁層を介し
て１層目のアルミ配線が存在しており、両者は、層間絶
縁膜に開口された接続孔を介して接続されている。一
方、１層目のアルミ配線の下層には、層間絶縁膜を介し
て、さらにポリシリコン配線層ＰＳが存在している。こ
のポリシリコン配線層ＰＳがダイシング部に至る配線を
形成している。
断面を示す断面図である。図２７においては、テストモ
ード指定信号入力端子ないし電源電圧入力端子は、２層
目のアルミ配線により形成される構成となっているもの
とする。２層目のアルミ配線の下層には、絶縁層を介し
て１層目のアルミ配線が存在しており、両者は、層間絶
縁膜に開口された接続孔を介して接続されている。一
方、１層目のアルミ配線の下層には、層間絶縁膜を介し
て、さらにポリシリコン配線層ＰＳが存在している。こ
のポリシリコン配線層ＰＳがダイシング部に至る配線を
形成している。
【０１７７】もちろん、このようなダイシング部に至る
配線をアルミ配線によって形成することも可能である
が、このようなポリシリコン配線とすることで、バーン
インテスト等を行なう際のチップの耐湿性を確保するこ
とが可能となる。
配線をアルミ配線によって形成することも可能である
が、このようなポリシリコン配線とすることで、バーン
インテスト等を行なう際のチップの耐湿性を確保するこ
とが可能となる。
【０１７８】したがって、図２７に示したような半導体
チップが図２５に示すように配列されている場合は、電
源供給用パッド４００に至る配線は、このポリシリコン
配線層により形成することが可能である。
チップが図２５に示すように配列されている場合は、電
源供給用パッド４００に至る配線は、このポリシリコン
配線層により形成することが可能である。
【０１７９】ただし、ポリシリコン配線部の抵抗値が問
題となるような場合は、たとえば電源電位供給用パッド
４００や接地電位供給用パッド４０２をウェハの複数の
箇所に配置することで、これら各パッドから半導体記憶
装置チップまでの実効的な距離を低減する構成とするこ
とも可能である。
題となるような場合は、たとえば電源電位供給用パッド
４００や接地電位供給用パッド４０２をウェハの複数の
箇所に配置することで、これら各パッドから半導体記憶
装置チップまでの実効的な距離を低減する構成とするこ
とも可能である。
【０１８０】
【発明の効果】請求項１および２記載の半導体記憶装置
は、外部からの指示に応じて、メモリセルにチェッカパ
ターン状に２値データが書込まれるので、メモリセルア
レイの構成を外部から考慮することなく、バーンインテ
ストを行なうことができる。したがって、テスト時間の
短縮およびテストコストの削減を図ることが可能とな
る。
は、外部からの指示に応じて、メモリセルにチェッカパ
ターン状に２値データが書込まれるので、メモリセルア
レイの構成を外部から考慮することなく、バーンインテ
ストを行なうことができる。したがって、テスト時間の
短縮およびテストコストの削減を図ることが可能とな
る。
【０１８１】請求項３記載野半導体記憶装置は、セルフ
リフレッシュ動作を行なう回路と、外部からの指示に応
じてメモリセルにチェッカパターンを書込む回路とを共
用する構成としたので、チップ面積の削減を図ることが
可能で、製造コストの低減を図ることが可能である。
リフレッシュ動作を行なう回路と、外部からの指示に応
じてメモリセルにチェッカパターンを書込む回路とを共
用する構成としたので、チップ面積の削減を図ることが
可能で、製造コストの低減を図ることが可能である。
【０１８２】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置の構成にいおて、バーンインテ
スト期間中は内部クロック信号周期が短くなるため、よ
り高速にバーンインテストを行なうことが可能となる。
３記載の半導体記憶装置の構成にいおて、バーンインテ
スト期間中は内部クロック信号周期が短くなるため、よ
り高速にバーンインテストを行なうことが可能となる。
【０１８３】請求項５記載の半導体記憶装置は、動作モ
ードの設定および内部回路への電源電位供給を同一のテ
スト端子から行なう構成としたので、バーンインテスト
時に１チップ当りに必要なプローブ針の数を削減するこ
とが可能である。
ードの設定および内部回路への電源電位供給を同一のテ
スト端子から行なう構成としたので、バーンインテスト
時に１チップ当りに必要なプローブ針の数を削減するこ
とが可能である。
【０１８４】したがって、ウェハ状態においても、バー
ンインテストを行なうことが可能で、並列テストにより
テストコストの削減を図ることが可能で、不良チップに
対するアセンブリコストの削減を図ることも可能であ
る。
ンインテストを行なうことが可能で、並列テストにより
テストコストの削減を図ることが可能で、不良チップに
対するアセンブリコストの削減を図ることも可能であ
る。
【０１８５】請求項６および７記載の半導体記憶装置
は、チップ分離時の加工余裕領域（ダイシング部）に配
置された配線により、各チップに対して電源電位および
接地電位を供給することが可能で、バーンインテスト等
においてチップ当りに必要なプローブ針の数を削減する
ことが可能である。したがって、ウェハ状態でのテスト
を行なうことが容易となる。
は、チップ分離時の加工余裕領域（ダイシング部）に配
置された配線により、各チップに対して電源電位および
接地電位を供給することが可能で、バーンインテスト等
においてチップ当りに必要なプローブ針の数を削減する
ことが可能である。したがって、ウェハ状態でのテスト
を行なうことが容易となる。
【０１８６】請求項８記載の半導体記憶装置は、加工余
裕領域まで延在する配線がポリシリコン配線であるた
め、このような配線を設けた場合でも、耐湿性が劣化す
ることがない。
裕領域まで延在する配線がポリシリコン配線であるた
め、このような配線を設けた場合でも、耐湿性が劣化す
ることがない。
【０１８７】請求項９記載の半導体記憶装置は、ウェハ
状態において、ダイシング部に配置される配線から各チ
ップに電源電位等を供給することが可能であり、かつ電
源電位供給端子とテストモード信号入力端子とが共用さ
れる構成となっているので、さらに１チップ当りのプロ
ーブ針の本数を削減することが可能である。
状態において、ダイシング部に配置される配線から各チ
ップに電源電位等を供給することが可能であり、かつ電
源電位供給端子とテストモード信号入力端子とが共用さ
れる構成となっているので、さらに１チップ当りのプロ
ーブ針の本数を削減することが可能である。
【０１８８】請求項１０記載の半導体記憶装置は、加工
余裕領域まで延在する配線がポリシリコン配線であるた
め、このような配線を設けた場合でも、耐湿性が劣化す
ることがない。
余裕領域まで延在する配線がポリシリコン配線であるた
め、このような配線を設けた場合でも、耐湿性が劣化す
ることがない。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。
００の構成を示す概略ブロック図である。
【図２】 図１に示したカウンタ回路１３０の構成を示
す概略ブロック図である。
す概略ブロック図である。
【図３】 図２に示した２ビットカウンタの構成を示す
回路図である。
回路図である。
【図４】 図１に示したリング発振器１２８の構成の一
例を示す概略ブロック図である。
例を示す概略ブロック図である。
【図５】 図１に示したリング発振器１２８の構成の他
の例を示す概略ブロック図である。
の例を示す概略ブロック図である。
【図６】 アドレススクランブル処理に相当する論理回
路を示す回路図である。
路を示す回路図である。
【図７】 図６に示した論理回路の動作を説明するため
の図である。
の図である。
【図８】 アドレススクランブル処理の逆演算処理に対
応する論理回路を示す回路図である。
応する論理回路を示す回路図である。
【図９】 図８に示した論理回路の動作を説明するため
の図である。
の図である。
【図１０】 データスクランブル処理に対応する論理回
路を示す回路図である。
路を示す回路図である。
【図１１】 図１０に示した論理回路の動作を説明する
ための図である。
ための図である。
【図１２】 データスクランブル処理の逆演算処理に対
応する論理回路の構成を示す回路図である。
応する論理回路の構成を示す回路図である。
【図１３】 図１２に示した論理回路の動作を説明する
ための図である。
ための図である。
【図１４】 メモリセルに書込まれるデータＤｃｅｌｌ
と外部から与える書込データＤｉｎとの関係を示す第１
の対応図である。
と外部から与える書込データＤｉｎとの関係を示す第１
の対応図である。
【図１５】 データＤｃｅｌｌとデータＤｉｎとの対応
を示す第２の対応図である。
を示す第２の対応図である。
【図１６】 入力制御回路１７２、データ出力回路１７
４、データスクランブル回路１７６および切換スイッチ
１７８の構成を示す概略ブロック図である。
４、データスクランブル回路１７６および切換スイッチ
１７８の構成を示す概略ブロック図である。
【図１７】 図１６に示した２ビットカウンタの構成を
示す概略ブロック図である。
示す概略ブロック図である。
【図１８】 図１７に示した２ビットカウンタの動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図１９】 バーンインモードにおける半導体記憶装置
１０００の動作を説明するためのタイミングチャートで
ある。
１０００の動作を説明するためのタイミングチャートで
ある。
【図２０】 図１に示したテストモード設定回路１２０
の一例を示す回路図である。
の一例を示す回路図である。
【図２１】 本発明の実施の形態２のテストモード設定
回路１２１の構成を示す回路図である。
回路１２１の構成を示す回路図である。
【図２２】 実施の形態２の半導体記憶装置に対するプ
ローブカードの構成を示す平面図である。
ローブカードの構成を示す平面図である。
【図２３】 図２２に示したプローブカードの側面図で
ある。
ある。
【図２４】 本発明の実施の形態３の半導体記憶装置が
ウェハ上に配置されている場合を示す平面図である。
ウェハ上に配置されている場合を示す平面図である。
【図２５】 図２４の部分拡大図である。
【図２６】 図２４に示した半導体チップの分離後の構
成を示す平面図である。
成を示す平面図である。
【図２７】 図２６のＡＡ′線に沿う断面図である。
【図２８】 従来の半導体記憶装置２０００のデータ書
込回路の構成を示す概略ブロック図である。
込回路の構成を示す概略ブロック図である。
【図２９】 従来の半導体記憶装置のアドレススクラン
ブルの一例を示す概念図である。
ブルの一例を示す概念図である。
【図３０】 従来の半導体記憶装置のメモリセル部の断
面構造を示す断面図である。
面構造を示す断面図である。
【図３１】 図３０に示した断面図に対する等価回路で
ある。
ある。
【図３２】 バーンインテスト時にメモリセルに書込ま
れるチェッカパターンを示す図である。
れるチェッカパターンを示す図である。
【図３３】 メモリセル、ワード線およびビット線対の
配置を示す概略ブロック図である。
配置を示す概略ブロック図である。
【図３４】 データスクランブルを説明するための概念
図である。
図である。
【図３５】 メモリセルへのデータ書込動作時のスクラ
ンブル処理を示すための概念図である。
ンブル処理を示すための概念図である。
１００ メモリセルアレイ、１０２ 行デコーダ、１０
４ 列デコーダ、１１０ アドレス信号入力端子、１２
０ テストモード設定回路、１２２ 内部行アドレス発
生回路、１２４ 演算回路、１２６ アドレス切換回
路、１２８ リング発振器、１３０ カウンタ回路、１
３２ 内部ＲＡＳ発生回路、１３４ 内部ＣＡＳ発生回
路、１３６ 内部／ＷＥ発生回路、１６０ 外部データ
入力端子、１６２ データ入力バッファ、１６４ ライ
トドライバ回路、１７２ 入力制御回路、１７４ デー
タ出力回路、１７６ データスクランブル回路、１７８
切換スイッチ、１０００、２０００ 半導体記憶装
置。
４ 列デコーダ、１１０ アドレス信号入力端子、１２
０ テストモード設定回路、１２２ 内部行アドレス発
生回路、１２４ 演算回路、１２６ アドレス切換回
路、１２８ リング発振器、１３０ カウンタ回路、１
３２ 内部ＲＡＳ発生回路、１３４ 内部ＣＡＳ発生回
路、１３６ 内部／ＷＥ発生回路、１６０ 外部データ
入力端子、１６２ データ入力バッファ、１６４ ライ
トドライバ回路、１７２ 入力制御回路、１７４ デー
タ出力回路、１７６ データスクランブル回路、１７８
切換スイッチ、１０００、２０００ 半導体記憶装
置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/301 Ｇ１１Ｃ 11/34 ３７１Ａ 27/04 Ｈ０１Ｌ 21/78 Ａ 21/822 27/04 Ｔ 27/108 27/10 ６２１Ｚ 21/8242 ６８１Ｃ
Claims (10)
- 【請求項１】 複数のビット線対と、 前記複数のビット線対に交差するワード線と、 前記ビット線対とワード線の交点に対応して行列状に配
置され、各々が２値データのいずれかを保持する複数の
メモリセルを含むメモリセルアレイと、 外部からの指示に応じて、第１の動作モード信号を活性
化する動作モード設定手段と、 前記第１の動作モード信号の活性化に応じて、前記メモ
リセルを物理アドレスに対応して順次選択する内部アド
レスを巡回するように出力する内部アドレス発生手段
と、 前記内部アドレス信号に応じて、対応するメモリセルを
選択し、データの書込を行なうメモリセル選択手段と、 前記複数のビット線対、複数のワード線および複数のメ
モリセルの配列に応じて、前記内部アドレス信号により
順次選択されるメモリセルに対して、チェッカパターン
状に前記２値データが書込まれるように、前記メモリセ
ル選択手段に内部書込データを出力する内部データ発生
手段とを備える、半導体記憶装置。 - 【請求項２】 前記内部アドレス発生手段は、 前記第１の動作モード信号に活性化に応じて、前記メモ
リセルアレイの行を物理アドレスに対応して順次選択す
る内部行アドレス信号を出力する内部行アドレス発生手
段と、 前記内部行アドレス発生手段による行選択が一巡するご
とに、順次選択する内部列アドレスを更新した内部列ア
ドレス信号を出力する内部列アドレス発生手段とを含
み、 前記メモリセル選択手段は、 前記内部行アドレス信号に応じて、対応するワード線を
選択する行選択手段と、 前記内部列アドレス信号に応じて、対応するビット線対
を選択し、データの書込を行なう列選択手段とを含む、
請求項１記載の半導体記憶装置。 - 【請求項３】 選択されたメモリセルの記憶情報に応じ
て、対応するビット線対の電位を相補的に駆動する複数
の感知増幅手段をさらに備え、 前記内部行アドレス発生手段は、 内部クロック発生手段と、 前記内部クロック発生手段の出力に応じて、内部行アド
レス信号を巡回するように出力する行アドレスカウント
手段とを含み、 前記動作モード設定手段は、 外部からの指示に応じて、前記第１の動作モード信号お
よび第２の動作モード信号のいずれかを活性化し、 前記第１の動作モード信号の活性化に応じて、前記行選
択手段および列選択手段により選択されるメモリセルに
対して、前記内部データ発生回路の出力が書込まれ、 前記第２の動作モード信号の活性化に応じて、前記列選
択手段は不活性化し前記行選択手段は、前記内部行アド
レス信号に応じて対応するワード線を選択し、かつ、前
記感知増幅手段は選択された前記ワード線に接続する複
数のメモリセルへ記憶情報の再書込を行なう、請求項２
記載の半導体記憶装置。 - 【請求項４】 前記内部クロック発生手段は、 前記第２の動作モード信号の活性化時よりも、前記第１
の動作モード信号の活性化時に出力する内部クロック信
号周期を短くする分周手段をさらに含む、請求項３記載
の半導体記憶装置。 - 【請求項５】 前記外部からの指示を電圧信号として受
けるテスト端子と、 前記テスト端子に与えられる電位を前記半導体記憶装置
に電源電圧として供給する電源電位供給手段とをさらに
備え、 前記動作モード設定手段は、前記テスト端子に与えられ
る電位に応じて、前記第１の動作モード信号を活性化す
る、請求項１記載の半導体記憶装置。 - 【請求項６】 形成された半導体基板からチップとして
分離される半導体記憶装置であって、 前記チップ表面の最外周部に存在する、分離加工の際の
加工余裕領域と、 前記加工余裕領域に囲まれるチップ表面の内部領域に配
置され、外部から電源電位が供給される電源端子と、 前記電源端子から前記加工余裕領域にまで延在する配線
とを備える、半導体記憶装置。 - 【請求項７】 前記半導体記憶装置は、形成された半導
体基板からチップとして分離され、 前記チップ表面の最外周部に存在する、分離加工の際の
加工余裕領域と、 前記加工余裕領域に囲まれるチップ表面の内部領域に配
置され、外部から電源電位が供給される複数の電源端子
と、 前記各電源端子から前記加工余裕領域にまで延在する配
線とをさらに備える、請求項１記載の半導体記憶装置。 - 【請求項８】 前記配線は、ポリシリコン配線である請
求項７記載の半導体記憶装置。 - 【請求項９】 前記半導体記憶装置は、形成された半導
体基板からチップとして分離され、前記チップ表面の最
外周部に存在する、分離加工の際の加工余裕領域と、 前記加工余裕領域に囲まれるチップ表面の内部領域に配
置され、外部から電源電位が供給される複数の電源端子
と、 前記各電源端子から前記加工余裕領域にまで延在する配
線とをさらに備え、 前記複数の電源端子は、前記テスト端子を含む、請求項
５記載の半導体記憶装置。 - 【請求項１０】 前記配線は、ポリシリコン配線である
請求項９記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325340A JPH10172298A (ja) | 1996-12-05 | 1996-12-05 | 半導体記憶装置 |
| TW086104658A TW331028B (en) | 1996-12-05 | 1997-04-11 | Semiconductor memory device |
| KR1019970019685A KR100272939B1 (ko) | 1996-12-05 | 1997-05-21 | 반도체 기억장치 |
| CN97115439A CN1096083C (zh) | 1996-12-05 | 1997-07-21 | 半导体存储器 |
| US08/905,542 US6065143A (en) | 1996-12-05 | 1997-08-04 | Semiconductor memory device capable of fast testing without externally considering address scramble or data scramble |
| DE19734908A DE19734908A1 (de) | 1996-12-05 | 1997-08-12 | Zum Schnelltest ohne externe Berücksichtigung einer Adressen- oder Datenverschlüsselung befähigte Halbleiterspeichereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325340A JPH10172298A (ja) | 1996-12-05 | 1996-12-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10172298A true JPH10172298A (ja) | 1998-06-26 |
Family
ID=18175720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325340A Withdrawn JPH10172298A (ja) | 1996-12-05 | 1996-12-05 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6065143A (ja) |
| JP (1) | JPH10172298A (ja) |
| KR (1) | KR100272939B1 (ja) |
| CN (1) | CN1096083C (ja) |
| DE (1) | DE19734908A1 (ja) |
| TW (1) | TW331028B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232133B1 (en) | 1998-12-30 | 2001-05-15 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a capacitor of semiconductor memory device |
| US6338970B1 (en) | 1998-12-24 | 2002-01-15 | Hyundai Electronics Industries Co., Ltd, | Ferroelectric capacitor of semiconductor device and method for fabricating the same |
| KR100386846B1 (ko) * | 2001-07-04 | 2003-06-09 | 엘지산전 주식회사 | 전자식 타임스위치의 시간 가속 테스트 방법 |
| US6594186B2 (en) | 2001-06-13 | 2003-07-15 | Saiko Epson Corporation | Semiconductor memory and burn-in method for the same |
| JP2004310802A (ja) * | 2003-04-01 | 2004-11-04 | Sony Corp | 半導体記憶装置 |
| US7085974B2 (en) | 2001-12-06 | 2006-08-01 | Seiko Epson Corporation | Semiconductor device, method of testing the same and electronic instrument |
| JP2008305532A (ja) * | 2007-06-08 | 2008-12-18 | Hynix Semiconductor Inc | 半導体メモリ装置及びその読み取り／書き込み方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4249285B2 (ja) * | 1998-03-25 | 2009-04-02 | 株式会社アドバンテスト | フィジカル変換定義編集装置 |
| JP3797810B2 (ja) * | 1998-11-30 | 2006-07-19 | 松下電器産業株式会社 | 半導体装置 |
| KR100355225B1 (ko) * | 1999-07-12 | 2002-10-11 | 삼성전자 주식회사 | 교류 스트레스의 번-인 테스트가 가능한 집적회로 및 이를 이용한 테스트 방법 |
| KR100328809B1 (ko) * | 1999-07-22 | 2002-03-14 | 윤종용 | 웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치 |
| TW432574B (en) * | 2000-01-19 | 2001-05-01 | Yang Wen Kun | Wafer level burn in device and method |
| JP4556051B2 (ja) * | 2000-08-30 | 2010-10-06 | エルピーダメモリ株式会社 | 半導体集積回路及びその動作方法。 |
| CN1231918C (zh) * | 2000-08-31 | 2005-12-14 | 恩益禧电子股份有限公司 | 半导体存储装置及其测试方法和测试电路 |
| DE10131277A1 (de) * | 2001-06-28 | 2003-01-16 | Infineon Technologies Ag | On Chip Scrambling |
| KR100463238B1 (ko) * | 2002-04-04 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| JP4128395B2 (ja) * | 2002-05-23 | 2008-07-30 | 三菱電機株式会社 | データ変換装置 |
| TWI242213B (en) * | 2003-09-09 | 2005-10-21 | Winbond Electronics Corp | Device and method of leakage current cuter and memory cell and memory device thereof |
| DE102004009692B4 (de) * | 2004-02-27 | 2006-06-14 | Infineon Technologies Ag | Halbleiterspeichervorrichtung |
| US7248511B2 (en) * | 2005-02-24 | 2007-07-24 | Infineon Technologies Ag | Random access memory including selective activation of select line |
| KR100763248B1 (ko) * | 2006-07-07 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법 |
| US7510960B2 (en) * | 2006-08-29 | 2009-03-31 | International Business Machines Corporation | Bridge for semiconductor internal node |
| US7743305B2 (en) * | 2007-03-20 | 2010-06-22 | Advantest Corporation | Test apparatus, and electronic device |
| KR100845810B1 (ko) | 2007-08-14 | 2008-07-14 | 주식회사 하이닉스반도체 | 웨이퍼 번인 테스트 회로 |
| US20090121357A1 (en) * | 2007-11-08 | 2009-05-14 | International Business Machines Corporation | Design structure for bridge of a seminconductor internal node |
| KR100945792B1 (ko) | 2008-03-12 | 2010-03-08 | 주식회사 하이닉스반도체 | 어드레스 제어 회로를 포함하는 반도체 집적 회로 |
| JP5632584B2 (ja) * | 2009-02-05 | 2014-11-26 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| CN102142283B (zh) * | 2010-01-28 | 2013-03-13 | 中芯国际集成电路制造(上海)有限公司 | 非易失性存储器的测试方法 |
| CN102707844B (zh) * | 2012-06-15 | 2016-04-13 | 广州视睿电子科技有限公司 | 提高红外触摸设备响应速度的方法以及红外触摸设备 |
| KR102091524B1 (ko) | 2018-07-23 | 2020-03-23 | 삼성전자주식회사 | 어드레스를 스크램블하는 메모리 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015900A (ja) * | 1983-07-08 | 1985-01-26 | Toshiba Corp | 半導体メモリ |
| JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| US5034923A (en) * | 1987-09-10 | 1991-07-23 | Motorola, Inc. | Static RAM with soft defect detection |
| JPH02278847A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置 |
| US5463585A (en) * | 1993-04-14 | 1995-10-31 | Nec Corporation | Semiconductor device incorporating voltage reduction circuit therein |
| JPH0793997A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | スタティック型半導体記憶装置 |
| JPH07282599A (ja) * | 1994-04-07 | 1995-10-27 | Hitachi Ltd | 半導体記憶装置 |
| JPH08306747A (ja) * | 1995-04-28 | 1996-11-22 | Matsushita Electric Ind Co Ltd | 半導体装置の検査方法及びその検査に用いるプローブカード |
| JP2780674B2 (ja) * | 1995-06-20 | 1998-07-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3865828B2 (ja) * | 1995-11-28 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1996
- 1996-12-05 JP JP8325340A patent/JPH10172298A/ja not_active Withdrawn
-
1997
- 1997-04-11 TW TW086104658A patent/TW331028B/zh active
- 1997-05-21 KR KR1019970019685A patent/KR100272939B1/ko not_active IP Right Cessation
- 1997-07-21 CN CN97115439A patent/CN1096083C/zh not_active Expired - Fee Related
- 1997-08-04 US US08/905,542 patent/US6065143A/en not_active Expired - Fee Related
- 1997-08-12 DE DE19734908A patent/DE19734908A1/de not_active Ceased
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338970B1 (en) | 1998-12-24 | 2002-01-15 | Hyundai Electronics Industries Co., Ltd, | Ferroelectric capacitor of semiconductor device and method for fabricating the same |
| US6232133B1 (en) | 1998-12-30 | 2001-05-15 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a capacitor of semiconductor memory device |
| US6594186B2 (en) | 2001-06-13 | 2003-07-15 | Saiko Epson Corporation | Semiconductor memory and burn-in method for the same |
| KR100386846B1 (ko) * | 2001-07-04 | 2003-06-09 | 엘지산전 주식회사 | 전자식 타임스위치의 시간 가속 테스트 방법 |
| US7085974B2 (en) | 2001-12-06 | 2006-08-01 | Seiko Epson Corporation | Semiconductor device, method of testing the same and electronic instrument |
| JP2004310802A (ja) * | 2003-04-01 | 2004-11-04 | Sony Corp | 半導体記憶装置 |
| JP2008305532A (ja) * | 2007-06-08 | 2008-12-18 | Hynix Semiconductor Inc | 半導体メモリ装置及びその読み取り／書き込み方法 |
Also Published As
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| TW331028B (en) | 1998-05-01 |
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