DE19734908A1 - Zum Schnelltest ohne externe Berücksichtigung einer Adressen- oder Datenverschlüsselung befähigte Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher­ einrichtung und insbesondere die Struktur einer Halbleiter­ speichereinrichtung zum Testen der Halbleiterspeicherein­ richtung mit großer Geschwindigkeit.

Wenn die Speicherkapazität von Halbleiterspeichereinrich­ tungen und insbesondere von dynamischen RAM (nachstehend als DRAN bezeichnet) stark vergrößert wird, dann wird auch die für einen Halbleiterspeichereinrichtungstest benötigte Zeit stark vergrößert.

Wenn die Speicherkapazität einer Halbleiterspeichereinrich­ tung vergrößert wird, dann wird auch die Anzahl der in ihr enthaltenen Wortleitungen stark vergrößert. Somit wird die Zeit, die zum Ausführen von Operationen zum Schreiben von Informationen in Speicherzellen und zum Lesen von Informa­ tionen aus ihnen während des aufeinanderfolgenden Wählens von Wortleitungen benötigt wird, bedeutsam vergrößert und somit das Problem der für den Halbleiterspeichereinrich­ tungstest vergrößerten Zeit verursacht.

Das vorstehend beschriebene Problem ist bei einem Prozeßtest wie beispielsweise einem Einbrenntest schwerwiegender. Beim Einbrenntest wird bei hoher Temperatur und mit großer Span­ nung eine Halbleiterspeichereinrichtung betrieben, so daß latente Anfangsmängel wie beispielsweise Mängel eines Gate­ isolierfilms, eines Zwischenschichtisolierfilms zwischen Zwischenverbindungen und der Zwischenverbindungen eines MOS-Tran­ sistors als ein Bestandteil, Mängel die sich aus wäh­ rend des Herstellungsprozesses eingeschleppten Teilchen er­ geben, oder dergleichen aufgedeckt werden können, um vor dem Versand fehlerhafte Erzeugnisse zu entfernen.

Ein derartiger Einbrenntest ist ein Test, der für das Beibe­ halten der Qualität der zu versendenden Erzeugnisse wichtig ist, und somit ist eine Zunahme der für den Test benötigten Zeit direkt verbunden mit einer Zunahme der Kosten für die Herstellung von Halbleiterspeichereinrichtungen.

Das Problem der vergrößerten Testzeit wird auch bei einem Zuverlässigkeitstest wie beispielsweise einem Lebensdauer­ test verursacht.

Bei einem Einbrenntest, wie vorstehend beschrieben, wird eine vorbestimmte zu speichernde Information in jede Spei­ cherzelle, die durch aufeinanderfolgendes Wählen einer Wortleitung aufeinanderfolgend gelesen wird, im voraus ge­ schrieben und wird die gelesene Information verglichen mit einem erwarteten Wert, der die geschriebene Information ist, um irgendeinen Datenbitfehler zu ermitteln und somit irgend­ einen Mangel des Erzeugnisses zu finden. Somit wird an jeder Halbleiterspeichereinrichtung nach der Chiptrennung und der Montage ein derartiger Einbrenntest typischerweise ausge­ führt, so daß von außen in eine Speicherzelle in einer vor­ bestimmten Adresse eine vorbestimmte zu speichernde Informa­ tion geschrieben wird. Insbesondere wird ein Einbrenntest, wie vorstehend beschrieben, zum Beispiel an einer Halblei­ terspeichereinrichtung ausgeführt, die in eine Verkappung gepreßt und einer dem Enderzeugnis ähnlichen Form montiert worden ist.

Bei DRAN oder dergleichen kann eine der tatsächlichen Anord­ nung einer Speicherzelle auf einer Halbleiterspeicherein­ richtung entsprechende physikalische Adresse nicht immer mit einem von außen angelegten Adressenwert der von der Anord­ nung der Speicherzellen, der Wortleitungen und der Paare von Bitleitungen abhängt, zusammenpassen.

Das Schreiben von Daten in eine Halbleiterspeichereinrich­ tung, die ein Adressenverschlüsseln benötigt, insbesondere das Schreiben von Daten in ein Kontrollmuster, wird erläu­ tert.

Fig. 28 ist ein schematisches Blockschaltbild, das die Struktur einer Schaltungseinrichtung zum Schreiben von Daten in einem herkömmlichen DRAN 2000 zeigt.

Das herkömmliche DRAN 2000 enthält ein Speicherzellfeld 100 mit in einer Matrix angeordneten Speicherzellen, einen Zei­ lendecodierer 102, der eine entsprechende Wortleitung (eine entsprechende Zeile) als Reaktion auf ein von außen angeleg­ tes Zeilenadressensignal wählt, einen Spaltendecodierer 104, der ein entsprechendes Paar von Bitleitungen (eine Spalte) als Reaktion auf ein von außen angelegtes Spaltenadressensi­ gnal wählt, eine Steuerschaltung 118, die ein Zeilenadres­ senstrobesignal /RAS und ein Spaltenadressenstrobesignal /CAS, die beide von außen angelegt sind, empfängt, um ein internes Steuersignal auszugeben, eine Schreibsteuerschal­ tung 136, die durch die Steuerschaltung 118 gesteuert wird und auch ein von außen angelegtes Schreibberechtigungssignal /WE empfängt, um den Schreibbetrieb zu steuern, einen Daten­ eingangspuffer 162, der in einen externen Dateneingangs/Da­ tenausgangsanschluß 160 eingegebene externe Schreibdaten ext.DQ0-ext.DQn empfängt, puffert und ausgibt, und eine Schreibtreiberschaltung 164, die mittels der Schreibsteuer­ schaltung 136 gesteuert wird und auch ein Ausgangssignal aus dem Dateneingangspuffer 162 empfängt, um den Potentialpegel eines gewählten Paares von Bitleitungen auf einen von den Schreibdaten abhängenden Potentialpegel zu treiben.

Das in den externen Steuersignaleingangsanschluß 154 einge­ gebene Signal /WE ist ein Schreibberechtigungssignal, das das Datenschreiben bestimmt. Das in den externen Steuersi­ gnaleingangsanschluß 152 eingegebene Signal /RAS ist ein Zeilenadressenstrobesignal, das den internen Betrieb der Halbleiterspeichereinrichtung beginnt und auch den aktiven Zeitabschnitt des internen Betriebs bestimmt.

Wenn das Signal /RAS aktiviert ist, dann wird die Schaltung, die mit dem Betrieb zum Wählen einer Zelle des Speicherzell­ feldes 100 in Beziehung steht, wie beispielsweise der Zei­ lendecodierer 102, aktiviert. Das in den externen Steuersi­ gnaleingangsanschluß 150 eingegebene Signal /CAS ist ein Spaltenadressenstrobesignal und aktiviert die Schaltung zum Wählen einer Spalte in dem Speicherzellfeld 100.

Fig. 29 ist eine Darstellung, die die Entsprechung zwischen einem von außen angelegten Zeilenadressensignal und einem internen Zeilenadressensignal in einer Speicherzelle zeigt.

Bei dem in Fig. 29 dargestellten Beispiel wird zur Neukom­ bination der Signale A0R und A1R des von außen angelegten Zeilenadressensignals ein Adressenverschlüsseln ausgeführt.

Eine Exklusiv-ODER-Schaltung 142 empfängt das Signal mit dem Bit mit der zweitniedrigsten Wertigkeit A1R und ein Signal mit dem Bit mit der drittniedrigsten Wertigkeit A2R des von außen angelegten Zeilenadressensignals und gibt ein Signal mit dem Bit mit der zweitniedrigsten Wertigkeit RA1 des in­ ternen Zeilenadressensignals aus.

Eine Exklusiv-ODER-Schaltung 140 empfängt das Signal mit dem Bit mit der niedrigsten Wertigkeit A0R des von außen ange­ legten Zeilenadressensignals und auch ein Ausgangssignal der Exklusiv-ODER-Schaltung 142, um das Signal mit dem Bit mit der niedrigsten Wertigkeit RA0 des internen Zeilenadressen­ signals auszugeben.

Im allgemeinen haben in Abhängigkeit von der Anordnung der Wortleitungen, der Bitleitungen und dergleichen eine von außen angelegte Adresse und eine physikalische Adresse einer auf dem Speicherzellfeld 100 gewählten Speicherzelle eine Entsprechung, die der Ausführung einer gewissen logischen Verarbeitung äquivalent ist.

Eine derartige Neukombination eines von außen angelegten Adressensignals und eines beim internen Schreiben von Daten gewählten Adressensignals verursacht ein Problem, wie nach­ stehend beschrieben.

Vor dem Beschreiben des Problems wird die Struktur eines Speicherzellabschnitts in einem typischen DRAN kurz be­ schrieben.

Fig. 30 ist eine Querschnittsansicht der Struktur des Spei­ cherzellabschnitts eines typischen DRAN. Unter Bezugnahme auf Fig. 30 enthält eine DRAN-Speicherzelle 614 einen Spei­ cherzelltransistor, der aus einer stark dotierten Schicht vom n-Typ 606, mit der eine Bitleitung 611 verbunden ist, einer Wortleitung 605 und einer stark dotierten Schicht vom n-Typ 606, mit der ein Speicherknoten 609 verbunden ist, ge­ bildet ist, und einen Speicherzellkondensator, der aus dem Speicherknoten 609 zum Speichern elektrischer Ladung in dem­ selben, einem dielektrischen Film 615 und einer Zellplatte 610, die eine Gegenelektrode des Kondensators ist, gebildet ist. Jedes Element ist durch einen Trennungsoxidfilm 604 abgetrennt, und näher an dem Substrat sind eine p-Typ-Wanne 603 und eine n-Typ-Wanne 602 auf einem Substrat 601 gebil­ det. Die p-Typ-Wanne 603 empfängt eine Potentialversorgung aus einer Zwischenverbindung 613 mittels der p-Typ-Hoch­ konzentrationsschicht, um ihr Potential festzulegen.

Fig. 31 ist ein Ersatzschaltbild des in Fig. 30 darge­ stellten Speicherzellabschnitts. Unter Bezugnahme auf Fig. 31 ist ein Speicherknoten 609 als Elektrode des Kondensators mit der angesammelten Ladung der Speicherzelle mittels einer Diodenstruktur verbunden mit einer p-Wanne 603.

Nun wird vorausgesetzt, daß ein Leckstrom zwischen den Spei­ cherzellkondensatoren benachbarter Speicherzellen oder ein latenter Mangel, der einen derartigen Leckstrom verursachen wird, vorhanden ist.

Um zu ermitteln, ob ein derartiger fehlerhafter Leckstrom vorhanden ist, müssen die Potentialpegel von zwei benach­ barten Speicherknoten 609 nur auf sich voneinander unter­ scheidenden Pegeln gehalten werden, zum Beispiel auf einem Hoch-(H-)Pegel und einem Tief-(L-)Pegel. Wenn somit ein Leckstrom zwischen den Speicherzellen vorhanden ist, dann werden die Lesedaten als fehlerhafte Daten, die sich von erwarteten Werten unterscheiden, gelesen. Auch das Anlegen einer Spannungsbelastung erlaubt das Aufdecken irgendeines latenten Mangels zwischen Nachbarspeicherzellen, wenn der Zeitabschnitt, während dem die Belastung angelegt ist, ver­ größert wird.

Fig. 32 ist die Darstellung einer zweidimensionalen Daten­ anordnung, wenn in physikalisch benachbarte Speicherzellen Daten mit sich voneinander unterscheidenden Potentialpegeln geschrieben sind.

In Fig. 32 sind in der X-Richtung (der Zeilenrichtung) 2 K (genau 2048) Speicherzellen angeordnet.

Wenn in die physikalisch benachbarten Speicherzellen Daten geschrieben werden, deren Potentialpegel sich voneinander unterscheiden, wie vorstehend beschrieben, dann wird das Muster der geschriebenen Daten schließlich das Muster einer sogenannten Kontroll-Flag (nachstehend als Kontrollmuster bezeichnet) sein. Insbesondere werden entsprechend schwarzen und weißen Quadraten der Kontroll-Flag entsprechend L- und H-Pegel geschrieben.

Um von außen in einem derartigen Kontrollmuster Daten zu schreiben, muß beim äußeren Anlegen des Adressensignals je­ doch vorher die Entsprechung zwischen einer von außen ange­ legten Adresse und einer internen Adresse berücksichtigt werden, da zwischen einem von außen angelegten Zeilenadres­ sensignal und einer im DRAN 2000 tatsächlich gewählten in­ ternen Adresse eine Neukombination ausgeführt wird, wie vor­ stehend beschrieben.

Ferner müssen beim Schreiben von Daten in einem derartigen Kontrollmuster, wie in Fig. 32 dargestellt, sowohl die Wir­ kungen des Adressensignalverschlüsselns als auch die Wirkun­ gen des Datenverschlüsselns, wie nachstehend beschrieben, berücksichtigt werden.

Fig. 33 ist ein Schaltbild, das die Struktur eines Paares von Bitleitungen, von Wortleitungen und von Speicherzellen, die einer speziellen Spalte im Speicherzellfeld 100 ent­ sprechen, und einen Leseverstärker, der mit dem Paar von Bitleitungen verbunden ist, zeigt.

Es wird vorausgesetzt, daß n+1 Wortleitungen WL vorhanden sind, denen der Reihe nach die Nummern 0-n zugewiesen sind.

Entsprechend dem Schnittpunkt eines Paares von Bitleitungen BL und /BL und einer Wortleitung WL ist eine Speicherzelle geschaltet. Jede Speicherzelle enthält einen Speicherzell­ kondensator MC, der an seinem einen Ende ein Zellplattenpo­ tential empfängt, und einen Speicherzelltransistor MT, der zwischen dem anderen Ende des Speicherzellkondensators MC und einer entsprechenden Bitleitung geschaltet ist und des­ sen Gate mit einer entsprechenden Wortleitung WL verbunden ist. Eine Speicherzelle, deren Wortleitungsnummer WL eine gerade Zahl ist, ist mit der Bitleitung BL verbunden, und eine Speicherzelle, deren Wortleitungsnummer WL eine unge­ rade Zahl ist, ist mit der Bitleitung /BL verbunden.

Wenn somit in alle Speicherzellen zum Beispiel ein H-Pegel geschrieben ist, dann wird in Abhängigkeit davon, ob jede Speicherzelle mit einer Wortleitung WL mit gerader oder un­ gerader Nummer verbunden ist, der an das Paar von Bitleitun­ gen BL und /BL anzulegende Potentialpegel verschieden sein.

Fig. 34 stellt die Korrelation zwischen den in eine Spei­ cherzelle zu schreibenden Daten, das heißt zwischen einem an die Bitleitung BL beim Schreiben von Daten in eine derartige Speicherzelle anzulegenden Potentialpegel, und einem auf der Bitleitung BL beim Lesen der Daten aus der Speicherzelle ausgegebenen Potentialpegel schematisch dar. Wie vorstehend beschrieben, unterscheidet sich in Abhängigkeit davon, ob die Speicherzelle, in die die Daten zu schreiben sind, mit einer Wortleitung (einer Zeile) mit gerader oder ungerader Nummer verbunden ist, ein an die Bitleitung BL angelegter Potentialpegel sogar beim Schreiben derselben Daten.

Nachstehend bezeichnet /η eine logische Operation, die einen Potentialpegel (Logikpegel) bezeichnet, der an die Bitlei­ tung BL für die von außen angelegten Schreibdaten Din anzu­ legen ist, wobei / die Inversionsoperation einer logischen Operation und somit die Operation /η die invertierte logi­ sche Operation einer Operation η bezeichnet.

Unter Bezugnahme auf Fig. 34 entspricht: die logische Opera­ tion /η einer Exklusiv-ODER-Operation des Bits mit der niedrigsten Wertigkeit A0R der physikalischen Adresse der Wortleitung WL und der Schreibdaten Din. Wenn insbesondere das Bit mit der niedrigsten Wertigkeit A0R einer physikali­ schen Adresse einen L-Pegel erreicht, das heißt, wenn es einer Wortleitung mit gerader Nummer entspricht, dann gehen die von außen angelegten Schreibdaten Din durch eine die Signale A0R und Din empfangende Exklusiv-ODER-Logikopera­ tionsschaltung 144 hindurch und werden an eine Speicherzelle direkt angelegt. Wenn im Unterschied dazu das Signal A0R einen H-Pegel erreicht, das heißt, wenn es einer Wortleitung mit ungerader Nummer entspricht, dann werden die Schreib­ daten Din mittels der Exklusiv-ODER-Operationsschaltung 144 invertiert und so an die Speicherzelle angelegt.

Beim Lesen von Daten wird das Ausgangssignal einer Exklusiv- ODER-Operationsschaltung 146, die sowohl die aus der Spei­ cherzelle ausgegebenen Daten als auch das Signal A0R emp­ fängt, als Lesedatensignal Dout völlig ähnlich ausgegeben.

Fig. 35 ist ein schematisches Blockschaltbild, das den Prozeß einer Adressenverschlüsselung und einer Schreibdaten­ verschlüsselung beim Datenschreiben darstellt.

In Fig. 35 bezeichnet /Φ eine logische Operation für eine derartige Umwandlung einer physikalischen Adresse in eine interne Adresse, wie in Fig. 28 dargestellt.

Die logische Operation /Φ wird mit den in einen externen Adresseneingangsanschluß 110 eingegebenen Signalen A0-Ai ausgeführt, die dann in die Speicherzelle 100 eingegeben werden. Inzwischen wird mit den in einen Dateneingangsan­ schluß 160 eingegebenen Schreibdaten Din eine logische Operation /η ausgeführt, welche Daten Din dann in die Speicherzelle eingegeben werden.

In Wirklichkeit ist eine Schaltung zum Ausführen einer der­ artigen Operation /Φ oder /η nicht vorhanden, und das An­ ordnen der Wortleitungen und der Bitleitungen bringt nur ein Ergebnis zustande, das der Ausführung einer derartigen Operation äquivalent ist. Um die Beschreibung zu verein­ fachen, wird jedoch nachstehend vorausgesetzt, daß mit den von außen angelegten Adressensignalen A0-Ai und den von außen angelegten Schreibdaten Din derartige Operationen ausgeführt werden, um eine Speicherzelle zu wählen, Daten zu schreiben und dergleichen.

Wie vorstehend beschrieben, wird beim Schreiben von Daten in eine gewählte Speicherzelle eine Neukombinationsoperation mit einer vorbestimmten Entsprechung zwischen einem von außen angelegten Adressensignal und einer auf dem Speicher­ zellfeld tatsächlich gewählten physikalischen Adresse äquivalent ausgeführt. Bezüglich des Schreibens von Daten an sich wird ferner das Ergebnis der Ausführung einer vorbe­ stimmten logischen Operation in die gewählte Speicherzelle äquivalent geschrieben. Um in einem derartigen Kontroll­ muster, wie in Fig. 32 dargestellt, in das Speicherzell­ feld durch externes Anlegen des Adressensignals und der Schreibdaten Daten zu schreiben, ist es notwendig, zu be­ rücksichtigen, daß die logischen Operationen /Φ und /η intern ausgeführt werden, wobei ihre vorher ausgeführten invertierten Versionen, das heißt eine vorher ausgeführte Operation Φ für das Adressensignal und eine Operation η für die Schreibdaten, ausgeführt werden, um die Operation /Φ für das Adressensignal und die Operation /η für die Schreibdaten innerhalb des DRAN 2000 auszuführen, so daß die gewünschten Daten in die gewünschte Speicherzelle geschrieben werden.

Insbesondere ist es notwendig, eine eigene Software zum Schreiben der Daten in Abhängigkeit von der Struktur eines DRAN bereitzustellen.

Beim Einbrenntest oder dergleichen wird eine zu untersuchen­ de Halbleiterspeichereinrichtung herkömmlicherweise mit einer Testeinrichtung verbunden und in jeder Speicherzelle eine Lese-/Schreibverarbeitung von Daten ausgeführt.

In diesem Fall enthält die Testeinrichtung eine Fehlerbit­ karte und ein Testergebnis für jede Speicherzelle, so daß beispielsweise in einem entsprechenden Bit auf der Fehler­ bitkarte die Fehlerhaftigkeit/Fehlerlosigkeit aufgezeichnet wird.

Ferner ist die Testeinrichtung mit einer Software versehen, die in Abhängigkeit von der Adressenzuordnung einer zu testenden Halbleiterspeichereinrichtung den Wert einer be­ reitzustellenden Adresse adressenverschlüsselt. Eine der­ artige Funktion der Software erlaubt es, auf der vorstehen­ den Fehlerbitkarte das vorstehend beschriebene Testergebnis jeder Speicherzelle nicht mit einem dem Adressenwert ent­ sprechenden Bit auf der Grundlage der Adressendecodierlogik der Halbleiterspeichereinrichtung, aber mit einem sich an einer physikalisch entsprechenden Stelle befindenden Bit aufzuzeichnen. Dies erlaubt es, durch Analyse der vorste­ henden Fehlerbitkarte die physikalische Stelle eines be­ liebigen Fehlerbits auf dem Speicherzellfeld zu spezifi­ zieren. Zum Beispiel kann die Ursache eines Mangels wie eine gegenseitige Beeinflussung der Speicherzellen aufgeklärt werden.

Für die herkömmliche Technik, bei der in der Testeinrichtung unter Verwendung einer Software das Adressenverschlüsseln ausgeführt wird, weist das Spezifizieren und Analysieren der Stelle eines Fehlerbits jedoch die folgenden Probleme auf.

Erstens muß eine Software vorbereitet sein, die der Adres­ senzuordnung des Speicherzellfeldes entspricht. Wenn insbe­ sondere die zu testende Halbleiterspeichereinrichtung eine andere Funktion und Struktur hat, dann sind die physikali­ sche Anordnungsordnung jeder Speicherzelle und die gemäß der Decodierlogik festgelegte Adressenzuordnung auch verschie­ den. Somit wird eine Software benötigt, die mit einer Logik zum Adressenverschlüsseln versehen ist, die einer Halblei­ terspeichereinrichtung für jede der Halbleiterspeicherein­ richtung eigenen Adressenzuordnung entspricht.

Zweitens ist das Adressenverschlüsseln, das unter Verwendung einer Software erreicht werden kann, in Abhängigkeit von der Verarbeitungsfähigkeit der Testeinrichtung beschränkt. Wenn zum Beispiel eine Halbleiterspeichereinrichtung mit einer schwierigen Adressenanordnung wie einer hierarchischen Adressenzuordnungsstruktur getestet wird, ist die Software für das Adressenverschlüsseln kompliziert. Somit ist in Ab­ hängigkeit von der Spezifikation der Testeinrichtung die Verarbeitungsfähigkeit unzureichend und kann es sein, daß der Halbleiterspeichereinrichtungstest zur Bewertung nicht ausgeführt werden kann.

Drittens werden bei einem Einbrenntest oder dergleichen in die in einer Matrix angeordneten Speicherzellen Daten in einem sogenannten Kontrollmuster geschrieben, so daß irgend­ ein Anfangsmangel aufgrund eines Leckstroms zwischen den Speicherzellen aufgedeckt wird, wie vorstehend beschrieben. Insbesondere werden in die physikalisch benachbarten Spei­ cherzellen ein H-Pegel und ein L-Pegel in zwei Dimensionen abwechselnd geschrieben. Dies erlaubt es, zwischen den physikalisch benachbarten Speicherzellen eine Spannungsbe­ lastung anzulegen.

Beim Schreiben eines derartigen Kontrollmusters in die Spei­ cherzellen ist es jedoch notwendig, eine Software zum Aus­ führen eines derartigen Datenschreibens für jede Halbleiter­ speichereinrichtung unter Berücksichtigung des vorstehend erläuterten Adressenverschlüsselns unabhängig zu entwickeln.

Ferner ist im Unterschied zu dem vorstehend beschriebenen Problem der Software auf der Testeinrichtungsseite mit der Notwendigkeit des Adressenverschlüsselns auch ein Problem vorhanden, das nachstehend beschrieben wird.

Ein herkömmlicher Einbrenntest wird auf den Halbleiterspei­ chereinrichtungen ausgeführt, nachdem der Endmontageprozeß wie beispielsweise das Verkappen beendet ist. Eine Halb­ leiterspeichereinrichtung, in der beim Einbrenntest irgend­ ein Anfangsmangel gefunden worden ist, wird jedoch als Er­ zeugnis nicht versendet, und somit werden die Herstellungs­ kosten für die Montage für einen derartigen Chip vergeudet.

Wenn der Einbrenntest zum Beispiel auf einem Wafer ausge­ führt wird und ein beliebiger fehlerhafter Chip somit er­ kannt und vor dem Montageprozeß entfernt werden kann, dann können derartige Herstellungskosten verkleinert werden.

Beim Einbrenntest eines Halbleiterspeichereinrichtungschips in Form eines Wafers ist es jedoch notwendig, ein Adressen­ signal oder ein Steuersignal und Schreibdaten und derglei­ chen für jeden Chip typischerweise anzulegen und einen Test mit einer beträchtlichen Anzahl von Sondennadeln, die im Kontakt mit jedem Chip sind, auszuführen.

Der Kontakt derartiger Sondennadeln mit jedem Chip über der ganzen Oberfläche eines Wafers ist jedoch physikalisch schwer zu erreichen, und ferner wird durch die Leistungs­ fähigkeit eines derartigen Paralleltests die Testeinrich­ tungsseite stark belastet.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halb­ leiterspeichereinrichtung vorzusehen, die zum Verkleinern des Testzeitabschnitts durch Ausführen eines Einbrenntests ohne Berücksichtigung der Struktur eines Speicherzellfeldes in der Lage ist.

Ein anderer Aspekt der vorliegenden Erfindung ist es, eine Halbleiterspeichereinrichtung vorzusehen, die zum Schreiben von Kontrollmusterdaten in ein Speicherzellfeld ohne Be­ rücksichtigung der Struktur des Speicherzellfeldes in der Lage ist.

Ein weiterer Aspekt der vorliegenden Erfindung ist es, eine Halbleiterspeichereinrichtung, die zum Verkleinern der An­ zahl von von außen an sie angelegten Signalen und zum Ver­ kleinern der Anzahl von Sondennadeln, die für jeden Chip in der Form eines Wafers beim Einbrenntest notwendig sind, in der Lage ist, das heißt eine Halbleiterspeichereinrichtung, die dazu in der Lage ist, in der Form eines Wafers mittels eines Einbrenntests getestet zu werden, vorzusehen.

Ein weiterer Aspekt der vorliegenden Erfindung ist es, eine Halbleiterspeichereinrichtung vorzusehen, die zum Schreiben von Kontrollmusterdaten in ein Speicherzellfeld beim Ein­ brenntest von Halbleiterspeichereinrichtungen in der Form eines Wafers in der Lage ist.

Insgesamt sieht die vorliegende Erfindung eine Halbleiter­ speichereinrichtung vor, die eine Mehrzahl von Paaren von Bitleitungen, eine Mehrzahl von Wortleitungen, ein Speicher­ zellfeld, eine Betriebsmodussetzschaltung, eine interne Adressenerzeugungsschaltung, eine Speicherzellwahlschaltung und eine interne Datenerzeugungsschaltung enthält.

Die Mehrzahl von Wortleitungen schneidet die Mehrzahl von Paaren von Bitleitungen. Das Speicherzellfeld enthält eine Mehrzahl von in einer Matrix angeordneten Speicherzellen, die den Schnittpunkten der Paare von Bitleitungen und Wort­ leitungen entsprechen und von denen jede einen Teil von Binärdaten hält. Die Betriebsmodussetzschaltung aktiviert einen ersten Betriebsmodus gemäß einer externen Angabe. Die interne Adressenerzeugungsschaltung gibt eine interne Adresse, die als Reaktion auf eine Aktivierung des ersten Betriebsmodussignals eine einer physikalischen Adresse ent­ sprechende Speicherzelle aufeinanderfolgend wählt, zyklisch aus. Die Speicherzellwahlschaltung wählt eine entsprechende Speicherzelle als Reaktion auf das interne Adressensignal und die Schreibdaten. Die interne Datenerzeugungsschaltung gibt in die Speicherzellwahlschaltung in Abhängigkeit von der Anordnung der Mehrzahl von Paaren von Bitleitungen, der Mehrzahl von Wortleitungen und der Mehrzahl von Speicher­ zellen interne Schreibdaten aus, so daß in die mittels des internen Adressensignals aufeinanderfolgend gewählten Spei­ cherzellen Binärdaten in einem Kontrollmuster geschrieben werden.

In einem anderen Aspekt der vorliegenden Erfindung enthält eine Halbleiterspeichereinrichtung, die als Chip von einem Halbleitersubstrat, auf dem sie gebildet ist, abgetrennt ist, ein Verarbeitungsrandgebiet, einen Stromversorgungsan­ schluß und eine Zwischenverbindung. Das Verarbeitungsrandge­ biet befindet sich in einem Abschnitt des äußersten Randes der Chipoberfläche und sieht einen Rand zur Verarbeitung bei der Trennungsverarbeitung vor. Der Stromversorgungsanschluß ist in einem von dem Verarbeitungsrandgebiet umgebenen in­ neren Gebiet auf der Chipoberfläche angeordnet und empfängt von außen ein Stromversorgungspotential. Die Zwischenverbin­ dung verläuft aus dem Stromversorgungsanschluß in das Ver­ arbeitungsrandgebiet.

Somit ist der Hauptvorteil der vorliegenden Erfindung, daß in die Speicherzellen gemäß einer externen Angabe Binärdaten in einem Kontrollmuster geschrieben werden und somit ein Einbrenntest ausgeführt werden kann, ohne von außen die Struktur des Speicherzellfeldes zu berücksichtigen. Dies er­ laubt eine Verkleinerung der Zeit und der Kosten, die zum Testen benötigt werden.

Ein anderer Vorteil der vorliegenden Erfindung ist, daß die Anzahl der für jeden Chip beim Einbrenntest benötigten Son­ dennadeln verkleinert werden kann.

Somit kann auf einer Halbleiterspeichereinrichtung in der Form eines Wafers ein Einbrenntest ausgeführt, können durch einen Paralleltest die Kosten zum Testen verkleinert und können die Nontagekosten für fehlerhafte Chips verkleinert werden.

Die vorstehende Aufgabe, andere Merkmale, weitere Aspekte und Vorteile der vorliegenden Erfindung werden aus der fol­ genden detaillierten Beschreibung der vorliegenden Erfindung augenscheinlicher, wenn diese in Verbindung mit den beige­ fügten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild, das die Struktur einer Halbleiterspeichereinrichtung 1000 gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ein schematisches Blockschaltbild, das die Struktur einer in Fig. 1 gezeigten Zähler­ schaltung 130 darstellt;

Fig. 3 ein Schaltbild, das die Struktur eines in Fig. 2 gezeigten Zwei-Bit-Zählers darstellt;

Fig. 4 ein schematisches Blockschaltbild, das ein Beispiel der Struktur eines in Fig. 1 darge­ stellten Ringoszillators 128 zeigt;

Fig. 5 ein schematisches Blockschaltbild, das ein anderes Beispiel der Struktur des in Fig. 1 dargestellten Ringoszillators 128 zeigt;

Fig. 6 ein Schaltbild, das eine der Adressenver­ schlüsselung entsprechende Logikschaltung zeigt;

Fig. 7 eine Darstellung zum Erläutern des Betriebs der in Fig. 6 gezeigten Logikschaltung;

Fig. 8 ein Schaltbild, das eine einer Verarbeitung mit invertierter Operation des Adressenver­ schlüsselns entsprechende Logikschaltung zeigt;

Fig. 9 eine Darstellung zum Erläutern des Betriebs der in Fig. 8 gezeigten Logikschaltung;

Fig. 10 ein Schaltbild, das eine der Datenverschlüs­ selung entsprechende Logikschaltung zeigt;

Fig. 11 eine Darstellung zum Erläutern des Betriebs der in Fig. 10 gezeigten Logikschaltung;

Fig. 12 ein Schaltbild, das die Struktur einer der Verarbeitung mit invertierter Operation des Datenverschlüsselns entsprechenden Logik­ schaltung zeigt;

Fig. 13 eine Darstellung zum Erläutern des Betriebs der in Fig. 12 gezeigten Logikschaltung;

Fig. 14 eine erste Entsprechungsdarstellung, die die Korrelation zwischen den in eine Speicher­ zelle geschriebenen Daten Dcell und den von außen angelegten Schreibdaten Din zeigt;

Fig. 15 eine zweite Entsprechungsdarstellung, die die Korrelation zwischen den Daten Dcell und den Daten Din zeigt;

Fig. 16 ein schematisches Blockschaltbild, das die Struktur einer Eingangssteuerschaltung 172, einer Datenausgangsschaltung 174, einer Datenverschlüsselungsschaltung 176 und eines Schalters 178 zeigt;

Fig. 17 ein schematisches Blockschaltbild, das die Struktur eines in Fig. 16 dargestellten Zwei-Bit-Zählers zeigt;

Fig. 18 eine Timingdarstellung zum Erläutern des Betriebs des in Fig. 17 gezeigten Zwei-Bit- Zählers;

Fig. 19 eine Timingdarstellung zum Erläutern des Betriebs der Halbleiterspeichereinrichtung 1000 im Einbrennmodus;

Fig. 20 ein Schaltbild, das ein Beispiel der in Fig. 1 dargestellten Testmodussetzschaltung 120 zeigt;

Fig. 21 ein Schaltbild, das die Struktur einer Test­ modussetzschaltung 121 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 22 eine Draufsicht der Struktur einer Sonden­ karte für eine Halbleiterspeichereinrichtung gemäß der zweiten Ausführungsform;

Fig. 23 eine Seitenansicht der in Fig. 22 gezeigten Sondenkarte;

Fig. 24 eine Draufsicht, wenn auf einem Wafer die Halbleiterspeichereinrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung angeordnet ist;

Fig. 25 eine teilweise vergrößerte Darstellung der Fig. 24;

Fig. 26 eine Draufsicht der Struktur des in Fig. 24 dargestellten Halbleiterchips nach der Ab­ trennung;

Fig. 27 eine Querschnittsansicht längs der Linie A-A' der Fig. 26;

Fig. 28 ein schematisches Blockschaltbild, das die Struktur einer Datenschreibschaltung einer herkömmlichen Halbleiterspeichereinrichtung 2000 zeigt;

Fig. 29 eine Darstellung, die ein Beispiel des Adres­ senverschlüsselns bei einer herkömmlichen Halbleiterspeichereinrichtung zeigt;

Fig. 30 eine Querschnittsansicht, die die Quer­ schnittsstruktur des Speicherzellabschnitts einer herkömmlichen Halbleiterspeicherein­ richtung darstellt;

Fig. 31 ein Ersatzschaltbild der in Fig. 30 gezeig­ ten Querschnittsansicht;

Fig. 32 die Darstellung eines in die Speicherzellen geschriebenen Kontrollmusters beim Ein­ brenntest;

Fig. 33 ein schematisches Blockschaltbild, das die Anordnung von Speicherzellen, von Wortleitun­ gen und eines Paares von Bitleitungen zeigt;

Fig. 34 eine Darstellung zum Erläutern der Datenver­ schlüsselung und

Fig. 35 eine Darstellung zum Erläutern der Verschlüs­ selungsverarbeitung beim Betrieb zum Schrei­ ben von Daten in eine Speicherzelle.

Die erste Ausführungsform

Fig. 1 ist ein schematisches Blockschaffitbild, das die Struktur einer Halbleiterspeichereinrichtung 1000 gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.

Unter Bezugnahme auf Fig. 1 enthält die Halbleiterspeicher­ einrichtung 1000 eine Steuerschaltung 118, die externe Steu­ ersignale EXT./WE, EXT./RAS und EXT./CAS empfängt, um ver­ schiedene interne Steuersignale zu erzeugen, ein Speicher­ zellfeld 100 mit in einer Matrix angeordneten Speicherzel­ len, eine interne Zeilenadressenerzeugungsschaltung 122, die ein internes Zeilenadressensignal erzeugt, das eine Zeile spezifiziert, die bei einem Auffrischbetrieb oder einem Ein­ brenntestbetrieb unter der Steuerung der Steuerschaltung 118 gewählt wird, eine Operationsschaltung 124, die ein Aus­ gangssignal der internen Zeilenadressenerzeugungsschaltung 122 empfängt, eine Operation Φ ausführt und das sich erge­ bende Signal ausgibt, eine Adressenschaltschaltung 126, die ein mittels eines Adressensignaleingangsanschlusses 110 an­ gelegtes externes Adressensignal A0-Ai, ein Ausgangssignal der internen Zeilenadressenerzeugungsschaltung 122 und ein Ausgangssignal der Operationsschaltung 124 unter der Steu­ erung der Steuerschaltung 118 empfängt und so schaltet, daß sie im Normalmodus des Betriebs das in den Adressensignal­ eingangsanschluß 110 eingegebene Adressensignal ausgibt, wobei das Ausgangssignal der Operationsschaltung 124, wäh­ rend mittels eines Signals SBT der Einbrennmodus bestimmt ist, und das aus der internen Zeilenadressenerzeugungs­ schaltung 122 ausgegebene Signal, während ein aus der Steuerschaltung 118 ausgegebenes Selbstauffrischmodusbestim­ mungssignal SRF aktiviert ist, an einen Zeilendecodierer 102 angelegt sind.

Die Halbleiterspeichereinrichtung 1000 enthält auch einen Ringoszillator 128, der ein internes Taktsignal int.CLK mit einer vorbestimmten Frequenz ausgibt, wenn der Einbrennmodus oder der Selbstauffrischmodus vorgesehen ist, einen Zähler 130, der ein internes Taktsignal int.CLK empfängt und eine vorbestimmte Anzahl von Perioden zählt, eine interne RAS-Er­ zeugungsschaltung 132, die ein Ausgangssignal des Zählers 130 und ein von außen angelegtes Zeilenadressenstrobesignal EXT./FAS empfängt und ein internes Zeilenadressenstrobesi­ gnal int./RAS als Reaktion auf das Signal EXT./RAS im Nor­ malbetrieb ausgibt und ein Signal int./RAS als Reaktion auf das Ausgangssignal aus dem Zähler 130 ausgibt, wenn der Ein­ brenntestmodus oder der Selbstauffrischmodus vorgesehen ist, eine interne CAS-Erzeugungsschaltung 134, die ein von außen angelegtes Spaltenadressenstrobesignal EXT./CAS und das Aus­ gangssignal aus dem Zähler 130 empfängt und ein internes Spaltenadressenstrobesignal int./CAS als Reaktion auf das Signal EXT./CAS im Normalbetrieb ausgibt und ein Signal int./CAS als Reaktion auf das Ausgangssignal des Zählers 130 ausgibt, wenn der Einbrennmodus vorgesehen ist, eine interne /WE-Erzeugungsschaltung 136, die ein von außen angelegtes Schreibberechtigungssignal EXT./WE empfängt und ein internes Schreibberechtigungssignal int./WE zum Aktivieren des Schreibbetriebs ausgibt, und den Zeilendecodierer 102, der unter der Steuerung der Steuerschaltung 118 aktiviert ist und ein aus der Adressenschaltschaltung 126 ausgegebenes Zeilenadressensignal decodiert, um eine Zeile im Speicher­ zellfeld 100 zu wählen.

Es sei angemerkt, daß das Signal EXT./WL ein Schreibbe­ rechtigungssignal ist, das das Datenschreiben vorsieht, und das Signal EXT./RAS ein Zeilenadressenstrobesignal ist, das den internen Betrieb der Halbleiterspeichereinrichtung 1000 beginnt und auch den Zeitabschnitt bestimmt, während dem der interne Betrieb aktiviert ist.

Wenn das Signal EXT./RAS aktiviert ist, dann wird eine Schaltung, die mit dem Betrieb zum Wählen einer Zeile des Speicherzellfeldes 100 im Zusammenhang steht, wie bei­ spielsweise der Zeilendecodierer 102, aktiviert. Das Signal EXT./CAS ist ein Spaltenadressenstrobesignal, und es akti­ viert eine Schaltung, die eine Spalte im Speicherzellfeld 100 wählt.

Die Halbleiterspeichereinrichtung 1000 enthält auch einen Spaltendecodierer 104, der unter der Steuerung der Steuer­ schaltung 118 aktiviert ist und ein Spaltenadressensignal aus der Adressenschaltschaltung 126 decodiert, um ein Spal­ tenwahlsignal zum Wählen einer Spalte im Speicherzellfeld 100 zu erzeugen, und eine Eingangssteuerschaltung 172, die beim Schreiben von Daten unter der Steuerung der Steuer­ schaltung 118 die in einen Dateneingangsanschluß 160 ein­ gegebenen externen Schreibdaten Ext.DQ empfängt und ausgibt. Die Eingangssteuerschaltung 172 ist deaktiviert, während das Signal SBT aktiviert und der Einbrennmodus vorgesehen ist.

Die Halbleiterspeichereinrichtung 1000 enthält auch eine Datenausgangsschaltung 174, die die externen Schreibdaten ausgibt, wenn der Einbrennmodus vorgesehen ist, eine Daten­ verschlüsselungseinrichtung (beziehungsweise einen Daten- Scrambler) 176, die eine vorbestimmte logische Operation an den Daten der Datenausgangsschaltung ausführt, einen Schal­ ter 178, der ein Ausgangssignal der Eingangssteuerschaltung 172 und ein Ausgangssignal der Datenverschlüsselungsein­ richtung 176 empfängt und so schaltet, daß er im Einbrenn­ modus das Ausgangssignal aus der Datenverschlüsselungsein­ richtung 176 und im Normalbetrieb das Ausgangssignal aus der Eingangssteuerschaltung 172 ausgibt, einen Dateneingangs­ puffer 162, der ein Ausgangssignal aus dem Schalter 178 emp­ fängt, puffert und ausgibt, und einen Schreibtreiber 164, der ein Ausgangssignal des Dateneingangspuffers 162 emp­ fängt, wobei er als Reaktion auf das Signal int./WE akti­ viert ist und die internen Schreibdaten in das Speicherzell­ feld 100 ausgibt.

Es sei angemerkt, daß die Halbleiterspeichereinrichtung 1000 eine von außen angelegte externe Stromversorgungsspannung ext.Vcc und eine Massespannung GND empfängt.

Wie unter Bezugnahme auf Fig. 35 beschrieben, hat ferner das an das Speicherzellfeld 100 angelegte Adressensignal eine äquivalente logische Operation /Φ und haben die an das Speicherzellfeld 100 angelegten Schreibdaten eine äquiva­ lente logische Operation /η erfahren.

Wenn somit im Einbrenntestmodus gemäß den Daten, die sich aus der logischen Operation Φ ergeben, die in der Opera­ tionsschaltung 124 mit dem aus der internen Zeilenadressen­ erzeugungsschaltung 122 ausgegebenen internen Zeilenadres­ sensignal ausgeführt wird, eine Speicherzelle gewählt ist, dann wird diese Speicherzelle im Speicherzellfeld 100, deren physikalische Adresse die in der internen Zeilenadressener­ zeugungsschaltung erzeugte Adresse ist, gewählt.

Inzwischen führt die Datenverschlüsselungseinrichtung 176 eine logische Operation mit einem Ausgangssignal der Daten­ ausgangsschaltung 174 in Abhängigkeit von dem Muster der zu schreibenden Daten aus, und somit kann entsprechend der physikalischen Adressen des Speicherzellfeldes 100 ein gewünschtes Datenmuster wie beispielsweise ein Kontroll­ muster geschrieben werden, nachdem beim Schreiben der Daten in das Speicherzellfeld 100 die logische Operation /η aus­ geführt ist.

Fig. 2 ist ein schematisches Blockschaltbild, das die Struktur des Ringoszillators 128 und des Zählers 130, die in Fig. 1 dargestellt sind, zeigt.

Wie nachstehend beschrieben, ist der Ringoszillator 128 als Reaktion auf eine Aktivierung des Signals SBT oder SRF aktiviert und gibt er das vorbestimmte interne Taktsignal int.CLK aus.

Der Zähler 130 enthält Zwei-Bit-Zähler 1300.1-1300.n+1, die in Reihe geschaltet sind und ein Ausgangssignal aus dem Ringoszillator 128 empfangen, um ein Zeilenadressensignal aufeinanderfolgend auszugeben. Der Zwei-Bit-Zähler 1300.1 empfängt das Ausgangssignal der Ringoszillatorschaltung 128 mittels eines Transistors 200, der als Reaktion auf eine Aktivierung des Signals SBT oder SRF eingeschaltet ist und ein Signal RA0 an die interne RAS-Erzeugungsschaltung 132 anlegt. Der mit dem Zwei-Bit-Zähler 1300.1 verbundene Zwei- Bit-Zähler 1300.2 legt ein Signal RA1 an die interne RAS- Erzeugungsschaltung 132 an. Ähnlich gibt der Zwei-Bit-Zähler 1300.n ein Signal RAn aus.

Der Zwei-Bit-Zähler 1300.n+1 gibt auch ein Übertragssignal RAP aus. Der Zähler 130 enthält auch einen Schalter 202, der das Übertragssignal RAP empfängt, das in einen Zwei-Bit- Zähler 1302.0 in der nachfolgenden Stufe ausgegeben wird, wenn das Signal SBT aktiviert ist.

Die Zählerschaltung 130 enthält auch Zwei-Bit-Zähler 1302.0-1302.m+1, die in Reihe geschaltet sind. Die miteinander in Reihe geschalteten Zwei-Bit-Zähler 1302.0 und 1302.2 geben entsprechende Spaltenadressensignale CA0 und CA1 aus. Ähn­ lich gibt der Zwei-Bit-Zähler 1300.m ein Spaltenadressensi­ gnal CAm aus.

Ferner gibt der Zwei-Bit-Zähler 1302.m+1 ein Übertragssignal CAQ aus.

Wenn somit der Selbsteinbrenntestmodus nicht vorgesehen ist, dann zählt die Zählerschaltung 130 aufeinanderfolgend vor­ wärts und gibt somit die Zeilenadressen RA0-RAn gemäß dem Ausgangssignal aus dem Ringoszillator 128 aus.

Wenn der Einbrennmodus vorgesehen ist, werden die Zeilen­ adressen aufeinanderfolgend gezählt, wobei alle Wortlei­ tungen gewählt werden und dann die Spaltenadresse um eins vergrößert wird.

Eine derartige Struktur erlaubt es, daß im Einbrennmodus alle Speicherzellen aufeinanderfolgend gewählt werden. Die Spaltenadresse ist während eines Zyklus zum Zeilenwählen festgelegt.

Fig. 3 ist ein Schaltbild, das die Struktur der Zwei-Bit- Zähler 1300.0-1300.n+1 oder 1302.0-1302.m+1 zeigt.

Der Zwei-Bit-Zähler empfängt ein Signal Qn-1 als Eingangssi­ gnal und invertiert den Pegel eines Ausgangssignals Qn für jede Zwei-Zyklus-Änderung des Signals Qn-1. Im wesentlichen sind zwei Latch-Schaltungen 302 und 300 in Reihe geschaltet, und der Zustand der Latch-Schaltung in der ersten Stufe 302 und der Zustand der Latch-Schaltung in der nachfolgenden Stufe 300 werden als Reaktion auf das Eingangssignal Qn-1 aufeinanderfolgend invertiert, um das entsprechende Aus­ gangssignal Qn auszugeben.

Die Struktur eines derartigen Zwei-Bit-Zählers ist hinläng­ lich bekannt, und daher werden seine Struktur und sein Be­ trieb nicht beschrieben.

Fig. 4 ist ein Schaltbild, das ein Beispiel der Struktur des in Fig. 2 gezeigten Ringoszillators zeigt.

Der Ringoszillator 128 enthält eine NAND-Schaltung 1282, die das bei einer logischen ODER-Verknüpfung der Signale SBT und SRF sich ergebende Signal als ein Eingangssignal empfängt, und Inverter 1284-1290, die in Reihe geschaltet sind und ein Ausgangssignal der NAND-Schaltung 1282 empfangen. Ein Aus­ gangssignal des Inverters 1290 entspricht dem internen Takt­ signal int.CLK. Der Ausgang des Inverters 1290 ist auch mit dem anderen Eingangsknoten der NAND-Schaltung 1282 verbun­ den.

Somit erlaubt es eine Struktur, wie in Fig. 4 gezeigt, daß das interne Taktsignal int.CLK ausgegeben wird, wenn das Si­ gnal SBT aktiviert ist.

Es sei angemerkt, daß die Anzahl der Inverterstufen vergrö­ ßert oder verkleinert werden kann, um die Periode des in­ ternen Taktsignals int.CLK auf einen vorbestimmten Wert festzusetzen.

Fig. 5 ist ein schematisches Blockschaltbild, das ein ande­ res Beispiel der Struktur des in Fig. 2 dargestellten Ring­ oszillators 128 zeigt.

Sie unterscheidet sich von der Struktur des in Fig. 4 ge­ zeigten Ringoszillators dadurch, daß sie einen Frequenztei­ ler 1292, der die Periode des Ausgangssignals der Inverter­ schaltung 1290 empfängt und verkleinert und eine Schalt­ schaltung 1294 enthält, die das Ausgangssignal des Inverters 1290 und ein Ausgangssignal des Frequenzteilers 1292 emp­ fängt und das Ausgangssignal des Frequenzteilers 1292 aus­ gibt, wenn das Signal SBT aktiviert und der Einbrennmodus vorgesehen ist, und das Ausgangssignal des Inverters 1290 direkt ausgibt, wenn das Signal SRF aktiviert und der Selbst­ auffrischmodus vorgesehen ist.

Somit erlaubt es eine derartige Struktur des Ringoszilla­ tors, wie in Fig. 5 gezeigt, während einer Einbrennmodus­ testperiode eine interne Adresse schneller zu ändern.

Insbesondere wird während der Einbrenntestperiode eine Spei­ cherzelle im Speicherzellfeld 100 als Reaktion auf ein sich mit großer Geschwindigkeit änderndes Adressensignal gewählt und werden die aus der Datenausgangsschaltung 174 ausgegebe­ nen Daten in eine entsprechende Speicherzelle geschrieben. Im Selbstauffrischmodus wird gemäß einer aus dem Inverter 1290 ausgegebenen Schwingungsfrequenz jede Zeile des Spei­ cherzellfeldes 100 aufeinanderfolgend gewählt und ein Auf­ frischbetrieb für das Speicherzellfeld 100 ausgeführt.

Fig. 6 ist ein Schaltbild, das die Struktur derjenigen Lo­ gikoperationsschaltung in dem Zeilendecodierer 102 zeigt, welche eine Operation /Φ als Reaktion auf ein von außen angelegtes Adressensignal ausführt, um ein Adressensignal zum tatsächlichen Wählen einer Speicherzelle im Speicher­ zellfeld zu erzeugen. Fig. 6 zeigt die drei Bits mit der niedrigsten Wertigkeit, die Gegenstand einer Adressen­ neukombination sind. Insbesondere wird das Ausgangssignal einer Exklusiv-ODER-Schaltung 142, die die Signale mit dem Bit der zweitniedrigsten und der drittniedrigsten Wertigkeit A1R und A2R eines angelegten Adressensignals empfängt, als Adressensignal RA1 zum Wählen einer Speicherzelle ausge­ geben. Das Ausgangssignal einer Exklusiv-ODER-Schaltung 140, die das Signal RA1 und ein von außen angelegtes Adressen­ signal A0R empfängt, wird als Signal RA0 ausgegeben.

Fig. 7 ist eine Entsprechungsdarstellung, die eine der­ artige Neukombination der drei Adressensignale mit dem Bit der niedrigsten Wertigkeit darstellt.

Wie in Fig. 7 gezeigt, erlaubt es die Operation /Φ, die Daten 0, 1, 2, 3, 4, 5, 6, 7 entsprechend durch 0, 1, 3, 2, 7, 6, 4, 5 zu ersetzen.

Fig. 8 ist ein Schaltbild, das eine Schaltung zeigt, die eine Operation Φ, die invertierte Version der in Fig. 6 dargestellten logischen Operation /Φ, ausführt. Das Aus­ gangssignal einer Exklusiv-ODER-Schaltung 310, die das Signal mit dem Bit mit der niedrigsten Wertigkeit RA0 und das Signal mit dem Bit der zweitniedrigsten Wertigkeit RA1 eines Eingangssignals empfängt, wird als Signal A0R ausge­ geben. Das Ausgangssignal einer Exklusiv-ODER-Schaltung 312, die die Signale RA2 und RA1 empfängt, wird als Signal A1R ausgegeben.

Fig. 9 ist eine Entsprechungsdarstellung, die die Korrela­ tion zwischen dem Eingang und dem Ausgang bei der logischen Operation zeigt.

Die logische Operation Φ erlaubt es, die Eingangsdaten 0, 1, 2, 3, 4, 5, 6, 7 entsprechend durch 0, 1, 3, 2, 6, 7, 5, 4 zu ersetzen.

Eine derartige logische Operation Φ, wie in Fig. 9 darge­ stellt, wird mittels der Operationsschaltung 124 zum Aus­ geben ausgeführt. Es sei angemerkt, daß in Fig. 9 mittels der logischen Operation /Φ nur die drei Bits mit der niedrigsten Wertigkeit des Adressensignals ersetzt werden und somit die invertierte Operation nur bezüglich der drei Bits mit der niedrigsten Wertigkeit dargestellt ist.

Im Selbsteinbrenntestmodus wird, wie in Fig. 1 gezeigt, an den Zeilendecodierer 102 mittels der Adressenschaltschaltung 126 das Ausgangssignal aus der Operationsschaltung 124 ange­ legt und somit zum Wählen einer Speicherzelle die Operation /Φ äquivalent ausgeführt. Aus der internen Zeilenadressener­ zeugungsschaltung 122 betrachtet, führt somit die Opera­ tionsschaltung 124 eine logische Operation Φ an dem aus der internen Zeilenadressenerzeugungsschaltung 122 ausgegebenen Adressensignal aus, und dann wird bei einer tatsächlichen Speicherzellwahloperation eine Operation /Φ als invertierte Version der logischen Operation Φ ausgeführt, um eine Spei­ cherzelle zu wählen. Somit paßt eine aus der internen Zei­ lenadressenerzeugungsschaltung 122 ausgegebene Adresse mit der physikalischen Adresse einer in dem Speicherzellfeld 100 gewählten Speicherzelle zusammen.

Fig. 10 zeigt die Struktur einer Logikschaltung, die einer logischen Operation /η entspricht, die dem Datenverschlüs­ seln entspricht, das für wirksam und von außen angelegte Schreibdaten Din beim Schreiben der Daten in das Speicher­ zellfeld ausgeführt wird. Insbesondere dient das Ergebnis einer Exklusiv-ODER-Operation mit den Schreibdaten Din und dem Adressensignal A0R als in eine Speicherzelle geschriebe­ ne Daten Dcell.

Fig. 11 ist eine Darstellung zum Erläutern des Betriebs der in Fig. 10 gezeigten /η-Logikoperationsschaltung. Wenn ins­ besondere das Bit mit der niedrigsten Wertigkeit A0R der Zeilenadresse 0 ist, dann passen die von außen angelegten Schreibdaten Din mit den in die Speicherzelle geschriebenen Daten Dcell zusammen. Wenn das Bit mit der niedrigsten Wertigkeit A0R des Zeilenadressensignals 1 ist, sind die in die Speicherzelle geschriebenen Daten Dcell eine invertierte Version der von außen angelegten Schreibdaten Din.

Fig. 12 stellt eine Schaltung dar, die eine logische Opera­ tion η als invertierte Version der in Fig. 10 gezeigten lo­ gischen Operation /η ausführt.

Insbesondere entspricht das Ergebnis einer Exklusiv-ODER- Operation mit dem Signal mit dem Bit mit: der niedrigsten Wertigkeit A0R des Zeilenadressensignals und den in eine Speicherzelle geschriebenen Daten Dcell den von außen an­ gelegten Schreibdaten Din.

Fig. 13 ist eine Darstellung zum Erläutern des Betriebs der in Fig. 12 gezeigten Logikoperationsschaltung η. Wenn das Signal A0R 1 ist, dann dient die invertierte Version des Si­ gnals Dcell als Signal Din, und somit wird im Vergleich mit Fig. 11 gefunden, daß der Schaltungsbetrieb in Fig. 12 eine invertierte Version der logischen Operation /η ist.

Fig. 14 zeigt die Schreibdaten, die von außen anzulegen sind, wenn in die Speicherzellen ein derartiges Kontroll­ muster, wie in Fig. 32 dargestellt, geschrieben ist. Ins­ besondere zeigt Fig. 14, daß in eine Speicherzelle, die mit einer Wortleitung verbunden ist, deren Nummer eine gerade Zahl ist, L-Pegeldaten Dcell und in eine Speicherzelle, die mit einer Wortleitung verbunden ist, deren Nummer eine unge­ rade Zahl ist, H-Pegel-Daten Dcell geschrieben werden. Wie unter Bezugnahme auf Fig. 12 beschrieben, dient das Ergeb­ nis der Anwendung der logischen Operation η auf das Signal Dcell als als externe Daten zu schreibende Daten Din. Unter Bezugnahme auf Fig. 13 wird gefunden, daß, wenn mit den Daten Dcell eine derartige logische Operation ausgeführt wird, die geschriebenen Daten Din nur auf einen L-Pegel für die mit allen Wortleitungen verbundenen Speicherzellen fest­ gelegt sein müssen.

Im Unterschied zu Fig. 14 zeigt Fig. 15 eine Entsprechung zwischen den Daten Dcell und den Daten Din, wenn in eine Speicherzelle, die mit einer Wortleitung verbunden ist, deren Nummer eine gerade Zahl ist, H-Pegel-Daten Dcell und in eine Speicherzelle, die mit einer Wortleitung verbunden ist, deren Nummer eine ungerade Zahl ist, L-Pegel-Daten Dcell geschrieben sind.

Ähnlich wie in Fig. 14, wird gefunden, daß, wenn auf die Daten Dcell die logische Operation η angewendet wird, die Schreibdaten Din nur auf einen H-Pegel festgelegt sein müssen.

Das heißt, ein derartiges Kontrollmuster, wie in Fig. 32 dargestellt, kann in die Speicherzellen einfach durch ab­ wechselndes Festlegen der Schreibdaten auf H- und L-Pegel für jede Spalte geschrieben werden.

Es sei angemerkt, daß eine derartige logische Operation Φ oder η, wie vorstehend beschrieben, in Abhängigkeit von der Anordnung der Speicherzellen, der Wortleitungen und der Paare von Bitleitungen in einem Speicherzellfeld geändert wird.

Folglich muß in Abhängigkeit von der Struktur jeder Halblei­ terspeichereinrichtung der Pegel der als Schreibdaten ange­ legten Daten geändert werden, wenn in die Speicherzellen ein derartiges Kontrollmuster, wie in Fig. 32 gezeigt, ge­ schrieben wird.

Fig. 16 ist ein schematisches Blockschaltbild, das die Struktur der Eingangssteuerschaltung 172, der Datenausgangs­ schaltung 174, der Datenverschlüsselungseinrichtung 176 und der Schaltschaltung 178, welche in Fig. 1 dargestellt sind, zeigt.

Die Eingangssteuerschaltung 172 enthält eine NAND-Schaltung 1724, die an ihrem einen Eingang die von außen angelegten Schreibdaten Din empfängt und an ihrem anderen Eingang mit­ tels eines Inverters 1722 auch ein invertiertes Signal eines Signals SBT empfängt, und einen Inverter 1726, der ein Aus­ gangssignal der NAND-Schaltung 1724 invertiert und das sich ergebende Signal ausgibt.

Während das Signal SBT deaktiviert ist, ist somit das NAND- Gatter 1724 geschlossen.

Die Datenausgangsschaltung 174 enthält einen Zwei-Bit-Zähler 1742, der das Bit mit der höchsten Wertigkeit RAn eines aus der Zählerschaltung 130 ausgegebenen Zeilenadressensignals empfängt.

Die Datenverschlüsselungsschaltung 176 enthält eine Exklu­ siv-ODER-Schaltung 1762, die ein Signal ZAQ0 als Ausgangssi­ gnal des Zwei-Bit-Zählers 1742 und das Bit mit der niedrig­ sten Wertigkeit A0R des Zeilenadressensignals empfängt. Die Schaltschaltung 178 enthält einen p-Kanal-MOS-Transistor 1782, der die Verbindung zwischen der Schreibtreiberschal­ tung 182 und der Inverterschaltung 1726 als Reaktion auf eine Aktivierung des Signals SBT (d. h., wenn das Signal SBT einen H-Pegel erreicht) unterbricht, und einen n-Kanal-MOS-Tran­ sistor 1784, der als Reaktion auf eine Aktivierung des Signals SBT eine Verbindung zwischen dem Ausgang der Daten­ verschlüsselungseinrichtung 176 und der Schreibtreiberschal­ tung 182 leitend macht.

Während somit das Signal SBT deaktiviert ist, sind an die Schreibtreiberschaltung 182 die von außen angelegten Schreibdaten Din angelegt. Während das Signal SBT aktiviert ist, sind an die Schreibtreiberschaltung 182 die Daten aus der Datenausgangsschaltung 174 angelegt.

Fig. 17 ist ein schematisches Blockschaltbild, das die Struktur des in Fig. 16 dargestellten Zwei-Bit-Zählers 1742 zeigt.

Der in Fig. 17 gezeigte Zwei-Bit-Zähler hat im wesentlichen auch eine Struktur, bei der eine Latch-Schaltung 1744 in einer Anfangsstufe in Reihe geschaltet ist mit einer Latch- Schaltung 1746 in einer Nachfolgestufe. Die Struktur der Zwei-Bit-Zählerschaltung ist hinlänglich bekannt, außer daß sie die Änderungen des Signals RAn zählt und gemäß dem Si­ gnal SBT aktiviert ist (d. h., das Signal /SBT als invertier­ te Version des Signals SBT einen L-Pegel erreicht), und da­ her werden ihre Struktur und ihr Betrieb nicht beschrieben.

Ein aus der ersten Latch-Schaltung 1744 ausgegebenes Signal ZAQ0 wird aus der Datenausgangsschaltung 174 in die Daten­ verschlüsselungseinrichtung 176 ausgegeben.

Fig. 18 zeigt eine Timingdarstellung zum Erläutern des Be­ triebs des in Fig. 17 dargestellten Zwei-Bit-Zählers.

Zu einem Zeitpunkt t1, wenn das Signal /SBT einen L-Pegel erreicht (was einer Aktivierung des Signals SBT und insbe­ sondere dem Eintreten in den Einbrennmodus entspricht), wer­ den als Reaktion darauf die Latch-Schaltungen 1744 und 1746 aktiviert und haben die Ausgangssignale AQ0 und ZAQ0 der Latch-Schaltung 1744 ihre jeweiligen Zustände invertiert. Insbesondere wird das Signal AQ0 von einem L-Pegel auf einen H-Pegel und das Signal ZAQ0 vom H-Pegel auf einen L-Pegel geändert.

Da inzwischen der Einbrennmodus eingenommen ist, werden die Zeilenadressensignale RA0-RAn aufeinanderfolgend aktiviert und aus dem Zähler 130 ausgegeben. Wenn alle Zeilenwahlen beendet sind und in der in Fig. 2 gezeigten Zählerschaltung das Übertragssignal RAP aktiviert ist (d. h. einen H-Pegel erreicht), wird als Reaktion darauf zu einem Zeitpunkt t2 der Pegel des Signals Q0 invertiert. Wenn ferner seit dem Zeitpunkt t2 ein vorbestimmter Zeitabschnitt verstrichen ist und das Signal RAP wieder deaktiviert wird (d. h. einen L-Pegel erreicht), werden als Reaktion darauf die Pegel der Signale AQ0 und ZAQ0 invertiert. Somit wird im Einbrenntest­ modus in jedem Wahloperationszyklus für alle Zeilen der Pe­ gel des Signals ZAQ0 invertiert.

Während der Wahloperationszyklusperiode für alle Zeilen ist die Spaltenadresse festgelegt. Zum Beispiel gibt während der Periode vom Zeitpunkt t1 bis zum Zeitpunkt t2 die Ausgangs­ schaltung L-Pegel-Daten aus, und somit haben die in die Speicherzellen geschriebenen Daten Dcell L- und H-Pegel, die sich abwechselnd wiederholen, wie in Fig. 14 gezeigt.

Nach einem Zeilenwahloperationszyklus, wenn wieder aus der ersten Zeile eine andere Wahloperation gestartet wird, ist die Spaltenadresse um eins vergrößert worden, wie es unter Bezugnahme auf Fig. 2 beschrieben wird, wobei inzwischen das Schreibdatensignal Din seinen Pegel auf einen H-Pegel invertiert hat, wie unter Bezugnahme auf Fig. 18 beschrie­ ben.

Wie unter Bezugnahme auf Fig. 15 beschrieben, wird somit in die Speicherzellen in der zweiten Spalte die invertierte Version der in die erste Spalte geschriebenen Daten auf­ einanderfolgend geschrieben.

Somit kann in die Speicherzellen ein derartiges Kontroll­ muster, wie in Fig. 32 dargestellt, geschrieben werden.

Fig. 19 ist eine Timingdarstellung zum Erläutern des Be­ triebs der Halbleiterspeichereinrichtung 1000 im Einbrenn­ modus.

Wenn zu einem Zeitpunkt t1 das Einbrennmodusbestimmungs­ signal SBT aktiviert ist (d. h. einen H-Pegel erreicht), dann wird als Reaktion darauf zu einem Zeitpunkt t2 der Ausgangs­ pegel der Datenausgangsschaltung 174 auf einen L-Pegel ge­ ändert, wie es unter Bezugnahme auf Fig. 18 beschrieben wird. Inzwischen beginnt der Ringoszillator 128 seinen Schwingungsbetrieb, und der Zähler 130 empfängt das interne Taktsignal int.CLK und führt einen Zählbetrieb aus. Als Re­ aktion auf das Ausgangssignal aus dem Zähler 130 gibt die interne Zeilenadressenerzeugungsschaltung 122 ein Zeilen­ adressensignal aus, das zuerst die 0te Zeile wählt. Inzwi­ schen entspricht ein aus dem Zähler 130 ausgegebenes Spal­ tenadressensignal der 0ten Spalte.

Wie vorstehend beschrieben, behält die Spaltenadresse den Zustand CA = 0 solange bei, bis der Wahloperationszyklus für alle Zeilen beendet ist.

Inzwischen gibt die interne Zeilenadressenerzeugungsschal­ tung 122 das interne /RAS-Signal aus, das sich mit einer vorbestimmten Zeitperiode von beispielsweise 1 µs ändert. Wenn zu einem Zeitpunkt t3 das interne /RAS-Signal aktiviert ist (d. h. einen L-Pegel erreicht), dann wird als Reaktion darauf die Wortleitung WL0 in der entsprechenden Zeile ge­ wählt (d. h., sie erreicht einen H-Pegel). Inzwischen wird als Reaktion auf die Aktivierung des internen /RAS-Signals zum Zeitpunkt t3 das aus der internen CAS-Erzeugungsschal­ tung 134 ausgegebene interne /CAS-Signal auch aktiviert (d. h., es erreicht einen L-Pegel). Ferner wird das Spalten­ wahlsignal CSL, das die Zeilenadresse CA = 0 wählt, auch aktiviert (d. h., es erreicht einen H-Pegel) und werden in die mit der entsprechenden Spalte verbundene Speicherzelle die Ausgangsdaten aus der Datenausgangsschaltung 174 ge­ schrieben.

Wenn zu einem Zeitpunkt t4 das interne /RAS-Signal deakti­ viert ist (d. h. einen H-Pegel erreicht) dann wird als Re­ aktion darauf das interne /CAS-Signal deaktiviert (d. h., es erreicht einen H-Pegel). Inzwischen wird als Reaktion auf eine zunehmende Flanke des internen /RAS-Signals zum Zeit­ punkt t4, das heißt als Reaktion auf eine zunehmende Flanke des aus dem Ringoszillator 128 ausgegebenen internen Takt­ signals int.CLK, das aus dem Zähler 130 ausgegebene Zeilen­ adressensignal um eins vergrößert. Mit der Deaktivierung des internen /RAS-Signals wird die Wortleitung WL0 in einen nicht gewählten Zustand gesetzt und das Spaltenwahlsignal CSL auch deaktiviert.

Danach wird ähnlich als Reaktion auf eine Aktivierung des internen /RAS-Signals (d. h., wenn das interne /RAS-Signal auf einen L-Pegel geändert wird) eine entsprechende Wort­ leitung WL gewählt und das Spaltenwahlsignal CSL, das eine entsprechende Spalte (für die in Fig. 19 dargestellte Ände­ rung die Spaltenadresse CA = 0) wählt, aktiviert.

Wie unter Bezugnahme auf Fig. 18 beschrieben, werden die Ausgangsdaten aus der Datenausgangsschaffitung 174 solange auf dem L-Pegel gehalten, bis ein Wahloperationszyklus für alle Zeilen beendet ist.

Im Einbrenntestmodus werden gemäß dem von außen angelegten Angabensignal in eine Speicherzelle, die einer in der Halb­ leiterspeichereinrichtung 1000 erzeugten internen Adresse entspricht, die aus der Datenausgangsschaltung 174 ausge­ gebenen Daten aufeinanderfolgend geschrieben, und somit wird ein Kontrollmuster, wie in Fig. 32 gezeigt, geschrieben.

Somit muß die Halbleiterspeichereinrichtung 1000 nur drei Signale, nämlich das externe Stromversorgungspotential ext.Vcc, das Massepotential GND und ein Testmodussignal TS, von außen empfangen, um den Einbrenntestbetrieb auszuführen.

Fig. 20 ist ein Schaltbild, das einen Abschnitt der Struk­ tur der in Fig. 1 gezeigten Testmodussetzschaltung 120 dar­ stellt.

Wie in Fig. 20 gezeigt, sind n n-Kanal-MOS-Transistoren vorgesehen, die aus einem Testmodussignaleingangsanschluß in Reihe geschaltet sind und von denen jeder als Diode geschal­ tet ist. Das Sourcepotential eines n-Kanal-MOS-Transistors 1206 in der Endstufe der Reihenschaltung der n n-Kanal-MOS- Transistoren ist ebenso groß wie oder größer als das Strom­ versorgungspotential Vcc, wenn für den Testmoduseingangsan­ schluß die folgende Beziehung befriedigt ist:

V_TS < Vcc + n × Vth,

wobei V_TS die an den Testmodussignaleingangsanschluß ange­ legte Signalspannung und Vth die Schwellenspannung eines der n n-Kanal-MOS-Transistoren bezeichnet.

Das Sourcepotential des Transistors 1206 in der Endstufe der in Reihe geschalteten n-Kanal-MOS-Transistoren kann als Si­ gnal SBT verwendet werden, um zum Beispiel den Testsignal­ eingangsanschluß auch als anderen Signaleingangsanschluß zu verwenden.

Wie vorstehend beschrieben, muß die Halbleiterspeicherein­ richtung 1000 gemäß der ersten Ausführungsform nur von außen das externe Stromversorgungspotential ext.Vcc, die Masse­ spannung GND und das Testmodusbestimmungssignal TS empfan­ gen, um den Einbrenntest zum Schreiben des Kontrollmusters in das Speicherzellfeld auszuführen.

Somit ist es für die Testeinrichtungsseite beim Ausführen des Einbrenntests nicht notwendig, ein Adressensignal und Schreibdaten unter Berücksichtigung einer eine Software verwendenden Verschlüsselung zu erzeugen.

Das heißt, ein schneller und leichter Einbrenntest der Halbleiterspeichereinrichtung 1000 kann erreicht werden.

Da ferner die von außen angelegten Signale nur die drei vorstehend genannten sein müssen, werden zum Beispiel für jeden Chip in der Form eines Wafers nur drei Sondennadeln benötigt, und somit kann ein Einbrenntest von Halbleiter­ speichereinrichtungen in Form eines Wafers auch durchge­ führt werden.

Die zweite Ausführungsform

Fig. 21 ist ein Schaltbild, das die Struktur einer Testmo­ dussetzschaltung 121 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.

Sie unterscheidet sich von der Struktur der Halbleiterspei­ chereinrichtung 1000 gemäß der ersten Ausführungsform da­ durch, daß in eine interne Schaltung ein Stromversorgungs­ potential auch mittels eines Testmodussignaleingangsan­ schlusses anstatt mittels eines externen Stromversorgungspo­ tentialeingangsanschlusses geliefert werden kann.

Die Testmodussetzschaltung 121 enthält ein Hochwiderstands­ element R1, das zwischen einem Testmodussignaleingangsan­ schluß und einem Massepotential GND geschaltet ist, einen als Diode geschalteten Transistor TD, der zwischen dem Test­ modussignaleingangsanschluß und dem Massepotential vorgese­ hen ist, und eine Diode D1, die zwischen dem Testmodussi­ gnaleingangsanschluß und einer Stromquellenversorgungslei­ tung geschaltet ist.

Wenn der Testmodussignaleingangsanschluß ein Potential emp­ fängt, das ebenso groß wie oder größer als das externe Strom­ versorgungspotential ext.Vcc ist, erreicht das Signal SBT einen aktiven H-Pegel und wird die Stromquellenversorgungs­ leitung zum Liefern des Stromversorgungspotentials in eine interne Schaltung der Halbleiterspeichereinrichtung 1000 mittels des Testmodussignaleingangsanschlusses mit einem internen Stromversorgungspotential int.Vcc versorgt, das im Vergleich zu dem Potentialeingang in den Anschluß um die Schwellenspannung der Diode D1 verkleinert ist.

Die übrige Struktur ist derjenigen der in Fig. 1 gezeigten Halbleiterspeichereinrichtung 1000 ähnlich.

Beim Ausführen eines Einbrenntests erfordert eine derartige Struktur nur, daß die beiden Anschlüsse nämlich der Test­ modussignaleingangsanschluß und der Massepotentialversor­ gungsanschluß ein vorbestimmtes Potential von außen empfan­ gen.

Somit kann die Anzahl der für jeden Chip beim Einbrenntest benötigten Sondennadeln weiter verkleinert werden.

Fig. 22 ist die Draufsicht einer Sondenkarte in der Rich­ tung einer Sondennadel, wenn für jeden Chip zwei Sonden­ nadeln verwendet werden, wie vorstehend beschrieben, und Fig. 23 ist eine Seitenansicht der Sondenkarte.

Wie in Fig. 22 dargestellt, hat die Sondenkarte eine Son­ dennadel (schwarzer Kreis in der Figur) zum Liefern eines Massepotentials und eine Sondennadel (weißer Kreis in der Figur) zum Liefern eines Stromversorgungspotentials in einen Testmodussignaleingangsanschluß für jeden Chip, derart daß sie der Lage des auf einem Wafer angeordneten Chips ent­ sprechen.

Um eine ähnliche Struktur bei einer herkömmlichen Halblei­ terspeichereinrichtung zu verwenden, werden die Sondennadel zum Liefern des Massepotentials, die Sondennadel zum Liefern des Stromversorgungspotentials, eine Sondennadel zum Liefern eines Testmodussignals, eine Sondennadel zum Liefern eines Adressensignals, eine Sondennadel zum Liefern eines Steuer­ signals wie beispielsweise des Signals ext.RAS und derglei­ chen benötigt und wird die Anzahl der für jeden Chip benö­ tigten Sondennadeln im Vergleich zur vorliegenden Ausfüh­ rungsform bedeutend vergrößert.

Die vorstehend beschriebene Struktur erlaubt einen Einbrenn­ test von Halbleitereinrichtungen in Form eines Wafers, und somit kann eine Anzahl von Chips parallel getestet werden, so daß die Testzeitperiode und die Testkosten verkleinert werden können.

Ferner erlaubt der Einbrenntest von Halbleitereinrichtungen in der Form eines Wafers eine Verkleinerung der Kosten zum Verkappen fehlerhafter Chips.

Die dritte Ausführungsform

Fig. 24 ist eine Draufsicht zum Erläutern der Bildung einer Halbleiterspeichereinrichtung gemäß einer dritten Ausfüh­ rungsform der vorliegenden Erfindung auf einem Wafer.

Unter Bezugnahme auf Fig. 24 ist jeder in zwei Dimensionen auf einem Wafer angeordnete Halbleiterspeichereinrichtungs­ chip versehen mit einer Zwischenverbindung zum Liefern eines Stromversorgungspotentials und eines Massepotentials in einem Schneideabschnitt als Randgebiet zur Chiptrennungsver­ arbeitung mittels einer Zerschneideeinrichtung.

Wenn insbesondere eine Halbleiterspeichereinrichtung gemäß der dritten Ausführungsform in Form eines Wafers und noch nicht in einen Chip getrennt worden ist dann hat sie einen Stromquellenversorgungs-Kontaktanschluß 400 und einen Masse­ potentialversorgungs-Kontaktanschluß 402 auf der Waferober­ fläche in einem Facettenabschnitt oder dergleichen. Der Stromversorgungspotentialversorgungs-Kontaktanschluß ist mit einer Zwischenverbindung zum Liefern des Stromversorgungspo­ tentials in jeden Chip mittels eines zwischen den Chips angeordneten Schneideabschnitts versehen, und der Massepo­ tentialversorgungs-Kontaktanschluß 402 ist ähnlich mit einer Zwischenverbindung zum Liefern des Massepotentials in jeden Chip im Schneideabschnitt versehen.

Fig. 25 ist eine teilweise vergrößerte Ansicht der durch die strichlierte Linie umkreisten Ansicht in der in Fig. 24 dargestellten Draufsicht.

Eine Stromversorgungspotentialversorgungs-Zwischenverbindung ist zum Liefern des Stromversorgungspotentials aus dem Stromversorgungspotentialversorgungs-Kontaktanschluß 400 mittels des Schneideabschnitts in jeden Chip vorgesehen.

Eine Massepotentialversorgungs-Zwischenverbindung ist in­ dessen zum Liefern des Massepotentials aus dem Massepoten­ tialversorgungs-Kontaktanschluß 402 mittels des Schneideab­ schnitts in jeden Chip vorgesehen.

Eine derartige Struktur kommt mit dem Liefern eines Strom­ versorgungspotentials oder eines Massepotentials für jeden Chip beim Einbrenntest von Halbleitereinrichtungen in der Form eines Wafers aus.

Für eine derartige Anordnung der Halbleiterspeichereinrich­ tung 1000 gemäß der ersten Ausführungsform auf einem Wafer, wie in Fig. 24 gezeigt, kann der Einbrenntest der Halblei­ terspeichereinrichtung in Form eines Wafers einfach durch Anordnen einer Sondennadel zum Liefern eines Testmodusbe­ stimmungssignals für jeden Chip auf einer Sondenkarte aus­ geführt werden.

Indessen kann für eine derartige Anordnung der Halbleiter­ speichereinrichtung gemäß der zweiten Ausführungsform auf einem Wafer, wie in Fig. 24 gezeigt, der Einbrenntest der Halbleiterspeichereinrichtung in Form eines Wafers einfach durch entsprechendes Liefern eines externen Stromversor­ gungspotentials und eines Massepotentials aus dem Strom­ quellenversorgungs-Kontaktanschluß 400 und dem Massepoten­ tialversorgungs-Kontaktanschluß 402 ausgeführt werden.

Somit ist es in diesem Beispiel nicht notwendig, ein Signal aus einer Sondennadel in den Chip zu liefern.

Eine derartige Struktur erlaubt einen einfachen Einbrenntest jeden Chips in der Form eines Wafers, und daher kann eine Verkleinerung der Testzeitperiode und der Testkosten er­ reicht werden.

Fig. 26 ist eine Draufsicht der Struktur eines Halbleiter­ speichereinrichtungschips, nachdem mittels einer Zerschnei­ deeinrichtung der wie in Fig. 25 gezeigt angeordnete Chip in Form eines Wafers abgetrennt ist.

Auf dem Umfang des Chips ist ein Schneideabschnitt (d. h. ein Verarbeitungsrandgebiet für den Chiptrennungsprozeß) gelas­ sen, der nach dem Chiptrennungsprozeß übrigbleibt. Aufgrund der Struktur, wie in Fig. 25 gezeigt, bleibt die Zwischen­ verbindung aus dem Stromquellenversorgungsanschluß oder dem Testmodusbestimmungssignaleingangsanschluß 412 in einen Schneideabschnitt noch zurück und bleibt auf einer Ober­ fläche der Verbindung aus dem Massepotentialversorgungsan­ schluß 410 in einen Schneideabschnitt auf dem Halbleiter­ speichereinrichtungschip nach der Chiptrennung auch eine andere Zwischenverbindung zurück.

Fig. 27 ist eine Querschnittsansicht längs der in Fig. 26 gezeigten Linie A-A'.

Unter Bezugnahme auf Fig. 27 ist aus einer Aluminium-Zwi­ schenverbindung in der zweiten Schicht ein Testmodusbestim­ mungssignaleingangsanschluß oder ein Stromversorgungsspan­ nungseingangsanschluß gebildet. Unter der zweiten Schicht Aluminium- Zwischenverbindung ist eine Aluminium-Zwischen­ verbindung einer ersten Schicht mit einer zwischen sie ge­ setzten Isolierschicht vorhanden, und die beiden sind mit­ tels eines Kontaktlochs, das in einem Zwischenschichtiso­ lierfilm geöffnet ist, miteinander verbunden. Unter der ersten Schicht Aluminium-Zwischenverbindung ist noch eine Polysilizium-Zwischenverbindungsschicht PS mit einem zwi­ schen sie gesetzten Zwischenschichtisolierfilm vorhanden. Die Polysilizium-Zwischenverbindungsschicht PS bildet eine den Schneideabschnitt erreichende Zwischenverbindung.

Während eine derartige bis zum Schneideabschnitt reichende Zwischenverbindung selbstverständlich aus einer Aluminium- Zwischenverbindung gebildet sein kann, kann die Verwendung einer derartigen Polysilizium-Zwischenverbindung den Feuch­ tigkeitswiderstand eines Chips sichern, wenn ein Einbrenn­ test oder dergleichen ausgeführt wird.

Somit kann für einen derartigen Halbleiterchip, wie in Fig. 27 gezeigt und in Fig. 25 angeordnet, aus der Polysilizium- Zwischenverbindungsschicht eine in den Stromquellenversor­ gungskontaktanschluß 400 führende Zwischenverbindung ge­ bildet sein.

Wenn in Abhängigkeit vom Widerstandswert des Polysilizium- Zwischenverbindungsabschnitts irgendein Problem verursacht wird, dann können der Stromversorgungspotentialversorgungs- Kontaktanschluß 400 und der Massepotentialversorgungs-Kon­ taktanschluß 402 beispielsweise in einer Mehrzahl von Ab­ schnitten des Wafers angeordnet werden, um den wirksamen Abstand zwischen jedem Kontaktanschluß und jedem Halblei­ terspeichereinrichtungschip zu verkleinern.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die­ selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An­ sprüche beschränkt sind.

Claims (10)

1. Halbleiterspeichereinrichtung, welche umfaßt:
eine Mehrzahl von Paaren von Bitleitungen (BL, /BL);
eine Mehrzahl von Wortleitungen (WL), die die Mehrzahl von Paaren von Bitleitungen schneidet;
ein Speicherzellfeld (100) mit einer Mehrzahl von Speicher­ zellen, die in Schnittpunkten der Paare der Bitleitungen und der Wortleitungen in einer Matrix angeordnet sind und von denen jede einen Teil von Binärdaten hält;
eine Betriebsmodussetzeinrichtung (120) die als Reaktion auf ein von außen angelegtes Angabensignal ein erstes Be­ triebsmodussignal (SBT) aktiviert;
eine interne Adressenerzeugungseinrichtung (122, 124, 130), die als Reaktion auf eine Aktivierung des ersten Betriebs­ modussignals ein internes Adressensignal zyklisch ausgibt, das die Speicherzelle aufeinanderfolgend wählt, derart daß das interne Adressensignal einer physikalischen Adresse entspricht;
eine Speicherzellwahleinrichtung (102, 104), die als Reak­ tion auf das interne Adressensignal eine entsprechende Spei­ cherzelle wählt, um Daten zu schreiben; und
eine interne Datenerzeugungseinrichtung (174, 176), die in­ terne Daten in die Speicherzellwahleinrichtung ausgibt, um die Binärdaten in einem Kontrollmuster in die durch die in­ ternen Adressensignale aufeinanderfolgend gewählten Spei­ cherzellen in Abhängigkeit von einer Anordnung der Mehrzahl von Paaren von Bitleitungen, der Mehrzahl von Wortleitungen und der Mehrzahl von Speicherzellen zu schreiben.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei welcher die interne Adressenerzeugungseinrichtung enthält:
eine interne Zeilenadressenerzeugungseinrichtung (122, 124), die als Reaktion auf eine Aktivierung des ersten Betriebsmo­ dussignals ein internes Zeilenadressensignal ausgibt, das eine Zeile des Speicherzellfeldes aufeinanderfolgend wählt, derart daß das interne Zeilenadressensignal einer physikali­ schen Adresse entspricht, und
eine interne Spaltenadressenerzeugungseinrichtung (130), die ein internes Spaltenadressensignal derart ausgibt, daß in jedem Zyklus einer Zeilenwahl mittels der internen Zeilen­ adressenerzeugungseinrichtung eine auf einanderfolgend ge­ wählte interne Spaltenadresse auf den neuesten Stand ge­ bracht wird; und
die Speicherzellwahleinrichtung enthält:
eine Zeilenwahleinrichtung (102), die als Reaktion auf das interne Zeilenadressensignal eine entsprechende Wortleitung wählt, und
eine Spaltenwahleinrichtung (104), die als Reaktion auf das interne Spaltenadressensignal ein entsprechendes Paar von Bitleitungen wählt, um Daten zu schreiben.

3. Halbleiterspeichereinrichtung nach Anspruch 2, welche ferner eine Mehrzahl von Leseverstärkereinrichtungen (SA) umfaßt, die als Reaktion auf eine gespeicherte Information einer gewählten Speicherzelle die Potentiale entsprechender paarweiser Bitleitungen komplementär treibt, bei welcher die interne Zeilenadressenerzeugungseinrichtung enthält:
eine interne Takterzeugungseinrichtung (128) und
eine Zeilenadressenzähleinrichtung (130), die als Reaktion auf ein Ausgangssignal der internen Takterzeugungseinrich­ tung ein internes Zeilenadressensignal zyklisch ausgibt; wobei
die Betriebsmodussetzeinrichtung entweder das erste Be­ triebsmodussignal (SBT) oder ein zweites Betriebsmodussignal (SRF) als Reaktion auf ein von außen angelegtes Angabensi­ gnal aktiviert;
als Reaktion auf eine Aktivierung des ersten Betriebsmodus­ signals in eine mittels der Zeilenwahleinrichtung und der Spaltenwahleinrichtung gewählte Speicherzelle ein Ausgangs­ signal der internen Datenerzeugungseinrichtung geschrieben wird und
als Reaktion auf eine Aktivierung des zweiten Betriebsmodus­ signals die Spaltenwahleinrichtung deaktiviert wird, die Zeilenwahleinrichtung eine entsprechende Wortleitung als Reaktion auf das interne Zeilenadressensignal wählt und die Leseverstärkereinrichtung die gespeicherte Information in eine Mehrzahl von mit der gewählten Wortleitung verbundenen Speicherzellen umschreibt.

4. Halbleiterspeichereinrichtung nach Anspruch 3, bei wel­ cher die interne Takterzeugungseinrichtung ferner eine Fre­ quenzteileinrichtung (1292) umfaßt, die die Periode eines internen Taktsignals kürzer macht, wobei das interne Takt­ signal ausgegeben wird, wenn das erste Betriebsmodussignal aktiviert und das zweite Betriebsmodussignal nicht aktiviert ist.

5. Halbleiterspeichereinrichtung nach Anspruch 1, welche ferner umfaßt:
einen Testanschluß (TS), der das von außen angelegte Anga­ bensignal als Spannungssignal empfängt, und
eine Stromversorgungs-Potentialversorgungseinrichtung (D1), die ein an den Testanschluß angelegtes Potential in die Halbleiterspeichereinrichtung als Stromversorgungsspannung liefert,
bei welcher die Betriebsmodussetzeinrichtung das erste Be­ triebsmodussignal als Reaktion auf das an den Testanschluß angelegte Potential aktiviert.

6. Halbleiterspeichereinrichtung, die als Chip aus einem Halbleitersubstrat, auf dem die Halbleiterspeichereinrich­ tungen gebildet sind, abgetrennt ist, welche umfaßt:
ein Verarbeitungsrandgebiet in einem Abschnitt des äußersten Randes einer Oberfläche des Chips für einen Trennungsprozeß;
einen Stromversorgungsanschluß (410, 412), der in einem durch das Verarbeitungsrandgebiet umgebenen Innengebiet einer Chipoberfläche angeordnet ist und von außen ein Strom­ versorgungspotential empfängt; und
eine Zwischenverbindung (PS), die aus dem Stromversorgungs­ anschluß in das Verarbeitungsrandgebiet verläuft.

7. Halbleiterspeichereinrichtung nach Anspruch 1, wobei die Halbleiterspeichereinrichtung abgetrennt ist als Chip aus einem Halbleitersubstrat, auf dem die Halbleiterspei­ chereinrichtungen gebildet sind, welche ferner umfaßt:
ein Verarbeitungsrandgebiet in einem Abschnitt des äußersten Randes einer Oberfläche des Chips für einen Trennungsprozeß; eine Mehrzahl von Stromversorgungsanschlüssen, die in einem durch das Verarbeitungsrandgebiet umgebenen Innengebiet einer Chipoberfläche angeordnet sind und von außen ein Stromversorgungspotential empfangen; und
eine Zwischenverbindung, die aus jedem der Stromversorgungs­ anschlüsse in das Verarbeitungsrandgebiet verläuft.

8. Halbleiterspeichereinrichtung nach Anspruch 7, bei wel­ cher die Zwischenverbindung eine Polysilizium-Zwischenver­ bindung ist.

9. Halbleiterspeichereinrichtung nach Anspruch 5, wobei die Halbleiterspeichereinrichtung abgetrennt ist als Chip aus einem Halbleitersubstrat, auf dem die Halbleiterspei­ chereinrichtungen gebildet sind, welche ferner umfaßt:
ein Verarbeitungsrandgebiet in einem Abschnitt des äußersten Randes einer Oberfläche des Chips für einen Trennungsprozeß;
eine Mehrzahl von Stromversorgungsanschlüssen, die in einem durch das Verarbeitungsrandgebiet umgebenen Innengebiet einer Chipoberfläche angeordnet sind und von außen ein Stromversorgungspotential empfangen; und
eine Zwischenverbindung, die aus jedem der Stromversorgungs­ anschlüsse in das Verarbeitungsrandgebiet verläuft;
bei welcher die Mehrzahl von Stromversorgungsanschlüssen den Testanschluß enthält.

10. Halbleiterspeichereinrichtung nach Anspruch 9, bei wel­ cher die Zwischenverbindung eine Polysilizium-Zwischenver­ bindung ist.