JP2002373499A - 半導体メモリ及びこのバーンイン方法 - Google Patents
半導体メモリ及びこのバーンイン方法Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
Landscapes
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 バーンインにおいてアドレス端子やデータ入
力（入出力）端子等が損傷することによる歩留まりの低
下を防ぐことができる、半導体メモリを提供すること。 【解決手段】 ＳＲＡＭチップは、バーンインモード
中、カウンタ（Ｔフリップフロップ１２０−０〜１２０
−１７）による外部からのクロック信号のカウントをも
とにして、アドレスＡ０′信号〜アドレスＡ１８′信号
を生成する。このアドレス信号をデコーダでデコードす
ることにより、メモリセルアレイを構成する各メモリセ
ルＭＣのアドレスが選択される。そして、Ｔフリップフ
ロップ１２０−１８の出力端子Ｑ１８からの信号をもと
にして、データＤ１′信号〜データＤ１６′信号を生成
する。このデータ信号のデータを選択されたメモリセル
ＭＣに書き込むことにより、バーンインをしている。
力（入出力）端子等が損傷することによる歩留まりの低
下を防ぐことができる、半導体メモリを提供すること。 【解決手段】 ＳＲＡＭチップは、バーンインモード
中、カウンタ（Ｔフリップフロップ１２０−０〜１２０
−１７）による外部からのクロック信号のカウントをも
とにして、アドレスＡ０′信号〜アドレスＡ１８′信号
を生成する。このアドレス信号をデコーダでデコードす
ることにより、メモリセルアレイを構成する各メモリセ
ルＭＣのアドレスが選択される。そして、Ｔフリップフ
ロップ１２０−１８の出力端子Ｑ１８からの信号をもと
にして、データＤ１′信号〜データＤ１６′信号を生成
する。このデータ信号のデータを選択されたメモリセル
ＭＣに書き込むことにより、バーンインをしている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ及び
このバーンイン方法に関する。
このバーンイン方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】ＳＲＡＭ
（static random access memory）等の半導体メモリの
故障は、初期故障、偶発故障、磨耗故障に分類される。
初期故障は半導体メモリ製造時の不良、欠陥等が原因で
発生する故障であり、偶発故障は半導体メモリ固有の信
頼性で決まる故障であり、磨耗故障は半導体メモリの寿
命により発生する故障である。このうち、初期故障を取
り除くために、バーンインが行われる。バーンインと
は、半導体メモリを通常の動作条件よりも高くした温度
や電圧で動作させることにより、加速ストレスを与え、
これにより、初期故障の不良品を短時間で取り除く試験
のことである。初期故障は他の二つの故障に比べて割合
が高く、初期故障を発生する半導体メモリをバーンイン
によって取り除くことにより、半導体メモリの信頼性を
向上させている。
（static random access memory）等の半導体メモリの
故障は、初期故障、偶発故障、磨耗故障に分類される。
初期故障は半導体メモリ製造時の不良、欠陥等が原因で
発生する故障であり、偶発故障は半導体メモリ固有の信
頼性で決まる故障であり、磨耗故障は半導体メモリの寿
命により発生する故障である。このうち、初期故障を取
り除くために、バーンインが行われる。バーンインと
は、半導体メモリを通常の動作条件よりも高くした温度
や電圧で動作させることにより、加速ストレスを与え、
これにより、初期故障の不良品を短時間で取り除く試験
のことである。初期故障は他の二つの故障に比べて割合
が高く、初期故障を発生する半導体メモリをバーンイン
によって取り除くことにより、半導体メモリの信頼性を
向上させている。
【０００３】従来は、モールドパッケージ等の最終出荷
形態に組立後バーンインを行ってきたが、バーンインに
て不良となったチップの組立コストが無駄になってしま
うため、ウエハ状態でのバーンインの要求が高まってい
る。
形態に組立後バーンインを行ってきたが、バーンインに
て不良となったチップの組立コストが無駄になってしま
うため、ウエハ状態でのバーンインの要求が高まってい
る。
【０００４】通常のウエハレベルバーンインでは、半導
体メモリのアドレス端子やデータ入力（入出力）端子及
びコントロール端子等にプローブの針を接触させて、各
メモリセルに電圧ストレスを与える。このとき、仕様上
の動作温度範囲よりも高い温度条件下で動作させること
と、一回のプローブで動じに多数のチップにストレスを
与えることができるように、専用のバーンイン装置を用
いることが多い。この場合、通常のウエハテストによる
プローブに加え、バーンインによるプローブが追加され
るため、プローブの針が前述した各端子に接触する回数
が増えることにより、これらの端子が損傷することがあ
り、歩留まりの低下の原因となっていた。
体メモリのアドレス端子やデータ入力（入出力）端子及
びコントロール端子等にプローブの針を接触させて、各
メモリセルに電圧ストレスを与える。このとき、仕様上
の動作温度範囲よりも高い温度条件下で動作させること
と、一回のプローブで動じに多数のチップにストレスを
与えることができるように、専用のバーンイン装置を用
いることが多い。この場合、通常のウエハテストによる
プローブに加え、バーンインによるプローブが追加され
るため、プローブの針が前述した各端子に接触する回数
が増えることにより、これらの端子が損傷することがあ
り、歩留まりの低下の原因となっていた。
【０００５】本発明の目的は、特にウエハレベルバーン
インにおいてアドレス端子やデータ入力（入出力）端子
及びコントロール端子等が損傷することによる歩留まり
の低下を防ぐことができるとともにバーンイン時間の短
縮を可能とする、半導体メモリ及びこのバーンイン方法
を提供することである。
インにおいてアドレス端子やデータ入力（入出力）端子
及びコントロール端子等が損傷することによる歩留まり
の低下を防ぐことができるとともにバーンイン時間の短
縮を可能とする、半導体メモリ及びこのバーンイン方法
を提供することである。
【０００６】
【課題を解決するための手段】（１）本発明の一態様
は、複数のメモリセルを含む半導体メモリにおいて、前
記半導体メモリの電源端子となる第１端子と、前記半導
体メモリの接地端子となる第２端子と、前記半導体メモ
リをバーンインモードにするためのバーンインモード信
号が入力される第３端子と、外部からのクロック信号が
入力される第４端子と、前記バーンインモード信号の入
力中、前記クロック信号のカウントをもとにして、前記
複数のメモリセルの各々を選択するためのアドレス信号
を生成するアドレス信号生成部と、前記バーンインモー
ド信号の入力中、前記クロック信号をもとにして、デー
タ信号を生成するデータ信号生成部と、前記アドレス信
号で選択されるメモリセルに前記データ信号のデータを
書き込むデータ書き込み部と、を備えることを特徴とす
る。
は、複数のメモリセルを含む半導体メモリにおいて、前
記半導体メモリの電源端子となる第１端子と、前記半導
体メモリの接地端子となる第２端子と、前記半導体メモ
リをバーンインモードにするためのバーンインモード信
号が入力される第３端子と、外部からのクロック信号が
入力される第４端子と、前記バーンインモード信号の入
力中、前記クロック信号のカウントをもとにして、前記
複数のメモリセルの各々を選択するためのアドレス信号
を生成するアドレス信号生成部と、前記バーンインモー
ド信号の入力中、前記クロック信号をもとにして、デー
タ信号を生成するデータ信号生成部と、前記アドレス信
号で選択されるメモリセルに前記データ信号のデータを
書き込むデータ書き込み部と、を備えることを特徴とす
る。
【０００７】本発明の一態様によれば、外部からのクロ
ック信号のカウントをもとにして複数のメモリセルの各
々を選択するためのアドレス信号を生成し、そして、外
部からのクロック信号をもとにしてデータ信号を生成
し、メモリセルへの書き込みを行っている。したがっ
て、バーンインにおいてアドレス端子やデータ入力（入
出力）端子及び通常動作で使用されるコントロール端子
が不要となるので、アドレス端子やデータ入力（入出
力）端子及びコントロール端子の損傷を防ぐことができ
る。よって、本発明の一態様によれば、半導体メモリの
製造の歩留まりを向上させることができる。
ック信号のカウントをもとにして複数のメモリセルの各
々を選択するためのアドレス信号を生成し、そして、外
部からのクロック信号をもとにしてデータ信号を生成
し、メモリセルへの書き込みを行っている。したがっ
て、バーンインにおいてアドレス端子やデータ入力（入
出力）端子及び通常動作で使用されるコントロール端子
が不要となるので、アドレス端子やデータ入力（入出
力）端子及びコントロール端子の損傷を防ぐことができ
る。よって、本発明の一態様によれば、半導体メモリの
製造の歩留まりを向上させることができる。
【０００８】また、本発明の一態様によれば、バーンイ
ンに使用される端子は、第１〜第４端子だけである。バ
ーンイン装置の端子数には制限があるため、一回にバー
ンインできるチップ数を増やすことが可能となり、１ウ
エハあたりのバーンイン時間を短縮することができる。
ンに使用される端子は、第１〜第４端子だけである。バ
ーンイン装置の端子数には制限があるため、一回にバー
ンインできるチップ数を増やすことが可能となり、１ウ
エハあたりのバーンイン時間を短縮することができる。
【０００９】また、本発明の一態様によれば、クロック
信号のカウントをもとにして、複数のメモリセルの各々
を選択するためのアドレス信号を生成、つまり、アドレ
スをシリアルで生成するので、複雑なアドレス信号生成
回路が不要となる。
信号のカウントをもとにして、複数のメモリセルの各々
を選択するためのアドレス信号を生成、つまり、アドレ
スをシリアルで生成するので、複雑なアドレス信号生成
回路が不要となる。
【００１０】なお、アドレス信号生成部、データ信号生
成部、データ書き込み部の一例は、発明の実施の形態の
［バーンインモード］の欄で説明している。電源端子と
は、例えば、ＶＤＤ端子のことであり、接地端子とは、
例えば、ＶＳＳ端子のことである。
成部、データ書き込み部の一例は、発明の実施の形態の
［バーンインモード］の欄で説明している。電源端子と
は、例えば、ＶＤＤ端子のことであり、接地端子とは、
例えば、ＶＳＳ端子のことである。
【００１１】（２）本発明の一態様では、前記第１端
子、前記第２端子、前記第３端子及び前記第４端子は、
バーンイン専用であり、前記第１端子と異なり、前記半
導体メモリの電源端子となる第５端子と、前記第２端子
と異なり、前記半導体メモリの接地端子となる第６端子
と、を備えることができる。
子、前記第２端子、前記第３端子及び前記第４端子は、
バーンイン専用であり、前記第１端子と異なり、前記半
導体メモリの電源端子となる第５端子と、前記第２端子
と異なり、前記半導体メモリの接地端子となる第６端子
と、を備えることができる。
【００１２】上記構成によれば、第１端子、第２端子、
第３端子及び第４端子は、バーンイン専用なので、たと
え、バーンインの際にプローブの針の接触等が原因でこ
れらの端子が損傷しても、半導体メモリを使用するには
影響が生じない。
第３端子及び第４端子は、バーンイン専用なので、たと
え、バーンインの際にプローブの針の接触等が原因でこ
れらの端子が損傷しても、半導体メモリを使用するには
影響が生じない。
【００１３】（３）本発明の一態様では、前記アドレス
信号生成部は、カウンタを含み、前記カウンタからの出
力を前記アドレス信号とすることができる。
信号生成部は、カウンタを含み、前記カウンタからの出
力を前記アドレス信号とすることができる。
【００１４】（４）本発明の一態様では、前記データ信
号生成部は、前記カウンタの最終段のフリップフロップ
からの出力信号を分周する信号分周部を備え、前記信号
分周部から出力される信号をもとにして、前記データ信
号を生成することができる。
号生成部は、前記カウンタの最終段のフリップフロップ
からの出力信号を分周する信号分周部を備え、前記信号
分周部から出力される信号をもとにして、前記データ信
号を生成することができる。
【００１５】このようにすると、複数のメモリセルにま
ず第１のレベルを書き込み、その後、第２のレベルを書
き込むことができる。よって、各メモリセルに第１のレ
ベル及び第２のレベルのストレスを与えることができる
ので、各メモリセルに対して効率のよいストレスを与え
ることができる。なお、第１のレベル、第２のレベルと
は、例えば、第１のレベルがＨレベル、第２のレベルが
Ｌレベルの場合、または、第１のレベルがＬレベル、第
２のレベルがＨレベルの場合がある。なお、信号分周部
の一例は、発明の実施の形態の［バーンインモード］の
欄で説明している。
ず第１のレベルを書き込み、その後、第２のレベルを書
き込むことができる。よって、各メモリセルに第１のレ
ベル及び第２のレベルのストレスを与えることができる
ので、各メモリセルに対して効率のよいストレスを与え
ることができる。なお、第１のレベル、第２のレベルと
は、例えば、第１のレベルがＨレベル、第２のレベルが
Ｌレベルの場合、または、第１のレベルがＬレベル、第
２のレベルがＨレベルの場合がある。なお、信号分周部
の一例は、発明の実施の形態の［バーンインモード］の
欄で説明している。
【００１６】（５）本発明の一態様では、ワード線及び
ビット線対の選択期間をサイクル時間より早く終了させ
る機能を、前記バーンインモード信号をもとにして解除
する手段を備えることができる。
ビット線対の選択期間をサイクル時間より早く終了させ
る機能を、前記バーンインモード信号をもとにして解除
する手段を備えることができる。
【００１７】このようにすると、選択されたメモリセル
は、通常動作をさせた場合に比べて長い時間ストレスが
与えられる。このため、バーンインの時間を短縮するこ
とができる。なお、ワード線及びビット線対の選択期間
をサイクル時間より早く終了させる機能とは、低消費電
力化を図るための機能の一つであり、例えば、オートパ
ワーダウンのことである。なお、上記手段の一例は、発
明の実施の形態の［オートパワーダウンの解除］の欄で
説明している。
は、通常動作をさせた場合に比べて長い時間ストレスが
与えられる。このため、バーンインの時間を短縮するこ
とができる。なお、ワード線及びビット線対の選択期間
をサイクル時間より早く終了させる機能とは、低消費電
力化を図るための機能の一つであり、例えば、オートパ
ワーダウンのことである。なお、上記手段の一例は、発
明の実施の形態の［オートパワーダウンの解除］の欄で
説明している。
【００１８】（６）本発明の一態様では、外部からのア
ドレス信号が入力されるアドレス信号入力回路と、外部
からのデータ信号が入力されるデータ信号入力回路と、
前記アドレス信号入力回路は、前記バーンインモード信
号により、外部からのアドレス信号の入力を禁止し、前
記データ信号入力回路は、前記バーンインモード信号に
より、外部からのデータ信号の入力を禁止することがで
きる。
ドレス信号が入力されるアドレス信号入力回路と、外部
からのデータ信号が入力されるデータ信号入力回路と、
前記アドレス信号入力回路は、前記バーンインモード信
号により、外部からのアドレス信号の入力を禁止し、前
記データ信号入力回路は、前記バーンインモード信号に
より、外部からのデータ信号の入力を禁止することがで
きる。
【００１９】この構成によれば、外部からのアドレス信
号及びデータ信号の入力を禁止して、バーンインをする
ので、入力端子がオープン状態であっても入力回路に流
れる貫通電流を防ぐことができる。
号及びデータ信号の入力を禁止して、バーンインをする
ので、入力端子がオープン状態であっても入力回路に流
れる貫通電流を防ぐことができる。
【００２０】（７）本発明の他の態様は、複数のメモリ
セルを含む半導体メモリのバーンイン方法であって、前
記半導体メモリをバーンインモードにするステップと、
前記半導体メモリに電位を供給するステップと、前記バ
ーンインモード中、外部からのクロック信号のカウント
をもとにして、前記複数のメモリセルの各々のアドレス
を生成するステップと、前記バーンインモード中、前記
クロック信号をもとにして、データを生成するステップ
と、前記アドレスと対応するメモリセルに前記データを
書き込むステップと、を備えることを特徴とする。
セルを含む半導体メモリのバーンイン方法であって、前
記半導体メモリをバーンインモードにするステップと、
前記半導体メモリに電位を供給するステップと、前記バ
ーンインモード中、外部からのクロック信号のカウント
をもとにして、前記複数のメモリセルの各々のアドレス
を生成するステップと、前記バーンインモード中、前記
クロック信号をもとにして、データを生成するステップ
と、前記アドレスと対応するメモリセルに前記データを
書き込むステップと、を備えることを特徴とする。
【００２１】本発明の他の態様によれば、（１）で説明
したことと同様のことが言える。
したことと同様のことが言える。
【００２２】（８）本発明の他の態様は、前記書き込む
ステップは、ワード線及びビット線対の選択期間をサイ
クル時間より早く終了させる機能を解除して行うことが
できる。
ステップは、ワード線及びビット線対の選択期間をサイ
クル時間より早く終了させる機能を解除して行うことが
できる。
【００２３】こうすると、（５）で説明したことと同様
のことが言える。
のことが言える。
【００２４】（９）本発明の他の態様では、前記書き込
むステップは、前記複数のメモリセルに第１のレベルを
書き込み、その後、第２のレベルを書き込むステップを
含むことができる。
むステップは、前記複数のメモリセルに第１のレベルを
書き込み、その後、第２のレベルを書き込むステップを
含むことができる。
【００２５】こうすると、（４）で説明したことと同様
のことが言える。
のことが言える。
【００２６】（１０）本発明の他の態様では、前記バー
ンインモード中、外部からのアドレス及びデータの入力
を禁止するステップを備えることができる。
ンインモード中、外部からのアドレス及びデータの入力
を禁止するステップを備えることができる。
【００２７】こうすると、（６）で説明したことと同様
のことが言える。
のことが言える。
【００２８】（１１）本発明の他の態様では、前記バー
ンインをウエハレベルで行うことができる。
ンインをウエハレベルで行うことができる。
【００２９】バーンインにおいてプローブの針と接触す
る端子数を減らすことができるので、ウエハレベルでバ
ーンインをした場合、一回にバーンインできるチップ数
を増やすことが可能となる。
る端子数を減らすことができるので、ウエハレベルでバ
ーンインをした場合、一回にバーンインできるチップ数
を増やすことが可能となる。
【００３０】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を用いて説明する。本実施形態は、本発明
に係る半導体メモリをＳＲＡＭチップに適用したもので
あるが、本発明はこれに限定されず他の半導体メモリに
も適用することができる。
ついて、図面を用いて説明する。本実施形態は、本発明
に係る半導体メモリをＳＲＡＭチップに適用したもので
あるが、本発明はこれに限定されず他の半導体メモリに
も適用することができる。
【００３１】［ＳＲＡＭチップの機能ブロック］図２
は、本実施形態に係るＳＲＡＭチップ１０００の概略ブ
ロック図である。図２を用いて、本実施形態に係るＳＲ
ＡＭチップの主な機能ブロックについて説明する。
は、本実施形態に係るＳＲＡＭチップ１０００の概略ブ
ロック図である。図２を用いて、本実施形態に係るＳＲ
ＡＭチップの主な機能ブロックについて説明する。
【００３２】ＳＲＡＭチップ１０００は、アドレス入力
回路１００、データ入力回路１０１、コントロール信号
入力回路１０２、バーンイン制御信号入力回路１０３、
データ出力回路１０４、行デコーダ２０１、列デコーダ
２０２、ライトドライバ３００、コントロール回路４０
０、メモリセルアレイ５００、センスアンプ７００、タ
イミング制御回路８００、多数の端子６００−１〜６０
０−９を含む。
回路１００、データ入力回路１０１、コントロール信号
入力回路１０２、バーンイン制御信号入力回路１０３、
データ出力回路１０４、行デコーダ２０１、列デコーダ
２０２、ライトドライバ３００、コントロール回路４０
０、メモリセルアレイ５００、センスアンプ７００、タ
イミング制御回路８００、多数の端子６００−１〜６０
０−９を含む。
【００３３】メモリセルアレイ５００には、５２４，２
８８ワード×１６ビットで構成された８メガビットのメ
モリセルが配置されている。
８８ワード×１６ビットで構成された８メガビットのメ
モリセルが配置されている。
【００３４】端子６００−１〜６００−９は、メタルパ
ッド形状をしており、パッケージへの組立工程内で万夫
やボンディングワイヤ等を介してパッケージの外部端子
と接続される。端子には、ＳＲＡＭチップ１０００の通
常の動作中に使用される端子と、バーンインモード中に
のみ使用されるバーンイン専用の端子とがある。
ッド形状をしており、パッケージへの組立工程内で万夫
やボンディングワイヤ等を介してパッケージの外部端子
と接続される。端子には、ＳＲＡＭチップ１０００の通
常の動作中に使用される端子と、バーンインモード中に
のみ使用されるバーンイン専用の端子とがある。
【００３５】通常の動作中に使用される端子には、アド
レス信号Ａ０〜Ａ１８が入力されるアドレス入力端子６
００−５、ＩＯ１〜ＩＯ１６が入出力されるデータ入出
力端子６００−６、コントロール信号系の端子郡６００
−７、ＶＳＳ接地端子６００−８、ＶＤＤ電源端子６０
０−９がある。端子郡６００−７の一つの／ＣＳ端子に
はチップセレクト信号が入力され、／ＷＥ端子にはライ
トイネーブル信号が入力され、／ＯＥ端子にはアウトプ
ットイネーブル信号が入力される。なお、／ＣＳ、／Ｗ
Ｅ、／ＯＥ信号はアクティブロウである。
レス信号Ａ０〜Ａ１８が入力されるアドレス入力端子６
００−５、ＩＯ１〜ＩＯ１６が入出力されるデータ入出
力端子６００−６、コントロール信号系の端子郡６００
−７、ＶＳＳ接地端子６００−８、ＶＤＤ電源端子６０
０−９がある。端子郡６００−７の一つの／ＣＳ端子に
はチップセレクト信号が入力され、／ＷＥ端子にはライ
トイネーブル信号が入力され、／ＯＥ端子にはアウトプ
ットイネーブル信号が入力される。なお、／ＣＳ、／Ｗ
Ｅ、／ＯＥ信号はアクティブロウである。
【００３６】バーンイン専用の端子には、ＳＲＡＭチッ
プ１０００をバーンインモードにするためのバーンイン
モード信号が入力されるＢＩ端子６００−１、バーンイ
ンモード中において外部からのクロック信号が入力され
るＣＬＫ端子６００−２、バーンインモード中にＶＤＤ
電源端子となるＶＤＤＢＩ端子６００−４及びＶＳＳ接
地端子となるＶＳＳＢＩ端子６００−３がある。ＢＩ端
子及びＣＬＫ端子は、それぞれ抵抗素子１０３−１によ
って接地電位ＶＳＳにプルダウンされており、各々の端
子に入力された信号は、入力バッファ１０３−２及び１
０３−３で内部信号ＢＩＡとＣＬＫＡに変換され、内部
信号へ伝達される。ＢＩ端子がＨレベルのとき、ＳＲＡ
Ｍチップ１０００はバーンインモードになり、オープン
またはＬレベルのときは通常動作モードとなる。ＶＤＤ
ＢＩ端子６００−４はＶＤＤ端子６００−９と、ＶＳＳ
ＢＩ端子６００−３はＶＳＳ端子６００−８と、それぞ
れチップ内部で接続されている。
プ１０００をバーンインモードにするためのバーンイン
モード信号が入力されるＢＩ端子６００−１、バーンイ
ンモード中において外部からのクロック信号が入力され
るＣＬＫ端子６００−２、バーンインモード中にＶＤＤ
電源端子となるＶＤＤＢＩ端子６００−４及びＶＳＳ接
地端子となるＶＳＳＢＩ端子６００−３がある。ＢＩ端
子及びＣＬＫ端子は、それぞれ抵抗素子１０３−１によ
って接地電位ＶＳＳにプルダウンされており、各々の端
子に入力された信号は、入力バッファ１０３−２及び１
０３−３で内部信号ＢＩＡとＣＬＫＡに変換され、内部
信号へ伝達される。ＢＩ端子がＨレベルのとき、ＳＲＡ
Ｍチップ１０００はバーンインモードになり、オープン
またはＬレベルのときは通常動作モードとなる。ＶＤＤ
ＢＩ端子６００−４はＶＤＤ端子６００−９と、ＶＳＳ
ＢＩ端子６００−３はＶＳＳ端子６００−８と、それぞ
れチップ内部で接続されている。
【００３７】アドレス入力回路１００には、アドレス信
号Ａ０〜Ａ１８が入力され、Ａ０′〜Ａ１８′の信号を
行デコーダ２０１と列デコーダ２０２へ送り、メモリセ
ルアレイ５００の中のメモリセルが選択される。
号Ａ０〜Ａ１８が入力され、Ａ０′〜Ａ１８′の信号を
行デコーダ２０１と列デコーダ２０２へ送り、メモリセ
ルアレイ５００の中のメモリセルが選択される。
【００３８】／ＣＳ、／ＷＥ、／ＯＥからなるコントロ
ール入力端子６００−７への入力信号は、コントロール
信号入力回路１０２へ入力された後、コントロール回路
４００へ伝達され、ＳＲＡＭチップ１０００へのデータ
書き込み、読み出し等、各制御信号を発生する。
ール入力端子６００−７への入力信号は、コントロール
信号入力回路１０２へ入力された後、コントロール回路
４００へ伝達され、ＳＲＡＭチップ１０００へのデータ
書き込み、読み出し等、各制御信号を発生する。
【００３９】データ入力回路１０１には、データ書き込
み時にデータ入出力端子６００−６からの外部データ信
号が入力され、Ｄ１′〜Ｄ１６′の信号をライトドライ
バ３００に送り、選択されたメモリセルにデータ書き込
みがなされる。
み時にデータ入出力端子６００−６からの外部データ信
号が入力され、Ｄ１′〜Ｄ１６′の信号をライトドライ
バ３００に送り、選択されたメモリセルにデータ書き込
みがなされる。
【００４０】データ出力回路１０４には、データ読み出
し時にメモリセルのデータをセンスアンプで増幅した信
号がリードバス（ＲＢＵＳ）を介して入力され、データ
入出力端子６００−６を介して外部へデータ出力がなさ
れる。
し時にメモリセルのデータをセンスアンプで増幅した信
号がリードバス（ＲＢＵＳ）を介して入力され、データ
入出力端子６００−６を介して外部へデータ出力がなさ
れる。
【００４１】［メモリセルアレイ］図３を用いて、本実
施形態に係るＳＲＡＭチップ１０００のメモリセルアレ
イ５００について説明する。図３は１２８ｋビットのメ
モリセルで構成されたメモリブロックの概略図であり、
図２に示すメモリセルアレイ５００内に６４ブロック配
置されて８メガビットの容量をなす。メモリブロック５
００−１には、１２８ｋ個のメモリセルＭＣがアレイ状
に配置されている。メモリセルＭＣは、図４に示すよう
に、転送トランジスタＱ１、Ｑ２、駆動トランジスタＱ
３、Ｑ４、負荷トランジスタＱ５、Ｑ６の６個のＭＯＳ
トランジスタで構成されている。メモリブロック５００
−１には、複数のワード線ＷＬ１〜ＷＬ１０２４と、こ
れらのワード線と交差する複数のビット線対（ＢＬ１、
／ＢＬ１）〜（ＢＬ１２８、／ＢＬ１２８）と、これら
のワード線とこれらのビット線対との交点に対応して設
けられた上記メモリセルＭＣと、を備える。
施形態に係るＳＲＡＭチップ１０００のメモリセルアレ
イ５００について説明する。図３は１２８ｋビットのメ
モリセルで構成されたメモリブロックの概略図であり、
図２に示すメモリセルアレイ５００内に６４ブロック配
置されて８メガビットの容量をなす。メモリブロック５
００−１には、１２８ｋ個のメモリセルＭＣがアレイ状
に配置されている。メモリセルＭＣは、図４に示すよう
に、転送トランジスタＱ１、Ｑ２、駆動トランジスタＱ
３、Ｑ４、負荷トランジスタＱ５、Ｑ６の６個のＭＯＳ
トランジスタで構成されている。メモリブロック５００
−１には、複数のワード線ＷＬ１〜ＷＬ１０２４と、こ
れらのワード線と交差する複数のビット線対（ＢＬ１、
／ＢＬ１）〜（ＢＬ１２８、／ＢＬ１２８）と、これら
のワード線とこれらのビット線対との交点に対応して設
けられた上記メモリセルＭＣと、を備える。
【００４２】データバス対（ＤＢ１、／ＤＢ１）〜（Ｄ
Ｂ１６、／ＤＢ１６）は、それぞれ、１６個のビット線
対毎にビット線対と接続される。データバス対（ＤＢ
１、／ＤＢ１）を例とすれば、データバス対（ＤＢ１、
／ＤＢ１）は、ビット線対（ＢＬ１、／ＢＬ１）、（Ｂ
Ｌ１７、／ＢＬ１７）、（ＢＬ３３、／ＢＬ３３）…
（Ｂ１１３、／ＢＬ１１３）と、トランスミッションゲ
ートで構成されたカラムゲートＣＧを介して接続され
る。データバス対（ＤＢ１、／ＤＢ１）〜（ＤＢ１６、
／ＤＢ１６）はライトドライバ３００及びセンスアンプ
７００と接続されている。
Ｂ１６、／ＤＢ１６）は、それぞれ、１６個のビット線
対毎にビット線対と接続される。データバス対（ＤＢ
１、／ＤＢ１）を例とすれば、データバス対（ＤＢ１、
／ＤＢ１）は、ビット線対（ＢＬ１、／ＢＬ１）、（Ｂ
Ｌ１７、／ＢＬ１７）、（ＢＬ３３、／ＢＬ３３）…
（Ｂ１１３、／ＢＬ１１３）と、トランスミッションゲ
ートで構成されたカラムゲートＣＧを介して接続され
る。データバス対（ＤＢ１、／ＤＢ１）〜（ＤＢ１６、
／ＤＢ１６）はライトドライバ３００及びセンスアンプ
７００と接続されている。
【００４３】列デコーダ２０２からは、８対のデコード
信号（Ｙ１、／Ｙ１）〜（Ｙ８、／Ｙ８）が出力されて
おり、カラムゲートＣＧをコントロールしてビット線対
とデータバス対との制御がなされる。
信号（Ｙ１、／Ｙ１）〜（Ｙ８、／Ｙ８）が出力されて
おり、カラムゲートＣＧをコントロールしてビット線対
とデータバス対との制御がなされる。
【００４４】［入力回路］図１及び図２を用いて、本実
施形態に係るＳＲＡＭチップ１０００のアドレス入力回
路１００及びデータ入力回路１０１について説明する。
図１は、アドレス入力回路１００とデータ入力回路１０
１のブロック図である。アドレス入力回路１００は、１
９個のアドレス信号入力回路１１０−０〜１１０−１８
と、１９個のＴフリップフロップ１２０−０〜１２０−
１８と、アドレス遷移検出信号ＡＴＰ０〜ＡＴＰ１８を
合成するＡＴＰ合成回路１５０を含む。データ入力回路
１０１は、１６個のデータ信号入力回路１３０−１〜１
３０−１６を含む。
施形態に係るＳＲＡＭチップ１０００のアドレス入力回
路１００及びデータ入力回路１０１について説明する。
図１は、アドレス入力回路１００とデータ入力回路１０
１のブロック図である。アドレス入力回路１００は、１
９個のアドレス信号入力回路１１０−０〜１１０−１８
と、１９個のＴフリップフロップ１２０−０〜１２０−
１８と、アドレス遷移検出信号ＡＴＰ０〜ＡＴＰ１８を
合成するＡＴＰ合成回路１５０を含む。データ入力回路
１０１は、１６個のデータ信号入力回路１３０−１〜１
３０−１６を含む。
【００４５】アドレス信号入力回路１１０−０〜１１０
−１８は、ＸＣＳＢ信号及びＢＩＡ信号と接続され、ま
た、それぞれに対応するＡ０〜Ａ１８端子と接続されて
いる。データ信号入力回路１３０−１〜１３０−１６
は、ＸＷＥＢ信号及びＢＩＡ信号と接続され、また、そ
れぞれに対応するＩＯ０〜ＩＯ１５端子と接続されてい
る。１８個のＴフリップフロップ１２０−０〜１２０−
１７によりカウンタ、つまり、１８段のＴフリップフロ
ップによるカウンタが構成されている。
−１８は、ＸＣＳＢ信号及びＢＩＡ信号と接続され、ま
た、それぞれに対応するＡ０〜Ａ１８端子と接続されて
いる。データ信号入力回路１３０−１〜１３０−１６
は、ＸＷＥＢ信号及びＢＩＡ信号と接続され、また、そ
れぞれに対応するＩＯ０〜ＩＯ１５端子と接続されてい
る。１８個のＴフリップフロップ１２０−０〜１２０−
１７によりカウンタ、つまり、１８段のＴフリップフロ
ップによるカウンタが構成されている。
【００４６】ＣＬＫＡ信号は、インバータ１４０を介し
て、アドレス信号入力回路１１０−０及び第１段目のＴ
フリップフロップ１２０−０のクロック入力端子と接続
されている。第１段目のＴフリップフロップ１２０−０
の出力端子Ｑ０は、アドレス信号入力回路１１０−１及
び第２段目のＴフリップフロップ（図示せず）のクロッ
ク入力端子と接続されている。以下同様にして、Ｔフリ
ップフロップとアドレス信号入力回路の接続がされてい
る。そして、第１８段目のＴフリップフロップ１２０−
１７の出力端子Ｑ１７はアドレス信号入力回路１１０−
１８及びＴフリップフロップ１２０−１８のクロック入
力端子にも接続される。Ｔフリップフロップ１２０−１
８の出力端子Ｑ１８は、データ信号入力回路１３０−１
〜１３０−１６に接続されている。
て、アドレス信号入力回路１１０−０及び第１段目のＴ
フリップフロップ１２０−０のクロック入力端子と接続
されている。第１段目のＴフリップフロップ１２０−０
の出力端子Ｑ０は、アドレス信号入力回路１１０−１及
び第２段目のＴフリップフロップ（図示せず）のクロッ
ク入力端子と接続されている。以下同様にして、Ｔフリ
ップフロップとアドレス信号入力回路の接続がされてい
る。そして、第１８段目のＴフリップフロップ１２０−
１７の出力端子Ｑ１７はアドレス信号入力回路１１０−
１８及びＴフリップフロップ１２０−１８のクロック入
力端子にも接続される。Ｔフリップフロップ１２０−１
８の出力端子Ｑ１８は、データ信号入力回路１３０−１
〜１３０−１６に接続されている。
【００４７】アドレス信号入力回路の詳細について、ア
ドレス信号入力回路１１０−０を例として説明する。図
５は、アドレス信号入力回路１１０−０の回路図であ
る。通常の動作中、／チップセレクト信号（／ＣＳ）が
Ｌレベル（アクティブ）、バーンインモード信号（Ｂ
Ｉ）がＬレベル（ノンアクティブ）となるため、ＸＣＳ
Ｂ信号がＬ、ＢＩＡ信号がＬとなる。ＮＯＲゲート１１
５から出力されたＨレベルの信号は、インバータ１１７
で反転されてＬレベルの信号となり、ＮＯＲゲート１１
９に入力される。また、ＬレベルのＢＩＡ信号により、
伝送ゲート１１３はＯＮする。これにより、Ａ０端子か
ら入力した外部からのアドレス信号は、ＮＯＲゲート１
１９で反転され、インバータ１１２で反転され、伝送ゲ
ート１１３を通り、アドレスＡ０′信号として行デコー
ダ２０１へ出力される。アドレス信号Ａ０′は、ＡＴＰ
発生回路１１４に接続されており、アドレス信号Ａ０′
がＨ→ＬまたはＬ→Ｈに遷移した場合、パルス信号ＡＴ
ＰＯを発生する。
ドレス信号入力回路１１０−０を例として説明する。図
５は、アドレス信号入力回路１１０−０の回路図であ
る。通常の動作中、／チップセレクト信号（／ＣＳ）が
Ｌレベル（アクティブ）、バーンインモード信号（Ｂ
Ｉ）がＬレベル（ノンアクティブ）となるため、ＸＣＳ
Ｂ信号がＬ、ＢＩＡ信号がＬとなる。ＮＯＲゲート１１
５から出力されたＨレベルの信号は、インバータ１１７
で反転されてＬレベルの信号となり、ＮＯＲゲート１１
９に入力される。また、ＬレベルのＢＩＡ信号により、
伝送ゲート１１３はＯＮする。これにより、Ａ０端子か
ら入力した外部からのアドレス信号は、ＮＯＲゲート１
１９で反転され、インバータ１１２で反転され、伝送ゲ
ート１１３を通り、アドレスＡ０′信号として行デコー
ダ２０１へ出力される。アドレス信号Ａ０′は、ＡＴＰ
発生回路１１４に接続されており、アドレス信号Ａ０′
がＨ→ＬまたはＬ→Ｈに遷移した場合、パルス信号ＡＴ
ＰＯを発生する。
【００４８】一方、バーンインモード中、バーンインモ
ード信号がＨレベル（アクティブ）となり、クロック信
号ＣＬＫＡがインバータ１４０を介して、アドレス入力
回路１１０−０に入力する。ＨレベルのＢＩＡ信号によ
り、伝送ゲート１１１はＯＮする。これにより、インバ
ータ１４０で反転されたクロック信号は、伝送ゲート１
１１を通り、アドレスＡ０′信号として行デコーダ２０
１へ出力される。なお、ＨレベルのＢＩＡ信号により、
伝送ゲート１１３はＯＦＦするので、Ａ０端子からの入
力は禁止される。また、ＨレベルのＢＩＡ信号により、
ＮＯＲゲート１１５から出力されたＬレベルの信号は、
インバータ１１７で反転されてＨレベルの信号となり、
ＮＯＲゲート１１９に入力される。これにより、ＮＯＲ
ゲート１１９に流れる電流はカットされる。
ード信号がＨレベル（アクティブ）となり、クロック信
号ＣＬＫＡがインバータ１４０を介して、アドレス入力
回路１１０−０に入力する。ＨレベルのＢＩＡ信号によ
り、伝送ゲート１１１はＯＮする。これにより、インバ
ータ１４０で反転されたクロック信号は、伝送ゲート１
１１を通り、アドレスＡ０′信号として行デコーダ２０
１へ出力される。なお、ＨレベルのＢＩＡ信号により、
伝送ゲート１１３はＯＦＦするので、Ａ０端子からの入
力は禁止される。また、ＨレベルのＢＩＡ信号により、
ＮＯＲゲート１１５から出力されたＬレベルの信号は、
インバータ１１７で反転されてＨレベルの信号となり、
ＮＯＲゲート１１９に入力される。これにより、ＮＯＲ
ゲート１１９に流れる電流はカットされる。
【００４９】以上がアドレス信号入力回路１１０−０の
詳細である。アドレス信号入力回路１１０−１〜１１０
−１８もアドレス信号入力回路１１０−０と同様な構成
をしている。但し、インバータ１４０を介したクロック
信号のかわりに、Ｔフリップフロップ１２０−０〜１２
０−１７の出力端子Ｑ０〜Ｑ１７からの信号となる。
詳細である。アドレス信号入力回路１１０−１〜１１０
−１８もアドレス信号入力回路１１０−０と同様な構成
をしている。但し、インバータ１４０を介したクロック
信号のかわりに、Ｔフリップフロップ１２０−０〜１２
０−１７の出力端子Ｑ０〜Ｑ１７からの信号となる。
【００５０】次に、データ信号入力回路の詳細につい
て、データ信号入力回路１３０−１を例として説明す
る。図６は、データ信号入力回路１３０−１の回路図で
ある。通常の書き込み動作中、／ライトイネーブル信号
（／ＷＥ）がＬレベル（アクティブ）、バーンインモー
ド信号がＬレベル（ノンアクティブ）となり、ＸＷＥＢ
信号はＬとなる。ＮＯＲゲート１３１から出力されたＨ
レベルの信号は、インバータ１３３で反転されてＬレベ
ルの信号となり、ＮＯＲゲート１３５に入力される。ま
た、ＬレベルのＢＩＡ信号により、伝送ゲート１３７は
ＯＮする。これにより、ＩＯ１端子から入力した外部か
らのデータ信号は、ＮＯＲゲート１３５で反転され、イ
ンバータ１３２で反転され、伝送ゲート１３７を通り、
データＤ０′信号としてライトドライバ３００へ出力さ
れる。
て、データ信号入力回路１３０−１を例として説明す
る。図６は、データ信号入力回路１３０−１の回路図で
ある。通常の書き込み動作中、／ライトイネーブル信号
（／ＷＥ）がＬレベル（アクティブ）、バーンインモー
ド信号がＬレベル（ノンアクティブ）となり、ＸＷＥＢ
信号はＬとなる。ＮＯＲゲート１３１から出力されたＨ
レベルの信号は、インバータ１３３で反転されてＬレベ
ルの信号となり、ＮＯＲゲート１３５に入力される。ま
た、ＬレベルのＢＩＡ信号により、伝送ゲート１３７は
ＯＮする。これにより、ＩＯ１端子から入力した外部か
らのデータ信号は、ＮＯＲゲート１３５で反転され、イ
ンバータ１３２で反転され、伝送ゲート１３７を通り、
データＤ０′信号としてライトドライバ３００へ出力さ
れる。
【００５１】一方、バーンインモード中、バーンインモ
ード信号がＨレベル（アクティブ）となり、Ｔフリップ
フロップ１２０−１８の出力端子Ｑ１８からの信号ＣＬ
ＫＱ１８がデータ信号入力回路１３０−１に入力する。
ＨレベルのＢＩＡ信号により、伝送ゲート１３９はＯＮ
する。これにより、信号ＣＬＫＱ１８は、伝送ゲート１
３９を通り、データＤ１′信号としてライトドライバ３
００へ出力される。なお、ＨレベルのＢＩＡ信号によ
り、伝送ゲート１３７はＯＦＦするので、ＩＯ０端子か
らの入力は禁止される。また、ＨレベルのＢＩＡ信号に
より、ＮＯＲゲート１３１から出力されたＬレベルの信
号は、インバータ１３３で反転されてＨレベルの信号と
なり、ＮＯＲゲート１３５に入力される。これにより、
ＮＯＲゲート１３５に流れる電流はカットされる。
ード信号がＨレベル（アクティブ）となり、Ｔフリップ
フロップ１２０−１８の出力端子Ｑ１８からの信号ＣＬ
ＫＱ１８がデータ信号入力回路１３０−１に入力する。
ＨレベルのＢＩＡ信号により、伝送ゲート１３９はＯＮ
する。これにより、信号ＣＬＫＱ１８は、伝送ゲート１
３９を通り、データＤ１′信号としてライトドライバ３
００へ出力される。なお、ＨレベルのＢＩＡ信号によ
り、伝送ゲート１３７はＯＦＦするので、ＩＯ０端子か
らの入力は禁止される。また、ＨレベルのＢＩＡ信号に
より、ＮＯＲゲート１３１から出力されたＬレベルの信
号は、インバータ１３３で反転されてＨレベルの信号と
なり、ＮＯＲゲート１３５に入力される。これにより、
ＮＯＲゲート１３５に流れる電流はカットされる。
【００５２】以上がデータ信号入力回路１３０−１の詳
細である。データ信号入力回路１３０−２〜１３０−１
６もデータ信号入力回路１３０−１と同様な構成をして
いる。
細である。データ信号入力回路１３０−２〜１３０−１
６もデータ信号入力回路１３０−１と同様な構成をして
いる。
【００５３】［バーンインモード］ＳＲＡＭチップ１０
００のバーンインについて説明する。図２において、バ
ーンインモード端子ＢＩにＨレベルが与えられ、バーン
インモードに入る。このとき、バーンイン制御信号入力
回路１０３の出力ＢＩＡはＨレベルとなるため、コント
ロール信号入力回路１０２内のＮＯＲゲート１０２−１
〜１０２−３の入力は禁止されているが、ＸＣＳＡ信号
がＬ（アクティブ）となり、チップをイネーブル状態に
し、ＸＷＥＡ信号がＬ（アクティブ）、ＸＯＥＲ信号が
Ｈ（ノンアクティブ）となるため、ＳＲＡＭチップ１０
００は書き込み状態に入る。
００のバーンインについて説明する。図２において、バ
ーンインモード端子ＢＩにＨレベルが与えられ、バーン
インモードに入る。このとき、バーンイン制御信号入力
回路１０３の出力ＢＩＡはＨレベルとなるため、コント
ロール信号入力回路１０２内のＮＯＲゲート１０２−１
〜１０２−３の入力は禁止されているが、ＸＣＳＡ信号
がＬ（アクティブ）となり、チップをイネーブル状態に
し、ＸＷＥＡ信号がＬ（アクティブ）、ＸＯＥＲ信号が
Ｈ（ノンアクティブ）となるため、ＳＲＡＭチップ１０
００は書き込み状態に入る。
【００５４】本実施形態の特徴の一つは、バーンインモ
ードにおけるアドレス生成とデータ書き込みである。こ
れについて、まず、図１を用いて説明する。バーンイン
モード中、カウンタ（Ｔフリップフロップ１２０−０〜
１２０−１７）による外部からのクロック信号のカウン
トをもとにして、アドレスＡ０′信号〜アドレスＡ１
８′信号を生成する。このアドレスＡ０′信号〜アドレ
スＡ１８′を行デコーダ２０１及び列デコーダ２０２
（図２）でデコードすることにより、メモリセルアレイ
５００（図３）を構成する各メモリセルＭＣのアドレス
が選択される。そして、Ｔフリップフロップ１２０−１
８の出力端子Ｑ１８からの信号ＣＬＫＱ１８をもとにし
て、データＤ１′信号〜データＤ１６′信号を生成す
る。このデータＤ１′信号〜データＤ１６′信号をライ
トドライバ３００により、選択されたメモリセルＭＣに
書き込むことにより、バーンインをしている。
ードにおけるアドレス生成とデータ書き込みである。こ
れについて、まず、図１を用いて説明する。バーンイン
モード中、カウンタ（Ｔフリップフロップ１２０−０〜
１２０−１７）による外部からのクロック信号のカウン
トをもとにして、アドレスＡ０′信号〜アドレスＡ１
８′信号を生成する。このアドレスＡ０′信号〜アドレ
スＡ１８′を行デコーダ２０１及び列デコーダ２０２
（図２）でデコードすることにより、メモリセルアレイ
５００（図３）を構成する各メモリセルＭＣのアドレス
が選択される。そして、Ｔフリップフロップ１２０−１
８の出力端子Ｑ１８からの信号ＣＬＫＱ１８をもとにし
て、データＤ１′信号〜データＤ１６′信号を生成す
る。このデータＤ１′信号〜データＤ１６′信号をライ
トドライバ３００により、選択されたメモリセルＭＣに
書き込むことにより、バーンインをしている。
【００５５】次に、ＳＲＡＭチップ１０００のバーンイ
ンをタイミングチャートで説明する。図７は、ＳＲＡＭ
チップ１０００のバーンインモードのタイミングチャー
トである。バーンインモード信号（ＢＩ）がＨレベル
（アクティブ）となることにより、バーンインモードと
なる。バーンインモードになって、外部からのクロック
信号ＣＬＫの最初の立ち上がりＥ１により、アドレス
（Ａ０′、Ａ１′、Ａ２′、…、Ａ１８′）信号は
（Ｌ、Ｌ、Ｌ、…、Ｌ）となり、アドレス０番地のメモ
リセルＭＣが選択される。次の立ち下がりＥ２により、
アドレス（Ａ０′、Ａ１′、Ａ２′、…、Ａ１８′）信
号は（Ｈ、Ｌ、Ｌ、…、Ｌ）となり、アドレス１番地の
メモリセルＭＣが選択される。次の立ち上がりＥ３によ
り、アドレス（Ａ０′、Ａ１′、Ａ２′、…、Ａ１
８′）信号は（Ｌ、Ｈ、Ｌ、…、Ｌ）となり、アドレス
２番地のメモリセルＭＣが選択される。以下、同様にし
てアドレスがシリアルに選択され、最後に５２４２７８
番地のメモリセルＭＣが選択される。データＤ１′信号
〜データＤ１６′信号はＬレベルであるので、Ｌレベル
のデータが各メモリセルＭＣに書き込まれる。
ンをタイミングチャートで説明する。図７は、ＳＲＡＭ
チップ１０００のバーンインモードのタイミングチャー
トである。バーンインモード信号（ＢＩ）がＨレベル
（アクティブ）となることにより、バーンインモードと
なる。バーンインモードになって、外部からのクロック
信号ＣＬＫの最初の立ち上がりＥ１により、アドレス
（Ａ０′、Ａ１′、Ａ２′、…、Ａ１８′）信号は
（Ｌ、Ｌ、Ｌ、…、Ｌ）となり、アドレス０番地のメモ
リセルＭＣが選択される。次の立ち下がりＥ２により、
アドレス（Ａ０′、Ａ１′、Ａ２′、…、Ａ１８′）信
号は（Ｈ、Ｌ、Ｌ、…、Ｌ）となり、アドレス１番地の
メモリセルＭＣが選択される。次の立ち上がりＥ３によ
り、アドレス（Ａ０′、Ａ１′、Ａ２′、…、Ａ１
８′）信号は（Ｌ、Ｈ、Ｌ、…、Ｌ）となり、アドレス
２番地のメモリセルＭＣが選択される。以下、同様にし
てアドレスがシリアルに選択され、最後に５２４２７８
番地のメモリセルＭＣが選択される。データＤ１′信号
〜データＤ１６′信号はＬレベルであるので、Ｌレベル
のデータが各メモリセルＭＣに書き込まれる。
【００５６】５２４２８７番地のメモリセルＭＣの選択
後、再び、０番地のメモリセルＭＣが選択され、シリア
ルに５２４２８７番地のメモリセルＭＣまで選択がなさ
れる。データＤ１′信号〜データＤ１６′信号はＨレベ
ルであるので、Ｈレベルのデータが各メモリセルＭＣに
書き込まれる。
後、再び、０番地のメモリセルＭＣが選択され、シリア
ルに５２４２８７番地のメモリセルＭＣまで選択がなさ
れる。データＤ１′信号〜データＤ１６′信号はＨレベ
ルであるので、Ｈレベルのデータが各メモリセルＭＣに
書き込まれる。
【００５７】以上の説明で分かるように、アドレス信号
入力回路１１０−０〜１１０−１８、Ｔフリップフロッ
プ１２０−０〜１２０−１７及びインバータ１４０によ
りアドレス信号生成部が構成される。データ信号入力回
路１３０−１〜１３０−１６及びＴフリップフロップ１
２０−１８によりデータ信号生成部が構成される。ライ
トドライバ３００によりデータ書き込み部が構成され
る。
入力回路１１０−０〜１１０−１８、Ｔフリップフロッ
プ１２０−０〜１２０−１７及びインバータ１４０によ
りアドレス信号生成部が構成される。データ信号入力回
路１３０−１〜１３０−１６及びＴフリップフロップ１
２０−１８によりデータ信号生成部が構成される。ライ
トドライバ３００によりデータ書き込み部が構成され
る。
【００５８】本実施形態による主な効果を説明する。本
実施形態によれば、バーンインにおいてアドレス端子や
データ入力端子及びコントロール端子が不要となるの
で、これらの端子の損傷を防ぐことができる。よって、
本実施形態によれば、ＳＲＡＭの製造の歩留まりを向上
させることができる。
実施形態によれば、バーンインにおいてアドレス端子や
データ入力端子及びコントロール端子が不要となるの
で、これらの端子の損傷を防ぐことができる。よって、
本実施形態によれば、ＳＲＡＭの製造の歩留まりを向上
させることができる。
【００５９】また、本実施形態によれば、クロック信号
のカウントをもとにして、アドレスをシリアルで生成す
るので、複雑なアドレス生成回路が不要となる。
のカウントをもとにして、アドレスをシリアルで生成す
るので、複雑なアドレス生成回路が不要となる。
【００６０】また、本実施形態によれば、バーンインに
使用するＢＩ端子６００−１、ＣＬＫ端子６００−２、
ＶＤＤＢＩ端子６００−４、ＶＳＳＢＩ端子６００−３
は、バーンイン専用なので、たとえ、バーンインの際に
プローブの針の接触等が原因で損傷しても、ＳＲＡＭチ
ップ１０００を使用する際には影響が生じない。
使用するＢＩ端子６００−１、ＣＬＫ端子６００−２、
ＶＤＤＢＩ端子６００−４、ＶＳＳＢＩ端子６００−３
は、バーンイン専用なので、たとえ、バーンインの際に
プローブの針の接触等が原因で損傷しても、ＳＲＡＭチ
ップ１０００を使用する際には影響が生じない。
【００６１】また、前述したように、本実施形態によれ
ば、外部からのアドレス信号及びデータ信号、コントロ
ール信号の入力を禁止して、バーンインをするので、バ
ーンイン中に、これらの入力端子がオープンであって
も、入力ＮＯＲゲートに貫通電流が流れるのを防ぐこと
ができる。よって、多数個の正確な消費電流をバーンイ
ン中にも測定ができるため、バーンイン中に故障が発生
し、電流不良となったチップをリジェクトすることが可
能である。
ば、外部からのアドレス信号及びデータ信号、コントロ
ール信号の入力を禁止して、バーンインをするので、バ
ーンイン中に、これらの入力端子がオープンであって
も、入力ＮＯＲゲートに貫通電流が流れるのを防ぐこと
ができる。よって、多数個の正確な消費電流をバーンイ
ン中にも測定ができるため、バーンイン中に故障が発生
し、電流不良となったチップをリジェクトすることが可
能である。
【００６２】また、本実施形態によれば、カウンタ（Ｔ
フリップフロップ１２０−０〜１２０−１７）の最終段
のフリップフロップ（Ｔフリップフロップ１２０−１
７）の出力端子Ｑ１７からの信号を、Ｔフリップフロッ
プ１２０−１８のクロック入力端子に入力させている。
そして、Ｔフリップフロップ１２０−１８の出力端子Ｑ
１８から、出力端子Ｑ１７の信号ＣＬＫＱ１８を分周し
た信号を出力し、この信号をデータＤ１′信号〜データ
Ｄ１６′信号としている。これより、各メモリセルＭＣ
に、まずＬレベルのデータＤ１′信号〜データＤ１６′
信号を書き込み、その後、ＨレベルのデータＤ１′信号
〜データＤ１６′信号を書き込んでいる。よって、各メ
モリセルＭＣには、Ｌレベル及びＨレベルのストレスが
与えられるので、各メモリセルＭＣに対して効率のよい
ストレスを与えることができる。なお、始めに、各メモ
リセルＭＣにＨレベルのデータＤ１′信号〜データＤ１
６′信号を書き込み、その後、ＬレベルのデータＤ１′
信号〜データＤ１６′信号を書き込んでも同様な効果が
生じる。
フリップフロップ１２０−０〜１２０−１７）の最終段
のフリップフロップ（Ｔフリップフロップ１２０−１
７）の出力端子Ｑ１７からの信号を、Ｔフリップフロッ
プ１２０−１８のクロック入力端子に入力させている。
そして、Ｔフリップフロップ１２０−１８の出力端子Ｑ
１８から、出力端子Ｑ１７の信号ＣＬＫＱ１８を分周し
た信号を出力し、この信号をデータＤ１′信号〜データ
Ｄ１６′信号としている。これより、各メモリセルＭＣ
に、まずＬレベルのデータＤ１′信号〜データＤ１６′
信号を書き込み、その後、ＨレベルのデータＤ１′信号
〜データＤ１６′信号を書き込んでいる。よって、各メ
モリセルＭＣには、Ｌレベル及びＨレベルのストレスが
与えられるので、各メモリセルＭＣに対して効率のよい
ストレスを与えることができる。なお、始めに、各メモ
リセルＭＣにＨレベルのデータＤ１′信号〜データＤ１
６′信号を書き込み、その後、ＬレベルのデータＤ１′
信号〜データＤ１６′信号を書き込んでも同様な効果が
生じる。
【００６３】［オートパワーダウンの解除］本実施形態
は、オートパワーダウンを解除してバーンインをしてい
るので、バーンインの時間を短縮することができる。以
下、詳細に説明する。図８は、オートパワーダウンのタ
イミングチャートである。Ｔは最小サイクル時間であ
る。最小サイクル時間Ｔとは、仕様上アドレス信号群
（本実施形態ではアドレスＡ０′信号〜アドレスＡ１
８′信号）が変化してから、次のアドレス変化までに必
要とされる最小の時間のことである。オートパワーダウ
ンとは、ワード線及びビット線対の選択期間を最小サイ
クル時間Ｔより自動的に早く終了させる機能である。メ
モリセルへの書き込みや読み出しは、通常、最小サイク
ル時間Ｔより早く終了するので、サイクル時間Ｔの残り
の時間中、ワード線及びビット線対を選択し続けること
は電力の無駄である。そこで、メモリセルへの書き込み
や読み出しが終了する時間が経過したら、オートパワー
ダウンにより、ワード線及びビット線対を非選択とする
のである。
は、オートパワーダウンを解除してバーンインをしてい
るので、バーンインの時間を短縮することができる。以
下、詳細に説明する。図８は、オートパワーダウンのタ
イミングチャートである。Ｔは最小サイクル時間であ
る。最小サイクル時間Ｔとは、仕様上アドレス信号群
（本実施形態ではアドレスＡ０′信号〜アドレスＡ１
８′信号）が変化してから、次のアドレス変化までに必
要とされる最小の時間のことである。オートパワーダウ
ンとは、ワード線及びビット線対の選択期間を最小サイ
クル時間Ｔより自動的に早く終了させる機能である。メ
モリセルへの書き込みや読み出しは、通常、最小サイク
ル時間Ｔより早く終了するので、サイクル時間Ｔの残り
の時間中、ワード線及びビット線対を選択し続けること
は電力の無駄である。そこで、メモリセルへの書き込み
や読み出しが終了する時間が経過したら、オートパワー
ダウンにより、ワード線及びビット線対を非選択とする
のである。
【００６４】ＡＴＤ信号は、図５の説明箇所で述べたア
ドレス信号の変化毎に発生するパルス信号ＡＴＰ０〜Ａ
ＴＰ１８を図１中のＡＴＰ合成回路１５０で合成したパ
ルス信号のことである。ＡＴＤ信号は、メモリセルに読
み出しまたは書き込みをする際の一連の動作、つまり、
ワード線の選択、ビット線対の選択、データ信号の読み
出しまたは書き込み制御のトリガーとなる。
ドレス信号の変化毎に発生するパルス信号ＡＴＰ０〜Ａ
ＴＰ１８を図１中のＡＴＰ合成回路１５０で合成したパ
ルス信号のことである。ＡＴＤ信号は、メモリセルに読
み出しまたは書き込みをする際の一連の動作、つまり、
ワード線の選択、ビット線対の選択、データ信号の読み
出しまたは書き込み制御のトリガーとなる。
【００６５】ＸＡＰＤ信号（オートパワーダウン信号）
がＬレベルのとき、ワード線及びビット線対は非選択と
なる。ＡＴＤ信号の立ち上がりにより、ＸＡＰＤ信号は
Ｈレベルとなるので、ワード線及びビット線対の選択が
可能となる。ＡＴＤ信号の立ち下がり後、オートパワー
ダウンタイマが作動し、所定時間が経過すると、ＸＡＰ
Ｄ信号がＬレベルとなる。これにより、ワード線及びビ
ット線対が非選択となる。非選択となったビット線対
は、電源電位にプリチャージされる。
がＬレベルのとき、ワード線及びビット線対は非選択と
なる。ＡＴＤ信号の立ち上がりにより、ＸＡＰＤ信号は
Ｈレベルとなるので、ワード線及びビット線対の選択が
可能となる。ＡＴＤ信号の立ち下がり後、オートパワー
ダウンタイマが作動し、所定時間が経過すると、ＸＡＰ
Ｄ信号がＬレベルとなる。これにより、ワード線及びビ
ット線対が非選択となる。非選択となったビット線対
は、電源電位にプリチャージされる。
【００６６】図９は、本実施形態に係るＸＡＰＤ信号制
御部８０１のブロック図である。ＸＡＰＤ信号制御部８
０１は、図２に示すタイミング回路８００内に形成され
ている。通常の動作中、バーンインモード信号（ＢＩ
Ａ）はＬレベルなので、ＡＴＤ信号パルスがＮＯＲゲー
ト８１０、さらに、インバータ８２０を介してタイマー
８３０に入力される。ＡＴＤ信号がＨレベル中は、タイ
マー８３０がリセットされ、Ｈレベルの／ＡＰＤ信号が
出力される。よって、ワード線及びビット線対の選択が
可能となる。ＡＴＤ信号が立ち下がると、タイマー８３
０が作動し、メモリセルへの書き込みや読み出しが終了
する時間（最小サイクル時間１００ｎｓに対し、例え
ば、４０ｎｓ）の経過後、ＸＡＰＤ信号はＬレベルとな
る。これにより、ワード線及びビット線対の選択が終了
する。
御部８０１のブロック図である。ＸＡＰＤ信号制御部８
０１は、図２に示すタイミング回路８００内に形成され
ている。通常の動作中、バーンインモード信号（ＢＩ
Ａ）はＬレベルなので、ＡＴＤ信号パルスがＮＯＲゲー
ト８１０、さらに、インバータ８２０を介してタイマー
８３０に入力される。ＡＴＤ信号がＨレベル中は、タイ
マー８３０がリセットされ、Ｈレベルの／ＡＰＤ信号が
出力される。よって、ワード線及びビット線対の選択が
可能となる。ＡＴＤ信号が立ち下がると、タイマー８３
０が作動し、メモリセルへの書き込みや読み出しが終了
する時間（最小サイクル時間１００ｎｓに対し、例え
ば、４０ｎｓ）の経過後、ＸＡＰＤ信号はＬレベルとな
る。これにより、ワード線及びビット線対の選択が終了
する。
【００６７】一方、バーンインモード中、ＢＩＡ信号は
Ｈレベルであるのでオートパワーダウンは解除され、タ
イマー８３０からＨレベルのＸＡＰＤ信号が出力され続
ける。よって、ワード線及びビット線対の選択が可能と
なる。なお、以上の説明から分かるように、図９に示す
ＸＡＰＤ信号制御部８０１は、ワード線及びビット線対
の選択期間をサイクル時間より早く終了させる機能を、
バーンインモード信号をもとにして解除する手段を含
む。
Ｈレベルであるのでオートパワーダウンは解除され、タ
イマー８３０からＨレベルのＸＡＰＤ信号が出力され続
ける。よって、ワード線及びビット線対の選択が可能と
なる。なお、以上の説明から分かるように、図９に示す
ＸＡＰＤ信号制御部８０１は、ワード線及びビット線対
の選択期間をサイクル時間より早く終了させる機能を、
バーンインモード信号をもとにして解除する手段を含
む。
【００６８】図１０は、本実施形態のバーンインモード
のタイミングチャートである。外部からのクロック（Ｃ
ＬＫ）信号の変化毎に、アドレスＡ０′信号〜アドレス
Ａ１８′信号が変化することにより、アドレスが変化し
ている。これは図７で説明している。よって、本実施形
態では、クロック（ＣＬＫ）信号の半周期がアドレスの
サイクル時間（例えば、１００ｎｓ）となる。本実施形
態では、オートパワーダウンが解除されているので、Ｘ
ＡＰＤ信号はＨレベルのままである。よって、ワード線
及びビット線対の選択終了は、次のアドレス変化まで続
くため、通常動作時より選択期間ｔ２を長くすることが
できる。
のタイミングチャートである。外部からのクロック（Ｃ
ＬＫ）信号の変化毎に、アドレスＡ０′信号〜アドレス
Ａ１８′信号が変化することにより、アドレスが変化し
ている。これは図７で説明している。よって、本実施形
態では、クロック（ＣＬＫ）信号の半周期がアドレスの
サイクル時間（例えば、１００ｎｓ）となる。本実施形
態では、オートパワーダウンが解除されているので、Ｘ
ＡＰＤ信号はＨレベルのままである。よって、ワード線
及びビット線対の選択終了は、次のアドレス変化まで続
くため、通常動作時より選択期間ｔ２を長くすることが
できる。
【００６９】以上のように、本実施形態によれば、選択
されたメモリセルは、通常動作時よりも長い時間、スト
レスが与えられる。このため、バーンインの時間を短縮
することができる。
されたメモリセルは、通常動作時よりも長い時間、スト
レスが与えられる。このため、バーンインの時間を短縮
することができる。
【００７０】なお、本発明においては、オートパワーダ
ウンを解除せずにバーンインをすることもできる。この
場合は図１１に示すように、オートパワーダウンによ
り、ワード線及びビット線対の選択期間（ｔ１）は、ア
ドレスのサイクル時間（例えば、１００ｎｓ）よりも短
くなる。
ウンを解除せずにバーンインをすることもできる。この
場合は図１１に示すように、オートパワーダウンによ
り、ワード線及びビット線対の選択期間（ｔ１）は、ア
ドレスのサイクル時間（例えば、１００ｎｓ）よりも短
くなる。
【００７１】［バーンインの態様］本実施形態におい
て、ウエハレベルバーンインをする場合に使用される半
導体ウエハ及びプローブの一例について説明する。図１
２は、半導体ウエハ２０００の平面図である。半導体ウ
エハ２０００には、多数のＳＲＡＭチップ１０００が形
成されている。図１３は、半導体ウエハ２０００をバー
ンインする際に使用されるプローブカードの部分平面図
である。プローブカード３０００には多数のスルーホー
ル３１０１に針３１００が設けられている。多数のスル
ーホール３１０１は、プローブガード３０００上の図示
しない端子にそれぞれ配線されており、その端子を介し
て図示しないバーンイン装置に接続される。針３１００
の４本が一組となっている。ウエハレベルバーンインを
するとき、一組の針３１００が一つのＳＲＡＭチップ１
０００で使用され、６００−１〜６００−４のパッドに
立てられる。つまり、本実施形態において、バーンイン
の際に使用される端子は、ＶＤＤＢＩ端子、ＶＳＳＢＩ
端子、ＢＩ端子、ＣＬＫ端子の４個なので、一つのＳＲ
ＡＭチップ１０００をバーンインするのに使用されるプ
ローブの針は４本ですむ。バーンイン時に使用できる端
子数は、バーンイン装置のシステム構成により決まって
いる。また、プローブガード上に接続できる針数にも制
限がある。本実施形態によれば、バーンインにおいてプ
ローブの針３１００と接触する端子数を減らすことがで
きるので、ウエハレベルでバーンインをした場合、一回
にバーンインできるチップ数を増やすことが可能とな
る。すなわち、１ウエハあたりのバーンインに要する時
間を短縮することができる。
て、ウエハレベルバーンインをする場合に使用される半
導体ウエハ及びプローブの一例について説明する。図１
２は、半導体ウエハ２０００の平面図である。半導体ウ
エハ２０００には、多数のＳＲＡＭチップ１０００が形
成されている。図１３は、半導体ウエハ２０００をバー
ンインする際に使用されるプローブカードの部分平面図
である。プローブカード３０００には多数のスルーホー
ル３１０１に針３１００が設けられている。多数のスル
ーホール３１０１は、プローブガード３０００上の図示
しない端子にそれぞれ配線されており、その端子を介し
て図示しないバーンイン装置に接続される。針３１００
の４本が一組となっている。ウエハレベルバーンインを
するとき、一組の針３１００が一つのＳＲＡＭチップ１
０００で使用され、６００−１〜６００−４のパッドに
立てられる。つまり、本実施形態において、バーンイン
の際に使用される端子は、ＶＤＤＢＩ端子、ＶＳＳＢＩ
端子、ＢＩ端子、ＣＬＫ端子の４個なので、一つのＳＲ
ＡＭチップ１０００をバーンインするのに使用されるプ
ローブの針は４本ですむ。バーンイン時に使用できる端
子数は、バーンイン装置のシステム構成により決まって
いる。また、プローブガード上に接続できる針数にも制
限がある。本実施形態によれば、バーンインにおいてプ
ローブの針３１００と接触する端子数を減らすことがで
きるので、ウエハレベルでバーンインをした場合、一回
にバーンインできるチップ数を増やすことが可能とな
る。すなわち、１ウエハあたりのバーンインに要する時
間を短縮することができる。
【図１】本実施形態に係るＳＲＡＭチップの入力回路の
ブロック図である。
ブロック図である。
【図２】本実施形態に係るＳＲＡＭチップのブロック図
である。
である。
【図３】本実施形態に係るメモリセルアレイのブロック
図である。
図である。
【図４】本実施形態に係るメモリセルＭＣの等価回路図
である。
である。
【図５】本実施形態に係るＳＲＡＭチップのアドレス信
号入力回路の回路図である。
号入力回路の回路図である。
【図６】本実施形態に係るＳＲＡＭチップのデータ信号
入力回路の回路図である。
入力回路の回路図である。
【図７】本実施形態に係るＳＲＡＭチップのバーンイン
モードにおいて、アドレスの生成を示すタイミングチャ
ートである。
モードにおいて、アドレスの生成を示すタイミングチャ
ートである。
【図８】一般的なオートパワーダウンを説明するための
タイミングチャートである。
タイミングチャートである。
【図９】本実施形態に係るオートパワーダウン信号（Ｘ
ＡＰＤ）の制御部のブロック図である。
ＡＰＤ）の制御部のブロック図である。
【図１０】本実施形態に係るＳＲＡＭチップにおいて、
オートパワーダウンを解除してバーンインをした場合の
タイミングチャートである。
オートパワーダウンを解除してバーンインをした場合の
タイミングチャートである。
【図１１】本実施形態に係るＳＲＡＭチップにおいて、
オートパワーダウンを解除しないでバーンインをした場
合のタイミングチャートである。
オートパワーダウンを解除しないでバーンインをした場
合のタイミングチャートである。
【図１２】本実施形態に係るＳＲＡＭチップが多数形成
された半導体ウエハの平面図である。
された半導体ウエハの平面図である。
【図１３】本実施形態に係るＳＲＡＭチップが多数形成
された半導体ウエハをバーンインする際に使用されるプ
ローブガードの部分平面図である。
された半導体ウエハをバーンインする際に使用されるプ
ローブガードの部分平面図である。
１００ アドレス入力回路 １０１ データ入力回路 １０２ コントロール信号入力回路 １０２−１〜１０２−３ ＮＯＲゲート １０３ バーンイン制御信号入力回路 １０３−１ プルダウン抵抗 １０３−２〜１０３−３ バッファ １０４ データ出力回路 １１０−０〜１１０−１８ アドレス信号入力回路 １１１ 伝送ゲート １１２ インバータ １１３ 伝送ゲート １１４ ＡＴＰ発生回路 １１５ ＮＯＲゲート １１７ インバータ １１９ ＮＯＲゲート １２０−０〜１２０−１９ Ｔフリップフロップ １３０−１〜１３０−１６ データ信号入力回路 １３１ ＮＯＲゲート １３２ インバータ １３３ インバータ １３５ ＮＯＲゲート １３７ 伝送ゲート １３９ 伝送ゲート １４０ インバータ １５０ ＡＴＰ合成回路 ２０１ 行デコーダ ２０２ 列デコーダ ３００ ライトドライバ ４００ 制御回路 ５００ メモリセルアレイ ５００−１ メモリブロック ６００−１ ＢＩ端子 ６００−２ ＣＬＫ端子 ６００−３ ＶＳＳＢＩ端子 ６００−４ ＶＤＤＢＩ端子 ６００−５ アドレス入力端子 ６００−６ データ入出力端子 ６００−７ コントロール入力端子 ６００−８ ＶＳＳ端子 ６００−９ ＶＤＤ端子 ７００ センスアンプ ８００ タイミング制御回路 ８０１ ＸＡＰＤ信号制御部 ８１０ ＮＯＲゲート ８３０ タイマー １０００ ＳＲＡＭチップ ２０００ 半導体ウエハ ３０００ プローブガード ３１００ 針 ３１０１ スルーホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｕ Ｖ (72)発明者 小林 等 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 熊谷 敬 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 2G003 AA07 AA10 AC01 AC03 AD01 AG03 AH04 AH07 2G132 AA08 AB03 AB14 AG08 AG09 AK02 AK11 AK18 AK27 AL09 5B015 JJ44 KB09 KB47 KB82 KB86 MM07 RR03 RR07 5L106 AA02 DD35 EE02 GG01 GG03
Claims (11)
- 【請求項１】 複数のメモリセルを含む半導体メモリに
おいて、 前記半導体メモリの電源端子となる第１端子と、 前記半導体メモリの接地端子となる第２端子と、 前記半導体メモリをバーンインモードにするためのバー
ンインモード信号が入力される第３端子と、 外部からのクロック信号が入力される第４端子と、 前記バーンインモード信号の入力中、前記クロック信号
のカウントをもとにして、前記複数のメモリセルの各々
を選択するためのアドレス信号を生成するアドレス信号
生成部と、 前記バーンインモード信号の入力中、前記クロック信号
をもとにして、データ信号を生成するデータ信号生成部
と、 前記アドレス信号で選択されるメモリセルに前記データ
信号のデータを書き込むデータ書き込み部と、 を備える、半導体メモリ。 - 【請求項２】 請求項１において、 前記第１端子、前記第２端子、前記第３端子及び前記第
４端子は、バーンイン専用であり、 前記第１端子と異なり、前記半導体メモリの電源端子と
なる第５端子と、 前記第２端子と異なり、前記半導体メモリの接地端子と
なる第６端子と、 を備える、半導体メモリ。 - 【請求項３】 請求項１または２において、 前記アドレス信号生成部は、カウンタを含み、 前記カウンタからの出力が前記アドレス信号となる、半
導体メモリ。 - 【請求項４】 請求項３において、 前記データ信号生成部は、前記カウンタの最終段のフリ
ップフロップからの出力信号を分周する信号分周部を備
え、前記信号分周部から出力される信号をもとにして、
前記データ信号を生成する、半導体メモリ。 - 【請求項５】 請求項１〜４のいずれかにおいて、 ワード線及びビット線対の選択期間をサイクル時間より
早く終了させる機能を、前記バーンインモード信号をも
とにして解除する手段を備える、半導体メモリ。 - 【請求項６】 請求項１〜５のいずれかにおいて、 外部からのアドレス信号が入力されるアドレス信号入力
回路と、 外部からのデータ信号が入力されるデータ信号入力回路
と、 前記アドレス信号入力回路は、前記バーンインモード信
号により、外部からのアドレス信号の入力を禁止し、 前記データ信号入力回路は、前記バーンインモード信号
により、外部からのデータ信号の入力を禁止する、半導
体メモリ。 - 【請求項７】 複数のメモリセルを含む半導体メモリの
バーンイン方法であって、 前記半導体メモリをバーンインモードにするステップ
と、 前記半導体メモリに電位を供給するステップと、 前記バーンインモード中、外部からのクロック信号のカ
ウントをもとにして、前記複数のメモリセルの各々のア
ドレスを生成するステップと、 前記バーンインモード中、前記クロック信号をもとにし
て、データを生成するステップと、 前記アドレスと対応するメモリセルに前記データを書き
込むステップと、 を備える、半導体メモリのバーンイン方法。 - 【請求項８】 請求項７において、 前記書き込むステップは、ワード線及びビット線対の選
択期間をサイクル時間より早く終了させる機能を解除し
て行う、半導体メモリのバーンイン方法。 - 【請求項９】 請求項７または８において、 前記書き込むステップは、前記複数のメモリセルに第１
のレベルを書き込み、その後、第２のレベルを書き込む
ステップを含む、半導体メモリのバーンイン方法。 - 【請求項１０】 請求項７〜９のいずれかにおいて、 前記バーンインモード中、外部からのアドレス及びデー
タの入力を禁止するステップを備える、半導体メモリの
バーンイン方法。 - 【請求項１１】 請求項７〜１０のいずれかにおいて、 前記バーンインはウェハレベルで行う、半導体メモリの
バーンイン方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178556A JP2002373499A (ja) | 2001-06-13 | 2001-06-13 | 半導体メモリ及びこのバーンイン方法 |
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| CNB021243646A CN1182539C (zh) | 2001-06-13 | 2002-06-13 | 半导体存储器及其老化筛选方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178556A JP2002373499A (ja) | 2001-06-13 | 2001-06-13 | 半導体メモリ及びこのバーンイン方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002373499A true JP2002373499A (ja) | 2002-12-26 |
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|---|---|---|---|
| JP2001178556A Pending JP2002373499A (ja) | 2001-06-13 | 2001-06-13 | 半導体メモリ及びこのバーンイン方法 |
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|---|---|
| US (1) | US6594186B2 (ja) |
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| KR100555534B1 (ko) * | 2003-12-03 | 2006-03-03 | 삼성전자주식회사 | 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법 |
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| US7085658B2 (en) * | 2004-10-20 | 2006-08-01 | International Business Machines Corporation | Method and apparatus for rapid inline measurement of parameter spreads and defects in integrated circuit chips |
| JP2006245216A (ja) * | 2005-03-02 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の設計方法 |
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| US7830729B2 (en) * | 2007-06-15 | 2010-11-09 | Micron Technology, Inc. | Digital filters with memory |
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| CN101650975B (zh) * | 2008-08-11 | 2012-11-14 | 世界先进积体电路股份有限公司 | 静态随机存取存储器老化筛选方法与芯片老化筛选方法 |
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